KR102405129B1 - 히트싱크 노출형 반도체 패키지 및 이의 제조방법 - Google Patents

히트싱크 노출형 반도체 패키지 및 이의 제조방법 Download PDF

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Abstract

본 발명은, 반도체칩(110), 반도체칩(110)이 전도성 접착제(111)를 개재하여 부착되는 일면과, 일면에 대향하는 타면을 가지는 리드프레임 패드(121), 반도체칩(110)과 전기적 연결부재(122)에 의해 전기적으로 연결되는 리드프레임 리드(123), 반도체칩(110) 및 전기적 연결부재(122)를 감싸는 패키지 하우징(130), 리드프레임 패드(121) 또는 리드프레임 리드(123)와 구조적으로 연결되어 패키지 하우징(130) 외부로 연장되어 노출된 터미널단자(140), 및 패키지 하우징(130) 저면으로 노출된 리드프레임 패드(121)의 타면에 접착부재(151)를 개재하여 부착된 히트싱크(150)를 포함하며, 리드프레임 패드(121) 타면에 형성된 패키지 하우징(130) 저면으로 리드프레임 패드(121) 또는 리드프레임 리드(123)의 적어도 일부가 노출되도록 개구된 1차 개구부(131) 및 2차 개구부(132)가 계단형 구조로 단차 형성되고, 1차 개구부(131)의 개구면적(A)은 2차 개구부(132)의 개구면적(B)보다 크고, 히트싱크(150)의 면적(C)은 1차 개구부(131)의 개구면적(A)보다 작도록 형성되어서, 계단형 구조로 만입 형성된 패키지 하우징(130)의 저면에 접착부재(151)를 일정 두께로 유지하고 히트싱크(150)를 부착하여, 반도체칩(110)의 신뢰성을 향상시키고 히트싱크(150)의 부착 작업의 효율성을 향상시킬 수 있는, 히트싱크 노출형 반도체 패키지를 개시한다.

Description

히트싱크 노출형 반도체 패키지 및 이의 제조방법{SEMICONDUCTOR PACKAGE HAVING EXPOSED HEAT SINK AND METHOD FOR FABRICATING THE SAME}
본 발명은 계단형 구조로 만입 형성된 패키지 하우징의 저면에 접착부재를 일정 두께로 유지하고 히트싱크를 부착하여, 반도체칩의 신뢰성을 향상시키고 히트싱크의 부착 작업의 효율성을 향상시킬 수 있는, 히트싱크 노출형 반도체 패키지 및 이의 제조방법에 관한 것이다.
일반적으로 반도체 패키지는 하나 혹은 다수개의 반도체 칩을 리드프레임 패드에 탑재하고 봉합 수지로 밀봉하여 내부를 보호한 후, 인쇄회로기판에 실장하여 사용한다.
최근 들어 전자기기의 고속화, 대용량화 및 고집적화가 급진전되면서 자동차, 산업 기기 및 가전제품에 적용되는 전력소자(power device) 역시 저 비용으로 소형화 및 경량화를 달성해야 하는 요구에 직면하고 있다. 이와 동시에 전력소자는 저소음과 고신뢰성을 달성하여야 하기 때문에, 하나의 반도체 패키지에 다수개의 반도체 칩을 탑재하는 전력 모듈형 패키지가 일반화되고 있다.
한편, 최근 전력용 전자 산업이 발전함에 따라 전자제품이 소형화 고밀도화되고, 이에 따라 패키지의 반도체 소자 및 배선 밀도는 점점 더 증가하고 있으며, 이로 인해 패키지 내부에서는 대량의 열이 발생한다. 패키지 내부에서 발생하는 고열은 전자 제품의 수명과 작동에 영향을 주기 때문에 고밀도 패키지의 방열 문제 또한 중요한 이슈(issue)가 되고 있다. 반도체 회로 설계시 온도가 올라가더라도 일정 온도까지는 회로의 동작에 대한 신뢰성을 보장할 수 있도록 설계를 하지만, 일정 온도 이상으로 온도가 계속 상승하게 되면 칩 내부의 회로 동작의 신뢰성을 확보하는 것은 어렵게 된다.
이와 같이 현재 반도체 패키지 제품에 있어서, 반도체 칩에서 발생하는 열을 방출하는 기능은 반도체 패키지의 고신뢰성 확보를 위해 매우 중요한 위치를 차지하고 있으며, 이를 해결하기 위해 여러 다양한 기술들이 도입되어 왔다. 이러한 기술들 중 대표적인 예를 들면, 반도체 칩에서 발생하는 열을 외부로 방출하는 방열판을 반도체 패키지에 부착하거나 팬(fan)을 패키지에 부착하는 기술 등이 있다. 패키지에 팬을 부착하는 구성은 열 방출 효율이 우수하다는 장점이 있기는 하나, 비용면에서 많은 비용이 요구된다는 단점이 있어, 방열판을 구비하는 반도체 패키지를 구성하는 방법이 일반적으로 널리 사용되고 있다.
도 1은 종래기술에 의한 단면기판 노출형 반도체 패키지 구조를 예시한 것으로서, 하나 이상의 반도체 칩(10)을 리드프레임(20)의 패드 상에, 또는 금속패턴층(31)이 형성된 금속절연기판(30) 상에 부착하고, 반도체 칩(10)과 리드프레임(20) 상호간에 신호선(40)을 통해 전기적으로 연결하고, 봉지재(50)를 몰딩하여 단면노출구조의 히트싱크를 구비하도록 제조하여서, 히트싱크인 금속절연기판(30)을 통해 반도체 칩(10)으로부터 발생하는 열을 외부로 방출한다.
하지만, 앞서 언급한 종래의 반도체 패키지는 봉지재와 히트싱크 또는 절연기판 사이의 열팽창계수(CTE;Coefficient of Thermal Expansion) 차이로 인해, 몰딩 완료 후 반도체 패키지가 휘거나 뒤틀려서(warpage) 봉지재 내부의 반도체 칩에 스트레스가 가해져 신뢰성과 전기특성이 저하되는 문제가 발생한다.
이에, 히트싱크에 의한 발열효율을 높이면서, 봉지재의 몰딩에 따른 반도체 패키지의 변형을 최소화할 수 있는 기술이 요구된다.
한국 등록특허공보 제10-0867573호 (열방출 능력이 개선된 전력용 모듈 패키지 및 그 제조 방법, 2008.11.10) 한국 공개특허공보 제2001-0111736호 (리드프레임의 배면에 직접 부착되는 절연방열판을구비하는 전력 모듈 패키지, 2001.12.20)
본 발명의 사상이 이루고자 하는 기술적 과제는, 계단형 구조로 만입 형성된 패키지 하우징의 저면에 접착부재를 일정 두께로 유지하고 히트싱크를 부착하여, 반도체칩의 신뢰성을 향상시키고 히트싱크의 부착 작업의 효율성을 향상시킬 수 있는, 히트싱크 노출형 반도체 패키지 및 이의 제조방법을 제공하는 데 있다.
전술한 목적을 달성하고자, 본 발명의 일 실시예는, 한 개 이상의 반도체칩; 상기 반도체칩이 전도성 접착제를 개재하여 부착되는 일면과, 상기 일면에 대향하는 타면을 가지는 한 개 이상의 리드프레임 패드; 상기 반도체칩과 전기적 연결부재에 의해 전기적으로 연결되는 한 개 이상의 리드프레임 리드; 상기 반도체칩 및 상기 전기적 연결부재를 감싸는 패키지 하우징; 상기 리드프레임 패드 또는 상기 리드프레임 리드와 구조적으로 연결되어 상기 패키지 하우징 외부로 연장되어 노출된 한 개 이상의 터미널단자; 및 상기 패키지 하우징 저면으로 노출된 상기 한 개 이상의 리드프레임 패드의 타면에 접착부재를 개재하여 부착된 히트싱크;를 포함하며, 상기 리드프레임 패드의 타면에 형성된 상기 패키지 하우징 저면으로 상기 한 개 이상의 리드프레임 패드 또는 상기 한 개 이상의 리드프레임 리드의 일부 또는 전부가 노출되도록 개구된 1차 개구부 및 2차 개구부가 계단형 구조로 단차 형성되고, 상기 1차 개구부의 개구면적(A)은 상기 2차 개구부의 개구면적(B)보다 크고, 상기 히트싱크의 면적(C)은 상기 1차 개구부의 개구면적(A)보다 작고 상기 2차 개구부의 개구면적(B)보다 큰 것을 특징으로 하는, 히트싱크 노출형 반도체 패키지를 제공한다.
또한, 상기 리드프레임 패드 및 상기 리드프레임 리드는 Cu를 90% 이상 함유한 소재이거나, 또는 Al을 50% 이상 함유한 소재로 이루어질 수 있다.
또한, 상기 한 개 이상의 리드프레임 패드 또는 상기 한 개 이상의 리드프레임 리드는 주금속층에 일부 또는 전부가 한 층 이상의 부금속층으로 도금된 구조로 이루어질 수 있다.
또한, 상기 한 개 이상의 터미널단자의 일부 또는 전부의 표면에는 Sn 성분을 50% 이상 함유한 소재가 덮혀 있을 수 있다.
또한, 상기 전도성 접착제는 Sn, Cu, 및 Ag 중 어느 하나가 총 중량 대비 10% 이상 함유될 수 있다.
또한, 상기 전기적 연결부재는 Al을 90% 이상 함유한 소재이거나, 또는 Cu를 90% 이상 함유한 소재일 수 있다.
또한, 상기 전기적 연결부재는 전도성 금속으로 이루어지고, 상기 전기적 연결부재와 전기적으로 연결되는 상기 반도체칩의 일측면에는 Sn을 함유하여 5㎛ 내지 100㎛의 두께로 형성된 소재가 형성될 수 있다.
또한, 상기 전기적 연결부재는 상기 반도체칩에 초음파웰딩에 의해 접합될 수 있다.
또한, 상기 접착부재는 Sn을 10% 이상 함유하고, 상기 패키지 하우징 내부의 상기 리드프레임 패드 또는 상기 리드프레임 리드의 일부 또는 전부와 상기 히트싱크 사이에 형성될 수 있다.
또한, 상기 접착부재는 절연소재 또는 유전소재로 이루어지고, 상기 패키지 하우징 내부의 상기 리드프레임 패드 또는 상기 리드프레임 리드의 일부 또는 전부와 상기 히트싱크 사이에 형성될 수 있다.
또한, 상기 접착부재는 그리스로 이루어지고, 상기 패키지 하우징 내부의 상기 리드프레임 패드 또는 상기 리드프레임 리드의 일부 또는 전부와 상기 히트싱크 사이에 형성될 수 있다.
또한, 상기 1차 개구부에 의한, 상기 패키지 하우징과 상기 히트싱크 사이의 한 개 이상의 수직갭(V) 또는 수평갭(H)은 1㎛ 내지 2mm일 수 있다.
또한, 상기 수직갭(V) 또는 상기 수평갭(H)의 내부영역에는 수직갭 접착부재 또는 수평캡 접착부재가 적어도 일부 충진될 수 있다.
또한, 상기 수직갭 접착부재 또는 상기 수평캡 접착부재는 상기 접착부재와 동일한 소재로 이루어질 수 있다.
또한, 상기 수직갭 접착부재 또는 상기 수평캡 접착부재는 상기 접착부재와 상이한 소재로 이루어진 접착부재를 적어도 일부 포함할 수 있다.
또한, 상기 계단형 구조로 형성된 상기 1차 개구부와 상기 2차 개구부 사이의 수평 단차(W)는 0.1mm 내지 15mm일 수 있다.
또한, 상기 1차 개구부의 수직면의 높이(H1)는 0.1mm 내지 5mm일 수 있다.
또한, 상기 2차 개구부의 수직면의 높이(H2)는 5㎛ 내지 3mm일 수 있다.
또한, 상기 접착부재의 두께(T1)는 상기 히트싱크의 두께(T2)보다 얇고, 상기 접착부재의 길이는 상기 히트싱크의 길이보다 짧을 수 있다.
또한, 상기 반도체칩은 MOSFET 또는 IGBT일 수 있다.
또한, 상기 히트싱크의 면적은 상기 MOSFET 또는 상기 IGBT의 면적보다 클 수 있다.
또한, 상기 히트싱크는 전도체 또는 부도체일 수 있다.
또한, 상기 히트싱크는 1층 이상의 절연소재로 이루어질 수 있다.
또한, 상기 히트싱크의 저면의 일부 또는 전부가 상기 패키지 하우징 외부로 노출될 수 있다.
또한, 상기 히트싱크의 면적(C)은 상기 2차 개구부의 개구면적(B)보다 클 수 있다.
또한, 상기 히트싱크 노출형 반도체 패키지는 인버터, 컨버터 또는 OBC에 적용될 수 있다.
한편, 본 발명의 다른 실시예는, 한 개 이상의 반도체칩을 전도성 접착제를 개재하여 한 개 이상의 리드프레임 패드의 일면에 부착하는 단계; 상기 반도체칩과 한 개 이상의 리드프레임 리드를 전기적 연결부재에 의해 전기적으로 연결하는 단계; 상기 반도체칩 및 상기 전기적 연결부재를 감싸는 패키지 하우징을 형성하되, 한 개 이상의 터미널단자가 상기 리드프레임 패드 또는 상기 리드프레임 리드와 구조적으로 연결되어 상기 패키지 하우징 외부로 연장되어 노출되도록 하고, 상기 리드프레임 패드의 타면에 형성된 상기 패키지 하우징 저면으로 상기 한 개 이상의 리드프레임 패드 또는 상기 한 개 이상의 리드프레임 리드의 일부 또는 전부가 노출되도록 개구된 1차 개구부 및 2차 개구부가 계단형 구조로 단차 형성되는 단계; 및 상기 패키지 하우징 저면으로 노출된 상기 한 개 이상의 리드프레임 패드의 타면에 접착부재를 개재하여 히트싱크를 부착하는 단계;를 포함하며, 상기 1차 개구부의 개구면적(A)은 상기 2차 개구부의 개구면적(B)보다 크고, 상기 히트싱크의 면적(C)은 상기 1차 개구부의 개구면적(A)보다 작은 것을 특징으로 하는, 히트싱크 노출형 반도체 패키지 제조방법을 제공한다.
본 발명에 의하면, CTE 차이로 인해 패키지 하우징의 몰딩 완료 후 발생할 수 있는 반도체 패키지의 휨으로 인해서 반도체칩으로 직접적으로 가해지는 스트레스를 완화시키거나 제거하여서, 반도체칩의 신뢰성을 향상시키고 전기특성을 양호하게 유지할 수 있는 효과가 있다.
또한, 패키지 하우징의 저면에 상이한 크기로 형성된 1차 개구부 및 2차 개구부의 계단형 구조를 통해 접착부재의 두께를 일정하게 유지하여 반도체칩으로 전달될 수 있는 스트레스를 흡수할 수 있고, 히트싱크의 부착 작업을 수월하게 수행할 수 있는 효과가 있다.
도 1은 종래기술에 의한 단면기판 노출형 반도체 패키지 구조를 예시한 것이다.
도 2는 본 발명의 일 실시예에 의한 히트싱크 노출형 반도체 패키지를 도시한 것이다.
도 3은 도 2의 히트싱크 노출형 반도체 패키지의 결합구조를 도시한 것이다.
도 4는 도 2의 히트싱크 노출형 반도체 패키지의 패키지 하우징의 개구 구조를 도시한 것이다.
도 5는 본 발명의 다른 실시예에 의한 히트싱크 노출형 반도체 패키지 제조방법의 순서도를 도시한 것이다.
이하, 첨부된 도면을 참조로 전술한 특징을 갖는 본 발명의 실시예를 더욱 상세히 설명하고자 한다.
본 발명의 일 실시예에 의한 히트싱크 노출형 반도체 패키지는, 한 개 이상의 반도체칩(110), 반도체칩(110)이 전도성 접착제(111)를 개재하여 부착되는 일면과, 일면에 대향하는 타면을 가지는 한 개 이상의 리드프레임 패드(121), 반도체칩(110)과 전기적 연결부재(122)에 의해 전기적으로 연결되는 한 개 이상의 리드프레임 리드(123), 반도체칩(110) 및 전기적 연결부재(122)를 감싸는 패키지 하우징(130), 리드프레임 패드(121) 또는 리드프레임 리드(123)와 구조적으로 연결되어 패키지 하우징(130) 외부로 연장되어 노출된 한 개 이상의 터미널단자(140), 및 패키지 하우징(130) 저면으로 노출된 한 개 이상의 리드프레임 패드(121)의 타면에 접착부재(151)를 개재하여 부착된 히트싱크(150)를 포함하며, 리드프레임 패드(121)의 타면에 형성된 패키지 하우징(130) 저면으로 한 개 이상의 리드프레임 패드(121) 또는 한 개 이상의 리드프레임 리드(123)의 적어도 일부가 노출되도록 개구된 1차 개구부(131) 및 2차 개구부(132)가 계단형 구조로 단차 형성되고, 1차 개구부(131)의 개구면적(A)은 2차 개구부(132)의 개구면적(B)보다 크고, 히트싱크(150)의 면적(C)은 1차 개구부(131)의 개구면적(A)보다 작고, 바람직하게는 2차 개구부(132)의 개구면적(B)보다 크도록 형성되어서, 계단형 구조로 만입 형성된 패키지 하우징(130)의 저면에 접착부재(151)를 일정 두께로 유지하고 히트싱크(150)를 부착하여, 반도체칩(110)의 신뢰성을 향상시키고 히트싱크(150)의 부착 작업의 효율성을 향상시키는 것을 요지로 한다.
이하, 도 2 내지 도 4를 참조하여, 전술한 구성의 히트싱크 노출형 반도체 패키지를 구체적으로 상술하면 다음과 같다.
우선, 반도체칩(110)은 한 개 이상으로 구성되어 리드프레임 패드(121) 상에 전도성 접착제(111)를 개재하여 부착되고, 실리콘 제어 정류기(SCR), 전력 트랜지스터, 절연게이트 양극트랜지스터(IGBT), 금속산화막 반도체 전계효과 트랜지스터(MOSFET), 전력 정류기, 전력 레귤레이터, 또는 그 조합체의 전력 반도체로 구성될 수 있다. 여기서, 전도성 접착제(111)는 Sn, Cu 및 Ag 중 어느 하나가 총 중량 대비 10% 이상 함유될 수 있다.
예컨대, 반도체칩(110)은 모든 적절한 반도체 소자를 포함할 수 있다. 적절한 반도체 소자들은 실리콘(Si)과 같은 반도체 물질을 포함할 수 있고, 수직 또는 수평 소자들을 포함할 수 있다. 수직 소자들은 전류가 칩을 통하여 수직으로 흐르도록, 상기 칩의 일 측에 적어도 하나의 입력부를 가지고 칩의 타 측에 출력부를 가진다. 수평 소자들은 전류가 칩을 통하여 수평으로 흐르도록, 적어도 상기 칩의 일 측에 적어도 하나의 입력부와 칩의 동일 측에 적어도 하나의 출력부를 가진다. 반도체칩(110) 내의 반도체 소자는 다이오드, 트랜지스터, 다이리스터(thyristor), 또는 IGBT와 같은 전원 반도체 장치, 선형 장치, 집적 회로(IC), 논리 회로 등 다양한 반도체 장치를 포함할 수 있다. 반도체칩(110)은 도 2에 도시된 것과 같이 도전성 와이어인 전기적 연결부재(122)를 통해 인접한 다른 반도체칩(110), 리드프레임 패드(121) 또는 리드프레임 리드(123)와 전기적으로 접속될 수 있다. 또는 도시되지는 않았지만 전기적 연결부재(122)는 도전성 클립(clip)일 수도 있다.
다음, 리드프레임은 리드프레임 패드(121)와 리드프레임 리드(123)로 이루어지고, 리드프레임 패드(121)는 한 개 이상으로 구성되어 반도체칩(110)이 전도성 접착제(111)를 개재하여 부착되는 일면(상면)과, 일면에 대향하는 타면(하면)을 가질 수 있다. 이때, 리드프레임 패드(121)의 일면에는 금속 패턴이 형성될 수 있고, 리드프레임 리드(123)는 반도체칩(110)과 전기적 연결부재(122)에 의해 전기적으로 연결되어 패키지 하우징(130) 외부로 전기적 신호를 전달할 수 있다.
한편, 리드프레임 패드(121) 및 리드프레임 리드(123)는 Cu를 90% 이상 함유한 소재이거나 Al을 50% 이상 함유한 소재로 이루어질 수 있다.
또한, 한 개 이상의 리드프레임 패드(121) 또는 한 개 이상의 리드프레임 리드(123)는 주금속층에 적어도 일부분이 한 층 이상의 부금속층으로 도금된 적층 구조로 이루어질 수 있다.
또한, 전기적 연결부재(122)는 Al을 90% 이상 함유한 소재 또는 Cu를 90% 이상 함유한 소재일 수 있다.
또는, 전기적 연결부재(122)는 전도성 금속으로 이루어지고, 도시되지는 않았으나, 전기적 연결부재(122)와 전기적으로 연결되는 반도체칩(110)의 일측면(상면)에는 Sn을 함유하여 바람직하게는 5㎛ 내지 100㎛의 두께로 형성된 소재가 형성될 수 있다.
또한, 전기적 연결부재(122)는 반도체칩(110)에 초음파웰딩(Ultrasonic Welding)에 의해 접합될 수 있다.
다음, 패키지 하우징(130)은 리드프레임, 반도체칩(110) 및 전기적 연결부재(122)를 감싸는 반도체 회로보호용 절연체로서, EMC(Epoxy Molding Compound), PPS(PolyPhenylene Sulfide) 또는 PBT(PolyButylene Terephtalate)로 형성할 수 있다.
다음, 터미널단자(140)는 한 개 이상으로 구성되고, 리드프레임 패드(121) 또는 리드프레임 리드(123)와 구조적으로 연결되어 패키지 하우징(130) 외부로 연장되어 노출되어서 전기적 신호를 전달할 수 있다.
여기서, 한 개 이상의 터미널단자(140)의 적어도 일부 표면에는 Sn 성분을 50% 이상 함유한 소재가 덮혀 있을 수 있다.
다음, 히트싱크(150)는 패키지 하우징(130) 저면으로 노출된 한 개 이상의 리드프레임 패드(121)의 타면(하부)에 접착부재(151)를 개재하여 부착되고, 히트싱크(150)의 저면의 적어도 일부가 패키지 하우징(130) 외부로 노출된 방열판으로서, 패키지 하우징(130) 내부의 열을 외부로 효과적으로 배출할 수 있다.
바람직하게, 히트싱크(150)의 면적은 MOSFET 또는 IGBT 등의 반도체칩(110)의 면적보다 크도록 형성되어 방열 효율을 높이도록 할 수 있다.
한편, 패키지 하우징(130)의 저면은 히트싱크(150)가 인입되도록 개구되어 패키지 하우징(130) 저면으로부터 돌출되지 않도록 계단형 구조로 형성될 수 있다.
구체적으로, 도 4에 도시된 바와 같이, 리드프레임 패드(121)의 타면(하부)에 형성된 패키지 하우징(130) 저면으로 하나 이상의 리드프레임 패드(121) 또는 리드프레임 리드(123)의 적어도 일부가 노출되도록 순차적으로 개구된 1차 개구부(131) 및 2차 개구부(132)가 계단형 구조로 단차 형성될 수 있다.
여기서, 도 3 및 도 4를 참조하면, 1차 개구부(131)의 개구면적(A)은 2차 개구부(132)의 개구면적(B)보다 크도록 형성되고, 히트싱크(150)의 면적(C)은 1차 개구부(131)의 개구면적(A)보다 작고 2차 개구부(132)의 개구면적(B)보다 크도록 형성되어서, 히트싱크(150)는 2차 개구부(132)와 수직방향으로 일정 거리 이격되어 1차 개구부(131)의 내부에 삽입되어 부착되고, 2차 개구부(132)에는 접착부재(151)가 일정 두께로 충진되어 리드프레임 패드(121)의 타면(하면) 또는 리드프레임 리드(123)의 하부에 결합될 수 있다.
이에, 리드프레임 또는 히트싱크(150)의 CTE 차이로 인해 패키지 하우징(130)의 몰딩 완료 후 발생할 수 있는 반도체 패키지의 휨(warpage)으로 인해서 패키지 하우징(130) 내부의 반도체칩(110)에 직접적으로 가해지는 스트레스를 완화시키거나 제거하여서, 반도체칩(110)의 신뢰성을 향상시키고 전기특성을 양호하게 유지할 수 있다.
한편, 도 4에 확대 도시된 바와 같이, 계단형 구조로 형성된 1차 개구부(131)와 2차 개구부(132) 사이의 수평 단차(W)는 0.1mm 내지 15mm일 수 있고, 1차 개구부(131)의 수직면의 높이(H1)는 0.1mm 내지 5mm일 수 있고, 2차 개구부(132)의 수직면의 높이(H2)는 5㎛ 내지 3mm일 수 있다.
또한, 도 3을 참조하면, 접착부재(151)의 두께(T1)는 히트싱크(150)의 두께(T2)보다 얇고, 접착부재(151)의 길이(D)는 히트싱크(150)의 길이보다 짧도록 형성되고, 접착부재(151)는 2차 개구부(132) 내부에 충진되고, 히트싱크(150)는 1차 개구부(131)에 삽입되도록 하여 리드프레임에 대한 히트싱크(150)의 부착 작업의 효율성을 향상시킬 수 있다.
특히, 접착부재(151)는 2차 개구부(132)의 깊이 또는 수직면의 높이보다 두껍게 도포되어 접착부재(151)의 두께를 일정하게 유지할 수 있어서, 반도체칩(110)으로 전달될 수 있는 스트레스를 흡수할 수 있고, 히트싱크(150)의 부착 작업을 수월하게 수행할 수 있다.
예컨대, 접착부재(151)는 Sn을 10% 이상 함유하고, 패키지 하우징(130) 내부의 리드프레임 패드(121) 또는 리드프레임 리드(123)의 적어도 일부와 히트싱크(150) 사이에 일정 두께로 형성될 수 있다.
또는, 접착부재(151)는 절연소재 또는 유전소재로 이루어지고, 패키지 하우징(130) 내부의 리드프레임 패드(121) 또는 리드프레임 리드(123)의 적어도 일부와 히트싱크(150) 사이에 일정 두께로 형성될 수도 있다.
또는, 접착부재(151)는 그리스(grease)로 이루어지고, 패키지 하우징(130) 내부의 리드프레임 패드(121) 또는 리드프레임 리드(123)의 적어도 일부와 히트싱크(150) 사이에 일정 두께로 형성될 수도 있다.
구체적으로, 도 2에 확대 도시된 바와 같이, 1차 개구부(131)에 의한, 패키지 하우징(130)과 히트싱크(150) 사이의 한 개 이상의 수직갭(V) 또는 수평갭(H)은 1㎛ 내지 2mm일 수 있고, 수직갭(V) 또는 수평갭(H)의 내부영역에는 각각 수직갭 접착부재(151a) 또는 수평캡 접착부재(151b)가 추가적으로 적어도 일부 충진되어 있을 수 있다.
여기서, 수직갭 접착부재(151a) 또는 수평캡 접착부재(151b)는 접착부재(151)와 동일한 소재로 이루어질 수 있다.
또는, 수직갭 접착부재(151a) 또는 수평캡 접착부재(151b)는 접착부재(151)와 상이한 소재로 이루어진 접착부재를 적어도 일부 포함할 수 있다.
또한, 히트싱크(150)는 열전도율이 높은 전도체 또는 절연성이 양호한 부도체일 수 있거나, 히트싱크(150)는 1층 이상의 절연소재로 이루어질 수도 있다.
한편, 앞서 언급한 바와 같이 반도체칩(110)은 IGBT, 다이오드, MOSFET 또는 JFET 등의 전력용 반도체칩으로서, 이를 포함하는 반도체 패키지는 전력을 변환하거나 제어하는 인버터(inverter) 또는 컨버터(converter) 또는 OBC(On Board Charger) 등의 장치의 구동에 적용될 수 있다.
한편, 도 5를 참조하면, 본 발명의 다른 실시예에 의한 히트싱크 노출형 반도체 패키지 제조방법은, 한 개 이상의 반도체칩(110)을 전도성 접착제(111)를 개재하여 한 개 이상의 리드프레임 패드(121)의 일면에 부착하는 단계(S110), 반도체칩(110)과 한 개 이상의 리드프레임 리드(123)를 전기적 연결부재(122)에 의해 전기적으로 연결하는 단계(S120), 반도체칩(110) 및 전기적 연결부재(122)를 감싸는 패키지 하우징(130)을 형성하되, 한 개 이상의 터미널단자(140)가 리드프레임 패드(121) 또는 리드프레임 리드(123)와 구조적으로 연결되어 패키지 하우징(130) 외부로 연장되어 노출되도록 하고, 리드프레임 패드(121)의 타면에 형성된 패키지 하우징(130) 저면으로 한 개 이상의 리드프레임 패드(121) 또는 리드프레임 리드(123)의 적어도 일부가 노출되도록 개구된 1차 개구부(131) 및 2차 개구부(132)가 계단형 구조로 단차 형성되는 단계(S130), 및 패키지 하우징(130) 저면으로 노출된 한 개 이상의 리드프레임 패드(121)의 타면에 접착부재(151)를 개재하여 히트싱크(150)를 부착하는 단계(S140)를 포함한다.
여기서, 1차 개구부(131)의 개구면적은 2차 개구부(132)의 개구면적보다 크고, 히트싱크(150)의 면적은 1차 개구부(131)의 개구면적보다 작으며 바람직하게는 2차 개구부(132)의 개구면적보다 크도록 형성하여서, 계단형 구조로 만입 형성된 패키지 하우징(130)의 저면에 접착부재(151)를 일정 두께로 유지하고 히트싱크(150)를 부착하여 반도체칩(110)의 신뢰성을 향상시키고 히트싱크(150)의 부착 작업의 효율성을 향상시킬 수 있다.
따라서, 전술한 바와 같은 히트싱크 노출형 반도체 패키지 및 이의 제조방법에 의해서, CTE 차이로 인해 패키지 하우징의 몰딩 완료 후 발생할 수 있는 반도체 패키지의 휨으로 인해서 반도체칩으로 직접적으로 가해지는 스트레스를 완화시키거나 제거하여서, 반도체칩의 신뢰성을 향상시키고 전기특성을 양호하게 유지할 수 있고, 패키지 하우징의 저면에 상이한 크기로 형성된 1차 개구부 및 2차 개구부의 계단형 구조를 통해 접착부재의 두께를 일정하게 유지하여 반도체칩으로 전달될 수 있는 스트레스를 흡수할 수 있고, 히트싱크의 부착 작업을 수월하게 수행할 수 있다.
본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일 실시예에 불과할 뿐이고, 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원 시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.
110 : 반도체칩 111 : 전도성 접착제
121 : 리드프레임 패드 122 : 전기적 연결부재
123 : 리드프레임 리드 130 : 패키지 하우징
131 : 1차 개구부 132 : 2차 개구부
140 : 터미널단자 150 : 히트싱크
151 : 접착부재 151a : 수직갭 접착부재
151b : 수평캡 접착부재 V : 수직갭
H : 수평갭

Claims (27)

  1. 한 개 이상의 반도체칩;
    상기 반도체칩이 전도성 접착제를 개재하여 부착되는 일면과, 상기 일면에 대향하는 타면을 가지는 한 개 이상의 리드프레임 패드;
    상기 반도체칩과 전기적 연결부재에 의해 전기적으로 연결되는 한 개 이상의 리드프레임 리드;
    상기 반도체칩 및 상기 전기적 연결부재를 감싸는 패키지 하우징;
    상기 리드프레임 패드 또는 상기 리드프레임 리드와 구조적으로 연결되어 상기 패키지 하우징 외부로 연장되어 노출된 한 개 이상의 터미널단자; 및
    상기 패키지 하우징 저면으로 노출된 상기 한 개 이상의 리드프레임 패드의 타면에 접착부재를 개재하여 부착된 히트싱크;를 포함하며,
    상기 리드프레임 패드의 타면에 형성된 상기 패키지 하우징 저면으로 상기 한 개 이상의 리드프레임 패드 또는 상기 한 개 이상의 리드프레임 리드의 일부 또는 전부가 노출되도록 개구된 1차 개구부 및 2차 개구부가 계단형 구조로 단차 형성되고,
    상기 1차 개구부의 개구면적(A)은 상기 2차 개구부의 개구면적(B)보다 크게 형성되고, 상기 히트싱크의 면적(C)은 상기 1차 개구부의 개구면적(A)보다 작고 상기 2차 개구부의 개구면적(B)보다 크게 형성되어, 상기 히트싱크가 상기 1차 개구부의 내로 함몰되되 상기 2차 개구부 내로는 함몰되지 않도록 구성되며,
    상기 1차 개구부에 의한, 상기 패키지 하우징과 상기 히트싱크 사이의 한 개 이상의 수직갭(V) 및 수평갭(H)은 1㎛ 내지 2mm이고,
    상기 수직갭(V) 및 상기 수평갭(H)의 내부영역에는 각각 수직갭 접착부재 및 수평갭 접착부재가 일부만이 충진되어 있으며,
    상기 접착부재는 상기 2차 개구부의 깊이 또는 수직면의 높이보다 두껍게 도포되어 상기 수직갭(V)이 형성되도록 하여, 상기 수직갭(V)의 내부영역에 일부만이 충진되는 상기 수직갭 접착부재의 높이와 상기 2차 개구부의 깊이 또는 수직면의 높이의 합이 상기 접착부재의 높이와 동일하게 형성되고,
    상기 히트싱크는 상기 패키지 하우징이 형성 후에 상기 한 개 이상의 리드프레임 패드의 타면에 부착되는 것을 특징으로 하는,
    히트싱크 노출형 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 리드프레임 패드 및 상기 리드프레임 리드는 Cu를 90% 이상 함유한 소재이거나, 또는 Al을 50% 이상 함유한 소재로 이루어지는 것을 특징으로 하는,
    히트싱크 노출형 반도체 패키지.
  3. 제 1 항에 있어서,
    상기 한 개 이상의 리드프레임 패드 또는 상기 한 개 이상의 리드프레임 리드는 주금속층에 일부 또는 전부가 한 층 이상의 부금속층으로 도금된 구조로 이루어지는 것을 특징으로 하는,
    히트싱크 노출형 반도체 패키지.
  4. 제 1 항에 있어서,
    상기 한 개 이상의 터미널단자의 일부 또는 전부의 표면에는 Sn 성분을 50% 이상 함유한 소재가 덮혀 있는 것을 특징으로 하는,
    히트싱크 노출형 반도체 패키지.
  5. 제 1 항에 있어서,
    상기 전도성 접착제는 Sn, Cu, 및 Ag 중 어느 하나가 총 중량 대비 10% 이상 함유되는 것을 특징으로 하는,
    히트싱크 노출형 반도체 패키지.
  6. 제 1 항에 있어서,
    상기 전기적 연결부재는 Al을 90% 이상 함유한 소재이거나, 또는 Cu를 90% 이상 함유한 소재인 것을 특징으로 하는,
    히트싱크 노출형 반도체 패키지.
  7. 제 1 항에 있어서,
    상기 전기적 연결부재는 전도성 금속으로 이루어지고, 상기 전기적 연결부재와 전기적으로 연결되는 상기 반도체칩의 일측면에는 Sn을 함유하여 5㎛ 내지 100㎛의 두께로 형성된 소재가 형성되는 것을 특징으로 하는,
    히트싱크 노출형 반도체 패키지.
  8. 제 1 항에 있어서,
    상기 전기적 연결부재는 상기 반도체칩에 초음파웰딩에 의해 접합되는 것을 특징으로 하는,
    히트싱크 노출형 반도체 패키지.
  9. 제 1 항에 있어서,
    상기 접착부재는 Sn을 10% 이상 함유하고, 상기 패키지 하우징 내부의 상기 리드프레임 패드 또는 상기 리드프레임 리드의 일부 또는 전부와 상기 히트싱크 사이에 형성되는 것을 특징으로 하는,
    히트싱크 노출형 반도체 패키지.
  10. 제 1 항에 있어서,
    상기 접착부재는 절연소재 또는 유전소재로 이루어지고, 상기 패키지 하우징 내부의 상기 리드프레임 패드 또는 상기 리드프레임 리드의 일부 또는 전부와 상기 히트싱크 사이에 형성되는 것을 특징으로 하는,
    히트싱크 노출형 반도체 패키지.
  11. 제 1 항에 있어서,
    상기 접착부재는 그리스로 이루어지고, 상기 패키지 하우징 내부의 상기 리드프레임 패드 또는 상기 리드프레임 리드의 일부 또는 전부와 상기 히트싱크 사이에 형성되는 것을 특징으로 하는,
    히트싱크 노출형 반도체 패키지.
  12. 삭제
  13. 삭제
  14. 제 1 항에 있어서,
    상기 수직갭 접착부재 또는 상기 수평갭 접착부재는 상기 접착부재와 동일한 소재로 이루어지는 것을 특징으로 하는,
    히트싱크 노출형 반도체 패키지.
  15. 제 1 항에 있어서,
    상기 수직갭 접착부재 또는 상기 수평갭 접착부재는 상기 접착부재와 상이한 소재로 이루어진 접착부재를 적어도 일부 포함하는 것을 특징으로 하는,
    히트싱크 노출형 반도체 패키지.
  16. 제 1 항에 있어서,
    상기 계단형 구조로 형성된 상기 1차 개구부와 상기 2차 개구부 사이의 수평 단차(W)는 0.1mm 내지 15mm인 것을 특징으로 하는,
    히트싱크 노출형 반도체 패키지.
  17. 제 1 항에 있어서,
    상기 1차 개구부의 수직면의 높이(H1)는 0.1mm 내지 5mm인 것을 특징으로 하는,
    히트싱크 노출형 반도체 패키지.
  18. 제 1 항에 있어서,
    상기 2차 개구부의 수직면의 높이(H2)는 5㎛ 내지 3mm인 것을 특징으로 하는,
    히트싱크 노출형 반도체 패키지.
  19. 제 1 항에 있어서,
    상기 접착부재의 두께(T1)는 상기 히트싱크의 두께(T2)보다 얇고, 상기 접착부재의 길이는 상기 히트싱크의 길이보다 짧은 것을 특징으로 하는,
    히트싱크 노출형 반도체 패키지.
  20. 제 1 항에 있어서,
    상기 반도체칩은 MOSFET 또는 IGBT인 것을 특징으로 하는,
    히트싱크 노출형 반도체 패키지.
  21. 제 20 항에 있어서,
    상기 히트싱크의 면적은 상기 MOSFET 또는 상기 IGBT의 면적보다 큰 것을 특징으로 하는,
    히트싱크 노출형 반도체 패키지.
  22. 제 1 항에 있어서,
    상기 히트싱크는 전도체 또는 부도체인 것을 특징으로 하는,
    히트싱크 노출형 반도체 패키지.
  23. 제 1 항에 있어서,
    상기 히트싱크는 1층 이상의 절연소재로 이루어지는 것을 특징으로 하는,
    히트싱크 노출형 반도체 패키지.
  24. 제 1 항에 있어서,
    상기 히트싱크의 저면의 일부 또는 전부가 상기 패키지 하우징 외부로 노출되는 것을 특징으로 하는,
    히트싱크 노출형 반도체 패키지.
  25. 삭제
  26. 제 1 항에 있어서,
    상기 히트싱크 노출형 반도체 패키지는 인버터, 컨버터 또는 OBC에 적용되는 것을 특징으로 하는,
    히트싱크 노출형 반도체 패키지.
  27. 한 개 이상의 반도체칩을 전도성 접착제를 개재하여 한 개 이상의 리드프레임 패드의 일면에 부착하는 단계;
    상기 반도체칩과 한 개 이상의 리드프레임 리드를 전기적 연결부재에 의해 전기적으로 연결하는 단계;
    상기 반도체칩 및 상기 전기적 연결부재를 감싸는 패키지 하우징을 형성하되, 한 개 이상의 터미널단자가 상기 리드프레임 패드 또는 상기 리드프레임 리드와 구조적으로 연결되어 상기 패키지 하우징 외부로 연장되어 노출되도록 하고, 상기 리드프레임 패드의 타면에 형성된 상기 패키지 하우징 저면으로 상기 한 개 이상의 리드프레임 패드 또는 상기 한 개 이상의 리드프레임 리드의 일부 또는 전부가 노출되도록 개구된 1차 개구부 및 2차 개구부가 계단형 구조로 단차 형성되는 단계; 및
    상기 패키지 하우징 형성 후에 상기 패키지 하우징 저면으로 노출된 상기 한 개 이상의 리드프레임 패드의 타면에 접착부재를 개재하여 히트싱크를 부착하는 단계;를 포함하며,
    상기 1차 개구부의 개구면적(A)은 상기 2차 개구부의 개구면적(B)보다 크게 형성되고, 상기 히트싱크의 면적(C)은 상기 1차 개구부의 개구면적(A)보다 작고 상기 2차 개구부의 개구면적(B)보다 크게 형성되어, 상기 히트싱크가 상기 1차 개구부의 내로 함몰되되 상기 2차 개구부 내로는 함몰되지 않도록 구성되며,
    상기 1차 개구부에 의한, 상기 패키지 하우징과 상기 히트싱크 사이의 한 개 이상의 수직갭(V) 및 수평갭(H)은 1㎛ 내지 2mm이고,
    상기 수직갭(V) 및 상기 수평갭(H)의 내부영역에는 각각 수직갭 접착부재 및 수평갭 접착부재가 일부만이 충진되어 있으며,
    상기 접착부재는 상기 2차 개구부의 깊이 또는 수직면의 높이보다 두껍게 도포되어 상기 수직갭(V)이 형성되도록 하여, 상기 수직갭(V)의 내부영역에 일부만이 충진되는 상기 수직갭 접착부재의 높이와 상기 2차 개구부의 깊이 또는 수직면의 높이의 합이 상기 접착부재의 높이와 동일하게 형성되도록 하는 것을 특징으로 하는,
    히트싱크 노출형 반도체 패키지 제조방법.
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