KR102228945B1 - 반도체 패키지 및 이의 제조방법 - Google Patents

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KR102228945B1
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semiconductor package
terminal
thickness
plating layer
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최윤화
조정훈
최소영
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    • H01L2224/40221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/40245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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    • H01L2224/48153—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate
    • H01L2224/48175—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being metallic
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    • H01L2224/481—Disposition
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    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
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    • H01L2224/83438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/83447—Copper [Cu] as principal constituent
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    • H01L2224/834—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/83438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/83455—Nickel [Ni] as principal constituent
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    • H01L2224/8438—Bonding interfaces outside the semiconductor or solid-state body
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    • H01L2224/844—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/84401—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/84411—Tin [Sn] as principal constituent
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    • H01L2224/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
    • H01L2224/8438—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/84399—Material
    • H01L2224/844—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/84417—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/84424—Aluminium [Al] as principal constituent
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    • H01L2224/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
    • H01L2224/8438—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/84399—Material
    • H01L2224/844—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/84438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/84447—Copper [Cu] as principal constituent
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    • H01L2224/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
    • H01L2224/8438—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/84399—Material
    • H01L2224/844—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/84438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/84455—Nickel [Ni] as principal constituent
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    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
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    • H01L2224/85401—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/85411—Tin (Sn) as principal constituent
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    • H01L2224/85417—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
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Abstract

본 발명은, 한개 이상의 제1기판 터미널(111)이 연장 형성된 한개 이상의 제1기판(110), 제1기판(110) 상면에 초음파웰딩으로 접합된 한개 이상의 제2기판(120), 제2기판(120) 상면에 접합된 한개 이상의 반도체칩(130), 한개 이상의 반도체칩(130)과 제2기판(120)의 초음파웰딩된 영역을 커버하는 패키지하우징(140), 및 제1기판(110)과 분리되어 형성되며, 전기적 신호선(151)을 통해 한개 이상의 반도체칩(130)과 전기적으로 연결되고, 한개 이상이 패키지하우징(140) 외부로 노출되는 터미널(150)을 포함하고, 패키지하우징(140) 내부에 형성된 터미널(150)의 두께는 제1기판(110)의 두께와 동일하거나 작고, 제2기판(120)의 상면 표면에는 한개 이상의 엠보싱홈(122)이 형성되어, 분리된 제1기판(110)과 제2기판(120)을 초음파웰딩이 가능한 소재로 구성하여 접합하여서 경량화하며, 제1기판(110)의 크기를 크게 하여 방열효과를 향상시키고, 엠보싱홈(122)에 의해 반도체칩(130)과의 접합력을 높일 수 있는, 반도체 패키지를 개시한다.

Description

반도체 패키지 및 이의 제조방법{SEMICONDUCTOR PACKAGE AND METHOD OF FABRICATING THE SAME}
본 발명은 제1기판과 제2기판을 초음파웰딩이 가능한 소재로 구성하여 상호 접합하여 경량화하여서, 전기차에 적용되는 경우 최종적으로 배터리 소모량을 줄일 수 있고 소재 비용을 절감할 수 있는, 반도체 패키지 및 이의 제조방법에 관한 것이다.
통상, 패키지형 전력 반도체 장치는 구동 중 방산되는 전력으로 필요 이상으로 고온환경이 조성되어 방열하여 적정 수준으로 냉각하여서 열저항을 최소화시키는 것이 중요한 이슈이다.
한편, 이와 관련한 선행기술로서, 한국 등록특허공보 제0685253호가 개시되어 있는데, 종래의 패키지형 전력 반도체 장치는, 도 1에 도시된 바와 같이, 전력 반도체 다이(26)는 직접 결합식 구리(DBC) 기판(28)에 솔더링되고, DBC 기판(28)은 다이측 제1 구리층(30), 세라믹층(32) 및 후방측 제2 구리층(34)을 포함하고, 밀봉층(36)은 전력 반도체 다이(26), DBC 기판(28) 및 제1 구리층(30)에 솔더링된(40) 장치 도선(38)의 상부에 형성된다.
하지만, 리드프레임 리드인 도선(38)과 다이측 구리층(30)은 솔더링되어 결합되어 고온환경에 의한 변형시 구조적 결합강도가 저하될 수 있고, 열확산층인 다이측 구리층(30)과 세라믹층(32)과 후방측 구리층(34)이 밀봉층(36) 내측에 인입되어 몰딩되어서 방열효과에 한계가 있고 열확산층의 온도특성으로 인한 변형시 전력 반도체 다이(26)에 스트레스가 가해져 반도체칩의 신뢰성이 저하될 가능성이 있다.
또한, 종래에는, 반도체의 열효율을 향상시키기 위해 두꺼운 구리 소재를 사용하여 반도체칩을 접합하고 방열하는데, 구리 소재의 가격과 두께에 따른 무게로 인해 반도체 패키지 자체의 무게가 증가하여 결과적으로 전기차에 적용되는 경우 배터리 소모량이 증가하는 문제점이 있다.
이에, 반도체칩의 발열을 패키지 하우징 외부로 효율적으로 방열시켜 냉각하도록 하고, 반도체 패키지의 변형을 최소화할 수 있으면서, 반도체 패키지의 무게를 줄이고 제조가격을 낮출 수 있는 기술이 요구된다.
한국 등록특허공보 제10-0685253호(패키지형 전력 반도체 장치, 2007.02.22) 한국 공개특허공보 제2001-0111736호(리드프레임의 배면에 직접 부착되는 절연방열판을구비하는 전력 모듈 패키지, 20011.02.20) 한국 등록특허공보 제10-1682067호(초음파 융착을 이용한 히트 슬러그 및 리드프레임 접합형 반도체 패키지, 2016.12.02)
본 발명의 사상이 이루고자 하는 기술적 과제는, 제1기판과 제2기판을 초음파웰딩이 가능한 소재로 구성하여 상호 접합하여 경량화하여서, 전기차에 적용되는 경우 최종적으로 배터리 소모량을 줄일 수 있고 소재 비용을 절감할 수 있는, 반도체 패키지 및 이의 제조방법을 제공하는데 있다.
전술한 목적을 달성하고자, 본 발명의 일 실시예는, 한개 이상의 제1기판 터미널이 연장 형성된 한개 이상의 제1기판; 상기 제1기판 상면에 초음파웰딩으로 접합된 한개 이상의 제2기판; 상기 제2기판 상면에 접합된 한개 이상의 반도체칩; 한개 이상의 상기 반도체칩과 상기 제2기판의 초음파웰딩된 영역을 커버하는 패키지하우징; 및 상기 제1기판과 분리되어 형성되며, 전기적 신호선을 통해 한개 이상의 상기 반도체칩과 전기적으로 연결되고, 한개 이상이 상기 패키지하우징 외부로 노출되는 터미널;을 포함하고, 상기 패키지하우징 내부에 형성된 상기 터미널의 두께는 상기 제1기판의 두께와 동일하거나 작고, 상기 제2기판의 상면 표면에는 한개 이상의 엠보싱홈이 형성되는, 반도체 패키지를 제공한다.
한편, 본 발명의 다른 실시예는, 한개 이상의 제1기판; 상기 제1기판 상면에 초음파웰딩으로 접합되고, 제2기판 터미널이 연장 형성된 한개 이상의 제2기판; 상기 제1기판 또는 상기 제2기판 상면에 접합된 한개 이상의 반도체칩; 한개 이상의 상기 반도체칩과 상기 제2기판의 초음파웰딩된 영역을 커버하는 패키지하우징; 및 상기 제1기판과 분리되어 형성되며, 전기적 신호선을 통해 한개 이상의 상기 반도체칩과 전기적으로 연결되고, 한개 이상이 상기 패키지하우징 외부로 노출되는 터미널;을 포함하고, 상기 패키지하우징 내부에 형성된 상기 터미널의 두께는 상기 제1기판의 두께와 동일하거나 작고, 상기 제2기판의 상면 표면에는 한개 이상의 엠보싱홈이 형성되는, 반도체 패키지를 제공한다.
여기서, 상기 제1기판 또는 상기 제2기판은 전도성금속을 포함할 수 있다.
또한, 상기 전도성금속은 상이한 금속 또는 합금금속으로 2층 이상 적층 형성된 구조르 이루어질 수 있다.
또한, 상기 제1기판 또는 상기 제2기판은 1층 이상 적층 형성된 절연층을 포함할 수 있다.
또한, 상기 제1기판, 상기 제1기판 터미널은, 또는 상기 제1기판 및 상기 제1기판 터미널은 Al 단일소재로 형성되거나, Al 성분을 50% 이상 함유한 합금소재로 형성될 수 있다.
또한, 상기 제2기판, 상기 제2기판 터미널, 또는 상기 제2기판 및 상기 제2기판 터미널은 Cu 단일소재로 형성되거나, Cu 성분을 50% 이상 함유한 합금소재로 형성될 수 있다.
또한, 한개 이상의 상기 터미널은 Al 또는 Cu 단일소재로 형성되거나, Al 성분 또는 Cu 성분을 50% 이상 함유한 합금소재로 형성될 수 있다.
또한, 상기 제1기판, 상기 제2기판, 상기 제1기판 및 상기 제2기판, 상기 제1기판 터미널, 상기 제2기판 터미널, 또는 한개 이상의 상기 터미널은 한면 이상에 도금층이 형성될 수 있고, 상기 도금층은 단일층으로 형성되거나, 동일 금속 또는 상이한 금속의 2층 이상의 레이어로 적층 형성될 수 있다.
또한, 상기 도금층은 Ni 단일소재의 단일층으로 형성되거나, Ni 성분이 70% 이상 함유한 합금소재의 1층 이상의 레이어로 적층 형성된 Ni 도금층으로 형성될 수 있고, 상기 Ni 도금층의 두께는 0.1㎛ 내지 10㎛일 수 있다.
또한, 한개 이상의 상기 터미널의 최외각 도금층은 Sn을 함유할 수 있다.
또한, 상기 반도체칩은 상기 제2기판 상면에 전도성 접착제를 개재하여 접착되어 접합될 수 있다.
또한, 상기 전도성 접착제는 상기 제2기판의 표면의 엠보싱홈에 적어도 일부분이 도포되어 있을 수 있다.
또한, 상기 전도성 접착제는 Sn, Pb 및 Bi 성분 중 어느 하나 이상을 함유한 솔더계열이거나, Ag 및 Cu 성분 중 어느 하나 이상을 함유한 신터소재일 수 있다.
또한, 상기 전기적 신호선은 와이어 형태이거나, 금속성분의 메탈클립일 수 있다.
또한, 한개 이상의 상기 터미널은 상기 제1기판 상면에 일정거리 이격되어 배열될 수 있다.
또한, 한 개 이상의 상기 터미널은 상기 제1기판 상면과 중첩되되, 물리적으로 분리되어 형성될 수 있다.
또한, 상기 제1기판과 상기 제2기판은 상호 상이한 성분으로 구성된 전도성 금속으로 이루어질 수 있다.
또한, 상기 제1기판, 상기 제1기판 터미널 및 상기 터미널은 Al 단일소재로 형성되거나, Al 성분을 50% 이상 함유한 합금소재로 형성될 수 있다.
또한, 상기 제2기판은 Al 단일소재로 형성되거나, Al 성분을 50% 이상 함유한 합금소재로 형성될 수 있다.
또한, 상기 제1기판의 면적은 상기 제2기판의 면적보다 클 수 있다.
또한, 상기 제1기판의 두께는 상기 제2기판의 두께보다 클 수 있다.
또한, 상기 제1기판의 하면 일부 또는 전부가 상기 패키지하우징의 저면으로 노출될 수 있다.
또한, 상기 제1기판 상에서, 상기 제2기판 또는 상기 반도체칩이 접합되지 않는 영역에는 히트싱크와 체결하기 위한 관통홀이 형성될 수 있다.
또한, 상기 제1기판 또는 상기 제2기판의 두께는 상기 도금층을 제외한 상기 터미널의 두께와 동일할 수 있다.
또한, 상기 엠보싱홈의 깊이는 100㎛ 미만일 수 있다.
또한, 상기 엠보싱홈은 V자, U자 또는 다각형의 단면구조를 이룰 수 있다.
또한, 상기 엠보싱홈은 격자, 도트 또는 라인형태로 이루어질 수 있다.
또한, 한개 이상의 상기 엠보싱홈 주변에는 한개 이상의 버가 형성될 수 있고, 상기 버는 100㎛을 초과하지 않도록 형성될 수 있다.
한편, 본 발명은 전술한 반도체 패키지를 제조하는 반도체 패키지 제조방법을 제공할 수 있다.
본 발명에 의하면, 분리된 제1기판과 제2기판을 초음파웰딩이 가능한 소재로 구성하여 상호 접합하여 경량화하여서, 전기차에 적용되는 경우 최종적으로 배터리 소모량을 줄일 수 있고 소재 비용을 절감할 수 있으며, 반도체칩을 제1기판 또는 제2기판 상에 선택적으로 실장할 수 있으며, 패키지하우징 외부로 노출되는 기판의 크기 및 두께를 상대적으로 크고 두껍게 하여 방열효과를 향상시키고, 엠보싱홈과 버에 의해 반도체칩과의 접합강도를 높일 수 있는 효과가 있다.
도 1은 종래기술에 의한 초음파 융착을 이용한 히트 슬러그 및 리드프레임 접합형 반도체 패키지를 예시한 것이다.
도 2는 본 발명의 일 실시예에 의한 반도체 패키지의 사시도를 각각 도시한 것이다.
도 3은 도 2의 반도체 패키지의 분해 사시도를 각각 도시한 것이다.
도 4는 도 2의 반도체 패키지의 측면도를 도시한 것이다.
도 5는 본 발명의 다른 실시예에 의한 반도체 패키지의 제1예의 사시도를 각각 도시한 것이다.
도 6은 도 5의 반도체 패키지의 분해 사시도를 각각 도시한 것이다.
도 7은 도 5의 반도체 패키지의 측면도를 도시한 것이다.
도 8은 본 발명의 다른 실시예에 의한 반도체 패키지의 제2예의 사시도를 각각 도시한 것이다.
도 9는 도 8의 반도체 패키지의 분해 사시도를 각각 도시한 것이다.
도 10은 도 8의 반도체 패키지의 측면도를 도시한 것이다.
도 11은 본 발명의 다른 실시예에 의한 반도체 패키지의 제3예의 사시도를 각각 도시한 것이다.
도 12는 도 11의 반도체 패키지의 분해 사시도를 각각 도시한 것이다.
도 13은 도 11의 반도체 패키지의 측면도를 도시한 것이다.
도 14는 본 발명의 다른 실시예에 의한 반도체 패키지의 제4예의 사시도를 각각 도시한 것이다.
도 15는 도 14의 반도체 패키지의 분해 사시도를 각각 도시한 것이다.
도 16은 도 15의 반도체 패키지의 측면도를 도시한 것이다.
도 17은 본 발명의 실시예에 의한 반도체 패키지의 엠보싱홈을 각각 예시한 것이다.
도 18은 도 17의 엠보싱홈에 형성된 버를 예시한 것이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도 2 내지 도 4를 참조하면, 본 발명의 일 실시예에 의한 반도체 패키지는, 전체적으로, 한개 이상의 제1기판 터미널(111)이 연장 형성된 한개 이상의 제1기판(110), 제1기판(110) 상면에 초음파웰딩으로 접합된 한개 이상의 제2기판(120), 제2기판(120) 상면에 접합된 한개 이상의 반도체칩(130), 한개 이상의 반도체칩(130)과 제2기판(120)의 초음파웰딩된 영역을 커버하는 패키지하우징(140), 및 제1기판(110)과 분리되어 형성되며, 전기적 신호선(151)을 통해 한개 이상의 반도체칩(130)과 전기적으로 연결되고, 한개 이상이 패키지하우징(140) 외부로 노출되는 터미널(150)을 포함하고, 패키지하우징(140) 내부에 형성된 터미널(150)의 두께는 제1기판(110)의 두께와 동일하거나 작고, 제2기판(120)의 상면 표면에는 한개 이상의 엠보싱홈(122)이 형성되어, 분리된 제1기판(110)과 제2기판(120)을 초음파웰딩이 가능한 소재로 구성하여 접합하여서 경량화하며, 제1기판(110)의 크기를 크게 하여 방열효과를 향상시키고, 엠보싱홈(122)에 의해 반도체칩(130)과의 접합력을 높이는 것을 요지로 한다.
우선, 제1기판(110)은 한개 이상으로 형성되고, 제1기판(110)의 일단에는 한개 이상의 제1기판 터미널(111)이 연장 형성되는데, 제1기판(110)의 상면과 동일 높이로 연장되거나, 도 4의 (b)에 도시된 바와 같이, 제1기판(110)의 상면으로부터 상방으로 경사져 절곡되어 연장될 수도 있다.
도 2에 도시된 바와 같이, 제1기판 터미널(111)의 일단은 패키지하우징(140) 외부로 노출되어 외부단자와 전기적으로 연결된다.
여기서, 제1기판(110), 제1기판 터미널(111), 또는 제1기판(110)과 제1기판 터미널(111) 모두는 Al 단일소재로 형성되거나, Al 성분 50% 이상 함유한 합금소재로 형성되어서, 제1기판(110)의 상면에 Cu 소재를 포함하는 제2기판(120)을 초음파웰딩하여 접합하여, 기존의 구리 소재로 구성되는 제1기판(110) 또는 제1기판 터미널(111)을 대체하여 경량화할 수 있고, 소재 비용을 절감할 수 있다.
다음, 제2기판(120)은 한개 이상으로 형성되고, 제1기판(110) 상면에 초음파웰딩으로 접합된다.
참고로, 초음파웰딩(ultrasonic welding)은, Al 또는 동박의 용접에 적합한 방식으로, 초음파융착기를 통해 고주파 진동에너지에 의해 생성된 마찰열을 통해 상호 가압하여 접합하여서, 접합부의 변형을 최소화하고 표면처리의 후처리공정을 생략할 수 있어 생산성을 높일 수 있다.
한편, 앞선 제1기판(110) 또는 제2기판(120)은 전도성금속을 포함할 수 있고, 전도성금속은 상이한 금속 또는 상이한 합금금속으로 2층 이상 적층 형성된 구조로 이루어질 수 있다.
또한, 제1기판(110) 또는 제2기판(120)은 1층 이상 적층 형성된 절연층을 포함할 수 있다.
예컨대, 제2기판(120)은 Cu 단일소재로 형성되거나, Cu 성분 50% 이상 함유한 합금소재로 형성될 수 있다.
한편, 제1기판(110)과 제2기판(120)은 상호 상이한 성분으로 구성된 전도성 금속으로 이루어질 수도 있다.
또한, 제1기판(110)의 면적은 제2기판(120)의 면적보다 크거나, 제1기판(110)의 두께는 제2기판(120)의 두께보다 크도록 형성되고, 도 2의 (c)에 도시된 바와 같이, 제1기판(110)의 하면 일부 또는 전부가 패키지하우징(140)의 저면으로 노출되도록 하여서, 반도체칩(130)의 발열을 패키지하우징(140) 외부로 효과적으로 방열할 수 있다.
한편, 도 3의 (a)에 도시된 바와 같이, 제1기판(110) 상에서, 제2기판(120) 또는 반도체칩(130)이 접합되지 않는 영역에는 히트싱크(미도시)와 체결하기 위한 관통홀(160)이 패키지하우징(140)과 연통되어 형성될 수도 있다.
다음, 반도체칩(130)은 한개 이상으로 구성되어, 제2기판(120) 상면에 접합되는데, 도 17의 (c)를 참고하면, 반도체칩(130)은 제2기판(120) 상면에 전도성 접착제(121)를 개재하여 접착되어 접합될 수 있다.
한편, 제2기판(120)의 상면 표면에는 한개 이상의 엠보싱홈(122)이 형성되고, 전도성 접착제(121)는 제2기판(120)의 표면의 엠보싱홈(122)에 적어도 일부분이 도포되어서, 제2기판(120)과 반도체칩(130) 사이의 접합강도를 높일 수 있다.
여기서, 전도성 접착제(121)는 Sn, Pb 및 Bi 성분 중 어느 하나 이상을 함유한 솔더링에 적용되는 솔더계열이거나, Ag 및 Cu 성분 중 어느 하나 이상을 함유한 신터링에 적용되는 신터소재일 수 있다.
또한, 제2기판(120)에 대한 초음파웰딩에 의해 깊이 100㎛ 미만의 엠보싱홈(122)을 형성할 수 있고, 도 17 및 도 18에 도시된 바와 같이, 엠보싱홈(122)은 다양한 형상으로 형성할 수 있는데, 예컨대, V자(도 18의 (a)), U자(도 17의 (c)) 또는 다각형의 단면구조를 이루도록 하여, 엠보싱홈(122)의 표면적을 최대화하여 전도성 접착제(121)와 접합강도를 높일 수 있다.
또는, 도 17의 (a)에 도시된 바와 같이, 엠보싱홈(122)은 격자 무늬로 이루어지거나, 도 17의 (b)에 도시된 바와 같이, 도트 형태로 배열되어 이루어지거나, 다양한 라인형태로 이루어져서, 엠보싱홈(122)의 표면적을 최대화하여 전도성 접착제(121)와 접합강도를 높일 수 있다.
한편, 제2기판(120)에 대한 초음파웰딩에 의해 엠보싱홈(122)을 형성할 때, 필연적으로 버(burr)(123)가 발생하는데, 도 18의 (b)에 도시된 바와 같이, 한개 이상의 엠보싱홈(122) 주변에는 한개 이상의 버(123)가 형성될 수 있고, 버(123)의 높이는 100㎛을 초과하지 않도록 형성될 수 있다.
참고로, 반도체칩(130)으로는, 실리콘 제어 정류기(SCR), 전력 트랜지스터, 절연게이트 양극트랜지스터(IGBT), 금속산화막 반도체 전계효과 트랜지스터(MOSFET), 전력 정류기, 전력 레귤레이터, 또는 그 조합체의 전력 반도체가 적용될 수 있다.
다음, 패키지하우징(140)은 한개 이상의 반도체칩(130), 및 제1기판(110)과 제2기판(120)의 초음파웰딩된 영역을 커버하는데, 반도체 회로보호용 절연체로서, EMC(Epoxy Molding Compound), PPS(PolyPhenylene Sulfide) 또는 PBT(PolyButylene Terephtalate) 소재로 패키지하우징(140)을 형성할 수 있다.
다음, 터미널(150)은 제1기판(110)과 물리적으로 분리되어 형성되며, 전기적 신호선(151)을 통해 한개 이상의 반도체칩(130)과 전기적으로 연결되고, 한개 이상이 패키지하우징(140) 외부로 노출되도록 형성되어 외부단자와 전기적으로 연결된다.
한편, 도 3의 (c) 및 도 4의 (c)에 도시된 바와 같이, 한개 이상의 터미널(150)은 제1기판(110) 상면에 물리적으로 분리되도록 일정거리 이격되어 배열될 수 있다.
또한, 도 3에 도시된 바와 같이, 전기적 신호선(151)은 와이어 형태이거나, 금속성분의 메탈클립일 수 있다.
한편, 앞선 언급한 제1기판(110), 제1기판 터미널(111) 및 터미널(150)은 Al 단일소재로 형성되거나, Al 성분을 50% 이상 함유한 합금소재로 형성될 수 있다.
한편, 도 4의 (c) 및 (e)에 도시된 바와 같이, 패키지하우징(140) 내부에 형성된 터미널(150)의 두께(d1)는 제1기판(110)의 두께(d2)보다 작도록 형성되거나(c) 제1기판(110)의 두께(d2)와 동일하도록 형성할 수 있다(e).
또한, 도 4의 (c)에 도시된 바와 같이, 제2기판(120)의 두께(d3)는 도금층을 제외한 터미널(150)의 두께(d1)와 동일할 수 있고, 또는 도 4의 (e)에 도시된 바와 같이, 제1기판(110)의 두께(d2)는 도금층을 제외한 터미널(150)의 두께(d1)와 동일할 수 있다.
또는, 한개 이상의 터미널(150)은 Al 또는 Cu 단일소재로 형성되거나, Al 성분 또는 Cu 성분 50% 이상 함유한 합금소재로 형성될 수 있다.
또한, 제1기판(110), 제2기판(120), 제1기판(110) 및 제2기판(120), 제1기판 터미널(111), 제2기판 터미널(124), 또는 한개 이상의 터미널(150)은 한면 이상에는 도금층이 각각 형성될 수 있고, 여기서, 도금층은 단일층으로 형성되거나, 동일 금속 또는 상이한 금속의 2층 이상의 레이어로 적층 형성될 수 있다.
또한, 도금층은 Ni 단일소재의 단일층으로 형성되거나, Ni 성분이 70% 이상 함유한 합금소재의 1층 이상의 레이어로 적층 형성된 Ni 도금층으로 형성될 수도 있고, 여기서, Ni 도금층의 두께는 0.1㎛ 내지 10㎛일 수 있다.
한편, 한개 이상의 터미널(150)의 최외각 도금층은 Sn을 함유할 수 있다.
이에, 본 발명의 일 실시예에 의한 반도체 패키지는, 고가의 구리 소재의 기판을 대체하여, 분리된 제1기판과 제2기판을 초음파웰딩이 가능한 소재로 구성하여 상호 접합하여 경량화하여서, 전기차에 적용되는 경우 최종적으로 배터리 소모량을 줄일 수 있고 소재 비용을 절감할 수 있으며, 반도체칩을 제2기판 상에 실장할 수 있으며, 패키지하우징 외부로 노출되는 기판의 크기 및 두께를 상대적으로 크고 두껍게 하여 방열효과를 향상시키고, 엠보싱홈과 버에 의해 반도체칩과의 접합강도를 높일 수 있다.
도 5 내지 도 16을 참조하면, 본 발명의 다른 실시예에 의한 반도체 패키지는, 전체적으로, 한개 이상의 제1기판(110), 제1기판(110) 상면에 초음파웰딩으로 접합되고, 제2기판 터미널(124)이 연장 형성된 한개 이상의 제2기판(120), 제1기판(110) 또는 제2기판(120) 상면에 접합된 한개 이상의 반도체칩(130), 한개 이상의 반도체칩(130)과 제2기판(120)의 초음파웰딩된 영역을 커버하는 패키지하우징(140), 및 제1기판(110)과 분리되어 형성되며, 전기적 신호선(151)을 통해 한개 이상의 반도체칩(130)과 전기적으로 연결되고, 한개 이상이 패키지하우징(140) 외부로 노출되는 터미널(150)을 포함하고, 패키지하우징(140) 내부에 형성된 터미널(150)의 두께는 제1기판(110)의 두께와 동일하거나 작고, 제2기판(120)의 상면 표면에는 한개 이상의 엠보싱홈(122)이 형성되어, 분리된 제1기판(110)과 제2기판(120)을 초음파웰딩이 가능한 소재로 구성하여 접합하여서 경량화하며, 제1기판(110)의 크기를 크게 하여 방열효과를 향상시키고, 엠보싱홈(122)에 의해 반도체칩(130)과의 접합력을 높이는 것을 요지로 한다.
우선, 제1기판(110)은 한개 이상으로 형성되고, 제1기판(110)은 Al 단일소재로 형성되거나, Al 성분 50% 이상 함유한 합금소재로 형성되어서, 제1기판(110)의 상면에 제2기판(120)을 초음파웰딩하여 접합하여, 기존의 구리 소재로 구성되는 제1기판(110)을 대체하여 경량화할 수 있고, 소재 비용을 절감할 수 있다.
다음, 제2기판(120)은 한개 이상으로 형성되고, 제1기판(110) 상면에 초음파웰딩으로 접합된다.
한편, 앞선 제1기판(110) 또는 제2기판(120)은 전도성금속을 포함할 수 있고, 전도성금속은 상이한 금속 또는 상이한 합금금속으로 2층 이상 적층 형성된 구조로 이루어질 수 있다.
또한, 제1기판(110) 또는 제2기판(120)은 1층 이상 적층 형성된 절연층을 포함할 수 있다.
예컨대, 제2기판(120)은 Cu 단일소재로 형성되거나, Cu 성분 50% 이상 함유한 합금소재로 형성될 수 있다.
즉, 도 6의 제1예 및 도 9의 제2예에서와 같이, Al 성분을 함유한 제1기판(110) 상면에 제2기판(120)을 초음파웰딩에 의해 접합하고, 제2기판(120)과 중첩되지 않도록 제1기판(110) 상면에 반도체칩(130)을 실장한다.
또는, 도 12의 제3예 및 도 15의 제4예에서와 같이, Al 성분을 함유한 제1기판(110) 상면에 제2기판(120)을 초음파웰딩에 의해 접합하고, 제2기판(120) 상면에 반도체칩(130)을 실장한다.
한편, 제1기판(110)과 제2기판(120)은 상호 상이한 성분으로 구성된 전도성 금속으로 이루어질 수도 있다.
또한, 제1기판(110)의 면적은 제2기판(120)의 면적보다 크거나, 제1기판(110)의 두께는 제2기판(120)의 두께보다 크도록 형성되고, 도 5와 도 8과 도 11과 도 14의 (c)에 도시된 바와 같이, 제1기판(110)의 하면 일부 또는 전부가 패키지하우징(140)의 저면으로 노출되도록 하여서, 반도체칩(130)의 발열을 패키지하우징(140) 외부로 효과적으로 방열할 수 있다.
한편, 도 6과 도 9와 도 12와 도 15의 (a)에 도시된 바와 같이, 제1기판(110) 상에서, 제2기판(120) 또는 반도체칩(130)이 접합되지 않는 영역에는 히트싱크(미도시)와 체결하기 위한 관통홀(160)이 패키지하우징(140)과 연통되어 형성될 수도 있다.
다음, 반도체칩(130)은 한개 이상으로 구성되어, 도 6과 도 9의 (b)에 도시된 바와 같이 제1기판(110) 상면에 접합되거나, 도 12 및 도 15의 (b)에 도시된 바와 같이, 제2기판(120) 상면에 접합될 수 있다.
한편, 도 17의 (c)를 참고하면, 반도체칩(130)은 제2기판(120) 상면에 전도성 접착제(121)를 개재하여 접착되어 접합될 수도 있다.
한편, 반도체칩(130)이 실장되는 제2기판(120)의 상면 표면에는 한개 이상의 엠보싱홈(122)이 형성되고, 전도성 접착제(121)는 제2기판(120)의 표면의 엠보싱홈(122)에 적어도 일부분이 도포되어서, 제2기판(120)과 반도체칩(130) 사이의 접합강도를 높일 수 있다.
여기서, 전도성 접착제(121)는 Sn, Pb 및 Bi 성분 중 어느 하나 이상을 함유한 솔더계열이거나, Ag 및 Cu 성분 중 어느 하나 이상을 함유한 신터소재일 수 있다.
또한, 제2기판(120)에 대한 초음파웰딩에 의해 깊이 100㎛ 미만의 엠보싱홈(122)을 형성할 수 있고, 도 17 및 도 18에 도시된 바와 같이, 엠보싱홈(122)은 다양한 형상으로 형성할 수 있는데, 예컨대, V자(도 18의 (a)), U자(도 17의 (c)) 또는 다각형의 단면구조를 이루도록 하여, 엠보싱홈(122)의 표면적을 최대화하여 전도성 접착제(121)와 접합강도를 높일 수 있다.
또는, 도 17의 (a)에 도시된 바와 같이, 엠보싱홈(122)은 격자 무늬로 이루어지거나, 도 17의 (b)에 도시된 바와 같이, 도트 형태로 배열되어 이루어지거나, 다양한 라인형태로 이루어져서, 엠보싱홈(122)의 표면적을 최대화하여 전도성 접착제(121)와 접합강도를 높일 수 있다.
한편, 제2기판(120)에 대한 초음파웰딩에 의해 엠보싱홈(122)을 형성할 때, 필연적으로 버(123)가 발생하는데, 도 18의 (b)에 도시된 바와 같이, 한개 이상의 엠보싱홈(122) 주변에는 한개 이상의 버(123)가 형성될 수 있고, 버(123)의 높이는 100㎛을 초과하지 않도록 형성될 수 있다.
다음, 패키지하우징(140)은 한개 이상의 반도체칩(130), 및 제1기판(110)과 제2기판(120)의 초음파웰딩된 영역을 커버하는데, 반도체 회로보호용 절연체로서, EMC, PPS 또는 PBT 소재로 패키지하우징(140)을 형성할 수 있다.
다음, 한개 이상의 터미널(150)은 제1기판(110)과 물리적으로 분리되어 형성되는데, 도 6 및 도 12의 (c)에 도시된 바와 같이, 제1기판(110)의 상면과 중첩되지 않도록 형성되거나, 도 9 및 도 15의 (c)에 도시된 바와 같이, 제1기판(110)의 상면과 중첩(overlap)되되 물리적으로 분리(이격)되도록 형성될 수 있고, 전기적 신호선(151)을 통해 한개 이상의 반도체칩(130)과 전기적으로 연결되고, 한개 이상이 패키지하우징(140) 외부로 노출되도록 형성되어 외부단자와 전기적으로 연결된다.
한편, 전기적 신호선(151)은 와이어 형태이거나, 금속성분의 메탈클립일 수 있다.
또한, 앞선 언급한 제1기판(110)은 Al 단일소재로 형성되거나, Al 성분을 50% 이상 함유한 합금소재로 형성될 수도 있다.
한편, 별도로 도시하지는 않았으나, 도 4의 (c) 및 (e)에 도시된 바와 같이 동일하게 적용되어, 패키지하우징(140) 내부에 형성된 터미널(150)의 두께(d1)는 제1기판(110)의 두께(d2)보다 작도록 형성되거나(c) 제1기판(110)의 두께(d2)와 동일하도록 형성할 수 있다(e).
또한, 별도로 도시하지는 않았으나, 도 4의 (c)에 도시된 바와 같이 동일하게 적용되어, 제2기판(120)의 두께(d3)는 도금층을 제외한 터미널(150)의 두께(d1)와 동일할 수 있고, 또는 도 4의 (e)에 도시된 바와 같이 동일하게 적용되어, 제1기판(110)의 두께(d2)는 도금층을 제외한 터미널(150)의 두께(d1)와 동일할 수 있다.
여기서, 앞선 언급한 바와 같이, 제2기판(120), 제2기판 터미널(124), 또는 제2기판(120) 및 제2기판 터미널(124)은 Cu 단일소재로 형성되거나, Cu 성분 50% 이상 함유한 합금소재로 형성될 수 있다.
또는, 한개 이상의 터미널(150)은 Al 또는 Cu 단일소재로 형성되거나, Al 성분 또는 Cu 성분 50% 이상 함유한 합금소재로 형성될 수 있다.
또한, 제1기판(110), 제2기판(120), 제1기판(110) 및 제2기판(120), 제2기판 터미널(124), 또는 한개 이상의 터미널(150)은 한면 이상에는 도금층이 각각 형성될 수 있고, 여기서, 도금층은 단일층으로 형성되거나, 동일 금속 또는 상이한 금속의 2층 이상의 레이어로 적층 형성될 수 있다.
또한, 도금층은 Ni 단일소재의 단일층으로 형성되거나, Ni 성분이 70% 이상 함유한 합금소재의 1층 이상의 레이어로 적층 형성된 Ni 도금층으로 형성될 수도 있고, 여기서, Ni 도금층의 두께는 0.1㎛ 내지 10㎛일 수 있다.
한편, 한개 이상의 터미널(150)의 최외각 도금층은 Sn을 함유할 수 있다.
이에, 본 발명의 다른 실시예에 의한 반도체 패키지는, 고가의 구리 소재의 기판을 대체하여, 분리된 제1기판과 제2기판을 초음파웰딩이 가능한 소재로 구성하여 상호 접합하여 경량화하여서, 전기차에 적용되는 경우 최종적으로 배터리 소모량을 줄일 수 있고 소재 비용을 절감할 수 있으며, 반도체칩을 제1기판 또는 제2기판 상에 선택적으로 실장할 수 있으며, 패키지하우징 외부로 노출되는 기판의 크기 및 두께를 상대적으로 크고 두껍게 하여 방열효과를 향상시키고, 엠보싱홈과 버에 의해 반도체칩과의 접합강도를 높일 수 있다.
이상, 본 발명을 도면에 도시된 실시예를 참조하여 설명하였다. 그러나, 본 발명은 이에 한정되지 않고 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 본 발명과 균등한 범위에 속하는 다양한 변형예 또는 다른 실시예가 가능하다. 따라서, 본 발명의 진정한 보호범위는 이어지는 특허청구범위에 의해 정해져야 할 것이다.
110 : 제1기판 111 : 제1기판 터미널
120 : 제2기판 121 : 전도성 접착제
122 : 엠보싱홈 123 : 버
124 : 제2기판 터미널 130 : 반도체칩
140 : 패키지하우징 150 : 터미널
151 : 전기적 신호선 160 : 관통홀

Claims (41)

  1. 한개 이상의 제1기판 터미널이 연장 형성된 한개 이상의 제1기판;
    상기 제1기판 상면에 초음파웰딩으로 접합된 한개 이상의 제2기판;
    상기 제2기판 상면에 접합된 한개 이상의 반도체칩;
    한개 이상의 상기 반도체칩과 상기 제2기판의 초음파웰딩된 영역을 커버하는 패키지하우징; 및
    상기 제1기판과 분리되어 형성되며, 전기적 신호선을 통해 한개 이상의 상기 반도체칩과 전기적으로 연결되고, 한개 이상이 상기 패키지하우징 외부로 노출되는 터미널;을 포함하고,
    상기 패키지하우징 내부에 형성된 상기 터미널의 두께는 상기 제1기판의 두께와 동일하거나 작고, 상기 제2기판의 상면 표면에는 한개 이상의 엠보싱홈이 형성되며,
    한개 이상의 상기 엠보싱홈 주변에는 한개 이상의 버가 형성되는 것을 특징으로 하는, 반도체 패키지.
  2. 한개 이상의 제1기판;
    상기 제1기판 상면에 초음파웰딩으로 접합되고, 제2기판 터미널이 연장 형성된 한개 이상의 제2기판;
    상기 제1기판 또는 상기 제2기판 상면에 접합된 한개 이상의 반도체칩;
    한개 이상의 상기 반도체칩과 상기 제2기판의 초음파웰딩된 영역을 커버하는 패키지하우징; 및
    상기 제1기판과 분리되어 형성되며, 전기적 신호선을 통해 한개 이상의 상기 반도체칩과 전기적으로 연결되고, 한개 이상이 상기 패키지하우징 외부로 노출되는 터미널;을 포함하고,
    상기 패키지하우징 내부에 형성된 상기 터미널의 두께는 상기 제1기판의 두께와 동일하거나 작고, 상기 제2기판의 상면 표면에는 한개 이상의 엠보싱홈이 형성되며,
    한개 이상의 상기 엠보싱홈 주변에는 한개 이상의 버가 형성되는 것을 특징으로 하는, 반도체 패키지.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제1기판 또는 상기 제2기판은 전도성금속을 포함하는 것을 특징으로 하는, 반도체 패키지.
  4. 제 3 항에 있어서,
    상기 전도성금속은 상이한 금속 또는 합금금속으로 2층 이상 적층 형성된 구조로 이루어지는 것을 특징으로 하는, 반도체 패키지.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 제1기판 또는 상기 제2기판은 1층 이상 적층 형성된 절연층을 포함하는 것을 특징으로 하는, 반도체 패키지.
  6. 제 1 항에 있어서,
    상기 제1기판, 상기 제1기판 터미널, 또는 상기 제1기판 및 상기 제1기판 터미널은 Al 단일소재로 형성되거나, Al 성분을 50% 이상 함유한 합금소재로 형성되는 것을 특징으로 하는, 반도체 패키지.
  7. 제 1 항에 있어서,
    상기 제2기판은 Cu 단일소재로 형성되거나, Cu 성분을 50% 이상 함유한 합금소재로 형성되는 것을 특징으로 하는, 반도체 패키지.
  8. 제 1 항 또는 제 2 항에 있어서,
    한개 이상의 상기 터미널은 Al 또는 Cu 단일소재로 형성되거나, Al 성분 또는 Cu 성분을 50% 이상 함유한 합금소재로 형성되는 것을 특징으로 하는, 반도체 패키지.
  9. 제 1 항에 있어서,
    상기 제1기판, 상기 제2기판, 상기 제1기판 및 상기 제2기판, 상기 제1기판 터미널, 또는 한개 이상의 상기 터미널은 한면 이상에는 도금층이 형성되는 것을 특징으로 하는, 반도체 패키지.
  10. 제 9 항에 있어서,
    상기 도금층은 단일층으로 형성되거나, 동일 금속 또는 상이한 금속의 2층 이상의 레이어로 적층 형성되는 것을 특징으로 하는, 반도체 패키지.
  11. 제 9 항에 있어서,
    상기 도금층은 Ni 단일소재의 단일층으로 형성되거나, Ni 성분이 70% 이상 함유한 합금소재의 1층 이상의 레이어로 적층 형성된 Ni 도금층으로 형성되는 것을 특징으로 하는, 반도체 패키지.
  12. 제 11 항에 있어서,
    상기 Ni 도금층의 두께는 0.1㎛ 내지 10㎛인 것을 특징으로 하는, 반도체 패키지.
  13. 제 10 항에 있어서,
    한개 이상의 상기 터미널의 최외각 도금층은 Sn을 함유하는 것을 특징으로 하는, 반도체 패키지.
  14. 제 1 항 또는 제 2 항에 있어서,
    상기 반도체칩은 상기 제1기판 또는 상기 제2기판 상면에 전도성 접착제를 개재하여 접착되어 접합되는 것을 특징으로 하는, 반도체 패키지.
  15. 제 14 항에 있어서,
    상기 전도성 접착제는 상기 제2기판의 표면의 엠보싱홈에 적어도 일부분이 도포되어 있는 것을 특징으로 하는, 반도체 패키지.
  16. 제 15 항에 있어서,
    상기 전도성 접착제는 Sn, Pb 및 Bi 성분 중 어느 하나 이상을 함유한 솔더계열이거나, Ag 및 Cu 성분 중 어느 하나 이상을 함유한 신터소재인 것을 특징으로 하는, 반도체 패키지.
  17. 제 1 항 또는 제 2 항에 있어서,
    상기 전기적 신호선은 와이어 형태이거나, 금속성분의 메탈클립인 것을 특징으로 하는, 반도체 패키지.
  18. 제 1 항 또는 제 2 항에 있어서,
    한개 이상의 상기 터미널은 상기 제1기판 상면에 일정거리 이격되어 배열되는 것을 특징으로 하는, 반도체 패키지.
  19. 제 2 항에 있어서,
    한 개 이상의 상기 터미널은 상기 제1기판 상면과 중첩되되, 물리적으로 분리되어 형성되는 것을 특징으로 하는, 반도체 패키지.
  20. 제 1 항 또는 제 2 항에 있어서,
    상기 제1기판과 상기 제2기판은 상호 상이한 성분으로 구성된 전도성 금속으로 이루어지는 것을 특징으로 하는, 반도체 패키지.
  21. 제 1 항에 있어서,
    상기 제1기판, 상기 제1기판 터미널 및 상기 터미널은 Al 단일소재로 형성되거나, Al 성분을 50% 이상 함유한 합금소재로 형성되는 것을 특징으로 하는, 반도체 패키지.
  22. 제 2 항에 있어서,
    상기 제1기판은 Al 단일소재로 형성되거나, Al 성분을 50% 이상 함유한 합금소재로 형성되는 것을 특징으로 하는, 반도체 패키지.
  23. 제 1 항 또는 제 2 항에 있어서,
    상기 제1기판의 면적은 상기 제2기판의 면적보다 큰 것을 특징으로 하는, 반도체 패키지.
  24. 제 1 항 또는 제 2 항에 있어서,
    상기 제1기판의 두께는 상기 제2기판의 두께보다 큰 것을 특징으로 하는, 반도체 패키지.
  25. 제 1 항 또는 제 2 항에 있어서,
    상기 제1기판의 하면 일부 또는 전부가 상기 패키지하우징의 저면으로 노출되는 것을 특징으로 하는, 반도체 패키지.
  26. 제 1 항 또는 제 2 항에 있어서,
    상기 제1기판 상에서, 상기 제2기판 또는 상기 반도체칩이 접합되지 않는 영역에는 히트싱크와 체결하기 위한 관통홀이 형성되는 것을 특징으로 하는, 반도체 패키지.
  27. 제 9 항에 있어서,
    상기 제1기판 또는 상기 제2기판의 두께는 상기 도금층을 제외한 상기 터미널의 두께와 동일한 것을 특징으로 하는, 반도체 패키지.
  28. 제 1 항 또는 제 2 항에 있어서,
    상기 엠보싱홈의 깊이는 100㎛ 미만인 것을 특징으로 하는, 반도체 패키지.
  29. 제 1 항 또는 제 2 항에 있어서,
    상기 엠보싱홈은 V자, U자 또는 다각형의 단면구조를 이루는 것을 특징으로 하는, 반도체 패키지.
  30. 제 1 항 또는 제 2 항에 있어서,
    상기 엠보싱홈은 격자, 도트 또는 라인형태로 이루어지는 것을 특징으로 하는, 반도체 패키지.
  31. 삭제
  32. 제 1 항 또는 제 2 항에 있어서,
    상기 버는 100㎛을 초과하지 않도록 형성되는 것을 특징으로 하는, 반도체 패키지.
  33. 제 1 항 또는 제 2 항에 기재된 반도체 패키지를 제조하는, 반도체 패키지 제조방법.
  34. 삭제
  35. 제 2 항에 있어서,
    상기 제2기판, 상기 제2기판 터미널, 또는 상기 제2기판 및 상기 제2기판 터미널은 Cu 단일소재로 형성되거나, Cu 성분을 50% 이상 함유한 합금소재로 형성되는 것을 특징으로 하는, 반도체 패키지.
  36. 제 2 항에 있어서,
    상기 제1기판, 상기 제2기판, 상기 제1기판 및 상기 제2기판, 상기 제2기판 터미널, 또는 한개 이상의 상기 터미널은 한면 이상에는 도금층이 형성되는 것을 특징으로 하는, 반도체 패키지.
  37. 제 36 항에 있어서,
    상기 도금층은 단일층으로 형성되거나, 동일 금속 또는 상이한 금속의 2층 이상의 레이어로 적층 형성되는 것을 특징으로 하는, 반도체 패키지.
  38. 제 36 항에 있어서,
    상기 도금층은 Ni 단일소재의 단일층으로 형성되거나, Ni 성분이 70% 이상 함유한 합금소재의 1층 이상의 레이어로 적층 형성된 Ni 도금층으로 형성되는 것을 특징으로 하는, 반도체 패키지.
  39. 제 38 항에 있어서,
    상기 Ni 도금층의 두께는 0.1㎛ 내지 10㎛인 것을 특징으로 하는, 반도체 패키지.
  40. 제 37 항에 있어서,
    한개 이상의 상기 터미널의 최외각 도금층은 Sn을 함유하는 것을 특징으로 하는, 반도체 패키지.
  41. 제 36 항에 있어서,
    상기 제1기판 또는 상기 제2기판의 두께는 상기 도금층을 제외한 상기 터미널의 두께와 동일한 것을 특징으로 하는, 반도체 패키지.
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