KR102332716B1 - 반도체 패키지 - Google Patents

반도체 패키지 Download PDF

Info

Publication number
KR102332716B1
KR102332716B1 KR1020190163672A KR20190163672A KR102332716B1 KR 102332716 B1 KR102332716 B1 KR 102332716B1 KR 1020190163672 A KR1020190163672 A KR 1020190163672A KR 20190163672 A KR20190163672 A KR 20190163672A KR 102332716 B1 KR102332716 B1 KR 102332716B1
Authority
KR
South Korea
Prior art keywords
lead frame
semiconductor package
layer
functional layer
lead
Prior art date
Application number
KR1020190163672A
Other languages
English (en)
Other versions
KR20210008804A (ko
Inventor
최윤화
Original Assignee
제엠제코(주)
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 제엠제코(주) filed Critical 제엠제코(주)
Publication of KR20210008804A publication Critical patent/KR20210008804A/ko
Application granted granted Critical
Publication of KR102332716B1 publication Critical patent/KR102332716B1/ko

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49579Lead-frames or other flat leads characterised by the materials of the lead frames or layers thereon
    • H01L23/49582Metallic layers on lead frames
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H01L23/293Organic, e.g. plastic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49541Geometry of the lead-frame
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/401Disposition
    • H01L2224/40151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/40221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/40245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73221Strap and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

본 발명은, 반도체칩을 탑재하기 위한 하나 이상의 패드와 하나 이상의 리드로 구성되는 리드프레임을 준비하는 단계, 하나 이상의 상기 반도체칩을 준비하는 단계, 상기 반도체칩을 상기 리드프레임 패드에 탑재하기 위한 접착제를 상기 리드프레임 패드 상에 형성하는 단계, 상기 반도체칩과 상기 리드프레임을 전기적으로 연결하기 위한 신호선을 형성하는 단계, 및 상기 반도체칩과 상기 리드프레임을 보호하기 위한 봉지재가 충진된 하우징을 형성하는 단계를 포함하여 제조되며, 상기 리드프레임의 패드 및 리드 중 어느 하나 이상은 Al 단일 재질로 구성되거나, 상기 리드프레임의 전체 중량비 기준으로 Al 성분이 50% 이상 함유된 합금으로 구성되는 반도체 패키지를 개시한다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지에 관한 것으로, 보다 상세하게는 리드프레임의 주성분을 Al로 구성하여 경량화하고 제조비용을 절감하도록 하고, 가볍고 전기전도성이 양호한 금속재질의 기능층을 리드프레임에 적용하여 전기적 연결특성을 향상시키며 열적 안정성을 향상시키고 제조비용을 절감할 수 있는, 반도체 패키지에 관한 것이다.
일반적으로, 반도체 패키지는, 도 1에 도시된 바와 같이, 반도체 칩(10), Cu로 구성되는 리드프레임(20) 및 봉지재(50)로 몰딩된 하우징을 포함하여 구성되며, 반도체 칩(10)은 리드프레임 패드(21) 상에 부착되고, 리드프레임 리드(22)와는 Ag로 구성되는 도금층(40)을 개재하여 신호선인 본딩 와이어(30)에 의해 반도체 칩(10)의 패드(11)와 전기적으로 연결된다.
한편, 리드프레임(20)이 Cu로 구성되어, 본딩 와이어(30)와 리드프레임 리드(22)의 전기적 연결시 추가적인 도금층(40)을 개재 형성하여야 한다.
이에, 경량화가 어려우며 제조단가가 증가하고, 열화시 도금층(40)에 의한 불안정한 전기적 연결에 의해 단선이 발생할 가능성이 있다.
따라서, 소형화되고 경량화되는 스마트기기에 적용되는 반도체 패키지 특성상, 전기적 전도성이 양호하고 접합하여 안정적으로 전기적으로 연결할 수 있도록 재질과 구조를 개선할 필요성이 제기된다.
한국 등록특허공보 제1643332호 (초음파 웰딩을 이용한 클립 본딩 반도체 패키지 및 그 제조 방법, 2016.07.21) 한국 등록특허공보 제0685253호 (패키지형 전력 반도체 장치, 2007.02.22.)
본 발명의 사상이 이루고자 하는 기술적 과제는, 소형화되고 경량화되는 스마트기기에 적용되는 반도체 패키지에 부합하여, 전기적 전도성이 양호하고 접합하여 안정적으로 전기적으로 연결할 수 있도록 재질과 구조를 개선할 수 있는, 반도체 패키지를 제공하는 데 있다.
전술한 목적을 달성하고자, 본 발명은, 반도체칩을 탑재하기 위한 하나 이상의 패드와 하나 이상의 리드로 구성되는 리드프레임을 준비하는 단계, 하나 이상의 상기 반도체칩을 준비하는 단계, 상기 반도체칩을 상기 리드프레임 패드에 탑재하기 위한 접착제를 상기 리드프레임 패드 상에 형성하는 단계, 상기 반도체칩과 상기 리드프레임을 전기적으로 연결하기 위한 신호선을 형성하는 단계, 및 상기 반도체칩과 상기 리드프레임을 보호하기 위한 봉지재가 충진된 하우징을 형성하는 단계를 포함하여 제조되며, 상기 리드프레임의 패드 및 리드 중 어느 하나 이상은 Al 단일 재질로 구성되거나, 상기 리드프레임의 전체 중량비 기준으로 Al 성분이 50% 이상 함유된 합금으로 구성되는 반도체 패키지를 제공한다.
여기서, 상기 접착제는, 전도성 접착제 또는 비전도성 접착제일 수 있다.
또한, 상기 봉지재는 EMC, PPS 또는 PBT 소재를 포함할 수 있다.
또한, 상기 리드프레임 리드는 상기 봉지재 양측면으로 연장되어 돌출 형성되거나, 상기 봉지재의 측면과 동일한 평면 상에 위치하도록 형성될 수 있다.
이때, 상기 리드프레임의 표면에 기능층이 적층 형성될 수 있다.
여기서, 상기 기능층은 Ni로 구성될 수 있다.
또한, 상기 기능층은 상이한 금속의 2층 이상으로 적층 구성될 수 있다.
이때, 상기 기능층은 Ni층과 Cu층으로 적층 구성될 수 있다.
또한, 상기 기능층은 상기 리드프레임의 상면, 하면 또는 상하면 양측에 적층 형성될 수 있다.
또한, 상기 기능층은 상기 리드프레임의 표면 일부영역만을 커버할 수 있다.
또한, 상기 기능층의 적층 구성 중 최상위 기능층은 Au 또는 Pd로 구성될 수 있다.
또한, 상기 리드프레임과 상기 신호선이 연결되는 영역에는 상기 기능층이 형성되지 않을 수 있다.
또한, 상기 리드프레임의 두께는 0.1㎜ 내지 3.0㎜일 수 있다.
또한, 상기 신호선은, Au, Al, Pd 및 Cu 중 어느 하나의 단일 재질로 구성되거나, Au, Al, Pd 및 Cu 중 어느 하나의 성분이 50% 이상 함유된 합금으로 구성되는 전도성 와이어일 수 있다.
여기서, 상기 전도성 와이어는 상기 칩 패드와 상기 리드프레임 리드에 초음파 본딩 또는 초음파 웰딩에 의해 본딩될 수 있다.
한편, 상기 신호선은, 클립 구조체로 이루어질 수 있다.
여기서, 상기 클립 구조체는 형상을 유지하는 주금속층과, 상기 주금속층과 상이한 재질의 금속으로 이루어지고 상기 주금속층의 일측면 또는 양측면에 적층 형성되는 기능층으로 구성될 수 있다.
이때, 상기 기능층의 두께는 상기 주금속층의 두께보다 상대적으로 얇게 형성될 수 있다.
또한, 상기 주금속층은, Al 단일 재질로 구성되거나, 상기 주금속층의 전체 중량비 기준으로 Al 성분이 50% 이상 함유된 합금으로 구성될 수 있다.
한편, 전술한 기능층은, Cu, Ni 및 Sn 중 어느 하나의 단일 재질로 구성되거나, 상기 기능층의 전체 중량비 기준으로 Cu, Ni 및 Sn 중 어느 하나의 성분이 50% 이상 함유된 합금으로 구성될 수 있다.
또한, 상기 주금속층과 상기 기능층 사이에 개재되어 상호 접합시키는 접합층을 더 포함하고, 상기 접합층은 Ni 또는 Ti로 구성될 수 있다.
한편, 상기 리드프레임의 패드는, 상부, 하부 또는 상하부 모두에 1층 이상의 금속패턴층이 형성된 하나 이상의 절연기판일 수 있다.
여기서, 상기 리드프레임의 패드는 하우징으로부터 일부 또는 전부가 노출될 수 있다.
또한, 상기 반도체칩의 하부면은 금속층이 증착되어 있으며, 상기 금속층은 Cu, Ag, Ni, Pd, Au 및 Al 중 어느 하나의 단일 재질로 구성되거나, Cu, Ag, Ni, Pd, Au 및 Al 중 어느 하나의 성분이 50% 이상 함유된 복합소재로 구성될 수 있다.
또한, 상기 접착제는 솔더 계열의 접착층이고, 상기 접착층은 상기 리드프레임 패드와 근접한 부분에 해당하는 하부 일정영역에 금속간 화합물(IMC)이 분포된 형태로 구성될 수 있다.
여기서, 상기 접착층의 금속간 화합물에는 Al이 0.4 내지 40% 포함될 수 있다.
또한, 상기 리드프레임의 리드는 Cu 단일 재질로 구성되거나, Cu가 70% 이상 함유된 복합소재로 구성될 수 있다.
또한, 상기 리드프레임의 리드는 상기 리드프레임의 패드와 연결되어 있을 수 있다.
여기서, 상기 리드프레임의 리드와 상기 리드프레임의 패드는, 전도성 접착제, 또는 초음파 또는 레이저 소스를 이용하여 결합될 수 있다.
본 발명에 의하면, 리드프레임에 별도의 Ag 도금층없이 신호선을 안정적으로 연결하며, 리드프레임의 주성분을 Al로 구성하여 경량화하고 제조비용을 절감하도록 하고, 가볍고 전기전도성이 양호한 금속재질의 기능층을 리드프레임에 적용하여 전기적 연결특성을 향상시키며 열적 안정성을 향상시키고 제조비용을 절감할 수 있는 효과가 있다.
도 1은 종래기술에 의한 반도체 패키지의 적층구성을 예시한 것이다.
도 2는 본 발명의 실시예에 의한 반도체 패키지의 적층구성을 도시한 것이다.
도 3은 다양한 기능층이 적용된 반도체 패키지를 도시한 것이다.
도 4는 클립 구조체가 적용된 반도체 패키지를 도시한 것이다.
도 5는 도 4의 클립 구조체를 분리 도시한 것이다.
도 6은 도 4의 클립 구조체 및 리드프레임 리드와 칩 패드의 결합 구조를 각각 예시한 것이다.
도 7 및 8은 본 발명의 다른 실시예에 의한 반도체 패키지의 적층구조를 도시한 것이다.
도 9는 알루미늄의 금속패턴층과 반도체칩을 솔더 계열의 접착제로 접착 시 알루미늄 금속패턴층과 근접한 부분에 해당하는 하부 일정역역에 금속간 화합물(IMC)이 분포된 것을 도시한 것이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도 2는 본 발명의 실시예에 의한 반도체 패키지의 적층구성을 도시한 것이며, 도 3은 다양한 기능층(160)이 적용된 반도체 패키지를 도시한 것이며, 도 4는 클립 구조체(170)가 적용된 반도체 패키지를 도시한 것이며, 도 5는 도 4의 클립 구조체(170)를 분리 도시한 것이고, 도 6은 도 4의 클립 구조체(170) 및 리드프레임 리드(122)와 칩 패드(111)의 결합 구조를 각각 예시한 것이다.
도 2 내지 도 6을 참조하여, 본 발명의 실시예에 의한 반도체 패키지를 상술하면 다음과 같다.
본 발명의 실시예에 의한 반도체 패키지는, 전체적으로, 반도체칩(110)을 탑재하기 위한 하나 이상의 패드(121)와 하나 이상의 리드(122)로 구성되는 리드프레임(120)을 준비하는 단계와, 하나 이상의 반도체칩(110)을 준비하는 단계와, 반도체칩(110)을 리드프레임 패드(121)에 탑재하기 위한 접착제(130)를 리드프레임 패드(121) 상에 형성하는 단계와, 반도체칩(110)과 리드프레임(120)을 전기적으로 연결하기 위한 신호선을 형성하는 단계와, 반도체칩(110)과 리드프레임(120)을 보호하기 위한 봉지재(150)가 충진된 하우징을 형성하는 단계를 포함하여 제조되는 것을 요지로 한다.
우선, 반도체칩(110)을 탑재하기 위한 하나 이상의 패드(121)와 하나 이상의 리드(122)로 구성되는 리드프레임(120)을 준비한다.
여기서, 리드프레임(120)의 패드(121) 및 리드(122) 중 어느 하나 이상은 Al 단일 재질로 구성되거나, 리드프레임(120)의 전체 중량비 기준으로 Al 성분이 50% 이상 함유된 합금으로 구성될 수 있다. Al 성분이 50% 이상 함유된 합금으로 구성되는 경우, 나머지는 Cu, Mg, Ni, PD, Ag, Au, Mn, Zn, Si, Cr, 및 Ti 중 어느 하나 이상을 포함할 수 있다. 이를 통해 Al을 주성분으로 하여 경량화하고 제조비용을 절감할 수 있다.
또한, 리드프레임(120)의 두께는 0.1㎜ 내지 3.0㎜일 수 있다.
한편, 리드프레임(120)의 리드(122)는 Cu 단일 재질로 구성되거나, Cu가 70% 이상 함유된 복합소재로 구성될 수도 있다.
또한, 본 발명의 실시예에 있어서는 리드프레임(120)의 리드(122)는 패드(121)와 이격되어 있는 것을 도시하고 있으나, 이에 한정되는 것은 아니며 리드프레임(120)의 리드(122)는 패드(121)와 연결되어 있을 수 있다. 이 경우, 리드프레임(120)의 리드(122)와 패드(121)는 전도성 접착제, 또는 초음파 또는 레이저 소스를 이용하여 결합될 수 있다.
다음, 하나 이상의 반도체칩(110)을 준비한다.
참고로, 반도체칩(110)으로서는, 실리콘 제어 정류기(SCR), 전력 트랜지스터, 절연게이트 양극트랜지스터(IGBT), 금속산화막 반도체 전계효과 트랜지스터(MOSFET), 전력 정류기, 전력 레귤레이터, 또는 그 조합체의 전력 반도체의 IC칩 및 파워칩이 적용될 수 있다.
다음, 반도체칩(110)을 리드프레임 패드(121)에 탑재하기 위한 접착제(130)를 리드프레임 패드(121) 상에 도포하여 형성한다.
여기서, 접착제(130)는, 전도성 접착제 또는 비전도성 접착제일 수 있으며, 바람직하게는 솔더계열을 포함하거나, Ag 또는 Cu 신터링 소재를 포함할 수 있다.
한편, 반도체칩(110)의 하부면은 백메탈(back metal)에 해당하는 금속층이 증착되어 있을 수 있으며, 이러한 금속층은 Cu, Ag, Ni, Pd, Au 및 Al 중 어느 하나의 단일 재질로 구성되거나, Cu, Ag, Ni, Pd, Au 및 Al 중 어느 하나의 성분이 50% 이상 함유된 복합소재로 구성될 수 있다.
이 때, 접착제(130)는 솔더 계열의 접착층일 수 있으며, 이러한 접착층은 리드프레임 패드(121)와 근접한 부분에 해당하는 하부 일정영역에 금속간 화합물(IMC; Intermetalic compound)이 분포된 형태로 구성될 수 있다.
이러한 접착층의 금속간 화합물(IMC)에는 Al이 0.4 내지 40% 포함될 수 있다.
다음, 반도체칩(110) 상에 신호선 연결을 위한 칩 패드(111)를 형성한다.
다음, 반도체칩(110)과 리드프레임(120)을 전기적으로 연결하기 위한 신호선을 형성한다. 보다 구체적으로는, 칩 패드(111)와 리드프레임 리드(122)의 일면, 바람직하게는 상면을 전기적으로 연결하기 위한 신호선을 형성한다.
여기서, 도 2 및 도 3에 도시된 바와 같이, 신호선은, Au, Al, Pd 및 Cu 중 어느 하나의 단일 재질로 구성되거나, Au, Al, Pd 및 Cu 중 어느 하나의 성분이 50% 이상 함유된 합금으로 구성된, 전도성 와이어(140)로 이루어질 수 있고, 전도성 와이어(140)는 칩 패드(111)와 리드프레임 리드(122)에 초음파 본딩 또는 초음파 웰딩에 의해 본딩될 수 있다.
최종적으로, 반도체칩(110)과 리드프레임(120)을 보호하기 위한 봉지재(150)가 충진된 하우징을 형성하는데, 봉지재는 반도체칩(110) 주변을 몰딩하는 반도체 회로보호용 열경화성 절연체로서, EMC(Epoxy Molding Compound), PPS(PolyPhenylene Sulfide) 또는 PBT(PolyButylene Terephtalate) 소재를 포함할 수 있다.
한편, 도 3의 (a) 및 (b)에 도시된 바와 같이, 리드프레임 리드(122)는 봉지재(150) 양측면으로 연장되어 돌출 형성되거나, 도 3의 (c)에 도시된 바와 같이, 봉지재(150)의 측면과 동일한 평면 상에 위치하도록 형성될 수 있다.
또한, 본 발명의 실시예에 있어서는 리드프레임의 패드(121)가 하우징 내에 위치하여 노출되지 않는 것을 도시하고 있으나, 이에 한정되는 것은 아니며 리드프레임의 패드(121)는 하우징으로부터 일부 또는 전부가 노출될 수 있다.
도 3에 도시된 바와 같이, 리드프레임(120)의 표면에 기능층(160)이 적층 형성될 수 있다.
여기서, 도 3의 (a)에 도시된 바와 같이 기능층(160)은 Ni 단일 재질로 구성되거나, 도 3의 (b) 및 (c)에 도시된 바와 같이 기능층(160)은 상이한 금속의 2층 이상으로 적층 구성될 수 있으며, 상이한 금속의 2층 이상으로 적층 구성되는 경우에는 Ni층(161)과 Cu층(162)으로 적층 구성될 수 있다. 또한, 기능층(160)의 적층 구성 중 최상위 기능층은 Au 또는 Pd로 구성될 수 있다.
한편, 기능층(160)은 리드프레임(120)의 상면 또는 하면에 선택적으로, 또는 상하면 양측에 적층 형성될 수 있다.
또한, 도 3의 (b)에 확대도시된 바와 같이, 리드프레임 리드(122)에 별도의 Ag등의 도금층없이 신호선을 안정적으로 연결할 수 있어서, 기능층(160)은 리드프레임 리드(122)의 표면 일부영역만을 커버할 수 있다. 즉, 리드프레임(120)과 신호선이 연결되는 영역, 보다 구체적으로는 리드프레임 리드(122)와 신호선이 연결되는 영역에는 기능층(160)을 형성하지 않고, 리드프레임 리드(122)는 Al로 구성할 수 있다.
한편, 도 4 내지 도 6에 도시된 바와 같이, 신호선은, 클립 구조체(170)로 이루어질 수 있다. 이때, 도 4의 (b)에 확대도시된 바와 같이, 클립 구조체(170)는 형상을 유지하는 주금속층(171)과, 주금속층(171)과 상이한 재질의 금속으로 이루어지고 주금속층(171)의 일측면에(도 4의 (b) 참조) 또는 양측면에(도 5의 (a) 참조) 적층 형성되는 기능층(172)으로 구성될 수 있다.
또한, 기능층(172)의 두께는 0.5㎛ 내지 100㎛로 형성되고, 주금속층(171)의 두께는 100㎛ 내지 500㎛로 형성되어, 기능층(172)의 두께는 주금속층(171)의 두께보다 상대적으로 얇게 형성될 수 있고, 분리 제작된 주금속층(171)과 기능층(172)을 압착하여 일체화하거나, 주금속층(171)에 기능층(172)을 도금하여 일체화하여 형성할 수 있다.
여기서, 도 5의 (b)에 도시된 바와 같이, 주금속층(171)에 기능층(172)을 도금하여 형성하는 경우에 도금 공정을 원활히 수행하기 위해서, 주금속층(171)과 기능층(172) 사이에 개재되어 상호 접합시키는 접합층(173)을 포함할 수 있으며, 이때, 접합층(173)은 0.01㎛ 내지 4㎛ 두께의 Ni 또는 Ti로 구성될 수 있다.
또한, 주금속층(171)은, Al 단일 재질로 구성되거나, 주금속층(171)의 전체 중량비 기준으로 Al 성분이 50% 이상 함유된 합금으로 구성될 수 있다. Al 성분이 50% 이상 함유된 합금으로 구성되는 경우, 나머지는 Cu, Mg, Ni, PD, Ag, Au, Mn, Zn, Si, Cr, 및 Ti 중 어느 하나 이상을 포함할 수 있다. 이를 통해, Al을 주성분으로 하여 경량화하고 제조비용을 절감할 수 있다.
한편, 기능층(160,172)은, Cu, Ni 및 Sn 중 어느 하나의 단일 재질로 구성되거나, 기능층(160,172)의 전체 중량비 기준으로 Cu, Ni 및 Sn 중 어느 하나의 성분이 50% 이상 함유된 합금으로 구성될 수 있다. 합금으로 구성되는 경우 나머지는 Al, Ag, Fe, Au, Pd, Ni, Sn, Pb, Al2O3, AlN 및 SiO2 중 어느 하나 이상을 포함할 수도 있다.
한편, 도 6에 확대도시된 바와 같이, 클립 구조체(170)의 기능층(172)과 칩 패드(111) 및 리드프레임 리드(122)의 솔더링 접합이 가능하도록 전도성 접착제(180)가 개재되어 고온 솔더링시 기능층(172)의 일부와 전도성 접착제(180)가 혼합되면서 금속간 화합물(IMC)층을 형성하여 양호한 접합 구조를 형성하게 된다.
이에, 앞선 클립 구조체(170)의 구조에 의해, 전기적 연결특성과 열방출 효율과 열적 안정성이 더욱 향상된 반도체 패키지 구조를 제공할 수 있다.
도 2 내지 6에 기재된 실시예에서는 리드프레임(120)의 패드(121)와 리드(122)가 Al 단일 재질로 구성되거나 리드프레임(120)의 전체 중량비 기준으로 Al 성분이 50% 이상 함유된 합금으로 구성하는 것을 기재하였으나, 금속패턴층이 형성된 절연기판으로 구성되는 다른 실시예도 가능하다.
이하에서, 도 7 내지 8을 참고하여, 본 발명의 다른 실시예에 따른 반도체 패키지의 적층구조에 대해 상세히 설명한다.
도 7 내지 8는 본 발명의 다른 실시예에 의한 반도체 패키지의 적층구조를 도시한 것으로 리드프레임(120)의 패드(121)를 절연기판으로 구성한 예이다.
도 7 내지 8에 도시된 다른 실시예는 도 2 내지 6에 도시된 일 실시예와 비교하여 리드프레임 패드(121)의 구조만을 제외하고 실질적으로 동일한 바 반복되는 설명은 생략한다.
도 7에 도시된 바와 같이 리드프레임 패드(121)는 상부와 하부에 금속패턴층(121-2)이 형성된 하나 이상의 절연기판(121-1)로 구성될 수 있다. 본 실시예에 있어서는 하나 이상의 절연기판(121-1)의 상부와 하부 모두에 금속패턴층(121-2)가 형성되는 것을 도시하고 있으나, 이에 한정되는 것은 아니며, 하나 이상의 절연기판(121-1)의 상부에만 형성될 수도 있고(도 8 참조), 반대로 하부에만 형성될 수도 있다.
금속패턴층(121-2)은 Al 단일 재질로 구성되거나, 상기 리드프레임의 전체 중량비 기준으로 Al 성분이 50% 이상 함유된 합금으로 구성될 수 있다.
또한, 전술한 바와 같이, 하나 이상의 절연기판(121-1)과 금속패턴층(121-2)으로 구성된 리드프레임의 패드(121)는 하우징으로부터 일부 또는 전부가 노출될 수 있다.
또한, 반도체칩(110)의 하부면은 백메탈(back metal, BM)에 해당하는 금속층이 증착되어 있을 수 있으며, 이러한 금속층은 Cu, Ag, Ni, Pd, Au 및 Al 중 어느 하나의 단일 재질로 구성되거나, Cu, Ag, Ni, Pd, Au 및 Al 중 어느 하나의 성분이 50% 이상 함유된 복합소재로 구성될 수 있다.
이 때, 반도체칩(110)을 리드프레임 패드(121), 보다 구체적으로는 알루미늄의 금속패턴층(121-2)에 탑재하기 위한 접착제(130)는 솔더 계열의 접착층일 수 있으며, 이러한 접착층은 리드프레임 패드(121)와 근접한 부분에 해당하는 하부 일정영역에 금속간 화합물(IMC)이 분포된 형태로 구성될 수 있다(도 9 참조).
이러한 접착층의 금속간 화합물(IMC)에는 Al이 0.4 내지 40% 포함될 수 있다.
또한, 리드프레임(120)의 리드(122)는 Al 단일 재질로 구성되거나, 리드프레임(120)의 전체 중량비 기준으로 Al 성분이 50% 이상 함유된 합금으로 구성될 수 있고, Cu 단일 재질로 구성되거나, Cu가 70% 이상 함유된 복합소재로 구성될 수도 있다.
Al 성분이 50% 이상 함유된 합금으로 구성되는 경우, 나머지는 Cu, Mg, Ni, PD, Ag, Au, Mn, Zn, Si, Cr, 및 Ti 중 어느 하나 이상을 포함할 수 있다.
한편, 리드프레임(120)의 리드(122)는 패드(121)와 연결되어 있을 수 있으며, 이 경우 리드프레임(120)의 리드(122)와 패드(121)는 전도성 접착제, 또는 초음파 또는 레이저 소스를 이용하여 결합될 수 있다.
따라서, 전술한 바와 같은 반도체 패키지의 구성에 의해서, 리드프레임에 Ag 등의 별도 도금층없이 신호선을 안정적으로 연결하며, 리드프레임의 주성분을 Al로 구성하여 경량화하고 제조비용을 절감하도록 하고, 가볍고 전기전도성이 양호한 금속재질의 기능층을 리드프레임 및/또는 클립 구조체에 적용하여 전기적 연결특성을 향상시키며 열적 안정성을 향상시키고 제조비용을 절감할 수 있다.
본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일 실시예에 불과할 뿐이고, 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원 시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.
110 : 반도체칩 111 : 칩 패드
120 : 리드프레임 121 : 리드프레임 패드
122 : 리드프레임 리드 130 : 접착제
140 : 전도성 와이어 150 : 봉지재
160 : 기능층 161 : Ni층
162 : Cu층 170 : 클립 구조체
171 : 주금속층 172 : 기능층
180 : 전도성 접착제

Claims (29)

  1. 반도체칩을 탑재하기 위한 하나 이상의 패드와 하나 이상의 리드로 구성되는 리드프레임을 준비하는 단계;
    하나 이상의 상기 반도체칩을 준비하는 단계;
    상기 반도체칩을 상기 리드프레임 패드에 탑재하기 위한 접착제를 상기 리드프레임 패드 상에 형성하는 단계;
    상기 반도체칩과 상기 리드프레임을 전기적으로 연결하기 위한 신호선을 형성하는 단계; 및
    상기 반도체칩과 상기 리드프레임을 보호하기 위한 봉지재가 충진된 하우징을 형성하는 단계;를 포함하여 제조되며,
    상기 리드프레임의 패드 및 리드 중 어느 하나 이상은 Al 단일 재질로 구성되거나, 상기 리드프레임의 전체 중량비 기준으로 Al 성분이 50% 이상 함유된 합금으로 구성되고,
    상기 리드프레임의 표면에 기능층이 적층 형성되며,
    상기 기능층은 상기 리드프레임의 상면, 하면 또는 상하면 양측에 적층 형성되고,
    상기 기능층은 상기 리드프레임의 표면 일부영역만을 커버하되, 상기 리드프레임 리드와 상기 신호선이 연결되는 영역에는 상기 기능층이 형성되지 않으며,
    상기 리드프레임 리드는 Al 단일 재질로 구성되거나, 상기 리드프레임 리드의 전체 중량비 기준으로 Al 성분이 50% 이상 함유된 합금으로 구성되고,
    상기 신호선은 전도성 와이어 또는 클립 구조체로 이루어지며,
    상기 신호선이 상기 전도성 와이어로 이루어지는 경우 상기 반도체칩과 상기 리드프레임 리드에 초음파 본딩 또는 초음파 웰딩에 의해 본딩되고,
    상기 신호선이 상기 클립 구조체로 이루어지는 경우 상기 반도체칩과 상기 리드프레임 리드에 솔더링 접합되는, 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 접착제는, 전도성 접착제 또는 비전도성 접착제인, 반도체 패키지.
  3. 제 1 항에 있어서,
    상기 봉지재는 EMC, PPS 또는 PBT 소재를 포함하는, 반도체 패키지.
  4. 제 1 항에 있어서,
    상기 리드프레임 리드는 상기 봉지재 양측면으로 연장되어 돌출 형성되거나, 상기 봉지재의 측면과 동일한 평면 상에 위치하도록 형성되는, 반도체 패키지.
  5. 삭제
  6. 제 1 항에 있어서,
    상기 기능층은 Ni로 구성되는, 반도체 패키지.
  7. 제 1 항에 있어서,
    상기 기능층은 상이한 금속의 2층 이상으로 적층 구성되는, 반도체 패키지.
  8. 제 7 항에 있어서,
    상기 기능층은 Ni층과 Cu층으로 적층 구성되는, 반도체 패키지.
  9. 삭제
  10. 삭제
  11. 제 1 항에 있어서,
    상기 기능층의 적층 구성 중 최상위 기능층은 Au 또는 Pd로 구성되는, 반도체 패키지.
  12. 삭제
  13. 제 1 항에 있어서,
    상기 리드프레임의 두께는 0.1㎜ 내지 3.0㎜인, 반도체 패키지.
  14. 제 1 항에 있어서,
    상기 전도성 와이어는, Au, Al, Pd 및 Cu 중 어느 하나의 단일 재질로 구성되거나, Au, Al, Pd 및 Cu 중 어느 하나의 성분이 50% 이상 함유된 합금으로 구성되는, 반도체 패키지.
  15. 삭제
  16. 삭제
  17. 제 1 항에 있어서,
    상기 클립 구조체는 형상을 유지하는 주금속층과, 상기 주금속층과 상이한 재질의 금속으로 이루어지고 상기 주금속층의 일측면 또는 양측면에 적층 형성되는 제2기능층으로 구성되는, 반도체 패키지.
  18. 제 17 항에 있어서,
    상기 제2기능층의 두께는 상기 주금속층의 두께보다 상대적으로 얇게 형성되는, 반도체 패키지.
  19. 제 17 항에 있어서,
    상기 주금속층은, Al 단일 재질로 구성되거나, 상기 주금속층의 전체 중량비 기준으로 Al 성분이 50% 이상 함유된 합금으로 구성되는, 반도체 패키지.
  20. 제 17 항에 있어서,
    상기 제2기능층은, Cu, Ni 및 Sn 중 어느 하나의 단일 재질로 구성되거나, 상기 제2기능층의 전체 중량비 기준으로 Cu, Ni 및 Sn 중 어느 하나의 성분이 50% 이상 함유된 합금으로 구성되는, 반도체 패키지.
  21. 제 17 항에 있어서,
    상기 주금속층과 상기 제2기능층 사이에 개재되어 상호 접합시키는 접합층을 더 포함하고, 상기 접합층은 Ni 또는 Ti로 구성되는 것을 특징으로 하는, 반도체 패키지.
  22. 제 1 항에 있어서,
    상기 리드프레임의 패드는, 상부, 하부 또는 상하부 모두에 1층 이상의 금속패턴층이 형성된 하나 이상의 절연기판인, 반도체 패키지.
  23. 제 1 항 또는 제 22 항에 있어서,
    상기 리드프레임의 패드는 상기 하우징으로부터 일부 또는 전부가 노출되는, 반도체 패키지.
  24. 제 1 항 또는 제 22 항에 있어서,
    상기 반도체칩의 하부면은 금속층이 증착되어 있으며,
    상기 금속층은 Cu, Ag, Ni, Pd, Au 및 Al 중 어느 하나의 단일 재질로 구성되거나, Cu, Ag, Ni, Pd, Au 및 Al 중 어느 하나의 성분이 50% 이상 함유된 복합소재로 구성되는, 반도체 패키지.
  25. 제 1 항 또는 제 22 항에 있어서,
    상기 접착제는 솔더 계열의 접착층이고,
    상기 접착층은 상기 리드프레임 패드와 근접한 부분에 해당하는 하부 일정영역에 금속간 화합물(IMC)이 분포된 형태로 구성되는, 반도체 패키지.
  26. 제 25 항에 있어서,
    상기 접착층의 금속간 화합물에는 Al이 0.4 내지 40% 포함되는, 반도체 패키지.
  27. 제 1 항에 있어서,
    상기 기능층은, Cu, Ni 및 Sn 중 어느 하나의 단일 재질로 구성되거나, 상기 기능층의 전체 중량비 기준으로 Cu, Ni 및 Sn 중 어느 하나의 성분이 50% 이상 함유된 합금으로 구성되는, 반도체 패키지.
  28. 제 1 항 또는 제 22 항에 있어서,
    상기 리드프레임의 리드는 상기 리드프레임의 패드와 연결되어 있는, 반도체 패키지.
  29. 제 28 항에 있어서,
    상기 리드프레임의 리드와 상기 리드프레임의 패드는, 전도성 접착제, 또는 초음파 또는 레이저 소스를 이용하여 결합되는, 반도체 패키지.
KR1020190163672A 2019-07-15 2019-12-10 반도체 패키지 KR102332716B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR20190084862 2019-07-15
KR1020190084862 2019-07-15

Publications (2)

Publication Number Publication Date
KR20210008804A KR20210008804A (ko) 2021-01-25
KR102332716B1 true KR102332716B1 (ko) 2021-11-30

Family

ID=74238108

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190163672A KR102332716B1 (ko) 2019-07-15 2019-12-10 반도체 패키지

Country Status (1)

Country Link
KR (1) KR102332716B1 (ko)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010147187A1 (ja) * 2009-06-18 2010-12-23 ローム株式会社 半導体装置
WO2018021322A1 (ja) * 2016-07-26 2018-02-01 三菱電機株式会社 半導体装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2858196B2 (ja) * 1993-04-17 1999-02-17 株式会社三井ハイテック 半導体装置用リードフレーム
JPH0794624A (ja) * 1993-09-21 1995-04-07 Toshiba Corp 回路基板
US6404065B1 (en) 1998-07-31 2002-06-11 I-Xys Corporation Electrically isolated power semiconductor package
KR101643332B1 (ko) 2015-03-20 2016-07-27 제엠제코(주) 초음파 웰딩을 이용한 클립 본딩 반도체 칩 패키지 및 그 제조 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010147187A1 (ja) * 2009-06-18 2010-12-23 ローム株式会社 半導体装置
WO2018021322A1 (ja) * 2016-07-26 2018-02-01 三菱電機株式会社 半導体装置

Also Published As

Publication number Publication date
KR20210008804A (ko) 2021-01-25

Similar Documents

Publication Publication Date Title
US6650006B2 (en) Semiconductor package with stacked chips
US7466012B2 (en) Power semiconductor package
US8466548B2 (en) Semiconductor device including excess solder
KR100298162B1 (ko) 수지봉지형반도체장치
US7683477B2 (en) Semiconductor device including semiconductor chips having contact elements
US11011445B2 (en) Semiconductor package device
US8198712B2 (en) Hermetically sealed semiconductor device module
US8343811B2 (en) Semiconductor device
JP5802695B2 (ja) 半導体装置、半導体装置の製造方法
US20100059783A1 (en) Light Emitting Chip Package With Metal Leads For Enhanced Heat Dissipation
JP4327096B2 (ja) 外部接続用クリップを有する半導体装置
KR20170086828A (ko) 메탈범프를 이용한 클립 본딩 반도체 칩 패키지
KR102228945B1 (ko) 반도체 패키지 및 이의 제조방법
KR102199360B1 (ko) 반도체 패키지
JP5103731B2 (ja) モールドパッケージ
KR102332716B1 (ko) 반도체 패키지
JP6747304B2 (ja) 電力用半導体装置
US7145223B2 (en) Semiconductor device
JP4861200B2 (ja) パワーモジュール
KR20210001495A (ko) 반도체 패키지
KR102228938B1 (ko) 커플드 반도체 패키지
KR102378171B1 (ko) 커플드 반도체 패키지
KR102371636B1 (ko) 양면 기판 반도체 제조 방법
KR102272112B1 (ko) 반도체 패키지
KR102196385B1 (ko) 반도체 패키지

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant