WO2010147187A1 - 半導体装置 - Google Patents

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WO2010147187A1
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pad
semiconductor device
bonding
semiconductor chip
wire
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真悟 ▲吉▼田
泰正 糟谷
斗一 永原
明寛 木村
賢治 藤井
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ローム株式会社
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    • H01L2224/29338Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29339Silver [Ag] as principal constituent
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    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/32245Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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    • H01L2224/45099Material
    • H01L2224/451Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124Aluminium (Al) as principal constituent
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    • H01L2224/451Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144Gold (Au) as principal constituent
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    • H01L2224/45138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147Copper (Cu) as principal constituent
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    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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    • H01L2224/48465Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
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    • H01L2224/48476Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area
    • H01L2224/48477Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area being a pre-ball (i.e. a ball formed by capillary bonding)
    • H01L2224/48478Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area being a pre-ball (i.e. a ball formed by capillary bonding) the connecting portion being a wedge bond, i.e. wedge on pre-ball
    • H01L2224/48479Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area being a pre-ball (i.e. a ball formed by capillary bonding) the connecting portion being a wedge bond, i.e. wedge on pre-ball on the semiconductor or solid-state body
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    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
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    • H01L2224/48505Material at the bonding interface
    • H01L2224/48507Material at the bonding interface comprising an intermetallic compound
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    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485Material
    • H01L2224/48505Material at the bonding interface
    • H01L2224/48599Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H01L2224/486Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48617Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950 °C
    • H01L2224/48624Aluminium (Al) as principal constituent
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    • H01L2224/487Principal constituent of the connecting portion of the wire connector being Aluminium (Al) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48738Principal constituent of the connecting portion of the wire connector being Aluminium (Al) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/48817Principal constituent of the connecting portion of the wire connector being Copper (Cu) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950 °C
    • H01L2224/48824Aluminium (Al) as principal constituent
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    • H01L2224/8338Bonding interfaces outside the semiconductor or solid-state body
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    • H01L2224/834Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/83438Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/83439Silver [Ag] as principal constituent
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    • H01L2224/838Bonding techniques
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    • H01L2224/85Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
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    • H01L2224/85Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/85009Pre-treatment of the connector or the bonding area
    • H01L2224/8503Reshaping, e.g. forming the ball or the wedge of the wire connector
    • H01L2224/85035Reshaping, e.g. forming the ball or the wedge of the wire connector by heating means, e.g. "free-air-ball"
    • H01L2224/85045Reshaping, e.g. forming the ball or the wedge of the wire connector by heating means, e.g. "free-air-ball" using a corona discharge, e.g. electronic flame off [EFO]
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    • H01L2224/85Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/85009Pre-treatment of the connector or the bonding area
    • H01L2224/85051Forming additional members, e.g. for "wedge-on-ball", "ball-on-wedge", "ball-on-ball" connections
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    • H01L2224/8512Aligning
    • H01L2224/85148Aligning involving movement of a part of the bonding apparatus
    • H01L2224/85169Aligning involving movement of a part of the bonding apparatus being the upper part of the bonding apparatus, i.e. bonding head, e.g. capillary or wedge
    • H01L2224/8518Translational movements
    • H01L2224/85181Translational movements connecting first on the semiconductor or solid-state body, i.e. on-chip, regular stitch
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    • H01L2224/85438Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2924/157Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2924/15738Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950 C and less than 1550 C
    • H01L2924/15747Copper [Cu] as principal constituent
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    • H01L2924/35Mechanical effects
    • H01L2924/351Thermal stress
    • H01L2924/3512Cracking

Definitions

  • the present invention relates to a semiconductor device.
  • Semiconductor devices are normally distributed in a state in which a semiconductor chip is sealed (packaged) with resin together with bonding wires.
  • the electrode pads of the semiconductor chip and the electrode leads partially exposed from the resin package are electrically connected by bonding wires. Therefore, the electrical connection between the semiconductor chip and the mounting substrate is achieved by connecting the electrode leads as external terminals to the wiring of the mounting substrate.
  • gold wires are mainly used as bonding wires that connect electrode pads and electrode leads.
  • copper wires that are less expensive than gold wires has been studied in order to reduce the use of expensive gold. ing.
  • moisture may enter the package.
  • a moisture resistance evaluation test such as PCT (Pressure Cooker Test) and HAST (Highly Accelerated Temperature and Humidity Stress Test)
  • PCT Pressure Cooker Test
  • HAST Highly Accelerated Temperature and Humidity Stress Test
  • copper wire is used as a wire connected to a mainstream aluminum electrode pad in recent years, if the intrusion moisture enters the bonding interface between the electrode pad and the bonding wire, corrosion of aluminum occurs in the vicinity of the bonding interface. Easy to progress. For this reason, an electrical open may occur between the pad and the wire.
  • An object of the present invention is to provide a semiconductor device capable of improving the connection reliability between an electrode pad made of a metal material containing aluminum and a bonding wire made of copper.
  • a semiconductor device of the present invention includes a semiconductor chip, an electrode pad made of a metal material containing aluminum, and formed on the surface of the semiconductor chip, and electrodes disposed around the semiconductor chip.
  • a lead a linearly extending main body, a bonding wire formed on both ends of the main body, and having a pad bonding portion and a lead bonding portion bonded to the electrode pad and the electrode lead, and the semiconductor chip;
  • the entire electrode pad and the entire pad bonding portion are integrally covered with the moisture-impermeable film.
  • the periphery of the bonding interface (pad bonding interface) between the electrode pad and the pad bonding portion is covered with the moisture impermeable film without being exposed. Therefore, even if moisture enters the resin package, the moisture can be blocked by the moisture-impermeable film, so that contact between the pad bonding interface and moisture can be suppressed.
  • the connection reliability of the semiconductor device can be improved.
  • FIG. 1 is a schematic bottom view of the semiconductor device according to the first embodiment of the present invention.
  • FIG. 2 is a schematic cross-sectional view of the semiconductor device according to the first embodiment of the present invention.
  • 3A is an enlarged view of a main part of a portion surrounded by a broken-line circle A in FIG. 3B is an enlarged view of a main part of a portion surrounded by a broken-line circle B in FIG.
  • FIG. 4A is a schematic cross-sectional view for explaining a method for manufacturing the semiconductor device of FIG.
  • FIG. 4B is a diagram showing a step subsequent to FIG. 4A.
  • FIG. 4C is a diagram showing a step subsequent to FIG. 4B.
  • FIG. 4D is a diagram showing a step subsequent to FIG. 4C.
  • FIG. 4E is a diagram showing a step subsequent to that in FIG. 4D.
  • FIG. 5 is a schematic cross-sectional view of a semiconductor device according to a modification of the semiconductor device of FIG. 6A is an enlarged view of a main part of a portion surrounded by a broken-line circle A in FIG. 6B is an enlarged view of a main part of a portion surrounded by a broken-line circle B in FIG.
  • FIG. 7A is a schematic cross-sectional view for explaining a method for manufacturing the semiconductor device of FIG.
  • FIG. 7B is a diagram showing a step subsequent to FIG. 7A.
  • FIG. 7C is a diagram showing a step subsequent to FIG. 7B.
  • FIG. 7D is a diagram showing a step subsequent to FIG. 7C.
  • FIG. 5 is a schematic cross-sectional view of a semiconductor device according to a modification of the semiconductor device of FIG. 6A is an enlarged view of a main part of a portion surrounded by a broken
  • FIG. 7E is a diagram showing a step subsequent to FIG. 7D.
  • FIG. 8 is a schematic cross-sectional view of a semiconductor device according to a modification of the semiconductor device of FIG.
  • FIG. 9 is a schematic cross-sectional view of a semiconductor device according to a modification of the semiconductor device of FIG.
  • FIG. 10 is a schematic cross-sectional view of a semiconductor device according to the second embodiment of the present invention.
  • 11 is an exploded plan view of the semiconductor device of FIG. 10 with the resin package removed.
  • 12A is an enlarged view of the vicinity of the electrode pad of FIG. 12B is a cross-sectional view taken along the cutting line BB in FIG. 12A.
  • 12C is a cross-sectional view taken along the cutting line CC of FIG. 12A.
  • FIG. 13A is a diagram illustrating a first modification of the semiconductor device in FIG. 10 and corresponds to FIG. 12A.
  • 13B is a diagram illustrating a first modification of the semiconductor device in FIG. 10 and corresponds to FIG. 12B.
  • 13C is a diagram illustrating a first modification of the semiconductor device in FIG. 10 and corresponds to FIG. 12C.
  • FIG. 14 is a diagram illustrating a second modification of the semiconductor device of FIG.
  • FIG. 15 is a diagram showing a third modification of the semiconductor device of FIG.
  • FIG. 16 is an enlarged view of a main part of a first junction in a conventional semiconductor device.
  • FIG. 17 is a diagram illustrating a fourth modification of the semiconductor device of FIG. FIG.
  • FIG. 18 is a schematic bottom view of a semiconductor device according to the third embodiment of the present invention.
  • FIG. 19 is a schematic cross-sectional view of a semiconductor device according to the third embodiment of the present invention.
  • FIG. 20 is an enlarged view of a portion surrounded by a broken-line circle in FIG.
  • FIG. 21 is a conceptual diagram for obtaining the volume of the pad bonding portion.
  • FIG. 22A is a schematic cross-sectional view for explaining a method for manufacturing the semiconductor device of FIG. 22B is a diagram showing a step subsequent to that in FIG. 22A.
  • FIG. 22C is a diagram showing a step subsequent to FIG. 22B.
  • FIG. 22D is a diagram showing a step subsequent to that in FIG. 22C.
  • FIG. 22A is a schematic cross-sectional view for explaining a method for manufacturing the semiconductor device of FIG. 22B is a diagram showing a step subsequent to that in FIG. 22A.
  • FIG. 22C is a diagram showing a step subsequent
  • FIG. 22E is a diagram showing a step subsequent to that in FIG. 22D.
  • FIG. 23 is a diagram showing a modification of the semiconductor device of FIG.
  • FIG. 24 is a diagram showing SEM images and FAB formation conditions in Examples 1 to 3 and Comparative Examples 1 to 3 of the third embodiment.
  • FIG. 25 is a diagram showing SEM images and FAB formation conditions of Examples 4 to 7 and Comparative Examples 4 to 7 of the third embodiment.
  • FIG. 26 is a diagram showing SEM images and FAB formation conditions of Examples 8 to 9 and Comparative Examples 8 to 9 of the third embodiment.
  • FIG. 27 is a schematic bottom view of a semiconductor device according to the fourth embodiment of the present invention.
  • FIG. 28 is a schematic cross-sectional view of a semiconductor device according to the fourth embodiment of the present invention.
  • FIG. 29 is an enlarged view of a portion surrounded by a broken-line circle in FIG. 30A is a schematic cross-sectional view for explaining a method for manufacturing the semiconductor device of FIG.
  • FIG. 30B is a diagram showing a step subsequent to that in FIG. 30A.
  • FIG. 30C is a diagram showing a step subsequent to that in FIG. 30B.
  • FIG. 30D is a diagram showing a step subsequent to that in FIG. 30C.
  • FIG. 30E is a diagram showing a step subsequent to that in FIG. 30D.
  • FIG. 31 is a diagram illustrating a state where excessive splash occurs in the electrode pad.
  • FIG. 32 is a view showing a modification of the semiconductor device of FIG.
  • FIG. 33 is a timing chart of loads and ultrasonic waves in Example 1 of the fourth embodiment.
  • FIG. 34 is a timing chart of loads and ultrasonic waves in Comparative Example 1 of the fourth embodiment.
  • FIG. 35 is an SEM image of the pad bonding portion in Example 1 of the fourth embodiment.
  • FIG. 36 is an SEM image of the pad bonding portion of Comparative Example 1 of the fourth embodiment.
  • FIG. 37 is a schematic cross-sectional view of a semiconductor device according to the fifth embodiment of the present invention. 38 is a cross-sectional view of a principal part of the semiconductor chip, and is an enlarged view of a portion surrounded by a broken-line circle in FIG.
  • FIG. 41 is a diagram showing a second modification of the semiconductor device in FIG. 37 and corresponds to FIG.
  • FIG. 42 is a diagram showing a third modification of the semiconductor device of FIG.
  • FIG. 43 is a schematic cross-sectional view of the semiconductor device of the example of the fifth embodiment and the comparative example, each showing an enlarged vicinity of the electrode pad.
  • FIG. 44 is a schematic cross-sectional view of a semiconductor device according to the sixth embodiment of the present invention. 45 is an exploded plan view of the semiconductor device of FIG. 44 with the resin package removed.
  • 46 is a main-portion cross-sectional view of the semiconductor chip, and is an enlarged view of a portion surrounded by a broken-line circle in FIG. 47 is an enlarged plan view of the electrode pad shown in FIG.
  • FIG. 48A is a schematic cross-sectional view showing a manufacturing step of the semiconductor device shown in FIG.
  • FIG. 48B is a diagram showing a step subsequent to FIG. 48A.
  • FIG. 48C is a diagram showing a step subsequent to that in FIG. 48B.
  • FIG. 48D is a diagram showing a step subsequent to that in FIG. 48C.
  • FIG. 48E is a diagram showing a step subsequent to that in FIG. 48D.
  • FIG. 49 is a diagram showing a modification of the semiconductor device of FIG.
  • FIG. 50A is a distribution diagram of the sizes of the base portions of Example 1 and Comparative Example 1 of the sixth embodiment, and shows distribution diagrams of the base diameters in the X direction and the Y direction.
  • FIG. 50A is a distribution diagram of the sizes of the base portions of Example 1 and Comparative Example 1 of the sixth embodiment, and shows distribution diagrams of the base diameters in the X direction and the Y direction.
  • FIG. 50A is a distribution diagram of the sizes
  • FIG. 50B is a distribution diagram of the size of the base portion of Example 1 and Comparative Example 1 of the sixth embodiment, and shows a distribution diagram of the thickness in the Z direction.
  • FIG. 51A is a distribution diagram of base part sizes in Example 2 and Comparative Example 2 of the sixth embodiment, and shows distribution diagrams of base diameters in the X direction and the Y direction.
  • FIG. 51B is a distribution diagram of the size of the base portion of Example 2 and Comparative Example 2 of the sixth embodiment, and shows a distribution diagram of the thickness in the Z direction.
  • FIG. 52A is a distribution diagram of the sizes of the base portions of Example 3 and Comparative Example 3 of the sixth embodiment, and shows distribution diagrams of the base diameters in the X direction and the Y direction.
  • FIG. 51A is a distribution diagram of base part sizes in Example 2 and Comparative Example 2 of the sixth embodiment, and shows distribution diagrams of base diameters in the X direction and the Y direction.
  • FIG. 51B is a distribution diagram of the size of the base portion
  • FIG. 52B is a distribution diagram of the size of the base portion of Example 3 and Comparative Example 3 of the sixth embodiment, and shows a distribution diagram of the thickness in the Z direction.
  • FIG. 53A is a distribution diagram of the sizes of the base portions of Example 4 and Comparative Example 4 of the sixth embodiment, and shows distribution diagrams of the base diameters in the X direction and the Y direction.
  • FIG. 53B is a distribution diagram of the size of the base portion of Example 4 and Comparative Example 4 of the sixth embodiment, and shows a distribution diagram of the thickness in the Z direction.
  • FIG. 54A is a distribution diagram of the sizes of the base portions of Example 5 and Comparative Example 5 of the sixth embodiment, and shows distribution diagrams of base diameters in the X direction and the Y direction.
  • FIG. 54B is a distribution diagram of the size of the base portion of Example 5 and Comparative Example 5 of the sixth embodiment, and shows a distribution diagram of the thickness in the Z direction.
  • Figure 55 is a correlation diagram showing the relationship between the ball diameter of the applied energy E 1 of the first cycle and the pad joint.
  • FIG. 56 is a schematic cross-sectional view of a semiconductor device according to the seventh embodiment of the present invention.
  • FIG. 57 is a schematic bottom view of the semiconductor device shown in FIG. 58 is an enlarged view of a portion surrounded by a broken line shown in FIG. 59A is a schematic cross-sectional view showing a state in the middle of manufacturing (in the middle of wire bonding) of the semiconductor device shown in FIG.
  • FIG. 59B is a schematic sectional view showing a step subsequent to FIG. 59A.
  • FIG. 59C is a schematic sectional view showing a step subsequent to FIG. 59B.
  • FIG. 59D is a schematic sectional view showing a step subsequent to FIG. 59C.
  • FIG. 60 is a graph showing changes over time in the load applied to the FAB and the drive current applied to the ultrasonic transducer when the FAB is bonded to the pad.
  • FIG. 61 is a schematic cross-sectional view of a standard type capillary.
  • FIG. 62 is a schematic cross-sectional view of a bottleneck type capillary.
  • FIG. 63 is an SEM image of the vicinity of the first ball portion obtained in Test 1 of the seventh embodiment.
  • FIG. 64 is an SEM image of the vicinity of the first ball portion obtained in Test 2 of the seventh embodiment.
  • FIG. 65 is an SEM image of the vicinity of the first ball portion obtained in Test 3 of the seventh embodiment.
  • FIG. 66 is an SEM image of the vicinity of the first ball portion obtained in Test 4 of the seventh embodiment.
  • FIG. 67 is an SEM image of the vicinity of the first ball portion obtained in Test 5 of the seventh embodiment.
  • FIG. 68 is a diagram showing a modification of the semiconductor device of FIG.
  • FIG. 69 is a schematic sectional view of a semiconductor device according to the eighth embodiment of the present invention.
  • FIG. 70 is a schematic cross-sectional view of the joint between the pad and the copper wire and the pad.
  • FIG. 70 is a schematic cross-sectional view of the joint between the pad and the copper wire and the pad.
  • FIG. 71 is a schematic cross-sectional view of a joint portion between a pad according to another structure and a pad in a copper wire.
  • FIG. 72 is a schematic cross-sectional view of a bonding portion between a pad according to still another structure and a pad in a copper wire.
  • FIG. 73 is a diagram showing a modification of the semiconductor device of FIG.
  • FIG. 74 is a schematic sectional view of a semiconductor device according to the ninth embodiment of the present invention.
  • FIG. 75 is a schematic plan view of the semiconductor device shown in FIG. 74, and shows a state where the resin package is not shown.
  • 76 is a schematic cross-sectional view of a first modification of the semiconductor device shown in FIG.
  • FIG. 77 is a schematic cross-sectional view of a second modification of the semiconductor device shown in FIG. 78 is a schematic cross-sectional view of a third modification of the semiconductor device shown in FIG. 79 is a schematic cross-sectional view of a fourth modification of the semiconductor device shown in FIG.
  • FIG. 80 is a schematic cross-sectional view of a semiconductor device according to another form of the first modification.
  • FIG. 81 is a schematic cross-sectional view of a semiconductor device according to another form of the second modified example.
  • FIG. 82 is a schematic cross-sectional view of a semiconductor device according to another form of the third modification.
  • FIG. 83 is a schematic cross-sectional view of the semiconductor device according to the tenth embodiment of the present invention.
  • FIG. 84 is a schematic plan view when the semiconductor device shown in FIG. 83 is viewed from the back surface side, and shows a state where the resin package is not shown.
  • FIG. 85 is a schematic cross-sectional view of a first modification of the semiconductor device shown in FIG.
  • FIG. 86 is a schematic plan view when the semiconductor device shown in FIG. 85 is viewed from the back surface side, and shows a state where the resin package is not shown.
  • 87 is a schematic cross-sectional view of a second modification of the semiconductor device shown in FIG.
  • FIG. 88 is a schematic plan view when the semiconductor device shown in FIG. 87 is viewed from the back surface side, and shows a state where the resin package is not shown.
  • FIG. 85 is a schematic cross-sectional view of a first modification of the semiconductor device shown in FIG.
  • FIG. 86 is a schematic plan view when the semiconductor device shown in FIG. 85 is viewed from the back surface side, and shows a state where the resin package is not shown.
  • FIG. 90 is a schematic plan view when the semiconductor device shown in FIG. 89 is viewed from the back side, and shows a state in which the resin package is not shown.
  • 91 is a schematic cross-sectional view of a fourth modification of the semiconductor device shown in FIG. 83.
  • FIG. 92 is a schematic cross-sectional view of a semiconductor device according to another form of the first modification.
  • FIG. 93 is a schematic cross-sectional view of a semiconductor device according to another form of the second modified example.
  • FIG. 94 is a schematic cross-sectional view of a semiconductor device according to another form of the third modification.
  • FIG. 95 is a schematic bottom view of the semiconductor device according to the eleventh embodiment of the present invention.
  • FIG. 96 is a schematic cross-sectional view of a semiconductor device according to the eleventh embodiment of the present invention.
  • 97 is an enlarged view of a main part of a portion surrounded by a broken-line circle in FIG. 98A is a schematic cross-sectional view showing a manufacturing step of the semiconductor device shown in FIG.
  • FIG. 98B is a schematic sectional view showing a step subsequent to FIG. 98A.
  • FIG. 98C is a schematic cross-sectional view showing a step subsequent to FIG. 98B.
  • FIG. 98D is a schematic sectional view showing a step subsequent to FIG. 98C.
  • FIG. 99 is a diagram showing a first modification of the semiconductor device of FIG.
  • FIG. 100 is a diagram showing a second modification of the semiconductor device of FIG. 101A is an essential part enlarged view of a portion surrounded by a broken-line circle A in FIG. 101B is an enlarged view of a main part of a portion surrounded by a broken-line circle B in FIG.
  • FIG. 102 is a diagram showing a second modification of the semiconductor device of FIG.
  • FIG. 103 is a diagram showing a third modification of the semiconductor device of FIG.
  • FIG. 104 is a schematic cross-sectional view of a semiconductor device according to another form of the first modification.
  • FIG. 105 is a schematic cross-sectional view of a semiconductor device according to another form of the second modified example.
  • FIG. 106 is a schematic sectional view of a semiconductor device according to the twelfth embodiment of the present invention.
  • FIG. 107 is a schematic bottom view of the semiconductor device shown in FIG.
  • FIG. 108 is an enlarged view of a portion surrounded by a broken line shown in FIG. 109A is a schematic cross-sectional view showing a state in the middle of manufacturing (in the middle of wire bonding) of the semiconductor device shown in FIG.
  • FIG. 109B is a schematic sectional view showing a step subsequent to FIG. 109A.
  • FIG. 109C is a schematic sectional view showing a step subsequent to FIG. 109B.
  • FIG. 109D is a schematic sectional view showing a step subsequent to FIG. 109C.
  • FIG. 110 is a graph showing changes over time in the load applied to the FAB and the drive current applied to the ultrasonic transducer when the FAB is bonded to the pad.
  • FIG. 111 is a graph showing the relationship between the bonding area of the first ball portion to the pad and the initial load.
  • FIG. 112 is a graph showing the change over time of the diameter (ball diameter) measured in Test 1.
  • FIG. 113 is a graph showing the change over time of the thickness (ball thickness) measured in Test 1.
  • FIG. FIG. 114 is a graph showing the change over time of the diameter (ball diameter) measured in Test 2.
  • FIG. FIG. 115 is a graph showing the change over time of the thickness (ball thickness) measured in Test 2.
  • FIG. 116 is a graph showing the change over time of the diameter (ball diameter) measured in Test 3.
  • FIG. 117 is a graph showing the change over time of the thickness (ball thickness) measured in Test 3.
  • FIG. 118 is an SEM image of the vicinity of the first ball portion formed when an initial load is applied to the FAB.
  • FIG. 119 is an SEM image of the vicinity of the first ball portion formed when the moving speed of the FAB to the pad is increased.
  • 120 is a diagram illustrating a modification of the semiconductor device in FIG. 106.
  • FIG. 121 is a graph showing temporal changes in the load applied to the FAB and the drive current applied to the ultrasonic transducer when the FAB is bonded to the pad in Example 1 of the twelfth embodiment.
  • FIG. 122 is a graph showing changes with time in the load applied to the FAB and the drive current applied to the ultrasonic transducer when the FAB is bonded to the pad in Comparative Example 1 of the twelfth embodiment.
  • FIG. 123 is a graph showing changes with time in the load applied to the FAB and the drive current applied to the ultrasonic transducer when the FAB is bonded to the pad in Comparative Example 2 of the twelfth embodiment.
  • FIG. 124 is a graph showing changes with time in the load applied to the FAB and the drive current applied to the ultrasonic transducer when the FAB is bonded to the pad in Comparative Example 3 of the twelfth embodiment.
  • FIG. 125 is an SEM image near the first ball portion of Example 1 of the twelfth embodiment.
  • FIG. 126 is an SEM image of the vicinity of the first ball portion of Comparative Example 1 of the twelfth embodiment.
  • FIG. 127 is an SEM image of the vicinity of the first ball portion in Comparative Example 2 of the twelfth embodiment.
  • FIG. 128 is an SEM image of the vicinity of the first ball portion in Comparative Example 3 of the twelfth embodiment.
  • FIG. 129 is an SEM image of the joint surface of the first ball portion in Example 1 of the twelfth embodiment.
  • FIG. 130 is an SEM image of the bonding surface of the first ball portion in Comparative Example 1 of the twelfth embodiment.
  • FIG. 131 is an SEM image of the bonding surface of the first ball portion of Comparative Example 2 of the twelfth embodiment.
  • FIG. 132 is an SEM image of the bonding surface of the first ball portion of Comparative Example 3 of the twelfth embodiment.
  • FIG. 133 is an image of the pad of Example 1 of the twelfth embodiment.
  • FIG. 134 is an image of the pad of Comparative Example 1 of the twelfth embodiment.
  • FIG. 135 is an image of the pad of Comparative Example 2 of the twelfth embodiment.
  • 136 is an image of the pad of Comparative Example 3 of the twelfth embodiment.
  • FIG. 137 is an image of the surface of the interlayer insulating film in Example 1 of the twelfth embodiment.
  • FIG. 138 is an image of the surface of the interlayer insulating film of Comparative Example 1 of the twelfth embodiment.
  • FIG. 139 is an image of the surface of the interlayer insulating film of Comparative Example 2 of the twelfth embodiment.
  • FIG. 140 is an image of the surface of the interlayer insulating film of Comparative Example 3 of the twelfth embodiment.
  • FIG. 141 is a graph showing changes with time in the load applied to the FAB and the drive current applied to the ultrasonic transducer when the FAB is bonded to the pad in Example 2 and Comparative Examples 4 to 8 of the twelfth embodiment.
  • FIG. 142 is a graph showing the crack occurrence rates in Example 2 of the twelfth embodiment and Comparative Examples 4 to 8.
  • FIG. 143 is a graph showing the time change of the load applied to the FAB and the drive current applied to the ultrasonic transducer when the FAB is bonded to the pad in Examples 3 to 7 and Comparative Examples 9 to 11 of the twelfth embodiment. It is.
  • FIG. 144 is a graph showing crack occurrence rates in Examples 3 to 7 and Comparative Examples 9 to 11 of the twelfth embodiment.
  • FIG. 145 is an SEM image of the vicinity of the first ball portion in Example 8 of the twelfth embodiment.
  • FIG. 146 is an SEM image of the vicinity of the first ball portion of Comparative Example 12 of the twelfth embodiment.
  • FIG. 147 is an SEM image near the first ball portion of Comparative Example 13 of the twelfth embodiment.
  • FIG. 148 is an SEM image of the vicinity of the first ball portion of Comparative Example 14 of the twelfth embodiment.
  • FIG. 149 is an image of the pad after destruction in Example 8 of the twelfth embodiment.
  • FIG. 150 is an image of the pad after destruction of Comparative Example 12 of the twelfth embodiment.
  • FIG. 151 is an image of the pad after destruction of Comparative Example 13 of the twelfth embodiment.
  • FIG. 152 is an image of the bottom surface (the surface bonded to the pad) of the first ball portion after destruction in Comparative Example 13 of the twelfth embodiment.
  • FIG. 153 is an image of the pad after destruction of Comparative Example 13 of the twelfth embodiment.
  • FIG. 154 is a graph showing the measurement results of the diameters of the first ball portions of Example 8 and Comparative Examples 12 to 14 of the twelfth embodiment.
  • FIG. 15 is a graph showing the measurement results of the thickness of the first ball portion in Example 8 of the twelfth embodiment and Comparative Examples 12-14.
  • FIG. 156 is a graph showing the measurement results of the force (shear strength) required for breaking the joint portion between the first ball portion and the pad in Example 8 of the twelfth embodiment and Comparative Examples 12-14.
  • FIG. 157 is a schematic sectional view of a semiconductor device according to a thirteenth embodiment of the present invention.
  • FIG. 158 is a schematic bottom view of the semiconductor device shown in FIG. 157.
  • FIG. 160A is a schematic cross-sectional view showing a state in the middle of manufacturing (in the middle of wire bonding) of the semiconductor device shown in FIG. 157.
  • FIG. 160B is a schematic sectional view showing a step subsequent to FIG. 160A.
  • FIG. 160C is a schematic sectional view showing a step subsequent to FIG. 160B.
  • FIG. 160D is a schematic sectional view showing a step subsequent to FIG. 160C.
  • FIG. 161 is a graph showing changes over time in the load applied to the FAB and the drive current applied to the ultrasonic transducer when the FAB is bonded to the pad.
  • FIG. 162 is a diagram illustrating a modification of the semiconductor device in FIG. 157.
  • FIG. 163 is a graph showing the time change of the load applied to the FAB and the drive current applied to the ultrasonic transducer when the FAB is bonded to the pad in Example 1 and Comparative Examples 1 to 5 of the thirteenth embodiment.
  • FIG. 164 is a graph showing crack occurrence rates in Example 1 of the thirteenth embodiment and Comparative Examples 1 to 5.
  • FIG. 165 is a graph showing the time change of the load applied to the FAB and the driving current applied to the ultrasonic transducer when the FAB is bonded to the pad in Examples 2 to 6 and Comparative Examples 6 to 8 of the thirteenth embodiment. It is.
  • FIG. 163 is a graph showing the time change of the load applied to the FAB and the drive current applied to the ultrasonic transducer when the FAB is bonded to the pad in Examples 2 to 6 and Comparative Examples 6 to 8 of the thirteenth embodiment. It is.
  • FIG. 163 is
  • FIG. 166 is a graph showing crack occurrence rates in Examples 2 to 6 and Comparative Examples 6 to 8 of the thirteenth embodiment.
  • FIG. 167 is a graph showing the time change of the load applied to the FAB and the driving current applied to the ultrasonic transducer when the FAB is bonded to the pad in Examples 7 and 8 and Comparative Examples 9 to 12 of the thirteenth embodiment. It is.
  • FIG. 168 is a graph showing crack occurrence rates in Examples 7 and 8 and Comparative Examples 9 to 12 of the thirteenth embodiment.
  • FIG. 169 is a schematic cross-sectional view of the semiconductor device according to the fourteenth embodiment of the present invention.
  • 170 is a schematic bottom view of the semiconductor device shown in FIG.
  • FIG. 171 is an enlarged view of a portion surrounded by a broken line shown in FIG.
  • FIG. 172A is a schematic cross-sectional view showing a state during manufacturing (in the middle of wire bonding) of the semiconductor device shown in FIG. 169.
  • FIG. 172B is a schematic sectional view showing a step subsequent to FIG. 172A.
  • FIG. 172C is a schematic sectional view showing a step subsequent to FIG. 172B.
  • FIG. 172D is a schematic sectional view showing a step subsequent to FIG. 172C.
  • FIG. 173 is a graph showing temporal changes in the load applied to the FAB and the drive current applied to the ultrasonic transducer when the FAB is bonded to the pad.
  • FIG. 174 is a graph showing the change over time of the diameter (ball diameter) measured in Test 1.
  • FIG. 175 is a graph showing the change over time of the thickness (ball thickness) measured in Test 1.
  • FIG. FIG. 176 is a graph showing the change over time of the diameter (ball diameter) measured in Test 2.
  • FIG. FIG. 177 is a graph showing the change over time of the thickness (ball thickness) measured in Test 2.
  • FIG. FIG. 178 is a graph showing the change over time of the diameter (ball diameter) measured in Test 3.
  • FIG. 179 is a graph showing the change with time of the thickness (ball thickness) measured in Test 3.
  • FIG. FIG. 180 is a diagram illustrating a modification of the semiconductor device in FIG. 169.
  • FIG. 181 is a graph showing temporal changes in the load applied to the FAB and the drive current applied to the ultrasonic transducer when the FAB is bonded to the pad in Examples 1 to 3 and Comparative Examples 1 to 4 of the 14th embodiment. It is.
  • FIG. 182 is a graph showing crack occurrence rates in Examples 1 to 3 and Comparative Examples 1 to 4 of the 14th embodiment.
  • FIG. 183 is a graph showing the time change of the load applied to the FAB and the driving current applied to the ultrasonic transducer when the FAB is bonded to the pad in Examples 4 and 5 and Comparative Examples 5 to 9 of the 14th embodiment. It is.
  • FIG. 184 is a graph showing crack occurrence rates in Examples 4 and 5 and Comparative Examples 5 to 9 of the 14th embodiment.
  • FIG. 185 is a graph showing the time change of the load applied to the FAB and the driving current applied to the ultrasonic transducer when the FAB is bonded to the pad in Examples 6 to 8 and Comparative Examples 10 to 13 of the 14th embodiment. It is.
  • FIG. 186 is a graph showing crack occurrence rates in Examples 6 to 8 and Comparative Examples 10 to 13 of the 14th embodiment.
  • FIG. 187 is a graph showing the relationship between the bonding area of the first ball portion to the pad and the driving current of the ultrasonic transducer.
  • FIG. 188 is a schematic sectional view of a semiconductor device according to the fifteenth embodiment of the present invention.
  • FIG. 189 is a schematic bottom view of the semiconductor device shown in FIG. 188.
  • FIG. 191A is a schematic cross-sectional view showing a state in the middle of manufacturing (in the middle of wire bonding) of the semiconductor device shown in FIG. 188.
  • FIG. 191B is a schematic cross-sectional view showing a step subsequent to FIG. 191A.
  • FIG. 191C is a schematic cross-sectional view showing a step subsequent to FIG. 191B.
  • FIG. 191D is a schematic sectional view showing a step subsequent to FIG. 191C.
  • FIG. 192 is a graph showing temporal changes in the load applied to the FAB and the drive current applied to the ultrasonic transducer when the FAB is bonded to the pad.
  • FIG. 193 is a graph showing the change over time of the diameter (ball diameter) measured in Test 1.
  • FIG. 194 is a graph showing the change over time of the thickness (ball thickness) measured in Test 1.
  • FIG. FIG. 195 is a graph showing the change over time of the diameter (ball diameter) measured in Test 2.
  • FIG. 196 is a graph showing the time change of the thickness (ball thickness) measured in Test 2.
  • FIG. 197 is a graph showing the change over time of the diameter (ball diameter) measured in Test 3.
  • FIG. 198 is a graph showing the change over time of the thickness (ball thickness) measured in Test 3.
  • FIG. 199 is a diagram illustrating a modification of the semiconductor device in FIG. 188.
  • FIG. 200 is a graph showing the time change of the load applied to the FAB and the drive current applied to the ultrasonic transducer when the FAB is bonded to the pad in Examples 1 and 2 and Comparative Examples 1 to 3 of the 15th embodiment. It is.
  • FIG. 201 is a graph showing crack occurrence rates in Examples 1 and 2 and Comparative Examples 1 to 3 of the 15th embodiment.
  • FIG. 202 is a graph showing changes with time in the load applied to the FAB and the drive current applied to the ultrasonic transducer when the FAB is bonded to the pad in Example 3 of the fifteenth embodiment.
  • FIG. 203 is a graph showing changes over time in the load applied to the FAB and the drive current applied to the ultrasonic transducer when the FAB is bonded to the pad in Example 4 of the fifteenth embodiment.
  • FIG. 204 is a schematic plan view of a semiconductor device.
  • 205 is a cross-sectional view of the semiconductor device shown in FIG. 204 taken along line AA.
  • 206 is an enlarged view of a main part of a portion surrounded by a broken-line circle in FIG.
  • 207A is a schematic cross-sectional view showing a state in the middle of manufacturing the semiconductor device shown in FIG.
  • FIG. 207B is a schematic sectional view showing a step subsequent to FIG. 207A.
  • FIG. 207C is a schematic cross-sectional view showing a step subsequent to FIG. 207B.
  • FIG. 207D is a schematic cross-sectional view showing a step subsequent to FIG. 207C.
  • FIG. 207E is a schematic sectional view showing a step subsequent to FIG. 207D.
  • FIG. 207F is a schematic sectional view showing a step subsequent to FIG. 207E.
  • FIG. 208 is a diagram illustrating a modification of the semiconductor device in FIG. 205.
  • FIG. 209 is a schematic cross-sectional view of the semiconductor device according to the seventeenth embodiment of the present invention.
  • FIG. 210A is an enlarged view of a main part of a portion surrounded by a broken-line circle A in FIG. FIG.
  • FIG. 210B is an enlarged view of a main part of a portion surrounded by a broken-line circle B in FIG.
  • FIG. 211 is a diagram illustrating a modification of the semiconductor device in FIG.
  • FIG. 212 is a graph showing the relationship between the HAST test time and the defect rate of the semiconductor devices of the example of the 17th embodiment and the comparative example.
  • FIG. 213 is a graph showing the relationship between the PCT test time and the defect rate of the semiconductor devices of the example of the 17th embodiment and the comparative example.
  • FIG. 214 is a schematic cross-sectional view of a semiconductor device according to an eighteenth embodiment of the present invention.
  • FIG. 215 is a schematic cross-sectional view of a joint portion (a portion surrounded by a broken line shown in FIG.
  • FIG. 216 is a TEM image of the bonding portion (near the bonding interface) between the peripheral portion of the first ball portion and the aluminum pad in the sample of the resin package made of a material to which no ion trap component is added.
  • FIG. 217 is a diagram showing the analysis results of the constituent elements at the location D0 shown in the TEM image of FIG.
  • FIG. 218 is a diagram showing an analysis result of the constituent elements in the portion D1 shown in the TEM image of FIG.
  • FIG. 219 is a diagram showing an analysis result of the constituent elements in the portion D2 shown in the TEM image of FIG.
  • FIG. 220 is a diagram showing the analysis results of the constituent elements at the location D3 shown in the TEM image of FIG.
  • FIG. 221 is a TEM image of the bonding portion (near the bonding interface) between the center portion of the first ball portion and the aluminum pad in the sample made of the material in which the resin package is not added with the ion trap component.
  • FIG. 222 is a diagram showing an analysis result of the constituent elements at a location C0 shown in the TEM image of FIG.
  • FIG. 223 is a diagram showing the analysis results of the constituent elements at the location C1 shown in the TEM image of FIG.
  • FIG. 224 is a diagram showing an analysis result of the constituent elements in the portion C2 shown in the TEM image of FIG.
  • FIG. 225 is a diagram showing an analysis result of the constituent elements in the portion C3 shown in the TEM image of FIG. FIG.
  • FIG. 226 is a diagram showing an analysis result of the constituent elements in the portion C4 shown in the TEM image of FIG.
  • FIG. 227A is a cross-sectional view (part 1) schematically showing a bonding portion between a copper wire and an aluminum pad in a sample made of a material in which a resin package is not added with an ion trap component.
  • FIG. 227B is a cross-sectional view (part 2) schematically showing a joint portion between a copper wire and an aluminum pad in a sample made of a material in which a resin package is not added with an ion trap component.
  • FIG. 1 is a cross-sectional view (part 1) schematically showing a bonding portion between a copper wire and an aluminum pad in a sample made of a material in which a resin package is not added with an ion trap component.
  • FIG. 227C is a cross-sectional view (part 3) schematically showing a bonding portion between a copper wire and an aluminum pad in a sample made of a material in which a resin package is not added with an ion trap component.
  • FIG. 228 is a diagram illustrating a modification of the semiconductor device in FIG. 214.
  • FIG. 229 is a table showing the results of the super accelerated life test of the semiconductor device according to the example of the eighteenth embodiment and the semiconductor device according to the comparative example.
  • FIG. 230 is a table showing the results of the saturated vapor pressure test of the semiconductor device according to the example of the eighteenth embodiment and the semiconductor device according to the comparative example.
  • FIG. 231 is a schematic bottom view of the semiconductor device according to the nineteenth embodiment.
  • FIG. 232 is a schematic cross-sectional view of the semiconductor device according to the nineteenth embodiment.
  • FIG. 233 is an enlarged view of a portion surrounded by a broken-line circle in FIG.
  • FIG. 234 is a conceptual diagram for obtaining the volume of the pad bonding portion.
  • FIG. 235 is a plan view of the electrode pad shown in FIG.
  • FIG. 236A is a schematic cross-sectional view for illustrating the method for manufacturing the semiconductor device of FIG. 232.
  • FIG. 236B is a schematic cross-sectional view showing a step subsequent to FIG. 236A.
  • FIG. 236C is a schematic cross-sectional view showing a step subsequent to FIG. 236B.
  • FIG. 236D is a schematic cross-sectional view showing a step subsequent to FIG. 236C.
  • FIG. 237 is a graph showing temporal changes in the load applied to the FAB and the drive current applied to the ultrasonic transducer when the FAB is bonded to the pad.
  • FIG. 238 is a schematic cross-sectional view of a standard type capillary.
  • FIG. 239 is a schematic cross-sectional view of a bottleneck type capillary.
  • FIG. 240 is a schematic bottom view of the semiconductor device according to the twentieth embodiment.
  • FIG. 241 is a schematic cross-sectional view of the semiconductor device according to the twentieth embodiment.
  • FIG. 242 is an essential part enlarged view of a portion surrounded by a broken line circle A in FIG.
  • FIG. 243 is an enlarged view of a main part of a portion surrounded by a broken-line circle B in FIG.
  • FIG. 244 is a conceptual diagram for obtaining the volume of the pad bonding portion.
  • FIG. 245 is a plan view of the electrode pad shown in FIG.
  • FIG. 246A is a schematic cross-sectional view for illustrating the method for manufacturing the semiconductor device of FIG.
  • FIG. 246B is a schematic sectional view showing a step subsequent to FIG. 246A.
  • FIG. 246C is a schematic sectional view showing a step subsequent to FIG. 246B.
  • FIG. 246D is a schematic sectional view showing a step subsequent to FIG. 246C.
  • FIG. 246E is a schematic sectional view showing a step subsequent to FIG. 246D.
  • FIG. 246F is a schematic sectional view showing a step subsequent to FIG. 246E.
  • FIG. 246G is a schematic cross-sectional view showing a step subsequent to FIG. 246F.
  • FIG. 246H is a schematic sectional view showing a step subsequent to FIG. 246G.
  • FIG. 247 is a graph showing temporal changes in the load applied to the FAB and the drive current applied to the ultrasonic transducer when the FAB is bonded to the pad.
  • FIG. 248 is a schematic cross-sectional view of a standard type capillary.
  • FIG. 249 is a schematic cross-sectional view of a bottleneck type capillary.
  • FIG. 1 is a schematic bottom view of the semiconductor device according to the first embodiment of the present invention.
  • FIG. 2 is a schematic cross-sectional view of the semiconductor device according to the first embodiment of the present invention.
  • 3A is an enlarged view of a main part of a portion surrounded by a broken-line circle A in FIG. 3B is an enlarged view of a main part of a portion surrounded by a broken-line circle B in FIG.
  • the semiconductor device 1A is a semiconductor device to which QFN (Quad FlatleadNon-leaded) is applied.
  • the semiconductor device 1A electrically connects a semiconductor chip 2A, a die pad 3A that supports the semiconductor chip 2A, a plurality of electrode leads 4A arranged around the semiconductor chip 2A, and the semiconductor chip 2A and the electrode leads 4A.
  • a bonding wire 5A and a resin package 6A for sealing them are provided.
  • the semiconductor chip 2A has a square shape in plan view, and has, for example, a multilayer wiring structure in which a plurality of wiring layers are stacked with interlayer insulating films interposed therebetween.
  • the thickness of the semiconductor chip 2A is, for example, 220 to 240 ⁇ m (preferably about 230 ⁇ m).
  • the surface 21A (one surface in the thickness direction) of the semiconductor chip 2A is covered with a surface protective film 7A as shown in FIG. 3A.
  • a plurality of pad openings 8A for exposing the uppermost wiring layer in the multilayer wiring structure are formed in the surface protective film 7A.
  • the pad openings 8A have a square shape in plan view, and the same number is provided at each edge of the semiconductor chip 2A.
  • the pad openings 8A are arranged at equal intervals along each side of the semiconductor chip 2A. A part of the wiring layer is exposed as an electrode pad 9A of the semiconductor chip 2A from each pad opening 8A.
  • the uppermost wiring layer exposed as the electrode pad 9A is made of a metal material containing Al (aluminum), and specifically made of a metal material containing Al as a main component (for example, an Al—Cu alloy).
  • a back surface metal 10A containing, for example, Au, Ni, Ag, or the like is formed on the back surface 22A (the other surface in the thickness direction) of the semiconductor chip 2A.
  • the die pad 3A is made of, for example, a metal thin plate (for example, Cu, 42 alloy (an alloy containing Fe-42% Ni)), and has a square shape (for example, about 2.7 mm square in plan view) larger than the semiconductor chip 2A.
  • the thickness of the die pad 3A is, for example, 190 to 210 ⁇ m (preferably about 200 ⁇ m)
  • a pad plating layer containing Ag or the like on the surface 31A (one surface in the thickness direction) of the die pad 3A. 11A is formed.
  • the semiconductor chip 2A and the die pad 3A are formed by interposing the bonding material 12A between the back surface 22A and the front surface 31A with the back surface 22A of the semiconductor chip 2A and the front surface 31A of the die pad 3A facing each other as a bonding surface. Are joined together. Thereby, the semiconductor chip 2A is supported by the die pad 3A with the surface 21A facing upward.
  • the bonding material 12A is made of, for example, a conductive paste such as a solder paste.
  • a conductive paste such as a solder paste.
  • an insulating paste such as a silver paste or an alumina paste can be applied.
  • the back surface metal 10A and / or the pad plating layer 11A may be omitted.
  • the thickness of the bonding material 12A is, for example, 10 to 20 ⁇ m.
  • the back surface 32A (the other surface in the thickness direction) of the die pad 3A is exposed from the resin package 6A.
  • a solder plating layer 13A made of a metal material such as tin (Sn) or tin-silver alloy (Sn—Ag) is formed on the other exposed surface.
  • the electrode lead 4A is made of, for example, the same thin metal plate as the die pad 3A (for example, Cu, 42 alloy (including Fe-42% Ni, etc.).
  • the electrode leads 4A facing each side surface of the die pad 3A are disposed at equal intervals in a direction parallel to the facing side surface.
  • each electrode lead 4A in the direction facing the die pad 3A is, for example, 450 to 500 ⁇ m (preferably about 500 ⁇ m)
  • the surface 41A (one surface in the thickness direction) of the electrode lead 4A is Ag or the like. 14A of lead plating layers containing are formed.
  • the back surface 42A (the other surface in the thickness direction) of the electrode lead 4A is exposed from the resin package 6A.
  • a solder plating layer 15A made of a metal material such as tin (Sn) or tin-silver alloy (Sn—Ag) is formed.
  • the bonding wire 5A is made of copper (for example, high-purity copper having a purity of 99.9999% (6N) or more, purity 99.99% (4N) or more, and may contain a small amount of impurities).
  • the bonding wire 5A has a cylindrical main body 51A that extends linearly, and a pad joint 52A and a lead joint 53A that are formed at both ends of the main body 51A and joined to the electrode pad 9A and the electrode lead 4A, respectively. is doing.
  • the main body 51A is curved in a parabolic shape that bulges upward from the one end on the electrode pad 9A side to the outside of the semiconductor chip 2A, and is incident at an acute angle toward the surface 41A of the electrode lead 4A at the other end.
  • An interval l between the lower end of the topmost part of the main body 51A and the surface 21A of the semiconductor chip 2A is, for example, 150 to 170 ⁇ m (preferably about 160 ⁇ m).
  • the pad bonding portion 52A is smaller than the electrode pad 9A in plan view.
  • the pad bonding portion 52A has a disk-like base portion 54A that the other side in the thickness direction uniformly enters the surface layer portion of the electrode pad 9A, and a bell that protrudes from one side of the base portion 54A and has a tip connected to one end of the main body portion 51A. It has a convex shape in a sectional view integrally including a protruding portion 55A.
  • the lead joint portion 53A has a wedge shape in a sectional view that is relatively thick at one end side close to the main body portion 51A and relatively thin toward the other end side far from the main body portion 51A.
  • the entire surface 21A and side surface 28A of the semiconductor chip 2A, the entire surface 31A and side surface of the die pad 3A, the surface 41A of the electrode lead 4A and the entire side surface in the resin package 6A, and the entire bonding wire 5A are integrated. It is covered with a typical moisture impermeable insulating film 16A.
  • the moisture impermeable insulating film 16A is made of an insulating material capable of preventing moisture permeation.
  • the moisture impermeable insulating film 16A is made of silicon oxide used as an interlayer insulating film material, silicon nitride used as a material of the surface protective film 7A, or the like.
  • the moisture impermeable insulating film 16A is thinner than the surface protective film 7A, for example, 0.5 to 3 ⁇ m thick. As shown in FIG.
  • the moisture-impermeable insulating film 16A is formed on the entire surface of the electrode pad 9A and the surface of the pad bonding portion 52A protruding outside the pad bonding portion 52A in plan view.
  • the entire region is integrally covered with the surface of the surface protective film 7A.
  • the moisture impermeable insulating film 16A covers the entire surface 41A (lead plating layer 14A) of the electrode lead 4A and the entire surface of the lead bonding portion 53A. It is covered integrally. As a result, the periphery of the bonding interface (lead bonding interface 19A) between the electrode lead 4A and the lead bonding portion 53A is covered with the moisture-impermeable insulating film 16A without being exposed at all.
  • the resin package 6A As the resin package 6A, a known material such as an epoxy resin can be applied.
  • the resin package 6A has an outer shape of the semiconductor device 1A and is formed in a substantially rectangular parallelepiped shape.
  • the planar size is, for example, about 4 mm square, and the thickness thereof is, for example, about 0.85 mm.
  • the distance L1 between the surface 21A of the semiconductor chip 2A and the surface (upper surface) 61A of the resin package 6A is smaller than the shortest distance W between the side surface 28A of the semiconductor chip 2A and the side surface 63A of the resin package 6A.
  • the distance L1 is, for example, about 375 to 425 ⁇ m, preferably about 400 ⁇ m
  • the shortest distance W is, for example, about 800 to 1000 ⁇ m, preferably about 900 ⁇ m.
  • the interval L1 is not more than the distance L2 (for example, about 425 to 475 ⁇ m, preferably about 450 ⁇ m) between the front surface 21A of the semiconductor chip 2A and the back surface 62A of the resin package 6A (the back surface 32A of the die pad 3A).
  • the semiconductor device 1A is designed as a thin QFN package by being designed to have a relatively small interval L1.
  • 4A to 4E are schematic cross-sectional views for explaining the manufacturing method of the semiconductor device of FIG. 2 in the order of steps.
  • a lead frame 20A including a plurality of units integrally including the die pad 3A and the electrode lead 4A is prepared.
  • 4A to 4E the overall view of the lead frame 20A is omitted, and only one unit of the die pad 3A and the electrode lead 4A necessary for mounting one semiconductor chip 2A are shown.
  • metal plating such as Ag is performed on the surface of the lead frame 20A by a plating method. Thereby, the pad plating layer 11A and the lead plating layer 14A are formed simultaneously.
  • the semiconductor chip 2A is die-bonded to all the die pads 3A on the lead frame 20A via the bonding material 12A.
  • a current is applied to the distal end portion (one end portion) of the bonding wire 5A held by the capillary 23A of the wire bonder (not shown), whereby an FAB (Free Air Ball) is formed at the distal end portion.
  • FAB Free Air Ball
  • the FAB is deformed according to the shape of the chamfer 24A of the capillary 23A.
  • one end portion of the bonding wire 5A is bonded to the electrode pad 9A as the pad bonding portion 52A, thereby forming a 1st bond.
  • the capillary 23A rises to a certain height and moves immediately above the electrode lead 4A. Then, as shown in FIG. 4B, the capillary 23A descends again, and the bonding wire 5A contacts the electrode lead 4A. At that time, a load (white arrow in FIG. 4B) and ultrasonic waves (zigzag line in FIG. 4B) and ultrasonic waves (zigzag line in FIG. 4B) are applied from the capillary 23A to the bonding wire 5A. Deformed and joined to the electrode lead 4A (formation of stitch bond 26A and tail bond 27A).
  • the capillary 23A is raised, and the bonding wire 5A is torn off from the position of the tail bond 27A in a state where a tail having a fixed length is secured from the tip of the capillary 23A.
  • the other end of the bonding wire 5A that has been stitch bonded 26A remains as the lead bonding portion 53A on the electrode lead 4A, thereby forming a 2nd bond.
  • FIG. 4C the same process as in FIG. 4B is performed, and the electrode pads 9A of all the semiconductor chips 2A and the electrode leads 4A corresponding to the electrode pads 9A are bonded by the bonding wires 5A. Connected.
  • the semi-finished product of the semiconductor device 1A including the semiconductor chip 2A, the bonding wire 5A, and the electrode lead 4A is formed by a CVD method under a temperature condition of 350 to 450 ° C., for example.
  • an insulating material silicon oxide, silicon nitride, etc.
  • the moisture impermeable insulating film 16A that integrally covers the surface 21A and the entire side surface 28A of the semiconductor chip 2A, the surface 31A and the entire side surface of the die pad 3A, the surface 41A and the entire side surface of the electrode lead 4A, and the entire bonding wire 5A. Is formed.
  • the lead frame 20A is set in a molding die, and all the semiconductor chips 2A are sealed together with the lead frame 20A by the resin package 6A. Then, solder plating layers 13A and 15A are formed on the back surface 32A of the die pad 3A and the back surface 42A of the electrode lead 4A exposed from the resin package 6A. Finally, using a dicing saw, the lead frame 20A is cut into the size of each semiconductor device 1A together with the resin package 6A, thereby obtaining individual pieces of the semiconductor device 1A shown in FIGS.
  • the entire surface 21A of the semiconductor chip 2A, the entire surface 31A of the die pad 3A, the entire surface 41A of the electrode lead 4A, and the entire bonding wire 5A are integrated with the moisture-impermeable insulating film 16A. It is covered with. Thereby, the peripheral edge of the bonding interface (pad bonding interface 17A) between the electrode pad 9A and the pad bonding portion 52A and the peripheral edge of the bonding interface (protective film stacking interface 18A) between the electrode pad 9A and the surface protective film 7A are completely exposed. Without being covered with the moisture impermeable insulating film 16A.
  • the connection reliability of the semiconductor device 1A can be improved.
  • the pad bonding portion 52A on the semiconductor chip 2A is likely to be exposed to moisture entering the inside of the package from the surface 61A of the resin package 6A.
  • the connection reliability of the semiconductor device 1A can be effectively improved by the moisture impermeable insulating film 16A.
  • the electrical opening at the first junction is considered to occur in the following process.
  • moisture water vapor
  • the resin package 6A may enter the resin package 6A from the gap between the resin package 6A, the die pad 3A, and the electrode lead 4A.
  • the electrode pad 9A containing Al having a large ionization tendency A voltaic battery is formed in which the anode (anode) and the bonding wire 5A containing Cu having a low ionization tendency are used as the cathode (cathode).
  • the cathode cathode
  • this semiconductor device 1A even if moisture enters the resin package 6A, the contact between the intruded moisture and the pad bonding interface 17A can be reliably suppressed. The progress of corrosion can be suppressed.
  • the periphery of the bonding interface (lead bonding interface 19A) between the electrode lead 4A and the lead bonding portion 53A is covered with the moisture-impermeable insulating film 16A without being exposed at all. Therefore, even if moisture enters the resin package 6A, the moisture can be blocked by the moisture impermeable insulating film 16A, so that contact between the lead bonding interface 19A and moisture can be suppressed. As a result, the connection reliability between the lead and the wire can be maintained.
  • the film that prevents the permeation of moisture is an insulating film
  • the metal portion covers the entire chip surface 21A. It is covered with an insulating film 16A. Therefore, the contact between the metal portion and the intrusion moisture inside the resin package 6A can be suppressed. As a result, corrosion of the metal part can be suppressed. Further, it is possible to ensure electrical insulation between the metal parts, the electrode pads 9A, the bonding wires 5A, and other metal members.
  • the moisture impermeable insulating film 16A when forming the moisture impermeable insulating film 16A, a CVD method, which is one of the thin film forming techniques that have been proven in the past, is used. Therefore, the moisture impermeable insulating film 16A can be easily formed. Further, since the CVD method is excellent in step coverage, even if the bonding configuration between the electrode pad 9A and the pad bonding portion 52A is complicated, the moisture impermeable insulating film 16A can be made uniform by appropriately controlling the film forming conditions. Can be formed.
  • the bonding wire 5A and the electrode lead 4A overlap in a plan view as shown in FIG. 3B due to the low directivity of the thermal CVD method.
  • the moisture impervious insulating film 16A can be surrounded also on the back side of the hidden bonding wire 5A. As a result, the entire bonding wire 5A can be covered more easily.
  • FIG. 5 is a schematic cross-sectional view of a semiconductor device according to a modification of the semiconductor device shown in FIG. 6A is an enlarged view of a main part of a portion surrounded by a broken-line circle A in FIG. 6B is an enlarged view of a main part of a portion surrounded by a broken-line circle B in FIG.
  • FIGS. 5 is a schematic cross-sectional view of a semiconductor device according to a modification of the semiconductor device shown in FIG. 6A is an enlarged view of a main part of a portion surrounded by a broken-line circle A in FIG. 6B is an enlarged view of a main part of a portion surrounded by a broken-line circle B in FIG.
  • the entire electrode pad 9A, the entire side surface of the die pad 3A, the entire side surface of the electrode lead 4A in the resin package 6A, and the entire bonding wire 5A are covered with an integral moisture-impermeable metal film 43A.
  • the moisture impermeable metal film 43A is made of a metal material capable of preventing moisture permeation, and is made of, for example, nickel, palladium or the like, and preferably made of nickel.
  • the moisture impermeable metal film 43A is thinner than the surface protective film 7A, for example, 0.5 to 3 ⁇ m thick.
  • the moisture-impermeable metal film 43A does not cover the surface of the surface protective film 7A and is outside the pad bonding portion 52A in plan view.
  • the entire protruding electrode pad 9A and the entire surface of the pad bonding portion 52A are integrally covered.
  • the periphery of the bonding interface (pad bonding interface 17A) between the electrode pad 9A and the pad bonding portion 52A is covered with the moisture-impermeable metal film 43A without being exposed at all.
  • the moisture-impermeable metal film 43A is integrated with the entire surface 41A (lead plating layer) of the electrode lead 4A and the entire surface of the lead bonding portion 53A. Is covered.
  • the periphery of the bonding interface (lead bonding interface 19A) between the electrode lead 4A and the lead bonding portion 53A is covered with the moisture-impermeable metal film 43A without being exposed at all.
  • FIGS. 7A to 7E are schematic cross-sectional views for explaining the manufacturing method of the semiconductor device of FIG. 5 in the order of steps.
  • the same steps as in FIGS. 4A to 4C are performed, and the semiconductor chip 2A is die-bonded onto all the die pads 3A on the lead frame 20A, and all these semiconductor chips are bonded.
  • Each electrode pad 9A of 2A and the electrode lead 4A corresponding to each electrode pad 9A are connected by a bonding wire 5A.
  • the metal portion exposed in the semi-finished product of the semiconductor device 50A including the electrode pad 9A, the bonding wire 5A, and the electrode lead 4A is electrolessly plated.
  • the material nickel, palladium, etc.
  • FIG. 7E the same process as in FIG. 4E is performed. That is, all the semiconductor chips 2A on the lead frame 20A are collectively sealed by the resin package 6A, and the lead frame 20A is cut together with the resin package 6A. Thereby, the individual piece of the semiconductor device 50A shown in FIG. 5 is obtained. As described above, according to the semiconductor device 50A, the entire electrode pad 9A, the entire side surface of the die pad 3A, the entire side surface of the electrode lead 4A in the resin package 6A, and the entire bonding wire 5A are integrated with the moisture-impermeable metal film 43A. It is covered with.
  • the periphery of the bonding interface (pad bonding interface 17A) between the electrode pad 9A and the pad bonding portion 52A is covered with the moisture-impermeable metal film 43A without being exposed at all. Therefore, even if moisture enters the resin package 6A, the moisture can be blocked by the moisture-impermeable metal film 43A, so that contact between the pad bonding interface 17A and moisture can be suppressed. As a result, the progress of the corrosion of the electrode pad 9A can be suppressed, so that the electrical opening between the pad and the wire (electrical opening at the 1st junction) can be suppressed. Therefore, the connection reliability of the semiconductor device 50A can be improved.
  • the periphery of the bonding interface (lead bonding interface 19A) between the electrode lead 4A and the lead bonding portion 53A is covered with the moisture-impermeable metal film 43A without being exposed at all. Therefore, even if moisture enters the resin package 6A, the moisture can be blocked by the moisture-impermeable metal film 43A, so that contact between the lead bonding interface 19A and moisture can be suppressed. As a result, the connection reliability between the lead and the wire can be maintained.
  • the film that prevents moisture permeation is a metal film
  • an alloy is formed at the interface between the electrode pad 9A and / or the bonding wire 5A and the moisture impermeable metal film 43A, depending on the type of material used. Can be formed.
  • the film property of the moisture-impermeable metal film 43A can be improved.
  • the nickel film is an effective protective material against chemical corrosion and is low in cost. Furthermore, it is easy to make an alloy with aluminum or copper. Therefore, if a nickel film is used, the moisture-impermeable metal film 43A having excellent coating properties can be formed at low cost.
  • the QFN type semiconductor device is taken up.
  • the present invention for example, is a QFP (Quad Flat Package) type semiconductor device 80A as shown in FIG. 8 (in FIG. 8, 71 is a resin).
  • QFP Quad Flat Package
  • FIG. 8 71 is a resin
  • This can also be applied to an electrode lead 71A integrally including an inner lead 72A sealed with a package 6A and an outer lead 73A exposed from the resin package 6A.
  • the present invention can also be applied to other types of package type semiconductor devices such as SOP (Small Outline Package).
  • the moisture impermeable insulating film 16A can be formed using other thin film forming techniques such as a spin coating method in addition to the above-described CVD method. Further, the moisture impermeable insulating film 16A may integrally cover only the entire surface of the electrode pad 9A and the entire surface of the pad bonding portion 52A. In order to form such a moisture impermeable insulating film 16A, for example, an insulating material may be dropped onto the pad bonding portion 52A by a method such as a known potting technique after all wire bonding is completed.
  • the moisture impermeable metal film 43A is formed by the electroless plating method has been taken up, but the moisture impermeable metal film 43A can also be formed by the electrolytic plating method.
  • the bonding material 12A is made of a conductive paste
  • the moisture-impermeable metal film 43A is formed by electrolytic plating, the side surfaces of the bonding material 12A and the electrode leads 4A can be formed as in the semiconductor device 90A shown in FIG.
  • the surface 41A is also covered with the moisture impermeable metal film 43A.
  • Second Embodiment FIGS. 10 to 17 By the disclosure according to the second embodiment, in addition to the problem described in the above-mentioned “problem to be solved by the invention”, the second problem to the second background art described below can be solved.
  • (1) Second Background Art Semiconductor devices are normally distributed in a state where a semiconductor chip is sealed (packaged) with a bonding wire together with a resin. In the package, the electrode pad of the semiconductor chip and the electrode lead partially exposed from the resin package are electrically connected by a bonding wire. Therefore, the electrical connection between the semiconductor chip and the mounting substrate is achieved by connecting the electrode leads as external terminals to the wiring of the mounting substrate.
  • the bonding wire is connected to each of the electrode pad and the electrode lead using, for example, a wire bonder (not shown) provided with a capillary 91B shown in FIG.
  • the capillary 91B has a substantially cylindrical shape centered on a straight hole 94B through which the bonding wire 90B is inserted, and at the time of wire bonding, the bonding wire 90B is sent out from the tip of the straight hole 94B.
  • An end face of the capillary 91B is formed with an annular face part 93B that is substantially perpendicular to the longitudinal direction of the straight hole 94B and a chamfer part 95B that is recessed from the face part 93B in the longitudinal direction of the straight hole 94B.
  • the side surface 97B of the chamfer portion 95B is formed in a conical surface shape, and its cross-sectional shape extends linearly from the inner peripheral circle of the face portion 93B to the peripheral surface of the straight hole 94B.
  • a 1st junction which is a bond between a bonding wire and an electrode pad
  • an electric current is applied to the tip end of the bonding wire 90B held by the capillary 91B, and the heat of the spark generated thereby.
  • the wire material is melted.
  • the melted wire material becomes FAB (Free Air Ball) due to surface tension.
  • FAB Free Air Ball
  • the capillary 91B moves directly above the electrode pad 92B, it is lowered and the FAB contacts the electrode pad 92B.
  • an ultrasonic wave is applied to the FAB along the Y7 direction (hereinafter referred to as the ultrasonic wave application direction Y7) while a load is applied to the FAB by the capillary 91B.
  • the stress in the direction along the ultrasonic wave application direction Y7 is a portion in the chamfer portion 95B in the first bonding portion 96B (specifically, the plane of the hole diameter H and chamfer diameter CD of the capillary 91B). There is a case where it concentrates on a specific part (part between projection lines).
  • the stress concentrates on the electrode pad 92B and the interlayer insulating film 98B below the electrode pad 92B, and there is a possibility that the interlayer insulating film 98B is cracked and damaged.
  • damage that opposes along the ultrasonic wave application direction Y7 in the portion between the plane projection lines of the hole diameter H of the capillary 91B and the chamfer diameter CD See the lower diagram of FIG. 16).
  • FIG. 10 is a schematic cross-sectional view of a semiconductor device according to a second embodiment of the present invention.
  • 11 is an exploded plan view of the semiconductor device of FIG. 10 with the resin package removed.
  • 12A is an enlarged view of the vicinity of the electrode pad of FIG. 12B is a cross-sectional view taken along the cutting line BB in FIG. 12A.
  • 12C is a cross-sectional view taken along the cutting line CC of FIG. 12A.
  • the top view of the electrode pad in the state from which the bonding wire was removed is shown as a supplement.
  • the semiconductor device 1B is a semiconductor device to which SON (Small Outline Non-leaded) is applied.
  • the semiconductor device 1B electrically connects the semiconductor chip 2B, a die pad 3B that supports the semiconductor chip 2B, a plurality of electrode leads 4B disposed around the semiconductor chip 2B, and the semiconductor chip 2B and the electrode leads 4B.
  • a bonding wire 5B and a resin package 6B for sealing them are provided.
  • the semiconductor chip 2B has a square shape in plan view, and has, for example, a multilayer wiring structure in which a plurality of wiring layers are stacked with an interlayer insulating film interposed therebetween.
  • the thickness of the semiconductor chip 2B is, for example, 220 to 240 ⁇ m (preferably about 230 ⁇ m).
  • the surface 21B (one surface in the thickness direction) of the semiconductor chip 2B is covered with a surface protective film 7B.
  • a plurality of pad openings 8B for exposing the uppermost wiring layer in the multilayer wiring structure are formed in the surface protective film 7B.
  • the pad openings 8B have a quadrangular shape in plan view, and the same number is provided at a pair of edge portions facing each other in the semiconductor chip 2B.
  • Each pad opening 8B is arranged at equal intervals along the edge.
  • a part of the wiring layer is exposed as an electrode pad 9B of the semiconductor chip 2B from each pad opening 8B.
  • the uppermost wiring layer exposed as the electrode pad 9B is made of, for example, a metal material containing Al (aluminum), and specifically made of a metal material containing Al as a main component (for example, an Al—Cu alloy).
  • an interlayer insulating film 23B is formed to insulate the uppermost wiring layer from the wiring layer (lower wiring layer) below the uppermost wiring layer.
  • a back surface metal 10B including, for example, Au, Ni, Ag, or the like is formed on the back surface 22B (the other surface in the thickness direction) of the semiconductor chip 2B.
  • the die pad 3B is made of, for example, a metal thin plate (for example, Cu, 42 alloy (an alloy containing Fe-42% Ni)), and has a square shape (for example, about 2.7 mm square in plan view) larger than the semiconductor chip 2B.
  • the thickness of the die pad 3B is, for example, 190 to 210 ⁇ m (preferably about 200 ⁇ m)
  • a pad plating layer containing Ag or the like on the surface 31B (one surface in the thickness direction) of the die pad 3B. 11B is formed.
  • the semiconductor chip 2B and the die pad 3B are formed by interposing the bonding material 12B between the back surface 22B and the front surface 31B with the back surface 22B of the semiconductor chip 2B and the front surface 31B of the die pad 3B facing each other as a bonding surface. Are joined together. Thereby, the semiconductor chip 2B is supported by the die pad 3B in a posture in which the surface 21B is directed upward.
  • the bonding material 12B is made of a conductive paste such as a solder paste, for example.
  • a conductive paste such as a solder paste
  • an insulating paste such as a silver paste or an alumina paste can be applied as the bonding material 12B.
  • the back surface metal 10B and / or the pad plating layer 11B may be omitted.
  • the thickness of the bonding material 12B is, for example, 10 to 20 ⁇ m.
  • the back surface 32B (the other surface in the thickness direction) of the die pad 3B is exposed from the resin package 6B.
  • a solder plating layer 13B made of a metal material such as tin (Sn) or tin-silver alloy (Sn—Ag) is formed on the other exposed surface.
  • the electrode lead 4B is made of, for example, the same thin metal plate as the die pad 3B (for example, Cu, 42 alloy (including Fe-42% Ni etc.).
  • the electrode lead 4B is the electrode pad 9B among the four side surfaces of the die pad 3B.
  • each electrode lead 4B in the direction facing the die pad 3B is, for example, 240 to 260 ⁇ m (preferably about 250 ⁇ m).
  • a lead plating layer 14B containing Ag or the like is formed on the surface 41B (one surface in the thickness direction).
  • the back surface 42B (the other surface in the thickness direction) of the electrode lead 4B is exposed from the resin package 6B.
  • the bonding wire 5B is, for example, copper (for example, high-purity copper having a purity of 99.9999% (6N) or more, purity 99.99% (4N) or more, etc., and may contain a small amount of impurities), gold, and the like. Etc.
  • the bonding wire 5B has a cylindrical main body portion 51B extending linearly, and a pad bonding portion 52B and a lead bonding portion 53B that are formed at both ends of the main body portion 51B and bonded to the electrode pad 9B and the electrode lead 4B, respectively. is doing.
  • the main body 51B is curved in a parabolic shape that bulges upward from one end on the electrode pad 9B side to the outside of the semiconductor chip 2B, and is incident at an acute angle toward the surface 41B of the electrode lead 4B at the other end.
  • the pad bonding portion 52B is smaller than the electrode pad 9B in plan view.
  • the pad bonding portion 52B includes a substantially disc-shaped base portion 54B whose other side in the thickness direction contacts the surface of the electrode pad 9B, a mesa portion 55B as an intermediate portion formed on one side of the base portion 54, a mesa
  • the protrusion 55B protrudes from one side of the portion 55B and has a bell-shaped protrusion 56B integrally connected to one end of the main body 51B.
  • the surface of the convex pad bonding portion 52B (the surface formed by the upper surface 57B of the base portion 54B, the side surface 58B of the mesa portion 55B, and the side surface 59B of the protruding portion 56B) is formed in a smooth shape without corners. Specifically, the mesa portion 55B disposed in the middle of the pad joint portion 52B swells inwardly of the pad joint portion 52B with a uniform curvature over the entire circumference so as to decrease in diameter toward the one side. A curved side surface 58B having a non-linear cross section when cut perpendicular to the electrode pad 9B is provided.
  • the protrusion 56B on the upper side of the mesa portion 55B is a pad with a uniform curvature over the entire circumference so that the circular upper end of the mesa portion 55B becomes a curved line with respect to the side surface 58B of the mesa portion 55B and becomes smaller in diameter toward the one side. It has a side surface 59B that curves so as to bulge outward from the joint portion 52B.
  • the lower base portion 54B of the mesa portion 55B has a planar upper surface 57B in which tangent lines that contact the circular lower end of the mesa portion 55B are gathered over the entire circumference.
  • the surface of the pad joint portion 52B in which these surfaces 57B to 59B are continuous, is formed in a smooth shape without corners.
  • the pad bonding portion 52B having such a shape can be formed by, for example, a wire bonding method using the capillary 16B indicated by a broken line in FIG. 12 in the manufacturing process of the semiconductor device 1B.
  • a lead frame including a plurality of units integrally including the die pad 3B and the electrode lead 4B is transported in the X2 direction of FIG. 11 (hereinafter, the frame transport direction X2 (same in FIG. 12)),
  • the semiconductor device 1B is manufactured by performing processing such as mounting of the semiconductor chip 2B and wire bonding between the electrode pad 9B and the electrode lead 4B on the transported lead frame.
  • a wire bonder (not shown) having a capillary 16B is used.
  • the capillary 16B has a substantially cylindrical shape centered on a straight hole 17B through which the bonding wire 5B is inserted, and at the time of wire bonding, the bonding wire 5B is sent out from the tip of the straight hole 17B.
  • An end face of the capillary 16B is substantially perpendicular to the longitudinal direction of the straight hole 17B and is concentric with the straight hole 17B in plan view, and from the face part 18B to the straight hole 17B in the longitudinal direction.
  • a recessed chamfer portion 19B is formed.
  • the side surface 20B of the chamfer portion 19B is a curved line that is non-linear in sectional view and swells inwardly with a uniform curvature over the entire circumference from the inner circumference of the face portion 18B to the circumference of the straight hole 17B. Is formed.
  • the pad bonding portion 52B using the capillary 16B for example, first, an electric current is applied to the distal end portion (one end portion) of the bonding wire 5B held by the capillary 16B, whereby the distal end portion is applied. FAB (Free Air Ball) is formed. Next, after the capillary 16B is moved immediately above the electrode pad 9B, the capillary 16B is lowered while maintaining the parallelness between the electrode pad 9B and the face portion 18B, and the FAB comes into contact with the electrode pad 9B.
  • FAB Free Air Ball
  • an ultrasonic wave is applied along the Y2 direction (hereinafter referred to as the ultrasonic wave application direction Y2 (same in FIG. 12)) orthogonal to the frame transport direction X2, A part of the FAB spreads below the face part 18B to form the base part 54B, and the other part is pushed into the straight hole 17B to form the protruding part 56B.
  • the mesa portion 55B is formed by the remaining portion remaining in the chamfer portion 19B.
  • one end portion of the bonding wire 5B is bonded to the electrode pad 9B as the pad bonding portion 52B to form a 1st bond.
  • the mesa portion 55B is formed according to the shape of the side surface 20B of the chamfer portion 19B.
  • the cross-sectional shape when cut along is a line-symmetric hyperbola (curved line) with the perpendicular of the electrode pad 9B as the axis of symmetry.
  • the lead joint portion 53B has a wedge shape in a sectional view that is relatively thick at one end side close to the main body portion 51B and relatively thin toward the other end side far from the main body portion 51B.
  • the surface 21B and the entire side surface 28B of the semiconductor chip 2B, the surface 31B and the entire side surface of the die pad 3B, the surface 41B of the electrode lead 4B, and the resin package 6B The entire side surface and the entire bonding wire 5B are covered with an integral moisture-impermeable insulating film 24B.
  • a known material such as an epoxy resin can be applied as the resin package 6B.
  • the resin package 6B has an outer shape of the semiconductor device 1B and is formed in a substantially rectangular parallelepiped shape.
  • the resin package 6B has a planar size of, for example, about 4 mm square, and a thickness of, for example, about 0.60 to 0.70 mm, preferably about 0.65 mm.
  • the pad bonding portion 52B of the bonding wire 5B is formed using the capillary 16B having the chamfer portion 19B having the side surface 20B (curved surface) that swells inward of the straight hole 17B. Is done.
  • the side surface 58B of the mesa portion 55B of the pad bonding portion 52B has a cross-sectional shape when cut along the ultrasonic wave application direction Y2, and is a line-symmetric hyperbola (curved line) with the perpendicular of the electrode pad 9B as the axis of symmetry. It is formed to become.
  • the side surface of the portion formed according to the shape of the chamfer portion 19B of the capillary 16B in the pad bonding portion 52B is outward from the plane indicated by the broken line a in FIG. 12 or the pad bonding portion 52B indicated by the broken line b. If the curved surface swells, stress may concentrate on a specific location of the mesa portion 55B.
  • the stress applied to the mesa portion 55B of the pad bonding portion 52B during the formation of the pad bonding portion 52B It is possible to disperse the entire side surface 58B of the mesa portion 55B without concentrating on the specific portion of the mesa portion 55B.
  • the stress applied to the electrode pad 9B can be relieved, so that the occurrence of damage in the interlayer insulating film 23B below the electrode pad 9B can be suppressed. That is, as shown in FIGS. 12B and 12C, in the semiconductor device 1B, no conspicuous damage occurs in the interlayer insulating film 23B in a state where the bonding wires 5B are removed.
  • the side surface 58B of the mesa portion 55B is formed as a curved surface that is curved with a uniform curvature over the entire circumference, the stress applied to the mesa portion 55B can be efficiently dispersed throughout the side surface 58B of the mesa portion 55B. Can do. Therefore, the stress applied to the electrode pad 9B can be further relaxed.
  • the bonding wire 5B is made of copper, copper is harder than gold and hardly deforms. Therefore, in forming the pad bonding portion 52B, it is necessary to make the load and the ultrasonic wave larger than in the case of the gold wire. There is.
  • the stress applied to the mesa portion 55B of the pad bonding portion 52B becomes larger than that in the case of using a gold wire, and when the large stress is applied to the electrode pad 9B, not only the interlayer insulating film 23B is damaged but also the semiconductor chip. There is a possibility that a large damage such as a crack occurs in 2B.
  • the shape of the side surface 58B of the mesa portion 55B as described above can effectively relieve the stress even when a large stress is applied. Therefore, damage to the interlayer insulating film 23B and generation of cracks in the semiconductor chip 2B can be suppressed.
  • the second embodiment of the present invention has been described above, the second embodiment may be modified as follows.
  • the side surface 20B of the chamfer portion 19B has a non-linear curved line in the cross-sectional shape over the entire circumference, but as shown in FIGS. 13A to 13C, a part thereof is a curved line. And the rest may be linear.
  • the ultrasonic wave in the first bonding may be applied along the Y4 direction (hereinafter referred to as the ultrasonic wave application direction Y4) intersecting the curved line-shaped portion on the side surface 20B.
  • the cross-sectional shape when cut along the ultrasonic wave application direction Y4 is cut in a side surface (curved surface) 43 having a curved line shape and a direction intersecting the ultrasonic wave application direction Y4 (for example, the frame conveying direction X4).
  • a side surface (plane) 44 having a linear cross-sectional shape is formed in the mesa portion 55B.
  • the side surface of the mesa portion 55B that is non-linear in sectional view need not be curved, and for example, as shown in FIG. Side surface 45B may be sufficient, and as shown in FIG. 15, the cross-sectional shape may be the side surface 46B of a linear waveform (for example, triangular waveform etc.).
  • the side surface 45B and the side surface 46B can be formed by a capillary 16B including a chamfer portion 19B in which a side surface 20B corresponding to these shapes is formed.
  • Y5 and Y6 indicate the ultrasonic wave application directions Y5 and Y6, respectively
  • X5 and X6 indicate the frame conveyance directions X5 and X6, respectively.
  • the bonding wire 5B is exemplified by the moisture impermeable insulating film 24B.
  • the moisture impermeable insulating film 24B may not be provided.
  • the SON type semiconductor device is taken up.
  • the present invention is not limited to other types such as QFN (Quad Flat Non-leaded), QFP (Quad Flat Package), and SOP (Small Outline Package). It can also be applied to a package type semiconductor device. ⁇ Third Embodiment FIGS.
  • a capillary made of a ceramic base material having a thermal conductivity of 3 to 5 W / m ⁇ K is generally used. Therefore, in order to prevent the wire from being melted and to stably form the FAB, it is necessary to form the FAB having a diameter about 2.5 times the wire diameter. For this reason, when a thick copper wire is used for an electrode pad with a narrow pitch, there arises a problem such that the FAB protrudes from the electrode pad during bonding. Therefore, the wire diameter of the copper wire to be used is obtained by calculating back from the pitch of the electrode pad and the FAB diameter appropriate for the pitch, and it is necessary to make it relatively thin when joining to the electrode pad with a narrow pitch. As a result, there is a problem that the excellent thermal conductivity and electrical conductivity of the copper wire cannot be effectively utilized.
  • the invention according to the third embodiment provides a semiconductor device capable of improving the thermal conductivity and electrical conductivity of the bonding wire at low cost by using a bonding wire made of copper.
  • a semiconductor device manufacturing method capable of stably forming a metal ball having a relatively small diameter at the tip of the bonding wire when bonding the bonding wire made of copper and the electrode pad.
  • the purpose is. (3) Disclosure of Specific Embodiment
  • FIG. 18 is a schematic bottom view of a semiconductor device according to a third embodiment of the present invention.
  • FIG. 19 is a schematic cross-sectional view of a semiconductor device according to the third embodiment of the present invention.
  • FIG. 20 is an enlarged view of a portion surrounded by a broken-line circle in FIG.
  • FIG. 21 is a conceptual diagram for obtaining the volume of the pad bonding portion.
  • the semiconductor device 1C is a semiconductor device to which QFN (Quad Flat Non-leaded) is applied.
  • the semiconductor device 1C electrically connects the semiconductor chip 2C, the die pad 3C that supports the semiconductor chip 2C, the plurality of electrode leads 4C arranged around the semiconductor chip 2C, and the semiconductor chip 2C and the electrode lead 4C.
  • a bonding wire 5C and a resin package 6C for sealing them are provided.
  • the semiconductor chip 2C has a square shape in plan view, and has, for example, a multilayer wiring structure in which a plurality of wiring layers are stacked with an interlayer insulating film interposed therebetween.
  • the thickness of the semiconductor chip 2C is, for example, 220 to 240 ⁇ m (preferably about 230 ⁇ m).
  • the surface 21C (one surface in the thickness direction) of the semiconductor chip 2C is covered with a surface protective film 7C as shown in FIG.
  • a plurality of pad openings 8C for exposing the uppermost wiring layer in the multilayer wiring structure are formed in the surface protective film 7C.
  • the pad openings 8C have a square shape in plan view, and the same number is provided at each edge of the semiconductor chip 2C.
  • the pad openings 8C are arranged at equal intervals along each side of the semiconductor chip 2C. A part of the wiring layer is exposed as an electrode pad 9C of the semiconductor chip 2C from each pad opening 8C.
  • the uppermost wiring layer exposed as the electrode pad 9C is made of, for example, a metal material containing Al (aluminum), and specifically made of a metal material containing Al as a main component (eg, Al—Cu alloy).
  • a back metal 10C including, for example, Au, Ni, Ag, or the like is formed.
  • the die pad 3C is made of, for example, a metal thin plate (for example, Cu, 42 alloy (an alloy containing Fe-42% Ni)), and has a square shape larger than the semiconductor chip 2C in plan view (for example, about 2.7 mm square in plan view).
  • the thickness of the die pad 3C is, for example, 190 to 210 ⁇ m (preferably about 200 ⁇ m)
  • a pad plating layer containing Ag or the like on the surface 31C (one surface in the thickness direction) of the die pad 3C. 11C is formed.
  • the semiconductor chip 2C and the die pad 3C are formed by interposing the bonding material 12C between the back surface 22C and the front surface 31C in a state where the back surface 22C of the semiconductor chip 2C and the front surface 31C of the die pad 3C face each other as a bonding surface. Are joined together. As a result, the semiconductor chip 2C is supported by the die pad 3C with the surface 21C facing upward.
  • the bonding material 12C is made of a conductive paste such as a solder paste, for example.
  • a conductive paste such as a solder paste
  • an insulating paste such as a silver paste or an alumina paste can be applied as the bonding material 12C.
  • the back surface metal 10C and / or the pad plating layer 11C may be omitted.
  • the thickness of the bonding material 12C is, for example, 10 to 20 ⁇ m.
  • the back surface 32C (the other surface in the thickness direction) of the die pad 3C is exposed from the resin package 6C.
  • a solder plating layer 13C made of a metal material such as tin (Sn) or tin-silver alloy (Sn—Ag) is formed on the other exposed surface.
  • the electrode lead 4C is made of, for example, the same thin metal plate as the die pad 3C (for example, Cu, 42 alloy (including Fe-42% Ni, etc.).
  • the electrode leads 4C opposed to the respective side surfaces of the die pad 3C are arranged at equal intervals in a direction parallel to the opposed side surfaces.
  • each electrode lead 4C in the direction facing the die pad 3C is, for example, 240 to 260 ⁇ m (preferably about 250 ⁇ m), and Ag or the like is provided on the surface 41C (one surface in the thickness direction) of the electrode lead 4C. 14C of lead plating layers containing are formed.
  • the back surface 42C (the other surface in the thickness direction) of the electrode lead 4C is exposed from the resin package 6C.
  • the bonding wire 5C is made of copper (for example, high-purity copper having a purity of 99.9999% (6N) or higher, purity of 99.99% (4N) or higher, etc., and may contain a small amount of impurities).
  • the bonding wire 5C includes a cylindrical main body portion 51C extending linearly, and a pad bonding portion 52C and a lead bonding portion 53C that are formed at both ends of the main body portion 51C and bonded to the electrode pad 9C and the electrode lead 4C, respectively. is doing.
  • the main body 51C is curved in a parabolic shape that bulges upward from one end on the electrode pad 9C side to the outside of the semiconductor chip 2C, and is incident at an acute angle toward the surface 41C of the electrode lead 4C at the other end.
  • the pad bonding portion 52C is smaller than the electrode pad 9C in plan view.
  • the pad bonding portion 52C has a substantially cylindrical base portion 54C whose other side in the thickness direction contacts the surface of the electrode pad 9C, and a substantially umbrella-like shape that protrudes from one side of the base portion 54C and has a tip connected to one end of the main body portion 51C. It has a convex shape in a cross-sectional view integrally including the protruding portion 55C.
  • the ratio (V / (D w ) 3 ) of the volume V of the pad bonding portion 52C to the cube of the wire diameter D w of the main body portion 51C (the diameter of the main body portion 51C) is 1.8 to 5.6.
  • the volume V of the pad joint 52C determine the volume V b and Ryakukasa shaped volume V p of the protrusion 55C of the substantially cylindrical base portion 54C as an approximation, be determined by adding them approximations Can do.
  • the volume V b of the base portion 54C as shown in FIG. 21, the base portion 54C conceptually diameter D b, and a cylindrical height H b, can be calculated as an approximation on the basis of the volume of the cylinder. Therefore, it can be expressed as V b ⁇ (D b / 2) 2 ⁇ H b .
  • the volume V p of the protruding portion 55C is shown in FIG. 21 because the protruding portion 55C has a substantially umbrella shape in which the top portion of the cone is formed in a columnar shape whose axis is the height direction with the cone as a base.
  • a conical height H p can be determined as an approximation on the basis of the volume of the cone. Therefore, it can be expressed as V p ⁇ ⁇ (D p / 2) 2 ⁇ H p / 3.
  • the lead joint portion 53C has a wedge shape in a sectional view that is relatively thick at one end side close to the main body portion 51C and relatively thin toward the other end side far from the main body portion 51C.
  • the entire surface 21C and side surface 28C of the semiconductor chip 2C, the entire surface 31C and side surface of the die pad 3C, the surface 41C of the electrode lead 4C, and the resin package 6C The entire side surface and the entire bonding wire 5C are covered with an integral moisture-impermeable insulating film 25C.
  • a known material such as an epoxy resin can be applied as the resin package 6C.
  • the resin package 6C forms the outer shape of the semiconductor device 1C and is formed in a substantially rectangular parallelepiped shape.
  • the resin package 6C has a planar size of, for example, about 4 mm square and a thickness of, for example, about 0.60 to 0.70 mm, and preferably about 0.65 mm.
  • 22A to 22E are schematic cross-sectional views for explaining the manufacturing method of the semiconductor device shown in FIG. 19 in the order of steps.
  • a lead frame 20C including a plurality of units integrally including the die pad 3C and the electrode lead 4C is prepared. 22A to 22E, the overall view of the lead frame 20C is omitted, and only one unit of the die pad 3C and the electrode lead 4C necessary for mounting one semiconductor chip 2C are shown.
  • metal plating such as Ag is applied to the surface of the lead frame 20C by a plating method. Thereby, the pad plating layer 11C and the lead plating layer 14C are formed simultaneously.
  • the semiconductor chip 2C is die-bonded to all the die pads 3C on the lead frame 20C via the bonding material 12C.
  • the bonding wire 5C is bonded by a wire bonder (not shown) including the capillary 23C.
  • the capillary 23C provided in the wire bonder is made of a material having a thermal conductivity of 15 to 45 W / m ⁇ K, preferably 17 to 43 W / m ⁇ K. Specifically, it is made of polycrystalline ruby (thermal conductivity is, for example, about 17 to 19 W / m ⁇ K) or single crystal ruby (thermal conductivity is, for example, about 41 to 43 W / m ⁇ K).
  • the capillary 23C has a substantially cylindrical shape formed around a straight hole 17C through which the bonding wire 5C is inserted, and the bonding wire 5C is sent out from the tip of the straight hole 17C during wire bonding.
  • An end face of the capillary 23C is substantially perpendicular to the longitudinal direction of the straight hole 17C, is concentric with the straight hole 17C in plan view, and extends from the face part 18C to the longitudinal direction of the straight hole 17C.
  • a recessed chamfer portion 19C is formed.
  • the side surface 16C of the chamfer portion 19C is formed in a conical surface shape that connects the inner peripheral circle of the face portion 18C and the peripheral surface of the straight hole 17C. Therefore, the side surface 16C is linear in a sectional view, and in this embodiment, the apex angle (chamfer angle) is 90 °, for example.
  • a current is applied to the tip (one end) of the bonding wire 5C held by the capillary 23C, so that a spherical FAB 24C (Free Air Ball) is formed at the tip.
  • the application time of the current depending on the diameter D f of FAB24C, is set to the appropriate length.
  • the applied ultrasonic wave is an output value of the apparatus, for example, 120 kHz, 50 to 120 mA.
  • the projecting portion 55C is formed with a conical surface having a planar shape in cross section along the side surface 16C of the chamfer portion 19C. Therefore, when the calculation of the volume V p of the protrusion 55C described above, instead of the diameter D p of the cone can be used the diameter of the chamfer portion 19C (chamfer diameter) CD, also when chamfer angle is 90 ° Can use CD / 2 instead of the height H p .
  • the capillary 23C rises to a certain height and moves directly above the electrode lead 4C. Then, as shown in FIG. 22C, the capillary 23C descends again, and the bonding wire 5C comes into contact with the electrode lead 4C. At that time, a load (white arrow in FIG. 22C) and an ultrasonic wave (zigzag line in FIG. 22C) and an ultrasonic wave (zigzag line in FIG. 22C) are applied from the capillary 23C to the bonding wire 5C. Is deformed and joined to the electrode lead 4C (formation of the stitch bond 26C and the tail bond 27C).
  • the capillary 23C is raised, and the bonding wire 5C is torn off from the position of the tail bond 27C in a state where a fixed length tail is secured from the tip of the capillary 23C.
  • the other end of the bonding wire 5C that has been stitch-bonded remains as the lead bonding portion 53C on the electrode lead 4C to form a 2nd bond.
  • FIG. 22D the same steps as in FIGS. 22A to 22C are performed, and the electrode pads 9C of all the semiconductor chips 2C and the electrode leads 4C corresponding to the electrode pads 9C are bonded. Connected by wire 5C.
  • a moisture impermeable insulating film 25C is formed by the same method as in FIG. 4D.
  • the lead frame 20C is set in a molding die, and all the semiconductor chips 2C are collectively sealed together with the lead frame 20C by the resin package 6C. .
  • solder plating layers 13C and 15C are formed on the back surface 32C of the die pad 3C and the back surface 42C of the electrode lead 4C exposed from the resin package 6C.
  • the lead frame 20C is cut into the size of each semiconductor device 1C together with the resin package 6C, thereby obtaining individual pieces of the semiconductor device 1C shown in FIG.
  • the capillary 23C made of a material having a thermal conductivity of 15 to 45 W / m ⁇ K is used when forming the FAB 24C of the bonding wire 5C made of copper.
  • the FAB 24C having a relatively small diameter such that the diameter D f (D f / D w ) is 1.5 to 2.2 times the wire diameter D w of the main body 51C of the bonding wire 5C can be stabilized.
  • the wire diameter D w 25 ⁇ m
  • the FAB 24C having D f / D w of 1.5 or more can be formed more stably.
  • V f V by calculating the volume V f of the FAB 24C and the volume V of the pad bonding portion 52C.
  • FAB 24C diameter D f 60 ⁇ m
  • capillary 23C chamfer diameter CD 66 ⁇ m
  • chamfer angle 90 °
  • pad joint 52C base 54C diameter D b 76 ⁇ m
  • pad joint 52C base 54C Height H b 18 ⁇ m
  • V ⁇ (D b / 2) 2 ⁇ H b ⁇ + ⁇ (D p / 2) 2 ⁇ H p / 3 ⁇ .
  • the error of these volumes is 6189 ⁇ m 3, which is about 5% of these volumes.
  • the volume V of the pad bonding portion 52C is an approximate value. Therefore, by calculating the volume V of the pad bonding portion 52C, the volume V f of the FAB 24C used for forming the pad bonding portion 52C can be obtained.
  • the thermal conductivity and electrical conductivity of the bonding wire 5C can be improved.
  • the copper wire is used, cost can be reduced compared with the case where a gold wire is used.
  • the applied current I during FAB24C formation the more wire diameter D w of the main body portion 51C is large, because it is set to a large value, it is possible to efficiently form a FAB24C closer to a true sphere.
  • the third embodiment of the present invention has been described above, the third embodiment may be modified as follows.
  • the QFN type semiconductor device is taken up.
  • the present invention is applied to other types of package type semiconductor devices such as QFP (Quad Flat Package), SOP (Small Outline Package), and the like. You can also.
  • the bonding wire 5C is illustrated as being covered with the moisture-impermeable insulating film 25C.
  • the third object for solving the third problem described above is achieved.
  • the moisture impermeable insulating film 25C may not be provided.
  • this invention is not limited by the following Example.
  • each bonding wire was scanned with an electron beam using a scanning electron microscope (SEM), and information detected thereby was subjected to image processing to obtain an SEM image.
  • SEM scanning electron microscope
  • FIG. 24 the number shown at the upper left of each SEM image indicates the number of bonding wires in the mode.
  • “168/200” in the true sphere mode indicates that among the 200 bonding wires, there were 168 bonding wires in which the shape of the FAB was in the true sphere mode.
  • (Type of shape mode) True sphere FAB is a true sphere, and its center is located on the axis of the bonding wire.
  • FAB has a true spherical shape, but its center is located slightly shifted from the axis of the bonding wire.
  • Club The FAB has a shape similar to a golf club head.
  • Unmelted The bonding wire was not sufficiently melted and FAB could not be formed.
  • Example 5 a capillary having a thermal conductivity of 43.0 W / m ⁇ K made of single crystal ruby was used.
  • the invention according to the fourth embodiment is to provide a wire bonding method capable of suppressing the bonding failure of the copper bonding wire to the electrode pad and a semiconductor device manufactured using the method. It is aimed.
  • FIG. 287 is a schematic bottom view of a semiconductor device according to a fourth embodiment of the present invention.
  • FIG. 288 is a schematic cross-sectional view of a semiconductor device according to the fourth embodiment of the present invention.
  • FIG. 289 is an enlarged view of a portion surrounded by a broken-line circle in FIG.
  • the semiconductor device 1D is a semiconductor device to which QFN (Quad Flat Non-leaded) is applied.
  • the semiconductor device 1D electrically connects the semiconductor chip 2D, the die pad 3D that supports the semiconductor chip 2D, the plurality of electrode leads 4D disposed around the semiconductor chip 2D, and the semiconductor chip 2D and the electrode lead 4D.
  • a bonding wire 5D and a resin package 6D for sealing them are provided.
  • the semiconductor chip 2D has a square shape in plan view, and has, for example, a multilayer wiring structure in which a plurality of wiring layers are stacked with an interlayer insulating film interposed therebetween.
  • the thickness of the semiconductor chip 2D is, for example, 220 to 240 ⁇ m (preferably about 230 ⁇ m).
  • a surface 21D (one surface in the thickness direction) of the semiconductor chip 2D is covered with a surface protective film 7D as shown in FIG.
  • a plurality of pad openings 8D for exposing the uppermost wiring layer in the multilayer wiring structure are formed in the surface protective film 7D.
  • the pad openings 8D have a square shape in plan view, and the same number is provided at each edge of the semiconductor chip 2D.
  • Each pad opening 8D is arranged at equal intervals along each side of the semiconductor chip 2D.
  • a part of the wiring layer is exposed as an electrode pad 9D of the semiconductor chip 2D from each pad opening 8D.
  • the uppermost wiring layer exposed as the electrode pad 9D is made of, for example, a metal material containing Al (aluminum), and specifically made of a metal material containing Al as a main component (eg, Al—Cu alloy).
  • a back surface metal 10D including, for example, Au, Ni, Ag, or the like is formed on the back surface 22D (the other surface in the thickness direction) of the semiconductor chip 2D.
  • the die pad 3D is made of, for example, a thin metal plate (for example, Cu, 42 alloy (an alloy containing Fe-42% Ni)), and has a square shape (for example, about 2.7 mm square in plan view) larger than the semiconductor chip 2D.
  • the thickness of the die pad 3D is, for example, 190 to 210 ⁇ m (preferably about 200 ⁇ m)
  • a pad plating layer containing Ag or the like on the surface 31D (one surface in the thickness direction) of the die pad 3D. 11D is formed.
  • the semiconductor chip 2D and the die pad 3D are formed by interposing the bonding material 12D between the back surface 22D and the front surface 31D with the back surface 22D of the semiconductor chip 2D and the front surface 31D of the die pad 3D facing each other as a bonding surface. Are joined together. Thus, the semiconductor chip 2D is supported by the die pad 3D with the surface 21D facing upward.
  • the bonding material 12D is made of a conductive paste such as a solder paste, for example.
  • a conductive paste such as a solder paste
  • an insulating paste such as a silver paste or an alumina paste can be applied as the bonding material 12D.
  • the back surface metal 10D and / or the pad plating layer 11D may be omitted.
  • the thickness of the bonding material 12D is, for example, 10 to 20 ⁇ m.
  • the back surface 32D (the other surface in the thickness direction) of the die pad 3D is exposed from the resin package 6D.
  • a solder plating layer 13D made of a metal material such as tin (Sn) or tin-silver alloy (Sn—Ag) is formed on the other exposed surface.
  • the electrode lead 4D is made of, for example, the same thin metal plate as the die pad 3D (for example, Cu, 42 alloy (including Fe-42% Ni, etc.).
  • the electrode leads 4D facing each side surface of the die pad 3D are arranged at equal intervals in a direction parallel to the facing side surface.
  • each electrode lead 4D in the direction facing the die pad 3D is, for example, 390 to 410 ⁇ m (preferably about 400 ⁇ m)
  • the surface 41D (one surface in the thickness direction) of the electrode lead 4D has Ag or the like.
  • a lead plating layer 14 ⁇ / b> D containing is formed.
  • the back surface 42D (the other surface in the thickness direction) of the electrode lead 4D is exposed from the resin package 6D.
  • a solder plating layer 15D made of a metal material such as tin (Sn) or tin-silver alloy (Sn—Ag) is formed.
  • the bonding wire 5D is made of copper (for example, high-purity copper having a purity of 99.9999% (6N) or more, purity 99.99% (4N) or more, and may contain a small amount of impurities).
  • the bonding wire 5D has a cylindrical main body portion 51D extending linearly, and a pad bonding portion 52D and a lead bonding portion 53D formed at both ends of the main body portion 51D and bonded to the electrode pad 9D and the electrode lead 4D, respectively. is doing.
  • the main body 51D curves in a parabolic shape that bulges upward from one end on the electrode pad 9D side to the outside of the semiconductor chip 2D, and is incident at an acute angle toward the surface 41D of the electrode lead 4D at the other end.
  • the pad bonding portion 52D is smaller than the electrode pad 9D in plan view.
  • the pad bonding portion 52D has a substantially disc-shaped base portion 54D whose other side in the thickness direction contacts the surface of the electrode pad 9D, and a substantially umbrella shape that protrudes from one side of the base portion 54D and has a tip connected to one end of the main body portion 51D. This is a convex shape in sectional view integrally including the protrusion 55D.
  • the base portion 54D is curved such that the side surface 56D swells outward in the radial direction from the outer periphery of the other surface (a back surface 57D of the base portion 54D) having a substantially circular shape in plan view that contacts the electrode pad 9D. Therefore, the base portion 54D surrounds the bonding region 91D of the substantially circular electrode pad 9D that is in contact with the back surface 57D and bonded to the base portion 54D in a plan view, and the bonding region 91D and is not in contact with the base portion 54D. It overlaps with the substantially annular peripheral region 92D.
  • a protruding portion 93D is formed in which the material of the electrode pad 9D is pushed up and raised by the FAB 24D (described later) when the bonding wire 5D is bonded.
  • the protruding portion 93D does not float from the surface 94D of the electrode pad 9D and is in contact with the surface 94D.
  • the lead joint portion 53D has a wedge shape in a sectional view that is relatively thick at one end side close to the main body portion 51D and relatively thin toward the other end side far from the main body portion 51D.
  • the entire surface 21D and side surface 28D of the semiconductor chip 2D, the entire surface 31D and side surface of the die pad 3D, the surface 41D of the electrode lead 4D, and the resin package 6D The entire side surface and the entire bonding wire 5D are covered with an integral moisture-impermeable insulating film 25D.
  • a known material such as an epoxy resin can be applied as the resin package 6D.
  • the resin package 6D forms the outer shape of the semiconductor device 1D and is formed in a substantially rectangular parallelepiped shape.
  • the resin package 6D has a planar size of, for example, about 4 mm square, and a thickness of, for example, about 0.80 to 0.90 mm, preferably about 0.85 mm.
  • 30A to 30E are schematic cross-sectional views for explaining the manufacturing method of the semiconductor device shown in FIGS. 27 and 28 in the order of steps.
  • a lead frame 20D including a plurality of units integrally including the die pad 3D and the electrode lead 4D is prepared.
  • 30A to 30E the overall view of the lead frame 20D is omitted, and only one unit of the die pad 3D and the electrode lead 4D necessary for mounting one semiconductor chip 2D are shown.
  • metal plating such as Ag is applied to the surface of the lead frame 20D by a plating method. Thereby, the pad plating layer 11D and the lead plating layer 14D are formed simultaneously.
  • the semiconductor chip 2D is die-bonded to all the die pads 3D on the lead frame 20D via the bonding material 12D.
  • the bonding wire 5D is bonded by a wire bonder (not shown) including the capillary 23D.
  • the capillary 23D provided in the wire bonder has a substantially cylindrical shape with a straight hole 17D through which the bonding wire 5D is inserted at the center. At the time of wire bonding, the bonding wire 5D is sent out from the tip of the straight hole 17D.
  • An end face of the capillary 23D is substantially perpendicular to the longitudinal direction of the straight hole 17D and is concentric with the straight hole 17D in plan view, and from the face part 18D to the longitudinal direction of the straight hole 17D.
  • a recessed chamfer part 19D is formed.
  • the side surface 16D of the chamfer portion 19D is formed in a conical surface shape that connects the inner peripheral circle of the face portion 18D and the peripheral surface of the straight hole 17D. Therefore, the side surface 16D is linear in a sectional view, and in this embodiment, the apex angle (Chamfer angle) is set to 90 °, for example.
  • a current is applied to the tip (one end) of the bonding wire 5D held by the capillary 23D, thereby forming a spherical FAB 24D (Free Air Ball) at the tip.
  • the application time of the current depending on the diameter D f of FAB24D a target is set to the appropriate length.
  • FIG. 30B (i) After the capillary 23D moves directly above the electrode pad 9D, it is lowered and the FAB 24D comes into contact with the electrode pad 9D. At that time, a load (a white arrow in FIG. 30B (i)) and an ultrasonic wave (a zigzag line in FIG. 30B (i)) are applied from the capillary 23D to the FAB 24D.
  • the first time for example, 1 to 5 msec, preferably 3 msec
  • a relatively large load is applied, and then a relatively small load is applied for a second time longer than the first time (eg, 2 to 20 msec).
  • the ultrasonic wave is not applied at the same time as a relatively large load but immediately after the application of a relatively large load (for example, after 1 msec), and then the load is applied.
  • the applied ultrasonic wave is an output value of the apparatus, for example, 120 kHz, 50 to 120 mA. Note that the ultrasonic wave may be applied until the FAB 24D is pressed down (for example, while the FAB 24D is being lowered).
  • the application of a load and an ultrasonic wave is complete
  • the application of the ultrasonic wave is finished first, and then the application of the load is finished.
  • a part of the FAB 24D spreads below the face portion 18D to form the base portion 54D, and the remaining portion is pushed into the straight hole 17D while remaining in the chamfer portion 19D to form the protruding portion 55D. Is done.
  • one end portion of the bonding wire 5D is bonded to the electrode pad 9D as the pad bonding portion 52D, thereby forming a 1st bond.
  • the capillary 23D rises to a certain height and moves immediately above the electrode lead 4D. Then, as shown in FIG. 30C, the capillary 23D descends again, and the bonding wire 5D contacts the electrode lead 4D. At this time, a load (white arrow in FIG. 30C) and an ultrasonic wave (zigzag line in FIG. 30C) and an ultrasonic wave (zigzag line in FIG. 30C) are applied from the capillary 23D to the bonding wire 5D according to the shape of the face portion 18D of the capillary 23D. Is deformed and joined to the electrode lead 4D (formation of the stitch bond 26D and the tail bond 27D).
  • the capillary 23D is raised, and the bonding wire 5D is torn off from the position of the tail bond 27D in a state where a tail having a fixed length is secured from the tip of the capillary 23D.
  • the other end of the bonding wire 5D that has been stitch-bonded remains as the lead bonding portion 53D on the electrode lead 4D to form a 2nd bond.
  • FIG. 30D the same processes as in FIGS. 30A to 30C are performed, and the electrode pads 9D of all the semiconductor chips 2D and the electrode leads 4D corresponding to the electrode pads 9D are bonded. Connected by wire 5D.
  • a moisture impermeable insulating film 25D is formed by the same method as in FIG. 4D.
  • the lead frame 20D is set in a molding die, and all the semiconductor chips 2D are sealed together with the lead frame 20D by the resin package 6D. .
  • solder plating layers 13D and 15D are formed on the back surface 32D of the die pad 3D and the back surface 42D of the electrode lead 4D exposed from the resin package 6D.
  • the lead frame 20D is cut into the size of each semiconductor device 1D together with the resin package 6D, thereby obtaining individual pieces of the semiconductor device 1D shown in FIG.
  • the FAB 24D is subjected to ultrasonic vibration while pressing the FAB 24D against the electrode pad 9D.
  • a constant load and ultrasonic waves are not applied to the FAB 24D for the same time, but as shown in FIG. 30B (ii), the FAB 24D descends and contacts the electrode pad 9D.
  • a relatively large load is applied during a first time (initial pressing), and an ultrasonic wave is applied during the first time while a relatively large load is applied. Therefore, during this first time period, the FAB 24D can be effectively deformed into the shape of the pad bonding portion 52D.
  • the bonding wire 5D can be bonded to the electrode pad 9D with excellent strength by ultrasonic waves applied with a relatively small load.
  • the pad is spread by the metal ball.
  • so-called excessive splash occurs in which the above material floats from the surface of the electrode pad and protrudes outward. For example, referring to FIG. 27 to FIG. 29, as shown in FIG. 31, an excessive splash 95D that floats outward from the peripheral region 92D of the electrode pad 9D may occur.
  • the protruding portion 93D in which the material of the electrode pad 9D is spread by the FAB 24D and protrudes upward is simply raised from the surface 94D of the electrode pad 9D. It is possible to prevent lifting from the surface 94D.
  • the electrode pad 9D is made of a metal material containing aluminum, such as the semiconductor device 1D, excessive splash is likely to occur when a copper wire is used.
  • excessive splash can be effectively suppressed by using the wire bonding method of this embodiment.
  • the fourth embodiment of the present invention has been described above, the fourth embodiment may be modified as follows.
  • the QFN type semiconductor device is taken up.
  • the present invention is applied to other types of package type semiconductor devices such as QFP (Quad Flat Package), SOP (Small Outline Package), and the like. You can also.
  • the bonding wire 5D is illustrated as being covered with the moisture-impermeable insulating film 25D.
  • the fourth object for solving the fourth problem described above is achieved.
  • the moisture impermeable insulating film 25D may not be provided.
  • an experiment was performed on the fourth embodiment.
  • this invention is not limited by the following Example. ⁇ Example 1> A copper bonding wire with a wire diameter of 25 ⁇ m was held by a capillary, and a FAB with a diameter of 60 ⁇ m was produced at the tip.
  • the capillary holding the FAB was moved directly above the aluminum electrode pad and lowered at a stroke with respect to the electrode pad so that the FAB collided with the electrode pad.
  • a load of 130 g was instantaneously applied to the FAB, and the magnitude was maintained for 3 msec.
  • the load applied to the FAB was instantaneously reduced to 30 g, and the magnitude was maintained for 9 msec.
  • the ultrasonic wave was not applied until the FAB contacted the electrode pad, and was applied instantaneously at 90 mA 1 msec after the application of the load of 130 g, and then the magnitude was maintained for 11 msec. Then, the application of the load and the ultrasonic wave was finished at the same time.
  • the ultrasonic wave was applied instantaneously at 130 mA simultaneously with the application of a load of 60 g, and then the magnitude was maintained for 6 msec. Then, the application of the load and the ultrasonic wave was finished at the same time.
  • a semiconductor device is normally distributed in a state where a semiconductor chip is sealed (packaged) with a bonding wire together with a resin.
  • the electrode pad of the semiconductor chip and the electrode lead partially exposed from the resin package are electrically connected by a bonding wire.
  • electrical connection between the semiconductor chip and the mounting substrate is achieved.
  • gold wires are mainly used as bonding wires that connect electrode pads and electrode leads.
  • copper wires that are less expensive than gold wires has been studied in order to reduce the use of expensive gold.
  • energy is first applied to the tip of the wire held by the capillary of the wire bonder, and the wire is heated by the spark heat generated thereby. The material is melted. The melted wire material becomes FAB (Free Air Ball) due to surface tension.
  • FAB Free Air Ball
  • FIG. 37 is a schematic cross-sectional view of a semiconductor device according to a fifth embodiment of the present invention.
  • the semiconductor device 1E is a semiconductor device to which QFN (Quad FlatleadNon-leaded) is applied.
  • the semiconductor device 1E electrically connects the semiconductor chip 2E, the die pad 3E that supports the semiconductor chip 2E, the plurality of electrode leads 4E arranged around the semiconductor chip 2E, and the semiconductor chip 2E and the electrode lead 4E.
  • a bonding wire 5E and a resin package 6E for sealing them are provided.
  • the semiconductor chip 2E has a quadrangular shape in plan view, and has a multilayer wiring structure in which a plurality of wirings are stacked via an interlayer insulating film.
  • the multilayer wiring structure of the semiconductor chip 2E will be described in detail later with reference to FIG. 38 and FIG.
  • the thickness of the semiconductor chip 2E is, for example, 220 to 240 ⁇ m (preferably about 230 ⁇ m).
  • the surface 21E (one surface in the thickness direction) of the semiconductor chip 2E is covered with a surface protective film 7E (see FIG. 38) described later.
  • a part of the wiring (third wiring 28E described later) of the multilayer wiring structure is exposed as an electrode pad 9E from a pad opening 8E described later.
  • a back surface metal 10E including, for example, Au, Ni, Ag, or the like is formed on the back surface 22E (the other surface in the thickness direction) of the semiconductor chip 2E.
  • the die pad 3E is made of, for example, a metal thin plate (for example, Cu, 42 alloy (an alloy containing Fe-42% Ni)), and has a square shape (for example, about 2.7 mm square in plan view) larger than the semiconductor chip 2E.
  • the thickness of the die pad 3E is, for example, 190 to 210 ⁇ m (preferably about 200 ⁇ m)
  • a pad plating layer containing Ag or the like on the surface 31E (one surface in the thickness direction) of the die pad 3E. 11E is formed.
  • the semiconductor chip 2E and the die pad 3E have the bonding material 12E interposed between the back surface 22E and the front surface 31E in a state where the back surface 22E of the semiconductor chip 2E and the front surface 31E of the die pad 3E face each other as a bonding surface. Are joined together. Thereby, the semiconductor chip 2E is supported by the die pad 3E with the surface 21E facing upward.
  • the bonding material 12E is made of a conductive paste such as a solder paste, for example.
  • a conductive paste such as a solder paste
  • an insulating paste such as a silver paste or an alumina paste can be applied as the bonding material 12E.
  • the back surface metal 10E and / or the pad plating layer 11E may be omitted.
  • the thickness of the bonding material 12E is, for example, 10 to 20 ⁇ m.
  • the back surface 32E (the other surface in the thickness direction) of the die pad 3E is exposed from the resin package 6E.
  • a solder plating layer 13E made of a metal material such as tin (Sn) or tin-silver alloy (Sn—Ag) is formed on the other exposed surface.
  • the electrode lead 4E is made of, for example, the same thin metal plate as the die pad 3E (for example, Cu, 42 alloy (including Fe-42% Ni etc.).
  • the electrode lead 4E has both sides in each direction orthogonal to each side surface of the die pad 3E.
  • the electrode leads 4E facing each side surface of the die pad 3E are disposed at equal intervals in a direction parallel to the facing side surface.
  • the length of the electrode lead 4E is, for example, 240 to 260 ⁇ m (preferably about 250 ⁇ m)
  • a lead plating layer 14E containing Ag or the like is formed on the surface 41E (one surface in the thickness direction) of the electrode lead 4E. Has been.
  • solder plating layer 15E made of a metal material such as tin (Sn) or tin-silver alloy (Sn—Ag) is formed.
  • Bonding wire 5E is made of copper (for example, high-purity copper having a purity of 99.9999% (6N) or more, purity 99.99% (4N) or more, and may contain a small amount of impurities).
  • the bonding wire 5E includes a cylindrical main body portion 51E extending linearly, and a pad bonding portion 52E and a lead bonding portion 53E formed at both ends of the main body portion 51E and bonded to the electrode pad 9E and the electrode lead 4E, respectively. is doing.
  • the main body 51E curves in a parabolic shape that bulges upward from one end on the electrode pad 9E side to the outside of the semiconductor chip 2E, and is incident at an acute angle toward the surface 41E of the electrode lead 4E at the other end.
  • the lead joint portion 53E has a wedge shape in a sectional view that is relatively thick at one end side close to the main body portion 51E and relatively thin as it reaches the other end side far from the main body portion 51E.
  • the entire surface 21E and side surface 37E of the semiconductor chip 2E, the entire surface 31E and side surface of the die pad 3E, the surface 41E of the electrode lead 4E, and the resin package 6E The entire side surface and the entire bonding wire 5E are covered with an integral moisture-impermeable insulating film 36E.
  • a known material such as an epoxy resin can be applied.
  • the resin package 6E has an outer shape of the semiconductor device 1E and is formed in a substantially rectangular parallelepiped shape.
  • the size of the resin package 6E is about 4 mm square, for example, and the thickness is about 0.60 to 0.70 mm, preferably about 0.65 mm.
  • FIG. 38 is a cross-sectional view of a principal part of the semiconductor chip, and is an enlarged view of a portion surrounded by a broken-line circle in FIG.
  • FIG. 39 is a plan view of the electrode pad shown in FIG.
  • the semiconductor chip 2E is formed on the respective surfaces of the semiconductor substrate 16E, the first to third interlayer insulating films 17E to 19E and the first to third interlayer insulating films 17E to 19E stacked in order on the semiconductor substrate 16E.
  • first to third barrier layers 23E to 25E and a surface protective film 7E covering the surface 21E of the semiconductor chip 2E are provided.
  • the semiconductor substrate 16E is made of silicon, for example.
  • the first to third interlayer insulating films 17E to 19E are made of, for example, silicon oxide.
  • a first wiring 26E is formed on the first interlayer insulating film 17E via a first barrier layer 23E.
  • a second wiring 27E is formed on the second interlayer insulating film 18E via the second barrier layer 24E.
  • a third wiring 28E is formed on the third interlayer insulating film 19E via a third barrier layer 25E.
  • the first to third wirings 26E to 28E are made of a metal material that is softer than the materials of the first to third barrier layers 23E to 25E, specifically, a metal material containing Al (aluminum). It is made of a metal material mainly composed of Al (for example, Al—Cu alloy).
  • the third wiring 28E is formed between the uppermost interlayer insulating film (third interlayer insulating film 19E) and the surface protective film 7E by being covered with the surface protective film 7E.
  • the third wiring 28E has a quadrangular shape in plan view (for example, a quadrangular shape of 120 ⁇ m ⁇ 120 ⁇ m).
  • the thickness of the third wiring 28E is, for example, 5000 mm or more, and preferably 7000 to 28000 mm.
  • a pad opening 8E for exposing the third wiring 28E as an electrode pad 9E is formed in the surface protective film 7E covering the third wiring 28E.
  • the second wiring 27E is formed between the second interlayer insulating film 18E and the third interlayer insulating film 19E by being covered with the third interlayer insulating film 19E.
  • the second wiring 27E is formed in a predetermined pattern. For example, it is formed in a pattern that does not overlap the electrode pad 9E in plan view.
  • the thickness of the second wiring 27E is, for example, 3000 to 9000 mm.
  • the first wiring 26E is formed between the first interlayer insulating film 17E and the second interlayer insulating film 18E by being covered with the second interlayer insulating film 18E.
  • the first wiring 26E is formed in a predetermined pattern.
  • the first wiring 26E immediately below the electrode pad 9E, includes a plurality of linear portions 29E extending in parallel with each other, and a connecting portion 30E that alternately connects one end portion and the other end portion of the adjacent linear portions 29E. And is formed in a twist pattern that bends in a substantially S shape.
  • one electrode pad 9E (third wiring 28E) faces the plurality of straight portions 29E and the sandwiched portion 20E sandwiched between the straight portions 29E in the second interlayer insulating film 18E.
  • the intervals between the adjacent straight portions 29E are all the same, for example, specifically 2 to 10 ⁇ m.
  • the thickness of the first wiring 26E is, for example, 3000 to 9000 mm. Note that the patterns of the first to third wirings 26E to 28E can be appropriately changed according to the design rule of the semiconductor chip 2E, and are not limited to the patterns described above.
  • the first to third barrier layers 23E to 25E are made of, for example, titanium (TiN), titanium nitride (TiN), tungsten nitride (TiW), and a laminated structure thereof.
  • the thickness of the first to third barrier layers 23E to 25E is smaller than the thickness of the first to third wirings 26E to 28E, for example, 500 to 2000 mm.
  • the pad bonding portion 52E of the bonding wire 5E bonded to the electrode pad 9E is smaller than the electrode pad 9E in plan view.
  • the pad bonding portion 52E has a disk-like base portion 54E whose one side in the thickness direction contacts the surface of the electrode pad 9E, and a bell-like shape that protrudes from the other side of the base portion 54E and whose tip is connected to one end of the main body portion 51E. It has a convex shape in sectional view integrally including the protruding portion 55E.
  • the area of the first wiring 26E that overlaps the bonding region 33E between the bonding wire 5E and the electrode pad 9E is equal to the area S of the bonding region 33E. It is 26.8% or less, preferably 0 to 25%.
  • the area of the first wiring 26E that overlaps the junction region 33E is 26.8% or less of the area of the junction region 33E. Therefore, the facing area between the second and third barrier layers 24E and 25E and the first wiring 26E immediately below the electrode pad 9E is relatively small. Therefore, for example, even when the bonding wire 5E and the electrode pad 9E are bonded, even if the second and third barrier layers 24E and 25E are pressed toward the first wiring 26E, the first wiring 26E and the second and second wirings due to the pressing are used.
  • Deformation of the three interlayer insulating films 18E and 19E hardly occurs, and concentration of stress on the second and third barrier layers 24E and 25E due to such deformation can be prevented. As a result, the occurrence of cracks in the second and third barrier layers 24E and 25E can be prevented, and the reliability of the semiconductor device 1E can be improved.
  • the first wiring 26E includes a plurality of linear portions 29E extending in parallel with each other, and these are arranged at equal intervals.
  • the overlapping area of the plurality of straight line portions 29E is the sum of the overlapping areas of the respective straight line portions 29E, and the total is 26.8% or less of the area of the junction region 33E. is there. Therefore, the overlapping area of each straight line portion 29E is less than 26.8% of the area of the junction region 33E.
  • One electrode pad 9E (third wiring 28E) is opposed to the plurality of straight portions 29E and the sandwiched portion 20E sandwiched between the straight portions 29E in the second interlayer insulating film 18E.
  • the plurality of straight line portions 29E each overlapping area of which is less than 26.8% of the area of the junction region 33E, are opposed to the junction region 33E in the electrode pad 9E in a striped manner. . Therefore, when the second and third barrier layers 24E and 25E are pressed toward the first wiring 26E, the amount of deformation of the first wiring 26E and the second and third interlayer insulating films 18E and 19E due to the pressing is suppressed to be small. be able to. As a result, stress concentration at a specific location in the second and third barrier layers 24E and 25E can be suppressed. Therefore, generation of cracks in the second and third barrier layers 24E and 25E can be further prevented.
  • the fifth embodiment of the present invention has been described above, the fifth embodiment may be modified as follows.
  • the pattern of the first and second wirings 26E and 27E below the electrode pad 9E is appropriately changed as long as the area of the wiring overlapping the bonding region 33E is 26.8% or less of the area S of the bonding region 33E. can do.
  • the first wiring 26E is formed in a pattern that does not overlap with the electrode pad 9E in plan view, and the second wiring 27E has a plurality of straight lines extending in parallel to each other.
  • the part 34E and the connecting part 35E that alternately communicates one end part and the other end part of the adjacent linear part 34E may be provided, and the part 34E may be formed in a twist pattern that is bent in a substantially S shape.
  • both the first and second wirings 26E and 27E may be formed in a distorted pattern.
  • vias that are electrically connected to the first to third wirings 26E to 28E may be formed in the first to third interlayer insulating films 17E to 19E.
  • the semiconductor device 1E having a three-layer wiring structure is taken as an example.
  • the wiring structure of the semiconductor device is a two-layer structure, a four-layer structure, a five-layer structure, and a five-layer structure or more. Also good.
  • the QFN type semiconductor device is taken up.
  • the present invention is not limited to SON (Small Outline Non-leaded), QFP (Quad Flat Package), SOP (Small Outline Package), etc. It can also be applied to various types of semiconductor devices.
  • the bonding wire 5E is covered with the moisture impermeable insulating film 36E.
  • the moisture impermeable insulating film 36E may not be provided.
  • Example 1 to 3 and Comparative Examples 1 to 6> For each example and each comparative example, a multilayer wiring structure shown in FIG. 43 was formed on a semiconductor substrate. In FIG. 43, portions indicated by 1st, 2nd and 3rd are interlayer insulating films made of silicon oxide, which are sequentially stacked on a semiconductor substrate. Further, a Ti / TiN barrier layer was interposed between the upper and lower adjacent interlayer insulating films. Moreover, the electrode pad and the wiring were formed using aluminum. Moreover, in all of each Example and each comparative example, three types with electrode pads of 28000 mm, 15000 mm, and 5000 mm were produced.
  • a copper bonding wire having a wire diameter of 25 ⁇ m was held by a capillary, and a FAB having a diameter of 60 ⁇ m was produced at the tip.
  • the capillary holding the FAB was moved immediately above the electrode pad and lowered at a stroke with respect to the electrode pad to cause the FAB to collide with the electrode pad.
  • a load of 130 g and an ultrasonic wave (120 kHz) of 210 mA were applied to the FAB. Thereby, the bonding wire was joined to the electrode pad.
  • a semiconductor device includes a semiconductor chip on which a plurality of electrode pads are formed, and a plurality of electrode leads arranged so as to surround the semiconductor chip. Each electrode pad and each electrode lead are electrically connected one-to-one by one bonding wire. The semiconductor chip, the electrode lead, and the bonding wire are sealed (packaged) with a resin so that a part of the electrode lead is exposed.
  • gold wires are mainly used as bonding wires, but in recent years, the use of copper wires that are less expensive than gold wires has been studied in order to reduce the use of expensive gold.
  • the number and arrangement pattern of the electrode pads on the semiconductor chip are first recognized by a wire bonder.
  • the tip of the wire held by the capillary is melted by the heat of the spark to form a FAB (Free Air Ball).
  • FAB Free Air Ball
  • the FAB is brought into contact with the electrode pad, and a load and an ultrasonic wave are applied to the FAB by the capillary, whereby the FAB is deformed according to the tip shape of the capillary to form a 1st junction.
  • the capillary moves from the electrode pad to the electrode lead, thereby forming a wire loop extending between the pad and the lead. Then, the bonding wire is brought into contact with the electrode lead, and a load and ultrasonic waves are applied to the bonding wire by the capillary, so that the bonding wire is deformed according to the face shape of the capillary and bonded to the electrode lead (stitch bond and Tail bond formation).
  • the capillary is lifted from the electrode lead, and the bonding wire is cut from the position of the tail bond in a state where a certain length of tail is secured from the tip of the capillary.
  • the other end of the bonding wire that has been stitch-bonded remains on the electrode lead to form a 2nd junction.
  • the copper wire is cooled by the influence of forming gas (a gas for suppressing copper oxidation) or the like at the time of recognition of the electrode pad, and further away from the heater. For this reason, the ambient temperature environment is not stable, and a FAB having a diameter smaller than that of the FAB after the second cycle is formed. Therefore, there arises a problem that only the diameter and thickness of the first bonding portion of the bonding wire bonded in the first cycle are smaller than the diameter and thickness of the first bonding portion of the other bonding wires.
  • forming gas a gas for suppressing copper oxidation
  • the FAB in the first cycle in advance while the temperature environment around the copper wire is stable, prior to the recognition of the electrode pad, not immediately after the recognition of the electrode pad.
  • the temperature environment around the copper wire is relatively stable immediately after the end of the last cycle of the previous wire bonding.
  • FIG. 44 is a schematic cross-sectional view of a semiconductor device according to a sixth embodiment of the present invention. 45 is an exploded plan view of the semiconductor device of FIG. 44 with the resin package removed.
  • the semiconductor device 1F is a semiconductor device to which SON (SmallSOutline Non-leaded) is applied.
  • the semiconductor device 1F electrically connects the semiconductor chip 2F, the die pad 3F that supports the semiconductor chip 2F, the plurality of electrode leads 4F arranged around the semiconductor chip 2F, and the semiconductor chip 2F and the electrode leads 4F.
  • a bonding wire 5F and a resin package 6F for sealing them are provided.
  • the semiconductor chip 2F has a square shape in plan view, and has, for example, a multilayer wiring structure in which a plurality of wiring layers are stacked with an interlayer insulating film interposed therebetween.
  • the thickness of the semiconductor chip 2F is, for example, 220 to 240 ⁇ m (preferably about 230 ⁇ m).
  • the surface 21F (one surface in the thickness direction) of the semiconductor chip 2F is covered with the surface protective film 7F.
  • any two directions orthogonal to each other are defined as an X direction and a Y direction, and further, a direction orthogonal to both of these directions (that is, the surface)
  • the present embodiment will be described assuming that the direction perpendicular to 21F is the Z direction.
  • a plurality of pad openings 8F for exposing the uppermost wiring layer in the multilayer wiring structure are formed in the surface protective film 7F.
  • the pad openings 8F have a square shape in plan view, and the same number is provided on a pair of edge portions facing each other in the semiconductor chip 2F.
  • Each pad opening 8F is arranged at equal intervals along the edge.
  • a part of the wiring layer is exposed as an electrode pad 9F (joining target) of the semiconductor chip 2F from each pad opening 8F.
  • the uppermost wiring layer exposed as the electrode pad 9F is made of, for example, a metal material containing Al (aluminum), and specifically made of a metal material containing Al as a main component (eg, Al—Cu alloy).
  • a back surface metal 10F including, for example, Au, Ni, Ag, or the like is formed on the back surface 22F (the other surface in the thickness direction) of the semiconductor chip 2F.
  • the die pad 3F is made of, for example, a metal thin plate (for example, Cu, 42 alloy (an alloy containing Fe-42% Ni)), and has a square shape (for example, about 2.7 mm square in plan view) larger than the semiconductor chip 2F.
  • the thickness of the die pad 3F is, for example, 190 to 210 ⁇ m (preferably about 200 ⁇ m)
  • a pad plating layer containing Ag or the like on the surface 31F (one surface in the thickness direction) of the die pad 3F. 11F is formed.
  • the semiconductor chip 2F and the die pad 3F are formed by interposing a bonding material 12F between the back surface 22F and the front surface 31F in a state where the back surface 22F of the semiconductor chip 2F and the front surface 31F of the die pad 3F face each other as a bonding surface. Are joined together. Thereby, the semiconductor chip 2F is supported by the die pad 3F with the surface 21F facing upward.
  • the bonding material 12F is made of a conductive paste such as a solder paste, for example.
  • a conductive paste such as a solder paste
  • an insulating paste such as a silver paste or an alumina paste can be applied as the bonding material 12F.
  • the back surface metal 10F and / or the pad plating layer 11F may be omitted.
  • the thickness of the bonding material 12F is, for example, 10 to 20 ⁇ m.
  • the back surface 32F (the other surface in the thickness direction) of the die pad 3F is exposed from the resin package 6F.
  • a solder plating layer 13F made of a metal material such as tin (Sn) or tin-silver alloy (Sn—Ag) is formed on the other exposed surface.
  • the electrode lead 4F is made of, for example, the same thin metal plate as the die pad 3F (for example, Cu, 42 alloy (including Fe-42% Ni etc.).
  • the electrode lead 4F is the electrode pad 9F among the four side surfaces of the die pad 3F. The same number of electrodes are provided on both sides in the direction orthogonal to the two side surfaces on which the semiconductor chip 2 is disposed, so that they are disposed around the semiconductor chip 2F.
  • the electrode leads 4F are arranged at equal intervals in the direction parallel to the opposing side surfaces, and the length of each electrode lead 4F in the direction facing the die pad 3F is, for example, 450 to 550 ⁇ m (preferably about 500 ⁇ m).
  • a lead plating layer 14F containing Ag or the like is formed on the surface 41F (one surface in the thickness direction).
  • the back surface 42F (the other surface in the thickness direction) of the electrode lead 4F is exposed from the resin package 6F.
  • a solder plating layer 15F made of a metal material such as tin (Sn), tin-silver alloy (Sn—Ag) is formed on the exposed back surface 42F.
  • Bonding wire 5F is made of copper (for example, high-purity copper having a purity of 99.9999% (6N) or higher, purity of 99.99% (4N) or higher, etc., and may contain a small amount of impurities).
  • the bonding wires 5F are provided in the same number as the electrode pads 9F and the electrode leads 4F, and electrically connect the electrode pads 9F and the electrode leads 4F on a one-to-one basis.
  • Each bonding wire 5F includes a cylindrical main body portion 51F extending linearly, and a pad bonding portion 52F and a lead bonding portion 53F that are formed at both ends of the main body portion 51F and bonded to the electrode pad 9F and the electrode lead 4F, respectively.
  • the main body 51F is curved in a parabolic shape that bulges upward from one end on the electrode pad 9F side to the outside of the semiconductor chip 2F, and is incident at an acute angle toward the surface 41F of the electrode lead 4F at the other end.
  • the lead joint portion 53F has a wedge shape in cross-section that is relatively thick at one end side close to the main body portion 51F and relatively thin as it reaches the other end side far from the main body portion 51F.
  • the surface 21F and the entire side surface 28F of the semiconductor chip 2F, the surface 31F and the entire side surface of the die pad 3F, the surface 41F of the electrode lead 4F, and the resin package 6F The entire side surface and the entire bonding wire 5F are covered with an integral moisture-impermeable insulating film 25F.
  • a known material such as an epoxy resin can be applied as the resin package 6F.
  • the resin package 6F has an outer shape of the semiconductor device 1F and is formed in a substantially rectangular parallelepiped shape.
  • the resin package 6F has a planar size of, for example, about 4 mm square, and a thickness of, for example, about 0.80 to 0.90 mm, preferably about 0.85 mm.
  • 46 is a main-portion cross-sectional view of the semiconductor chip, and is an enlarged view of a portion surrounded by a broken-line circle in FIG. 47 is an enlarged plan view of the electrode pad shown in FIG.
  • the pad bonding portion 52F is smaller than the electrode pad 9F in plan view.
  • the pad bonding portion 52F has a substantially disk-shaped base portion 54F whose one side in the thickness direction contacts the surface of the electrode pad 9F, and a bell-like shape that protrudes from the other side of the base portion 54F and has a tip connected to one end of the main body portion 51F. It has a convex shape in sectional view integrally including the protruding portion 55F.
  • the base portion 54F is curved such that the side surface 56F swells outward in the radial direction from the outer periphery of the other surface (the back surface 57F of the base portion 54F) that is substantially circular in plan view and that contacts the electrode pad 9F.
  • the diameter of the most bulged portion (the diameter of the base portion 54F) in the base portion 54F as the bonding portion of the bonding wire 5F to the electrode pad 9F is substantially the same in each of the X direction and the Y direction.
  • the diameter Dx and the diameter Dy in the Y direction are 70 to 80 ⁇ m.
  • the thickness Tz (the height in the Z direction) of the base portion 54F is, for example, 15 to 20 ⁇ m.
  • the variation in the volume V of each base portion 54F with respect to the average AVE of the volumes V of all the base portions 54F is preferably within ⁇ 15%. Is within ⁇ 10%. Specifically, the ratio of the absolute value of the difference between the average AVE and the volume V to the average AVE (that is, (average AVE ⁇ volume V) / average AVE ⁇ 100 (%)) is 15 (%) or less.
  • V Dx ⁇ Dy ⁇ Tz.
  • the diameter Dw of the main body 51F (the diameter of the bonding wire 5F) is, for example, 28 to 38 ⁇ m.
  • 48A to 48E are schematic sectional views showing manufacturing steps of the semiconductor device shown in FIG. In order to manufacture the semiconductor device 1F described above, for example, first, a lead frame 20F including a plurality of units integrally including a die pad 3F and electrode leads 4F is prepared. 48A to 48E, the overall view of the lead frame 20F is omitted, and only one unit of die pad 3F and electrode lead 4F necessary for mounting one semiconductor chip 2F are shown.
  • metal plating such as Ag is performed on the surface of the lead frame 20F by a plating method. Thereby, the pad plating layer 11F and the lead plating layer 14F are formed simultaneously.
  • the semiconductor chip 2F is die-bonded to all the die pads 3F on the lead frame 20F via the bonding material 12F.
  • wire bonding is performed on the plurality of semiconductor chips 2F one by one in order by a wire bonder (not shown) including the capillary 23F.
  • the capillary 23F provided in the wire bonder has a substantially cylindrical shape formed around the straight hole 17F through which the bonding wire 5F is inserted, and the bonding wire 5F is sent out from the tip of the straight hole 17F during wire bonding.
  • An end face of the capillary 23F is substantially perpendicular to the longitudinal direction of the straight hole 17F and is concentric with the straight hole 17F in a plan view, and from the face part 18F to the straight hole 17F in the longitudinal direction.
  • a recessed chamfer portion 19F is formed.
  • the side surface 16F of the chamfer portion 19F is formed in a conical surface shape that connects the inner peripheral circle of the face portion 18F and the peripheral surface of the straight hole 17F. Accordingly, the side surface 16F is linear in a sectional view, and in this embodiment, the apex angle (chamfer angle) is 90 °, for example.
  • a step of forming FAB (Free Air Ball) at the tip (one end) of the bonding wire 5F (FAB forming step), a step of bonding FAB to the electrode pad 9F (1st bonding) Step), a step of bonding the bonding wire 5F extending from the FAB to the electrode lead 4F (2nd bonding step), and a step of cutting the bonding wire 5F from the capillary 23F (cutting step) are repeated in this order.
  • the number and arrangement pattern of the electrode pads 9F of the semiconductor chip 2F on which wire bonding is performed first are recognized by the wire bonder (recognition process).
  • the energy represented by the value (I 1 ⁇ t 1 ) obtained by multiplying the applied current I 1 by the applied time t 1 is used as the first energy E 1 for forming the FAB 24F as a bonding wire.
  • the flow rate of the forming gas supplied to the wire bonder (not shown) is set to an appropriate size according to the target diameter Df of the FAB 24F.
  • the forming gas is a gas for suppressing the oxidation of the bonding wire 5F and includes, for example, N 2 and H 2 .
  • FIG. 48B After the capillary 23F moves directly above the electrode pad 9F, it is lowered and the FAB 24F comes into contact with the electrode pad 9F. At that time, a load (white arrow in FIG. 48B) and ultrasonic waves (zigzag line in FIG. 48B) are applied from the capillary 23F to the FAB 24F.
  • the applied load and the applied ultrasonic wave are set to appropriate sizes according to the wire diameter Dw of the main body 51F, the target diameter (Dx and Dy) and the thickness (Tz) of the base 54F.
  • the capillary 23F rises to a certain height and moves immediately above the electrode lead 4F. Then, as shown in FIG. 48C, the capillary 23F descends again, and the bonding wire 5F contacts the electrode lead 4F. At that time, a load (white arrow in FIG. 48C) and an ultrasonic wave (zigzag line in FIG. 48C) and an ultrasonic wave (zigzag line in FIG. 48C) are applied from the capillary 23F to the bonding wire 5F, depending on the shape of the face portion 18F of the capillary 23F. Is deformed and joined to the electrode lead 4F (formation of the stitch bond 26F and the tail bond 27F), thereby forming a lead joint portion 53F as a 2nd joint.
  • the capillary 23F is raised, and the bonding wire 5F is torn off from the position of the tail bond 27F in a state where a tail having a fixed length is secured from the tip of the capillary 23F.
  • the FAB formation process FIG. 48A
  • the 1st joining process FIG. 48B
  • the 2nd joining process FIG. 48C
  • the cutting process FIG. 48D
  • the second energy E 2 for forming the FAB 24F is, for example, that the first energy E 1 in the first cycle is 105 to 115% of the second energy E 2 , preferably 108 It is set to be -112%.
  • the applied current I 2 applied to the tip (one end) of the bonding wire 5F is 40 mA
  • the application time t 2 is 792 ⁇ sec
  • I 2 60 mA
  • the time t 2 913 ⁇ sec
  • application time t 2 1056 ⁇ sec.
  • the flow rate of the forming gas supplied to the wire bonder (not shown) is set to the same magnitude as the flow rate of the forming gas in the first cycle, for example. Then, after the end of wire bonding to the first semiconductor chip 2F, the number and arrangement pattern of the electrode pads 9F of the second semiconductor chip 2F are recognized by the wire bonder (recognition process). Next, as in the case of the first semiconductor chip 2F, the FAB formation process (FIG. 48A), the first bonding process (FIG. 48B), the second bonding process (FIG. 48C), and the cutting process (FIG. 48D) are performed a plurality of times in this order ( By repeating a plurality of cycles), all the electrode pads 9F of the second semiconductor chip 2F and the electrode leads 4F are connected by the bonding wires 5F.
  • wire bonding in which the recognition process, the FAB formation process, the first bonding process, the second bonding process, and the cutting process are repeated a plurality of times. Is done.
  • a moisture impermeable insulating film 25F is formed by the same method as in FIG. 4D. After the moisture impermeable insulating film 25F is formed, the lead frame 20F is set in a molding die, and all the semiconductor chips 2F are sealed together with the lead frame 20F by the resin package 6F.
  • solder plating layers 13F and 15F are formed on the back surface 32F of the die pad 3F and the back surface 42F of the electrode lead 4F exposed from the resin package 6F. Finally, by using a dicing saw, the lead frame 20F is cut into the size of each semiconductor device 1F together with the resin package 6F, thereby obtaining individual pieces of the semiconductor device 1F shown in FIG.
  • the first energy E 1 (applied current I 1 ⁇ application time t applied to the bonding wire 5F during the first cycle FAB formation step. 1 ) is made higher than the second energy E 2 (applied current I 2 ⁇ applied time t 2 ) applied to the bonding wire 5F in the FAB forming process after the second cycle.
  • I 1 is set to the same value as I 2 and t 1 is made longer than t 2 . Therefore, the temperature environment around the bonding wire 5F can be stabilized in the first cycle. As a result, a relatively large FAB 24F can be formed in the first cycle.
  • the diameter Df of the FAB 24F in the first cycle and the diameter Df of the FAB 24F in the second and subsequent cycles can be made substantially the same.
  • variation in the diameter Df of the FAB 24F can be suppressed throughout the entire cycle.
  • the FAB formation process, the first bonding process, the second bonding process, and the cutting process are performed a plurality of times in a series of processes, whereby wire bonding is performed.
  • the FAB 24F manufactured in each cycle is promptly bonded to the electrode pad 9F without being left for a while. Therefore, since the oxidation of the FAB 24F can be suppressed, it is possible to suppress a bonding wire connection failure to the electrode pad 9F.
  • the sixth embodiment of the present invention has been described above, the sixth embodiment may be modified as follows.
  • the FAB 24F bonding target is the electrode pad 9F has been taken up.
  • the FAB 24F bonding target may be, for example, the electrode lead 4F or the electrode pad 9F. Or a stud bump formed on the electrode lead 4F or the like.
  • the SON type semiconductor device is taken up.
  • the present invention is not limited to other methods such as QFN (Quad Flat Non-leaded), QFP (Quad Flat Package), and SOP (Small Outline Package). It can also be applied to various types of semiconductor devices.
  • the bonding wire 5F is illustrated as being covered with the moisture-impermeable insulating film 25F.
  • the moisture impermeable insulating film 25F may not be provided.
  • Example 1 A semiconductor chip having 144 electrode pads was die-bonded on a die pad of a lead frame having 144 electrode leads.
  • a copper bonding wire having a wire diameter of 30 ⁇ m is held by a capillary and a current I 1 of 60 mA is applied to the tip of the wire while supplying a forming gas at a rate of 0.3 L / min, thereby applying 913 ⁇ sec (t 1 ) to the FAB.
  • FAB forming step the capillary holding the FAB was moved immediately above the electrode pad and lowered at a stroke with respect to the electrode pad to cause the FAB to collide with the electrode pad. At this time, a load and ultrasonic waves were applied to the FAB. Thereby, the bonding wire was bonded to the electrode pad as a pad bonding portion (1st bonding step).
  • the capillary was lifted and moved immediately above the electrode lead, and then the capillary was lowered with respect to the electrode lead, thereby causing the bonding wire to collide with the electrode pad.
  • a load and ultrasonic waves were applied to the bonding wire.
  • stitch bonds and tail bonds were formed on the bonding wires and bonded to the electrode leads (2nd bonding step).
  • the capillary was raised, and the bonding wire was cut from the position of the tail bond in a state where a fixed length tail was secured from the tip of the capillary (cutting step). Thereafter, the cycle consisting of the FAB forming process, the 1st bonding process, the 2nd bonding process, and the cutting process is repeated 14 times in succession, so that 15 electrode pads and 15 electrode leads are bonded to each other by a bonding wire. Connected one-on-one.
  • the base part diameters Dx and Dy (diameters in the X and Y directions) and the base part thickness Tz (the height in the Z direction) of each pad joint part formed as described above were measured.
  • the measured values of Dx, Dy and Tz are shown in Table 2 below.
  • the variation of the volume V of each base portion with respect to the average of the volumes V of all the base portions was calculated. The results are shown in Table 2. Further, the distribution of the diameters Dx and Dy of the base portion is shown in FIG. Further, the distribution of the thickness Tz of the base portion is shown in FIG.
  • the X and Y directions are arbitrary two directions orthogonal to each other among a plurality of directions along the surface of the semiconductor chip, and the Z direction is a direction orthogonal to both the X and Y directions (that is, the direction of the semiconductor chip).
  • Dx, Dy, and Tz of the base part after the 2nd cycle were diameter Dx: 73.9 micrometers, diameter Dy: 75.2 micrometers, and thickness Tz: 14.9 micrometers.
  • Dx, Dy, and Tz of the base portion in the first cycle were a diameter Dx: 74.1 ⁇ m, a diameter Dy: 75.1 ⁇ m, and a thickness Tz: 15.0 ⁇ m.
  • Example 1 Except the applied current I 1 at first cycle FAB forming step, that was the same as the applied current I 2 in the second and subsequent cycles of FAB forming step, similar semiconductor chip and the lead frame as in Example 1 was used for wire bonding in the same procedure and under the same conditions as in Example 1.
  • the base part diameters Dx and Dy (diameters in the X and Y directions) and the base part thickness Tz (the height in the Z direction) of each pad joint part formed as described above were measured.
  • the measured values of Dx, Dy and Tz are shown in Table 5 below.
  • the variation of the volume V of each base portion with respect to the average of the volumes V of all the base portions was calculated. The results are shown in Table 5.
  • the distribution of the diameters Dx and Dy of the base portion is shown in FIG.
  • the distribution of the thickness Tz of the base portion is shown in FIG. 50 (a) and 50 (b), the plot indicated by ⁇ is the diameter or thickness of the base portion formed in the first cycle, and the diameter and thickness of the base portion formed in the second cycle. This is the same as in the first embodiment.
  • the Dx, Dy, and Tz of the base portion in the first cycle are the diameter Dx: 71.0 ⁇ m, the diameter Dy: 71.5 ⁇ m, and the thickness Tz: 13.5 ⁇ m. It was confirmed that it was smaller than the diameter and thickness.
  • Wire bonding was performed by the same procedure and the same conditions as in Example 1 except that a lead frame having 48 electrode leads and a semiconductor chip having 48 electrode pads were used.
  • the base part diameters Dx and Dy (diameters in the X and Y directions) and the base part thickness Tz (the height in the Z direction) of each pad joint part formed as described above were measured.
  • the measured values of Dx, Dy and Tz are shown in Table 2 below.
  • the variation of the volume V of each base portion with respect to the average of the volumes V of all the base portions was calculated. The results are shown in Table 2.
  • the distribution of the diameters Dx and Dy of the base portion is shown in FIG.
  • the distribution of the thickness Tz of the base portion is shown in FIG. 51 (a) and 51 (b), the plot indicated by ⁇ is the diameter or thickness of the base portion formed in the first cycle, and the plot indicated by ⁇ is formed after the second cycle.
  • the diameter or thickness of the base portion is shown in Table 2 below.
  • the base part diameters Dx and Dy (diameters in the X and Y directions) and the base part thickness Tz (the height in the Z direction) of each pad joint part formed as described above were measured.
  • the measured values of Dx, Dy and Tz are shown in Table 5 below.
  • the variation of the volume V of each base portion with respect to the average of the volumes V of all the base portions was calculated. The results are shown in Table 5.
  • the distribution of the diameters Dx and Dy of the base portion is shown in FIG.
  • the distribution of the thickness Tz of the base portion is shown in FIG. 51 (a) and 51 (b), the plot indicated by ⁇ is the diameter or thickness of the base portion formed in the first cycle, and the diameter and thickness of the base portion formed in the second cycle. This is the same as in the second embodiment.
  • the Dx, Dy, and Tz of the base portion in the first cycle are the diameter Dx: 72.0 ⁇ m, the diameter Dy: 72.5 ⁇ m, and the thickness Tz: 14.0 ⁇ m. It was confirmed that it was smaller than the diameter and thickness.
  • the base part diameters Dx and Dy (diameters in the X and Y directions) and the base part thickness Tz (the height in the Z direction) of each pad joint part formed as described above were measured.
  • the measured values of Dx, Dy and Tz are shown in Table 3 below.
  • the variation of the volume V of each base portion with respect to the average of the volumes V of all the base portions was calculated. The results are shown in Table 3.
  • the distribution of the diameters Dx and Dy of the base portion is shown in FIG.
  • FIG. 52B shows the distribution of the thickness Tz of the base portion.
  • 52 (a) and 52 (b) the plot indicated by ⁇ is the diameter or thickness of the base portion formed in the first cycle, and the plot indicated by ⁇ is formed after the second cycle.
  • the diameter or thickness of the base portion is measured.
  • the base part diameters Dx and Dy (diameters in the X and Y directions) and the base part thickness Tz (the height in the Z direction) of each pad joint part formed as described above were measured.
  • the measured values of Dx, Dy and Tz are shown in Table 6 below.
  • the variation of the volume V of each base portion with respect to the average of the volumes V of all the base portions was calculated. The results are shown in Table 6.
  • the distribution of the diameters Dx and Dy of the base portion is shown in FIG.
  • FIG. 52B shows the distribution of the thickness Tz of the base portion. 52 (a) and 52 (b), the plot indicated by ⁇ is the diameter or thickness of the base portion formed in the first cycle, and the diameter and thickness of the base portion formed in the second cycle. This is the same as in the third embodiment.
  • the Dx, Dy, and Tz of the base portion in the first cycle are the diameter Dx: 71.0 ⁇ m, the diameter Dy: 73.0 ⁇ m, and the thickness Tz: 13.5 ⁇ m. It was confirmed that it was smaller than the diameter and thickness.
  • Wire bonding was performed by the same procedure and the same conditions as in Example 1 except that a lead frame having 20 electrode leads and a semiconductor chip having 20 electrode pads were used.
  • the base part diameters Dx and Dy (diameters in the X and Y directions) and the base part thickness Tz (the height in the Z direction) of each pad joint part formed as described above were measured.
  • the measured values of Dx, Dy and Tz are shown in Table 3 below.
  • the variation of the volume V of each base portion with respect to the average of the volumes V of all the base portions was calculated.
  • the results are shown in Table 3.
  • the distribution of the diameters Dx and Dy of the base portion is shown in FIG.
  • FIG. 53B shows the distribution of the thickness Tz of the base portion.
  • 53 (a) and 53 (b) the plot indicated by ⁇ is the diameter or thickness of the base portion formed in the first cycle, and the plot indicated by ⁇ is formed after the second cycle.
  • the diameter or thickness of the base portion is measured.
  • the base part diameters Dx and Dy (diameters in the X and Y directions) and the base part thickness Tz (the height in the Z direction) of each pad joint part formed as described above were measured.
  • the measured values of Dx, Dy and Tz are shown in Table 6 below.
  • the variation of the volume V of each base portion with respect to the average of the volumes V of all the base portions was calculated. The results are shown in Table 6.
  • the distribution of the diameters Dx and Dy of the base portion is shown in FIG.
  • FIG. 53B shows the distribution of the thickness Tz of the base portion.
  • the plot indicated by ⁇ is the diameter or thickness of the base portion formed in the first cycle, and the diameter and thickness of the base portion formed in the second cycle. This is the same as in Example 4.
  • the Dx, Dy, and Tz of the base portion in the first cycle are the diameter Dx: 73.5 ⁇ m, the diameter Dy: 75.0 ⁇ m, and the thickness Tz: 14.5 ⁇ m. It was confirmed that it was smaller than the diameter and thickness.
  • Example 5> Wire bonding is performed in the same procedure and under the same conditions as in Example 1 except that a lead frame having 20 electrode leads and a semiconductor chip having 20 electrode pads (a chip different from that in Example 4) are used. It was.
  • the base part diameters Dx and Dy (diameters in the X and Y directions) and the base part thickness Tz (the height in the Z direction) of each pad joint part formed as described above were measured.
  • the measured values of Dx, Dy and Tz are shown in Table 4 below.
  • the variation of the volume V of each base portion with respect to the average of the volumes V of all the base portions was calculated.
  • the results are shown in Table 4.
  • FIG. 54A shows the distribution of the diameters Dx and Dy of the base portion.
  • the distribution of the thickness Tz of the base portion is shown in FIG. 54 (a) and 54 (b), the plot indicated by ⁇ is the diameter or thickness of the base portion formed in the first cycle, and the plot indicated by ⁇ is formed after the second cycle.
  • the diameter or thickness of the base portion is shown in Table 4.
  • Dx, Dy, and Tz of the base part after the 2nd cycle were diameter Dx: 76.1 micrometers, diameter Dy: 77.8 micrometers, and thickness Tz: 17.7 micrometers.
  • Dx, Dy and T of the base portion in the first cycle were a diameter Dx: 76.4 ⁇ m, a diameter Dy: 78.0 ⁇ m, and a thickness Tz: 17.9 ⁇ m.
  • the base part diameters Dx and Dy (diameters in the X and Y directions) and the base part thickness Tz (the height in the Z direction) of each pad joint part formed as described above were measured.
  • the measured values of Dx, Dy and Tz are shown in Table 7 below.
  • the variation of the volume of each base portion with respect to the average of the volumes of all the base portions was calculated.
  • the results are shown in Table 7.
  • FIG. 54A shows the distribution of the diameters Dx and Dy of the base portion.
  • the distribution of the thickness Tz of the base portion is shown in FIG. 54 (a) and 54 (b), the plot indicated by ⁇ is the diameter or thickness of the base portion formed in the first cycle, and the diameter and thickness of the base portion formed in the second cycle. This is the same as in Example 5.
  • the Dx, Dy, and Tz of the base portion in the first cycle are the diameter Dx: 72.0 ⁇ m, the diameter Dy: 74.5 ⁇ m, and the thickness Tz: 15.5 ⁇ m. It was confirmed that it was smaller than the diameter and thickness.
  • Example 6 to 9 and Comparative Example 6 Wire bonding was performed in the same procedure and under the same conditions as in Example 1 except that a lead frame having 44 electrode leads and a semiconductor chip having 44 electrode pads were used.
  • the relationship between the applied energy E1 in the first cycle FAB forming step and the applied energy E2 in the second and subsequent FAB forming steps is as follows. It is.
  • FIG. 55 shows the diameters in the X and Y directions of the base portion formed in the first cycle in Examples 6 to 9 and Comparative Example 6, and the diameters in the X and Y directions of the base portions formed in the second and subsequent cycles. Show. In addition, about the diameter of the base part after the 2nd cycle, the average value is shown.
  • the diameters of the base portions in Examples 6 to 9 and Comparative Example 6 are as follows.
  • Example 6 X direction Dx: 73.0 ⁇ m Y direction Dy: 75.0 ⁇ m
  • Example 7 X direction Dx: 75.8 ⁇ m Y direction Dy: 76.8 ⁇ m
  • Example 8 X direction Dx: 75.4 ⁇ m Y direction Dy: 78.0 ⁇ m
  • Example 9 X direction Dx: 76.5 ⁇ m Y direction Dy: 79.1 ⁇ m Comparative Example 6
  • the diameter of the base portion at the first cycle was within ⁇ 1 ⁇ m of the diameter of the base portion after the second cycle in both the X and Y directions.
  • the diameter of the base portion at the first cycle was ⁇ 1.5 ⁇ m or more of the diameter of the base portion after the second cycle in both the X and Y directions.
  • the seventh problem to the seventh background art described below can be solved.
  • (1) Seventh Background Art In a typical semiconductor device, a semiconductor chip is disposed on a die pad, and the semiconductor chip and a lead disposed around the die pad are connected by a wire made of Au (gold). Specifically, pads made of Al (aluminum) are arranged on the surface of the semiconductor chip. A wire made of Au is laid in an arched loop between the surface of the pad and the surface of the lead.
  • an FAB Free Air Ball
  • the FAB is pressed by the capillary toward the pad with a predetermined load, and a predetermined driving current is supplied to the ultrasonic transducer provided in the capillary, so that ultrasonic vibration is applied to the FAB.
  • the FAB is pressed against the surface of the pad while being rubbed, and the bonding of the wire to the surface of the pad is achieved.
  • the capillary is moved toward the lead.
  • the wire is pressed against the surface of the lead, and the wire is torn while applying ultrasonic vibration to the wire.
  • a wire is constructed between the surface of the pad and the surface of the lead.
  • the outer diameter (T dimension) of the face which is the surface facing the pad when the FAB and the pad are joined, is relatively large, and the angle formed by the side surface connected to the face with respect to the center axis of the capillary is relatively
  • standard type capillaries and bottleneck type capillaries that have a relatively small outer shape of the face and a relatively small angle formed by a side surface connected to the face with respect to the center axis of the capillary.
  • the FAB formed at the tip of the copper wire is harder and more difficult to deform than the FAB formed at the tip of the gold wire, it is better for the pad than the FAB formed at the tip of the gold wire. It is difficult to set conditions that can achieve bonding.
  • the FAB formed at the tip of a gold wire if the size is the same, the same load and supercapacity are used regardless of whether the capillary used for wire bonding is a standard type capillary or a bottleneck type capillary. Good bonding to the pad with the drive current of the sonic transducer.
  • the capillary used for wire bonding is a standard type capillary
  • the load that can achieve good bonding to the pad and the driving current of the ultrasonic transducer are Even if it is known, when the capillary is changed to the bottleneck type, good bonding to the pad cannot be achieved with the load of the magnitude and the driving current of the ultrasonic transducer.
  • FIG. 56 is a schematic cross-sectional view of a semiconductor device according to a seventh embodiment of the present invention.
  • FIG. 57 is a schematic bottom view of the semiconductor device shown in FIG.
  • the semiconductor device 1G is a semiconductor device to which a QFN (Quad Flat Non-leaded Package) is applied, and has a structure in which a semiconductor chip 2G is sealed with a resin package 6G together with a die pad 3G, a lead 4G, and a copper wire 5G. .
  • the outer shape of the semiconductor device 1G (resin package 6G) is a flat rectangular parallelepiped shape.
  • the external shape of the semiconductor device 1G is a hexahedron having a square shape of 4 mm square and a thickness of 0.85 mm.
  • the dimensions of each part of the semiconductor device 1G described below are as follows. It is an example when it has an external dimension.
  • the semiconductor chip 2G has a square shape of 2.3 mm in plan view.
  • the thickness of the semiconductor chip 2G is 0.23 mm.
  • a plurality of pads 7G are arranged on the peripheral edge of the surface of the semiconductor chip 2G. Each pad 7G is electrically connected to a circuit built in the semiconductor chip 2G.
  • the die pad 3G and the lead 4G are formed by punching a metal thin plate (for example, a copper thin plate).
  • the thickness of the thin metal plate (die pad 3G and lead 4G) is 0.2 mm.
  • a plating layer 9G made of Ag is formed on the surfaces of the die pad 3G and the leads 4G.
  • the die pad 3G has a square shape of 2.7 mm in a plan view, and is disposed at the center of the semiconductor device 1G so that each side surface is parallel to the side surface of the semiconductor device 1G.
  • a recess having a substantially elliptical cross section is formed over the entire circumference by crushing from the back surface side. And the resin package 6G has entered into the hollow. As a result, the periphery of the die pad 3G is sandwiched between the resin packages 6G from above and below, and the die pad 3G is prevented from falling off from the resin package 6G.
  • the back surface of the die pad 3G is exposed from the back surface of the resin package 6G, except for the peripheral edge portion (portion recessed in a substantially elliptical cross section).
  • the same number (for example, nine) of leads 4G is provided at a position facing each side surface of the die pad 3G.
  • the lead 4G extends in a direction orthogonal to the facing side surface and is arranged at equal intervals in a direction parallel to the side surface.
  • the length of the lead 4G in the longitudinal direction is 0.45 mm.
  • the distance between the die pad 3G and the lead 4G is 0.2 mm.
  • a recess having a substantially elliptical cross section is formed by crushing from the back surface side. And the resin package 6G has entered into the hollow.
  • the end of the lead 4G on the die pad 3G side is sandwiched from above and below by the resin package 6G, and the lead 4G is prevented from falling off (restraining) from the resin package 6G.
  • the back surface of the lead 4G is exposed from the back surface of the resin package 6G except for an end portion on the die pad 3G side (a portion recessed in a substantially elliptical cross section). Further, the side surface of the lead 4G opposite to the die pad 3G side is exposed from the side surface of the resin package 6G.
  • a plating layer 10G made of solder is formed on portions exposed from the resin package 6G on the back surfaces of the die pad 3G and the leads 4G.
  • the semiconductor chip 2G is bonded to the surface of the die pad 3G (plating layer 10G) via the bonding material 11G with the surface on which the pad 7G is disposed facing upward.
  • a solder paste is used for the bonding material 11G.
  • the thickness of the bonding material 11G is 0.02 mm.
  • the back metal 8G is omitted, and the back surface of the semiconductor chip 2G is bonded to the surface of the die pad 3G with an insulating paste such as silver paste. It may be joined via a material.
  • the planar size of the semiconductor chip 2G is 2.3 mm square.
  • the plating layer 9G on the surface of the die pad 3G may be omitted.
  • the copper wire 5G is made of, for example, copper having a purity of 99.99% or more.
  • One end of the copper wire 5G is bonded to the pad 7G of the semiconductor chip 2G.
  • the other end of the copper wire 5G is bonded to the surface of the lead 4G.
  • the copper wire 5G is installed between the semiconductor chip 2G and the lead 4G so as to draw an arched loop.
  • the height difference between the top of the loop of the copper wire 5G and the surface of the semiconductor chip 2G is 0.16 mm.
  • the entire surface of the semiconductor chip 2G, the entire surface and side surfaces of the die pad 3G, the entire surface of the leads 4G, and the entire copper wire 5G are integrated with moisture.
  • the transparent insulating film 18G is covered.
  • 58 is an enlarged view of a portion surrounded by a broken line shown in FIG.
  • the pad 7G is made of a metal containing Al, and is formed on the uppermost interlayer insulating film 12G of the semiconductor chip 2G.
  • a surface protective film 13G is formed on the interlayer insulating film 12G.
  • the pad 7G has a peripheral portion covered with the surface protective film 13G and a central portion exposed through a pad opening 14G formed in the surface protective film 13G.
  • the copper wire 5G is joined to the center of the pad 7G exposed from the surface protective film 13G.
  • the copper wire 5G has a FAB formed at the tip thereof, and is joined by pressing the FAB against the pad 7G.
  • a first bowl portion 15G having a mirror shape is formed at a joint portion of the copper wire 5G with the pad 7G.
  • the material of the pad 7G gradually protrudes around the first ball portion 15G from below the first ball portion 15G, so that the protruding portion 16G is formed without significantly rising from the surface of the pad 7G.
  • 59A to 59D are schematic cross-sectional views for explaining a wire bonding method according to an embodiment of the present invention.
  • the copper wire 5G is connected to a frame (not shown) surrounding the die pad 3G and the lead 4G, that is, in a state where the die pad 3G and the lead 4G form a lead frame. It is erected between.
  • the wire bonder is provided with a capillary C. As shown in FIG. 59A, the capillary C has a substantially cylindrical shape in which a wire insertion hole 41G is formed on the central axis.
  • the copper wire 5G is inserted into the wire insertion hole 41G and sent out from the tip (lower end) of the wire insertion hole 41G.
  • a truncated cone shaped chamfer 42G communicating with the wire insertion hole 41G is formed below the wire insertion hole 41G.
  • the tip of the capillary C is continuous with the lower edge of the chamfer 42G, and a face 43G that is a surface facing the pad 7G and the lead 4G when the copper wire 5G is bonded to the pad 7G and the lead 4G (during wire bonding). have.
  • the face 43G is gently inclined so that the outer side rises with respect to a plane orthogonal to the central axis of the capillary C.
  • the capillary C is moved immediately above the pad 7G.
  • a current is applied to the tip of the copper wire 5G, thereby forming the FAB 44 at the tip.
  • the current value and the application time are appropriately set according to the wire diameter of the copper wire 5G and the target diameter of the FAB 44 (designed diameter of the FAB 44). A part of the FAB 44 protrudes downward from the chamfer 42G.
  • FIG. 59B the capillary C is lowered toward the pad 7G, and the FAB 44 is pressed against the pad 7G by the capillary C.
  • a load is applied to the FAB 44 by the capillary C, and ultrasonic vibration oscillated from an ultrasonic transducer (not shown) provided in the capillary C is applied to the FAB 44.
  • FIG. 60 is a graph showing changes over time in the load applied to the FAB and the drive current applied to the ultrasonic transducer when the FAB is bonded to the pad.
  • a relatively large initial load P1 is applied from the capillary C to the FAB 44 from time T1 when the FAB 44 contacts the pad 7G to time T2 when a predetermined time (for example, 3 msec) elapses. Added. After time T2, the load applied from the capillary C to the FAB 44 is reduced, and a relatively small load P2 (for example, 30 g) is applied to the FAB 44. This load P2 is continuously applied until time T4 when the capillary C is raised.
  • a predetermined time for example, 3 msec
  • the initial load P1 is a constant coefficient (the initial load P1 is in units of g, the unit of the initial load P1 is g), and a target bonding area of the first ball portion 15G with respect to the pad 7G (designed bonding area of the first ball portion 15G with respect to the pad 7G).
  • the unit of a mm 2 for example, is set based on the value obtained by multiplying the 28786).
  • the target bonding area of the first ball portion 15G with respect to the pad 7G is set to 0.00430 mm 2 and the initial load P1 is set to 130 g.
  • a driving current having a value U1 is applied to the ultrasonic transducer before time T1 when the FAB 44 contacts the pad 7G.
  • the drive current value U1 is, for example, 15 mA.
  • the value of the drive current applied to the ultrasonic transducer is changed from the value U1 to the value U2 at a constant rate (monotonic) between the time T1 and the time T3 at that time.
  • the drive current value U2 is 90 mA, for example. After time T3, the drive current of value U2 is continuously applied to the ultrasonic transducer until time T4 is reached.
  • the standard type capillary has a shape as shown in FIG. 61 and has the following dimensions.
  • the CD dimension which is the diameter of the lower edge of the chamfer 42G, is 66 ⁇ m (0.066 mm).
  • the T dimension which is the outer diameter of the face 43G, is 178 ⁇ m (0.178 mm).
  • a chamfer angle which is an angle formed by two straight lines extending along the side surface of the chamfer 42G, is 90 °.
  • a face angle FA that is an angle formed by the face 43G with respect to a plane orthogonal to the central axis of the capillary C is 8 °.
  • an angle CA formed by a portion extending further upward from the upper end of the face 43G on the side surface of the capillary C and the central axis is 20 °.
  • the ultrasonic transducer has a value 1.4 times the value U1 before time T1 when the FAB 44 contacts the pad 7G. Is applied.
  • the value of the drive current applied to the ultrasonic transducer is between the value U1 and 1.4 times the value U2 between the time T1 and the time T3. Raised at a constant rate of change (monotonically). After time T3, a drive current having a value 1.4 times the value U2 is continuously applied to the ultrasonic transducer until time T4.
  • the bottleneck capillary has a shape as shown in FIG. 62 and has the following dimensions.
  • the CD dimension which is the diameter of the lower edge of the chamfer 42G, is 66 ⁇ m (0.066 mm).
  • the T dimension which is the outer diameter of the face 43G, is 178 ⁇ m (0.178 mm).
  • the chamfer angle which is an angle formed by two straight lines extending along the side surface of the chamfer 42G, is 90 °.
  • a face angle FA that is an angle formed by the face 43G with respect to a plane orthogonal to the central axis of the capillary C is 8 °.
  • an angle CA formed by a portion extending further upward from the upper end of the face 43G on the side surface of the capillary C and the central axis is 10 °.
  • the FAB 44 is deformed along the shapes of the chamfer 42G and the face 43G of the capillary C, and as shown in FIG. 58, a first bowl portion 15G having a mirror shape is formed on the pad 7G and approaches the periphery thereof. A lead-out portion 16G is formed. Thereby, the bonding (first bonding) of the copper wire 5G to the pad 7G is achieved.
  • a predetermined joining time elapses from time T1 and time T4 is reached, the capillary C is separated above the pad 7G. Thereafter, the capillary C is moved obliquely downward toward the surface of the lead 4G. Then, as shown in FIG.
  • a drive current is applied to the ultrasonic transducer and ultrasonic vibration is applied to the capillary C, while the capillary C pushes the copper wire 5G against the surface of the lead 4G and further tears it.
  • a wedge-shaped stitch portion as viewed from the side consisting of the other end portion of the copper wire 5G is formed on the surface of the lead 4G, and the bonding (second bonding) of the copper wire to the lead 4G is achieved.
  • FIGS. 59A to 59C are performed for the other pads 7G and the corresponding leads 4G. Then, by repeating the steps shown in FIGS. 59A to 59C, as shown in FIG. 59D, the copper wires 5G are installed between all the pads 7G of the semiconductor chip 2G and the leads 4G. After all wire bonding is completed, a moisture impermeable insulating film 18G is formed by the same method as in FIG. 4D.
  • the value of the drive current applied to the ultrasonic transducer is one of the drive current values U1 and U2 when the standard type capillary is used as the capillary C. .4 times the value.
  • the load and the magnitude of the driving current of the ultrasonic vibrator are set easily and appropriately, and the copper wire 5G is satisfactorily bonded to the pad 7G. Can be achieved.
  • the value of the drive current applied to the ultrasonic transducer is gradually increased at a constant rate of change.
  • the FAB 44 is deformed so as to be crushed, and the area of the contact portion between the FAB 44 and the pad 7G gradually increases.
  • the energy of the ultrasonic vibration propagating from the ultrasonic transducer to the FAB 44 is gradually increased, and the area of the FAB 44 rubbed against the pad 7G is gradually increased.
  • the pad 7G of the first ball portion 15G is prevented from being damaged by the sudden increase in the energy of ultrasonic vibration propagating to the FAB 44 in the pad 7G and the lower layer of the pad 7G. It is possible to obtain a state in which the pad 7G is satisfactorily bonded to the peripheral edge of the bonding surface.
  • Capillary C was placed above pad 7G, and 62 ⁇ m FAB 44 was formed at the tip of copper wire 5G having a wire diameter of 30 ⁇ m. Then, the capillary C was lowered toward the pad 7G, and the FAB 44 was pressed against the pad 7G to form the first ball portion 15G on the pad 7G.
  • the target diameter of the first ball portion 15G is 76 ⁇ m, and the target thickness of the first ball portion 15G is 18 ⁇ m.
  • an initial load of 130 g is applied to the FAB 44 by the capillary C for 3 msec after the FAB 44 contacts the pad 7G, and when 3 msec has elapsed, the load applied to the FAB 44 is reduced to 30 g, The state where the load of 1 mm was applied was maintained for 9 msec. Thereafter, the capillary C was raised. Further, a drive current of 15 mA is applied to the ultrasonic transducer provided in the capillary C before the FAB 44 contacts the pad 7G, and the FAB 44 is applied to the ultrasonic transducer after contacting the pad 7G.
  • the value of the drive current is increased at a constant rate from 15 mA to 90 mA during 3.6 msec, and the state in which the drive current of 90 mA is applied to the ultrasonic transducer is increased to 8.4 msec until the capillary is raised. Held over.
  • FIG. 63 shows an SEM image obtained by imaging the vicinity of the first ball portion 15G with an SEM (Scanning Electron Microscope).
  • SEM Sccanning Electron Microscope
  • the capillary C the bottleneck type capillary shown in FIG. 62 was used. The capillary C was disposed above the pad 7G, and a 59 ⁇ m FAB 44 was formed at the tip of a copper wire 5G having a wire diameter of 30 ⁇ m. Then, the capillary C was lowered toward the pad 7G, and the FAB 44 was pressed against the pad 7G to form the first ball portion 15G on the pad 7G.
  • the target diameter of the first ball portion 15G is 74 ⁇ m
  • the target thickness of the first ball portion 15G is 17 ⁇ m.
  • an initial load of 130 g is applied to the FAB 44 by the capillary C for 3 msec after the FAB 44 contacts the pad 7G, and when 3 msec has elapsed, the load applied to the FAB 44 is reduced to 30 g, The state where the load of 1 mm was applied was maintained for 9 msec. Thereafter, the capillary C was raised.
  • a drive current of 18 mA (15 mA ⁇ 1.2) is applied to the ultrasonic transducer provided in the capillary C, and after the FAB 44 comes into contact with the pad 7G, The drive current applied to the ultrasonic transducer is increased at a constant rate from 18 mA to 108 mA (90 mA ⁇ 1.2) during 3.6 msec, and a drive current of 108 mA is applied to the ultrasonic transducer. This state was maintained for 8.4 msec until the capillary was raised.
  • Test 3 As the capillary C, the bottleneck type capillary shown in FIG. 62 was used. The capillary C was disposed above the pad 7G, and a 59 ⁇ m FAB 44 was formed at the tip of a copper wire 5G having a wire diameter of 30 ⁇ m. Then, the capillary C was lowered toward the pad 7G, and the FAB 44 was pressed against the pad 7G to form the first ball portion 15G on the pad 7G. The target diameter of the first ball portion 15G is 74 ⁇ m, and the target thickness of the first ball portion 15G is 17 ⁇ m.
  • an initial load of 130 g is applied to the FAB 44 by the capillary C for 3 msec after the FAB 44 contacts the pad 7G, and when 3 msec has elapsed, the load applied to the FAB 44 is reduced to 30 g, The state where the load of 1 mm was applied was maintained for 9 msec. Thereafter, the capillary C was raised. Before the FAB 44 comes into contact with the pad 7G, a drive current of 19.5 mA (15 mA ⁇ 1.3) is applied to the ultrasonic transducer provided in the capillary C, and the FAB 44 comes into contact with the pad 7G.
  • the value of the drive current applied to the ultrasonic transducer is increased at a constant rate from 19.5 mA to 117 mA (90 mA ⁇ 1.3) in 3.6 msec, and the ultrasonic transducer is driven at 117 mA.
  • the state where the current was applied was maintained for 8.4 msec until the capillary was raised.
  • FIG. 4 An SEM image near the first ball portion 15G is shown in FIG. 4).
  • Test 4 As the capillary C, the bottleneck type capillary shown in FIG. 62 was used. The capillary C was disposed above the pad 7G, and a 59 ⁇ m FAB 44 was formed at the tip of a copper wire 5G having a wire diameter of 30 ⁇ m. Then, the capillary C was lowered toward the pad 7G, and the FAB 44 was pressed against the pad 7G to form the first ball portion 15G on the pad 7G.
  • the target diameter of the first ball portion 15G is 74 ⁇ m, and the target thickness of the first ball portion 15G is 17 ⁇ m.
  • an initial load of 130 g is applied to the FAB 44 by the capillary C for 3 msec after the FAB 44 contacts the pad 7G, and when 3 msec has elapsed, the load applied to the FAB 44 is reduced to 30 g and The state where the load of 1 mm was applied was maintained for 9 msec. Thereafter, the capillary C was raised.
  • a drive current of 21 mA (15 mA ⁇ 1.4) is applied to the ultrasonic transducer provided in the capillary C, and after the FAB 44 comes into contact with the pad 7G, The drive current applied to the ultrasonic transducer is increased at a constant rate from 21 mA to 126 mA (90 mA ⁇ 1.4) during 3.6 msec, and a drive current of 126 mA is applied to the ultrasonic transducer. This state was maintained for 8.4 msec until the capillary was raised.
  • Test 5 As the capillary C, the bottleneck type capillary shown in FIG. 62 was used. The capillary C was disposed above the pad 7G, and a 59 ⁇ m FAB 44 was formed at the tip of a copper wire 5G having a wire diameter of 30 ⁇ m. Then, the capillary C was lowered toward the pad 7G, and the FAB 44 was pressed against the pad 7G to form the first ball portion 15G on the pad 7G. The target diameter of the first ball portion 15G is 74 ⁇ m, and the target thickness of the first ball portion 15G is 17 ⁇ m.
  • an initial load of 130 g is applied to the FAB 44 by the capillary C for 3 msec after the FAB 44 contacts the pad 7G, and when 3 msec has elapsed, the load applied to the FAB 44 is reduced to 30 g and The state where the load of 1 mm was applied was maintained for 9 msec. Thereafter, the capillary C was raised. Before the FAB 44 contacts the pad 7G, a driving current of 22.5 mA (15 mA ⁇ 1.5) is applied to the ultrasonic transducer provided in the capillary C, and the FAB 44 contacts the pad 7G.
  • the drive current applied to the ultrasonic transducer is increased at a constant rate from 22.5 mA to 135 mA (90 mA ⁇ 1.5) during 3.6 msec, and the ultrasonic transducer is driven at 135 mA.
  • the state where the current was applied was maintained for 8.4 msec until the capillary was raised.
  • FIG. 6 An SEM image in the vicinity of the first ball portion 15G is shown in FIG. 6). Comparison of Tests 1 to 5 In all cases of Tests 1 to 5, a first ball portion 15G having a diameter and thickness almost as intended was formed. From the SEM image of Test 1, it can be seen that the protruding portion 16G protrudes around the first ball portion 15G with a certain size in a state where the protruding portion 16G does not float from the surface of the pad 7G.
  • the value of the driving current applied to the ultrasonic transducer is the driving current value when the standard type capillary is used as the capillary C. It was confirmed that if the value is set to 1.3 to 1.5 times the value, it is possible to obtain a bonding state between the FAB 44 and the pad 7G that is close to the case where a standard type capillary is used as the capillary C. Further, when a bottleneck type capillary is used as the capillary C, the value of the drive current applied to the ultrasonic transducer is 1.4 times the value of the drive current when the standard type capillary is used as the capillary C. It was confirmed that the connection state between the FAB 44 and the pad 7G, which is almost the same as when the standard type capillary is used as the capillary C, can be obtained.
  • the seventh embodiment of the present invention may be modified as follows.
  • QFN is applied to the semiconductor device 1G
  • the present invention may be applied to the manufacture of a semiconductor device to which another type of non-leaded package such as SON (Small Outlined Non-leaded Package) is applied. it can.
  • SON Small Outlined Non-leaded Package
  • the semiconductor device is applied to a lead cut type non-lead package in which the lead protrudes from the side surface of the resin package, not limited to the so-called singulation type in which the end surface of the lead and the side surface of the resin package are formed flush with each other.
  • the present invention can also be applied to the manufacture of Furthermore, the present invention is not limited to the non-lead package, and the present invention can also be applied to the manufacture of a semiconductor device to which a package having outer leads formed by protruding leads from a resin package such as QFP (Quad Flat Package) is applied.
  • the copper wire 5G is exemplified by the moisture impermeable insulating film 18G.
  • the seventh object for solving the seventh problem described above is achieved.
  • the moisture impermeable insulating film 18G may not be provided.
  • a semiconductor chip is arranged on a die pad, and the semiconductor chip and a lead arranged around the die pad are connected by a wire (gold wire) made of Au (gold).
  • a wire gold wire
  • Au gold
  • pads made of Al (aluminum) are arranged on the surface of the semiconductor chip.
  • a gold wire is laid in an arched loop between the surface of the pad and the surface of the lead.
  • the moisture resistance test after sealing the semiconductor chip or the copper wire with the resin package for example, When the joint is oxidized in the super accelerated life test (HAST: Highly Accelerated Stress Test) or the saturated steam pressure test (PCT: Pressure Cooker Test), and the joint is peeled off from the pad (first open) Because there is.
  • HAST Highly Accelerated Stress Test
  • PCT Pressure Cooker Test
  • FIG. 69 is a schematic cross-sectional view of a semiconductor device according to an eighth embodiment of the present invention.
  • the semiconductor device 1H is a semiconductor device to which a QFN (Quad Flat Non-leaded Package) is applied, and has a structure in which a semiconductor chip 2H is sealed with a resin package 6H together with a die pad 3H, a lead 4H, and a copper wire 5H. .
  • the external shape of the semiconductor device 1H (resin package 6H) is a flat rectangular parallelepiped shape.
  • the outer shape of the semiconductor device 1H is a hexahedron having a square shape of 4 mm square and a thickness of 0.85 mm.
  • the dimensions of each part of the semiconductor device 1H described below are as follows. It is an example when it has an external dimension.
  • the semiconductor chip 2H has a square shape of 2.3 mm in plan view.
  • the thickness of the semiconductor chip 2H is 0.23 mm.
  • a back metal 7H made of a metal layer such as Au, Ni (nickel), or Ag (silver) is formed on the back surface of the semiconductor chip 2H.
  • the die pad 3H and the lead 4H are formed by punching a metal thin plate (for example, a copper thin plate).
  • the thickness of the metal thin plate (die pad 3H and lead 4H) is 0.2 mm.
  • a plating layer 8H made of Ag is formed on the surfaces of the die pad 3H and the leads 4H.
  • the die pad 3H has a square shape of 2.7 mm in plan view, and is disposed at the center of the semiconductor device 1H so that each side surface is parallel to the side surface of the semiconductor device 1H.
  • a recess having a substantially elliptical cross section is formed over the entire circumference by crushing from the back surface side.
  • the resin package 6H has entered into the hollow.
  • the periphery of the die pad 3H is sandwiched between the resin packages 6H from above and below to prevent the die pad 3H from falling off (restraining).
  • the back surface of the die pad 3H is exposed from the back surface of the resin package 6H except for the peripheral edge portion (portion recessed in a substantially elliptical cross section).
  • the same number (for example, nine) of leads 4H is provided at a position facing each side surface of the die pad 3H.
  • the lead 4H extends in a direction orthogonal to the facing side surface and is arranged at equal intervals in a direction parallel to the side surface.
  • the length of the lead 4H in the longitudinal direction is 0.45 mm.
  • the distance between the die pad 3H and the lead 4H is 0.2 mm.
  • a recess having a substantially elliptical cross section is formed by crushing from the back surface side. And the resin package 6H has entered into the hollow. As a result, the end of the lead 4H on the die pad 3H side is sandwiched from above and below by the resin package 6H, and the lead 4H is prevented from falling off from the resin package 6H.
  • the back surface of the lead 4H is exposed from the back surface of the resin package 6H except for the end portion on the die pad 3H side (portion recessed in a substantially elliptical cross section). Further, the side surface of the lead 4H opposite to the die pad 3H side is exposed from the side surface of the resin package 6H.
  • a plating layer 9H made of solder is formed on portions of the back surfaces of the die pad 3H and the leads 4H exposed from the resin package 6H.
  • the semiconductor chip 2H is bonded to the surface (plating layer 9H) of the die pad 3H via the bonding material 10H with the front surface facing upward.
  • a solder paste is used for the bonding material 10H.
  • the thickness of the bonding material 10H is 0.02 mm.
  • the back metal 7H is omitted, and the back surface of the semiconductor chip 2H is joined to the surface of the die pad 3H with an insulating paste such as silver paste. It may be joined via a material.
  • the planar size of the semiconductor chip 2H is 2.3 mm square.
  • the plating layer 8H on the surface of the die pad 3H may be omitted.
  • One end of the copper wire 5H is bonded to the surface of the semiconductor chip 2H.
  • the other end of the copper wire 5H is joined to the surface of the lead 4H.
  • the copper wire 5H is installed between the semiconductor chip 2H and the lead 4H so as to draw an arched loop.
  • the height difference between the top of the loop of the copper wire 5H and the surface of the semiconductor chip 2H is 0.16 mm.
  • the entire surface of the semiconductor chip 2H, the entire surface and side surfaces of the die pad 3H, the entire surface of the leads 4H, and the entire copper wire 5H are integrated with moisture. It is covered with a transmissive insulating film 18H.
  • FIG. 70 is a schematic cross-sectional view of a joint portion between a pad and a copper wire with the pad.
  • the semiconductor chip 2H includes a semiconductor substrate (not shown) such as a silicon substrate.
  • a plurality of interlayer insulation films 21H and 22H are stacked on the semiconductor substrate.
  • a plurality of wirings 23H are formed between the uppermost interlayer insulating film 21H and the lower interlayer insulating film 22H.
  • the wiring 23H is made of a metal containing Al.
  • an opening 24H exposing a part of each wiring 23H is formed in the peripheral portion of the surface of the semiconductor chip 2H.
  • a pad 25H is formed on a portion exposed through the opening 24H of the wiring 23H.
  • the pad 25H is made of Zn and is formed by sputtering.
  • the pad 25H fills up the opening 24H, and its peripheral edge runs over the interlayer insulating film 21H.
  • the thickness of the pad 25H is 7000 to 28000 mm (0.7 to 2.8 ⁇ m) on the interlayer insulating film 21H.
  • a barrier film 26H is formed between the wiring 23H and the pad 25H.
  • the barrier film 26H has a structure in which a Ti layer made of Ti and a TiN layer made of TiN are stacked in this order from the wiring 23H side. In FIG. 70, only one wiring 23H, opening 24H, and pad 25H are shown.
  • a surface protective film 27H is formed on the outermost surface of the semiconductor chip 2H.
  • the surface protective film 27H is made of, for example, silicon nitride (SiN).
  • a pad opening 28H for exposing the central portion of the surface of the pad 25H is formed at a position facing the pad 25H.
  • the copper wire 5H is made of Cu having a purity of 99.99% or more, for example.
  • the copper wire 5H is bonded to the center portion of the pad 25H exposed from the surface protective film 27H.
  • the copper wire 5H is joined by forming an FAB at its tip and pressing the FAB against the pad 25H.
  • the FAB is deformed, so that the joint portion (first ball portion) 29 of the copper wire 5H with the pad 25H has a mirror shape.
  • Zn contained in the pad 25H is eutectic bonded to form an alloy (brass) of Cu and Zn.
  • Thermal aging is a process for stabilizing the resin package 6H, and is a process in which the semiconductor device 1H is left at a constant temperature for a fixed time.
  • the entire pad 25H and the joint 29H may be formed into a Zn—Cu alloy.
  • the entire pad 25H and the joint portion 29H are Zn. -Cu alloying.
  • the joint portion 29H of the copper wire 5H is made of a Zn—Cu alloy. Therefore, the junction 29H is difficult to be oxidized. Therefore, it is possible to prevent the peeling of the joint portion 29H from the pad 25H due to oxidation.
  • FIG. 71 is a schematic cross-sectional view of a joint portion between a pad according to another structure and a pad in a copper wire.
  • parts corresponding to the parts shown in FIG. 70 are denoted by the same reference symbols as the reference numerals given to those parts.
  • the structure shown in FIG. 71 will be described with a focus on differences from the structure shown in FIG. 70, and the description of the parts denoted by the same reference numerals as those shown in FIG. 70 will be omitted.
  • a pad 31H is formed on a portion exposed through the opening 24H of the wiring 23H.
  • the pad 31H includes a pad main body portion 32H and a Zn layer 33H formed on the surface of the pad main body portion 32H.
  • the pad body 32H is made of Al and is formed by electrolytic plating.
  • the pad main body portion 32H fills up the opening 24H, and the peripheral edge thereof rides on the interlayer insulating film 21H.
  • the pad main body 32H has a thickness of 7000 to 28000 mm (0.7 to 2.8 ⁇ m) on the interlayer insulating film 21H. Further, the pad main body portion 32H is in direct contact with the wiring 23H.
  • the Zn layer 33H is made of Zn and is formed by electroless plating.
  • the Zn layer 33H is formed so as to cover a portion exposed from the pad opening 28H of the pad main body portion 32H in the pad opening 28H formed in the surface protective film 27H.
  • a barrier film 34H is formed between the pad main body portion 32H and the Zn layer 33H.
  • the barrier film 34H has a structure in which a Ti layer made of Ti and a TiN layer made of TiN are laminated in this order from the pad main body 32H side.
  • the copper wire 5H is made of Cu having a purity of 99.99% or more, for example.
  • the copper wire 5H is bonded to the central portion of the pad 31H (Zn layer 33H) exposed from the surface protective film 27H.
  • the copper wire 5H is joined by forming a FAB at its tip and pressing the FAB against the pad 31H. At this time, the FAB is deformed, so that the joint portion (first ball portion) 29 of the copper wire 5H with the pad 31H becomes a mirror shape.
  • Cu contained and Zn contained in the Zn layer 33H are eutectic bonded to form an alloy (brass) of Cu and Zn.
  • the entire Zn layer 33H and the joint 29H may be formed into a Zn—Cu alloy.
  • the joint 29H of the copper wire 5H is made of a Zn—Cu alloy. Therefore, the junction 29H is difficult to be oxidized. Therefore, it is possible to prevent the peeling of the bonding portion 29H from the pad 31H due to oxidation.
  • a barrier film 34H having a structure in which a Ti layer made of Ti and a TiN layer made of TiN are stacked in this order from the pad main body portion 32H is interposed between the pad main body portion 32H and the Zn layer 33H of the pad 31H. ing. By interposing the barrier film 34H, eutectic bonding between Al contained in the pad main body portion 32H and Zn contained in the Zn layer 33H can be prevented.
  • FIG. 72 is a schematic cross-sectional view of a bonding portion between a pad according to still another structure and a pad in a copper wire.
  • parts corresponding to the parts shown in FIG. 70 are denoted by the same reference symbols as the reference numerals given to those parts.
  • the structure shown in FIG. 72 will be described with a focus on the differences from the structure shown in FIG. 70, and the description of the parts denoted by the same reference numerals as those shown in FIG. 70 will be omitted.
  • a pad 41H is formed on a portion exposed through the opening 24H of the wiring 23H.
  • the pad 41H is made of Al and is formed by electrolytic plating.
  • the pad 41H fills up the opening 24H, and its peripheral edge runs over the interlayer insulating film 21H.
  • the thickness of the pad 41H is 7000 to 28000 mm (0.7 to 2.8 ⁇ m) on the interlayer insulating film 21H. Further, the pad 41H is in direct contact with the wiring 23H.
  • the entire copper wire 5H is made of, for example, an alloy (brass) of Cu and Zn.
  • the copper wire 5H is bonded to the center portion of the pad 41H exposed from the surface protective film 27H.
  • the copper wire 5H is joined by forming an FAB at its tip and pressing the FAB against the pad 41H. At this time, the FAB is deformed, so that the joint portion (first ball portion) 29 of the copper wire 5H with the pad 41H becomes a mirror shape.
  • the joint 29H of the copper wire 5H is made of a Zn—Cu alloy. Therefore, the junction 29H is difficult to be oxidized. Therefore, it is possible to prevent the peeling of the bonding portion 29H from the pad 31H due to oxidation.
  • the eighth embodiment of the present invention has been described above, the eighth embodiment may be modified as follows.
  • the copper wire 5H As an example of the copper wire 5H, a copper wire having a purity of 99.99% or more is cited, but a copper wire 5H having a lower purity is used. May be. Further, as the copper wire 5H, a wire made entirely of an alloy of Cu and Zn may be used. In the above embodiment, the copper wire 5H is coated with the moisture impermeable insulating film 18H. However, at least the eighth object for solving the above eighth problem is achieved. For example, as shown in FIG. 73, the moisture impermeable insulating film 18H may not be provided. ⁇ Ninth Embodiment FIGS.
  • a resin-sealed semiconductor device has a structure in which a semiconductor chip is sealed with a resin package together with a lead frame.
  • the lead frame is formed by punching a thin metal plate, and includes a die pad and a plurality of leads arranged around the die pad.
  • the semiconductor chip is die-bonded to the upper surface of the die pad, and is electrically connected to each lead by a bonding wire laid between the surface and each lead.
  • the semiconductor chip During operation of the semiconductor device, the semiconductor chip generates heat. Then, heat generated from the semiconductor chip is transmitted from the contact portion between the semiconductor chip and the resin package to the resin package, and is also transmitted to the die pad and the lead, and is transmitted from the contact portion between the die pad and the lead and the resin package to the resin package. Is done. The heat generated from the semiconductor chip transmitted to the resin package in this manner is radiated from the surface of the resin package.
  • the semiconductor device may be overheated. Therefore, conventionally, the material of the resin package has been improved to improve heat dissipation.
  • the improvement in heat dissipation by improving the resin package material. In particular, in a semiconductor chip in which a power device is built, the amount of heat generated from the semiconductor chip is large, and further improvement in heat dissipation is required.
  • the ninth object of the invention according to the ninth embodiment is to provide a semiconductor device capable of further improving heat dissipation.
  • FIG. 74 is a schematic cross-sectional view of a semiconductor device according to a ninth embodiment of the present invention.
  • FIG. 75 is a schematic plan view of the semiconductor device shown in FIG. 74, and shows a state where the resin package is not shown.
  • the semiconductor device 1I has a structure in which a semiconductor chip 2I is sealed with a resin package 4I together with a lead frame 3I.
  • the resin package 4I is formed in a square shape in plan view.
  • the lead frame 3I includes a die pad 5I disposed in the central portion of the semiconductor device 1I, and a plurality of (in this embodiment, ten) leads 6I disposed around the die pad 5I.
  • the lead frame 3I is formed, for example, by punching and pressing a copper (Cu) thin plate.
  • the center of the die pad 5I overlaps with the center of the resin package 4I in a plan view and has four sides extending in parallel to each side of the resin package 4I.
  • a suspension portion 8I having a quadrangular shape in a plan view extending from two sides facing each other toward the side surface of the resin package 4I.
  • Five leads 6I are arranged at equal intervals on both sides in a direction orthogonal to the direction in which the hanging portion 8I extends (hereinafter referred to as “extending direction”) with respect to the central portion 7I of the die pad 5I.
  • Each lead 6I penetrates the side surface of the resin package 4I, and a portion sealed by the resin package 4I forms an inner lead portion to which a bonding wire 13I described later is connected, and is a portion exposed from the resin package 4I. However, it forms an outer lead portion for connection to a substrate on which the semiconductor device 1I is mounted.
  • Silver thin films 9I and 47I are deposited on the upper surface of the die pad 5I and the upper surface of the inner lead portion of each lead 6I by silver (Ag) plating treatment.
  • the semiconductor chip 2I is bonded (die-bonded) to the die pad 5I via a paste-like solder bonding agent 10I with the surface, which is the element formation surface, facing upward.
  • the surface of the semiconductor chip 2I is covered with a surface protective film 11I. Further, ten pads 12I are formed on the surface of the semiconductor chip 2I by selectively removing the surface protective film 11I.
  • Each pad 12I is formed in a square shape in plan view, and five pads are provided along two edge portions of the semiconductor chip 2I extending in parallel with the side facing the lead 6I in the die pad 5I.
  • One end of a bonding wire 13I is bonded to each pad 12I.
  • the other end of each bonding wire 13I is bonded to the upper surface of the lead 6I corresponding to the pad 12I.
  • the semiconductor chip 2I is electrically connected to the lead 6I via the bonding wire 13I.
  • the entire surface of the semiconductor chip 2I, the entire surface and side surfaces of the die pad 5I, the entire surface of the lead 6I, and the entire bonding wire 13I are integrated with moisture. It is covered with a transmissive insulating film 19I.
  • the semiconductor chip 2I is smaller than the die pad 5I, and the surface of the die pad 5I is exposed around the semiconductor chip 2I.
  • a plurality of dummy wires 15I, 16I, and 17I made of copper are bonded to the surface (silver thin films 9I and 47I) of the die pad 5I exposed around the semiconductor chip 2I.
  • each suspending portion 8I between the semiconductor chip 2I and each suspending portion 8I, they extend along the extending direction and are spaced apart from each other in the direction orthogonal to the extending direction.
  • a plurality of dummy wires 15I and a plurality of dummy wires 16I that are orthogonal to the dummy wires 15I and are spaced from each other in the extending direction are provided.
  • Each dummy wire 15I, 16I is formed in an arch shape in which both end portions are joined to the surface of the die pad 5I and the central portion rises.
  • the central portion of the dummy wire 15I and the central portion of the dummy wire 16I may be in contact with each other.
  • Such dummy wires 15I and 16I are obtained, for example, by forming dummy wires 15I using a wire bonder and then forming dummy wires 16I so as to straddle the dummy wires 15I.
  • a plurality of dummy wires 17I extending along the extending direction are formed between the semiconductor chip 2I and the leads 6I.
  • the dummy wire 17I is formed in an arch shape in which both end portions are joined to the surface of the die pad 5I and the central portion is raised.
  • the central portion of the dummy wire 17I is formed at a height that does not interfere with each bonding wire 13I.
  • a plurality of dummy wires 18I are formed on the lower surface of the die pad 5I opposite to the bonding surface with the semiconductor chip 2I.
  • the dummy wire 18I is formed in a lattice shape extending in the extending direction and a direction orthogonal thereto. That is, each dummy wire 15I, 16I, 17I, 18I is not in contact with any of the semiconductor chip 2I and the lead 6I, and does not contribute to the electrical connection between the semiconductor chip 2I, the die pad 5I, and the lead 6I. .
  • the bonding wire 13I made of copper is laid between the semiconductor chip 2I bonded to the die pad 5I and the lead 6I disposed around the die pad 5I.
  • the semiconductor chip 2I and the lead 6I are electrically connected by the bonding wire 13I.
  • the semiconductor device 1I is provided with dummy wires 15I, 16I, 17I, and 18I that do not contribute to electrical connection between the semiconductor chip 2I, the die pad 5I, and the leads 6I.
  • the dummy wires 15I, 16I, 17I, and 18I are made of copper.
  • the semiconductor device 1I During operation of the semiconductor device 1I, heat generated from the semiconductor chip 2I is transmitted to the die pad 5I, the lead 6I, and the dummy wires 15I, 16I, 17I, and 18I.
  • the transmitted heat propagates through the resin package 4I that collectively seals them, and is released (heat radiation) from the surface of the resin package 4I. Therefore, the provision of the dummy wires 15I, 16I, 17I, and 18I improves the heat transfer efficiency to the resin package 4I as compared to the configuration in which the dummy wires 15I, 16I, 17I, and 18I are not provided. Therefore, the heat dissipation of the semiconductor device 1I can be improved.
  • the dummy wires 15I, 16I, 17I, and 18I do not contribute to the electrical connection between the semiconductor chip 2I, the die pad 5I, and the lead 6I. Therefore, it is not necessary to consider the contact between the dummy wires 15I, 16I, 17I, and 18I, and the arrangement thereof is not restricted. Therefore, the dummy wires 15I, 16I, 17I, and 18I are physically arranged as densely as possible. be able to. As a result, the heat dissipation of the semiconductor device 1I can be further improved.
  • the dummy wires 15I, 16I, 17I, and 18I are loop-shaped metal wires whose both ends are joined to the die pad 5I (silver thin films 9I and 47I). Thereby, the dummy wires 15I, 16I, 17I, and 18I can be formed using a wire bonder. Therefore, it is possible to avoid the addition of a device for forming the dummy wires 15I, 16I, 17I, 18I.
  • the dummy wires 15I, 16I, 17I and 18I are made of copper. Since copper is inexpensive, the material cost of the dummy wires 15I, 16I, 17I, 18I can be reduced. Moreover, since copper has high thermal conductivity, the heat radiation amount of the semiconductor device 1I can be improved.
  • the bonding wire 13I is made of copper. Since copper is inexpensive, the material cost of the bonding wire 13I can be reduced. Moreover, since copper has high electric conductivity, the electric resistance between the semiconductor chip 2I and the lead 6I can be reduced.
  • FIG. 76 is a schematic cross-sectional view of a first modification of the semiconductor device shown in FIG.
  • portions corresponding to the respective portions shown in FIG. 74 are denoted by the same reference symbols as the reference symbols attached to the respective portions.
  • the structure shown in FIG. 76 will be described focusing on the differences from the structure shown in FIG. 74, and the description of the parts denoted by the same reference numerals as those shown in FIG. 74 will be omitted.
  • a plurality of stud bumps 22I are arranged instead of the dummy wires 15I, 16I, 17I, 18I shown in FIG.
  • Each stud bump 22I formed on the upper surface of the die pad 5I is formed in a mirror shape so as to protrude upward, and is arranged in a plurality of stages so as not to contact the bonding wire 13I.
  • the stud bumps 22I formed on the lower surface of the die pad 5I are formed in a mirror shape so as to protrude downward, and are stacked in a plurality of stages so as not to be exposed from the resin package 4I on the lower surface of the semiconductor device 21I. Is arranged.
  • the semiconductor device 21I having such a stud bump 22I for example, first, after the upper stud bump 22I is formed with the upper surface of the die pad 5I facing upward, the semiconductor device 21I is turned over and the die pad 5I It can be obtained by forming the lower stud bump 22I with the lower surface directed upward. Also in the configuration of the semiconductor device 21I, the same effect as that of the semiconductor device 1I shown in FIG. 74 can be obtained.
  • the stud bump 22I can be formed using a wire bonder. Therefore, the addition of an apparatus for forming the stud bump 22I can be avoided. Further, since the stud bumps 22I can be arranged without considering the contact between the stud bumps 22I, the stud bumps 22I can be formed with a space as small as possible using a wire bonder.
  • a plurality of stud bumps 22I are provided by being stacked. Thereby, the height of the stud bump 22I can be changed in accordance with the dead space in the semiconductor device 21I, so that the surface area of the stud bump 22I can be further increased. As a result, the heat dissipation of the semiconductor device can be further improved.
  • 77 is a schematic cross-sectional view of a second modification of the semiconductor device shown in FIG. In FIG. 77, parts corresponding to the parts shown in FIG. 74 are denoted by the same reference symbols as the reference signs given to the respective parts. In the following, the structure shown in FIG. 77 will be described with a focus on the differences from the structure shown in FIG. 74, and the description of the parts denoted by the same reference numerals as those shown in FIG. 74 will be omitted.
  • the dummy wires 15I, 16I, 17I, and 18I shown in FIG. 74 and the stud bump 22I shown in FIG. 76 are arranged in a combined state. Specifically, a plurality of stages of mirror-shaped stud bumps 33I are arranged on the upper and lower surfaces of the die pad 5I. And the dummy wire 32I which the both ends connected to the silver thin films 9I and 47I is arrange
  • a plurality of stud bumps 33I are provided in the loop-shaped inner part of the dummy wire 32I (the part between the central part of the dummy wire 32I and the die pad 5I) according to the height of the central part of the dummy wire 32I. They are arranged in layers.
  • the same effect as that of the semiconductor device 1I shown in FIG. 74 can be obtained. Further, since the stud bumps 33I are arranged in the gaps between the loop portions of the dummy wires 32I, the arrangement density of the dummy wires 32I and the stud bumps 33I can be further increased, and the heat dissipation of the semiconductor device 31I can be further improved. Can do.
  • the semiconductor device 41I is a so-called surface mount type semiconductor device in which the back surface of the die pad and the lead is exposed from the back surface of the resin package.
  • the semiconductor device 41I has a structure in which the semiconductor chip 42I is sealed with a resin package 44I together with the lead frame 43I.
  • the outer shape of the semiconductor device 41I has a flat rectangular parallelepiped shape (in this embodiment, a hexahedron having a square shape in plan view).
  • the lead frame 43I includes a die pad 45I disposed at the center of the semiconductor device 1I and a plurality of leads 46I disposed around the die pad 45I.
  • the lead frame 43I is formed, for example, by punching and pressing a copper thin plate.
  • the die pad 45I has a rectangular shape in plan view. The lower surface of the die pad 45I is exposed on the back surface of the resin package 44I.
  • the lead 46I is disposed on the side of the die pad 45I in plan view.
  • the lower surface of each lead 46I is exposed on the back surface of the resin package 44I and functions as an external terminal for connection to a wiring board (not shown).
  • a silver thin film 47I is deposited on the upper surface of the die pad 45I and the upper surface of each lead 46I by silver plating.
  • the semiconductor chip 42I is bonded (die bonded) to the die pad 45I via a conductive solder bonding agent 48I with the surface (device forming surface) on the side where the functional elements are formed facing upward. ing.
  • a pad 49I is formed on the surface of the semiconductor chip 42I corresponding to each lead 46I by exposing a part of the wiring layer from the surface protective film.
  • One end of a bonding wire 50I made of copper is bonded to each pad 49I.
  • the other end of the bonding wire 50I is bonded to the upper surface of each lead 46I.
  • the semiconductor chip 42I is electrically connected to the lead 46I via the bonding wire 50I.
  • the semiconductor chip 42I is smaller than the die pad 45I, and the surface of the die pad 45I is exposed around the semiconductor chip 42I.
  • a plurality of dummy wires 51I made of copper are bonded to the surface (silver thin film 47I) of the die pad 45I exposed around the semiconductor chip 42I.
  • Each dummy wire 51I is joined to the surface of the die pad 45I at both ends, and the central part is formed in an arch shape that is raised from the die pad 45I with a gap.
  • Each dummy wire 51I is not in contact with either the semiconductor chip 42I or the lead 46I, and does not contribute to the electrical connection between the semiconductor chip 42I, the die pad 45I, and the lead 46I.
  • stud bumps may be provided in place of the dummy wires 51I as in the semiconductor device 21I shown in FIG. 76, or the dummy wires 51I and Combinations with stud bumps may be employed.
  • the ninth embodiment of the present invention has been described above, the ninth embodiment may be modified as follows.
  • dummy wires 15I, 16I, 17I, 18I, 51I and / or stud bumps 22I, 33I are formed on the die pad 5I. did.
  • the dummy wires 15I, 16I, 17I, 18I, 51I and / or the stud bumps 22I, 33I may be formed on the leads 6I, 46I.
  • the silver thin films 9I and 47I are formed on the upper surface of the die pad 5I and the upper surface of the inner lead portion of the lead 6I, so that the bonding wire 13I can be bonded to the lead 6I and dummy. Good bonding of the wires 15I, 16I, 17I to the die pad 5I can be achieved. Further, in the semiconductor device 41I, since the silver thin film 47I is formed on the upper surface of the die pad 45I and the upper surface of the lead 46I, the bonding wire 50I can be bonded to the lead 46I and the dummy wire 51I can be bonded to the die pad 45I. Can be achieved.
  • the silver thin films 9I and 47I are not always necessary. Even if the silver thin films 9I and 47I are omitted, the bonding wires 13I and 50I are joined to the leads 6I and 46I, and the dummy wires 15I, 16I, 17I, and 51I Bonding to the die pads 5I, 45I can be achieved. By omitting the silver thin films 9I and 47I, the material cost can be reduced. Moreover, since the silver plating process for forming the silver thin films 9I and 47I is omitted, the number of manufacturing steps of the semiconductor devices 1I, 21I, 31I, and 41I can be reduced.
  • the dummy wires 15I and the dummy wires 16I are provided so as to form a lattice shape orthogonal to each other in plan view, but the dummy wires 15I, 16I, 17I, and 18I are There is no need to form a lattice shape in a plan view, and the length and direction can be freely changed.
  • the bonding wire 13I is exemplified by the moisture impermeable insulating film 19I.
  • the moisture impermeable insulating film 19I may not be provided.
  • a resin-sealed semiconductor device has a structure in which a semiconductor chip is sealed with a resin package together with a lead frame.
  • the lead frame is formed by punching a thin metal plate, and includes an island and a plurality of leads arranged around the island.
  • the semiconductor chip is die-bonded on the island.
  • a plurality of pads are arranged on the surface of the semiconductor chip, and wires for electrical connection are laid between each pad and each lead.
  • a conductive bonding material is interposed between the semiconductor chip and the island.
  • solder paste is most widely used.
  • (2) Tenth issue In recent years, as part of efforts to protect the environment, Pb (lead) -free semiconductor devices have been studied. The exterior portion of the semiconductor device has been made Pb-free, but as a bonding material interposed between the semiconductor chip and the island, a highly adhesive Ag (silver) paste, Bi (bismuth) or Zn ( If a solder mainly composed of zinc) is employed, Pb-free inside the semiconductor device can be realized.
  • a general lead solder as a bonding material is used, for example, for the purpose of ensuring electrical conductivity by ohmic bonding.
  • ohmic bonding is not required, but lead solder may be used for the purpose of ensuring high heat dissipation.
  • Metal (solder) bonding is indispensable to achieve ohmic bonding between the semiconductor chip and the island.
  • a bonding material (paste) having high heat dissipation must be employed.
  • the amount of metal particles (for example, Ag) contained in the bonding material may be increased.
  • the amount of the metal particles is increased, the amount of organic components such as epoxy resin is decreased, so that the adhesiveness of the bonding material is decreased.
  • FIG. 83 is a schematic cross-sectional view of a semiconductor device according to a tenth embodiment of the present invention.
  • FIG. 84 is a schematic plan view when the semiconductor device shown in FIG. 83 is viewed from the back surface side, and shows a state where the resin package is not shown.
  • the semiconductor device 1J has a structure in which a semiconductor chip 2J is sealed with a resin package 4J together with a lead frame 3J.
  • the resin package 4J is formed in a square shape in plan view.
  • the lead frame 3J includes an island 5J disposed in the central portion of the semiconductor device 1J, and a plurality (ten in this embodiment) of leads 6J disposed around the island 5J.
  • the lead frame 3J is formed, for example, by punching and pressing a copper (Cu) thin plate.
  • the island 5J has a rectangular main body part 7J in plan view having four sides extending in parallel to each side of the resin package 4J and the four sides of the main body part 7J. Are integrally provided with a suspension portion 8J having a quadrangular shape in plan view extending from two sides facing each other toward the side surface of the resin package 4J. As shown in FIG. 84, a through hole 9J is formed through the body portion 7J in the thickness direction. The through hole 9J is formed in a rectangular shape smaller than the semiconductor chip 2J in plan view.
  • each lead 6J penetrates the side surface of the resin package 4J, and a portion sealed by the resin package 4J forms an inner lead portion to which a surface wire 12J described later is connected, and is a portion exposed from the resin package 4J. However, it forms an outer lead portion for connection with a substrate on which the semiconductor device 1J is mounted.
  • the semiconductor chip 2J is formed in a square shape in plan view.
  • An alloy film 11J is deposited on the entire back surface of the semiconductor chip 2J.
  • the alloy film 11J has a structure in which, for example, Au (gold) and Ni (nickel) are stacked in this order from the semiconductor chip 2J side.
  • the semiconductor chip 2J is disposed to face the island 5J with its back surface (alloy film 11J) facing the island 5J. In this state, the portion around the through hole 9J in the island 5J is opposed to the peripheral edge of the back surface of the semiconductor chip 2J.
  • An insulating silver paste 10J is interposed between the portion around the through hole 9J and the peripheral portion of the semiconductor chip 2J. Thereby, the back surface of the semiconductor chip 2J is bonded (die bonded) to the island 5J via the silver paste 10J.
  • each pad is electrically connected to the lead 6J through the surface wire 12J.
  • the entire surface of the semiconductor chip 2J, the entire surface and side surfaces of the island 5J, the entire surface of the leads 6J, and the entire surface wire 12J are integrated.
  • the transparent insulating film 18J is covered.
  • a plurality of back surface wires 14J are installed between the back surface (alloy film 11J) of the semiconductor chip 2J and the island 5J. Specifically, one end of each back surface wire 14J is joined to the portion facing the through hole 9J on the back surface of the semiconductor chip 2J.
  • Each back surface wire 14J is inserted through the through hole 9J, and the other end is joined to the back surface of the island 5J.
  • the back surface wires 14J are provided at equal intervals along each side of the rectangular through hole 9J. Thereby, the back surface of the semiconductor chip 2J and the island 5J are electrically connected through the plurality of back surface wires 14J.
  • the back surface of the semiconductor chip 2J is joined to the island 5J by the insulating silver paste 10J.
  • the lead 6J is disposed apart from the island 5J.
  • a surface wire 12J is installed between the pad formed on the surface of the semiconductor chip 2J and the lead 6J. Thereby, the pad and the lead 6J are electrically connected.
  • a back surface wire 14J that electrically connects the semiconductor chip 2J and the island 5J is provided between the back surface of the semiconductor chip 2J and the island 5J.
  • the back surface of the semiconductor chip 2J and the island 5J can be electrically connected via the back surface wire 14J. That is, even when a bonding material other than solder containing Pb is used, electrical connection between the back surface of the semiconductor chip 2J and the island 5J can be achieved regardless of the electrical characteristics of the bonding material.
  • the back surface wire 14J is made of copper. Since copper is less expensive than gold, which is widely used as a wire material, the material cost of the back surface wire 14J can be reduced. Moreover, since copper has high electrical conductivity, the electrical resistance between the semiconductor chip 2J and the island 5J can be reduced. Both the front surface wire 12J and the back surface wire 14J are made of copper. Therefore, the front surface wire 12J and the back surface wire 14J can be formed by the wire bonder without changing the material set in the wire bonder. Therefore, the manufacturing process of the semiconductor device 1J can be simplified.
  • the island 5J is formed with a through hole 9J penetrating in the thickness direction, and the back surface wire 14J extends between the back surface of the semiconductor chip 2J and the island 5J through the through hole 9J. .
  • the back surface (alloy film 11J) of the semiconductor chip 2J is exposed from the through hole 9J, and the back surface wire 14J is connected to the exposed portion, thereby electrically connecting the back surface of the semiconductor chip 2J and the island 5J.
  • the area of the portion of the island 5J facing the back surface of the semiconductor chip 2J is inevitably smaller than the area of the back surface of the semiconductor chip 2J, and the insulating silver is formed only in the portion facing the semiconductor chip 2J and the island 5J.
  • Paste 10J is interposed. Therefore, since the silver paste 10J is not used in the opposing part of the semiconductor chip 2J and the through-hole 9J, the usage amount of the silver paste 10J can be reduced. As a result, the material cost of the semiconductor device 1J can be reduced.
  • FIG. 85 is a schematic cross-sectional view of a first modification of the semiconductor device shown in FIG.
  • FIG. 86 is a schematic plan view when the semiconductor device shown in FIG. 85 is viewed from the back surface side, and shows a state where the resin package is not shown.
  • 85 and 86 parts corresponding to those shown in FIGS. 83 and 84 are denoted by the same reference numerals as those given to the respective parts.
  • FIGS. 85 and 86 will be described with a focus on the differences from the structure shown in FIGS. Is omitted.
  • a semiconductor device 21J shown in FIG. 85 includes an island 22J having a structure different from that of the island 5J shown in FIG.
  • the island 22J has a rectangular main body portion 23J having four sides extending in parallel to each side of the resin package 4J, and two opposite sides of the four sides of the main body portion 23J, and the side surface of the resin package 4J.
  • a suspension portion 24J having a quadrangular shape in plan view extending toward the top.
  • the main body portion 23J is formed with four through holes 25J that penetrate the main body portion 23J in the thickness direction.
  • the four through holes 25J are arranged at equiangular intervals around the center of the island 22J.
  • the semiconductor chip 2J is arranged to face the island 22J with the back surface (alloy film 11J) facing the island 22J. In this state, the portion around each through hole 25J in the island 22J is opposed to the peripheral edge of the back surface of the semiconductor chip 2J.
  • An insulating silver paste 10J is interposed between the peripheral portion of the through hole 25J and the peripheral portion of the semiconductor chip 2J. Thereby, the back surface of the semiconductor chip 2J is bonded (die bonded) to the island 22J via the silver paste 10J.
  • a plurality of back surface wires 14J are installed between the back surface (alloy film 11J) of the semiconductor chip 2J and the island 22J. Specifically, one end of each back surface wire 14J is joined to the portion facing the through hole 25J on the back surface of the semiconductor chip 2J. Each back surface wire 14J is inserted through the through hole 25J, and the other end is joined to the back surface of the island 22J. The back surface wires 14J are provided at equal intervals along each side of each through hole 25J. Thereby, the back surface of the semiconductor chip 2J and the island 22J are electrically connected through the plurality of back surface wires 14J.
  • FIG. 87 is a schematic cross-sectional view of a second modification of the semiconductor device shown in FIG.
  • FIG. 88 is a schematic plan view when the semiconductor device shown in FIG. 87 is viewed from the back surface side, and shows a state where the resin package is not shown.
  • 87 and 88 parts corresponding to the parts shown in FIGS. 83 and 84 are denoted by the same reference numerals as those given to the respective parts.
  • FIGS. 87 and 88 will be described with a focus on the differences from the structure shown in FIGS. 83 and 84, and the same reference numerals as those shown in FIGS. Is omitted.
  • a semiconductor device 31J shown in FIG. 87 includes an island 32J having a structure different from that of the island 5J shown in FIG. Further, the semiconductor device 31J and the semiconductor device 1J have different structures for electrical connection between the back surface of the semiconductor chip 2J and the islands 5J and 32J.
  • the island 32J has four sides extending in parallel to each side of the resin package 4J, and has a rectangular main body 33J formed in a size smaller than the semiconductor chip 2J in plan view, and the four sides of the main body 33J.
  • a suspension portion 34J having a quadrangular shape in plan view extending from two sides facing each other toward the side surface of the resin package 4J.
  • the semiconductor chip 2J is disposed to face the island 32J with the back surface (alloy film 11J) facing the island 32J.
  • the island 32J is smaller than the semiconductor chip 2J, and the back surface 36J of the semiconductor chip 2J is exposed around the island 32J. That is, the area of the upper surface 35J facing the semiconductor chip 2J in the island 32J is smaller than the area of the back surface 36J of the semiconductor chip 2J.
  • an insulating silver paste 10J is interposed between the upper surface 35J of the island and the rear surface 36J of the semiconductor chip 2J.
  • the back surface 36J of the semiconductor chip 2J is bonded (die-bonded) to the upper surface 35J of the island 32J via the silver paste 10J.
  • a plurality of back surface wires 14J are provided between the back surface 36J of the semiconductor chip 2J and the island 32J. Specifically, one end of each back surface wire 14J is joined to the back surface 36J (alloy film 11J) of the semiconductor chip 2J exposed around the island 32J.
  • Each back surface wire 14J wraps around the side of the island 32J and extends to the back surface side of the island 32J, and the other end is joined to the back surface of the island 32J.
  • the back surface wires 14J are provided at equal intervals along each side of the island 32J. Thereby, the back surface 36J of the semiconductor chip 2J and the island 32J are electrically connected via the plurality of back surface wires 14J.
  • FIG. 89 is a schematic cross-sectional view of a third modification of the semiconductor device shown in FIG.
  • FIG. 90 is a schematic plan view when the semiconductor device shown in FIG. 89 is viewed from the back side, and shows a state where the resin package is not shown.
  • the semiconductor device 41J is a so-called surface mount type semiconductor device in which the back surface of the island and the lead is exposed from the back surface of the resin package.
  • the semiconductor device 41J has a structure in which the semiconductor chip 42J is sealed with a resin package 44J together with the lead frame 43J.
  • the outer shape of the semiconductor device 41J has a flat rectangular parallelepiped shape (in this embodiment, a hexahedron having a square shape in plan view).
  • the lead frame 43J includes an island 45J disposed in the center of the semiconductor device 1J and a plurality of leads 46J disposed around the island 45J.
  • the lead frame 43J is formed, for example, by punching and pressing a copper thin plate.
  • the island 45J has a rectangular main body portion 47J in plan view having four sides extending in parallel to each side of the resin package 44J and the four sides of the main body portion 47J.
  • a suspending portion 48J having a quadrangular shape in a plan view extending from two sides facing each other toward the side surface of the resin package 44J.
  • the main body 47J is formed in a size smaller than the semiconductor chip 42J in plan view. Further, the end surface of each suspension portion 48J is exposed on the side surface of the resin package 44J so as to be flush with the side surface.
  • a concave portion 49J having a shape in which the island 45J is dug down from the back surface side is formed over the entire periphery by crushing from the back surface side.
  • the concave portion 49J having such a shape can be formed, for example, by selectively etching the peripheral portion of the island 45J from the back surface side.
  • the back surface of the island 45J is exposed as a back surface connection terminal on the back surface of the resin package 44J except for the peripheral edge portion (recessed portion 49J). For example, when the thickness of the central portion of the island 45J (the portion exposed from the resin package 44J) is 200 ⁇ m, the thickness of the peripheral portion of the island 45J is 100 ⁇ m.
  • leads 46J are provided at positions facing each side surface of the island 45J.
  • the leads 46J extend in a direction orthogonal to the facing side surface and are arranged at equal intervals in a direction parallel to the side surface.
  • a recess 50J having a shape in which the lead 46J is dug down from the back surface side is formed by crushing from the back surface side.
  • the back surface of the lead 46J is exposed from the back surface of the resin package 44J except for the end portion (recess 50J) on the island 45J side.
  • the side surface of the lead 46J opposite to the island 45J side is exposed from the side surface of the resin package 44J.
  • the thickness of the portion exposed from the back surface of the resin package 44J in the lead 46J is 200 ⁇ m
  • the thickness of the end portion of the lead 46J on the island 45J side is 100 ⁇ m.
  • the semiconductor chip 42J is formed in a square shape in plan view.
  • An alloy film 52J is deposited on the entire back surface of the semiconductor chip 42J.
  • Alloy film 52J has, for example, a stacked structure similar to that of alloy film 11J shown in FIG.
  • the semiconductor chip 42J is arranged to face the island 45J with the back surface (alloy film 52J) facing the island 45J.
  • the island 45J is smaller than the semiconductor chip 42J, and the back surface (alloy film 52J) of the semiconductor chip 2J is exposed around the island 45J.
  • an insulating silver paste 51J is interposed between the entire upper surface of the island 45J and the back surface of the semiconductor chip 42J.
  • the back surface of the semiconductor chip 42J is bonded (die bonded) to the upper surface of the island 45J via the silver paste 51J.
  • the same number of pads (not shown) as the leads 46J are formed corresponding to the leads 46J.
  • One end of a surface wire 54J made of copper is bonded to each pad.
  • the other end of each surface wire 54J is joined to the upper surface of each lead 46J.
  • each pad is electrically connected to the lead 46J through the surface wire 54J.
  • a plurality of back surface wires 55J made of copper are installed between the semiconductor chip 42J and the island 45J. Specifically, one end of each back surface wire 55J is joined to the back surface (alloy film 52J) of the semiconductor chip 42J exposed around the island 45J. Each back surface wire 55J wraps around the side of the island 45J and extends to the back surface side of the island 45J, and the other end is directed upward so as to draw an arc, and then the main body portion of the island 45J in the recess 49J It is joined to the lower surface of 47J. Thus, the back surface of the semiconductor chip 42J and the island 45J are electrically connected via the back surface wire 55J.
  • the other end of the back surface wire 55J has a height at the top (width in the thickness direction of the island 45J) with respect to the lower surface of the main body 47J of the island 45J in the recess 49J, for example, 70 ⁇ m. Is formed. Thereby, it is possible to prevent the back surface wire 55J from being exposed from the resin package 44J to the back surface side of the semiconductor device 41J.
  • the tenth embodiment of the present invention may be modified as follows.
  • the alloy films 11J and 52J have a structure in which Au and Ni are laminated in this order from the semiconductor chip 2J and 42J side
  • the alloy films 11J and 52J include Au, Ti (titanium) and Ni. May be employed, or a laminated film having a structure in which Au, Ti, Ni, and Au are laminated in this order from the semiconductor chip 2J, 42J side may be employed. It may be adopted.
  • the surface wire 12J is coated with the moisture impermeable insulating film 18J.
  • the moisture impermeable insulating film 18J may not be provided.
  • external component materials used outside the device such as SOP (Small Outline Package), outer lead outer plating in QFP (Quad Flat Package), solder balls in BGA (Ball Grid Array), and the inside of the package Lead is used as an internal component used inside the apparatus, such as a bonding material between a semiconductor chip and a lead frame.
  • the thermal expansion coefficient of Bi (about 13.4 ⁇ 10 ⁇ 6 / ° C.) is approximately the same as that of Pb—xSn-yAg (for example, about 28.5 ⁇ 10 ⁇ 6 / ° C.). ) Is low. Therefore, when the lead frame is warped due to thermal expansion, such as during reflow when mounting a semiconductor device, the stress generated in the bonding material due to warping of the lead frame may not be alleviated by the bonding material. is there. In this case, when the stress that cannot be alleviated is applied to the semiconductor chip and the semiconductor chip is warped, and the amount of warping is large, cracks (for example, horizontal cracks, vertical cracks, etc.) may occur in the semiconductor chip.
  • the amount of warping of the semiconductor chip may be mitigated by increasing the thickness of the semiconductor chip or the lead frame.
  • the thickness of the semiconductor chip and the lead frame is increased, there is a problem that the package body is enlarged.
  • the warpage amount of the semiconductor chip may be reduced by increasing the thickness of the bonding material.
  • the thickness of the bonding material is reduced because the bonding material is pressed by the weight of the semiconductor chip. Therefore, it is difficult to control the thickness of the bonding material to a desired size.
  • the thermal conductivity of Bi (about 9 W / m ⁇ K) is lower than that of Pb-xSn-yAg (for example, about 35 W / m ⁇ K). Therefore, the bonding material using Bi has a problem that heat generated in the semiconductor chip is not easily dissipated. That is, the invention according to the eleventh embodiment can achieve lead-free by using a Bi-based material for the bonding material between the semiconductor chip and the lead frame, and further, due to the thermal expansion of the lead frame.
  • An eleventh object of the present invention is to provide a semiconductor device capable of sufficiently ensuring the heat dissipation of the semiconductor chip while reducing the amount of warping of the semiconductor chip.
  • FIG. 95 is a schematic bottom view of a semiconductor device according to an eleventh embodiment of the present invention.
  • FIG. 96 is a schematic cross-sectional view of a semiconductor device according to the eleventh embodiment of the present invention.
  • 97 is an enlarged view of a main part of a portion surrounded by a broken-line circle in FIG.
  • the semiconductor device 1K is a semiconductor device to which QFN (Quad FlatleadNon-leaded) is applied.
  • the semiconductor device 1K electrically connects the semiconductor chip 2K, the die pad 3K on which the semiconductor chip 2K is mounted, the plurality of electrode leads 4K arranged around the die pad 3K, and the semiconductor chip 2K and the electrode lead 4K.
  • a bonding wire 5K and a resin package 6K for sealing them are provided.
  • the semiconductor chip 2K includes a square Si substrate 7K in plan view.
  • the thickness of the Si substrate 7K is, for example, 220 to 240 ⁇ m (preferably about 230 ⁇ m).
  • On the surface 71K of the Si substrate 7K there is formed a multilayer wiring structure (not shown) in which a plurality of wiring layers are laminated via an interlayer insulating film.
  • the outermost surface of the multilayer wiring structure is a surface protective film. (Not shown).
  • a plurality of pad openings for exposing the uppermost wiring layer in the multilayer wiring structure are formed. Thereby, a part of the wiring layer is exposed from each pad opening as the electrode pad 8K of the semiconductor chip 2K.
  • the uppermost wiring layer exposed as the electrode pad 8K is made of, for example, a metal material containing Al (aluminum), and specifically made of a metal material containing Al as a main component (eg, Al—Cu alloy).
  • a back metal 9K is formed on the back surface 72K of the Si substrate 7K (the surface facing the die pad 3K).
  • the back metal 9K has a three-layer structure in which an Au layer 91K, a Ni layer 92K, and a Cu layer 93K are stacked in this order from the Si substrate 7K side.
  • the Au layer 91K is in ohmic contact with which the Si semiconductor can be energized, and is in contact with the back surface 72K of the Si substrate 7K.
  • the Ni layer 92K is formed on the Si substrate 7K side with respect to the Cu layer 93K that forms the outermost surface of the back metal 9K, and prevents Si nodules that Si in the Si substrate 7K precipitates on the outermost surface of the back metal 9K. Layer.
  • the die pad 3K and the plurality of electrode leads 4K are formed as a lead frame 10K made of the same thin metal plate.
  • the thin metal plate constituting the lead frame 10K is made of a Cu-based material mainly containing Cu. Specifically, for example, a high purity such as a purity of 99.9999% (6N) or more and a purity of 99.99% (4N) or more is used. Copper, an alloy of Cu and a dissimilar metal (for example, Cu—Fe—P alloy).
  • the metal thin plate may be, for example, an Fe-based material such as 42 alloy (Fe-42% Ni).
  • the thickness of the lead frame 10K (metal thin plate) is, for example, 190 to 210 ⁇ m (preferably about 200 ⁇ m).
  • the die pad 3K has a square shape larger than the semiconductor chip 2K in plan view (for example, about 2.7 mm square in plan view).
  • the surface 31K (the surface facing the semiconductor chip 2K) of the die pad 3K is an uncoated surface that is not covered with a metal thin film by a process such as plating or sputtering, and the Cu-based material constituting the lead frame 10K is applied to the entire surface 31K. Exposed.
  • a plurality of Cu stud bumps 18K are provided on the surface 31K of the die pad 3K.
  • One Cu stud bump 18K is arranged at each corner of the die pad 3K in plan view, and a total of four Cu stud bumps 18K are provided.
  • Each Cu stud bump 18K is formed by a known wire bonding method, and has a relatively large diameter base portion 181K that contacts the surface 31K, and a relatively small diameter that protrudes from the base portion 181K toward the semiconductor chip 2K. It has a convex shape in a sectional view integrally including the tip 182K.
  • the semiconductor chip 2K is formed between the back surface 72K of the Si substrate 7K and the front surface 31K of the die pad 3K in a state where the back metal 9K is supported by the Cu stud bump 18K so that the back metal 9K contacts the tip end portion 182K of the Cu stud bump 18K. It is joined to the die pad 3K by interposing the joining layer 11K therebetween.
  • the bonding layer 11K includes a Bi-based material layer 111K as a relatively thick main layer and Cu—Sn alloy layers 112K, 113K, and 114K as relatively thin sublayers.
  • the Bi-based material layer 111K contains Bi as a main component, and may contain Sn, Zn, or the like in an amount that does not affect the physical properties of Bi as a subcomponent.
  • the Cu—Sn alloy layers 112K, 113K, and 114K are made of an alloy of Cu and Sn, which is a different metal different from Cu, and contain Cu as a main component.
  • the Cu—Sn alloy layer 112K on the semiconductor chip 2K side is formed over the entire region in the vicinity of the interface between the back metal 9K and the Cu layer 93K in the bonding layer 11K. Thereby, the Cu—Sn alloy layer 112K is in contact with the Cu layer 93K of the back metal 9K.
  • the Cu—Sn alloy layer 112K has a stacked structure represented by Cu 6 Sn 5 / Cu 3 Sn in the Z direction from the Bi-based material layer 111 K side toward the semiconductor chip 2 K side.
  • the Cu—Sn alloy layer 113K on the die pad 3K side is formed over the entire region in the vicinity of the interface with the surface 31K of the die pad 3K in the bonding layer 11K. Thereby, the Cu—Sn alloy layer 113K is in contact with the surface 31K of the die pad 3K.
  • the Cu—Sn alloy layer 113K has a stacked structure represented by Cu6Sn5 / Cu3Sn from the Bi-based material layer 111K side to the die pad 3K side in the Z direction.
  • the Cu—Sn alloy layers 112K and 113K are partially formed in the vicinity of the interface with the surface 31K of the die pad 3K in the bonding layer 11K and in the vicinity of the interface with the Cu layer 93K of the back metal 9K in the bonding layer 11K. May be.
  • the Cu—Sn alloy layer 114K is formed so as to cover the Cu stud bump 18K.
  • the Bi-based material layer 111K and the Cu—Sn alloy layers 112K and 113K are formed by separating the Bi-based material layer 111K from both sides in the Z direction between the surface 31K of the die pad 3K and the Cu layer 93K of the back metal 9K.
  • a three-layer structure sandwiched between the Sn alloy layers 112K and 113K (Cu—Sn alloy layer 112K / Bi-based material layer 111K / Cu—Sn alloy layer 113K) is formed.
  • the melting point of the bonding layer 11K as described above is, for example, 260 to 280 ° C., preferably 265 to 275 ° C.
  • the total thickness of the bonding layer 11K (the sum of the thickness of the Bi-based material layer 111K and the thickness of the Cu—Sn alloy layers 112K and 113K) T is, for example, 30.5 to 53 ⁇ m.
  • the thickness of each layer for example, the thickness of the Bi-based material layer 111K is 30 to 50 ⁇ m, and the thickness of the Cu—Sn alloy layers 112K and 113K is 0.5 to 3 ⁇ m.
  • the back surface 32K (mounting surface on the wiring board) of the die pad 3K is exposed from the resin package 6K.
  • a back plating layer 12K made of a metal material such as tin (Sn), tin-silver alloy (Sn—Ag) is formed.
  • the same number of electrode leads 4K are provided on both sides in each direction orthogonal to each side surface of the die pad 3K, thereby being arranged around the die pad 3K.
  • the electrode leads 4K facing each side surface of the die pad 3K are arranged at equal intervals in a direction parallel to the facing side surface.
  • each electrode lead 4K in the direction facing the die pad 3K is, for example, 440 to 460 ⁇ m (preferably about 450 ⁇ m).
  • the surface 41K (the connection surface of the bonding wire 5K) of the electrode lead 4K is an uncoated surface that is not covered with a metal thin film by a process such as plating or sputtering, and the Cu-based material constituting the lead frame 10K covers the entire surface 41K. Exposed.
  • the back surface 42K (mounting surface on the wiring board) of the electrode lead 4K is exposed from the resin package 6K.
  • a back surface plating layer 13K made of a metal material such as tin (Sn) or tin-silver alloy (Sn—Ag) is formed on the exposed back surface 42K.
  • the bonding wire 5K is copper (for example, high-purity copper such as a purity of 99.9999% (6N) or more, a purity of 99.99% (4N) or more), and may contain a small amount of impurities. ).
  • the bonding wire 5K connects one electrode pad 8K and one electrode lead 4K on a one-to-one basis.
  • the entire bonding wire 5K is covered with an integral moisture-impermeable insulating film 25K.
  • a known material such as an epoxy resin can be applied.
  • the resin package 6K has an outer shape of the semiconductor device 1K and is formed in a substantially rectangular parallelepiped shape.
  • the resin package 6K has a planar size of, for example, about 4 mm square and a thickness of, for example, about 0.80 to 0.90 mm, preferably about 0.85 mm.
  • 98A to 98D are schematic cross-sectional views showing the manufacturing steps of the semiconductor device shown in FIG. 2 in the order of steps.
  • the Au layer 91K, the Ni layer 92K, and the Cu layer 93K are formed on the back surface 72K of the Si substrate 7K of the semiconductor chip 2K by plating, sputtering, or the like. Are stacked in order to form the back metal 9K.
  • FIG. 98A a lead frame 10K including a plurality of units integrally including a die pad 3K and electrode leads 4K is prepared.
  • FIGS. 98A to 98D the overall view of the lead frame 10K is omitted, and only one unit of the die pad 3K and electrode lead 4K necessary for mounting one semiconductor chip 2K are shown.
  • FIG. 98B a plurality of Cu stud bumps 18K are formed on the surface 31K of the die pad 3K by a known wire bonding method. Subsequently, a bonding paste 14K made of a Bi-based material containing Sn is applied to the surface 31K of the die pad 3K.
  • the content of Sn in the bonding paste 14K is preferably an amount that allows the entire amount to diffuse with respect to the Cu layer 93K of the back metal 9K and the Cu of the surface 31K of the die pad 3K, for example, 4 wt% or less, preferably It is 1 to 3 wt%, more preferably 1.5 to 2.5 wt%.
  • the Cu layer 93K of the back metal 9K, the Cu of the surface 31K of the die pad 3K and the Cu of the Cu stud bump 18K react with the Sn in the bonding paste 14K, and the Cu layer Cu—Sn alloy layers 112K and 113K are formed in the vicinity of 93K and the surface 31K. Further, the Cu stud bump 18K is coated on the Cu—Sn alloy layer 114K.
  • Bi in the bonding paste 14K hardly reacts with Cu, it remains as a Bi-based material layer 111K sandwiched between the Cu—Sn alloy layers 112K and 113K.
  • the electrode pads 8K of all the semiconductor chips 2K and the electrode leads 4K corresponding to the electrode pads 8K are connected by the bonding wires 5K.
  • a moisture impermeable insulating film 25K is formed by the same method as in FIG. 4D.
  • the lead frame 10K is set in a molding die, and all the semiconductor chips 2K are sealed together with the lead frame 10K by the resin package 6K.
  • the back plating layers 12K and 13K are formed on the back surface 32K of the die pad 3K exposed from the resin package 6K and the back surface 42K of the electrode lead 4K.
  • the lead frame 10K is cut into the size of each semiconductor device 1K together with the resin package 6K, thereby obtaining individual pieces of the semiconductor device 1K shown in FIG.
  • the bonding layer 11K having the total thickness T can be interposed between the die pad 3K and the semiconductor chip 2K by appropriately adjusting the height of the Cu stud bump 18K.
  • the stress due to the difference in linear expansion coefficient among the Si substrate 7K, the bonding layer 11K, and the lead frame 10K can be sufficiently relaxed. Therefore, the warpage amount of the Si substrate 7K (semiconductor chip 2K) can be reduced. Therefore, generation of cracks in the Si substrate 7K can be prevented.
  • the package body of the semiconductor device 1K is not increased in size.
  • the spacer that supports the Si substrate 7K is the Cu stud bump 18K, and the thermal conductivity of Cu (about 398 W / m ⁇ K) is much larger than that of Bi (about 9 W / m ⁇ K).
  • the thermal conductivity between the lead frame 10K and the Si substrate 7K can be improved. Therefore, heat generated in the semiconductor chip 2K can be released to the lead frame 10K through the Cu stud bump 18K. Therefore, sufficient heat dissipation of the semiconductor chip 2K can be ensured.
  • the Si substrate 7K can be supported at four points.
  • the semiconductor chip 2K can be stabilized on the Cu stud bump 18K so as not to be inclined with respect to the surface 31K of the die pad 3K. Therefore, the distance between the lead frame 10K and the semiconductor chip 2K can be made substantially uniform.
  • the linear expansion coefficient of the bonding layer 11K in the Z direction becomes uniform, the stress bias in the bonding layer 11K can be suppressed, and the stress can be alleviated as a whole.
  • the heat generated in the semiconductor chip 2K can be dissipated using the four Cu stud bumps 18K, the heat dissipation of the semiconductor chip 2K can be further improved.
  • the lead frame 10K when the lead frame 10K is thermally expanded, the heat of the lead frame 10K is transmitted to the Si substrate 7K through the Cu stud bump 18K. Therefore, at the time of reflow when mounting the semiconductor device 1K, the Si substrate 7K can be thermally expanded by the heat transmitted from the lead frame 10K. As a result, the difference between the thermal expansion amount of the lead frame 10K and the thermal expansion amount of the Si substrate 7K can be reduced, so that the warpage amount of the Si substrate 7K can be reduced.
  • an Fe-based material such as 42 alloy (Fe-42% Ni) is known as a lead frame material.
  • 42 thermal expansion coefficient of the alloy is about 4.4 ⁇ 7.0 ⁇ 10 -6 / °C .
  • the thermal expansion amount is smaller than that of the lead frame 10K made of Cu (coefficient of thermal expansion is approximately 16.7 ⁇ 10 ⁇ 6 / ° C.), thereby reducing the warp amount of the lead frame. I may be able to do it.
  • using 42 alloy costs more than using Cu, and heat dissipation is reduced.
  • the bonding paste 14K applied to the surface 31K of the die pad 3K is sandwiched between the semiconductor chip 2K and the die pad 3K so as to come into contact with the Cu layer 93K of the back metal 9K. Thereafter, by performing reflow (heat treatment), the bonding layer 11K having the Bi-based material layer 111K and the Cu—Sn alloy layers 112K, 113K, and 114K is formed.
  • the components (Bi-based material and Sn) in the bonding paste 14K do not come into contact with metal elements other than Cu, and in the opposing direction of the semiconductor chip 2K and the die pad 3K, the Bi-based material Cu—Sn alloy layers 112K and 113K are formed on both sides of the layer 111K. For this reason, it is possible to prevent an inhibitory metal element such as Au in the Au layer 91K of the back metal 9K and Ni in the Ni layer 92K from diffusing into the Bi-based material layer 111K, which may deteriorate the characteristics of the Bi-based material layer 111K. be able to.
  • the Bi-based material layer 111K is in contact with the Cu—Sn alloy layers 112K, 113K, and 114K.
  • Cu hardly reacts with Bi
  • the melting point of the bonding layer 11K is reduced due to the contact between these layers.
  • the contact between the Si substrate 7K and the Cu stud bump 18K becomes a contact between the same kind of metals of the Cu layer 93K and the Cu stud bump 18K, the influence of the contact between the Si substrate 7K and the Cu stud bump 18K (for example, The resistance of the Cu stud bump 18K and the erosion of the Cu stud bump 18K) can be reduced.
  • the bonding layer 11K includes the Bi-based material layer 111K and the Cu—Sn alloy layers 112K, 113K, and 114K, the bonding layer 11K can be made lead-free.
  • the Cu—Sn alloy is not a hard and brittle metal such as a Bi—Au alloy or a Bi—Ag alloy, but a high strength metal. Therefore, the bonding strength between the bonding layer 11K and the semiconductor chip 2K and the lead frame 10K can be improved by the Cu—Sn alloy layers 112K and 113K.
  • the thermal conductivity of Sn is about 73 W / m ⁇ K, which is higher than the thermal conductivity of Bi (about 9 W / m ⁇ K). Therefore, the thermal conductivity of the bonding layer 11K can be improved as compared with the case where the bonding layer 11K is made of only Bi. As a result, the heat dissipation of the semiconductor chip 2K can be further improved. Further, since the Au layer 91K is in contact with the back surface 72K of the Si substrate 7K, the Cu layer 93K and the Si substrate 7K can be conducted through the Au layer 91K. Thereby, the Si substrate 7K and the die pad 3K can be electrically connected.
  • the lead frame 10K is manufactured in manufacturing the semiconductor device 1K. Since it is not necessary to perform plating, sputtering or the like, the cost can be reduced.
  • the QFN type semiconductor device is taken up.
  • the present invention is applied to other types of package type semiconductor devices such as QFP (Quad Flat Package), SOP (Small Outline Package), and the like. You can also.
  • the number of Cu stud bumps 18K may be 1 to 3, or 5 or more. As the number increases, the amount of the bonding paste 14K used can be reduced, so that the cost can be reduced and the heat dissipation can be further improved.
  • a Cu spacer that supports the Si substrate 7K forms a Cu wire ball bond (first bonding) on the surface 31K of the die pad 3K by a wire bonding method, It may be a Cu wire ring 19K formed by drawing in a ring shape and bonding the opposite side of the ball bond to the surface 31K (2nd bonding) and then tearing the Cu wire from the position of the 2nd bonding.
  • the sublayer of the bonding layer 11K does not need to be the Cu—Sn alloy layers 112K, 113K, and 114K.
  • Cu and Zn which is a different metal different from Cu (thermal conductivity is about 120 W / It may be a Cu—Zn alloy layer made of an alloy with m ⁇ K) and containing Cu as a main component.
  • the surface of the lead frame 10K (the surface 31K of the die pad 3K and the surface 41K of the electrode lead 4K) does not need to be an uncoated surface, and is subjected to plating or sputtering as shown in FIG.
  • the coating layer 15K may be formed.
  • the covering layer 15K has a two-layer structure in which an Ag layer 16K and a Cu layer 17K are stacked in this order from the die pad 3K side on the surface 31K of the die pad 3K, as shown in FIG. 101A.
  • Cu layer 17K By laminating the Cu layer 17K on the Ag layer 16K, Cu can be exposed on the entire surface (surface 31K) facing the semiconductor chip 2K in the lead frame 10K.
  • the coating layer 15K has a single-layer structure in which only the Ag layer 16K is formed, as shown in FIG. 101B.
  • Ag can be exposed to the whole connection surface of the bonding wire 5K. Therefore, not only Cu wires but also various wires such as Au wires can be used as the bonding wires 5K connected to the electrode leads 4K.
  • the back metal 9K has a three-layer structure in which each of the Au layer 91K, the Ni layer 92K, and the Cu layer 93K is laminated one by one.
  • the present invention is not limited to this.
  • a plurality of at least one kind may be laminated.
  • a plurality of layers may be laminated successively, or another kind of layer may be interposed between the plurality of layers.
  • the back metal 9K may include a layer different from the Au layer, the Ni layer, and the Cu layer.
  • an Ag layer, a Ti layer, or the like may be provided. Since the Ti layer can make ohmic contact with the Si semiconductor, it can be applied instead of the Au layer 91K.
  • the back metal 9K and the tip 182K of the Cu stud bump 18K may be separated as shown in FIG.
  • the total thickness T of the bonding layer 11K is larger than the height of the Cu stud bump 18K. Therefore, the linear expansion of the bonding layer 11K in the Z direction can be increased, and the linear expansion of the bonding layer 11K in the X direction can be suppressed. As a result, the stress applied to the semiconductor chip 2K can be effectively relaxed.
  • the bonding wire 5K is exemplified by the moisture impermeable insulating film 25K.
  • the eleventh object for solving the eleventh problem is achieved.
  • the moisture-impermeable insulating film 25K may not be provided.
  • a semiconductor chip is disposed on a die pad, and the semiconductor chip and a lead disposed around the die pad are connected by a wire made of Au (gold).
  • Au gold
  • pads made of Al (aluminum) are arranged on the surface of the semiconductor chip.
  • a wire made of Au is laid in an arched loop between the surface of the pad and the surface of the lead.
  • an FAB Free Air Ball
  • the FAB is pressed by the capillary toward the pad with a predetermined load, and a predetermined driving current is supplied to the ultrasonic transducer provided in the capillary, so that ultrasonic vibration is applied to the FAB.
  • the FAB is pressed against the surface of the pad while being rubbed, and the bonding of the wire to the surface of the pad is achieved.
  • the capillary is moved toward the lead.
  • the FAB formed at the tip of the copper wire is harder than the FAB formed at the tip of the gold wire. Etc.), it is not possible to obtain a good bond between the copper wire and the pad. At present, the conditions under which good bonding of copper wire to the pad can be achieved are not clear, and no positive replacement from gold wire to copper wire has been reached.
  • a twelfth object of the invention according to the twelfth embodiment is to provide a wire bonding method capable of achieving good bonding of a copper wire to a pad.
  • FIG. 106 is a schematic cross-sectional view of a semiconductor device according to a twelfth embodiment of the present invention.
  • FIG. 107 is a schematic bottom view of the semiconductor device shown in FIG.
  • the semiconductor device 1L is a semiconductor device to which QFN (Quad Flat Non-leaded Package) is applied, and has a structure in which a semiconductor chip 2L is sealed with a resin package 6L together with a die pad 3L, a lead 4L, and a copper wire 5L. .
  • the external shape of the semiconductor device 1L (resin package 6L) is a flat rectangular parallelepiped shape.
  • the external shape of the semiconductor device 1L is a hexahedron having a square shape of 4 mm square and a thickness of 0.85 mm, and the dimensions of each part of the semiconductor device 1L described below are as follows. It is an example in the case of having an external dimension.
  • the semiconductor chip 2L has a square shape of 2.3 mm in plan view.
  • the thickness of the semiconductor chip 2L is 0.23 mm.
  • a plurality of pads 7L are arranged on the peripheral edge of the surface of the semiconductor chip 2L. Each pad 7L is electrically connected to a circuit built in the semiconductor chip 2L.
  • a back metal 8L made of a metal layer such as Au, Ni (nickel), or Ag (silver) is formed on the back surface of the semiconductor chip 2L.
  • the die pad 3L and the lead 4L are formed by punching a metal thin plate (for example, a copper thin plate).
  • the thickness of the thin metal plate (die pad 3L and lead 4L) is 0.2 mm.
  • a plating layer 9L made of Ag is formed on the surfaces of the die pad 3L and the leads 4L.
  • the die pad 3L has a square shape of 2.7 mm in plan view, and is disposed at the center of the semiconductor device 1L so that each side surface is parallel to the side surface of the semiconductor device 1L.
  • a recess having a substantially elliptical cross section is formed on the entire periphery of the periphery of the back surface of the die pad 3L by crushing from the back surface side. And the resin package 6L has entered into the hollow. As a result, the peripheral edge of the die pad 3L is sandwiched between the resin packages 6L from above and below, so that the die pad 3L is prevented from falling off from the resin package 6L.
  • the back surface of the die pad 3L is exposed from the back surface of the resin package 6L except for the peripheral edge portion (portion recessed in a substantially elliptical cross section).
  • the same number (for example, nine) of leads 4L is provided at a position facing each side surface of the die pad 3L.
  • the lead 4L extends in a direction orthogonal to the facing side surface and is arranged at equal intervals in a direction parallel to the side surface.
  • the length of the lead 4L in the longitudinal direction is 0.45 mm.
  • the distance between the die pad 3L and the lead 4L is 0.2 mm.
  • a recess having a substantially elliptical cross section is formed by crushing from the back surface side. And the resin package 6L has entered into the hollow. As a result, the end of the lead 4L on the die pad 3L side is sandwiched from above and below by the resin package 6L, and the lead 4L is prevented from falling off from the resin package 6L.
  • the back surface of the lead 4L is exposed from the back surface of the resin package 6L except for the end portion on the die pad 3L side (portion recessed in a substantially elliptical cross section). Further, the side surface of the lead 4L opposite to the die pad 3L side is exposed from the side surface of the resin package 6L.
  • a plating layer 10L made of solder is formed on the back surface of the die pad 3L and the lead 4L exposed from the resin package 6L.
  • the semiconductor chip 2L is bonded to the surface of the die pad 3L (plating layer 10L) via the bonding material 11L with the surface on which the pad 7L is disposed facing upward.
  • a solder paste is used for the bonding material 11L.
  • the thickness of the bonding material 11L is 0.02 mm.
  • the back metal 8L is omitted, and the back surface of the semiconductor chip 2L is joined to the surface of the die pad 3L with an insulating paste such as silver paste. It may be joined via a material.
  • the planar size of the semiconductor chip 2L is 2.3 mm square.
  • the plating layer 9L on the surface of the die pad 3L may be omitted.
  • the copper wire 5L is made of copper having a purity of 99.99% or more, for example.
  • One end of the copper wire 5L is bonded to the pad 7L of the semiconductor chip 2L.
  • the other end of the copper wire 5L is joined to the surface of the lead 4L.
  • the copper wire 5L is installed between the semiconductor chip 2L and the lead 4L so as to draw an arched loop.
  • the height difference between the top of the loop of the copper wire 5L and the surface of the semiconductor chip 2L is 0.16 mm.
  • FIG. 108 is an enlarged view of a portion surrounded by a broken line shown in FIG.
  • the pad 7L is made of a metal containing Al, and is formed on the uppermost interlayer insulating film 12L of the semiconductor chip 2L.
  • a surface protective film 13L is formed on the interlayer insulating film 12L.
  • the pad 7L has a peripheral portion covered with the surface protective film 13L and a central portion exposed through a pad opening 14L formed in the surface protective film 13L.
  • the copper wire 5L is joined to the center of the pad 7L exposed from the surface protective film 13L.
  • the copper wire 5L has a FAB formed at the tip thereof and is joined by pressing the FAB against the pad 7L.
  • a first bowl portion 15L having a mirror shape is formed at a joint portion of the copper wire 5L with the pad 7L.
  • the material of the pad 7L gradually protrudes around the first ball portion 15L from below the first ball portion 15L, so that the protruding portion 16L is formed without significantly rising from the surface of the pad 7L.
  • 109A to 109D are schematic cross-sectional views showing states during the manufacturing (in the middle of wire bonding) of the semiconductor device shown in FIG.
  • the copper wire 5L is connected to the frame (not shown) surrounding the die pad 3L and the lead 4L, that is, the die pad 3L and the lead 4L form a lead frame. It is erected between.
  • the wire bonder is provided with a capillary C. As shown in FIG. 109A, the capillary C has a substantially cylindrical shape in which a wire insertion hole 41L is formed on the central axis. The copper wire 5L is inserted into the wire insertion hole 41L and sent out from the tip (lower end) of the wire insertion hole 41L.
  • a truncated cone shaped chamfer 42L communicating with the wire insertion hole 41L is formed below the wire insertion hole 41L.
  • the tip of the capillary C is continuous with the lower end edge of the chamfer 42L, and has a face 43L that is a surface facing the copper wire 5L, the pad 7L, and the lead 4L (when wire bonding). Yes.
  • the face 43L is gently inclined so that the outer side rises with respect to a plane orthogonal to the central axis of the capillary C.
  • the capillary C is moved immediately above the pad 7L.
  • a current is applied to the tip of the copper wire 5L, so that the FAB 44 is formed at the tip.
  • the value of the current and the application time are appropriately set according to the wire diameter of the copper wire 5L and the target diameter of the FAB 44 (designed diameter of the FAB 44). A part of the FAB 44 protrudes downward from the chamfer 42L.
  • FIG. 109B Thereafter, as shown in FIG. 109B, the capillary C is lowered toward the pad 7L, and the FAB 44 is pressed against the pad 7L by the capillary C. At this time, a load is applied to the FAB 44 by the capillary C, and ultrasonic vibration oscillated from an ultrasonic transducer (not shown) provided in the capillary C is applied to the FAB 44.
  • FIG. 110 is a graph showing the time change of the load applied to the FAB and the drive current applied to the ultrasonic transducer when the FAB is bonded to the pad.
  • a relatively large initial load P1 is applied from the capillary C to the FAB 44 from time T1 when the FAB 44 contacts the pad 7L to time T2 when a predetermined time elapses. .
  • the predetermined time is set to 3 msec.
  • the initial load P1 is a constant coefficient (the initial load P1 unit is g, and the bonding area is a target bonding area of the first ball part 15L with respect to the pad 7L (designed bonding area of the first ball part 15L with respect to the pad 7L)).
  • the unit of a mm 2 for example, is set based on the value obtained by multiplying the 28786).
  • the load applied from the capillary C to the FAB 44 is reduced, and a relatively small load P2 is applied to the FAB 44. This load P2 is continuously applied until time T4 when the capillary C is raised.
  • a relatively small driving current U1 is applied to the ultrasonic transducer from before the time T1 when the FAB 44 contacts the pad 7L.
  • the drive current value U1 is set to be less than 30 mA.
  • the value of the drive current applied to the ultrasonic transducer is constant from the value U1 to the relatively large value U2 between time T1 and time T3 at that time. Raised (monotonically). This rate of change is set to 21 mA / msec or less.
  • the value U2 of the drive current finally applied to the ultrasonic transducer is set so that a value obtained by dividing the value U2 by the target joining area of the first ball portion 15L is 0.0197 mA / ⁇ m 2 or less.
  • the drive current values U1 and U2 are set so that the integral value of the drive current applied to the ultrasonic transducer during a predetermined time when the initial load is applied to the FAB 44 is 146 mA ⁇ msec or less. After time T3, the drive current of value U2 is continuously applied to the ultrasonic transducer until time T4 is reached.
  • the FAB 44 is deformed along the shapes of the chamfer 42L and the face 43L of the capillary C, and, as shown in FIG. A lead-out portion 16L is formed. Thereby, the bonding (first bonding) of the copper wire 5L to the pad 7L is achieved.
  • a predetermined joining time elapses from time T1 and time T4 is reached, the capillary C is separated above the pad 7L. Thereafter, the capillary C is moved obliquely downward toward the surface of the lead 4L. Then, as shown in FIG.
  • a drive current is applied to the ultrasonic transducer, and ultrasonic vibration is applied to the capillary C, while the capillary C pushes the copper wire 5L against the surface of the lead 4L and further tears it. .
  • a wedge-shaped stitch portion formed from the other end of the copper wire 5L is formed on the surface of the lead 4L, and the bonding (second bonding) of the copper wire to the lead 4L is achieved.
  • FIG. 111 is a graph showing the relationship between the bonding area of the first ball portion with respect to the pad and the initial load.
  • Test 1 A 45 ⁇ m FAB 44 is formed at the tip of a copper wire 5L having a wire diameter of 25 ⁇ m, the capillary C is lowered toward the pad 7L, the FAB 44 is pressed against the pad 7L, and the first ball portion 15L is formed on the pad 7L by deformation of the FAB 44. did. And the magnitude
  • the target diameter of the first ball portion 15L is 58 ⁇ m, and the target joint area of the first ball portion with respect to the pad is 0.00264 mm 2 .
  • the load with which the first ball portion 15L close to the target diameter and target joint area was obtained was 80 g. Further, when the load per unit area (unit area load) necessary to form the first ball portion 15L having a shape close to the aim is calculated by dividing the load by the actually obtained bonding area, the unit area is obtained. The load was 30295 g / mm 2 .
  • Test 2 A 59 ⁇ m FAB 44 is formed at the tip of a copper wire 5 L having a wire diameter of 25 ⁇ m, the capillary C is lowered toward the pad 7 L, the FAB 44 is pressed against the pad 7 L, and the first ball portion 15 L is formed on the pad 7 L by deformation of the FAB 44. did.
  • the target diameter of the first ball portion 15L is 74 ⁇ m, and the target joint area of the first ball portion with respect to the pad is 0.0043 mm 2 .
  • the load with which the first ball portion 15L close to the target diameter and target joint area was obtained was 130 g. Further, when the load per unit area (unit area load) necessary to form the first ball portion 15L having a shape close to the aim is calculated by dividing the load by the actually obtained bonding area, the unit area is obtained. The load was 30242 g / mm 2 .
  • Test 3 A 59 ⁇ m FAB 44 is formed at the tip of a copper wire 5 L with a wire diameter of 30 ⁇ m, the capillary C is lowered toward the pad 7 L, the FAB 44 is pressed against the pad 7 L, and the first ball portion 15 L is formed on the pad 7 L by deformation of the FAB 44. did.
  • the target diameter of the first ball portion 15L is 74 ⁇ m, and the target joint area of the first ball portion with respect to the pad is 0.0043 mm 2 .
  • the load with which the first ball portion 15L close to the target diameter and target joint area was obtained was 130 g. Further, when the load per unit area (unit area load) necessary to form the first ball portion 15L having a shape close to the aim is calculated by dividing the load by the actually obtained bonding area, the unit area is obtained. The load was 30242 g / mm 2 .
  • Test 4 An 84 ⁇ m FAB 44 is formed at the tip of a copper wire 5 L with a wire diameter of 38 ⁇ m, the capillary C is lowered toward the pad 7 L, the FAB 44 is pressed against the pad 7 L, and the first ball portion 15 L is formed on the pad 7 L by deformation of the FAB 44. did.
  • the target diameter of the first ball portion 15L is 104 ⁇ m, and the target joint area of the first ball portion with respect to the pad is 0.00849 mm 2 .
  • the load with which the first ball portion 15L close to the target diameter and target joint area was obtained was 240 g. Further, when the load per unit area (unit area load) necessary to form the first ball portion 15L having a shape close to the aim is calculated by dividing the load by the actually obtained bonding area, the unit area is obtained. The load was 28267 g / mm 2 . From the results of the above tests 1 to 4, the unit area required to form the first ball portion 15L having a shape close to the target regardless of the wire diameter of the copper wire 5L, the target diameter of the first ball portion 15L, and the target joining area. It was confirmed that the per unit load (unit area load) was almost the same.
  • each test 1 to 4 the value obtained as the load capable of obtaining the first ball portion 15L close to the target diameter and target joint area is set as the initial load P1
  • the X-axis is the target joint area
  • the Y-axis is the initial load.
  • Test 1 The FAB 44 is formed at the tip of the copper wire 5L having a wire diameter of 25 ⁇ m, the capillary C is lowered toward the pad 7L, the FAB 44 is pressed against the pad 7L, a certain load is applied to the FAB 44, and the FAB 44 is deformed on the pad 7L.
  • a first ball portion 15L was formed.
  • the target diameter of the first ball portion 15L is 58 ⁇ m, and the target thickness is 10 ⁇ m.
  • the magnitude of the load applied to the FAB 44 is 50 g, 80 g, and 110 g, the change in the diameter and thickness of the first ball portion 15L with the elapsed time after the FAB 44 abuts the pad 7L was examined. .
  • FIG. 112 shows the change over time of the diameter (ball diameter), and FIG. 113 shows the change over time of the thickness (ball thickness).
  • (2) Test 2 The FAB 44 is formed at the tip of the copper wire 5L having a wire diameter of 25 ⁇ m, the capillary C is lowered toward the pad 7L, the FAB 44 is pressed against the pad 7L, a certain load is applied to the FAB 44, and the FAB 44 is deformed on the pad 7L. A first ball portion 15L was formed.
  • the target diameter of the first ball portion 15L is 76 ⁇ m, and the target thickness is 18 ⁇ m.
  • the diameter and thickness of the first ball portion 15L with the elapsed time after the FAB 44 contacts the pad 7L I examined the change of the length.
  • FIG. 114 shows the change over time of the diameter (ball diameter)
  • FIG. 115 shows the change over time of the thickness (ball thickness).
  • Test 3 The FAB 44 is formed at the tip of the copper wire 5L having a wire diameter of 38 ⁇ m, the capillary C is lowered toward the pad 7L, the FAB 44 is pressed against the pad 7L, a certain load is applied to the FAB 44, and the FAB 44 is deformed on the pad 7L.
  • a first ball portion 15L was formed.
  • the target diameter of the first ball portion 15L is 104 ⁇ m, and the target thickness is 25 ⁇ m.
  • the magnitude of the load applied to the FAB 44 is 200 g, 230 g, 250 g, 300 g, 400 g, and 500 g
  • the diameter and thickness of the first ball portion 15L with the elapsed time after the FAB 44 contacts the pad 7L I examined the change of the length. 116 shows the time change of the diameter (ball diameter), and FIG. 117 shows the time change of the thickness (ball thickness).
  • the FAB 44 abuts against the pad 7L regardless of the wire diameter of the copper wire 5L, the magnitude of the load, and the target diameter and target thickness of the first ball portion 15L. It will not be completed in less than 2 msec. On the other hand, if it exceeds 4 msec after the FAB 44 comes into contact with the pad 7L, it is considered that the diameter and thickness of the FAB 44 are not substantially changed, and the deformation of the FAB 44 is surely completed.
  • the predetermined time during which the initial load P1 is applied to the FAB is considered to be appropriate within the range of 2 to 4 msec, and 3 msec is considered to be more appropriate.
  • a relatively large initial load P1 is applied to the FAB 44 by the capillary C.
  • the FAB 44 made of Cu, which is a metal harder than Au is deformed satisfactorily, the initial load P1 applied to the FAB 44 can be contributed to the joining of the FAB 44 and the pad 7L while being appropriately attenuated by the deformation of the FAB 44. it can.
  • the ultrasonic vibrator oscillates before the FAB 44 contacts the pad 7L, the ultrasonic vibration propagates to the contact portion between the FAB 44 and the pad 7L from the moment when the FAB 44 contacts the pad 7L.
  • the contact portion is rubbed against the pad 7L.
  • the value of the drive current applied to the ultrasonic transducer is gradually increased from the value U1 to the value U2.
  • the FAB 44 is deformed so as to be crushed, and the area of the contact portion between the FAB 44 and the pad 7L gradually increases.
  • the energy of the ultrasonic vibration propagating from the ultrasonic transducer to the FAB 44 is gradually increased, and the area of the FAB 44 rubbed against the pad 7L is gradually increased.
  • the wire bonding method it is possible to prevent the pad 7L and the interlayer insulating film 12L under the pad 7L from being damaged, while the copper wire 5L can be satisfactorily bonded to the pad 7L. That is, it is possible to obtain a state in which the entire bonding surface of the first ball portion 15L with the pad 7L is well bonded to the pad 7L.
  • the value of the drive current applied to the ultrasonic transducer is increased from the value U1 to the value U2 at a constant change rate after the FAB 44 is brought into contact with the pad 7L.
  • the rate of change is set to 21 mA / msec or less.
  • the value of the drive current applied to the ultrasonic transducer and the magnitude of the initial load are appropriately set before the FAB 44 contacts the pad 7L. Splash is prevented. That is, the value U1 of the drive current applied to the ultrasonic transducer before the FAB 44 contacts the pad 7L is set to be less than 30 mA. Thereby, it is possible to prevent the energy of ultrasonic vibration propagating to the FAB 44 immediately after the FAB 44 comes into contact with the pad 7L from becoming excessive. As a result, it is possible to satisfactorily prevent occurrence of splash and damage to the pad 7L and the interlayer insulating film 12L below the central portion of the first ball portion 15L.
  • the initial load P1 and the bonding area of the first ball portion 15L with respect to the pad 7L have a substantially proportional relationship. It is set based on a value obtained by multiplying the target bonding area of the first ball portion 15L by a certain coefficient. Thereby, irrespective of the wire diameter of the copper wire 5L, the magnitude
  • the deformation of the FAB 44 is completed in about 3 msec after the FAB 44 is brought into contact with the pad 7L regardless of the magnitude of the initial load P1 and the target diameter and thickness of the first ball portion 15L. After 3 msec has elapsed, the load applied to the FAB 44 is reduced from the initial load P1 to the load P2.
  • the drive current values U1 and U2 are set for a predetermined time so that the integral value of the drive current applied to the ultrasonic transducer during the predetermined time is 146 mA ⁇ msec or less.
  • ultrasonic vibration having an appropriate energy amount is propagated to the FAB 44 within a predetermined time after the FAB 44 is brought into contact with the pad 7L, so that the pad 7L and the interlayer insulation are located below the center of the first ball portion 15L. While preventing the film 12L from being damaged, it is possible to obtain a state in which the first ball portion 15L is well bonded to the pad 7L up to the peripheral portion of the bonding surface with the pad 7L.
  • the value U2 of the drive current finally applied to the ultrasonic transducer is set so that the value U2 divided by the target bonding area of the first ball portion 15L is 0.0197 mA / ⁇ m 2 or less. .
  • the ultrasonic vibration energy propagating to the FAB 44 is excessive after the deformation of the FAB 44 is completed, and damage is caused to the pad 7L and the interlayer insulating film 12L below the periphery of the first ball portion 15L. It can prevent well.
  • an initial load P1 larger than the load P2 is applied for a predetermined time after the FAB 44 comes into contact with the pad 7L.
  • the FAB 44 apparently comes into contact with the pad 7L and Immediately after that, the load applied to the FAB 44 increases, and the same effect as when the initial load P1 is applied to the FAB 44 is obtained.
  • the FAB 44 is formed at the tip of the copper wire 5L, the capillary C is lowered toward the pad 7L at a constant speed of 0.4 mil / msec (about 10.2 ⁇ m / msec), and the FAB 44 is pressed against the pad 7L.
  • a load of 130 g was applied as the load P1 over 3 msec, and the load P2 was applied to the FAB 44 over the subsequent 9 msec, thereby forming the first ball portion 15L by deformation of the FAB 44 on the pad 7L.
  • FIG. 118 shows an SEM image obtained by imaging the vicinity of the first ball portion at this time with a scanning electron microscope (SEM).
  • the FAB 44 is formed at the tip of the copper wire 5L, the capillary C is lowered toward the pad 7L at a constant speed of 1.00 mil / msec (about 2.45 m / msec), and the FAB 44 is pressed against the pad 7L.
  • a load of 45 g was applied to the FAB 44 over 12 msec from the contact with the pad 7L to form the first ball portion 15L by deformation of the FAB 44 on the pad 7L.
  • FIG. 119 shows an SEM image in the vicinity of the first ball portion at this time.
  • the shape of the first ball portion 15L and the shape of the protruding portion 16L are substantially the same.
  • the twelfth embodiment of the present invention may be modified as follows.
  • QFN is applied to the semiconductor device 1L
  • the present invention may be applied to the manufacture of a semiconductor device to which another type of non-leaded package such as SON (Small Outlined Non-leaded Package) is applied. it can.
  • SON Small Outlined Non-leaded Package
  • the semiconductor device is applied to a lead cut type non-lead package in which the lead protrudes from the side surface of the resin package, not limited to the so-called singulation type in which the end surface of the lead and the side surface of the resin package are formed flush with each other.
  • the present invention can also be applied to the manufacture of Furthermore, the present invention is not limited to the non-lead package, and the present invention can also be applied to the manufacture of a semiconductor device to which a package having outer leads formed by protruding leads from a resin package such as QFP (Quad Flat Package) is applied.
  • the copper wire 5L is exemplified by the moisture impermeable insulating film 25L.
  • the moisture-impermeable insulating film 25L may not be provided.
  • an experiment was performed on the twelfth embodiment.
  • this invention is not limited by the following Example. 1.
  • Evaluation test 1 A capillary made by Micro Switzerland was used. The capillary has the following dimensions.
  • the CD dimension, which is the diameter of the lower edge of the chamfer, is 66 ⁇ m (0.066 mm).
  • the T dimension which is the outer diameter of the face is 178 ⁇ m (0.178 mm).
  • the chamfer angle which is an angle formed by two straight lines extending along the side surface of the chamfer, is 90 °.
  • the face angle which is the angle that the face makes with the plane perpendicular to the center axis of the capillary, is 8 °.
  • an angle formed by a portion extending further upward from the upper end of the face on the side surface of the capillary and the central axis is 20 °.
  • the upper end portion of the face has an arc shape, and the OR dimension, which is the radius of curvature, is 20 ⁇ m (0.020 mm).
  • the capillary was placed at a height of 7 mil (about 178 ⁇ m) from the surface of the pad made of an Al—Cu alloy, and a 2.33 mil (about 60 ⁇ m) FAB was formed on the tip of a copper wire with a wire diameter of 25 ⁇ m. Then, the capillary was lowered toward the pad at a speed of 0.4 mil / msec (about 10.2 ⁇ m / msec), the FAB was pressed against the pad, and a first ball portion was formed on the pad by deformation of the FAB.
  • the target diameter of the first ball part is 74 ⁇ m, and the target joint area of the first ball part with respect to the pad is 0.0043 mm 2 .
  • an initial load of 130 g is applied to the FAB for 3 msec after contacting the FAB pad, and when the 3 msec elapses, the load applied to the FAB is reduced to 30 g. A state in which a load of 30 g was applied to was maintained for 9 msec. Thereafter, the capillary was raised.
  • a drive current of 15 mA is applied to the ultrasonic transducer provided in the capillary before the FAB contacts the pad, and the drive current applied to the ultrasonic transducer after the FAB contacts the pad.
  • the value is increased at a constant rate of change (approximately 20.83 mA / msec) from 15 mA to 90 mA during 3.6 msec, and the capillary is lifted in a state where a drive current of 90 mA is applied to the ultrasonic transducer. Until 8.4 msec (until 29.5 msec elapses after the capillary starts to descend).
  • the integral value of the drive current applied to the ultrasonic transducer during 3 msec when an initial load of 130 g is applied to the FAB is 138.75 mA ⁇ msec.
  • the value obtained by dividing the value of the drive current finally applied to the ultrasonic transducer by the square value of the target diameter of the first ball portion is about 0.0164 mA / ⁇ m 2 and 0.0197 mA / ⁇ m 2. Smaller than.
  • ⁇ Comparative Example 1> As shown in FIG. 122, an initial load of 130 g is applied to the FAB for 3 msec after contacting the FAB pad, and when the 3 msec has elapsed, the load applied to the FAB is reduced to 30 g. A state in which a load of 30 g was applied to was maintained for 9 msec. Thereafter, the capillary was raised.
  • the drive current is applied to the ultrasonic transducer before the FAB contacts the pad.
  • the value of is increased at a constant rate of change (25 mA / msec) from 0 mA to 90 mA during 3.6 msec, and the state in which a drive current of 90 mA is applied to the ultrasonic transducer is raised until the capillary is raised ( It was held for 8.4 msec (until 29.5 msec from the start of descending of the capillary).
  • the integral value of the drive current applied to the ultrasonic transducer during 3 msec when an initial load of 130 g is applied to the FAB is 112.5 mA ⁇ msec.
  • ⁇ Comparative Example 2> As shown in FIG. 123, an initial load of 130 g is applied to the FAB for 3 msec after contacting the FAB pad, and when the 3 msec has elapsed, the load applied to the FAB is reduced to 30 g. A state in which a load of 30 g was applied to was maintained for 9 msec. Thereafter, the capillary was raised.
  • the ultrasonic wave is applied.
  • the value of the drive current applied to the transducer is instantaneously increased from 15 mA to 90 mA, and the state in which the drive current of 90 mA is applied to the ultrasonic transducer is raised until the capillary is raised (from the start of the descent of the capillary to 29 For 8.4 msec) (until 5 msec elapses).
  • the ultrasonic wave The value of the drive current applied to the vibrator is instantaneously increased from 0 mA to 90 mA, and the state in which the drive current of 90 mA is applied to the ultrasonic vibrator is raised until the capillary is raised (from the start of the descent of the capillary to 29 For 8.4 msec) (until 5 msec elapses). In this case, no drive current is applied to the ultrasonic transducer during 3 msec when an initial load of 130 g is applied to the FAB.
  • FIG. 125 shows an SEM image in the vicinity of the first ball portion of Example 1.
  • 126 to 128 show SEM images in the vicinity of the first ball portion of Comparative Examples 1 to 3, respectively.
  • Example 1 and Comparative Examples 1 to 3 As shown in FIGS. 126 to 128, it was confirmed that in both Example 1 and Comparative Examples 1 to 3, the pad material slightly protruded to the side of the first ball portion, and no splash occurred.
  • (2) Ball Back Evaluation The first ball portion of Example 1 and Comparative Examples 1 to 3 was peeled off from the pad, and the joint surface with the pad of the first ball portion was observed using SEM.
  • FIG. 129 shows an SEM image of the bonding surface of the first ball portion of Example 1.
  • 130 to 132 show SEM images of the bonding surface of the first ball portion of Comparative Examples 1 to 3.
  • FIG. 129 shows an SEM image of the bonding surface of the first ball portion of Example 1.
  • Example 1 had fine scratches due to ultrasonic vibration almost all over the joint surface. This means that the ultrasonic vibration propagates well to the FAB over the entire period from the moment when the FAB comes into contact with the pad until the shape of the first ball portion is completed, and the FAB comes into contact with the pad due to the ultrasonic vibration. This confirms that the entire area has been rubbed against the pad.
  • EDS Electronic Die Sort
  • the capillary has the following dimensions.
  • the CD dimension which is the diameter of the lower edge of the chamfer, is 66 ⁇ m (0.066 mm).
  • the T dimension which is the outer diameter of the face is 178 ⁇ m (0.178 mm).
  • the chamfer angle which is an angle formed by two straight lines extending along the side surface of the chamfer, is 90 °.
  • the face angle which is the angle that the face makes with the plane perpendicular to the center axis of the capillary, is 8 °.
  • an angle formed by a portion extending further upward from the upper end of the face on the side surface of the capillary and the central axis is 20 °.
  • the upper end portion of the face has an arc shape, and the OR dimension, which is the radius of curvature, is 20 ⁇ m (0.020 mm).
  • the capillary was placed at a height of 7 mil (about 178 ⁇ m) from the surface of the pad made of an Al—Cu alloy, and a 2.33 mil (about 60 ⁇ m) FAB was formed on the tip of a copper wire with a wire diameter of 25 ⁇ m. Then, the capillary was lowered toward the pad at a speed of 0.4 mil / msec (about 10.2 ⁇ m / msec), the FAB was pressed against the pad, and a first ball portion was formed on the pad by deformation of the FAB.
  • the target diameter of the first ball part is 74 ⁇ m, and the target joint area of the first ball part with respect to the pad is 0.00430 mm 2 .
  • an initial load of 130 g is applied to the FAB by the capillary for 3 msec after contacting the FAB pad, and when the 3 msec elapses, the load applied to the FAB is reduced to 30 g.
  • a state in which a load of 30 g was applied to was maintained for 9 msec. Thereafter, the capillary was raised. Further, a drive current of 20 mA is applied to the ultrasonic transducer provided in the capillary before the FAB contacts the pad, and the drive current applied to the ultrasonic transducer after the FAB contacts the pad.
  • Example 2 and Comparative Examples 4 to 8 differ in the time (RampUpTime) required for the drive current value applied to the ultrasonic transducer to reach 20 mA to 90 mA. In any of Example 2 and Comparative Examples 4 to 8, the value obtained by dividing the value of the drive current finally applied to the ultrasonic transducer by the target bonding area of the first ball portion is about 0.0164 mA / ⁇ m 2.
  • the ramp up time is set to 3.6 msec. In other words, 30% of the time from when the FAB contacts the pad until the capillary is raised (12 msec, hereinafter referred to as “joining time”) is set as the ramp-up time. As a result, after the FAB comes into contact with the pad, the drive current applied to the ultrasonic transducer is increased from 20 mA to 90 mA at a rate of change of about 19.44 mA / msec.
  • the integral value of the drive current applied to the ultrasonic transducer during 3 msec when an initial load of 130 g is applied to the FAB is 147.5 mA ⁇ msec.
  • the ramp up time is set to 3.0 msec. In other words, 25% of the joining time is set as the ramp-up time.
  • the drive current applied to the ultrasonic transducer is increased from 20 mA to 90 mA at a rate of change of about 23.33 mA / msec.
  • the integral value of the drive current applied to the ultrasonic transducer during 3 msec when an initial load of 130 g is applied to the FAB is 165 mA ⁇ msec.
  • the ramp up time is set to 2.4 msec. In other words, 20% of the joining time is set as the ramp-up time.
  • the integral value of the drive current applied to the ultrasonic transducer during 3 msec when an initial load of 130 g is applied to the FAB is 207 mA ⁇ msec.
  • the ramp up time is set to 1.8 msec. In other words, 15% of the joining time is set as the ramp-up time.
  • the drive current applied to the ultrasonic transducer is increased from 20 mA to 90 mA at a rate of change of about 38.89 mA / msec.
  • the integral value of the drive current applied to the ultrasonic transducer during 3 msec when an initial load of 130 g is applied to the FAB is 228 mA ⁇ msec.
  • the ramp up time is set to 1.2 msec. In other words, 10% of the joining time is set as the ramp-up time.
  • the drive current applied to the ultrasonic transducer is increased from 20 mA to 90 mA at a rate of change of about 58.33 mA / msec.
  • the integral value of the drive current applied to the ultrasonic transducer during 3 msec when an initial load of 130 g is applied to the FAB is 249 mA ⁇ msec.
  • the ramp up time is set to 0 msec. In other words, 0% of the joining time is set as the ramp-up time.
  • Example 1 where the ramp-up time is 30% of the junction time and the change rate of the drive current is about 19.44 mA / msec, it is confirmed that no cracks occur in the interlayer insulating film. It was.
  • Comparative Examples 4 to 8 in which the ramp-up time is 25% or less of the joining time and the change rate of the driving current is about 23.33 mA / msec or more, it is confirmed that the interlayer insulating film cracks. It was done. 3.
  • Evaluation test 3 A capillary made by Micro Switzerland was used. The capillary has the following dimensions.
  • the CD dimension which is the diameter of the lower edge of the chamfer, is 66 ⁇ m (0.066 mm).
  • the T dimension which is the outer diameter of the face is 178 ⁇ m (0.178 mm).
  • the chamfer angle which is an angle formed by two straight lines extending along the side surface of the chamfer, is 90 °.
  • the face angle which is the angle that the face makes with the plane perpendicular to the center axis of the capillary, is 8 °.
  • an angle formed by a portion extending further upward from the upper end of the face on the side surface of the capillary and the central axis is 20 °.
  • the upper end portion of the face has an arc shape
  • the OR dimension which is the radius of curvature
  • the capillary was placed at a height of 7 mil (about 178 ⁇ m) from the surface of the pad made of an Al—Cu alloy, and a 2.33 mil (about 60 ⁇ m) FAB was formed on the tip of a copper wire with a wire diameter of 25 ⁇ m. Then, the capillary was lowered toward the pad at a speed of 0.4 mil / msec (about 10.2 ⁇ m / msec), the FAB was pressed against the pad, and a first ball portion was formed on the pad by deformation of the FAB.
  • the target diameter of the first ball part is 74 ⁇ m, and the target joint area of the first ball part with respect to the pad is 0.00430 mm 2 .
  • an initial load of 130 g is applied to the FAB by the capillary for 3 msec after contacting the FAB pad, and when the 3 msec has elapsed, the load applied to the FAB is reduced to 30 g. A state in which a load of 30 g was applied to was maintained for 9 msec. Thereafter, the capillary was raised. Further, the drive current is applied to the ultrasonic transducer provided in the capillary before the FAB contacts the pad, and the value of the drive current applied to the ultrasonic transducer after the FAB contacts the pad.
  • Examples 3 to 7 and Comparative Examples 9 to 11 differ in the value of the drive current applied to the ultrasonic transducer before the FAB contacts the pad. In any of Examples 3 to 7 and Comparative Examples 9 to 11, the value obtained by dividing the value of the drive current finally applied to the ultrasonic transducer by the target bonding area of the first ball portion is about 0.0164 mA / ⁇ m 2 and smaller than 0.0197 mA / ⁇ m 2 .
  • Example 3 the value of the drive current applied to the ultrasonic transducer before the FAB contacts the pad is set to 0 mA. As a result, after the FAB comes into contact with the pad, the drive current applied to the ultrasonic transducer is increased from 0 mA to 90 mA at a rate of change of 25 mA / msec. Therefore, the integrated value of the drive current applied to the ultrasonic transducer during 3 msec when the initial load of 130 g is applied to the FAB is 112.5 mA ⁇ msec.
  • Example 4 the value of the drive current applied to the ultrasonic transducer before the FAB is brought into contact with the pad is set to 10 mA.
  • Example 5 the value of the drive current applied to the ultrasonic transducer before the FAB is brought into contact with the pad is set to 15 mA.
  • Example 6 the value of the drive current applied to the ultrasonic transducer before the FAB contacts the pad is set to 20 mA.
  • Example 7 the value of the drive current applied to the ultrasonic transducer before the FAB contacts the pad is set to 25 mA.
  • the integral value of the drive current applied to the ultrasonic transducer during 3 msec when an initial load of 130 g is applied to the FAB is 270 mA ⁇ msec.
  • the T dimension which is the outer diameter of the face is 178 ⁇ m (0.178 mm).
  • the chamfer angle which is an angle formed by two straight lines extending along the side surface of the chamfer, is 90 °.
  • the face angle which is the angle that the face makes with the plane perpendicular to the center axis of the capillary, is 8 °.
  • an angle formed by a portion extending further upward from the upper end of the face on the side surface of the capillary and the central axis is 20 °.
  • the upper end portion of the face has an arc shape
  • the OR dimension which is the radius of curvature
  • the capillary was placed at a height of 7 mil (about 178 ⁇ m) from the surface of the pad made of an Al—Cu alloy, and a 2.33 mil (about 60 ⁇ m) FAB was formed on the tip of a copper wire with a wire diameter of 25 ⁇ m. Then, the capillary was lowered toward the pad at a speed of 0.4 mil / msec (about 10.2 ⁇ m / msec), the FAB was pressed against the pad, and a first ball portion was formed on the pad by deformation of the FAB. The target diameter of the first ball portion is 76 ⁇ m, and the target thickness of the first ball portion is 18 ⁇ m.
  • Example 8 The initial load of 130 g is applied to the FAB by the capillary for 3 msec after contacting the FAB pad, and when the 3 msec has elapsed, the load applied to the FAB is reduced to 30 g, and a load of 30 g is applied to the FAB. The state was maintained for 9 msec. Thereafter, the capillary was raised.
  • Example 8 and Comparative Example 14 in which an initial load is applied to the FAB after the FAB abuts against the pad, the pad material slightly protrudes to the side of the first ball portion, and the splash It was confirmed that no occurrence occurred.
  • FIGS. 146 and 147 in Comparative Examples 12 and 13 in which the initial load is not applied to the FAB, the pad material largely protrudes in the form of a thin bowl on the side of the first ball portion, causing splash.
  • Example 8 and Comparative Examples 12-14 it applies to a shear test machine (joint strength test machine), and the joint part of a first ball part and a pad is sheared with the tool of a shear test machine from the side. It was destroyed by pushing in a direction parallel to the surface.
  • the image which observed the pad after the destruction of Example 8 with the optical microscope is shown in FIG.
  • FIG. 150 shows an image obtained by observing the destroyed pad of Comparative Example 12 with an optical microscope.
  • An image obtained by observing the destroyed pad of Comparative Example 13 with an optical microscope is shown in FIG. 151, and an image obtained by observing the bottom surface (the surface bonded to the pad) of the first ball portion after the destruction with an optical microscope is shown in FIG. Show.
  • FIG. 153 shows an image obtained by observing the pad after destruction of Comparative Example 14 with an optical microscope.
  • Example 8 and Comparative Examples 12 to 14 the first ball portion having a target diameter and a target thickness can be formed. Compared to the first ball portion of Example 8 and Comparative Example 14, it was confirmed that the diameter and thickness varied greatly.
  • Share test evaluation 2 In the shear test evaluation 1, when the bonded portion between the first ball portion and the pad was pushed from the side to be broken, the force (shear strength) required for the breaking was measured. The measurement results are shown in FIG.
  • an FAB Free Air Ball
  • the FAB is pressed by the capillary toward the pad with a predetermined load, and a predetermined driving current is supplied to the ultrasonic transducer provided in the capillary, so that ultrasonic vibration is applied to the FAB.
  • the FAB is pressed against the surface of the pad while being rubbed, and the bonding of the wire to the surface of the pad is achieved.
  • the capillary is moved toward the lead.
  • the FAB formed at the tip of the copper wire is harder than the FAB formed at the tip of the gold wire, the copper wire is subjected to the same conditions as the case of the gold wire (the load and the magnitude of the driving current of the ultrasonic vibrator). Etc.), it is not possible to obtain a good bond between the copper wire and the pad. At present, the conditions under which good bonding of copper wire to the pad can be achieved are not clear, and no positive replacement from gold wire to copper wire has been reached.
  • the thirteenth object of the invention according to the thirteenth embodiment is to provide a wire bonding method capable of achieving good bonding of a copper wire to a pad.
  • FIG. 157 is a schematic cross-sectional view of a semiconductor device according to a thirteenth embodiment of the present invention.
  • FIG. 158 is a schematic bottom view of the semiconductor device shown in FIG. 157.
  • the semiconductor device 1M is a semiconductor device to which QFN (Quad Flat Non-leaded Package) is applied, and has a structure in which a semiconductor chip 2M is sealed with a resin package 6M together with a die pad 3M, a lead 4M and a copper wire 5M. .
  • the outer shape of the semiconductor device 1M (resin package 6M) is a flat rectangular parallelepiped shape.
  • the outer shape of the semiconductor device 1M is a hexahedron having a square shape of 4 mm square and a thickness of 0.85 mm.
  • the dimensions of each part of the semiconductor device 1M described below are as follows. It is an example in the case of having an external dimension.
  • the semiconductor chip 2M has a square shape of 2.3 mm in plan view.
  • the thickness of the semiconductor chip 2M is 0.23 mm.
  • a plurality of pads 7M are arranged on the peripheral edge of the surface of the semiconductor chip 2M. Each pad 7M is electrically connected to a circuit built in the semiconductor chip 2M.
  • a back metal 8M made of a metal layer such as Au, Ni (nickel), or Ag (silver) is formed on the back surface of the semiconductor chip 2M.
  • the die pad 3M and the lead 4M are formed by punching a metal thin plate (for example, a copper thin plate).
  • the thickness of the thin metal plate (die pad 3M and lead 4M) is 0.2 mm.
  • a plating layer 9M made of Ag is formed on the surfaces of the die pad 3M and the leads 4M.
  • the die pad 3M has a square shape of 2.7 mm in a plan view, and is disposed at the center of the semiconductor device 1M so that each side surface is parallel to the side surface of the semiconductor device 1M.
  • a recess having a substantially elliptical cross section is formed over the entire circumference by crushing from the back surface side. And the resin package 6M has entered into the hollow. As a result, the peripheral edge of the die pad 3M is sandwiched between the resin packages 6M from above and below, and the die pad 3M is prevented from falling off (restraining).
  • the back surface of the die pad 3M is exposed from the back surface of the resin package 6M except for the peripheral edge portion (portion recessed in a substantially elliptical cross section).
  • the same number (for example, nine) of leads 4M is provided at a position facing each side surface of the die pad 3M.
  • the lead 4M extends in a direction orthogonal to the facing side surface and is arranged at equal intervals in a direction parallel to the side surface.
  • the length of the lead 4M in the longitudinal direction is 0.45 mm.
  • the distance between the die pad 3M and the lead 4M is 0.2 mm.
  • a recess having a substantially elliptical cross section is formed by crushing from the back surface side. And the resin package 6M has entered into the hollow. As a result, the end of the lead 4M on the die pad 3M side is sandwiched by the resin package 6M from above and below to prevent the lead 4M from falling off (restraining) from the resin package 6M.
  • the back surface of the lead 4M is exposed from the back surface of the resin package 6M except for the end portion on the die pad 3M side (portion recessed in a substantially elliptical cross section). Further, the side surface of the lead 4M opposite to the die pad 3M side is exposed from the side surface of the resin package 6M.
  • a plating layer 10M made of solder is formed on portions of the back surfaces of the die pad 3M and the leads 4M that are exposed from the resin package 6M.
  • the semiconductor chip 2M is bonded to the surface of the die pad 3M (plating layer 10M) via the bonding material 11M with the surface on which the pad 7M is disposed facing upward.
  • a solder paste is used for the bonding material 11M.
  • the thickness of the bonding material 11M is 0.02 mm.
  • the back metal 8M is omitted, and the back surface of the semiconductor chip 2M is bonded to the surface of the die pad 3M with an insulating paste such as silver paste. It may be joined via a material.
  • the planar size of the semiconductor chip 2M is 2.3 mm square.
  • the plating layer 9M on the surface of the die pad 3M may be omitted.
  • the copper wire 5M is made of copper having a purity of 99.99% or more, for example.
  • One end of the copper wire 5M is bonded to the pad 7M of the semiconductor chip 2M.
  • the other end of the copper wire 5M is joined to the surface of the lead 4M.
  • the copper wire 5M is laid between the semiconductor chip 2M and the lead 4M in an arched loop.
  • the height difference between the top of the loop of the copper wire 5M and the surface of the semiconductor chip 2M is 0.16 mm.
  • FIG. 159 is an enlarged view of a portion surrounded by a broken line shown in FIG.
  • the pad 7M is made of a metal containing Al, and is formed on the uppermost interlayer insulating film 12M of the semiconductor chip 2M.
  • a surface protective film 13M is formed on the interlayer insulating film 12M.
  • the peripheral edge of the pad 7M is covered with the surface protective film 13M, and the central part is exposed through a pad opening 14M formed in the surface protective film 13M.
  • the copper wire 5M is bonded to the center portion of the pad 7M exposed from the surface protective film 13M.
  • the copper wire 5M has a FAB formed at the tip thereof, and is joined by pressing the FAB against the pad 7M.
  • a first bowl portion 15M having a mirror-like shape is formed at a joint portion of the copper wire 5M with the pad 7M.
  • the material of the pad 7M gradually protrudes around the first ball portion 15M from below the first ball portion 15M, so that the protruding portion 16M is formed without significantly rising from the surface of the pad 7M.
  • 160A to 160D are schematic cross-sectional views for explaining the semiconductor device manufacturing method according to the thirteenth embodiment in the order of steps.
  • the copper wire 5M is connected to a frame (not shown) surrounding the die pad 3M and the lead 4M, that is, in a state where the die pad 3M and the lead 4M form a lead frame. It is erected between.
  • the wire bonder is provided with a capillary C. As shown in FIG. 160A, the capillary C has a substantially cylindrical shape in which a wire insertion hole 41M is formed on the central axis.
  • the copper wire 5M is inserted into the wire insertion hole 41M and fed out from the tip (lower end) of the wire insertion hole 41M.
  • a truncated cone shaped chamfer 42M communicating with the wire insertion hole 41M is formed below the wire insertion hole 41M.
  • the tip of the capillary C is continuous with the lower edge of the chamfer 42M, and has a face 43M that is a surface facing the copper wire 5M, the pad 7M, and the lead 4M (when wire bonding). Yes.
  • the face 43M is gently inclined so that the outer side rises with respect to a plane orthogonal to the central axis of the capillary C.
  • the capillary C is moved immediately above the pad 7M.
  • a current is applied to the tip of the copper wire 5M, thereby forming the FAB 44 at the tip.
  • the current value and the application time are appropriately set according to the wire diameter of the copper wire 5M and the target diameter of the FAB 44 (designed diameter of the FAB 44). A part of the FAB 44 protrudes downward from the chamfer 42M.
  • FIG. 160B Thereafter, as shown in FIG. 160B, the capillary C is lowered toward the pad 7M, and the FAB 44 is pressed against the pad 7M by the capillary C. At this time, a load is applied to the FAB 44 by the capillary C, and ultrasonic vibration oscillated from an ultrasonic transducer (not shown) provided in the capillary C is applied to the FAB 44.
  • FIG. 161 is a graph showing changes over time in the load applied to the FAB and the drive current applied to the ultrasonic transducer when the FAB is bonded to the pad.
  • a relatively large initial load P1 is applied from the capillary C to the FAB 44 from the time T1 when the FAB 44 contacts the pad 7M to the time T2 when a predetermined time elapses.
  • the predetermined time is set to 3 msec or less.
  • the initial load P1 is a constant coefficient (the initial load P1 is in units of g, and the bonding area is a target bonding area of the first ball part 15M with respect to the pad 7M (designed bonding area of the first ball part 15M with respect to the pad 7M)). when the unit of a mm 2, for example, is set based on the value obtained by multiplying the 28786).
  • the load applied from the capillary C to the FAB 44 is reduced, and a relatively small load P2 is applied to the FAB 44. This load P2 is continuously applied until time T4 when the capillary C is raised.
  • a relatively small driving current U1 is applied to the ultrasonic transducer from before the time T1 when the FAB 44 contacts the pad 7M.
  • the drive current value U1 is set to be less than 30 mA.
  • the value of the drive current applied to the ultrasonic transducer is constant from the value U1 to the relatively large value U2 between time T1 and time T3 at that time. Raised (monotonically).
  • the drive current values U1 and U2 are set so that the integral value of the drive current applied to the ultrasonic transducer during a predetermined time when the initial load is applied to the FAB 44 is 146 mA ⁇ msec or less. After time T3, the drive current of value U2 is continuously applied to the ultrasonic transducer until time T4 is reached.
  • the FAB 44 is deformed along the shapes of the chamfer 42M and the face 43M of the capillary C, and as shown in FIG. 159, the first ball portion 15M having a mirror shape is formed on the pad 7M and approaches the periphery thereof. A lead-out portion 16M is formed. Thereby, the bonding (first bonding) of the copper wire 5M to the pad 7M is achieved.
  • the drive current value U1 may be set to zero, and in that case, the drive current is not applied to the ultrasonic transducer before time T1.
  • the capillary C When a predetermined joining time elapses from time T1 and time T4 is reached, the capillary C is separated above the pad 7M. Thereafter, the capillary C is moved obliquely downward toward the surface of the lead 4M. Then, as shown in FIG. 160C, a drive current is applied to the ultrasonic transducer and ultrasonic vibration is applied to the capillary C, while the capillary C pushes the copper wire 5M against the surface of the lead 4M and further tears it. . As a result, a wedge-shaped stitch portion formed from the other end portion of the copper wire 5M is formed on the surface of the lead 4M, and the bonding (second bonding) of the copper wire to the lead 4M is achieved.
  • FIGS. 160A to 160C are performed on the other pads 7M and the corresponding leads 4M. Then, by repeating the steps shown in FIGS. 160A to 160C, as shown in FIG. 160D, the copper wires 5M are installed between all the pads 7M of the semiconductor chip 2M and the leads 4M. After completion of all wire bonding, a moisture impermeable insulating film 25M is formed by the same method as in FIG. 4D.
  • the ultrasonic vibration propagates from the ultrasonic vibrator to the FAB 44, and the FAB 44 is rubbed against the pad 7M by the ultrasonic vibration.
  • the drive current applied to the ultrasonic transducer is controlled such that the integral value of the drive current in a predetermined time after the FAB 44 contacts the pad 7M is less than 162 mA ⁇ msec. Thereby, ultrasonic vibration of an appropriate energy amount is propagated to the FAB 44 within a predetermined time after the FAB 44 contacts the pad 7M.
  • the wire bonding method it is possible to obtain a good bond of the copper wire 5M to the pad 7M while preventing damage to the pad 7M and the interlayer insulating film 12M.
  • the value of the drive current applied to the ultrasonic transducer is gradually increased.
  • the FAB 44 is deformed so as to be crushed, and the area of the contact portion between the FAB 44 and the pad 7M is gradually increased.
  • the energy of the ultrasonic vibration propagating from the ultrasonic transducer to the FAB 44 is gradually increased, and the area of the FAB 44 rubbed against the pad 7M is gradually increased.
  • the pad 7M of the first ball portion 15M is restrained from causing damage to the pad 7M and the interlayer insulating film 12M due to a sudden increase in the energy of ultrasonic vibration propagating to the FAB 44 below the central portion of the first ball portion 15M.
  • the peripheral portion of the bonding surface is well bonded to the pad 7M.
  • the value of the drive current applied to the ultrasonic transducer and the magnitude of the initial load are appropriately set before the FAB 44 is brought into contact with the pad 7M. Is prevented from occurring. That is, the value U1 of the drive current applied to the ultrasonic transducer before the FAB 44 contacts the pad 7M is set to be less than 30 mA. Thereby, it is possible to prevent the ultrasonic vibration energy propagating to the FAB 44 immediately after the FAB 44 comes into contact with the pad 7M from becoming excessive. As a result, it is possible to satisfactorily prevent occurrence of splash and damage to the pad 7M and the interlayer insulating film 12M below the central portion of the first ball portion 15M.
  • the magnitude of the initial load P1 is set based on a value obtained by multiplying a target joint area of the first ball portion 15M with respect to the pad 7M by a certain coefficient.
  • size of the initial load P1 can be set appropriately according to the aim joining area of the first ball
  • the thirteenth embodiment of the present invention may be modified as follows.
  • QFN is applied to the semiconductor device 1M
  • the present invention may be applied to the manufacture of a semiconductor device to which another type of non-leaded package such as SON (Small Outlined Non-leaded Package) is applied. it can.
  • SON Small Outlined Non-leaded Package
  • the semiconductor device is applied to a lead cut type non-lead package in which the lead protrudes from the side surface of the resin package, not limited to the so-called singulation type in which the end surface of the lead and the side surface of the resin package are formed flush with each other.
  • the present invention can also be applied to the manufacture of Furthermore, the present invention is not limited to the non-lead package, and the present invention can also be applied to the manufacture of a semiconductor device to which a package having outer leads formed by protruding leads from a resin package such as QFP (Quad Flat Package) is applied.
  • the copper wire 5M is exemplified by the moisture impermeable insulating film 25M.
  • the moisture impermeable insulating film 25M may not be provided.
  • this invention is not limited by the following Example. 1.
  • Evaluation test 1 A capillary made by Micro Switzerland was used. The capillary has the following dimensions.
  • the CD dimension, which is the diameter of the lower edge of the chamfer, is 66 ⁇ m (0.066 mm).
  • the T dimension which is the outer diameter of the face is 178 ⁇ m (0.178 mm).
  • the chamfer angle which is an angle formed by two straight lines extending along the side surface of the chamfer, is 90 °.
  • the face angle which is the angle that the face makes with the plane perpendicular to the center axis of the capillary, is 8 °.
  • an angle formed by a portion extending further upward from the upper end of the face on the side surface of the capillary and the central axis is 20 °.
  • the upper end portion of the face has an arc shape, and the OR dimension, which is the radius of curvature, is 20 ⁇ m (0.020 mm).
  • the capillary was placed at a height of 7 mil (about 178 ⁇ m) from the surface of the pad made of an Al—Cu alloy, and a 2.33 mil (about 60 ⁇ m) FAB was formed on the tip of a copper wire with a wire diameter of 25 ⁇ m. Then, the capillary was lowered toward the pad at a speed of 0.4 mil / msec (about 10.2 ⁇ m / msec), the FAB was pressed against the pad, and a first ball portion was formed on the pad by deformation of the FAB.
  • the target diameter of the first ball part is 74 ⁇ m, and the target joint area of the first ball part with respect to the pad is 0.00430 mm 2 .
  • an initial load of 130 g is applied to the FAB for 3 msec after contacting the FAB pad, and when the 3 msec elapses, the load applied to the FAB is reduced to 30 g.
  • a state in which a load of 30 g was applied to was maintained for 9 msec. Thereafter, the capillary was raised. Further, a drive current of 20 mA is applied to the ultrasonic transducer provided in the capillary before the FAB contacts the pad, and the drive current applied to the ultrasonic transducer after the FAB contacts the pad.
  • Example 1 and Comparative Examples 1 to 5 differ in the time taken for the value of the drive current applied to the ultrasonic transducer to reach 20 mA to 90 mA (RampUpTime). ⁇ Example 1> In Example 1, the ramp-up time is set to 3.6 msec.
  • the ramp-up time 30% of the time from when the FAB contacts the pad until the capillary is raised (12 msec, hereinafter referred to as “joining time”) is set as the ramp-up time.
  • the integral value of the drive current applied to the ultrasonic transducer during 3 msec when an initial load of 130 g is applied to the FAB is 147.5 mA ⁇ msec.
  • the ramp up time is set to 3.0 msec. In other words, 25% of the joining time is set as the ramp-up time.
  • the integral value of the drive current applied to the ultrasonic transducer during 3 msec when an initial load of 130 g is applied to the FAB is 165 mA ⁇ msec.
  • the ramp up time is set to 2.4 msec. In other words, 20% of the joining time is set as the ramp-up time.
  • the integral value of the drive current applied to the ultrasonic transducer during 3 msec when an initial load of 130 g is applied to the FAB is 207 mA ⁇ msec.
  • the ramp up time is set to 1.8 msec. In other words, 15% of the joining time is set as the ramp-up time.
  • the integral value of the drive current applied to the ultrasonic transducer during 3 msec when an initial load of 130 g is applied to the FAB is 228 mA ⁇ msec.
  • the ramp up time is set to 1.2 msec. In other words, 10% of the joining time is set as the ramp-up time.
  • the integral value of the drive current applied to the ultrasonic transducer during 3 msec when an initial load of 130 g is applied to the FAB is 249 mA ⁇ msec.
  • the ramp up time is set to 0 msec. In other words, 0% of the joining time is set as the ramp-up time.
  • the integral value of the drive current applied to the ultrasonic transducer during 3 msec when an initial load of 130 g is applied to the FAB is 270 mA ⁇ msec.
  • Example 1 As shown in FIG. 164, it was confirmed that in Example 1 in which the ramp-up time was 30% of the junction time and the integrated value of the drive current was 147.5 mA ⁇ msec, no cracks occurred in the interlayer insulating film. . On the other hand, in Comparative Examples 1 to 5 in which the ramp-up time was 25% or less of the junction time and the integral value of the drive current was 165 mA ⁇ msec, it was confirmed that cracks occurred in the interlayer insulating film. 2. Evaluation test 2 A capillary made by Micro Switzerland was used. The capillary has the following dimensions. The CD dimension, which is the diameter of the lower edge of the chamfer, is 66 ⁇ m (0.066 mm).
  • the T dimension which is the outer diameter of the face is 178 ⁇ m (0.178 mm).
  • the chamfer angle which is an angle formed by two straight lines extending along the side surface of the chamfer, is 90 °.
  • the face angle which is the angle that the face makes with the plane perpendicular to the center axis of the capillary, is 8 °.
  • an angle formed by a portion extending further upward from the upper end of the face on the side surface of the capillary and the central axis is 20 °.
  • the upper end portion of the face has an arc shape
  • the OR dimension which is the radius of curvature
  • the capillary was placed at a height of 7 mil (about 178 ⁇ m) from the surface of the pad made of an Al—Cu alloy, and a 2.33 mil (about 60 ⁇ m) FAB was formed on the tip of a copper wire with a wire diameter of 25 ⁇ m. Then, the capillary was lowered toward the pad at a speed of 0.4 mil / msec (about 10.2 ⁇ m / msec), the FAB was pressed against the pad, and a first ball portion was formed on the pad by deformation of the FAB.
  • the target diameter of the first ball part is 74 ⁇ m, and the target joint area of the first ball part with respect to the pad is 0.00430 mm 2 .
  • an initial load of 130 g is applied to the FAB for 3 msec after contacting the FAB pad, and when the 3 msec elapses, the load applied to the FAB is reduced to 30 g.
  • a state in which a load of 30 g was applied to was maintained for 9 msec. Thereafter, the capillary was raised. Further, the drive current is applied to the ultrasonic transducer provided in the capillary before the FAB contacts the pad, and the value of the drive current applied to the ultrasonic transducer after the FAB contacts the pad.
  • Examples 2-6 and Comparative Examples 6-8 differ in the value of the drive current applied to the ultrasonic transducer before contact with the FAB pad. ⁇ Example 2> In Example 2, the value of the drive current applied to the ultrasonic transducer before contact with the FAB pad is set to 0 mA.
  • the integral value of the drive current applied to the ultrasonic transducer during 3 msec when an initial load of 130 g is applied to the FAB is 112.5 mA ⁇ msec.
  • the value of the drive current applied to the ultrasonic transducer before contact with the FAB pad is set to 10 mA.
  • the integral value of the drive current applied to the ultrasonic transducer during 3 msec when an initial load of 130 g is applied to the FAB is 130 mA ⁇ msec.
  • the value of the drive current applied to the ultrasonic transducer before contact with the FAB pad is set to 15 mA.
  • the integral value of the drive current applied to the ultrasonic transducer during 3 msec when an initial load of 130 g is applied to the FAB is 138.75 mA ⁇ msec.
  • the value of the drive current applied to the ultrasonic transducer before contact with the FAB pad is set to 20 mA.
  • the integral value of the drive current applied to the ultrasonic transducer during 3 msec when an initial load of 130 g is applied to the FAB is 147.5 mA ⁇ msec.
  • the value of the drive current applied to the ultrasonic transducer before contact with the FAB pad is set to 25 mA.
  • the integral value of the drive current applied to the ultrasonic transducer during 3 msec when an initial load of 130 g is applied to the FAB is 156.25 mA ⁇ msec.
  • the value of the drive current applied to the ultrasonic transducer before contact with the FAB pad is set to 30 mA.
  • the integral value of the drive current applied to the ultrasonic transducer during 3 msec when an initial load of 130 g is applied to the FAB is 165 mA ⁇ msec.
  • the value of the drive current applied to the ultrasonic transducer before contact with the FAB pad is set to 60 mA.
  • the integral value of the drive current applied to the ultrasonic transducer during 3 msec when an initial load of 130 g is applied to the FAB is 255 mA ⁇ msec.
  • the value of the drive current applied to the ultrasonic transducer before contact with the FAB pad is set to 90 mA. That is, the value of the drive current applied to the ultrasonic transducer does not fluctuate before and after the FAB comes into contact with the pad.
  • the integral value of the drive current applied to the ultrasonic transducer during 3 msec when an initial load of 130 g is applied to the FAB is 270 mA ⁇ msec.
  • the drive current value applied to the ultrasonic transducer before the FAB is brought into contact with the pad is 25 mA or less, and the integral value of the drive current is 156.25 mA ⁇ msec or less.
  • the value of the drive current applied to the ultrasonic transducer before the FAB contacts the pad is 30 mA or more, and the integral value of the drive current is 255 mA ⁇ msec or more. It was confirmed that cracks in the interlayer insulating film occurred. 3.
  • Evaluation test 3 A capillary made by Micro Switzerland was used. The capillary has the following dimensions.
  • the CD dimension which is the diameter of the lower edge of the chamfer, is 66 ⁇ m (0.066 mm).
  • the T dimension which is the outer diameter of the face is 178 ⁇ m (0.178 mm).
  • the chamfer angle which is an angle formed by two straight lines extending along the side surface of the chamfer, is 90 °.
  • the face angle which is the angle that the face makes with the plane perpendicular to the center axis of the capillary, is 8 °.
  • an angle formed by a portion extending further upward from the upper end of the face on the side surface of the capillary and the central axis is 20 °.
  • the upper end portion of the face has an arc shape, and the OR dimension, which is the radius of curvature, is 20 ⁇ m (0.020 mm).
  • the capillary was placed at a height of 7 mil (about 178 ⁇ m) from the surface of the pad made of an Al—Cu alloy, and a 2.33 mil (about 60 ⁇ m) FAB was formed on the tip of a copper wire with a wire diameter of 25 ⁇ m. Then, the capillary was lowered toward the pad at a speed of 0.4 mil / msec (about 10.2 ⁇ m / msec), the FAB was pressed against the pad, and a first ball portion was formed on the pad by deformation of the FAB.
  • the target diameter of the first ball part is 74 ⁇ m, and the target joint area of the first ball part with respect to the pad is 0.00430 mm 2 .
  • an initial load of 130 g is applied to the FAB for 3 msec after contacting the FAB pad, and when the 3 msec has elapsed, the load applied to the FAB is reduced to 30 g.
  • a state in which a load of 30 g was applied to was maintained for 9 msec. Thereafter, the capillary was raised. Also, before the FAB contacts the pad, no drive current is applied to the ultrasonic transducer provided in the capillary, and after the FAB contacts the pad, the drive current is applied to the ultrasonic transducer.
  • Examples 7 and 8 and Comparative Examples 9 to 12 differ in the time required for the value of the drive current applied to the ultrasonic transducer to reach from 0 mA to 90 mA (RampUpTime).
  • the ramp up time is set to 3.6 msec. In other words, 30% of the joining time is set as the ramp-up time.
  • the integral value of the drive current applied to the ultrasonic transducer during 3 msec when an initial load of 130 g is applied to the FAB is 112.5 mA ⁇ msec.
  • the ramp up time is set to 3.0 msec. In other words, 25% of the joining time is set as the ramp-up time.
  • the integral value of the drive current applied to the ultrasonic transducer during 3 msec when an initial load of 130 g is applied to the FAB is 135 mA ⁇ msec.
  • the ramp up time is set to 2.4 msec. In other words, 20% of the joining time is set as the ramp-up time.
  • the integral value of the drive current applied to the ultrasonic transducer during 3 msec when an initial load of 130 g is applied to the FAB is 162 mA ⁇ msec.
  • the ramp up time is set to 1.8 msec. In other words, 15% of the joining time is set as the ramp-up time.
  • the integral value of the drive current applied to the ultrasonic transducer during 3 msec when an initial load of 130 g is applied to the FAB is 189 mA ⁇ msec.
  • the ramp up time is set to 1.2 msec. In other words, 10% of the joining time is set as the ramp-up time.
  • the integral value of the drive current applied to the ultrasonic transducer during 3 msec when an initial load of 130 g is applied to the FAB is 216 mA ⁇ msec.
  • the ramp up time is set to 0 msec. In other words, 0% of the joining time is set as the ramp-up time.
  • the integral value of the drive current applied to the ultrasonic transducer during 3 msec when an initial load of 130 g is applied to the FAB is 270 mA ⁇ msec.
  • a semiconductor chip is arranged on a die pad, and the semiconductor chip and a lead arranged around the die pad are connected by a wire made of Au (gold).
  • Au gold
  • pads made of Al (aluminum) are arranged on the surface of the semiconductor chip.
  • a wire made of Au is laid in an arched loop between the surface of the pad and the surface of the lead.
  • an FAB Free Air Ball
  • the FAB is pressed by the capillary toward the pad with a predetermined load, and a predetermined driving current is supplied to the ultrasonic transducer provided in the capillary, so that ultrasonic vibration is applied to the FAB.
  • the FAB is pressed against the surface of the pad while being rubbed, and the bonding of the wire to the surface of the pad is achieved.
  • the capillary is moved toward the lead.
  • the FAB formed at the tip of the copper wire is harder than the FAB formed at the tip of the gold wire, the copper wire is subjected to the same conditions as the case of the gold wire (the load and the magnitude of the driving current of the ultrasonic vibrator). Etc.), it is not possible to obtain a good bond between the copper wire and the pad. At present, the conditions under which good bonding of copper wire to the pad can be achieved are not clear, and no positive replacement from gold wire to copper wire has been reached.
  • the fourteenth object of the invention according to the fourteenth embodiment is to provide a wire bonding method capable of achieving good bonding of a copper wire to a pad.
  • FIG. 169 is a schematic cross-sectional view of a semiconductor device according to a fourteenth embodiment of the present invention.
  • 170 is a schematic bottom view of the semiconductor device shown in FIG.
  • the semiconductor device 1N is a semiconductor device to which a QFN (Quad Flat Non-leaded Package) is applied, and has a structure in which a semiconductor chip 2N is sealed with a resin package 6N together with a die pad 3N, a lead 4N, and a copper wire 5N. .
  • the external shape of the semiconductor device 1N (resin package 6N) is a flat rectangular parallelepiped shape.
  • the outer shape of the semiconductor device 1N is a hexahedron having a square shape of 4 mm square and a thickness of 0.85 mm. It is an example in the case of having an external dimension.
  • the semiconductor chip 2N has a square shape of 2.3 mm in plan view.
  • the thickness of the semiconductor chip 2N is 0.23 mm.
  • a plurality of pads 7N are arranged on the periphery of the surface of the semiconductor chip 2N. Each pad 7N is electrically connected to a circuit built in the semiconductor chip 2N.
  • the die pad 3N and the lead 4N are formed by punching a metal thin plate (for example, a copper thin plate).
  • the thickness of the thin metal plate (die pad 3N and lead 4N) is 0.2 mm.
  • a plating layer 9N made of Ag is formed on the surfaces of the die pad 3N and the leads 4N.
  • the die pad 3N has a square shape of 2.7 mm in plan view, and is disposed at the center of the semiconductor device 1N so that each side surface is parallel to the side surface of the semiconductor device 1N.
  • a recess having a substantially elliptical cross section is formed over the entire circumference by crushing from the back surface side. And the resin package 6N has entered into the hollow. As a result, the peripheral edge of the die pad 3N is sandwiched between the resin packages 6N from above and below, and the die pad 3N is prevented from falling off from the resin package 6N.
  • the back surface of the die pad 3N is exposed from the back surface of the resin package 6N except for the peripheral edge portion (portion recessed in a substantially elliptical cross section).
  • the same number (for example, nine) of leads 4N is provided at positions facing each side surface of the die pad 3N.
  • the lead 4N extends in a direction orthogonal to the facing side surface and is arranged at equal intervals in a direction parallel to the side surface.
  • the length of the lead 4N in the longitudinal direction is 0.45 mm.
  • the distance between the die pad 3N and the lead 4N is 0.2 mm.
  • a recess having a substantially elliptical cross section is formed by crushing from the back surface side. And the resin package 6N has entered into the recess. As a result, the end of the lead 4N on the die pad 3N side is sandwiched by the resin package 6N from above and below to prevent the lead 4N from falling off (restraining).
  • the back surface of the lead 4N is exposed from the back surface of the resin package 6N except for an end portion on the die pad 3N side (a portion recessed in a substantially elliptical cross section). Further, the side surface of the lead 4N opposite to the die pad 3N side is exposed from the side surface of the resin package 6N.
  • a plating layer 10N made of solder is formed on portions of the back surfaces of the die pad 3N and the leads 4N exposed from the resin package 6N.
  • the semiconductor chip 2N is bonded to the surface (plating layer 10N) of the die pad 3N via the bonding material 11N with the surface on which the pad 7N is disposed facing upward.
  • a solder paste is used for the bonding material 11N.
  • the thickness of the bonding material 11N is 0.02 mm.
  • the back metal 8N is omitted, and the back surface of the semiconductor chip 2N is joined to the surface of the die pad 3N with an insulating paste such as silver paste. You may join through a material.
  • the planar size of the semiconductor chip 2N is 2.3 mm square.
  • the plating layer 9N on the surface of the die pad 3N may be omitted.
  • the copper wire 5N is made of, for example, copper having a purity of 99.99% or more.
  • One end of the copper wire 5N is bonded to the pad 7N of the semiconductor chip 2N.
  • the other end of the copper wire 5N is joined to the surface of the lead 4N.
  • the copper wire 5N is installed between the semiconductor chip 2N and the lead 4N so as to draw an arched loop.
  • the height difference between the top of the loop of the copper wire 5N and the surface of the semiconductor chip 2N is 0.16 mm.
  • FIG. 171 is an enlarged view of a portion surrounded by a broken line shown in FIG.
  • the pad 7N is made of a metal containing Al, and is formed on the uppermost interlayer insulating film 12N of the semiconductor chip 2N.
  • a surface protective film 13N is formed on the interlayer insulating film 12N.
  • the peripheral edge of the pad 7N is covered with the surface protective film 13N, and the central part is exposed through a pad opening 14N formed in the surface protective film 13N.
  • the copper wire 5N is joined to the central portion of the pad 7N exposed from the surface protective film 13N.
  • the copper wire 5N has a FAB formed at the tip thereof, and is joined by pressing the FAB against the pad 7N.
  • a first ball portion 15N having a mirror-like shape is formed at a joint portion of the copper wire 5N with the pad 7N.
  • the material of the pad 7N gradually protrudes around the first ball portion 15N from the lower side of the first ball portion 15N, so that the protruding portion 16N is formed without significantly rising from the surface of the pad 7N.
  • 172A to 172D are schematic cross-sectional views for explaining the manufacturing method of the semiconductor device according to the fourteenth embodiment of the present invention in the order of steps.
  • the copper wire 5N is in a state where the die pad 3N and the lead 4N are connected to a frame (not shown) surrounding them, that is, in a state where the die pad 3N and the lead 4N form a lead frame. It is erected between.
  • the wire bonder is provided with a capillary C. As shown in FIG. 172A, the capillary C has a substantially cylindrical shape in which a wire insertion hole 41N is formed on the central axis.
  • the copper wire 5N is inserted into the wire insertion hole 41N and sent out from the tip (lower end) of the wire insertion hole 41N.
  • a truncated cone shaped chamfer 42N communicating with the wire insertion hole 41N is formed below the wire insertion hole 41N.
  • the tip of the capillary C is continuous with the lower edge of the chamfer 42N, and has a face 43N that is a surface facing the copper wire 5N, the pad 7N, and the lead 4N when they are joined (wire bonding). Yes.
  • the face 43N is gently inclined so that the outer side rises with respect to a plane orthogonal to the central axis of the capillary C.
  • the capillary C is moved immediately above the pad 7N.
  • a current is applied to the tip of the copper wire 5N, so that the FAB 44 is formed at the tip.
  • the value of the current and the application time are appropriately set according to the wire diameter of the copper wire 5N and the target diameter of the FAB 44 (designed diameter of the FAB 44). A part of the FAB 44 protrudes downward from the chamfer 42N.
  • FIG. 172B Thereafter, as shown in FIG. 172B, the capillary C is lowered toward the pad 7N, and the FAB 44 is pressed against the pad 7N by the capillary C. At this time, a load is applied to the FAB 44 by the capillary C, and ultrasonic vibration oscillated from an ultrasonic transducer (not shown) provided in the capillary C is applied to the FAB 44.
  • FIG. 173 is a graph showing temporal changes in the load applied to the FAB and the drive current applied to the ultrasonic transducer when the FAB is bonded to the pad.
  • a relatively large initial load P1 is applied from the capillary C to the FAB 44 from time T1 when the FAB 44 contacts the pad 7N to time T2 when a predetermined time elapses.
  • the predetermined time is set to 3 msec, for example.
  • the initial load P1 is a constant coefficient (the unit of the initial load P1 is g and the bonding area is the target area of the first ball portion 15N with respect to the pad 7N). when the unit of a mm 2, for example, is set based on the value obtained by multiplying the 28786).
  • the load applied from the capillary C to the FAB 44 is reduced, and a relatively small load P2 is applied to the FAB 44. This load P2 is continuously applied until time T4 when the capillary C is raised.
  • the supply of the drive current to the ultrasonic transducer is started, and the value of the drive current changes from the time T1 to the time T3 until the value U is constant. Raised at a rate (monotonically).
  • the value U of the drive current applied to the ultrasonic transducer after time T3 is set such that a value obtained by dividing the value U by the target joining area of the first ball portion 15N is 0.0197 mA / ⁇ m 2 or less. . Thereafter, the drive current of value U is continuously applied to the ultrasonic transducer until time T4.
  • the FAB 44 is deformed along the shapes of the chamfer 42N and the face 43N of the capillary C, and as shown in FIG. 171, a mirror-shaped first ball portion 15N is formed on the pad 7N and approaches the periphery thereof. A lead-out portion 16N is formed. Thereby, the bonding (first bonding) of the copper wire 5N to the pad 7N is achieved.
  • a predetermined joining time elapses from time T1 and time T4 is reached, the capillary C is separated above the pad 7N. Thereafter, the capillary C is moved obliquely downward toward the surface of the lead 4N. Then, as shown in FIG.
  • a drive current is applied to the ultrasonic transducer, and ultrasonic vibration is applied to the capillary C, while the capillary C pushes the copper wire 5N against the surface of the lead 4N and further tears it. .
  • a wedge-shaped stitch portion formed from the other end of the copper wire 5N is formed on the surface of the lead 4N, and the bonding (second bonding) of the copper wire to the lead 4N is achieved.
  • Test 1 An FAB 44 is formed at the tip of a copper wire 5N having a wire diameter of 25 ⁇ m, the capillary C is lowered toward the pad 7N, the FAB 44 is pressed against the pad 7N, a certain load is applied to the FAB 44, and the FAB 44 is deformed on the pad 7N.
  • a first ball portion 15N was formed.
  • the target diameter of the first ball portion 15N is 58 ⁇ m, and the target thickness is 10 ⁇ m.
  • the magnitude of the load applied to the FAB 44 is 50 g, 80 g, and 110 g, the change in the diameter and thickness of the first ball portion 15N with the elapsed time after the FAB 44 contacted the pad 7N was examined. .
  • FIG. 174 shows the change over time of the diameter (ball diameter)
  • FIG. 175 shows the change over time of the thickness (ball thickness).
  • (2) Test 2 An FAB 44 is formed at the tip of a copper wire 5N having a wire diameter of 25 ⁇ m, the capillary C is lowered toward the pad 7N, the FAB 44 is pressed against the pad 7N, a certain load is applied to the FAB 44, and the FAB 44 is deformed on the pad 7N. A first ball portion 15N was formed. The target diameter of the first ball portion 15N is 76 ⁇ m, and the target thickness is 18 ⁇ m.
  • the diameter and thickness of the first ball portion 15N with the elapsed time after the FAB 44 contacts the pad 7N I examined the change of the length.
  • the time change of the diameter (ball diameter) is shown in FIG. 176
  • the time change of the thickness (ball thickness) is shown in FIG.
  • Test 3 The FAB 44 is formed at the tip of the copper wire 5N having a wire diameter of 38 ⁇ m, the capillary C is lowered toward the pad 7N, the FAB 44 is pressed against the pad 7N, a certain load is applied to the FAB 44, and the FAB 44 is deformed on the pad 7N.
  • a first ball portion 15N was formed.
  • the target diameter of the first ball portion 15N is 104 ⁇ m, and the target thickness is 25 ⁇ m.
  • the magnitude of the load applied to the FAB 44 is 200 g, 230 g, 250 g, 300 g, 400 g, and 500 g
  • the diameter and thickness of the first ball portion 15N with the elapsed time after the FAB 44 contacts the pad 7N I examined the change of the length.
  • the time change of the diameter (ball diameter) is shown in FIG. 178
  • the time change of the thickness (ball thickness) is shown in FIG.
  • the FAB 44 contacts the pad 7N regardless of the wire diameter of the copper wire 5N, the magnitude of the load, and the target diameter and target thickness of the first ball portion 15N. It is not completed in less than 2 msec. On the other hand, if it exceeds 4 msec after the FAB 44 comes into contact with the pad 7N, it is considered that the diameter and thickness of the FAB 44 are not substantially changed, and the deformation of the FAB 44 is surely completed.
  • the predetermined time during which the initial load P1 is applied to the FAB is considered to be appropriate within the range of 2 to 4 msec, and 3 msec is considered to be more appropriate.
  • a load is applied to the FAB 44 by the capillary C.
  • a drive current is applied to the ultrasonic transducer provided in the capillary C. Therefore, the FAB 44 is rubbed against the pad 7N by the ultrasonic vibration propagating from the ultrasonic vibrator while the FAB 44 is deformed by the load.
  • the value of the drive current applied to the ultrasonic transducer after a predetermined time has elapsed from the contact of the FAB 44 with the pad 7N is obtained by dividing the value by the target bonding area of the first ball portion 15N to be 0.0197 mA. / ⁇ m 2 or less. Thereby, it is possible to prevent the ultrasonic vibration of an excessive energy amount from being applied to the FAB 44 after a predetermined time after the FAB 44 contacts the pad 7N.
  • the bonding of the copper wire 5N (FAB44) to the pad 7N can be prevented while preventing damage such as cracks due to excessive energy of ultrasonic vibration in the pad 7N and the interlayer insulating film 12N below the pad 7N.
  • the deformation of the FAB 44 due to the load ends within 3 msec after the FAB 44 contacts the pad 7N. That is, the shape of the FAB 44 (first ball portion) after completion of joining is completed within 3 msec after the FAB 44 contacts the pad 7N.
  • the ultrasonic vibration applied to the FAB 44 is transmitted to the joined portion between the FAB 44 and the pad 7N without being substantially attenuated.
  • the predetermined time is set to a time from the contact of the FAB 44 to the pad 7N until the deformation of the FAB 44 is almost completed, that is, 3 msec.
  • the pad 7N and the interlayer insulating film 12N are damaged below the peripheral edge of the first ball portion 15N.
  • the ultrasonic vibration does not propagate well to the contact portion between the first ball portion 15N and the pad 7N. .
  • the load applied to the FAB 44 by the capillary C is lowered from the initial load P1 to a smaller load P2.
  • a relatively large initial load P1 is applied to the FAB 44, whereby the FAB 44 made of Cu, which is a metal harder than Au, can be favorably deformed.
  • the load applied to the FAB 44 is lowered to the load P2, so that the ultrasonic vibration is applied to the contact portion between the FAB 44 (first ball portion 15N) and the pad 7N. It can be propagated well.
  • the magnitude of the initial load P1 is preferably set based on a value obtained by multiplying the target joint area of the first ball portion 15N with respect to the pad 7N by a certain coefficient. Thereby, the magnitude
  • the value of the drive current applied to the ultrasonic transducer is gradually increased at a constant rate of change.
  • the FAB 44 is deformed so as to be crushed, and the area of the contact portion between the FAB 44 and the pad 7N gradually increases.
  • the energy of the ultrasonic vibration propagating from the ultrasonic transducer to the FAB 44 is gradually increased, and the area of the FAB 44 rubbed against the pad 7N is gradually increased.
  • the pad 7N of the first ball portion 15N is restrained from causing damage to the pad 7N and the interlayer insulating film 12N due to a sudden increase in the energy of ultrasonic vibration propagating to the FAB 44 below the central portion of the first ball portion 15N. It is possible to obtain a state in which the pad 7N is satisfactorily bonded to the peripheral edge of the bonding surface.
  • the fourteenth embodiment of the present invention may be modified as follows.
  • QFN is applied to the semiconductor device 1N
  • the present invention may be applied to the manufacture of a semiconductor device to which another type of non-leaded package such as SON (Small Outlined Non-leaded Package) is applied. it can.
  • SON Small Outlined Non-leaded Package
  • the semiconductor device is applied to a lead cut type non-lead package in which the lead protrudes from the side surface of the resin package, not limited to the so-called singulation type in which the end surface of the lead and the side surface of the resin package are formed flush with each other.
  • the present invention can also be applied to the manufacture of Furthermore, the present invention is not limited to the non-lead package, and the present invention can also be applied to the manufacture of a semiconductor device to which a package having outer leads formed by protruding leads from a resin package such as QFP (Quad Flat Package) is applied.
  • the copper wire 5N is illustrated as being covered with the moisture-impermeable insulating film 25N.
  • the fourteenth object for solving the fourteenth problem described above is achieved.
  • the moisture-impermeable insulating film 25N may not be provided.
  • an experiment was performed on the fourteenth embodiment.
  • this invention is not limited by the following Example. 1.
  • Evaluation test 1 A capillary made by Micro Switzerland was used. The capillary has the following dimensions.
  • the CD dimension which is the diameter of the lower edge of the chamfer, is 66 ⁇ m (0.066 mm).
  • the T dimension which is the outer diameter of the face is 178 ⁇ m (0.178 mm).
  • the chamfer angle which is an angle formed by two straight lines extending along the side surface of the chamfer, is 90 °.
  • the face angle which is the angle that the face makes with the plane perpendicular to the center axis of the capillary, is 8 °.
  • an angle formed by a portion extending further upward from the upper end of the face on the side surface of the capillary and the central axis is 20 °.
  • the upper end portion of the face has an arc shape, and the OR dimension, which is the radius of curvature, is 20 ⁇ m (0.020 mm).
  • the capillary was placed at a height of 7 mil (about 178 ⁇ m) from the surface of the pad made of an Al—Cu alloy, and a 45 ⁇ m diameter FAB was formed at the tip of a copper wire with a wire diameter of 25 ⁇ m. Then, the capillary was lowered toward the pad at a speed of 0.4 mil / msec (about 10.2 ⁇ m / msec), the FAB was pressed against the pad, and a first ball portion was formed on the pad by deformation of the FAB.
  • the target diameter of the first ball part is 60 ⁇ m
  • the target thickness of the first ball part is 13 ⁇ m
  • the target joint area of the first ball part with respect to the pad is 2826 ⁇ m 2 .
  • an initial load of 80 g is applied to the FAB by the capillary for 3 msec after contacting the FAB pad, and when the 3 msec has elapsed, the load applied to the FAB is reduced to 30 g. A state in which a load of 30 g was applied to was maintained for 9 msec. Thereafter, the capillary was raised. When the FAB comes into contact with the pad, supply of drive current to the ultrasonic transducer provided in the capillary is started, and then the drive current value is set to a predetermined value within 3.6 msec at a constant rate of change.
  • Examples 1 to 3 and Comparative Examples 1 to 4 differ from each other in a predetermined value that is a value of a drive current finally applied to the ultrasonic transducer.
  • the predetermined value is set to 40 mA.
  • the predetermined value is set to 50 mA.
  • the predetermined value is set to 60 mA.
  • Comparative Example 1> In Comparative Example 1, the predetermined value is set to 70 mA.
  • the CD dimension which is the diameter of the lower edge of the chamfer, is 66 ⁇ m (0.066 mm).
  • the T dimension which is the outer diameter of the face is 178 ⁇ m (0.178 mm).
  • the chamfer angle which is an angle formed by two straight lines extending along the side surface of the chamfer, is 90 °.
  • the face angle which is the angle that the face makes with the plane perpendicular to the center axis of the capillary, is 8 °.
  • an angle formed by a portion extending further upward from the upper end of the face on the side surface of the capillary and the central axis is 20 °.
  • the upper end portion of the face has an arc shape, and the OR dimension, which is the radius of curvature, is 20 ⁇ m (0.020 mm).
  • the capillary was placed at a height of 7 mil (about 178 ⁇ m) from the surface of the pad made of an Al—Cu alloy, and a 59 ⁇ m diameter FAB was formed on the tip of a copper wire having a wire diameter of 30 ⁇ m (or a wire diameter of 25 ⁇ m). Then, the capillary was lowered toward the pad at a speed of 0.4 mil / msec (about 10.2 ⁇ m / msec), the FAB was pressed against the pad, and a first ball portion was formed on the pad by deformation of the FAB.
  • the target diameter of the first ball part is 76 ⁇ m
  • the target thickness of the first ball part is 17 ⁇ m
  • the target joint area of the first ball part with respect to the pad is 4534.16 ⁇ m 2 .
  • an initial load of 130 g is applied to the FAB for 3 msec after contacting the FAB pad, and when the 3 msec elapses, the load applied to the FAB is reduced to 30 g.
  • a state in which a load of 30 g was applied to was maintained for 9 msec. Thereafter, the capillary was raised.
  • the drive current value is set to a predetermined value within 3.6 msec at a constant rate of change. The state in which the drive current of a predetermined value was applied to the ultrasonic transducer was maintained until the capillary was raised (over 8.4 msec).
  • Examples 4 and 5 and Comparative Examples 5 to 9 differ from each other in a predetermined value which is a value of a drive current finally applied to the ultrasonic transducer.
  • the predetermined value is set to 90 mA.
  • the predetermined value is set to 100 mA.
  • the predetermined value is set to 110 mA.
  • the predetermined value is set to 120 mA.
  • the predetermined value is set to 130 mA.
  • the predetermined value is set to 140 mA.
  • Comparative Example 9 In Comparative Example 9, the predetermined value is set to 150 mA. ⁇ Crack evaluation> For each of Examples 4 and 5 and Comparative Examples 5 to 9, FAB was bonded to 84 pads, and whether or not cracks were generated in the interlayer insulating film under each pad was examined. The number of pads having cracks in the insulating film / 84 ⁇ 100) was calculated. The calculation result is shown in FIG.
  • the CD dimension which is the diameter of the lower edge of the chamfer, is 66 ⁇ m (0.066 mm).
  • the T dimension which is the outer diameter of the face is 178 ⁇ m (0.178 mm).
  • the chamfer angle which is an angle formed by two straight lines extending along the side surface of the chamfer, is 90 °.
  • the face angle which is the angle that the face makes with the plane perpendicular to the center axis of the capillary, is 8 °.
  • an angle formed by a portion extending further upward from the upper end of the face on the side surface of the capillary and the central axis is 20 °.
  • the upper end portion of the face has an arc shape, and the OR dimension, which is the radius of curvature, is 20 ⁇ m (0.020 mm).
  • the capillary was disposed at a height of 7 mil (about 178 ⁇ m) from the surface of the pad made of an Al—Cu alloy, and a 45 ⁇ m diameter FAB was formed at the tip of a copper wire having a wire diameter of 38 ⁇ m. Then, the capillary was lowered toward the pad at a speed of 0.4 mil / msec (about 10.2 ⁇ m / msec), the FAB was pressed against the pad, and a first ball portion was formed on the pad by deformation of the FAB.
  • the target diameter of the first ball portion is 104 ⁇ m
  • the target thickness of the first ball portion is 24 ⁇ m
  • the target joint area of the first ball portion with respect to the pad is 8490.56 ⁇ m 2 .
  • an initial load of 240 g is applied to the FAB by the capillary for 3 msec after contacting the FAB pad, and when the 3 msec has elapsed, the load applied to the FAB is reduced to 30 g. A state in which a load of 30 g was applied to was maintained for 9 msec. Thereafter, the capillary was raised. When the FAB comes into contact with the pad, supply of drive current to the ultrasonic transducer provided in the capillary is started, and then the drive current value is set to a predetermined value within 3.6 msec at a constant rate of change.
  • Examples 6 to 8 and Comparative Examples 10 to 13 differ from each other in a predetermined value that is a value of a drive current finally applied to the ultrasonic transducer.
  • the predetermined value is set to 90 mA.
  • the predetermined value is set to 150 mA.
  • the predetermined value is set to 160 mA.
  • Comparative Example 10> In Comparative Example 10, the predetermined value is set to 170 mA.
  • the interlayer insulating film As shown in FIG. 186, in Examples 1 to 3 in which the predetermined value is 160 mA or less and the value obtained by dividing the predetermined value by the target bonding area of the first ball portion is 0.0188 mA / ⁇ m 2 or less, the interlayer insulating film It was confirmed that no cracks occurred. In contrast, it is the predetermined value is 170mA or more, in the comparative examples given value divided by the aim bonding area first ball portion is 0.0200mA / ⁇ m 2 or more 1-4, cracks in the interlayer insulating film It was confirmed that it occurred.
  • the fifteenth problem with respect to the fifteenth background art described below can be solved in addition to the problems described in the above-mentioned “problem to be solved by the invention”.
  • (1) Fifteenth Background Art In a typical semiconductor device, a semiconductor chip is arranged on a die pad, and the semiconductor chip and a lead arranged around the die pad are connected by a wire made of Au (gold). Specifically, pads made of Al (aluminum) are arranged on the surface of the semiconductor chip. A wire made of Au is laid in an arched loop between the surface of the pad and the surface of the lead.
  • an FAB Free Air Ball
  • the FAB is pressed by the capillary toward the pad with a predetermined load, and a predetermined driving current is supplied to the ultrasonic transducer provided in the capillary, so that ultrasonic vibration is applied to the FAB.
  • the FAB is pressed against the surface of the pad while being rubbed, and the bonding of the wire to the surface of the pad is achieved.
  • the capillary is moved toward the lead.
  • the FAB formed at the tip of the copper wire is harder than the FAB formed at the tip of the gold wire. Etc.), it is not possible to obtain a good bond between the copper wire and the pad. At present, the conditions under which good bonding of copper wire to the pad can be achieved are not clear, and no positive replacement from gold wire to copper wire has been reached.
  • the fifteenth object of the invention according to the fifteenth embodiment is to provide a wire bonding method capable of achieving good bonding of a copper wire to a pad.
  • FIG. 188 is a schematic cross-sectional view of a semiconductor device according to a fifteenth embodiment of the present invention.
  • FIG. 189 is a schematic bottom view of the semiconductor device shown in FIG. 188.
  • the semiconductor device 1P is a semiconductor device to which QFN (Quad Flat Non-leaded Package) is applied, and has a structure in which a semiconductor chip 2P is sealed with a resin package 6P together with a die pad 3P, a lead 4P, and a copper wire 5P. .
  • the outer shape of the semiconductor device 1P (resin package 6P) is a flat rectangular parallelepiped shape.
  • the external shape of the semiconductor device 1P is a hexahedron having a square shape of 4 mm square and a thickness of 0.85 mm.
  • the dimensions of each part of the semiconductor device 1P described below are the same as those of the semiconductor device 1P. It is an example in the case of having an external dimension.
  • the semiconductor chip 2P has a square shape of 2.3 mm in plan view.
  • the thickness of the semiconductor chip 2P is 0.23 mm.
  • a plurality of pads 7P are arranged on the peripheral portion of the surface of the semiconductor chip 2P. Each pad 7P is electrically connected to a circuit built in the semiconductor chip 2P.
  • the die pad 3P and the lead 4P are formed by punching a metal thin plate (for example, a copper thin plate).
  • the thickness of the thin metal plate (die pad 3P and lead 4P) is 0.2 mm.
  • a plating layer 9P made of Ag is formed on the surfaces of the die pad 3P and the lead 4P.
  • the die pad 3P has a square shape of 2.7 mm in a plan view, and is disposed at the center of the semiconductor device 1P so that each side surface is parallel to the side surface of the semiconductor device 1P.
  • a recess having a substantially elliptical cross section is formed on the entire periphery of the periphery of the back surface of the die pad 3P by crushing from the back surface side. And the resin package 6P has entered into the hollow. As a result, the periphery of the die pad 3P is sandwiched between the resin packages 6P from above and below, and the die pad 3P is prevented from falling off from the resin package 6P.
  • the back surface of the die pad 3P is exposed from the back surface of the resin package 6P except for the peripheral edge portion (portion recessed in a substantially elliptical cross section).
  • the same number (for example, nine) of leads 4P is provided at a position facing each side surface of the die pad 3P.
  • the lead 4P extends in a direction orthogonal to the facing side surface and is arranged at equal intervals in a direction parallel to the side surface.
  • the length of the lead 4P in the longitudinal direction is 0.45 mm.
  • the distance between the die pad 3P and the lead 4P is 0.2 mm.
  • a recess having a substantially elliptical cross section is formed by crushing from the back surface side. And the resin package 6P has entered into the hollow. As a result, the end of the lead 4P on the die pad 3P side is sandwiched from above and below by the resin package 6P, and the lead 4P is prevented from falling off (restraining) from the resin package 6P.
  • the back surface of the lead 4P is exposed from the back surface of the resin package 6P except for an end portion on the die pad 3P side (a portion recessed in a substantially elliptical cross section). Further, the side surface of the lead 4P opposite to the die pad 3P side is exposed from the side surface of the resin package 6P.
  • a plating layer 10P made of solder is formed on the back surface of the die pad 3P and the lead 4P and exposed from the resin package 6P.
  • the semiconductor chip 2P is bonded to the surface (plating layer 10P) of the die pad 3P through the bonding material 11P with the surface on which the pad 7P is disposed facing upward.
  • a solder paste is used for the bonding material 11P.
  • the thickness of the bonding material 11P is 0.02 mm.
  • the back metal 8P is omitted, and the back surface of the semiconductor chip 2P is joined to the surface of the die pad 3P with an insulating paste such as silver paste. It may be joined via a material.
  • the planar size of the semiconductor chip 2P is 2.3 mm square.
  • the plating layer 9P on the surface of the die pad 3P may be omitted.
  • the copper wire 5P is made of copper having a purity of 99.99% or more, for example.
  • One end of the copper wire 5P is joined to the pad 7P of the semiconductor chip 2P.
  • the other end of the copper wire 5P is joined to the surface of the lead 4P.
  • the copper wire 5P is installed between the semiconductor chip 2P and the lead 4P so as to draw an arched loop.
  • the height difference between the top of the loop of the copper wire 5P and the surface of the semiconductor chip 2P is 0.16 mm.
  • the entire surface and side surfaces of the semiconductor chip 2P, the entire surface and side surfaces of the die pad 3P, the entire surface of the leads 4P, and the entire copper wire 5P are integrated. It is covered with a moisture impermeable insulating film 25P.
  • 190 is an enlarged view of a portion surrounded by a broken line shown in FIG.
  • the pad 7P is made of a metal containing Al, and is formed on the uppermost interlayer insulating film 12P of the semiconductor chip 2P.
  • a surface protective film 13P is formed on the interlayer insulating film 12P.
  • the peripheral edge of the pad 7P is covered with the surface protective film 13P, and the central part is exposed through a pad opening 14P formed in the surface protective film 13P.
  • the copper wire 5P is bonded to the center portion of the pad 7P exposed from the surface protective film 13P.
  • the copper wire 5P has a FAB formed at the tip thereof, and is joined by pressing the FAB against the pad 7P.
  • a first ball portion 15P having a mirror shape is formed at a joint portion of the copper wire 5P with the pad 7P.
  • the material of the pad 7P gradually protrudes around the first ball portion 15P from the lower side of the first ball portion 15P, so that the protruding portion 16P is formed without significantly rising from the surface of the pad 7P.
  • FIGS. 191A to 191D are schematic cross-sectional views for explaining a semiconductor device manufacturing method according to the fifteenth embodiment of the present invention in the order of steps.
  • the copper wire 5P is connected to the frame (not shown) surrounding the die pad 3P and the lead 4P, that is, in a state where the die pad 3P and the lead 4P form a lead frame, and the semiconductor chip 2P and the lead 4P are connected by the wire bonder. It is erected between.
  • the wire bonder is provided with a capillary C. As shown in FIG. 191A, the capillary C has a substantially cylindrical shape in which a wire insertion hole 41P is formed on the central axis.
  • the copper wire 5P is inserted into the wire insertion hole 41P and sent out from the tip (lower end) of the wire insertion hole 41P.
  • a truncated cone shaped chamfer 42P communicating with the wire insertion hole 41P is formed below the wire insertion hole 41P.
  • the tip of the capillary C is continuous with the lower edge of the chamfer 42P, and has a face 43P that is a surface facing the copper wire 5P, the pad 7P, and the lead 4P when they are joined (wire bonding). Yes.
  • the face 43P is gently inclined so that the outer side rises with respect to a plane orthogonal to the central axis of the capillary C.
  • the capillary C is moved immediately above the pad 7P.
  • a current is applied to the tip of the copper wire 5P, thereby forming the FAB 44 at the tip.
  • the value of the current and the application time are appropriately set according to the wire diameter of the copper wire 5P and the target diameter of the FAB 44 (designed diameter of the FAB 44). A part of the FAB 44 protrudes downward from the chamfer 42P.
  • FIG. 191B the capillary C is lowered toward the pad 7P, and the FAB 44 is pressed against the pad 7P by the capillary C.
  • a load is applied to the FAB 44 by the capillary C, and ultrasonic vibration oscillated from an ultrasonic transducer (not shown) provided in the capillary C is applied to the FAB 44.
  • FIG. 192 is a graph showing temporal changes in the load applied to the FAB and the drive current applied to the ultrasonic transducer when the FAB is bonded to the pad.
  • a relatively large initial load P1 is applied from the capillary C to the FAB 44 from the time T1 when the FAB 44 contacts the pad 7P to the time T2 when a predetermined time elapses.
  • the predetermined time is set to 3 msec, for example.
  • the initial load P1 is a constant coefficient (the unit of the initial load P1 is g and the bonding area is the target area of the first ball portion 15P with respect to the pad 7P and the design bonding area of the first ball portion 15P with respect to the pad 7P). when the unit of a mm 2, for example, is set based on the value obtained by multiplying the 28786).
  • the FAB 44 When an initial load is applied to the FAB 44, the FAB 44 is deformed along the shapes of the chamfer 42P and the face 43P of the capillary C, and as shown in FIG. 190, the first ball portion 15P having a mirror shape is formed on the pad 7P.
  • the load applied from the capillary C to the FAB 44 is reduced, and a relatively small load P2 is applied to the FAB 44.
  • This load P2 is continuously applied until time T4 when the capillary C is raised.
  • supply of drive current to the ultrasonic transducer is started.
  • the value of the drive current supplied to the ultrasonic transducer is instantaneously increased from zero to the value U.
  • the drive current of value U is continuously applied to the ultrasonic transducer until time T4.
  • the capillary C When a predetermined joining time elapses from time T1 and time T4 is reached, the capillary C is separated above the pad 7P. Thereafter, the capillary C is moved obliquely downward toward the surface of the lead 4P. Then, as shown in FIG. 191C, a drive current is applied to the ultrasonic transducer and ultrasonic vibration is applied to the capillary C, while the capillary C pushes the copper wire 5P against the surface of the lead 4P and further tears it off. . As a result, a wedge-shaped stitch portion as viewed from the side composed of the other end portion of the copper wire 5P is formed on the surface of the lead 4P, and the bonding (second bonding) of the copper wire to the lead 4P is achieved.
  • Test 1 The FAB 44 is formed at the tip of the copper wire 5P having a wire diameter of 25 ⁇ m, the capillary C is lowered toward the pad 7P, the FAB 44 is pressed against the pad 7P, a certain load is applied to the FAB 44, and the FAB 44 is deformed on the pad 7P.
  • First ball portion 15P was formed.
  • the target diameter of the first ball portion 15P is 58 ⁇ m, and the target thickness is 10 ⁇ m.
  • the magnitude of the load applied to the FAB 44 was 50 g, 80 g, and 110 g
  • the change in the diameter and thickness of the first ball portion 15P with the elapsed time after the FAB 44 contacted the pad 7P was examined. .
  • FIG. 193 shows the change over time of the diameter (ball diameter), and FIG. 194 shows the change over time of the thickness (ball thickness).
  • (2) Test 2 The FAB 44 is formed at the tip of the copper wire 5P having a wire diameter of 25 ⁇ m, the capillary C is lowered toward the pad 7P, the FAB 44 is pressed against the pad 7P, a certain load is applied to the FAB 44, and the FAB 44 is deformed on the pad 7P.
  • First ball portion 15P was formed.
  • the target diameter of the first ball portion 15P is 76 ⁇ m, and the target thickness is 18 ⁇ m.
  • the diameter and thickness of the first ball portion 15P with the elapsed time after the FAB 44 contacts the pad 7P I examined the change of the length.
  • FIG. 195 shows the change over time of the diameter (ball diameter)
  • FIG. 196 shows the change over time of the thickness (ball thickness).
  • Test 3 The FAB 44 is formed at the tip of the copper wire 5P having a wire diameter of 38 ⁇ m, the capillary C is lowered toward the pad 7P, the FAB 44 is pressed against the pad 7P, a certain load is applied to the FAB 44, and the FAB 44 is deformed on the pad 7P.
  • First ball portion 15P was formed.
  • the target diameter of the first ball portion 15P is 104 ⁇ m, and the target thickness is 25 ⁇ m.
  • the magnitude of the load applied to the FAB 44 is 200 g, 230 g, 250 g, 300 g, 400 g, and 500 g
  • the diameter and thickness of the first ball portion 15P with the elapsed time after the FAB 44 contacts the pad 7P I examined the change of the length.
  • the time change of the diameter (ball diameter) is shown in FIG. 197
  • the time change of the thickness (ball thickness) is shown in FIG.
  • the FAB 44 abuts against the pad 7P regardless of the wire diameter of the copper wire 5P, the magnitude of the load, and the target diameter and target thickness of the first ball portion 15P. It is not completed in less than 2 msec. On the other hand, if it exceeds 4 msec after the FAB 44 comes into contact with the pad 7P, the diameter and thickness of the FAB 44 are not substantially changed, and it is considered that the deformation of the FAB 44 is surely completed.
  • the predetermined time during which the initial load P1 is applied to the FAB is considered to be appropriate within the range of 2 to 4 msec, and 3 msec is considered to be more appropriate.
  • the ultrasonic vibration applied to the FAB 44 is below the contact portion between the FAB 44 and the pad 7P (the central portion of the first ball portion 15P). Damage such as cracks due to energy may occur in the pad 7P and / or the interlayer insulating film 12P under the pad 7P. Therefore, after the deformation of the FAB 44 is completed, a drive current is applied to the ultrasonic transducer provided in the capillary C. Thereby, since ultrasonic vibration is not applied to the FAB 44 being deformed, it is possible to prevent the pad 7P and the interlayer insulating film 12P from being damaged below the central portion of the first ball portion 15P. Then, since the ultrasonic vibration is applied to the FAB 44 after the deformation is completed, the FAB 44 can be rubbed against the pad 7P, so that a good bonding between the FAB 44 and the pad 7P can be achieved.
  • a relatively large initial load P1 is applied to the FAB 44 by the capillary C, and after a predetermined time has elapsed from the abutment of the FAB 44 against the pad 7P, the capillary C relatively A small load P2 is applied. After the FAB 44 comes into contact with the pad 7P, a relatively large initial load P1 is applied to the FAB 44, whereby the FAB 44 made of Cu, which is a metal harder than Au, can be favorably deformed.
  • the load applied to the FAB 44 is lowered to the load P1, so that the ultrasonic vibration is applied to the contact portion between the FAB 44 (first ball portion 15P) and the pad 7P. It can be propagated well.
  • the magnitude of the initial load P1 is preferably set based on a value obtained by multiplying a target joint area of the first ball portion 15P with respect to the pad 7P by a certain coefficient. Thereby, the magnitude
  • the fifteenth embodiment of the present invention may be modified as follows.
  • QFN is applied to the semiconductor device 1P
  • the present invention may be applied to the manufacture of a semiconductor device to which another type of non-leaded package such as SON (Small Outlined Non-leaded Package) is applied. it can.
  • SON Small Outlined Non-leaded Package
  • the semiconductor device is applied to a lead cut type non-lead package in which the lead protrudes from the side surface of the resin package, not limited to the so-called singulation type in which the end surface of the lead and the side surface of the resin package are formed flush with each other.
  • the present invention can also be applied to the manufacture of Furthermore, the present invention is not limited to the non-lead package, and the present invention can also be applied to the manufacture of a semiconductor device to which a package having outer leads formed by protruding leads from a resin package such as QFP (Quad Flat Package) is applied.
  • the copper wire 5P is exemplified by the moisture impermeable insulating film 25P.
  • the moisture impermeable insulating film 25P may not be provided.
  • this invention is not limited by the following Example. 1.
  • Evaluation test 1 A capillary made by Micro Switzerland was used. The capillary has the following dimensions. The CD dimension, which is the diameter of the lower edge of the chamfer, is 66 ⁇ m (0.066 mm). The T dimension which is the outer diameter of the face is 178 ⁇ m (0.178 mm).
  • the chamfer angle which is an angle formed by two straight lines extending along the side surface of the chamfer, is 90 °.
  • the face angle which is the angle that the face makes with the plane perpendicular to the center axis of the capillary, is 8 °.
  • an angle formed by a portion extending further upward from the upper end of the face on the side surface of the capillary and the central axis is 20 °.
  • the upper end portion of the face has an arc shape, and the OR dimension, which is the radius of curvature, is 20 ⁇ m (0.020 mm).
  • the capillary was placed at a height of 7 mil (about 178 ⁇ m) from the surface of the pad made of an Al—Cu alloy, and a 59 ⁇ m diameter FAB was formed at the tip of a copper wire with a wire diameter of 25 ⁇ m. Then, the capillary was lowered toward the pad at a speed of 0.4 mil / msec (about 10.2 ⁇ m / msec), the FAB was pressed against the pad, and a first ball portion was formed on the pad by deformation of the FAB.
  • the target diameter of the first ball part is 76 ⁇ m
  • the target thickness of the first ball part is 17 ⁇ m
  • the target joint area of the first ball part with respect to the pad is 4534.16 ⁇ m 2 .
  • an initial load of 130 g is applied to the FAB for 3 msec after contacting the FAB pad, and when the 3 msec elapses, the load applied to the FAB is reduced to 30 g.
  • a state in which a load of 30 g was applied to was maintained for 13 msec. Thereafter, the capillary was raised.
  • supply of drive current to the ultrasonic transducer provided in the capillary is started, and the value of the drive current is instantaneously increased from zero to 90 mA.
  • the state in which the drive current of 90 mA was applied was maintained until the capillary was raised (until 33.5 msec passed from the start of the descent of the capillary).
  • Examples 1 and 2 and Comparative Examples 1 to 3 differ in the timing of starting the supply of drive current to the ultrasonic transducer.
  • Example 1 the drive current to the ultrasonic transducer was started 3 msec after the FAB contacted the pad.
  • Example 2 the drive current to the ultrasonic transducer was started 4 msec after the FAB contacted the pad.
  • Comparative Example 1 the drive current to the ultrasonic transducer was started 0 msec after the FAB contacted the pad, that is, simultaneously with the contact of the FAB to the pad.
  • the chamfer angle which is an angle formed by two straight lines extending along the side surface of the chamfer, is 90 °.
  • the face angle which is the angle that the face makes with the plane perpendicular to the center axis of the capillary, is 8 °.
  • an angle formed by a portion extending further upward from the upper end of the face on the side surface of the capillary and the central axis is 20 °.
  • the upper end portion of the face has an arc shape, and the OR dimension, which is the radius of curvature, is 20 ⁇ m (0.020 mm).
  • the capillary was placed at a height of 7 mil (about 178 ⁇ m) from the surface of the pad made of an Al—Cu alloy, and a 59 ⁇ m diameter FAB was formed at the tip of a copper wire with a wire diameter of 25 ⁇ m. Then, the capillary was lowered toward the pad at a speed of 0.4 mil / msec (about 10.2 ⁇ m / msec), the FAB was pressed against the pad, and a first ball portion was formed on the pad by deformation of the FAB.
  • the target diameter of the first ball part is 76 ⁇ m
  • the target thickness of the first ball part is 17 ⁇ m
  • the target joint area of the first ball part with respect to the pad is 4534.16 ⁇ m 2 .
  • Example 3 As shown in FIG. 202, for 6 msec after contacting the FAB pad, an initial load of 130 g is applied to the FAB by the capillary, and when 6 msec has elapsed, the load applied to the FAB is reduced to 30 g. A state in which a load of 30 g was applied to was maintained for 10 msec. That is, compared with Example 2, the timing for starting the supply of drive current to the ultrasonic transducer was delayed by 2 msec. Thereafter, the capillary was raised.
  • the sixteenth embodiment relates to a semiconductor device having an electrode pad made of copper and does not describe the present invention, but uses a copper bonding wire as in the semiconductor device according to the first embodiment. It is an embodiment.
  • the disclosure according to the sixteenth embodiment can solve the sixteenth problem with respect to the sixteenth background art shown below.
  • Al aluminum
  • Al is widely used as a wiring material for semiconductor devices.
  • an interlayer insulating film having a flat surface and wirings arranged on the flat surface of the interlayer insulating film are alternately laminated.
  • a passivation film made of SiN (silicon nitride) is formed on the uppermost interlayer insulating film.
  • a wiring (uppermost layer wiring) disposed on the interlayer insulating film is covered with a passivation film, and a part thereof is exposed as an electrode pad (Al pad).
  • a bonding wire is connected to the exposed electrode pad.
  • ultrasonic bonding using a wire bonder is widely employed as a connection method.
  • FIG. 204 is a schematic plan view of a semiconductor device.
  • 205 is a cross-sectional view of the semiconductor device shown in FIG. 204 taken along the line AA.
  • the semiconductor device Q electrically connects the semiconductor chip 2Q, a die pad 3Q for die-bonding the semiconductor chip 2Q, a number of electrode leads 4Q arranged around the semiconductor chip 2Q, and the semiconductor chip 2Q and the electrode leads 4Q. And a resin package 6Q for sealing them.
  • the semiconductor chip 2Q is substantially square (for example, about 2.3 mm square) in plan view, and the thickness thereof is, for example, about 230 ⁇ m. Further, the semiconductor chip 2Q has a multilayer wiring structure in which a plurality of wiring layers are laminated via an interlayer insulating film. A specific configuration of the multilayer wiring structure will be described in detail later with reference to FIG.
  • An analog circuit 7Q, a digital circuit 8Q, and three power transistor circuits 9Q are formed on the surface 21Q of the semiconductor chip 2Q. Specifically, in the plan view shown in FIG. 204, an analog circuit 7Q and a digital circuit 8Q are formed side by side in the upper half area, and three power transistor circuits 9Q are formed in the lower half area. Are arranged side by side.
  • a plurality of electrode pads 10Q for electrical connection between the circuits 7Q to 9Q and the outside are arranged at appropriate positions.
  • an L-shaped alignment mark 11Q in plan view is arranged. For example, by scanning the surface of the semiconductor device Q with a laser beam and recognizing the alignment mark 11Q, the position ( ⁇ position) of the semiconductor device Q around an axis perpendicular to the surface of the semiconductor device Q can be detected. Further, based on the position of the alignment mark 11Q, the position (X position, Y position, Z position) of each part of the semiconductor device Q can be detected.
  • a back metal 12Q containing, for example, Au, Ni, Ag or the like is formed on the back surface 22Q of the semiconductor chip 2Q (the surface facing the die pad 3Q).
  • the die pad 3Q and the plurality of electrode leads 4Q are formed as a lead frame 13Q made of the same thin metal plate.
  • the thin metal plate constituting the lead frame 13Q is made of a Cu-based material. Specifically, for example, high purity copper having a purity of 99.9999% (6N) or higher and a purity of 99.99% (4N) or higher is different from Cu. It is made of an alloy with a metal (for example, Cu—Fe—P alloy).
  • the metal thin plate may be, for example, an Fe-based material such as 42 alloy (Fe-42% Ni).
  • the thickness of the lead frame 13Q (metal thin plate) is, for example, about 200 ⁇ m.
  • a surface 31Q (a surface facing the semiconductor chip 2Q) of the die pad 3Q is a surface sealed by the resin package 6Q, and a sealing side plating layer 14Q containing Ag or the like is formed.
  • the semiconductor chip 2Q and the die pad 3Q are formed by interposing the bonding material 15Q between the back surface 22Q and the front surface 31Q in a state where the back surface 22Q of the semiconductor chip 2Q and the front surface 31Q of the die pad 3Q face each other as a bonding surface. Are joined together. As a result, the semiconductor chip 2Q is supported by the die pad 3Q with the surface 21Q facing upward.
  • the bonding material 15Q is made of, for example, a conductive paste such as a solder paste.
  • a conductive paste such as a solder paste.
  • an insulating paste such as a silver paste or an alumina paste can be applied.
  • the back metal 12Q and / or the sealing side plating layer 14Q may be omitted.
  • the thickness of the bonding material 15Q is, for example, about 20 ⁇ m.
  • the back surface 32Q (mounting surface on the wiring board) of the die pad 3Q is exposed from the resin package 6Q.
  • a mounting-side plating layer 16Q made of a metal material such as tin (Sn) or tin-silver alloy (Sn—Ag) is formed.
  • the same number of electrode leads 4Q are provided on both sides in each direction orthogonal to each side surface of the die pad 3Q, thereby being arranged around the die pad 3Q.
  • the electrode leads 4Q facing each side surface of the die pad 3Q are arranged at equal intervals in a direction parallel to the facing side surface.
  • the length of each electrode lead 4Q in the direction facing the die pad 3Q (the length on the back surface 42Q side) is, for example, about 450 ⁇ m.
  • a surface 41Q (connection surface of the bonding wire 5Q) of the electrode lead 4Q is a surface sealed by the resin package 6Q, and a sealing side plating layer 17Q containing Ag or the like is formed.
  • the back surface 42Q (mounting surface on the wiring board) of the electrode lead 4Q is exposed from the resin package 6Q.
  • a mounting side plating layer 18Q made of a metal material such as tin (Sn) or tin-silver alloy (Sn—Ag) is formed.
  • the bonding wire 5Q is made of copper (for example, high-purity copper having a purity of 99.9999% (6N) or more, purity 99.99% (4N) or more, and may contain a small amount of impurities).
  • the bonding wire 5Q includes a columnar wire body 51Q extending linearly, a pad side end 52Q formed at one end of the wire body 51Q and joined to the electrode pad 10Q by stitch bonding, and the other end of the wire body 51Q.
  • a lead-side end portion 53Q that is formed and joined to the electrode lead 4Q by ball bonding is integrally provided.
  • the wire main body 51Q bends above the electrode lead 4Q, passes through the semiconductor chip 2Q (substrate 19Q described later) from the bent position, and smoothly inclines so as to be substantially linear toward the electrode pad 10Q.
  • the other end is integrally connected to the flat pad side end 52Q.
  • the wire body 51Q has a height H 1 relative to the periphery (edge) of the semiconductor chip 2Q (substrate 19Q) is, for example, 50 ⁇ 100 [mu] m.
  • the resin package 6Q forms the outer shape of the semiconductor device Q and is formed in a substantially rectangular parallelepiped shape.
  • the resin package 6Q has a planar size of, for example, about 4 mm square and a thickness of, for example, about 0.85 mm.
  • Such a resin package 6Q is made of a known mold resin such as an epoxy resin.
  • 206 is an enlarged view of a main part of a portion surrounded by a broken-line circle in FIG.
  • the semiconductor chip 2Q includes a substrate 19Q made of silicon (Si) as a semiconductor substrate.
  • a first interlayer insulating film 20Q and a second interlayer insulating film 23Q are sequentially stacked from the surface 24Q side of the substrate 19Q.
  • the first interlayer insulating film 20Q and the second interlayer insulating film 23Q are made of SiO 2 (silicon oxide).
  • a plurality of interlayer insulating films are interposed between the first interlayer insulating film 20Q and the second interlayer insulating film 23Q.
  • a lower wiring 25Q and a fuse 26Q are formed on the interlayer insulating film 23Q with a space therebetween.
  • the lower wiring 25Q and the fuse 26Q are made of aluminum (Al).
  • the characteristics (for example, resistance value) of the power transistor circuit 9Q can be changed.
  • a third interlayer insulating film 27Q is stacked on the interlayer insulating film 23Q, the lower wiring 25Q, and the fuse 26Q.
  • the third interlayer insulating film 27Q consists of SiO 2.
  • the height of the lower wiring 25Q and the fuse 26Q is increased. And almost the same step.
  • a TEOS (tetraethoxysilane) film 28Q is formed on the third interlayer insulating film 27Q so as to eliminate a step generated on the surface of the third interlayer insulating film 27Q.
  • the surface of the TEOS film 28Q is substantially flush with the surface of the portion formed on the lower wiring 25Q and the fuse 26Q in the third interlayer insulating film 27Q.
  • a fourth interlayer insulating film 29Q is stacked on the third interlayer insulating film 27Q and the TEOS film 28Q.
  • the fourth interlayer insulating film 29Q is made of SiN (silicon nitride).
  • the third interlayer insulating film 27Q and the fourth interlayer insulating film 29Q are formed with via holes 30Q penetrating through them in the thickness direction at portions facing the lower wiring 25Q in the thickness direction.
  • the via hole 30Q is formed in a tapered shape such that the opening area increases toward the upper side.
  • the upper wiring 33Q as the uppermost wiring and the alignment mark 11Q are formed at positions spaced from each other.
  • the upper wiring 33Q is formed on a region including the via hole 30Q in a plan view, and protrudes upward from the fourth interlayer insulating film 29Q.
  • the upper wiring 33Q has a thickness T such that the protruding amount from the surface of the fourth interlayer insulating film 29Q is 10 ⁇ m or more, preferably 10 ⁇ m to 15 ⁇ m, for example.
  • the lower end portion of the upper wiring 33Q enters the via hole 30Q and is connected to the lower wiring 25Q.
  • the upper wiring 33Q is made of copper (Cu) (for example, high-purity copper having a purity of 99.9999% (6N) or more, purity 99.99% (4N) or more, and may contain a small amount of impurities). Become.
  • a barrier film 34Q having a barrier property against Cu ion diffusion is interposed between the upper wiring 33Q, the lower wiring 25Q, the third interlayer insulating film 27Q, and the fourth interlayer insulating film 29Q.
  • the barrier film 34Q is made of Ti (titanium).
  • a passivation film 35Q is formed on the fourth interlayer insulating film 29Q and the upper wiring 33Q.
  • the passivation film 35Q is made of SiN.
  • a pad opening 36Q for partially exposing the upper surface of the upper wiring 33Q as an electrode pad 10Q (see FIG. 204) is formed penetrating in the thickness direction.
  • the passivation film 35Q is removed from the alignment mark 11Q and its surroundings.
  • the alignment mark 11Q is made of Al (aluminum).
  • the electrode pad 10Q (the portion exposed from the pad opening 36Q in the upper wiring 33Q) is covered with a copper oxide film 37Q.
  • Copper oxide film 37Q is a thin film formed by the electrode pad 10Q is chemically changed to CuO it is naturally oxidized (copper oxide (I)) and Cu 2 O (copper oxide (II)), its thickness is It is thinner than the passivation film 35Q, for example, 10 nm to 50 nm.
  • the bonding wire 5Q has an end portion (pad side end portion 52Q) on the electrode pad 10Q side penetrating through the thin copper oxide film 37Q and directly joined to the electrode pad 10Q. Specifically, on the electrode pad 10Q side, the copper oxide film 37Q is torn in accordance with the shape of the pad side end portion 52Q deformed flat by stitch bonding, and the electrode pad 10Q is exposed to a portion that is broken and exposed. The side end 52Q is directly joined. One end of the main body (wire main body 51Q) of the bonding wire 5Q is integrally connected to the end of the flat pad side end 52Q.
  • 207A to 207F are schematic cross-sectional views showing a state during the manufacture of the semiconductor device shown in FIG.
  • a multilayer wiring structure is formed on the substrate 19Q.
  • a first interlayer insulating film 20Q and an interlayer insulating film 23Q are stacked on the substrate 19Q by a CVD (Chemical Vapor Deposition) method.
  • an aluminum film serving as a material for the lower wiring 25Q and the fuse 26Q is formed on the interlayer insulating film 23Q by sputtering.
  • the lower wiring 25Q and the fuse 26Q are formed by patterning the aluminum film by photolithography and etching.
  • the third interlayer insulating film 27Q is formed on the interlayer insulating film 23Q, the lower wiring 25Q, and the fuse 26Q by the HDP (High Density Plasma) -CVD method. Thereafter, a TEOS film 28Q is formed on the third interlayer insulating film 27Q by CVD. Then, the TEOS film 28Q is ground from its surface by a CMP (Chemical-Mechanical Polishing) method. The grinding of the TEOS film 28Q is continued until the surface of the TEOS film 28Q and the surface of the portion formed on the lower wiring 25Q and the fuse 26Q in the third interlayer insulating film 27Q are flush with each other.
  • CMP Chemical-Mechanical Polishing
  • a fourth interlayer insulating film 29Q is formed on the third interlayer insulating film 27Q and the TEOS film 28Q by plasma CVD.
  • the third interlayer insulating film 27Q and the fourth interlayer insulating film 29Q are selectively removed by photolithography and etching, and a via hole 30Q penetrating them in the thickness direction is formed.
  • a barrier film 34Q is formed on the fourth interlayer insulating film 29Q including the inner surface of the via hole 30Q by sputtering.
  • a seed film 38Q made of Cu is formed on the barrier film 34Q by sputtering.
  • a resist pattern 39Q having an opening in a portion facing the region including the via hole 30Q in plan view is formed on the barrier film 34Q and the seed film 38Q.
  • an aluminum film is formed on the fourth interlayer insulating film 29Q by sputtering. Then, the aluminum film is selectively removed by photolithography and dry etching (for example, RIE), and an alignment mark 11Q is formed as shown in FIG. 207E. Thereafter, a passivation film 35Q is formed on the fourth interlayer insulating film 29Q and the alignment mark 11Q by the CVD method.
  • photolithography and dry etching for example, RIE
  • the semiconductor chip 2Q is obtained.
  • the semiconductor chip 2Q is die-bonded to a lead frame 13Q (see FIG. 205) that integrally includes the die pad 3Q and the electrode lead 4Q.
  • the upper surface (electrode pad 10Q) of the upper wiring 33Q exposed from the pad opening 36Q is naturally oxidized, and the electrode pad 10Q is covered with the copper oxide film 37Q.
  • a current is applied to the tip of the bonding wire 5Q held by the capillary 40Q of a wire bonder (not shown), thereby forming an FAB (Free Air Ball) at the tip.
  • FAB Free Air Ball
  • the capillary 40Q moves directly above the electrode lead 4Q, it is lowered and the FAB contacts the electrode lead 4Q.
  • a load and an ultrasonic wave are applied from the capillary 40Q to the FAB, for example, 10 msec to 20 msec.
  • FAB deform transforms according to the shape of capillary 40Q.
  • the tip of the bonding wire 5Q is ball bonded to the electrode lead 4Q as the lead side end 53Q.
  • the capillary 40Q rises to a certain height and moves immediately above the electrode pad 10Q. Then, as shown in FIG. 207F, the capillary 40Q descends again, and the bonding wire 5Q comes into contact with the electrode pad 10Q while maintaining its shape (while maintaining the wire diameter). At that time, a load (white arrow in FIG. 207F) and an ultrasonic wave (zigzag line in FIG. 207F) and an ultrasonic wave (zigzag line in FIG. 207F) are applied from the capillary 40Q to the bonding wire 5Q, for example.
  • a load white arrow in FIG. 207F
  • an ultrasonic wave zigzag line in FIG. 207F
  • an ultrasonic wave zigzag line in FIG. 207F
  • the bonding wire 5Q is deformed flat according to the shape of the capillary 40Q, the copper oxide film 37Q is broken by the action of the load and ultrasonic waves, and the bonding wire 5Q is stitch-bonded to the electrode pad 10Q as the pad side end portion 52Q. Is done.
  • the wiring resistance can be reduced as compared with the case where the Al wiring is adopted as the uppermost layer wiring.
  • the bonding wire 5Q (Cu wire) made of Cu is bonded to the electrode pad 10Q, the connection between the electrode pad 10Q and the bonding wire 5Q is made of the same kind of metal (Cu—Cu bonding). Therefore, even if the semiconductor device Q is left in a high temperature environment, these components (that is, Cu) do not diffuse between the electrode pad 10Q and the bonding wire 5Q, and the electrode pad 10Q and the bonding wire 5Q are not diffused. Can be maintained. Therefore, it is possible to provide a semiconductor device that is excellent in high-temperature storage properties and connection reliability.
  • the stress can be relieved by the electrode pad 10Q made of Cu.
  • the thickness of the upper wiring 33Q Al wiring
  • the thickness T of the upper wiring 33Q is set to 10 ⁇ m or more by utilizing the characteristic of Cu that can easily increase the plating thickness compared to Al. Therefore, the stress applied to the interlayer insulating film 23Q can be surely relieved by the relatively thick upper wiring 33Q. As a result, it is possible to suppress the generation of cracks in the interlayer insulating film 23Q and the like.
  • the bonding position (stitch bonding position) of the bonding wire 5Q to the electrode pad 10Q can be sufficiently raised with respect to the surface 24Q of the substrate 19Q.
  • FIG. 208 is a diagram illustrating a modification of the semiconductor device in FIG. 205.
  • portions corresponding to the respective portions shown in FIG. 206 are denoted by the same reference numerals as those of the respective portions. Further, in the following, detailed description of the parts denoted by the same reference numerals is omitted.
  • the end portion (pad side end portion 55Q) of the bonding wire 54Q on the electrode pad 10Q side is directly bonded to the electrode pad 10Q through the thin film-like copper oxide film 37Q.
  • the pad side end portion 52Q is directly bonded to the electrode pad 10Q as stitch bonding (see FIG. 206), but in this modification, the pad side end portion 55Q is a stud bump. It is responsible for bonding with the electrode pad 10Q.
  • the copper oxide film 37Q is torn in accordance with the shape of a substantially bell-shaped (substantially umbrella-shaped) stud bump (pad-side end portion 55Q), and the electrode pad 10Q exposed in the vacant portion is broken.
  • the pad side end portion 55Q is directly joined.
  • One end of the main body (wire main body 56Q) of the bonding wire 54Q is stitch-bonded to the upper end portion of the pad-side end portion 55Q.
  • the sixteenth embodiment of the present invention has been described above, the sixteenth embodiment may be modified as follows.
  • the aspect of stitch bonding (first example) and stitch bonding (second example) on the stud bump has been described.
  • Ball bonding may be performed directly so as to break the copper oxide film 37Q on the electrode pad 10Q side by stitch bonding to the lead 4Q.
  • Ti is exemplified as the material of the barrier film 34Q, but the barrier film 34Q may be any material that has conductivity and has a barrier property against copper ion diffusion.
  • TiN examples thereof include titanium nitride), WN (tungsten nitride), TaN (tantalum nitride), Ta (tantalum), W (tungsten), and TiW (titanium-tungsten alloy).
  • gold wires are mainly used as bonding wires connected to the electrode pads.
  • copper wires that are less expensive than gold wires has been studied. .
  • copper wires are more likely to be oxidized than gold wires. For this reason, for example, in a situation where moisture easily enters the package, such as during a HAST (Highly Accelerated Temperature and Humidity Stress Test) test, the corrosion of the aluminum pad (electrode pad) is likely to proceed due to moisture entering the bonding interface. . As a result, an electrical open may occur between the pad and the wire.
  • HAST Highly Accelerated Temperature and Humidity Stress Test
  • the seventeenth object of the invention according to the seventeenth embodiment is to provide a semiconductor device capable of improving the connection reliability between an electrode pad made of a metal material containing aluminum and a bonding wire made of copper. It is said.
  • FIG. 209 is a schematic cross-sectional view of a semiconductor device according to a seventeenth embodiment of the present invention.
  • FIG. 210A is an enlarged view of a main part of a portion surrounded by a broken-line circle A in FIG.
  • FIG. 210B is an enlarged view of a main part of a portion surrounded by a broken-line circle B in FIG.
  • the semiconductor device 1R is a semiconductor device to which QFN (Quad Flat Non-leaded) is applied.
  • the semiconductor device 1R electrically connects the semiconductor chip 2R, the die pad 3R on which the semiconductor chip 2R is mounted, the plurality of electrode leads 4R disposed around the die pad 3R, and the semiconductor chip 2R and the electrode lead 4R.
  • a bonding wire 5R and a resin package 6R for sealing them are provided.
  • the semiconductor chip 2R has a square shape in plan view (for example, about 2.3 mm square), and has, for example, a multilayer wiring structure in which a plurality of wiring layers are stacked with an interlayer insulating film interposed therebetween. Moreover, the thickness of the semiconductor chip 2R is, for example, about 230 ⁇ m.
  • the surface 21R of the semiconductor chip 2R is covered with a surface protective film 7R as shown in FIG. 210A.
  • a plurality of pad openings 8R for exposing the uppermost wiring layer in the multilayer wiring structure are formed in the surface protective film 7R.
  • the pad openings 8R have a square shape in plan view, and the same number is provided at each edge of the semiconductor chip 2R.
  • the pad openings 8R are arranged at equal intervals along each side of the semiconductor chip 2R.
  • a part of the wiring layer is exposed as an electrode pad 9R of the semiconductor chip 2R from each pad opening 8R.
  • the uppermost wiring layer exposed as the electrode pad 9R is made of a metal material containing Al (aluminum), and specifically made of a metal material containing Al as a main component (for example, an Al—Cu alloy).
  • a back metal 10R including, for example, Au, Ni, Ag, or the like is formed on the back surface 22R of the semiconductor chip 2R (the surface facing the die pad 3R).
  • the die pad 3R and the plurality of electrode leads 4R are formed as a lead frame 11R made of the same thin metal plate.
  • the metal thin plate constituting the lead frame 11R is made of a Cu-based material mainly containing Cu. Specifically, for example, a high purity such as a purity of 99.9999% (6N) or more and a purity of 99.99% (4N) or more is used. It is made of copper, an alloy of Cu and a dissimilar metal (for example, Cu—Fe—P alloy).
  • the metal thin plate may be, for example, an Fe-based material such as 42 alloy (Fe-42% Ni). Further, the thickness of the lead frame 11R (metal thin plate) is, for example, about 200 ⁇ m.
  • a surface 31R (a surface facing the semiconductor chip 2R) of the die pad 3R is a surface sealed by the resin package 6R, and a sealing side plating layer 12R containing Ag or the like is formed.
  • the semiconductor chip 2R and the die pad 3R are formed by interposing a bonding material 13R between the back surface 22R and the front surface 31R in a state where the back surface 22R of the semiconductor chip 2R and the front surface 31R of the die pad 3R face each other as a bonding surface. Are joined together.
  • the semiconductor chip 2R is supported by the die pad 3R with the surface 21R facing upward.
  • the bonding material 13R is made of a conductive paste such as a solder paste, for example.
  • a conductive paste such as a solder paste
  • an insulating paste such as a silver paste or an alumina paste can be applied as the bonding material 13R.
  • the back metal 10R and / or the sealing-side plating layer 12R may be omitted, and the semiconductor
  • the planar size of the chip 2R may be 2.4 mm square.
  • the thickness of the bonding material 13R is, for example, about 20 ⁇ m.
  • the back surface 32R (mounting surface on the wiring board) of the die pad 3R is exposed from the resin package 6R.
  • a mounting side plating layer 14R made of a metal material such as tin (Sn) or tin-silver alloy (Sn—Ag) is formed.
  • the same number of electrode leads 4R are provided on both sides in each direction orthogonal to each side surface of the die pad 3R, thereby being arranged around the die pad 3R.
  • the electrode leads 4R facing each side surface of the die pad 3R are arranged at equal intervals in a direction parallel to the facing side surface.
  • the length of each electrode lead 4R in the direction facing the die pad 3R (the length on the back surface 42R side) is, for example, about 450 ⁇ m.
  • a surface 41R (connection surface of the bonding wire 5R) of the electrode lead 4R is a surface sealed by the resin package 6R, and a sealing side plating layer 15R containing Ag or the like is formed.
  • the back surface 42R (mounting surface on the wiring board) of the electrode lead 4R is exposed from the resin package 6R.
  • a mounting side plating layer 16R made of a metal material such as tin (Sn) or tin-silver alloy (Sn—Ag) is formed.
  • the bonding wire 5R is made of copper (for example, high-purity copper having a purity of 99.9999% (6N) or more, purity 99.99% (4N) or more, and may contain a small amount of impurities).
  • the bonding wire 5R includes a cylindrical main body portion 51R extending linearly, and a pad bonding portion 52R and a lead bonding portion 53R that are formed at both ends of the main body portion 51R and bonded to the electrode pad 9R and the electrode lead 4R, respectively. is doing.
  • the main body 51R is curved in a parabolic shape that bulges upward from one end on the electrode pad 9R side to the outside of the semiconductor chip 2R, and is incident at an acute angle toward the surface 41R of the electrode lead 4R at the other end.
  • a distance l between the lower end of the topmost part of the main body 51R and the surface 21R of the semiconductor chip 2R is, for example, about 160 ⁇ m.
  • the pad bonding part 52R has a disk-like base part in which the bonding side to the electrode pad 9R enters the surface layer part of the electrode pad 9R uniformly, and a bell-like shape that protrudes from the upper side of the base part and has a tip connected to one end of the main body part 51R. This is a convex shape in a sectional view integrally having the protruding portion.
  • the lead joint portion 53R has a wedge shape in a sectional view that is relatively thick at one end side close to the main body portion 51R and relatively thin toward the other end side far from the main body portion 51R.
  • the entire surface 21R and side surface 23R of the semiconductor chip 2R, the entire surface 31R and side surface of the die pad 3R, the surface 41R of the electrode lead 4R, and the resin package 6R The entire side surface and the entire bonding wire 5R are covered with an integral moisture-impermeable insulating film 25R.
  • the resin package 6R is made of a material containing, for example, an epoxy resin, a curing agent, a curing accelerator, a coupling agent, a release agent, a pH adjusting agent, and the like.
  • the epoxy resin contained is not particularly limited as long as it is used as an epoxy resin for a resin package.
  • a phenol novolac type epoxy resin for example, a phenol novolac type epoxy resin, an orthocresol novolac type epoxy resin, an epoxy resin having a triphenylmethane skeleton ( Triphenylmethane type epoxy resin), stilbene type epoxy resin, hydroquinone type epoxy resin, glycidyl ester type epoxy resin, glycidylamine type epoxy resin, dicyclopentadiene type epoxy resin, naphthalene type epoxy resin, epoxidized aralkyl type phenol resin, Biphenylene type epoxy resin, trimethylolpropane type epoxy resin, terpene modified epoxy resin, linear aliphatic epoxy resin, alicyclic epoxy resin, sulfur atom-containing epoxy resin, etc. It is. These can be used alone or in combination of two or more.
  • the contained curing agent is not particularly limited as long as it is used as a curing agent for a resin package.
  • a novolak type phenol resin such as a phenol aralkyl resin, a naphthol aralkyl resin, a biphenyl aralkyl resin, etc.
  • the curing accelerator contained is not particularly limited as long as it is used as a curing accelerator for resin packages.
  • 1,8-diaza-bicyclo (5,4,0) undecene-7,1 Cycloamidine compounds such as 5-diaza-bicyclo (4,3,0) nonene, 5,6-dibutylamino-1,8-diaza-bicyclo (5,4,0) undecene-7, and anhydrous maleic compounds to these compounds
  • 1,4-benzoquinone 2,5-toluquinone, 1,4-naphthoquinone, 2,3-dimethylbenzoquinone, 2,6-dimethylbenzoquinone, 2,3-dimethoxy-5-methyl-1,4-benzoquinone, ⁇ bonds such as quinone compounds such as 2,3-dimethoxy-1,4-benzoquinone and phenyl-1,4-benzoquinone, diazophenylmethane, phenol resin, etc.
  • these phosphine compounds have an intramolecular polarization formed by adding a compound having a ⁇ bond such as maleic anhydride, the above quinone compound, diazophenylmethane, or a phenol resin.
  • the coupling agent contained is not particularly limited as long as it is used as a coupling agent for resin packages.
  • a silane compound having at least one of a primary, secondary and tertiary amino group, epoxy examples thereof include various silane compounds such as silane, mercaptosilane, alkylsilane, ureidosilane, and vinylsilane, titanium compounds, aluminum chelates, and aluminum / zirconium compounds. These can be used alone or in combination of two or more.
  • the release agent contained is not particularly limited as long as it is used as a release agent for a resin package.
  • higher fatty acids such as carnauba wax, montanic acid, stearic acid, higher fatty acid metal salts, montanic acid
  • ester waxes such as esters
  • polyolefin waxes such as oxidized polyethylene and non-oxidized polyethylene. These can be used alone or in combination of two or more.
  • pH adjuster examples include inorganic fillers such as wollastonite (calcium silicate), talc (magnesium silicate), aluminum hydroxide, magnesium carbonate, and calcium carbonate. These can be used alone or in combination of two or more.
  • the resin package 6R may contain additives such as a diluent, a colorant, a flame retardant, a leveling agent, and an antifoaming agent as necessary.
  • the pH of the resin package 6R having the above composition is more than 4.5, and preferably from 4.5 to less than 7.0 because it is necessary to keep the pH of the resin package 6R acidic. 6.0 or more and less than 7.0.
  • the resin package 6R has an outer shape of the semiconductor device 1R and is formed in a substantially rectangular parallelepiped shape.
  • the planar size is about 4 mm square, for example, and the thickness is about 0.85 mm, for example.
  • the distance L1 between the surface 21R of the semiconductor chip 2R and the surface (upper surface) 61 of the resin package 6R is smaller than the shortest distance W between the side surface 23R of the semiconductor chip 2R and the side surface 63R of the resin package 6R.
  • the distance L1 is, for example, about 375 to 425 ⁇ m, preferably about 400 ⁇ m
  • the shortest distance W is, for example, about 800 to 1000 ⁇ m, preferably about 900 ⁇ m.
  • the interval L1 is not more than the distance L2 (for example, about 425 to 475 ⁇ m, preferably about 450 ⁇ m) between the front surface 21R of the semiconductor chip 2R and the back surface 62R of the resin package 6R (the back surface 32R of the die pad 3R).
  • the semiconductor device 1R is designed as a thin QFN package by being designed so as to have a relatively small interval L1.
  • the bonding wire 5R is higher than a low pH environment (for example, an environment having a pH of 4.5 or less). Place in pH environment. Therefore, since formation of cupric oxide (CuO) can be suppressed, an increase in the volume of cupric oxide can be suppressed. As a result, it is possible to suppress the occurrence of peeling at the bonding interface (wire bonding interface 17R) between the bonding wire 5R and the resin package 6R.
  • a low pH environment for example, an environment having a pH of 4.5 or less.
  • the semiconductor device 1R is placed in a state where moisture easily enters inside the package, such as PCT (Pressure-Cooker-Test) and HAST (Highly Accelerated-temperature-and-humidity-Stress-Test) tests, the movement path of moisture at the wire bonding interface 17R Therefore, it is possible to prevent moisture from entering the bonding interface (pad bonding interface 18R) between the electrode pad 9R and the bonding wire 5R (pad bonding portion 52R). Therefore, contact between the pad bonding interface 18R and moisture can be suppressed. As a result, since the progress of corrosion of the electrode pad 9R (aluminum pad) can be suppressed, electrical open between the pad and the wire can be suppressed. Therefore, the connection reliability of the semiconductor device 1R can be improved.
  • PCT Pressure-Cooker-Test
  • HAST Highly Accelerated-temperature-and-humidity-Stress-Test
  • the pad bonding portion 52R on the semiconductor chip 2R is easily exposed to moisture entering the inside of the package from the surface 61R of the resin package 6R. Even in 1R, the connection reliability of the semiconductor device 1R can be effectively improved.
  • the seventeenth embodiment of the present invention has been described above, the seventeenth embodiment may be modified as follows.
  • the QFN type semiconductor device is taken up.
  • the present invention is applied to other types of package type semiconductor devices such as QFP (Quad Flat Package), SOP (Small Outline Package), and the like. You can also.
  • the bonding wire 5R is covered with the moisture impermeable insulating film 25R.
  • the seventeenth object for solving the seventeenth problem described above is achieved.
  • the moisture impermeable insulating film 25R may not be provided.
  • this invention is not limited by the following Example. ⁇ Examples 1 to 3 and Comparative Example 1> A semiconductor device having the structure shown in FIG. 209 was manufactured. However, a lead frame of SOP 8 pin made of Cu alloy was used.
  • the semiconductor device subjected to the HAST test is analyzed at the elapse of 100 hours, 200 hours, 300 hours, 500 hours, 700 hours, and 1000 hours after the start of the test, and the pad-wire is electrically opened.
  • the semiconductor device in which this occurred was judged as a defective product without continuing the test.
  • Table 8 below and FIG. 212 show the number of occurrences of electrical open (number of failures) and the cumulative rate of occurrence (failure rate) between the pad and the wire as the HAST test progresses.
  • (2) PCT Test 30 semiconductor devices obtained in Examples 1 to 3 and Comparative Example 1 were used as test samples. Then, a PCT test was performed on 30 test samples. The conditions for the PCT test were the same for all semiconductor devices (121 ° C./100% RH (relative humidity)).
  • the fraction of 2/9 when 500 hours have elapsed in Example 2 in Table 8 shows that nine semiconductor devices are subjected to the HAST test when 500 hours have elapsed, and two of those nine have elapsed 500 hours. This indicates that the product was determined to be defective by time analysis.
  • the fractional denominator in the evaluation column of Tables 8 and 9 is, in principle, the column in the left adjacent column. It corresponds to the difference between the denominator and the numerator (denominator-numerator).
  • the fractional denominator 9 of 2/9 when 500 hours elapses in Example 2 in Table 8 is the difference between the denominator 10 and the numerator 0 of the fractional denominator of 0/10 in the adjacent column (when 300 hours elapses)
  • There is one difference that does not match the difference (10-0 10). This difference is caused by extracting one semiconductor device after 300 hours and analyzing it, and the denominator of the fraction in the other evaluation column does not match (denominator-numerator) in the column on the left. Is the same.
  • any semiconductor device in which the pH of the resin package exceeds 4.5, any semiconductor device has an electrical open in 300 hours required for practical use in the HAST test. Did not occur. In the PCT test, no electrical open occurred even after 1000 hours.
  • FIGS. 214 to 230> According to the disclosure according to the eighteenth embodiment, in addition to the problem described in the above-mentioned “problem to be solved by the invention”, the eighteenth problem with respect to the eighteenth background art shown below can be solved.
  • a semiconductor chip is arranged on a die pad, and the semiconductor chip and a lead arranged around the die pad are connected by a wire (gold wire) made of Au (gold).
  • a wire gold wire
  • Au gold
  • an aluminum pad made of Al (aluminum) is disposed on the surface of the semiconductor chip.
  • a gold wire is laid in an arched loop between the surface of the pad and the surface of the lead.
  • FIG. 214 is a schematic sectional view of a semiconductor device according to an eighteenth embodiment of the present invention.
  • the semiconductor device 1S is a semiconductor device to which QFN (Quad Flat Non-leaded Package) is applied, and has a structure in which a semiconductor chip 2S is sealed with a resin package 6S together with a die pad 3S, a lead 4S, and a copper wire 5S. .
  • the outer shape of the semiconductor device 1S (resin package 6S) is a flat rectangular parallelepiped shape.
  • the semiconductor chip 2S has, for example, a square shape in plan view.
  • a plurality of aluminum pads 7S are arranged on the periphery of the surface of the semiconductor chip 2S. Each aluminum pad 7S is electrically connected to a circuit built in the semiconductor chip 2S.
  • a back metal 8S made of a metal layer such as Au, Ni (nickel), or Ag (silver) is formed on the back surface of the semiconductor chip 2S.
  • the die pad 3S and the lead 4S are formed by punching a metal thin plate (for example, a copper thin plate). On the surface of the die pad 3S and the lead 4S, a plating layer 9S made of Ag is formed.
  • the die pad 3S is arranged at the center of the semiconductor device 1S so that each side surface is parallel to the side surface of the semiconductor device 1S.
  • a recess having a substantially elliptical cross section is formed on the entire periphery of the periphery of the back surface of the die pad 3S by crushing from the back surface side. And the resin package 6S has entered into the hollow. As a result, the peripheral edge of the die pad 3S is sandwiched between the resin packages 6S from above and below, and the die pad 3S is prevented from falling off (restraining).
  • the back surface of the die pad 3S is exposed from the back surface of the resin package 6S except for the peripheral edge portion (portion recessed in a substantially elliptical cross section).
  • the same number (for example, nine) of leads 4S is provided at a position facing each side surface of the die pad 3S. At each position facing the side surface of the die pad 3S, the lead 4S extends in a direction orthogonal to the facing side surface and is arranged at equal intervals in a direction parallel to the side surface.
  • a recess having a substantially elliptical cross section is formed by crushing from the back surface side. And the resin package 6S has entered into the hollow. As a result, the end of the lead 4S on the die pad 3S side is sandwiched by the resin package 6S from above and below to prevent the lead 4S from falling off (restraining).
  • the back surface of the lead 4S is exposed from the back surface of the resin package 6S except for the end portion on the die pad 3S side (the portion recessed in a substantially elliptical cross section). Further, the side surface of the lead 4S opposite to the die pad 3S side is exposed from the side surface of the resin package 6S.
  • a plating layer 10 ⁇ / b> S made of solder is formed on the back surface of the die pad 3 ⁇ / b> S and the lead 4 ⁇ / b> S and exposed from the resin package 6 ⁇ / b> S.
  • the semiconductor chip 2S is bonded to the surface of the die pad 3S (plating layer 9S) via the bonding material 11S with the surface on which the aluminum pad 7S is disposed facing upward.
  • a solder paste is used for the bonding material 11S.
  • the back metal 8S is omitted, and the back surface of the semiconductor chip 2S is joined to the surface of the die pad 3S with an insulating paste such as silver paste. It may be joined via a material.
  • the plating layer 9S on the surface of the die pad 3S may be omitted.
  • the copper wire 5S is made of copper having a purity of 99.99% or more, for example.
  • One end of the copper wire 5S is joined to the aluminum pad 7S of the semiconductor chip 2S.
  • the other end of the copper wire 5S is joined to the surface of the lead 4S.
  • the copper wire 5S is installed between the semiconductor chip 2S and the lead 4S so as to draw an arched loop.
  • the entire surface and side surface of the semiconductor chip 2S, the entire surface and side surface of the die pad 3S, the entire surface of the lead 4S, and the entire copper wire 5S are integrated. It is covered with a moisture impermeable insulating film 25S.
  • the resin package 6S is made of a material containing an epoxy resin as a main component and an ion capture component having a property of trapping Cl ⁇ in the epoxy resin.
  • the ion trapping component include a substance having a hydroxyl group, specifically, hydrotalcite and antimony-bismuth hydrous oxide.
  • FIG. 215 is a schematic cross-sectional view of a bonding portion (a portion surrounded by a broken line shown in FIG. 214) between the pad and the copper wire.
  • the aluminum pad 7S is made of a metal containing Al, and is formed on the uppermost interlayer insulating film 12S of the semiconductor chip 2S.
  • the interlayer insulating film 12S is made of, for example, SiO 2 (silicon oxide).
  • a surface protective film 13S is formed on the interlayer insulating film 12S.
  • the surface protective film 13S is made of, for example, SiN (silicon nitride).
  • the peripheral edge of the aluminum pad 7S is covered with the surface protective film 13S, and the central part is exposed through a pad opening 14S formed in the surface protective film 13S.
  • the copper wire 5S is joined to the central portion of the aluminum pad 7S exposed from the surface protective film 13S.
  • the copper wire 5S is joined by forming an FAB at its tip and pressing the FAB against the aluminum pad 7S. At this time, when the FAB is deformed, a first bowl portion 15S having a mirror shape is formed at the tip of the copper wire 5S.
  • the inventors of the present application are the same except that the materials of the semiconductor device 1S and the resin package 6S shown in FIG. A semiconductor device having a structure was manufactured as a sample.
  • As a material for the resin package of this sample a material mainly composed of an epoxy resin and not added with an ion trap component was used.
  • FIG. 216 is a TEM image at that time.
  • constituent elements at each location D0, D1, D2, and D3 were analyzed using an energy dispersive X-ray microanalyzer.
  • the analysis results of the respective locations D0, D1, D2, and D3 are shown in FIGS. 217, 218, 219, and 220, respectively.
  • FIG. 221 is a TEM image at that time. Further, five locations C0, C1, C2, C3, and C4 shown in the TEM image of FIG. 221 are targeted and included in each location C0, C1, C2, C3, and C4 using an energy dispersive X-ray microanalyzer. The elements were analyzed. The analysis results of each location C0, C1, C2, C3, and C4 are shown in FIGS. 222, 223, 224, 225, and 226, respectively.
  • FIG. 227A, 227B, and 227C are cross-sectional views schematically showing a joint portion between a copper wire and an aluminum pad. In each of FIGS. 227A to 227C, the provision of hatching to each part is omitted.
  • the inventors of the present application investigated the joint portion between the first ball portion and the aluminum pad for several samples at different times. As shown in FIG. 227A, immediately after the bonding between the copper wire and the aluminum pad, an AlCu alloy was generated at the bonding portion between the first ball portion and the aluminum pad. This AlCu alloy has a Cu 9 Al 4 composition near the copper wire and a CuAl 2 composition near the aluminum pad. Further, a natural oxide film (Al 2 O 3 ) was generated on the surface of the peripheral portion of the aluminum pad (the portion where the first ball portion was not joined).
  • Mechanism of occurrence of continuity failure Cl is not contained in the constituent elements of the copper wire and the aluminum pad before bonding, but is present in the material of the resin package. Therefore, Cl existing in the joint portion between the center portion of the first ball portion and the aluminum pad gradually increases from the joint portion between the peripheral portion and the central portion of the first ball portion after joining the copper wire and the aluminum pad. It is thought that it diffused to the junction between the center and the aluminum pad.
  • the present invention has a structure in which a wire made of a metal containing aluminum and a pad made of copper are joined, or a die pad or lead made of copper and a wire made of a metal containing aluminum are joined. It can be applied to those having a structure.
  • QFN is applied to the semiconductor device 1S
  • the present invention may be applied to the manufacture of a semiconductor device to which another type of non-leaded package such as SON (Small Outlined Non-leaded Package) is applied. it can.
  • the present invention is not limited to the non-lead package, and the present invention can also be applied to the manufacture of a semiconductor device to which a package having an outer lead by protruding a lead from a resin package such as QFP (Quad Flat Package) is applied.
  • the copper wire 5S is coated with the moisture impermeable insulating film 25S.
  • the eighteenth object for solving the eighteenth problem described above is achieved.
  • the moisture impermeable insulating film 25S may not be provided.
  • this invention is not limited by the following Example.
  • the semiconductor device according to the example 40 semiconductor devices having the same structure (structure according to the embodiment of the present invention) as the semiconductor device 1S shown in FIG. 214 were manufactured.
  • a semiconductor device according to the comparative example 40 semiconductor devices having the same structure except that the semiconductor device 1S and the resin package 6S shown in FIG.
  • a material of the resin package of the semiconductor device according to the comparative example a material mainly composed of an epoxy resin and not added with an ion trap component was used.
  • a saturated vapor pressure test (PCT) was performed at a temperature condition of 121 ° C. and a humidity condition of 100% for each of the 30 semiconductor devices according to the example and the comparative example, and 100 hours (100 h) ), 300 hours (300h), 500 hours (500h), 700 hours (700h), and 1000 hours (1000h), the conduction state between the copper wire and the aluminum pad was examined. The result is shown in FIG.
  • the semiconductor device according to the example and the semiconductor device according to the comparative example were each excluded from the test target of the super accelerated life test.
  • the number of semiconductor devices according to the example and the semiconductor device according to the comparative example, which are the targets of the super accelerated life test, is decreased by one.
  • FIG. 230 in the saturated steam pressurization test, when 300 hours have elapsed from the start of the test, 6 out of 30 semiconductor devices according to the comparative examples have failed, whereas from the start of the test. Even after 500 hours had passed, no defect occurred in the semiconductor device according to the example.
  • the nineteenth embodiment is an embodiment for solving the above-mentioned third to fifth, seventh, twelfth, seventeenth and eighteenth problems.
  • FIG. 231 is a schematic bottom view of the semiconductor device according to the nineteenth embodiment.
  • FIG. 232 is a schematic cross-sectional view of the semiconductor device according to the nineteenth embodiment.
  • the semiconductor device 1T is a semiconductor device to which QFN (Quad Flat Non-leaded) is applied.
  • the semiconductor device 1T electrically connects the semiconductor chip 2T, the die pad 3T that supports the semiconductor chip 2T, the plurality of electrode leads 4T arranged around the semiconductor chip 2T, and the semiconductor chip 2T and the electrode leads 4T.
  • a bonding wire 5T and a resin package 6T for sealing them are provided.
  • the semiconductor chip 2T has a quadrangular shape in plan view, and has a multilayer wiring structure in which a plurality of wirings are stacked via an interlayer insulating film.
  • the multilayer wiring structure of the semiconductor chip 2T will be described in detail later with reference to FIGS. 233 and 235.
  • the thickness of the semiconductor chip 2T is, for example, 220 to 240 ⁇ m (preferably about 230 ⁇ m).
  • a surface 21T (one surface in the thickness direction) of the semiconductor chip 2T is covered with a surface protective film 7T (see FIG. 233) described later.
  • a part of the wiring of the multilayer wiring structure (third wiring 28T described later) is exposed as an electrode pad 9T from a pad opening 8T described later.
  • a back surface metal 10T including, for example, Au, Ni, Ag, or the like is formed on the back surface 22T (the other surface in the thickness direction) of the semiconductor chip 2T.
  • the die pad 3T is made of, for example, a thin metal plate (for example, Cu, 42 alloy (an alloy containing Fe-42% Ni)), and has a square shape (for example, about 2.7 mm square in plan view) larger than the semiconductor chip 2T.
  • the thickness of the die pad 3T is, for example, 190 to 210 ⁇ m (preferably about 200 ⁇ m)
  • a pad plating layer containing Ag or the like on the surface 31T (one surface in the thickness direction) of the die pad 3T. 11T is formed.
  • the semiconductor chip 2T and the die pad 3T have the bonding material 12T interposed between the back surface 22T and the front surface 31T in a state where the back surface 22T of the semiconductor chip 2T and the front surface 31T of the die pad 3T face each other as a bonding surface. Are joined together. As a result, the semiconductor chip 2T is supported by the die pad 3T with the surface 21T facing upward.
  • the bonding material 12T is made of a conductive paste such as a solder paste, for example.
  • a conductive paste such as a solder paste
  • an insulating paste such as a silver paste or an alumina paste can be applied as the bonding material 12T.
  • the back surface metal 10T and / or the pad plating layer 11T may be omitted.
  • the thickness of the bonding material 12T is, for example, 10 to 20 ⁇ m.
  • the back surface 32T (the other surface in the thickness direction) of the die pad 3T is exposed from the resin package 6T.
  • a solder plating layer 13T made of a metal material such as tin (Sn) or tin-silver alloy (Sn—Ag) is formed on the other exposed surface.
  • the electrode lead 4T is made of, for example, the same thin metal plate as the die pad 3T (for example, Cu, 42 alloy (including Fe-42% Ni, etc.).
  • the electrode lead 4T is formed on both sides in each direction orthogonal to each side surface of the die pad 3T.
  • the electrode leads 4T facing each side surface of the die pad 3T are arranged at equal intervals in a direction parallel to the facing side surface.
  • the die pad 3T of each electrode lead 4T is arranged at equal intervals in a direction parallel to the facing side surface.
  • the length of the electrode lead 4T is, for example, 240 to 260 ⁇ m (preferably about 250 ⁇ m)
  • a lead plating layer 14T containing Ag or the like is formed on the surface 41T (one surface in the thickness direction) of the electrode lead 4T. Has been.
  • the back surface 42T (the other surface in the thickness direction) of the electrode lead 4T is exposed from the resin package 6T.
  • a solder plating layer 15T made of a metal material such as tin (Sn) or tin-silver alloy (Sn—Ag) is formed on the exposed back surface 42T.
  • the bonding wire 5T is made of copper (for example, high-purity copper having a purity of 99.9999% (6N) or more, purity 99.99% (4N) or more, etc., and may contain a small amount of impurities).
  • the bonding wire 5T includes a cylindrical main body portion 51T extending linearly, and a pad bonding portion 52T and a lead bonding portion 53T formed at both ends of the main body portion 51T and bonded to the electrode pad 9T and the electrode lead 4T, respectively. is doing.
  • the main body 51T is curved in a parabolic shape that bulges upward from one end on the electrode pad 9T side to the outside of the semiconductor chip 2T, and is incident at an acute angle toward the surface 41T of the electrode lead 4T at the other end.
  • the lead joint portion 53T has a wedge shape in a sectional view that is relatively thick at one end side close to the main body portion 51T and relatively thin toward the other end side far from the main body portion 51T.
  • the resin package 6T contains an epoxy resin as a main component, contains a curing agent, a curing accelerator, a coupling agent, a release agent, a pH adjuster, and the like, and further has a property of capturing Cl 2 ⁇ in the epoxy resin. It is made of a material to which an ion trap component is added. Examples of the ion trap component include a substance having a hydroxyl group, specifically, hydrotalcite and antimony-bismuth hydrous oxide.
  • the epoxy resin contained is not particularly limited as long as it is used as an epoxy resin for a resin package.
  • the contained curing agent is not particularly limited as long as it is used as a curing agent for a resin package.
  • a novolak type phenol resin such as a phenol aralkyl resin, a naphthol aralkyl resin, a biphenyl aralkyl resin, etc.
  • the curing accelerator contained is not particularly limited as long as it is used as a curing accelerator for resin packages.
  • 1,8-diaza-bicyclo (5,4,0) undecene-7,1 Cycloamidine compounds such as 5-diaza-bicyclo (4,3,0) nonene, 5,6-dibutylamino-1,8-diaza-bicyclo (5,4,0) undecene-7, and anhydrous maleic compounds to these compounds
  • 1,4-benzoquinone 2,5-toluquinone, 1,4-naphthoquinone, 2,3-dimethylbenzoquinone, 2,6-dimethylbenzoquinone, 2,3-dimethoxy-5-methyl-1,4-benzoquinone, ⁇ bonds such as quinone compounds such as 2,3-dimethoxy-1,4-benzoquinone and phenyl-1,4-benzoquinone, diazophenylmethane, phenol resin, etc.
  • these phosphine compounds have an intramolecular polarization formed by adding a compound having a ⁇ bond such as maleic anhydride, the above quinone compound, diazophenylmethane, or a phenol resin.
  • the coupling agent contained is not particularly limited as long as it is used as a coupling agent for resin packages.
  • a silane compound having at least one of a primary, secondary and tertiary amino group, epoxy examples thereof include various silane compounds such as silane, mercaptosilane, alkylsilane, ureidosilane, and vinylsilane, titanium compounds, aluminum chelates, and aluminum / zirconium compounds. These can be used alone or in combination of two or more.
  • the release agent contained is not particularly limited as long as it is used as a release agent for a resin package.
  • higher fatty acids such as carnauba wax, montanic acid, stearic acid, higher fatty acid metal salts, montanic acid
  • ester waxes such as esters
  • polyolefin waxes such as oxidized polyethylene and non-oxidized polyethylene. These can be used alone or in combination of two or more.
  • pH adjuster examples include inorganic fillers such as wollastonite (calcium silicate), talc (magnesium silicate), aluminum hydroxide, magnesium carbonate, and calcium carbonate. These can be used alone or in combination of two or more.
  • the resin package 6T may contain additives such as a diluent, a colorant, a flame retardant, a leveling agent, and an antifoaming agent as necessary.
  • the pH of the resin package 6T having the above composition is more than 4.5, preferably from 4.5 to less than 7.0 because it is necessary to keep the pH of the resin package 6T acidic, and more preferably 6.0 or more and less than 7.0.
  • the resin package 6T has an outer shape of the semiconductor device 1T and is formed in a substantially rectangular parallelepiped shape.
  • the resin package 6T has a planar size of, for example, about 4 mm square and a thickness of, for example, about 0.85 mm.
  • the distance L1 between the surface 21T of the semiconductor chip 2T and the surface (upper surface) of the resin package 6T is smaller than the shortest distance W between the side surface of the semiconductor chip 2T and the side surface of the resin package 6T.
  • the distance L1 is, for example, about 375 to 425 ⁇ m, preferably about 400 ⁇ m
  • the shortest distance W is, for example, about 800 to 1000 ⁇ m, preferably about 900 ⁇ m.
  • the interval L1 is not more than the distance L2 (for example, about 425 to 475 ⁇ m, preferably about 450 ⁇ m) between the front surface 21T of the semiconductor chip 2T and the back surface of the resin package 6T (the back surface 32T of the die pad 3T).
  • FIG. 233 is an enlarged view of a portion surrounded by a broken-line circle in FIG.
  • FIG. 234 is a conceptual diagram for obtaining the volume of the pad bonding portion.
  • FIG. 235 is a plan view of the electrode pad shown in FIG.
  • the semiconductor chip 2T is formed on the respective surfaces of the semiconductor substrate 16T, the first to third interlayer insulating films 17T to 19T and the first to third interlayer insulating films 17T to 19T stacked in order on the semiconductor substrate 16T. Further, the first to third barrier layers 23T to 25T and the surface protective film 7T covering the surface 21T of the semiconductor chip 2T are provided.
  • the semiconductor substrate 16T is made of, for example, silicon.
  • the first to third interlayer insulating films 17T to 19T are made of, for example, silicon oxide.
  • a first wiring 26T is formed on the first interlayer insulating film 17T via a first barrier layer 23T.
  • a second wiring 27T is formed on the second interlayer insulating film 18T via the second barrier layer 24T.
  • a third wiring 28T is formed on the third interlayer insulating film 19T via a third barrier layer 25T.
  • the first to third wirings 26T to 28T are made of a metal material softer than the materials of the first to third barrier layers 23T to 25T, specifically, a metal material containing Al (aluminum). It is made of a metal material mainly composed of Al (for example, Al—Cu alloy).
  • the third wiring 28T is formed between the uppermost interlayer insulating film (third interlayer insulating film 19T) and the surface protective film 7T by being covered with the surface protective film 7T.
  • the third wiring 28T has a square shape in plan view (for example, a 120 ⁇ m ⁇ 120 ⁇ m square shape).
  • the thickness of the third wiring 28T is, for example, 5000 mm or more, and preferably 7000 to 28000 mm.
  • a pad opening 8T for exposing the third wiring 28T as an electrode pad 9T is formed in the surface protective film 7T covering the third wiring 28T.
  • the second wiring 27T is formed between the second interlayer insulating film 18T and the third interlayer insulating film 19T by being covered with the third interlayer insulating film 19T.
  • the second wiring 27T is formed in a predetermined pattern. For example, it is formed in a pattern that does not overlap the electrode pad 9T in plan view.
  • the thickness of the second wiring 27T is, for example, 3000 to 9000 mm.
  • the first wiring 26T is formed between the first interlayer insulating film 17T and the second interlayer insulating film 18T by being covered with the second interlayer insulating film 18T.
  • the first wiring 26T is formed in a predetermined pattern.
  • the first wiring 26T immediately below the electrode pad 9T, the first wiring 26T includes a plurality of linear portions 29T extending in parallel with each other and a connecting portion 30T that alternately communicates one end portion and the other end portion of the adjacent linear portions 29T. And is formed in a twist pattern that bends in a substantially S shape.
  • one electrode pad 9T (third wiring 28T) faces the plurality of straight portions 29T and the sandwiched portion 20T sandwiched between the straight portions 29T in the second interlayer insulating film 18T.
  • the intervals between the adjacent straight portions 29T are all equal, specifically, 2 to 10 ⁇ m, for example.
  • the thickness of the first wiring 26T is, for example, 3000 to 9000 mm. Note that the patterns of the first to third wirings 26T to 28T can be appropriately changed in accordance with the design rule of the semiconductor chip 2T and the like, and are not limited to the patterns described above.
  • the first to third barrier layers 23T to 25T are made of, for example, titanium (TiN), titanium nitride (TiN), tungsten nitride (TiW), and a laminated structure thereof.
  • the thicknesses of the first to third barrier layers 23T to 25T are smaller than the thicknesses of the first to third wirings 26T to 28T, for example, 500 to 2000 mm.
  • the pad bonding portion 52T of the bonding wire 5T bonded to the electrode pad 9T is smaller than the electrode pad 9T in plan view.
  • the pad bonding portion 52T has a substantially cylindrical base portion 54T whose other side in the thickness direction is in contact with the surface of the electrode pad 9T, and a substantially umbrella-like shape that protrudes from one side of the base portion 54T and has a tip connected to one end of the main body portion 51T. It has a convex shape in sectional view integrally including the protruding portion 55T.
  • the bonding wire 5T has a FAB formed at the tip thereof and is bonded by pressing the FAB against the electrode pad 9T.
  • a pad bonding portion 52T having a convex shape in a cross-sectional view is formed at a bonding portion between the bonding wire 5T and the electrode pad 9T.
  • the material of the electrode pad 9T gradually protrudes around the pad bonding portion 52T from below the pad bonding portion 52T, so that the protruding portion 34T is formed without significantly rising from the surface of the electrode pad 9T.
  • the ratio (V / (D w ) 3 ) of the volume V of the pad bonding portion 52T to the cube of the wire diameter D w of the main body portion 51T (the diameter of the main body portion 51T) is 1.8 to 5.6.
  • the volume V of the pad junction 52T for example, determine the volume V b and Ryakukasa shaped volume V p of the protrusion 55T in substantially cylindrical base portion 54T as an approximation, be determined by adding them approximations Can do.
  • the volume V b of the base portion 54T can be obtained as an approximate value based on the volume of the cylinder, where the base portion 54T is conceptually a cylinder having a diameter D b and a height H b . Therefore, it can be expressed as V b ⁇ (D b / 2) 2 ⁇ H b .
  • the volume V p of the protruding portion 55T is shown in FIG. 234 because the protruding portion 55T has a substantially umbrella shape in which the top of the cone is formed in a columnar shape whose axis is the height direction.
  • a conical height H p can be determined as an approximation on the basis of the volume of the cone. Therefore, it can be expressed as V p ⁇ ⁇ (D p / 2) 2 ⁇ H p / 3.
  • the area of the first wiring 26T that overlaps the bonding region 33T between the bonding wire 5T and the electrode pad 9T is equal to the area S of the bonding region 33T. It is 26.8% or less, preferably 0 to 25%.

Abstract

 本発明の半導体装置は、半導体チップと、アルミニウムを含む金属材料からなり、前記半導体チップの表面に形成された電極パッドと、前記半導体チップの周囲に配置された電極リードと、線状に延びる本体部と、前記本体部の両端に形成され、前記電極パッドおよび前記電極リードにそれぞれ接合されたパッド接合部およびリード接合部とを有するボンディングワイヤと、前記半導体チップ、前記電極リードおよび前記ボンディングワイヤを封止する樹脂パッケージとを含み、前記ボンディングワイヤは、銅からなり、前記電極パッド全体および前記パッド接合部全体が、水分不透過膜で一体的に被覆されている。

Description

半導体装置
 本発明は、半導体装置に関する。
 半導体装置は、通常、半導体チップがボンディングワイヤとともに樹脂で封止(パッケージング)された状態で流通している。パッケージ内において、半導体チップの電極パッドと、樹脂パッケージから一部が露出する電極リードとが、ボンディングワイヤにより電気的に接続されている。したがって、実装基板の配線に対して電極リードを外部端子として接続することにより、半導体チップと実装基板との電気的な接続が達成される。
 電極パッドと電極リードとを結ぶボンディングワイヤとして、従来は主に金ワイヤが用いられているが、高価な金の使用を減らすべく、近年では、金ワイヤよりも安価な銅ワイヤの使用が検討されている。
特開平10-261664号公報
 ところが、半導体装置が高湿環境下に置かれると、水分がパッケージ内部に浸入する場合がある。たとえば、PCT(Pressure Cooker Test)やHAST(Highly Accelerated temperature and humidity Stress Test)などの耐湿評価試験の実施中に、試験槽内の水蒸気がパッケージ内部に浸入しやすい。
 そして、近年主流のアルミニウム製の電極パッドに接続するワイヤとして銅ワイヤを用いた場合には、その浸入水分が電極パッドとボンディングワイヤとの接合界面に入り込むと、当該接合界面付近においてアルミニウムの腐食が進行しやすくなる。そのため、パッド-ワイヤ間において、電気的オープンが生じるおそれがある。
 本発明の目的は、アルミニウムを含む金属材料からなる電極パッドと、銅からなるボンディングワイヤとの接続信頼性を向上させることができる半導体装置を提供することにある。
 前記の目的を達成するための本発明の半導体装置は、半導体チップと、アルミニウムを含む金属材料からなり、前記半導体チップの表面に形成された電極パッドと、前記半導体チップの周囲に配置された電極リードと、線状に延びる本体部と、前記本体部の両端に形成され、前記電極パッドおよび前記電極リードにそれぞれ接合されたパッド接合部およびリード接合部とを有するボンディングワイヤと、前記半導体チップ、前記電極リードおよび前記ボンディングワイヤを封止する樹脂パッケージとを含み、前記ボンディングワイヤは、銅からなり、前記電極パッド全体および前記パッド接合部全体が、水分不透過膜で一体的に被覆されている。
 この構成によれば、電極パッド全体およびパッド接合部全体が水分不透過膜で一体的に被覆されている。これにより、電極パッドとパッド接合部との接合界面(パッド接合界面)の周縁は、露出することなく、水分不透過膜で被覆されている。
 そのため、樹脂パッケージ内部に水分が浸入しても、その水分を水分不透過膜により塞き止めることができるので、パッド接合界面と水分との接触を抑制することができる。その結果、電極パッドの腐食の進行を抑制することができるので、パッド-ワイヤ間での電気的オープンを抑制することができる。よって、半導体装置の接続信頼性を向上させることができる。
図1は、本発明の第1実施形態に係る半導体装置の模式底面図である。 図2は、本発明の第1実施形態に係る半導体装置の模式断面図である。 図3Aは、図2の破線円Aで囲まれる部分の要部拡大図である。 図3Bは、図2の破線円Bで囲まれる部分の要部拡大図である。 図4Aは、図2の半導体装置の製法を説明するための模式断面図である。 図4Bは、図4Aの次の工程を示す図である。 図4Cは、図4Bの次の工程を示す図である。 図4Dは、図4Cの次の工程を示す図である。 図4Eは、図4Dの次の工程を示す図である。 図5は、図2の半導体装置の変形例に係る半導体装置の模式断面図である。 図6Aは、図5の破線円Aで囲まれる部分の要部拡大図である。 図6Bは、図5の破線円Bで囲まれる部分の要部拡大図である。 図7Aは、図5の半導体装置の製法を説明するための模式断面図である。 図7Bは、図7Aの次の工程を示す図である。 図7Cは、図7Bの次の工程を示す図である。 図7Dは、図7Cの次の工程を示す図である。 図7Eは、図7Dの次の工程を示す図である。 図8は、図2の半導体装置の変形例に係る半導体装置の模式断面図である。 図9は、図2の半導体装置の変形例に係る半導体装置の模式断面図である。 図10は、本発明の第2実施形態に係る半導体装置の模式断面図である。 図11は、樹脂パッケージを取り除いた図10の半導体装置の平面分解図である。 図12Aは、図11の電極パッド付近の拡大図である。 図12Bは、図12Aの切断線B-Bで切断したときの断面図である。 図12Cは、図12Aの切断線C-Cで切断したときの断面図である。 図13Aは、図10の半導体装置の第1の変形例を示す図であって、図12Aに対応する図である。 図13Bは、図10の半導体装置の第1の変形例を示す図であって、図12Bに対応する図である。 図13Cは、図10の半導体装置の第1の変形例を示す図であって、図12Cに対応する図である。 図14は、図10の半導体装置の第2の変形例を示す図である。 図15は、図10の半導体装置の第3の変形例を示す図である。 図16は、従来の半導体装置における1st接合部の要部拡大図である。 図17は、図10の半導体装置の第4の変形例を示す図である。 図18は、本発明の第3実施形態に係る半導体装置の模式底面図である。 図19は、本発明の第3実施形態に係る半導体装置の模式断面図である。 図20は、図19の破線円で囲まれる部分の拡大図である。 図21は、パッド接合部の体積を求めるための概念図である。 図22Aは、図2の半導体装置の製法を説明するための模式断面図である。 図22Bは、図22Aの次の工程を示す図である。 図22Cは、図22Bの次の工程を示す図である。 図22Dは、図22Cの次の工程を示す図である。 図22Eは、図22Dの次の工程を示す図である。 図23は、図19の半導体装置の変形例を示す図である。 図24は、第3実施形態の実施例1~3および比較例1~3のSEM画像およびFAB形成条件を示す図である。 図25は、第3実施形態の実施例4~7および比較例4~7のSEM画像およびFAB形成条件を示す図である。 図26は、第3実施形態の実施例8~9および比較例8~9のSEM画像およびFAB形成条件を示す図である。 図27は、本発明の第4実施形態に係る半導体装置の模式底面図である。 図28は、本発明の第4実施形態に係る半導体装置の模式断面図である。 図29は、図28の破線円で囲まれる部分の拡大図である。 図30Aは、図27の半導体装置の製法を説明するための模式断面図である。 図30Bは、図30Aの次の工程を示す図である。 図30Cは、図30Bの次の工程を示す図である。 図30Dは、図30Cの次の工程を示す図である。 図30Eは、図30Dの次の工程を示す図である。 図31は、電極パッドにおける過度のスプラッシュの発生状態を示す図である。 図32は、図28の半導体装置の変形例を示す図である。 図33は、第4実施形態の実施例1における荷重および超音波のタイミングチャートである。 図34は、第4実施形態の比較例1における荷重および超音波のタイミングチャートである。 図35は、第4実施形態の実施例1のパッド接合部のSEM画像である。 図36は、第4実施形態の比較例1のパッド接合部のSEM画像である。 図37は、本発明の第5実施形態に係る半導体装置の模式断面図である。 図38は、半導体チップの要部断面図であって、図38の破線円で囲まれる部分の拡大図である。 図39は、図38に示す電極パッドの平面図である。 図40は、図37の半導体装置の第1変形例を示す図であって、図38に対応する図である。 図41は、図37の半導体装置の第2変形例を示す図であって、図38に対応する図である。 図42は、図37の半導体装置の第3変形例を示す図である。 図43は、第5実施形態の実施例および比較例の半導体装置の模式断面図であって、それぞれ電極パッド付近を拡大して示す。 図44は、本発明の第6実施形態に係る半導体装置の模式断面図である。 図45は、樹脂パッケージを取り除いた図44の半導体装置の平面分解図である。 図46は、半導体チップの要部断面図であって、図44の破線円で囲まれる部分の拡大図である。 図47は、図46に示す電極パッドの拡大平面図である。 図48Aは、図44に示す半導体装置の製造工程を示す模式断面図である。 図48Bは、図48Aの次の工程を示す図である。 図48Cは、図48Bの次の工程を示す図である。 図48Dは、図48Cの次の工程を示す図である。 図48Eは、図48Dの次の工程を示す図である。 図49は、図44の半導体装置の変形例を示す図である。 図50Aは、第6実施形態の実施例1および比較例1のベース部の大きさの分布図であって、X方向およびY方向におけるベース径の分布図を示す。 図50Bは、第6実施形態の実施例1および比較例1のベース部の大きさの分布図であって、Z方向における厚さの分布図を示す。 図51Aは、第6実施形態の実施例2および比較例2のベース部の大きさの分布図であって、X方向およびY方向におけるベース径の分布図を示す。 図51Bは、第6実施形態の実施例2および比較例2のベース部の大きさの分布図であって、Z方向における厚さの分布図を示す。 図52Aは、第6実施形態の実施例3および比較例3のベース部の大きさの分布図であって、X方向およびY方向におけるベース径の分布図を示す。 図52Bは、第6実施形態の実施例3および比較例3のベース部の大きさの分布図であって、Z方向における厚さの分布図を示す。 図53Aは、第6実施形態の実施例4および比較例4のベース部の大きさの分布図であって、X方向およびY方向におけるベース径の分布図を示す。 図53Bは、第6実施形態の実施例4および比較例4のベース部の大きさの分布図であって、Z方向における厚さの分布図を示す。 図54Aは、第6実施形態の実施例5および比較例5のベース部の大きさの分布図であって、X方向およびY方向におけるベース径の分布図を示す。 図54Bは、第6実施形態の実施例5および比較例5のベース部の大きさの分布図であって、Z方向における厚さの分布図を示す。 図55は、1サイクル目の印加エネルギEとパッド接合部のボール径との関係を示す相関図である。 図56は、本発明の第7実施形態に係る半導体装置の模式的な断面図である。 図57は、図56に示す半導体装置の模式的な底面図である。 図58は、図56に示す破線で囲まれる部分の拡大図である。 図59Aは、図56に示す半導体装置の製造途中(ワイヤボンディングの途中)の状態を示す模式的な断面図である。 図59Bは、図59Aの次の工程を示す模式的な断面図である。 図59Cは、図59Bの次の工程を示す模式的な断面図である。 図59Dは、図59Cの次の工程を示す模式的な断面図である。 図60は、パッドに対するFABの接合時にFABに加えられる荷重および超音波振動子に印加される駆動電流の時間変化を示すグラフである。 図61は、スタンダードタイプキャピラリの模式的な断面図である。 図62は、ボトルネックタイプキャピラリの模式的な断面図である。 図63は、第7実施形態の試験1で得られたファーストボール部の近傍のSEM画像である。 図64は、第7実施形態の試験2で得られたファーストボール部の近傍のSEM画像である。 図65は、第7実施形態の試験3で得られたファーストボール部の近傍のSEM画像である。 図66は、第7実施形態の試験4で得られたファーストボール部の近傍のSEM画像である。 図67は、第7実施形態の試験5で得られたファーストボール部の近傍のSEM画像である。 図68は、図56の半導体装置の変形例を示す図である。 図69は、本発明の第8実施形態に係る半導体装置の模式的な断面図である。 図70は、パッドおよび銅ワイヤにおけるパッドとの接合部の模式的な断面図である。 図71は、他の構造に係るパッドおよび銅ワイヤにおけるパッドとの接合部の模式的な断面図である。 図72は、さらに他の構造に係るパッドおよび銅ワイヤにおけるパッドとの接合部の模式的な断面図である。 図73は、図69の半導体装置の変形例を示す図である。 図74は、本発明の第9実施形態に係る半導体装置の模式的な断面図である。 図75は、図74に示す半導体装置の模式的な平面図であり、樹脂パッケージの図示を省略した状態を示す。 図76は、図74に示す半導体装置の第1変形例の模式的な断面図である。 図77は、図74に示す半導体装置の第2変形例の模式的な断面図である。 図78は、図74に示す半導体装置の第3変形例の模式的な断面図である。 図79は、図74に示す半導体装置の第4変形例の模式的な断面図である。 図80は、第1変形例の他の形態に係る半導体装置の模式的な断面図である。 図81は、第2変形例の他の形態に係る半導体装置の模式的な断面図である。 図82は、第3変形例の他の形態に係る半導体装置の模式的な断面図である。 図83は、本発明の第10実施形態に係る半導体装置の模式的な断面図である。 図84は、図83に示す半導体装置を裏面側から見たときの模式的な平面図であり、樹脂パッケージの図示を省略した状態を示す。 図85は、図83に示す半導体装置の第1変形例の模式的な断面図である。 図86は、図85に示す半導体装置を裏面側から見たときの模式的な平面図であり、樹脂パッケージの図示を省略した状態を示す。 図87は、図83に示す半導体装置の第2変形例の模式的な断面図である。 図88は、図87に示す半導体装置を裏面側から見たときの模式的な平面図であり、樹脂パッケージの図示を省略した状態を示す。 図89は、図83に示す半導体装置の第3変形例の模式的な断面図である。 図90は、図89に示す半導体装置を裏面側から見たときの模式的な平面図であり、樹脂パッケージの図示を省略した状態を示す。 図91は、図83に示す半導体装置の第4変形例の模式的な断面図である。 図92は、第1変形例の他の形態に係る半導体装置の模式的な断面図である。 図93は、第2変形例の他の形態に係る半導体装置の模式的な断面図である。 図94は、第3変形例の他の形態に係る半導体装置の模式的な断面図である。 図95は、本発明の第11実施形態に係る半導体装置の模式底面図である。 図96は、本発明の第11実施形態に係る半導体装置の模式断面図である。 図97は、図96の破線円で囲まれる部分の要部拡大図である。 図98Aは、図2に示す半導体装置の製造工程を示す模式的な断面図である。 図98Bは、図98Aの次の工程を示す模式的な断面図である。 図98Cは、図98Bの次の工程を示す模式的な断面図である。 図98Dは、図98Cの次の工程を示す模式的な断面図である。 図99は、図96の半導体装置の第1変形例を示す図である。 図100は、図96の半導体装置の第2変形例を示す図である。 図101Aは、図100の破線円Aで囲まれる部分の要部拡大図である。 図101Bは、図100の破線円Bで囲まれる部分の要部拡大図である。 図102は、図96の半導体装置の第2変形例を示す図である。 図103は、図96の半導体装置の第3変形例を示す図である。 図104は、第1変形例の他の形態に係る半導体装置の模式的な断面図である。 図105は、第2変形例の他の形態に係る半導体装置の模式的な断面図である。 図106は、本発明の第12実施形態に係る半導体装置の模式的な断面図である。 図107は、図106に示す半導体装置の模式的な底面図である。 図108は、図106に示す破線で囲まれる部分の拡大図である。 図109Aは、図106に示す半導体装置の製造途中(ワイヤボンディングの途中)の状態を示す模式的な断面図である。 図109Bは、図109Aの次の工程を示す模式的な断面図である。 図109Cは、図109Bの次の工程を示す模式的な断面図である。 図109Dは、図109Cの次の工程を示す模式的な断面図である。 図110は、パッドに対するFABの接合時にFABに加えられる荷重および超音波振動子に印加される駆動電流の時間変化を示すグラフである。 図111は、パッドに対するファーストボール部の接合面積と初期荷重との関係を示すグラフである。 図112は、試験1で測定された直径(ボール径)の時間変化を示すグラフである。 図113は、試験1で測定された厚さ(ボール厚)の時間変化を示すグラフである。 図114は、試験2で測定された直径(ボール径)の時間変化を示すグラフである。 図115は、試験2で測定された厚さ(ボール厚)の時間変化を示すグラフである。 図116は、試験3で測定された直径(ボール径)の時間変化を示すグラフである。 図117は、試験3で測定された厚さ(ボール厚)の時間変化を示すグラフである。 図118は、FABに初期荷重を加えた場合に形成されるファーストボール部の近傍のSEM画像である。 図119は、FABのパッドへの移動速度を大きくした場合に形成されるファーストボール部の近傍のSEM画像である。 図120は、図106の半導体装置の変形例を示す図である。 図121は、第12実施形態の実施例1において、パッドに対するFABの接合時にFABに加えられる荷重および超音波振動子に印加される駆動電流の時間変化を示すグラフである。 図122は、第12実施形態の比較例1において、パッドに対するFABの接合時にFABに加えられる荷重および超音波振動子に印加される駆動電流の時間変化を示すグラフである。 図123は、第12実施形態の比較例2において、パッドに対するFABの接合時にFABに加えられる荷重および超音波振動子に印加される駆動電流の時間変化を示すグラフである。 図124は、第12実施形態の比較例3において、パッドに対するFABの接合時にFABに加えられる荷重および超音波振動子に印加される駆動電流の時間変化を示すグラフである。 図125は、第12実施形態の実施例1のファーストボール部の近傍のSEM画像である。 図126は、第12実施形態の比較例1のファーストボール部の近傍のSEM画像である。 図127は、第12実施形態の比較例2のファーストボール部の近傍のSEM画像である。 図128は、第12実施形態の比較例3のファーストボール部の近傍のSEM画像である。 図129は、第12実施形態の実施例1のファーストボール部の接合面のSEM画像である。 図130は、第12実施形態の比較例1のファーストボール部の接合面のSEM画像である。 図131は、第12実施形態の比較例2のファーストボール部の接合面のSEM画像である。 図132は、第12実施形態の比較例3のファーストボール部の接合面のSEM画像である。 図133は、第12実施形態の実施例1のパッドの画像である。 図134は、第12実施形態の比較例1のパッドの画像である。 図135は、第12実施形態の比較例2のパッドの画像である。 図136は、第12実施形態の比較例3のパッドの画像である。 図137は、第12実施形態の実施例1の層間絶縁膜の表面の画像である。 図138は、第12実施形態の比較例1の層間絶縁膜の表面の画像である。 図139は、第12実施形態の比較例2の層間絶縁膜の表面の画像である。 図140は、第12実施形態の比較例3の層間絶縁膜の表面の画像である。 図141は、第12実施形態の実施例2および比較例4~8において、パッドに対するFABの接合時にFABに加えられる荷重および超音波振動子に印加される駆動電流の時間変化を示すグラフである。 図142は、第12実施形態の実施例2および比較例4~8でのクラック発生率を示すグラフである。 図143は、第12実施形態の実施例3~7および比較例9~11において、パッドに対するFABの接合時にFABに加えられる荷重および超音波振動子に印加される駆動電流の時間変化を示すグラフである。 図144は、第12実施形態の実施例3~7および比較例9~11でのクラック発生率を示すグラフである。 図145は、第12実施形態の実施例8のファーストボール部の近傍のSEM画像である。 図146は、第12実施形態の比較例12のファーストボール部の近傍のSEM画像である。 図147は、第12実施形態の比較例13のファーストボール部の近傍のSEM画像である。 図148は、第12実施形態の比較例14のファーストボール部の近傍のSEM画像である。 図149は、第12実施形態の実施例8の破壊後のパッドの画像である。 図150は、第12実施形態の比較例12の破壊後のパッドの画像である。 図151は、第12実施形態の比較例13の破壊後のパッドの画像である。 図152は、第12実施形態の比較例13の破壊後のファーストボール部の底面(パッドと接合していた面)の画像である。 図153は、第12実施形態の比較例13の破壊後のパッドの画像である。 図154は、第12実施形態の実施例8および比較例12~14のファーストボール部の直径の測定結果を示すグラフである。 図15は、第12実施形態の実施例8および比較例12~14のファーストボール部の厚さの測定結果を示すグラフである。 図156は、第12実施形態の実施例8および比較例12~14のファーストボール部とパッドとの接合部分の破壊に要した力(シェア強度)の測定結果を示すグラフである。 図157は、本発明の第13実施形態に係る半導体装置の模式的な断面図である。 図158は、図157に示す半導体装置の模式的な底面図である。 図159は、図157に示す破線で囲まれる部分の拡大図である。 図160Aは、図157に示す半導体装置の製造途中(ワイヤボンディングの途中)の状態を示す模式的な断面図である。 図160Bは、図160Aの次の工程を示す模式的な断面図である。 図160Cは、図160Bの次の工程を示す模式的な断面図である。 図160Dは、図160Cの次の工程を示す模式的な断面図である。 図161は、パッドに対するFABの接合時にFABに加えられる荷重および超音波振動子に印加される駆動電流の時間変化を示すグラフである。 図162は、図157の半導体装置の変形例を示す図である。 図163は、第13実施形態の実施例1および比較例1~5において、パッドに対するFABの接合時にFABに加えられる荷重および超音波振動子に印加される駆動電流の時間変化を示すグラフである。 図164は、第13実施形態の実施例1および比較例1~5でのクラック発生率を示すグラフである。 図165は、第13実施形態の実施例2~6および比較例6~8において、パッドに対するFABの接合時にFABに加えられる荷重および超音波振動子に印加される駆動電流の時間変化を示すグラフである。 図166は、第13実施形態の実施例2~6および比較例6~8でのクラック発生率を示すグラフである。 図167は、第13実施形態の実施例7,8および比較例9~12において、パッドに対するFABの接合時にFABに加えられる荷重および超音波振動子に印加される駆動電流の時間変化を示すグラフである。 図168は、第13実施形態の実施例7,8および比較例9~12でのクラック発生率を示すグラフである。 図169は、本発明の第14実施形態に係る半導体装置の模式的な断面図である。 図170は、図169に示す半導体装置の模式的な底面図である。 図171は、図169に示す破線で囲まれる部分の拡大図である。 図172Aは、図169に示す半導体装置の製造途中(ワイヤボンディングの途中)の状態を示す模式的な断面図である。 図172Bは、図172Aの次の工程を示す模式的な断面図である。 図172Cは、図172Bの次の工程を示す模式的な断面図である。 図172Dは、図172Cの次の工程を示す模式的な断面図である。 図173は、パッドに対するFABの接合時にFABに加えられる荷重および超音波振動子に印加される駆動電流の時間変化を示すグラフである。 図174は、試験1で測定された直径(ボール径)の時間変化を示すグラフである。 図175は、試験1で測定された厚さ(ボール厚)の時間変化を示すグラフである。 図176は、試験2で測定された直径(ボール径)の時間変化を示すグラフである。 図177は、試験2で測定された厚さ(ボール厚)の時間変化を示すグラフである。 図178は、試験3で測定された直径(ボール径)の時間変化を示すグラフである。 図179は、試験3で測定された厚さ(ボール厚)の時間変化を示すグラフである。 図180は、図169の半導体装置の変形例を示す図である。 図181は、第14実施形態の実施例1~3および比較例1~4において、パッドに対するFABの接合時にFABに加えられる荷重および超音波振動子に印加される駆動電流の時間変化を示すグラフである。 図182は、第14実施形態の実施例1~3および比較例1~4でのクラック発生率を示すグラフである。 図183は、第14実施形態の実施例4,5および比較例5~9において、パッドに対するFABの接合時にFABに加えられる荷重および超音波振動子に印加される駆動電流の時間変化を示すグラフである。 図184は、第14実施形態の実施例4,5および比較例5~9でのクラック発生率を示すグラフである。 図185は、第14実施形態の実施例6~8および比較例10~13において、パッドに対するFABの接合時にFABに加えられる荷重および超音波振動子に印加される駆動電流の時間変化を示すグラフである。 図186は、第14実施形態の実施例6~8および比較例10~13でのクラック発生率を示すグラフである。 図187は、パッドに対するファーストボール部の接合面積と超音波振動子の駆動電流との関係を示すグラフである。 図188は、本発明の第15実施形態に係る半導体装置の模式的な断面図である。 図189は、図188に示す半導体装置の模式的な底面図である。 図190は、図188に示す破線で囲まれる部分の拡大図である。 図191Aは、図188に示す半導体装置の製造途中(ワイヤボンディングの途中)の状態を示す模式的な断面図である。 図191Bは、図191Aの次の工程を示す模式的な断面図である。 図191Cは、図191Bの次の工程を示す模式的な断面図である。 図191Dは、図191Cの次の工程を示す模式的な断面図である。 図192は、パッドに対するFABの接合時にFABに加えられる荷重および超音波振動子に印加される駆動電流の時間変化を示すグラフである。 図193は、試験1で測定された直径(ボール径)の時間変化を示すグラフである。 図194は、試験1で測定された厚さ(ボール厚)の時間変化を示すグラフである。 図195は、試験2で測定された直径(ボール径)の時間変化を示すグラフである。 図196は、試験2で測定された厚さ(ボール厚)の時間変化を示すグラフである。 図197は、試験3で測定された直径(ボール径)の時間変化を示すグラフである。 図198は、試験3で測定された厚さ(ボール厚)の時間変化を示すグラフである。 図199は、図188の半導体装置の変形例を示す図である。 図200は、第15実施形態の実施例1,2および比較例1~3において、パッドに対するFABの接合時にFABに加えられる荷重および超音波振動子に印加される駆動電流の時間変化を示すグラフである。 図201は、第15実施形態の実施例1,2および比較例1~3でのクラック発生率を示すグラフである。 図202は、第15実施形態の実施例3において、パッドに対するFABの接合時にFABに加えられる荷重および超音波振動子に印加される駆動電流の時間変化を示すグラフである。 図203は、第15実施形態の実施例4において、パッドに対するFABの接合時にFABに加えられる荷重および超音波振動子に印加される駆動電流の時間変化を示すグラフである。 図204は、半導体装置の図解的な平面図である。 図205は、図204に示す半導体装置のA-A線断面図である。 図206は、図205の破線円で囲まれる部分の要部拡大図である。 図207Aは、図205に示す半導体装置の製造途中の状態を示す模式的な断面図である。 図207Bは、図207Aの次の工程を示す模式的な断面図である。 図207Cは、図207Bの次の工程を示す模式的な断面図である。 図207Dは、図207Cの次の工程を示す模式的な断面図である。 図207Eは、図207Dの次の工程を示す模式的な断面図である。 図207Fは、図207Eの次の工程を示す模式的な断面図である。 図208は、図205の半導体装置の変形例を示す図である。 図209は、本発明の第17実施形態に係る半導体装置の模式断面図である。 図210Aは、図209の破線円Aで囲まれる部分の要部拡大図である。 図210Bは、図209の破線円Bで囲まれる部分の要部拡大図である。 図211は、図209の半導体装置の変形例を示す図である。 図212は、第17実施形態の実施例および比較例の半導体装置のHAST試験時間と不良率との関係を示すグラフである。 図213は、第17実施形態の実施例および比較例の半導体装置のPCT試験時間と不良率との関係を示すグラフである。 図214は、本発明の第18実施形態に係る半導体装置の模式的な断面図である。 図215は、パッドと銅ワイヤとの接合部分(図214に示す破線で囲まれる部分)の模式的な断面図である。 図216は、樹脂パッケージがイオン捕獲成分が添加されていない材料からなる試料におけるファーストボール部の周縁部とアルミパッドとの接合部分(接合界面付近)のTEM画像である。 図217は、図216のTEM画像中に示す箇所D0における構成元素の分析結果を示す図である。 図218は、図216のTEM画像中に示す箇所D1における構成元素の分析結果を示す図である。 図219は、図216のTEM画像中に示す箇所D2における構成元素の分析結果を示す図である。 図220は、図216のTEM画像中に示す箇所D3における構成元素の分析結果を示す図である。 図221は、樹脂パッケージがイオン捕獲成分の添加されていない材料からなる試料におけるファーストボール部の中央部とアルミパッドとの接合部分(接合界面付近)のTEM画像である。 図222は、図221のTEM画像中に示す箇所C0における構成元素の分析結果を示す図である。 図223は、図221のTEM画像中に示す箇所C1における構成元素の分析結果を示す図である。 図224は、図221のTEM画像中に示す箇所C2における構成元素の分析結果を示す図である。 図225は、図221のTEM画像中に示す箇所C3における構成元素の分析結果を示す図である。 図226は、図221のTEM画像中に示す箇所C4における構成元素の分析結果を示す図である。 図227Aは、樹脂パッケージがイオン捕獲成分が添加されていない材料からなる試料における銅ワイヤとアルミパッドとの接合部分を図解的に示す断面図(その1)である。 図227Bは、樹脂パッケージがイオン捕獲成分が添加されていない材料からなる試料における銅ワイヤとアルミパッドとの接合部分を図解的に示す断面図(その2)である。 図227Cは、樹脂パッケージがイオン捕獲成分が添加されていない材料からなる試料における銅ワイヤとアルミパッドとの接合部分を図解的に示す断面図(その3)である。 図228は、図214の半導体装置の変形例を示す図である。 図229は、第18実施形態の実施例に係る半導体装置および比較例に係る半導体装置の超加速寿命試験の結果を示す表である。 図230は、第18実施形態の実施例に係る半導体装置および比較例に係る半導体装置の飽和蒸気加圧試験の結果を示す表である。 図231は、第19実施形態に係る半導体装置の模式底面図である。 図232は、第19実施形態に係る半導体装置の模式断面図である。 図233は、図232の破線円で囲まれる部分の拡大図である。 図234は、パッド接合部の体積を求めるための概念図である。 図235は、図233に示す電極パッドの平面図である。 図236Aは、図232の半導体装置の製造方法を説明するための模式的な断面図である。 図236Bは、図236Aの次の工程を示す模式的な断面図である。 図236Cは、図236Bの次の工程を示す模式的な断面図である。 図236Dは、図236Cの次の工程を示す模式的な断面図である。 図237は、パッドに対するFABの接合時にFABに加えられる荷重および超音波振動子に印加される駆動電流の時間変化を示すグラフである。 図238は、スタンダードタイプキャピラリの模式的な断面図である。 図239は、ボトルネックタイプキャピラリの模式的な断面図である。 図240は、第20実施形態に係る半導体装置の模式底面図である。 図241は、第20実施形態に係る半導体装置の模式断面図である。 図242は、図241の破線円Aで囲まれる部分の要部拡大図である。 図243は、図241の破線円Bで囲まれる部分の要部拡大図である。 図244は、パッド接合部の体積を求めるための概念図である。 図245は、図244に示す電極パッドの平面図である。 図246Aは、図241の半導体装置の製造方法を説明するための模式的な断面図である。 図246Bは、図246Aの次の工程を示す模式的な断面図である。 図246Cは、図246Bの次の工程を示す模式的な断面図である。 図246Dは、図246Cの次の工程を示す模式的な断面図である。 図246Eは、図246Dの次の工程を示す模式的な断面図である。 図246Fは、図246Eの次の工程を示す模式的な断面図である。 図246Gは、図246Fの次の工程を示す模式的な断面図である。 図246Hは、図246Gの次の工程を示す模式的な断面図である。 図247は、パッドに対するFABの接合時にFABに加えられる荷重および超音波振動子に印加される駆動電流の時間変化を示すグラフである。 図248は、スタンダードタイプキャピラリの模式的な断面図である。 図249は、ボトルネックタイプキャピラリの模式的な断面図である。
 以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
<第1実施形態 図1~図9>
 図1は、本発明の第1実施形態に係る半導体装置の模式底面図である。図2は、本発明の第1実施形態に係る半導体装置の模式断面図である。図3Aは、図2の破線円Aで囲まれる部分の要部拡大図である。図3Bは、図2の破線円Bで囲まれる部分の要部拡大図である。
 半導体装置1Aは、QFN(Quad Flat Non-leaded)が適用された半導体装置である。半導体装置1Aは、半導体チップ2Aと、半導体チップ2Aを支持するダイパッド3Aと、半導体チップ2Aの周囲に配置された複数の電極リード4Aと、半導体チップ2Aと電極リード4Aとを電気的に接続するボンディングワイヤ5Aと、これらを封止する樹脂パッケージ6Aとを備えている。
 半導体チップ2Aは、平面視四角状であり、たとえば、複数の配線層が層間絶縁膜を介して積層されてなる多層配線構造を有している。また、半導体チップ2Aの厚さは、たとえば、220~240μm(好ましくは、230μm程度)である。半導体チップ2Aの表面21A(厚さ方向一方面)は、図3Aに示すように、表面保護膜7Aで覆われている。
 表面保護膜7Aには、多層配線構造における最上の配線層を露出させるためのパッド開口8Aが複数形成されている。
 パッド開口8Aは、平面視四角状であり、半導体チップ2Aの各縁に同数ずつ設けられている。各パッド開口8Aは、半導体チップ2Aの各辺に沿って等間隔に配置されている。そして、配線層の一部が、半導体チップ2Aの電極パッド9Aとして、各パッド開口8Aから露出されている。
 電極パッド9Aとして露出する最上の配線層は、Al(アルミニウム)を含む金属材料からなり、具体的には、Alを主成分とする金属材料(たとえば、Al-Cu合金など)からなる。
 一方、半導体チップ2Aの裏面22A(厚さ方向他方面)には、たとえば、Au、Ni、Agなどを含む裏面メタル10Aが形成されている。
 ダイパッド3Aは、たとえば、金属薄板(たとえば、Cu、42アロイ(Fe-42%Niを含む合金)からなり、平面視で半導体チップ2Aよりも大きい四角状(たとえば、平面視で2.7mm角程度)である。また、ダイパッド3Aの厚さは、たとえば、190~210μm(好ましくは、200μm程度)である。ダイパッド3Aの表面31A(厚さ方向一方面)には、Agなどを含むパッドめっき層11Aが形成されている。
 そして、半導体チップ2Aおよびダイパッド3Aは、半導体チップ2Aの裏面22Aおよびダイパッド3Aの表面31Aが接合面として互いに対向した状態で、裏面22Aと表面31Aとの間に接合材12Aを介在させることによって、互いに接合されている。これにより、半導体チップ2Aは、表面21Aを上方に向けた姿勢でダイパッド3Aに支持されている。
 接合材12Aは、たとえば、半田ペーストなどの導電性ペーストからなる。なお、接合材12Aとして、たとえば、銀ペースト、アルミナペーストなどの絶縁性ペーストを適用でき、その場合には、裏面メタル10Aおよび/またはパッドめっき層11Aは省略されてもよい。また、半導体チップ2Aとダイパッド3Aとが接合された状態において、接合材12Aの厚さは、たとえば、10~20μmである。
 ダイパッド3Aの裏面32A(厚さ方向他方面)は、樹脂パッケージ6Aから露出されている。露出した他方面には、たとえば、錫(Sn)、錫-銀合金(Sn-Ag)などの金属材料からなる半田めっき層13Aが形成されている。
 電極リード4Aは、たとえば、ダイパッド3Aと同じ金属薄板(たとえば、Cu、42アロイ(Fe-42%Niなどを含む)からなる。電極リード4Aは、ダイパッド3Aの各側面と直交する各方向における両側に、それぞれ同数ずつ設けられることにより、半導体チップ2Aの周囲に配置されている。ダイパッド3Aの各側面に対向する電極リード4Aは、その対向する側面と平行な方向に等間隔に配置されている。各電極リード4Aのダイパッド3Aとの対向方向における長さは、たとえば、450~500μm(好ましくは、500μm程度)である。電極リード4Aの表面41A(厚さ方向一方面)には、Agなどを含むリードめっき層14Aが形成されている。
 一方、電極リード4Aの裏面42A(厚さ方向他方面)は、樹脂パッケージ6Aから露出されている。露出した裏面42Aには、たとえば、錫(Sn)、錫-銀合金(Sn-Ag)などの金属材料からなる半田めっき層15Aが形成されている。
 ボンディングワイヤ5Aは、銅(たとえば、純度99.9999%(6N)以上、純度99.99%(4N)以上といった高純度銅などであり、微量の不純物を含む場合はある。)からなる。ボンディングワイヤ5Aは、線状に延びる円柱状の本体部51Aと、本体部51Aの両端に形成され、電極パッド9Aおよび電極リード4Aにそれぞれ接合されたパッド接合部52Aおよびリード接合部53Aとを有している。
 本体部51Aは、電極パッド9A側の一端から半導体チップ2Aの外側に上方へ膨らむ放物線状に湾曲し、他端において電極リード4Aの表面41Aへ向かって鋭角に入射している。本体部51Aの最頂部における下端と半導体チップ2Aの表面21Aとの間隔lは、たとえば、150~170μm(好ましくは、160μm程度)である。
 パッド接合部52Aは、平面視で電極パッド9Aよりも小さい。パッド接合部52Aは、厚さ方向他方側が電極パッド9Aの表層部に均等に入り込む円板状のベース部54Aと、ベース部54Aの一方側から突出し、その先端が本体部51Aの一端に繋がる釣鐘状の突出部55Aとを一体的に有する断面視凸状である。
 リード接合部53Aは、本体部51Aに近い一端側が相対的に厚く、本体部51Aに遠い他端側に至るに従って相対的に薄くなる断面視くさび状である。
 そして、この半導体装置1Aでは、半導体チップ2Aの表面21Aおよび側面28A全体、ダイパッド3Aの表面31Aおよび側面全体、電極リード4Aの表面41Aおよび樹脂パッケージ6A内の側面全体、ならびにボンディングワイヤ5A全体が一体的な水分不透過絶縁膜16Aで被覆されている。
 水分不透過絶縁膜16Aは、水分の透過を防止可能な絶縁材料からなり、たとえば、層間絶縁膜材料として用いられる酸化シリコン、表面保護膜7Aの材料として用いられる窒化シリコンなどからなる。また、水分不透過絶縁膜16Aは、表面保護膜7Aよりも薄く、たとえば、0.5~3μm厚である。
 そして、図3Aに示すように、ボンディングワイヤ5Aのパッド接合部52A付近では、水分不透過絶縁膜16Aは、平面視でパッド接合部52Aの外側にはみ出る電極パッド9A全域およびパッド接合部52Aの表面全域を、表面保護膜7Aの表面とともに一体的に被覆している。これにより、電極パッド9Aとパッド接合部52Aとの接合界面(パッド接合界面17A)の周縁および電極パッド9Aと表面保護膜7Aとの接合界面(保護膜積層界面18A)の周縁が、全く露出することなく水分不透過絶縁膜16Aで被覆されることとなる。
 一方、図3Bに示すように、ボンディングワイヤ5Aのリード接合部53A付近では、水分不透過絶縁膜16Aは、電極リード4Aの表面41A(リードめっき層14A)全域およびリード接合部53Aの表面全域を一体的に被覆している。これにより、電極リード4Aとリード接合部53Aとの接合界面(リード接合界面19A)の周縁が、全く露出することなく水分不透過絶縁膜16Aで被覆されることとなる。
 樹脂パッケージ6Aとしては、エポキシ樹脂など公知の材料を適用することができる。樹脂パッケージ6Aは、半導体装置1Aの外形をなし、略直方体状に形成されている。樹脂パッケージ6Aの大きさは、その平面サイズが、たとえば、4mm角程度であり、その厚さが、たとえば、0.85mm程度である。
 そして、半導体装置1Aでは、半導体チップ2Aの表面21Aと樹脂パッケージ6Aの表面(上面)61Aとの間隔L1が、半導体チップ2Aの側面28Aと樹脂パッケージ6Aの側面63Aとの最短距離Wよりも小さい。具体的には、間隔L1が、たとえば、375~425μm、好ましくは、400μm程度であり、最短距離Wが、たとえば、800~1000μm、好ましくは、900μm程度である。
 また、間隔L1は、半導体チップ2Aの表面21Aと樹脂パッケージ6Aの裏面62A(ダイパッド3Aの裏面32A)との距離L2(たとえば、425~475μm、好ましくは、450μm程度)以下である。
 半導体装置1Aは、上記のように、間隔L1が比較的小さくなるような大きさに設計されることにより、薄型のQFNパッケージとして形成されている。
 図4A~図4Eは、図2の半導体装置の製造方法を工程順に説明するための模式断面図である。
 上記した半導体装置1Aを製造するには、たとえば、まず、ダイパッド3Aおよび電極リード4Aとを一体的に有するユニットを複数備えるリードフレーム20Aが用意される。なお、図4A~図4Eでは、リードフレーム20Aの全体図は省略し、半導体チップ2Aを1つ搭載するのに必要な1ユニット分のダイパッド3Aおよび電極リード4Aのみを示す。
 次いで、めっき法により、リードフレーム20Aの表面にAgなどの金属めっきが施される。これにより、パッドめっき層11Aおよびリードめっき層14Aが同時に形成される。
 次いで、図4Aに示すように、接合材12Aを介して、リードフレーム20A上の全てのダイパッド3Aに、半導体チップ2Aがダイボンディングされる。続いて、ワイヤボンダ(図示せず)のキャピラリ23Aで保持されたボンディングワイヤ5Aの先端部(一端部)に電流が印加されることにより、先端部にFAB(Free Air Ball)が形成される。そして、キャピラリ23Aが電極パッド9Aの直上に移動した後、降下し、FABが電極パッド9Aに接触する。その際、キャピラリ23AからFABに荷重(図4Aの白抜き矢印)および超音波(図4Aのジグザグ線)が印加されることにより、キャピラリ23Aのチャンファ24Aの形状に応じてFABが変形する。こうして、ボンディングワイヤ5Aの一端部がパッド接合部52Aとして電極パッド9Aに接合されて、1st接合が形成される。
 1st接合後、キャピラリ23Aが一定の高さまで上昇し、電極リード4Aの直上に移動する。そして、図4Bに示すように、キャピラリ23Aが再び降下して、ボンディングワイヤ5Aが電極リード4Aに接触する。その際、キャピラリ23Aからボンディングワイヤ5Aに荷重(図4Bの白抜き矢印)および超音波(図4Bのジグザグ線)が印加されることにより、キャピラリ23Aのフェイス25Aの形状に応じてボンディングワイヤ5Aが変形し、電極リード4Aに接合される(ステッチボンド26Aおよびテイルボンド27Aの形成)。
 続いて、キャピラリ23Aが上昇し、キャピラリ23Aの先端から一定長のテイルが確保された状態で、ボンディングワイヤ5Aがテイルボンド27Aの位置から引きちぎられる。これにより、ステッチボンド26Aされていたボンディングワイヤ5Aの他端が、電極リード4A上にリード接合部53Aとして残存して、2nd接合が形成される。
 その後は、図4Cに示すように、図4Bと同様の工程が行なわれて、全ての半導体チップ2Aの各電極パッド9Aと、各電極パッド9Aに対応する電極リード4Aとが、ボンディングワイヤ5Aによって接続される。
 全てのワイヤボンディング終了後、図4Dに示すように、CVD法により、たとえば、350~450℃の温度条件下、半導体チップ2A、ボンディングワイヤ5Aおよび電極リード4Aを含む、半導体装置1Aの半製品に対して絶縁材料(酸化シリコン、窒化シリコンなど)が堆積される。これにより、半導体チップ2Aの表面21Aおよび側面28A全体、ダイパッド3Aの表面31Aおよび側面全体、電極リード4Aの表面41Aおよび側面全体、ならびにボンディングワイヤ5A全体を一体的に被覆する水分不透過絶縁膜16Aが形成される。
 なお、CVD法としては、特に制限されず、たとえば、熱CVD法、プラズマCVD法など、公知のCVD法を適用することができる。
 次いで、図4Eに示すように、リードフレーム20Aが成形金型にセットされ、全ての半導体チップ2Aがリードフレーム20Aとともに、樹脂パッケージ6Aにより一括して封止される。そして、樹脂パッケージ6Aから露出するダイパッド3Aの裏面32Aおよび電極リード4Aの裏面42Aに半田めっき層13A,15Aが形成される。最後に、ダイシングソーを用いて、リードフレーム20Aが樹脂パッケージ6Aとともに各半導体装置1Aのサイズに切断されることにより、図1および図2に示す半導体装置1Aの個片が得られる。
 以上のように、この半導体装置1Aによれば、半導体チップ2Aの表面21A全体、ダイパッド3Aの表面31A全体、電極リード4Aの表面41A全体およびボンディングワイヤ5A全体が一体的な水分不透過絶縁膜16Aで被覆されている。
 これにより、電極パッド9Aとパッド接合部52Aとの接合界面(パッド接合界面17A)の周縁および電極パッド9Aと表面保護膜7Aとの接合界面(保護膜積層界面18A)の周縁が、全く露出することなく水分不透過絶縁膜16Aで被覆されることとなる。
 そのため、樹脂パッケージ6A内部に水分が浸入しても、その水分を水分不透過絶縁膜16Aにより塞き止めることができるので、パッド接合界面17Aと水分との接触を抑制することができる。その結果、電極パッド9Aの腐食の進行を抑制することができるので、パッド-ワイヤ間での電気的オープン(1st接合での電気的オープン)を抑制することができる。よって、半導体装置1Aの接続信頼性を向上させることができる。
 とくに、半導体装置1Aのような薄型パッケージでは、半導体チップ2A上のパッド接合部52Aが、樹脂パッケージ6Aの表面61Aからパッケージ内部に浸入する水分に晒されやすい。しかし、そのような薄型パッケージの半導体装置1Aにおいても、水分不透過絶縁膜16Aにより、半導体装置1Aの接続信頼性を効果的に向上させることができる。
 具体的には、1st接合での電気的オープンは、以下のプロセスで発生すると考えられる。
 たとえば、PCTやHASTなどの耐湿評価試験の実施中に、樹脂パッケージ6Aと、ダイパッド3Aおよび電極リード4Aとの隙間などから、水分(水蒸気)が樹脂パッケージ6A内部へ浸入する場合がある。
 一方、パッド接合界面17Aにおいては、電極パッド9Aの材料に含まれるAlのイオン化傾向と、ボンディングワイヤ5AのCuのイオン化傾向との差に起因して、イオン化傾向の大きいAlを含む電極パッド9Aが陽極(アノード)、イオン化傾向の小さいCuを含むボンディングワイヤ5Aが陰極(カソード)とされるボルタ電池が形成される。
 そして、パッド接合界面17Aに水分が接触すると、電極パッド9Aとボンディングワイヤ5Aとの間に微弱な電流が流れ、電極パッド9AのAlがイオン化し、ボンディングワイヤ5AのCuに電子を供給する反応が促進されるため、電極パッド9Aの腐食が促進される。
 これに対し、この半導体装置1Aでは、上記したように、樹脂パッケージ6A内部に水分が浸入しても、その浸入水分とパッド接合界面17Aと接触を確実に抑制することができるので、電極パッド9Aの腐食の進行を抑制することができる。
 また、この半導体装置1Aでは、電極リード4Aとリード接合部53Aとの接合界面(リード接合界面19A)の周縁が、全く露出することなく水分不透過絶縁膜16Aで被覆されることとなる。そのため、樹脂パッケージ6A内部に水分が浸入しても、その水分を水分不透過絶縁膜16Aにより塞き止めることができるので、リード接合界面19Aと水分との接触を抑制することができる。その結果、リード-ワイヤ間における接続信頼性を保持することができる。
 また、水分の透過を防止する膜が絶縁膜であるため、半導体チップ2Aの表面21Aに電極パッド9Aを除く金属部分が露出していても、当該金属部分がチップ表面21A全体を覆う水分不透過絶縁膜16Aによって被覆される。そのため、当該金属部分と樹脂パッケージ6A内部の浸入水分との接触を抑制することができる。その結果、当該金属部分の腐食を抑制することができる。また、当該金属部分、電極パッド9Aおよびボンディングワイヤ5Aなどの金属部材相互の電気的絶縁性を確保することができる。
 さらに、水分不透過絶縁膜16Aの形成に際して、従来から実績のある薄膜形成技術の一つであるCVD法が利用される。そのため、水分不透過絶縁膜16Aを簡単に形成することができる。
 また、CVD法は段差被覆性に優れるため、電極パッド9Aとパッド接合部52Aとの接合形態が複雑であっても、製膜条件を適当に制御することによって、水分不透過絶縁膜16Aを均一に形成することができる。
 また、水分不透過絶縁膜16Aが熱CVD法で形成される場合には、熱CVD法の低指向性により、図3Bに示すような、平面視ではボンディングワイヤ5Aと電極リード4Aとが重なって隠れるボンディングワイヤ5Aの裏面側にも、水分不透過絶縁膜16Aを周り込ませることができる。その結果、ボンディングワイヤ5A全体をより簡単に被覆することができる。
 また、製膜条件を制御して、水分不透過絶縁膜16Aの厚さを簡単に大きくすることができる。水分不透過絶縁膜16Aの厚さを大きくすることによって、電極パッド9Aおよびパッド接合部52Aに伝わる衝撃を緩和することができる。その結果、電極パッド9Aおよびパッド接合部52Aにおけるクラックの発生を抑制することができる。
 図5は、図2に示す半導体装置の変形例に係る半導体装置の模式断面図である。図6Aは、図5の破線円Aで囲まれる部分の要部拡大図である。図6Bは、図5の破線円Bで囲まれる部分の要部拡大図である。図5および図6A,Bにおいて、図1~図3A,Bに示す各部に対応する部分には、それらの各部と同一の参照符号を付している。また、以下では、同一の参照符号を付した部分についての詳細な説明を省略する。
 この半導体装置50Aでは、電極パッド9A全体、ダイパッド3Aの側面全体、電極リード4Aの樹脂パッケージ6A内の側面全体およびボンディングワイヤ5A全体が一体的な水分不透過金属膜43Aで被覆されている。
 水分不透過金属膜43Aは、水分の透過を防止可能な金属材料からなり、たとえば、ニッケル、パラジウムなどからなり、好ましくは、ニッケルからなる。また、水分不透過金属膜43Aは、表面保護膜7Aよりも薄く、たとえば、0.5~3μm厚である。
 そして、図6Aに示すように、ボンディングワイヤ5Aのパッド接合部52A付近では、水分不透過金属膜43Aは、表面保護膜7Aの表面を覆っておらず、平面視でパッド接合部52Aの外側にはみ出る電極パッド9A全域およびパッド接合部52Aの表面全域を一体的に被覆している。これにより、電極パッド9Aとパッド接合部52Aとの接合界面(パッド接合界面17A)の周縁が、全く露出することなく水分不透過金属膜43Aで被覆されることとなる。
 一方、図6Bに示すように、ボンディングワイヤ5Aのリード接合部53A付近では、水分不透過金属膜43Aは、電極リード4Aの表面41A(リードめっき層)全域およびリード接合部53Aの表面全域を一体的に被覆している。これにより、電極リード4Aとリード接合部53Aとの接合界面(リード接合界面19A)の周縁が、全く露出することなく水分不透過金属膜43Aで被覆されることとなる。
 その他の構成は、前述の第1の実施形態の場合と同様である。
 図7A~図7Eは、図5の半導体装置の製造方法を工程順に説明するための模式断面図である。
 まず、図7A~図7Cに示すように、図4A~図4Cと同様の工程が行なわれて、リードフレーム20A上の全てのダイパッド3A上に半導体チップ2Aがダイボンディングされ、それら全ての半導体チップ2Aの各電極パッド9Aと、各電極パッド9Aに対応する電極リード4Aとが、ボンディングワイヤ5Aによって接続される。
 全てのワイヤボンディング終了後、図7Dに示すように、無電解めっき法により、電極パッド9A、ボンディングワイヤ5Aおよび電極リード4Aを含む、半導体装置50Aの半製品において露出する金属部分に対して、金属材料(ニッケル、パラジウムなど)のめっきが施される。これにより、少なくとも電極パッド9A全体、ダイパッド3Aの側面全体、電極リード4Aの樹脂パッケージ6A内の側面全体およびボンディングワイヤ5A全体といった、CuやAlからなる部分を一体的に被覆する水分不透過金属膜43Aが形成される。
 その後は、図7Eに示すように、図4Eと同様の工程が行われる。すなわち、リードフレーム20A上の全ての半導体チップ2Aが、樹脂パッケージ6Aにより一括して封止され、リードフレーム20Aが樹脂パッケージ6Aとともに切断される。これにより、図5に示す半導体装置50Aの個片が得られる。
 以上のように、この半導体装置50Aによれば、電極パッド9A全体、ダイパッド3Aの側面全体、電極リード4Aの樹脂パッケージ6A内の側面全体およびボンディングワイヤ5A全体が一体的な水分不透過金属膜43Aで被覆されている。
 これにより、電極パッド9Aとパッド接合部52Aとの接合界面(パッド接合界面17A)の周縁が、全く露出することなく水分不透過金属膜43Aで被覆されることとなる。
 そのため、樹脂パッケージ6A内部に水分が浸入しても、その水分を水分不透過金属膜43Aにより塞き止めることができるので、パッド接合界面17Aと水分との接触を抑制することができる。その結果、電極パッド9Aの腐食の進行を抑制することができるので、パッド-ワイヤ間での電気的オープン(1st接合での電気的オープン)を抑制することができる。よって、半導体装置50Aの接続信頼性を向上させることができる。
 また、この半導体装置50Aでは、電極リード4Aとリード接合部53Aとの接合界面(リード接合界面19A)の周縁が、全く露出することなく水分不透過金属膜43Aで被覆されることとなる。そのため、樹脂パッケージ6A内部に水分が浸入しても、その水分を水分不透過金属膜43Aにより塞き止めることができるので、リード接合界面19Aと水分との接触を抑制することができる。その結果、リード-ワイヤ間における接続信頼性を保持することができる。
 また、水分の透過を防止する膜が金属膜であるため、使用される材料の種類にもよるが、電極パッド9Aおよび/またはボンディングワイヤ5Aと、水分不透過金属膜43Aとの界面に合金を形成することができる。合金の形成により、水分不透過金属膜43Aの被膜性を高めることができる。とくに、ニッケル膜は化学的腐食に対する有効的な保護材料であり、また、低コストである。さらに、アルミニウムや銅と合金を作りやすい。したがって、ニッケル膜を用いれば、低コストで、被膜性に優れる水分不透過金属膜43Aを形成することができる。
 以上、本発明の第1実施形態について説明したが、この第1実施形態は、以下のように変更されていてもよい。
 たとえば、前述の実施形態では、QFNタイプの半導体装置を取り上げたが、本発明は、たとえば、図8に示すようなQFP(Quad Flat Package)タイプの半導体装置80A(図8において、71は、樹脂パッケージ6Aによって封止されたインナーリード72Aと、樹脂パッケージ6Aから露出したアウターリード73Aとを一体的に備える電極リード71Aである。)にも適用することができる。この場合、CVD法の実行に際して、アウターリード73Aの裏面74Aに絶縁材料が堆積するのを防止すべく、アウターリード73Aの裏面74Aにマスクを施すことが好ましい。その他、本発明は、SOP(Small Outline Package)などといった他の種類のパッケージタイプの半導体装置に適用することもできる。
 また、水分不透過絶縁膜16Aは、上記したCVD法の他、たとえば、スピン塗布法などといった他の薄膜形成技術を利用して形成することもできる。
 また、水分不透過絶縁膜16Aは、電極パッド9Aの表面全域およびパッド接合部52Aの表面全域のみを一体的に被覆していてもよい。そのような水分不透過絶縁膜16Aを形成するには、たとえば、全てのワイヤボンディング終了後、公知のポッティング技術などの方法により、パッド接合部52Aに絶縁材料を滴下すればよい。
 また、前述の実施形態では、水分不透過金属膜43Aが無電解めっき法により形成される場合を取り上げたが、水分不透過金属膜43Aは、電解めっき法により形成することもできる。たとえば、接合材12Aが導電性ペーストからなる場合において、水分不透過金属膜43Aを電解めっき法により形成すれば、図9に示す半導体装置90Aのように、接合材12Aの側面および電極リード4Aの表面41Aも水分不透過金属膜43Aで被覆されることとなる。
 これに対し、接合材12Aが絶縁性ペーストからなる場合では、水分不透過金属膜43Aは、電極リード4Aの表面41Aには形成されるものの、接合材12Aの側面には形成されない。
<第2実施形態 図10~図17>
 この第2実施形態による開示により、前述の「発明が解決しようとする課題」に記載した課題のほか、下記に示す第2の背景技術に対する第2の課題を解決することもできる。

(1)第2の背景技術
 半導体装置は、通常、半導体チップがボンディングワイヤとともに樹脂で封止(パッケージング)された状態で流通している。パッケージ内において、半導体チップの電極パッドと、樹脂パッケージから一部が露出する電極リードとが、ボンディングワイヤにより電気的に接続されている。したがって、実装基板の配線に対して電極リードを外部端子として接続することにより、半導体チップと実装基板との電気的な接続が達成される。
 ボンディングワイヤは、たとえば、図16に示すキャピラリ91Bを備えるワイヤボンダ(図示せず)を用いて、電極パッドおよび電極リードのそれぞれに接続される。 キャピラリ91Bは、ボンディングワイヤ90Bが挿通されるストレート孔94Bが中心に形成された略円筒状であり、ワイヤボンディング時には、ストレート孔94Bの先端からボンディングワイヤ90Bが送り出される。
 キャピラリ91Bの先端部には、ストレート孔94Bの長手方向に対して略垂直な平面視円環状のフェイス部93Bと、フェイス部93Bからストレート孔94Bの長手方向に窪むチャンファ部95Bとが形成されている。チャンファ部95Bの側面97Bは、円錐面状に形成され、その断面形状がフェイス部93Bの内周円からストレート孔94Bの周面に至る直線状に延びている。
 そして、ボンディングワイヤと電極パッドとの接合である1st接合を形成するには、たとえば、まず、キャピラリ91Bで保持されたボンディングワイヤ90Bの先端部に電流が印加され、それにより生じた火花の熱でワイヤ材料が溶かされる。溶けたワイヤ材料は、表面張力によりFAB(Free Air Ball)となる。
 次いで、キャピラリ91Bが電極パッド92Bの直上に移動した後、降下し、FABが電極パッド92Bに接触する。その際、キャピラリ91BによりFABに荷重が印加されつつ、Y7方向(以下、超音波印加方向Y7)に沿ってFABに超音波が印加される。
 これにより、FABの一部がフェイス部93Bの下に広がり、他の一部がストレート孔94B内に押し込まれるとともに、残りの部分がチャンファ部95B内に残存する。こうして、キャピラリ91Bの先端形状に応じて断面視凸状の1st接合部96Bが成形される。
(2)第2の課題
 ところが、図16に示すキャピラリ91Bのように、チャンファ部95Bの側面97Bの断面形状が直線状に延びている場合、チャンファ部95Bの側面97Bと、ストレート孔94Bの周面およびフェイス部93Bの端面との間に角が形成される。そのため、ボンディングワイヤ90Bの接合時、超音波印加方向Y7に沿う方向の応力が、1st接合部96Bにおけるチャンファ部95B内の部分(具体的には、キャピラリ91Bのホール径Hおよびチャンファ径CDの平面投影線間の部分)の特定箇所に集中する場合がある。
 そのため、電極パッド92Bおよびその下方の層間絶縁膜98Bにおける、1st接合部96Bの応力集中箇所の直下の部分に応力が集中し、層間絶縁膜98Bがひび割れて損傷するおそれがある。具体的には、ボンディングワイヤ90Bが取り外された状態の層間絶縁膜98Bにおける、キャピラリ91Bのホール径Hおよびチャンファ径CDの平面投影線間の部分において、超音波印加方向Y7に沿って対向する損傷が発生する(図16の下側の図を参照)。
 すなわち、この第2実施形態に係る発明は、電極パッドとボンディングワイヤとの接続に際して、電極パッドにかかる応力を緩和することにより、電極パッド下方での損傷の発生を抑制することができる半導体装置およびその製造方法を提供することを、第2の目的としている。
(3)具体的な実施形態の開示
 図10は、本発明の第2実施形態に係る半導体装置の模式断面図である。図11は、樹脂パッケージを取り除いた図10の半導体装置の平面分解図である。図12Aは、図11の電極パッド付近の拡大図である。図12Bは、図12Aの切断線B-Bで切断したときの断面図である。図12Cは、図12Aの切断線C-Cで切断したときの断面図である。なお、図12Bおよび図12Cでは、ボンディングワイヤが外された状態の電極パッドの平面図を補足として示している。
 半導体装置1Bは、SON(Small Outline Non-leaded)が適用された半導体装置である。半導体装置1Bは、半導体チップ2Bと、半導体チップ2Bを支持するダイパッド3Bと、半導体チップ2Bの周囲に配置された複数の電極リード4Bと、半導体チップ2Bと電極リード4Bとを電気的に接続するボンディングワイヤ5Bと、これらを封止する樹脂パッケージ6Bとを備えている。
 半導体チップ2Bは、平面視四角状であり、たとえば、複数の配線層が層間絶縁膜を介して積層されてなる多層配線構造を有している。また、半導体チップ2Bの厚さは、たとえば、220~240μm(好ましくは、230μm程度)である。半導体チップ2Bの表面21B(厚さ方向一方面)は、図12に示すように、表面保護膜7Bで覆われている。
 表面保護膜7Bには、多層配線構造における最上の配線層を露出させるためのパッド開口8Bが複数形成されている。
 パッド開口8Bは、平面視四角状であり、半導体チップ2Bにおいて互いに対向する1対の縁部に同数ずつ設けられている。各パッド開口8Bは、当該縁部に沿って等間隔に配置されている。そして、配線層の一部が、半導体チップ2Bの電極パッド9Bとして、各パッド開口8Bから露出されている。
 電極パッド9Bとして露出する最上の配線層は、たとえば、Al(アルミニウム)を含む金属材料からなり、具体的には、Alを主成分とする金属材料(たとえば、Al-Cu合金など)からなる。
 電極パッド9Bの下方には、最上の配線層と、最上の配線層よりも下方の配線層(下層配線層)とを絶縁するための層間絶縁膜23Bが形成されている。
 一方、半導体チップ2Bの裏面22B(厚さ方向他方面)には、たとえば、Au、Ni、Agなどを含む裏面メタル10Bが形成されている。
 ダイパッド3Bは、たとえば、金属薄板(たとえば、Cu、42アロイ(Fe-42%Niを含む合金)からなり、平面視で半導体チップ2Bよりも大きい四角状(たとえば、平面視で2.7mm角程度)である。また、ダイパッド3Bの厚さは、たとえば、190~210μm(好ましくは、200μm程度)である。ダイパッド3Bの表面31B(厚さ方向一方面)には、Agなどを含むパッドめっき層11Bが形成されている。
 そして、半導体チップ2Bおよびダイパッド3Bは、半導体チップ2Bの裏面22Bおよびダイパッド3Bの表面31Bが接合面として互いに対向した状態で、裏面22Bと表面31Bとの間に接合材12Bを介在させることによって、互いに接合されている。これにより、半導体チップ2Bは、表面21Bを上方に向けた姿勢でダイパッド3Bに支持されている。
 接合材12Bは、たとえば、半田ペーストなどの導電性ペーストからなる。なお、接合材12Bとして、たとえば、銀ペースト、アルミナペーストなどの絶縁性ペーストを適用でき、その場合には、裏面メタル10Bおよび/またはパッドめっき層11Bは省略されてもよい。また、半導体チップ2Bとダイパッド3Bとが接合された状態において、接合材12Bの厚さは、たとえば、10~20μmである。
 ダイパッド3Bの裏面32B(厚さ方向他方面)は、樹脂パッケージ6Bから露出されている。露出した他方面には、たとえば、錫(Sn)、錫-銀合金(Sn-Ag)などの金属材料からなる半田めっき層13Bが形成されている。
 電極リード4Bは、たとえば、ダイパッド3Bと同じ金属薄板(たとえば、Cu、42アロイ(Fe-42%Niなどを含む)からなる。電極リード4Bは、ダイパッド3Bの4つの側面のうち、電極パッド9Bが配置される側の2つの側面と直交する方向における両側に、それぞれ同数ずつ設けられることにより、半導体チップ2Bの周囲に配置されている。ダイパッド3Bの各側面に対向する電極リード4Bは、その対向する側面と平行な方向に等間隔に配置されている。各電極リード4Bのダイパッド3Bとの対向方向における長さは、たとえば、240~260μm(好ましくは、250μm程度)である。電極リード4Bの表面41B(厚さ方向一方面)には、Agなどを含むリードめっき層14Bが形成されている。
 一方、電極リード4Bの裏面42B(厚さ方向他方面)は、樹脂パッケージ6Bから露出されている。露出した裏面42Bには、たとえば、錫(Sn)、錫-銀合金(Sn-Ag)などの金属材料からなる半田めっき層15Bが形成されている。
 ボンディングワイヤ5Bは、たとえば、銅(たとえば、純度99.9999%(6N)以上、純度99.99%(4N)以上といった高純度銅などであり、微量の不純物を含む場合はある。)、金などからなる。ボンディングワイヤ5Bは、線状に延びる円柱状の本体部51Bと、本体部51Bの両端に形成され、電極パッド9Bおよび電極リード4Bにそれぞれ接合されたパッド接合部52Bおよびリード接合部53Bとを有している。
 本体部51Bは、電極パッド9B側の一端から半導体チップ2Bの外側に上方へ膨らむ放物線状に湾曲し、他端において電極リード4Bの表面41Bへ向かって鋭角に入射している。
 パッド接合部52Bは、平面視で電極パッド9Bよりも小さい。パッド接合部52Bは、厚さ方向他方側が電極パッド9Bの表面に接触する略円板状のベース部54Bと、ベース部の54の一方側に形成された中間部としてのメサ部55Bと、メサ部55Bの一方側から突出し、その先端が本体部51Bの一端に繋がる釣鐘状の突出部56Bとを一体的に有する凸状である。
 凸状のパッド接合部52Bの表面(ベース部54Bの上面57B、メサ部55Bの側面58Bおよび突出部56Bの側面59Bにより形成される面)は、角のない滑らかな形状に形成されている。
 具体的には、パッド接合部52Bの中間に配置されるメサ部55Bは、その一方側へ至るに従って小径となるように、全周にわたって均一な曲率でパッド接合部52Bの内方へ膨らむように湾曲する、電極パッド9Bに対して垂直に切断したときの断面形状が非直線状の側面58Bを有している。
 メサ部55Bの上側の突出部56Bは、メサ部55Bの円形な上端をメサ部55Bの側面58Bに対する変曲線として、その一方側へ至るに従って小径となるように、全周にわたって均一な曲率でパッド接合部52Bの外方へ膨らむように湾曲する側面59Bを有している。
 そして、メサ部55Bの下側のベース部54Bは、メサ部55Bの円形な下端に接する接線が全周にわたって集合した平面状の上面57Bを有している。
 したがって、これらの面57B~59Bが連続してなるパッド接合部52Bの表面は、角のない滑らかな形状に形成される。
 このような形状のパッド接合部52Bは、半導体装置1Bの製造過程において、たとえば、図12に破線で示すキャピラリ16Bを用いたワイヤボンディング法により形成することができる。
 半導体装置1Bの製造過程では、ダイパッド3Bおよび電極リード4Bとを一体的に有するユニットを複数備えるリードフレームが図11のX2方向(以下、フレーム搬送方向X2(図12において同じ))に搬送され、搬送されるリードフレームに対して、半導体チップ2Bの搭載、電極パッド9B-電極リード4B間のワイヤボンディングなどの処理が施されることによって、半導体装置1Bが製造される。
 そして、ワイヤボンディング工程では、キャピラリ16Bを備えるワイヤボンダ(図示せず)が使用される。
 キャピラリ16Bは、ボンディングワイヤ5Bが挿通されるストレート孔17Bが中心に形成された略円筒状であり、ワイヤボンディング時には、ストレート孔17Bの先端からボンディングワイヤ5Bが送り出される。
 キャピラリ16Bの先端部には、ストレート孔17Bの長手方向に対して略垂直であり、平面視でストレート孔17Bに同心な円環状のフェイス部18Bと、フェイス部18Bからストレート孔17Bの長手方向に窪むチャンファ部19Bとが形成されている。
 チャンファ部19Bの側面20Bは、フェイス部18Bの内周円からストレート孔17Bの周面に至るまで、全周にわたって均一な曲率でストレート孔17Bの内方へ膨らむ、断面視非直線状の湾曲線に形成されている。
 そして、このキャピラリ16Bを用いてパッド接合部52Bを形成するには、たとえば、まず、キャピラリ16Bで保持されたボンディングワイヤ5Bの先端部(一端部)に電流が印加されることにより、先端部にFAB(Free Air Ball)が形成される。
 次いで、キャピラリ16Bが電極パッド9Bの直上に移動した後、電極パッド9Bとフェイス部18Bとの平行を維持しながら降下し、FABが電極パッド9Bに接触する。その際、キャピラリ16BからFABに荷重が印加されつつ、フレーム搬送方向X2に直交するY2方向(以下、超音波印加方向Y2(図12において同じ))に沿って超音波が印加されることにより、FABの一部がフェイス部18Bの下方に広がってベース部54Bが形成されるとともに、他の一部がストレート孔17B内に押し込まれて突出部56Bが形成される。そして、チャンファ部19B内に残存した残りの部分によりメサ部55Bが形成される。こうして、ボンディングワイヤ5Bの一端部がパッド接合部52Bとして電極パッド9Bに接合されて、1st接合が形成される。
 そして、キャピラリ16Bを用いて形成されるパッド接合部52Bでは、メサ部55Bがチャンファ部19Bの側面20Bの形状に応じて成形されるため、メサ部55Bの側面58Bは、超音波印加方向Y2に沿って切断したときの断面形状が、電極パッド9Bの垂線を対称軸とする線対称な双曲線(湾曲線)となるように形成される。
 リード接合部53Bは、本体部51Bに近い一端側が相対的に厚く、本体部51Bに遠い他端側に至るに従って相対的に薄くなる断面視くさび状である。
 そして、この半導体装置1Bでは、前述の第1実施形態と同様に、半導体チップ2Bの表面21Bおよび側面28B全体、ダイパッド3Bの表面31Bおよび側面全体、電極リード4Bの表面41Bおよび樹脂パッケージ6B内の側面全体、ならびにボンディングワイヤ5B全体が一体的な水分不透過絶縁膜24Bで被覆されている。
 樹脂パッケージ6Bとしては、エポキシ樹脂など公知の材料を適用することができる。樹脂パッケージ6Bは、半導体装置1Bの外形をなし、略直方体状に形成されている。樹脂パッケージ6Bの大きさは、その平面サイズが、たとえば、4mm角程度であり、その厚さが、たとえば、0.60~0.70mm、好ましくは、0.65mm程度である。
 以上のように、この半導体装置1Bによれば、ボンディングワイヤ5Bのパッド接合部52Bは、ストレート孔17Bの内方へ膨らむ側面20B(湾曲面)を有するチャンファ部19Bを有するキャピラリ16Bを用いて形成される。これにより、パッド接合部52Bのメサ部55Bの側面58Bは、超音波印加方向Y2に沿って切断したときの断面形状が、電極パッド9Bの垂線を対称軸とする線対称な双曲線(湾曲線)となるように形成される。
 たとえば、パッド接合部52Bにおける、キャピラリ16Bのチャンファ部19Bの形状に応じて成形される部分の側面が、図12に破線aで示される平面や破線bで示されるパッド接合部52Bの外方へ膨らむ湾曲面であると、メサ部55Bの特定箇所に応力が集中する場合がある。
 これに対し、上記したような、パッド接合部52Bの内方へ膨らむ側面58Bのような湾曲面であれば、パッド接合部52Bの形成時、パッド接合部52Bのメサ部55Bにかかる応力を、メサ部55Bの特定箇所に集中させることなく、メサ部55Bの側面58B全体に分散させることができる。その結果、電極パッド9Bにかかる応力を緩和することができるので、電極パッド9B下方の層間絶縁膜23Bにおける損傷の発生を抑制することができる。すなわち、図12Bおよび図12Cに示すように、半導体装置1Bでは、ボンディングワイヤ5Bが外された状態の層間絶縁膜23Bにおいて、目立った損傷が生じていない。
 また、メサ部55Bの側面58Bが、その全周にわたって均一な曲率で湾曲する湾曲面として形成されているので、メサ部55Bにかかる応力を、メサ部55Bの側面58B全体に効率よく分散させることができる。そのため、電極パッド9Bにかかる応力を一層緩和することができる。
 そして、ボンディングワイヤ5Bが銅からなる場合について考えると、銅は金よりも硬くて変形し難いので、パッド接合部52Bの形成にあたっては、荷重および超音波を、金ワイヤの場合よりも大きくする必要がある。
 そのため、パッド接合部52Bのメサ部55Bにかかる応力が、金ワイヤを用いた場合よりも大きくなり、その大きな応力が電極パッド9Bにかかると、層間絶縁膜23Bが損傷するだけでなく、半導体チップ2Bにクラックが入るなど、大きな損傷が発生するおそれがある。
 しかし、上記のようなメサ部55Bの側面58Bの形状であれば、大きな応力がかかっても、その応力を効果的に緩和することができる。そのため、層間絶縁膜23Bの損傷および半導体チップ2Bでのクラックの発生を抑制することができる。
 以上、本発明の第2実施形態について説明したが、この第2実施形態は、以下のように変更されていてもよい。
 たとえば、前述の実施形態では、チャンファ部19Bの側面20Bは、その断面形状が、全周にわたって非直線状の湾曲線であったが、図13A~図13Cに示すように、一部が湾曲線状であり、残りが直線状であってもよい。その場合、1st接合における超音波は、側面20Bにおける湾曲線状の部分に交差するY4方向(以下、超音波印加方向Y4)に沿って印加すればよい。これにより、超音波印加方向Y4に沿って切断したときの断面形状が湾曲線状の側面(湾曲面)43と、超音波印加方向Y4に交差する方向(たとえば、フレーム搬送方向X4)で切断したときの断面形状が直線状の側面(平面)44とが、メサ部55Bに形成されることとなる。
 また、メサ部55Bにおける断面視非直線状の側面は、湾曲線状である必要はなく、たとえば、図14に示すように、断面形状が曲線波形(たとえば、円弧波形、正弦波形など)での側面45Bであってもよいし、図15に示すように、断面形状が直線波形(たとえば、三角波形など)の側面46Bであってもよい。これら側面45Bおよび側面46Bは、これらの形状に応じた側面20Bが形成されたチャンファ部19Bを備えるキャピラリ16Bにより形成することができる。なお、図14および図15において、Y5およびY6は、超音波印加方向Y5およびY6をそれぞれ示し、X5およびX6は、フレーム搬送方向X5およびX6をそれぞれ示している。
 また、前述の実施形態では、ボンディングワイヤ5Bが水分不透過絶縁膜24Bで被覆されている態様を例示したが、前述の第2の課題を解決するための第2の目的を少なくとも達成するのであれば、図17に示すように、水分不透過絶縁膜24Bが設けられていなくてもよい。
 また、前述の実施形態では、SONタイプの半導体装置を取り上げたが、本発明は、QFN(Quad Flat Non-leaded)、QFP(Quad Flat Package)、SOP(Small Outline Package)などといった他の種類のパッケージタイプの半導体装置に適用することもでき
る。
<第3実施形態 図18~図26>
 この第3実施形態による開示により、前述の「発明が解決しようとする課題」に記載した課題のほか、下記に示す第3の背景技術に対する第3の課題を解決することもできる。

(1)第3の背景技術 半導体装置は、通常、半導体チップがボンディングワイヤとともに樹脂で封止(パッケージング)された状態で流通している。パッケージ内において、半導体チップの電極パッドと、樹脂パッケージから一部が露出する電極リードとが、ボンディングワイヤにより電気的に接続されている。したがって、実装基板の配線に対して電極リードを外部端子として接続することにより、半導体チップと実装基板との電気的な接続が達成される。
 電極パッドと電極リードとを結ぶボンディングワイヤとして、従来は主に金ワイヤが用いられているが、高価な金の使用を減らすべく、近年では、金ワイヤよりも安価な銅ワイヤの使用が検討されている。
 そして、ボンディングワイヤと電極パッドとの接合である1st接合を形成するには、たとえば、まず、ワイヤボンダのキャピラリで保持されたワイヤの先端部に電流が印加され、それにより生じた火花の熱でワイヤ材料が溶かされる。溶けたワイヤ材料は、表面張力によりFAB(Free Air Ball)となる。
 次いで、キャピラリが電極パッドの直上に移動した後、降下し、FABが電極パッドに接触する。その際、キャピラリにより、FABに荷重および超音波が印加される。これにより、FABがキャピラリの先端形状に応じて変形して、1st接合部が形成される。
(2)第3の課題
 銅は金よりも熱伝導率および電気伝導率に優れるため、銅ワイヤの採用により、コストの低減とともに、ボンディングワイヤの熱伝導率および電気伝導率の向上が期待される。
 しかし、1st接合の形成に際しては、一般的には熱伝導率が3~5W/m・Kのセラミックスベースの材料からなるキャピラリが用いられる。そのため、ワイヤの未溶融を防止してFABを安定して形成するには、ワイヤ線径に対して2.5倍程度の径を有するFABを狙って形成する必要がある。
 そのため、狭ピッチの電極パッドに対して太い銅ワイヤを使用すると、接合時に、FABが電極パッドからはみ出るなどの不具合を生じる。したがって、使用する銅ワイヤの線径は、電極パッドのピッチおよびそのピッチに適切なFAB径から逆算して求められ、狭ピッチの電極パッドに接合する場合には、比較的細くする必要がある。その結果、銅ワイヤの優れた熱伝導率および電気伝導率を有効活用できないといった不具合がある。
 すなわち、この第3実施形態に係る発明は、銅からなるボンディングワイヤを用いることにより低コストで、しかも、ボンディングワイヤの熱伝導率および電気伝導率の向上を図ることができる半導体装置を提供することを第3の目的としている。
 また、銅からなるボンディングワイヤと、電極パッドとの接合にあたって、比較的小径の金属ボールを、ボンディングワイヤの先端部に安定して形成することができる半導体装置の製造方法を提供することをさらに別の目的としている。
(3)具体的な実施形態の開示
 図18は、本発明の第3実施形態に係る半導体装置の模式底面図である。図19は、本発明の第3実施形態に係る半導体装置の模式断面図である。図20は、図19の破線円で囲まれる部分の拡大図である。図21は、パッド接合部の体積を求めるための概念図である。
 半導体装置1Cは、QFN(Quad Flat Non-leaded)が適用された半導体装置である。半導体装置1Cは、半導体チップ2Cと、半導体チップ2Cを支持するダイパッド3Cと、半導体チップ2Cの周囲に配置された複数の電極リード4Cと、半導体チップ2Cと電極リード4Cとを電気的に接続するボンディングワイヤ5Cと、これらを封止する樹脂パッケージ6Cとを備えている。
 半導体チップ2Cは、平面視四角状であり、たとえば、複数の配線層が層間絶縁膜を介して積層されてなる多層配線構造を有している。また、半導体チップ2Cの厚さは、たとえば、220~240μm(好ましくは、230μm程度)である。半導体チップ2Cの表面21C(厚さ方向一方面)は、図20に示すように、表面保護膜7Cで覆われている。
 表面保護膜7Cには、多層配線構造における最上の配線層を露出させるためのパッド開口8Cが複数形成されている。
 パッド開口8Cは、平面視四角状であり、半導体チップ2Cの各縁に同数ずつ設けられている。各パッド開口8Cは、半導体チップ2Cの各辺に沿って等間隔に配置されている。そして、配線層の一部が、半導体チップ2Cの電極パッド9Cとして、各パッド開口8Cから露出されている。
 電極パッド9Cとして露出する最上の配線層は、たとえば、Al(アルミニウム)を含む金属材料からなり、具体的には、Alを主成分とする金属材料(たとえば、Al-Cu合金など)からなる。
 一方、半導体チップ2Cの裏面22C(厚さ方向他方面)には、たとえば、Au、Ni、Agなどを含む裏面メタル10Cが形成されている。
 ダイパッド3Cは、たとえば、金属薄板(たとえば、Cu、42アロイ(Fe-42%Niを含む合金)からなり、平面視で半導体チップ2Cよりも大きい四角状(たとえば、平面視で2.7mm角程度)である。また、ダイパッド3Cの厚さは、たとえば、190~210μm(好ましくは、200μm程度)である。ダイパッド3Cの表面31C(厚さ方向一方面)には、Agなどを含むパッドめっき層11Cが形成されている。
 そして、半導体チップ2Cおよびダイパッド3Cは、半導体チップ2Cの裏面22Cおよびダイパッド3Cの表面31Cが接合面として互いに対向した状態で、裏面22Cと表面31Cとの間に接合材12Cを介在させることによって、互いに接合されている。これにより、半導体チップ2Cは、表面21Cを上方に向けた姿勢でダイパッド3Cに支持されている。
 接合材12Cは、たとえば、半田ペーストなどの導電性ペーストからなる。なお、接合材12Cとして、たとえば、銀ペースト、アルミナペーストなどの絶縁性ペーストを適用でき、その場合には、裏面メタル10Cおよび/またはパッドめっき層11Cは省略されてもよい。また、半導体チップ2Cとダイパッド3Cとが接合された状態において、接合材12Cの厚さは、たとえば、10~20μmである。
 ダイパッド3Cの裏面32C(厚さ方向他方面)は、樹脂パッケージ6Cから露出されている。露出した他方面には、たとえば、錫(Sn)、錫-銀合金(Sn-Ag)などの金属材料からなる半田めっき層13Cが形成されている。
 電極リード4Cは、たとえば、ダイパッド3Cと同じ金属薄板(たとえば、Cu、42アロイ(Fe-42%Niなどを含む)からなる。電極リード4Cは、ダイパッド3Cの各側面と直交する各方向における両側に、それぞれ同数ずつ設けられることにより、半導体チップ2Cの周囲に配置されている。ダイパッド3Cの各側面に対向する電極リード4Cは、その対向する側面と平行な方向に等間隔に配置されている。各電極リード4Cのダイパッド3Cとの対向方向における長さは、たとえば、240~260μm(好ましくは、250μm程度)である。電極リード4Cの表面41C(厚さ方向一方面)には、Agなどを含むリードめっき層14Cが形成されている。
 一方、電極リード4Cの裏面42C(厚さ方向他方面)は、樹脂パッケージ6Cから露出されている。露出した裏面42Cには、たとえば、錫(Sn)、錫-銀合金(Sn-Ag)などの金属材料からなる半田めっき層15Cが形成されている。
 ボンディングワイヤ5Cは、銅(たとえば、純度99.9999%(6N)以上、純度99.99%(4N)以上といった高純度銅などであり、微量の不純物を含む場合はある。)からなる。ボンディングワイヤ5Cは、線状に延びる円柱状の本体部51Cと、本体部51Cの両端に形成され、電極パッド9Cおよび電極リード4Cにそれぞれ接合されたパッド接合部52Cおよびリード接合部53Cとを有している。
 本体部51Cは、電極パッド9C側の一端から半導体チップ2Cの外側に上方へ膨らむ放物線状に湾曲し、他端において電極リード4Cの表面41Cへ向かって鋭角に入射している。
 パッド接合部52Cは、平面視で電極パッド9Cよりも小さい。パッド接合部52Cは、厚さ方向他方側が電極パッド9Cの表面に接触する略円柱状のベース部54Cと、ベース部54Cの一方側から突出し、先端が本体部51Cの一端に繋がる略傘状の突出部55Cとを一体的に有する断面視凸状である。
 また、ボンディングワイヤ5Cにおいて、本体部51Cの線径D(本体部51Cの直径)の3乗に対するパッド接合部52Cの体積Vの比(V/(D)は、1.8~5.6である。
 このパッド接合部52Cの体積Vは、たとえば、略円柱状のベース部54Cの体積Vおよび略傘状の突出部55Cの体積Vを近似値として求め、それら近似値を足すことにより求めることができる。
 ベース部54Cの体積Vは、図21に示すように、ベース部54Cを概念的に直径D、高さHの円柱とし、その円柱の体積に基づいて近似値として求めることができる。したがって、V≒π(D/2)・Hと表わすことができる。
 一方、突出部55Cの体積Vは、突出部55Cが円錐をベースとして、円錐の頂部を高さ方向が軸となる円柱状に形成してなる略傘状であることから、図21に示すように、突出部55Cを概念的に直径D、高さHの円錐とし、その円錐の体積に基づいて近似値として求めることができる。したがって、V≒π・(D/2)・H/3と表わすことができる。
 リード接合部53Cは、本体部51Cに近い一端側が相対的に厚く、本体部51Cに遠い他端側に至るに従って相対的に薄くなる断面視くさび状である。
 そして、この半導体装置1Cでは、前述の第1実施形態と同様に、半導体チップ2Cの表面21Cおよび側面28C全体、ダイパッド3Cの表面31Cおよび側面全体、電極リード4Cの表面41Cおよび樹脂パッケージ6C内の側面全体、ならびにボンディングワイヤ5C全体が一体的な水分不透過絶縁膜25Cで被覆されている。
 樹脂パッケージ6Cとしては、エポキシ樹脂など公知の材料を適用することができる。樹脂パッケージ6Cは、半導体装置1Cの外形をなし、略直方体状に形成されている。樹脂パッケージ6Cの大きさは、その平面サイズが、たとえば、4mm角程度であり、その厚さが、たとえば、0.60~0.70mm、好ましくは、0.65mm程度である。
 図22A~図22Eは、図19に示す半導体装置の製造方法を工程順に説明するための模式断面図である。
 上記した半導体装置1Cを製造するには、たとえば、まず、ダイパッド3Cおよび電極リード4Cとを一体的に有するユニットを複数備えるリードフレーム20Cが用意される。なお、図22A~図22Eでは、リードフレーム20Cの全体図は省略し、半導体チップ2Cを1つ搭載するのに必要な1ユニット分のダイパッド3Cおよび電極リード4Cのみを示す。
 次いで、めっき法により、リードフレーム20Cの表面にAgなどの金属めっきが施される。これにより、パッドめっき層11Cおよびリードめっき層14Cが同時に形成される。
 次いで、図22Aに示すように、接合材12Cを介して、リードフレーム20C上の全てのダイパッド3Cに、半導体チップ2Cがダイボンディングされる。
 続いて、キャピラリ23Cを備えるワイヤボンダ(図示せず)により、ボンディングワイヤ5Cのボンディングが行なわれる。
 ワイヤボンダに備えられるキャピラリ23Cは、熱伝導率が、15~45W/m・K、好ましくは、17~43W/m・Kの材料からなる。具体的には、多結晶ルビー(熱伝導率が、たとえば、17~19W/m・K程度)や、単結晶ルビー(熱伝導率が、たとえば、41~43W/m・K程度)からなる。
 キャピラリ23Cは、ボンディングワイヤ5Cが挿通されるストレート孔17Cが中心に形成された略円筒状であり、ワイヤボンディング時には、ストレート孔17Cの先端からボンディングワイヤ5Cが送り出される。
 キャピラリ23Cの先端部には、ストレート孔17Cの長手方向に対して略垂直であり、平面視でストレート孔17Cに同心な円環状のフェイス部18Cと、フェイス部18Cからストレート孔17Cの長手方向に窪むチャンファ部19Cとが形成されている。
 チャンファ部19Cの側面16Cは、フェイス部18Cの内周円とストレート孔17Cの周面とを連接する円錐面状に形成されている。したがって、側面16Cは断面視直線状であり、この実施形態では、その頂角(チャンファ角)が、たとえば、90°とされている。
 そして、ワイヤボンディングに際しては、まず、キャピラリ23Cで保持されたボンディングワイヤ5Cの先端部(一端部)に電流が印加されることにより、先端部に球状のFAB24C(Free Air Ball)が形成される。印加電流Iは、本体部51Cの線径Dが大きいほど、大きな値に設定され、たとえば、D=25μmのときがI=40mAであり、D=30μmのときがI=60mAであり、D=38μmのときがI=120mAである。なお、電流の印加時間は、FAB24Cの直径Dに応じて、適切な長さに設定される。
 このようにして形成されるFAB24Cの体積Vは、FAB24Cの直径Dを用いて、V=4/3・π・(D/2)と表わすことができる。
 次いで、図22Bに示すように、キャピラリ23Cが電極パッド9Cの直上に移動した後、降下し、FAB24Cが電極パッド9Cに接触する。その際、キャピラリ23CからFAB24Cに荷重(図22Bの白抜き矢印)および超音波(図22Bのジグザグ線)が印加される。印加荷重Wは、本体部51Cの線径Dおよび目標とされるベース部54Cの直径Dに応じて設定され、たとえば、D=25μm、D=46μmのときがW=80gであり、D=30μm、D=60μmのときがW=130gであり、D=38μm、D=85μmのときがW=240gである。また、印加超音波は、装置の出力値で、たとえば、120kHz、50~120mAである。
 これにより、FAB24Cの一部がフェイス部18Cの下方に広がってベース部54Cが形成されるとともに、FAB24Cの残りの部分がストレート孔17C内に押し込まれつつ、チャンファ部19C内に残存して突出部55Cが形成される。こうして、ボンディングワイヤ5Cの一端部がパッド接合部52Cとして電極パッド9Cに接合されて、1st接合が形成される。
 突出部55Cには、チャンファ部19Cの側面16Cに沿った断面視平面状の円錐面が形成されることとなる。そのため、上記した突出部55Cの体積Vの算出にあたっては、円錐の直径Dに代えてチャンファ部19Cの径(チャンファ径)CDを用いることができ、また、チャンファ角が90°の場合には、高さHに代えてCD/2を用いることができる。
 1st接合後、キャピラリ23Cが一定の高さまで上昇し、電極リード4Cの直上に移動する。そして、図22Cに示すように、キャピラリ23Cが再び降下して、ボンディングワイヤ5Cが電極リード4Cに接触する。その際、キャピラリ23Cからボンディングワイヤ5Cに荷重(図22Cの白抜き矢印)および超音波(図22Cのジグザグ線)が印加されることにより、キャピラリ23Cのフェイス部18Cの形状に応じてボンディングワイヤ5Cが変形し、電極リード4Cに接合される(ステッチボンド26Cおよびテイルボンド27Cの形成)。
 続いて、キャピラリ23Cが上昇し、キャピラリ23Cの先端から一定長のテイルが確保された状態で、ボンディングワイヤ5Cがテイルボンド27Cの位置から引きちぎられる。これにより、ステッチボンドされていたボンディングワイヤ5Cの他端が、電極リード4C上にリード接合部53Cとして残存して、2nd接合が形成される。
 その後は、図22Dに示すように、図22A~図22Cと同様の工程が行なわれて、全ての半導体チップ2Cの各電極パッド9Cと、各電極パッド9Cに対応する電極リード4Cとが、ボンディングワイヤ5Cによって接続される。
 全てのワイヤボンディング終了後、図4Dと同様の方法により、水分不透過絶縁膜25Cが形成される。水分不透過絶縁膜25Cの形成後、図22Eに示すように、リードフレーム20Cが成形金型にセットされ、全ての半導体チップ2Cがリードフレーム20Cとともに、樹脂パッケージ6Cにより一括して封止される。そして、樹脂パッケージ6Cから露出するダイパッド3Cの裏面32Cおよび電極リード4Cの裏面42Cに半田めっき層13C,15Cが形成される。最後に、ダイシングソーを用いて、リードフレーム20Cが樹脂パッケージ6Cとともに各半導体装置1Cのサイズに切断されることにより、図19に示す半導体装置1Cの個片が得られる。
 以上のように、上記した製造方法によれば、銅からなるボンディングワイヤ5CのFAB24Cの形成に際して、熱伝導率が15~45W/m・Kの材料からなるキャピラリ23Cが用いられる。これにより、ボンディングワイヤ5Cの本体部51Cの線径Dに対する直径Dの大きさ(D/D)が1.5~2.2倍といった、比較的小さな径のFAB24Cを安定して形成することができる。例えば、線径D=25μmの場合には、D/Dが1.5以上のFAB24Cをより安定して形成することができ、線径D=30μmの場合には、D/Dが1.8以上のFAB24Cをより安定して形成することができ、線径D=38μmの場合には、D/Dが1.9以上のFAB24Cをより安定して形成することができる。
 そして、このような直径DのFAB24Cの体積Vは、本体部51Cの線径Dの3乗に対して1.8~5.6倍(つまり、V/(D=1.8~5.6)である。
 そのため、上記した径のFAB24Cがキャピラリ23Cにより押し付けつつ超音波振動されることにより形成されるパッド接合部52Cは、本体部51Cの線径Dの3乗に対して1.8~5.6倍の体積Vを有する。すなわち、本体部51Cの線径Dの3乗に対するパッド接合部52Cの体積Vの比(V/(D)が、1.8~5.6となる。
 たとえば、以下の算出条件において、FAB24Cの体積Vおよびパッド接合部52Cの体積Vをそれぞれ算出することにより、V≒Vであることが確認される。
(算出条件)FAB24Cの直径D=60μm、キャピラリ23Cのチャンファ径CD=66μm、チャンファ角=90°、パッド接合部52Cのベース部54Cの直径D=76μm、パッド接合部52Cのベース部54Cの高さH=18μm
 この場合、FAB24Cの体積Vは、V=4/3・π・(D/2)=4/3・π・(30)≒113,040μmとなる。
 一方、パッド接合部52Cの体積Vは、(ベース部54Cの体積V)+(突出部55Cの体積V)であることから、V={π(D/2)・H}+{π(D/2)・H/3}となる。上記したように、D=CD、H=CD/2であることから、V={π(76/2)・18}+{π(66/2)・(66/2)/3}≒81,615+37614=119,229μmとなる。
 (パッド接合部52Cの体積V)-(FAB24Cの体積V)より、これらの体積の誤差は、6189μmであり、これらの体積の5%程度である。そして、パッド接合部52Cの体積Vが近似値である。したがって、パッド接合部52Cの体積Vを算出することにより、パッド接合部52Cの形成に用いられたFAB24Cの体積Vを求めることができる。
 したがって、電極パッド9Cのピッチの大きさによらず、比較的太いボンディングワイヤを用いることができるため、ボンディングワイヤ5Cの熱伝導率および電気伝導率を向上させることができる。また、銅ワイヤが用いられているので、金ワイヤを用いる場合よりも、コストを低減することができる。
 また、FAB24C形成時の印加電流Iが、本体部51Cの線径Dが大きいほど、大きな値に設定されるため、より真球に近いFAB24Cを効率よく形成することができる。
 以上、本発明の第3実施形態について説明したが、この第3実施形態は、以下のように変更されていてもよい。
 たとえば、前述の実施形態では、QFNタイプの半導体装置を取り上げたが、本発明は、QFP(Quad Flat Package)、SOP(Small Outline Package)などといった他の種類のパッケージタイプの半導体装置に適用することもできる。
 また、前述の実施形態では、ボンディングワイヤ5Cが水分不透過絶縁膜25Cで被覆されている態様を例示したが、前述の第3の課題を解決するための第3の目的を少なくとも達成するのであれば、図23に示すように、水分不透過絶縁膜25Cが設けられていなくてもよい。
 次に、この第3実施形態に関して実験を行なった。なお、本発明は下記の実施例によって限定されるものではない。
<実施例1>
 線径38μmの銅ボンディングワイヤをキャピラリ(多結晶ルビー製 熱伝導率:17.7W/m・K)で保持し、その先端部に120mAの電流を650μsec印加することにより、70μm径のFAB(FAB径/線径=1.84 FAB体積/(線径)=3.27)を作製した。以上の操作を200本の銅ボンディングワイヤのそれぞれに行なった。
 次いで、各ボンディングワイヤのFABを、走査型電子顕微鏡(SEM)を用いて電子線走査し、それによって検出された情報を画像処理してSEM画像を得た。得られたSEM画像を観察することにより、各FABの形状が下記のいずれのモードであるかを判別した。各形状モードのSEM画像を図24に示す。図24において、各SEM画像の左上に示す数字は、当該モードのボンディングワイヤの本数を示している。たとえば、真球モードの「168/200」は、ボンディングワイヤ200本中、FABの形状が真球モードであったボンディングワイヤが168本あったことを示している。
(形状モードの種類)
 真球:FABが真球状であり、その中心がボンディングワイヤの軸上に位置している。
 オフセンター:FABが真球状であるが、その中心がボンディングワイヤの軸上に対してややずれて位置している。
 クラブ:FABがゴルフクラブのヘッドに類似した形状である。
 未溶融:ボンディングワイヤが十分に溶融せず、FABを形成できなかった。
<実施例2~9>
 線径の異なる3種類の銅ボンディングワイヤ(線径=38μm、30μmおよび25μm)のそれぞれに、実施例5を除いて、実施例1と同じキャピラリを用いてFABを作製した。なお、実施例5では、単結晶ルビー製 熱伝導率43.0W/m・Kのキャピラリを用いた。
 その後は、実施例1と同様の方法により、各ボンディングワイヤのFABのSEM画像を観察することにより、各FABの形状が下記のいずれのモードであるかを判別した。得られたSEM画像を図24~図26に示す。なお、ワイヤの線径、FAB径および電流印加条件は、各図に示した通りである。
<比較例1>
 線径38μmの銅ボンディングワイヤをキャピラリ(セラミックス製 熱伝導率:4.2W/m・K)で保持し、その先端部に120mAの電流を650μsec印加することにより、70μm径のFAB(FAB径/線径=1.84 FAB体積/(線径)=3.27)を作製した。以上の操作を200本の銅ボンディングワイヤのそれぞれに行なった。
 その後は、実施例1と同様の方法により、各ボンディングワイヤのFABのSEM画像を観察することにより、各FABの形状が下記のいずれのモードであるかを判別した。各形状モードのSEM画像を図24に示す。
<比較例2~8>
 線径の異なる3種類の銅ボンディングワイヤ(線径=38μm、30μmおよび25μm)のそれぞれに、比較例1と同じキャピラリを用いてFABを作製した。
 その後は、実施例1と同様の方法により、各ボンディングワイヤのFABのSEM画像を観察することにより、各FABの形状が下記のいずれのモードであるかを判別した。得られたSEM画像を図24~図26に示す。なお、ワイヤの線径、FAB径および電流印加条件は、各図に示した通りである。
<評価>
 実施例1~9に示すように、熱伝導率が17.7W/m・Kおよび43.0W/m・Kのキャピラリを用いて、ワイヤの線径に対する径の大きさ(FAB径/線径)が1.5~2.2倍のFABを狙って形成した場合、銅ボンディングワイヤの未溶融といった不良モードを生じることなく、真球モード、オフセンターモードおよびクラブモードのいずれかのモードのFABを確実に形成できることが確認できた。これにより、ボンディングワイヤの線径の3乗に対して1.8~5.6倍の体積(FAB体積/(線径)=1.8~5.6)を有する、比較的小さな径のFABを安定して形成することが確認できた。
<第4実施形態 図27~図36>
 この第4実施形態による開示により、前述の「発明が解決しようとする課題」に記載した課題のほか、下記に示す第4の背景技術に対する第4の課題を解決することもできる。

(1)第4の背景技術 半導体装置は、通常、半導体チップがボンディングワイヤとともに樹脂で封止(パッケージング)された状態で流通している。パッケージ内において、半導体チップの電極パッドと、樹脂パッケージから一部が露出する電極リードとが、ボンディングワイヤにより電気的に接続されている。したがって、実装基板の配線に対して電極リードを外部端子として接続することにより、半導体チップと実装基板との電気的な接続が達成される。
 電極パッドと電極リードとを結ぶボンディングワイヤとして、従来は主に金ワイヤが用いられているが、高価な金の使用を減らすべく、近年では、金ワイヤよりも安価な銅ワイヤの使用が検討されている。
 そして、ボンディングワイヤと電極パッドとの接合である1st接合を形成するには、たとえば、まず、ワイヤボンダのキャピラリで保持されたワイヤの先端部に電流が印加され、それにより生じた火花の熱でワイヤ材料が溶かされる。溶けたワイヤ材料は、表面張力によりFAB(Free Air Ball)となる。
 次いで、キャピラリが電極パッドの直上に移動した後、降下し、FABが電極パッドに接触する。その際、キャピラリにより、一定の荷重および超音波がFABに印加される。これにより、FABがキャピラリの先端形状に応じて変形して、1st接合部が形成される。
(2)第4の課題
 ところが、銅は金よりも硬くて変形し難いので、銅ワイヤを、金ワイヤと同じ接合条件(荷重および超音波の大きさなど)で1st接合すると、銅ワイヤと電極パッドとが良好に接合できず、接合不良を生じるおそれがある。
 すなわち、この第4実施形態に係る発明は、電極パッドに対する銅ボンディングワイヤの接合不良を抑制することができるワイヤボンディング方法およびその方法を利用して作製された半導体装置を提供することを第4の目的としている。
(3)具体的な実施形態の開示
 図287は、本発明の第4実施形態に係る半導体装置の模式底面図である。図288は、本発明の第4実施形態に係る半導体装置の模式断面図である。図289は、図288の破線円で囲まれる部分の拡大図である。
 半導体装置1Dは、QFN(Quad Flat Non-leaded)が適用された半導体装置である。半導体装置1Dは、半導体チップ2Dと、半導体チップ2Dを支持するダイパッド3Dと、半導体チップ2Dの周囲に配置された複数の電極リード4Dと、半導体チップ2Dと電極リード4Dとを電気的に接続するボンディングワイヤ5Dと、これらを封止する樹脂パッケージ6Dとを備えている。
 半導体チップ2Dは、平面視四角状であり、たとえば、複数の配線層が層間絶縁膜を介して積層されてなる多層配線構造を有している。また、半導体チップ2Dの厚さは、たとえば、220~240μm(好ましくは、230μm程度)である。半導体チップ2Dの表面21D(厚さ方向一方面)は、図29に示すように、表面保護膜7Dで覆われている。
 表面保護膜7Dには、多層配線構造における最上の配線層を露出させるためのパッド開口8Dが複数形成されている。
 パッド開口8Dは、平面視四角状であり、半導体チップ2Dの各縁に同数ずつ設けられている。各パッド開口8Dは、半導体チップ2Dの各辺に沿って等間隔に配置されている。そして、配線層の一部が、半導体チップ2Dの電極パッド9Dとして、各パッド開口8Dから露出されている。
 電極パッド9Dとして露出する最上の配線層は、たとえば、Al(アルミニウム)を含む金属材料からなり、具体的には、Alを主成分とする金属材料(たとえば、Al-Cu合金など)からなる。
 一方、半導体チップ2Dの裏面22D(厚さ方向他方面)には、たとえば、Au、Ni、Agなどを含む裏面メタル10Dが形成されている。
 ダイパッド3Dは、たとえば、金属薄板(たとえば、Cu、42アロイ(Fe-42%Niを含む合金)からなり、平面視で半導体チップ2Dよりも大きい四角状(たとえば、平面視で2.7mm角程度)である。また、ダイパッド3Dの厚さは、たとえば、190~210μm(好ましくは、200μm程度)である。ダイパッド3Dの表面31D(厚さ方向一方面)には、Agなどを含むパッドめっき層11Dが形成されている。
 そして、半導体チップ2Dおよびダイパッド3Dは、半導体チップ2Dの裏面22Dおよびダイパッド3Dの表面31Dが接合面として互いに対向した状態で、裏面22Dと表面31Dとの間に接合材12Dを介在させることによって、互いに接合されている。これにより、半導体チップ2Dは、表面21Dを上方に向けた姿勢でダイパッド3Dに支持されている。
 接合材12Dは、たとえば、半田ペーストなどの導電性ペーストからなる。なお、接合材12Dとして、たとえば、銀ペースト、アルミナペーストなどの絶縁性ペーストを適用でき、その場合には、裏面メタル10Dおよび/またはパッドめっき層11Dは省略されてもよい。また、半導体チップ2Dとダイパッド3Dとが接合された状態において、接合材12Dの厚さは、たとえば、10~20μmである。
 ダイパッド3Dの裏面32D(厚さ方向他方面)は、樹脂パッケージ6Dから露出されている。露出した他方面には、たとえば、錫(Sn)、錫-銀合金(Sn-Ag)などの金属材料からなる半田めっき層13Dが形成されている。
 電極リード4Dは、たとえば、ダイパッド3Dと同じ金属薄板(たとえば、Cu、42アロイ(Fe-42%Niなどを含む)からなる。電極リード4Dは、ダイパッド3Dの各側面と直交する各方向における両側に、それぞれ同数ずつ設けられることにより、半導体チップ2Dの周囲に配置されている。ダイパッド3Dの各側面に対向する電極リード4Dは、その対向する側面と平行な方向に等間隔に配置されている。各電極リード4Dのダイパッド3Dとの対向方向における長さは、たとえば、390~410μm(好ましくは、400μm程度)である。電極リード4Dの表面41D(厚さ方向一方面)には、Agなどを含むリードめっき層14Dが形成されている。
 一方、電極リード4Dの裏面42D(厚さ方向他方面)は、樹脂パッケージ6Dから露出されている。露出した裏面42Dには、たとえば、錫(Sn)、錫-銀合金(Sn-Ag)などの金属材料からなる半田めっき層15Dが形成されている。
 ボンディングワイヤ5Dは、銅(たとえば、純度99.9999%(6N)以上、純度99.99%(4N)以上といった高純度銅などであり、微量の不純物を含む場合はある。)からなる。ボンディングワイヤ5Dは、線状に延びる円柱状の本体部51Dと、本体部51Dの両端に形成され、電極パッド9Dおよび電極リード4Dにそれぞれ接合されたパッド接合部52Dおよびリード接合部53Dとを有している。
 本体部51Dは、電極パッド9D側の一端から半導体チップ2Dの外側に上方へ膨らむ放物線状に湾曲し、他端において電極リード4Dの表面41Dへ向かって鋭角に入射している。
 パッド接合部52Dは、平面視で電極パッド9Dよりも小さい。パッド接合部52Dは、厚さ方向他方側が電極パッド9Dの表面に接触する略円板状のベース部54Dと、ベース部54Dの一方側から突出し、先端が本体部51Dの一端に繋がる略傘状の突出部55Dとを一体的に有する断面視凸状である。
 ベース部54Dは、その側面56Dが、電極パッド9Dに接触する平面視略円形の他方面(ベース部54Dの裏面57D)の外周よりも径方向外側へ膨らむように湾曲している。したがって、ベース部54Dは、平面視において、その裏面57Dに接触してベース部54Dに接合された略円形の電極パッド9Dの接合領域91Dと、接合領域91Dを取り囲み、ベース部54Dに非接触の略円環状の周辺領域92Dとに重なっている。
 電極パッド9Dの周辺領域92Dには、ボンディングワイヤ5Dの接合時に、電極パッド9Dの材料がFAB24D(後述)により押し広げられて隆起した、はみ出し部分93Dが形成されている。このはみ出し部分93Dは、電極パッド9Dの表面94Dから浮き上がらず、表面94Dに接している。
 リード接合部53Dは、本体部51Dに近い一端側が相対的に厚く、本体部51Dに遠い他端側に至るに従って相対的に薄くなる断面視くさび状である。
 そして、この半導体装置1Dでは、前述の第1実施形態と同様に、半導体チップ2Dの表面21Dおよび側面28D全体、ダイパッド3Dの表面31Dおよび側面全体、電極リード4Dの表面41Dおよび樹脂パッケージ6D内の側面全体、ならびにボンディングワイヤ5D全体が一体的な水分不透過絶縁膜25Dで被覆されている。
 樹脂パッケージ6Dとしては、エポキシ樹脂など公知の材料を適用することができる。樹脂パッケージ6Dは、半導体装置1Dの外形をなし、略直方体状に形成されている。樹脂パッケージ6Dの大きさは、その平面サイズが、たとえば、4mm角程度であり、その厚さが、たとえば、0.80~0.90mm、好ましくは、0.85mm程度である。
 図30A~図30Eは、図27および図28に示す半導体装置の製造方法を工程順に説明するための模式断面図である。
 上記した半導体装置1Dを製造するには、たとえば、まず、ダイパッド3Dおよび電極リード4Dとを一体的に有するユニットを複数備えるリードフレーム20Dが用意される。なお、図30A~図30Eでは、リードフレーム20Dの全体図は省略し、半導体チップ2Dを1つ搭載するのに必要な1ユニット分のダイパッド3Dおよび電極リード4Dのみを示す。
 次いで、めっき法により、リードフレーム20Dの表面にAgなどの金属めっきが施される。これにより、パッドめっき層11Dおよびリードめっき層14Dが同時に形成される。
 次いで、図30Aに示すように、接合材12Dを介して、リードフレーム20D上の全てのダイパッド3Dに、半導体チップ2Dがダイボンディングされる。
 続いて、キャピラリ23Dを備えるワイヤボンダ(図示せず)により、ボンディングワイヤ5Dのボンディングが行なわれる。
 ワイヤボンダに備えられるキャピラリ23Dは、ボンディングワイヤ5Dが挿通されるストレート孔17Dが中心に形成された略円筒状であり、ワイヤボンディング時には、ストレート孔17Dの先端からボンディングワイヤ5Dが送り出される。
 キャピラリ23Dの先端部には、ストレート孔17Dの長手方向に対して略垂直であり、平面視でストレート孔17Dに同心な円環状のフェイス部18Dと、フェイス部18Dからストレート孔17Dの長手方向に窪むチャンファ部19Dとが形成されている。
 チャンファ部19Dの側面16Dは、フェイス部18Dの内周円とストレート孔17Dの周面とを連接する円錐面状に形成されている。したがって、側面16Dは断面視直線状であり、この実施形態では、その頂角(チャンファ角)が、たとえば、90°とされている。
 そして、ワイヤボンディングに際しては、まず、キャピラリ23Dで保持されたボンディングワイヤ5Dの先端部(一端部)に電流が印加されることにより、先端部に球状のFAB24D(Free Air Ball)が形成される。印加電流Iは、本体部51Dの線径(直径)Dが大きいほど大きな値に設定され、たとえば、D=25μmのときがI=40mAであり、D=30μmのときがI=60mAであり、D=38μmのときがI=120mAである。なお、電流の印加時間は、目標とするFAB24Dの直径Dに応じて、適切な長さに設定される。
 次いで、図30B(i)に示すように、キャピラリ23Dが電極パッド9Dの直上に移動した後、降下し、FAB24Dが電極パッド9Dに接触する。その際、キャピラリ23DからFAB24Dに荷重(図30B(i)の白抜き矢印)および超音波(図30B(i)のジグザグ線)が印加される。
 荷重および超音波の印加にあたっては、図30B(ii)に示すように、FAB24Dが降下して電極パッド9Dに接触してからの押し付け初期の第1時間(たとえば、1~5msec、好ましくは、3msec程度)、相対的に大きな荷重が印加され、その後、第1時間よりも長い第2時間(たとえば、2~20msec)、相対的に小さな荷重が印加される。
 相対的に大きな荷重Wは、本体部51Dの線径Dおよび目標とされるベース部54Dの直径Dに応じて設定され、たとえば、D=25μm、D=58μmのときがW=80gであり、D=30μm、D=74μmのときがW=130gであり、D=38μm、D=104μmのときがW=240gである。
 また、超音波は、FAB24Dの押し付け初期において、たとえば、相対的に大きな荷重と同時に印加するのではなく、相対的に大きな荷重の印加直後(たとえば、1msec後)に印加され、その後、荷重の印加終了時までの間(たとえば、2~20msec)、一定の大きさで印加され続ける。印加される超音波は、装置の出力値で、たとえば、120kHz、50~120mAである。なお、超音波は、FAB24Dの押し付け初期に至るまでの間(たとえば、FAB24Dの降下中)に印加されてもよい。
 そして、荷重および超音波の印加が、同時に終了する。または、超音波の印加が先に終了し、その後、荷重の印加が終了する。
 こうして、FAB24Dの一部がフェイス部18Dの下方に広がってベース部54Dが形成されるとともに、残りの部分がストレート孔17D内に押し込まれつつ、チャンファ部19D内に残存して突出部55Dが形成される。その結果、ボンディングワイヤ5Dの一端部がパッド接合部52Dとして電極パッド9Dに接合されて、1st接合が形成される。
 1st接合後、キャピラリ23Dが一定の高さまで上昇し、電極リード4Dの直上に移動する。そして、図30Cに示すように、キャピラリ23Dが再び降下して、ボンディングワイヤ5Dが電極リード4Dに接触する。その際、キャピラリ23Dからボンディングワイヤ5Dに荷重(図30Cの白抜き矢印)および超音波(図30Cのジグザグ線)が印加されることにより、キャピラリ23Dのフェイス部18Dの形状に応じてボンディングワイヤ5Dが変形し、電極リード4Dに接合される(ステッチボンド26Dおよびテイルボンド27Dの形成)。
 続いて、キャピラリ23Dが上昇し、キャピラリ23Dの先端から一定長のテイルが確保された状態で、ボンディングワイヤ5Dがテイルボンド27Dの位置から引きちぎられる。これにより、ステッチボンドされていたボンディングワイヤ5Dの他端が、電極リード4D上にリード接合部53Dとして残存して、2nd接合が形成される。
 その後は、図30Dに示すように、図30A~図30Cと同様の工程が行なわれて、全ての半導体チップ2Dの各電極パッド9Dと、各電極パッド9Dに対応する電極リード4Dとが、ボンディングワイヤ5Dによって接続される。
 全てのワイヤボンディング終了後、図4Dと同様の方法により、水分不透過絶縁膜25Dが形成される。水分不透過絶縁膜25Dの形成後、図30Eに示すように、リードフレーム20Dが成形金型にセットされ、全ての半導体チップ2Dがリードフレーム20Dとともに、樹脂パッケージ6Dにより一括して封止される。そして、樹脂パッケージ6Dから露出するダイパッド3Dの裏面32Dおよび電極リード4Dの裏面42Dに半田めっき層13D,15Dが形成される。最後に、ダイシングソーを用いて、リードフレーム20Dが樹脂パッケージ6Dとともに各半導体装置1Dのサイズに切断されることにより、図28に示す半導体装置1Dの個片が得られる。
 以上のように、上記の方法によれば、銅からなるボンディングワイヤ5Dの先端部にFAB24Dが形成された後、電極パッド9DにFAB24Dを押し付けつつ超音波振動させることにより、FAB24Dがパッド接合部52Dとして電極パッド9Dに接合される。
 そして、FAB24Dの接合時、FAB24Dには、一定の荷重および超音波が同時間印加されるのではなく、図30B(ii)に示すように、FAB24Dが降下して電極パッド9Dに接触してから第1時間(押し付け初期)、相対的に大きな荷重が印加され、その第1時間中、相対的に大きな荷重が印加されつつ超音波が印加される。そのため、この第1時間中、FAB24Dを効果的にパッド接合部52Dの形状に変形させることができる。
 そして、第1時間後の押し付け後期においては、第1時間よりも長い第2時間、相対的に小さな荷重が印加される。そのため、この第2時間中、相対的に小さい荷重と共に印加される超音波により、電極パッド9Dに対してボンディングワイヤ5Dを優れた強度で接合することができる。
 ところで、電極パッドに対する銅ワイヤの接合にあたって、荷重および超音波を金ワイヤの条件よりも大きくし、その大きな荷重および超音波を一定の大きさで同時間印加すると、金属ボールにより押し広げられたパッドの材料が、電極パッドの表面から浮き上がって外方へ大きくはみ出す、いわゆる過度のスプラッシュが生じる場合がある。たとえば、図27~図29の参照符号を用いて説明すると、図31に示すように、電極パッド9Dの周辺領域92Dから外方へ浮き上がる過度のスプラッシュ95Dが生じる場合がある。
 しかし、上記の方法では、押し付け初期後にFAB24Dにかかる荷重が相対的に小さくなるので、超音波が印加されたFAB24Dによる、電極パッド9Dの押し広げを抑制することができる。その結果、電極パッド9Dにおける過度のスプラッシュの発生を抑制することができる。
 また、電極パッド9Dに対して相対的に大きな荷重がかかる期間が押し付け初期のみであるため、電極パッド9Dの直下に大きな負荷がかかることを抑制することができる。その結果、半導体チップ2Dにおけるクラックの発生を抑制することができる。
 そのため、上記した方法により得られる半導体装置1Dでは、ボンディングワイヤ5Dの接合時に、電極パッド9Dの材料がFAB24Dにより押し広げられて上方にはみ出したはみ出し部分93Dを、電極パッド9Dの表面94Dから単に隆起するだけに留め、表面94Dからの浮き上がりを防止することができる。
 とりわけ、半導体装置1Dのように、電極パッド9Dがアルミニウムを含む金属材料からなる半導体装置では、銅ワイヤを用いた場合に過度のスプラッシュが生じやすい。しかし、このような半導体装置1Dにおいても、この実施形態のワイヤボンディング方法を利用すれば、過度のスプラッシュを効果的に抑制することができる。
 以上、本発明の第4実施形態について説明したが、この第4実施形態は、以下のように変更されていてもよい。
 たとえば、前述の実施形態では、QFNタイプの半導体装置を取り上げたが、本発明は、QFP(Quad Flat Package)、SOP(Small Outline Package)などといった他の種類のパッケージタイプの半導体装置に適用することもできる。
 また、前述の実施形態では、ボンディングワイヤ5Dが水分不透過絶縁膜25Dで被覆されている態様を例示したが、前述の第4の課題を解決するための第4の目的を少なくとも達成するのであれば、図32に示すように、水分不透過絶縁膜25Dが設けられていなくてもよい。
 次に、この第4実施形態に関して実験を行なった。なお、本発明は下記の実施例によって限定されるものではない。
<実施例1>
 線径25μmの銅ボンディングワイヤをキャピラリで保持し、その先端部に60μm径のFABを作製した。
 次いで、FABを保持したキャピラリを、アルミニウム製の電極パッドの直上に移動させ、電極パッドに対して一気に降下させて、FABを電極パッドに衝突させた。この際、図33に示すように、FABに対して、130gの荷重を瞬時に印加し、その大きさを3msec、保持した。その後、FABに印加する荷重を30gにまで瞬時に下げ、その大きさを9msec保持した。一方、超音波は、FABが電極パッドに接触するまでは印加せず、130gの荷重の印加の1msec後に、90mAで瞬時に印加し、その後、その大きさを11msec、保持した。そして、荷重および超音波の印加を、同時に終了した。
 以上の操作により、FABを、パッド接合部として電極パッドに接合した。
<比較例1>
 線径25μmの銅ボンディングワイヤをキャピラリで保持し、その先端部に60μm径のFABを作製した。
 次いで、FABを保持したキャピラリを、アルミニウム製の電極パッドの直上に移動させ、電極パッドに対して一気に降下させて、FABを電極パッドに衝突させた。この際、図34に示すように、FABに対して、60gの荷重を瞬時に印加し、その大きさを6msec、保持した。一方、超音波は、60gの荷重の印加と同時に、130mAで瞬時に印加し、その後、その大きさを6msec、保持した。そして、荷重および超音波の印加を、同時に終了した。
 以上の操作により、FABを、パッド接合部として電極パッドに接合した。
<スプラッシュ評価>
 実施例1および比較例1で形成されたパッド接合部を、走査型電子顕微鏡(SEM)を用いて電子線走査し、それによって検出された情報を画像処理してSEM画像を得た。得られたSEM画像を観察することにより、各パッド接合部の接合時に過度のスプラッシュが発生しているかを確認した。実施例1のSEM画像を図35に示し、比較例1のSEM画像を図36に示す。
 図36に示すように、パッド接合部の接合に際して、一定の荷重および超音波を同じ時間印加した比較例1では、電極パッドがFABにより押し広げられてパッドの材料が電極パッドの表面から浮き上がって外方へ大きくはみ出す過度のスプラッシュが生じていることが確認された。
 これに対し、図35に示すように、FABの押し付けの初期に相対的に大きな130gの荷重を瞬時に印加し、その後、相対的に小さな30gの荷重を瞬時に印加した実施例1では、パッドの材料がFABにより押し広げられて部分は、単に隆起しただけに留まり、電極パッドの表面から浮き上がっていないことが確認された。
<第5実施形態 図37~図43>
 この第5実施形態による開示により、前述の「発明が解決しようとする課題」に記載した課題のほか、下記に示す第5の背景技術に対する第5の課題を解決することもできる。

(1)第5の背景技術 半導体装置は、通常、半導体チップがボンディングワイヤとともに樹脂で封止(パッケージング)された状態で流通している。パッケージ内において、半導体チップの電極パッドと、樹脂パッケージから一部が露出する電極リードとが、ボンディングワイヤにより電気的に接続されている。実装基板の配線に対して電極リードを外部端子として接続することにより、半導体チップと実装基板との電気的な接続が達成される。
 電極パッドと電極リードとを結ぶボンディングワイヤとして、従来は主に金ワイヤが用いられているが、高価な金の使用を減らすべく、近年では、金ワイヤよりも安価な銅ワイヤの使用が検討されている。
 そして、ボンディングワイヤと電極パッドとの接合である1st接合を形成するには、たとえば、まず、ワイヤボンダのキャピラリで保持されたワイヤの先端部にエネルギが印加され、それにより生じた火花の熱でワイヤ材料が溶かされる。溶けたワイヤ材料は、表面張力によりFAB(Free Air Ball)となる。
 次いで、キャピラリが電極パッドの直上に移動した後、降下し、FABが電極パッドに接触する。その際、キャピラリにより、FABに荷重および超音波が印加される。これにより、FABがキャピラリの先端形状に応じて変形して、1st接合部が形成される。
(2)第5の課題
 しかるに、電極パッドの直下には、通常、層間絶縁膜で被覆されたAl配線が、電極パッドに対向するように配置されている。また、層間絶縁膜と電極パッドとの間には、Al配線よりも硬いTi/TiN層(バリア層)が介在されている。
 このような構造では、電極パッドに接触したFABに荷重が印加されて、バリア層がAl配線側に押圧されたとき、バリア層-配線間の硬さの違いに起因して、相対的に硬いバリア層に応力が集中しやすい。そのため、バリア層に集中する応力の大きさによっては、バリア層にクラックが発生し、配線間の短絡などの不具合を生じるおそれがある。
 すなわち、この第5実施形態に係る発明は、銅からなるボンディングワイヤと電極パッドとの接合時に、電極パッド直下のバリア層にクラックが生じることを防止することができる半導体装置を提供することを第5の目的としている。
(3)具体的な実施形態の開示
 図37は、本発明の第5実施形態に係る半導体装置の模式断面図である。
 半導体装置1Eは、QFN(Quad Flat Non-leaded)が適用された半導体装置である。半導体装置1Eは、半導体チップ2Eと、半導体チップ2Eを支持するダイパッド3Eと、半導体チップ2Eの周囲に配置された複数の電極リード4Eと、半導体チップ2Eと電極リード4Eとを電気的に接続するボンディングワイヤ5Eと、これらを封止する樹脂パッケージ6Eとを備えている。
 半導体チップ2Eは、平面視四角状であり、複数の配線が層間絶縁膜を介して積層されてなる多層配線構造を有している。半導体チップ2Eの多層配線構造は、図38および図39を参照して、後に詳述する。半導体チップ2Eの厚さは、たとえば、220~240μm(好ましくは、230μm程度)である。半導体チップ2Eの表面21E(厚さ方向一方面)は、後述する表面保護膜7E(図38参照)で覆われている。
 半導体チップ2Eの表面21Eには、多層配線構造の配線の一部(後述する第3配線28E)が、後述するパッド開口8Eから電極パッド9Eとして露出している。
 一方、半導体チップ2Eの裏面22E(厚さ方向他方面)には、たとえば、Au、Ni、Agなどを含む裏面メタル10Eが形成されている。
 ダイパッド3Eは、たとえば、金属薄板(たとえば、Cu、42アロイ(Fe-42%Niを含む合金)からなり、平面視で半導体チップ2Eよりも大きい四角状(たとえば、平面視で2.7mm角程度)である。また、ダイパッド3Eの厚さは、たとえば、190~210μm(好ましくは、200μm程度)である。ダイパッド3Eの表面31E(厚さ方向一方面)には、Agなどを含むパッドめっき層11Eが形成されている。
 そして、半導体チップ2Eおよびダイパッド3Eは、半導体チップ2Eの裏面22Eおよびダイパッド3Eの表面31Eが接合面として互いに対向した状態で、裏面22Eと表面31Eとの間に接合材12Eを介在させることによって、互いに接合されている。これにより、半導体チップ2Eは、表面21Eを上方に向けた姿勢でダイパッド3Eに支持されている。
 接合材12Eは、たとえば、半田ペーストなどの導電性ペーストからなる。なお、接合材12Eとして、たとえば、銀ペースト、アルミナペーストなどの絶縁性ペーストを適用でき、その場合には、裏面メタル10Eおよび/またはパッドめっき層11Eは省略されてもよい。また、半導体チップ2Eとダイパッド3Eとが接合された状態において、接合材12Eの厚さは、たとえば、10~20μmである。
 ダイパッド3Eの裏面32E(厚さ方向他方面)は、樹脂パッケージ6Eから露出されている。露出した他方面には、たとえば、錫(Sn)、錫-銀合金(Sn-Ag)などの金属材料からなる半田めっき層13Eが形成されている。
 電極リード4Eは、たとえば、ダイパッド3Eと同じ金属薄板(たとえば、Cu、42アロイ(Fe-42%Niなどを含む)からなる。電極リード4Eは、ダイパッド3Eの各側面と直交する各方向における両側に、半導体チップ2Eの周囲に配置されている。ダイパッド3Eの各側面に対向する電極リード4Eは、その対向する側面と平行な方向に等間隔に配置されている。各電極リード4Eのダイパッド3Eとの対向方向における長さは、たとえば、240~260μm(好ましくは、250μm程度)である。電極リード4Eの表面41E(厚さ方向一方面)には、Agなどを含むリードめっき層14Eが形成されている。
 一方、電極リード4Eの裏面42E(厚さ方向他方面)は、樹脂パッケージ6Eから露出されている。露出した裏面42Eには、たとえば、錫(Sn)、錫-銀合金(Sn-Ag)などの金属材料からなる半田めっき層15Eが形成されている。
 ボンディングワイヤ5Eは、銅(たとえば、純度99.9999%(6N)以上、純度99.99%(4N)以上といった高純度銅などであり、微量の不純物を含む場合はある。)からなる。ボンディングワイヤ5Eは、線状に延びる円柱状の本体部51Eと、本体部51Eの両端に形成され、電極パッド9Eおよび電極リード4Eにそれぞれ接合されたパッド接合部52Eおよびリード接合部53Eとを有している。
 本体部51Eは、電極パッド9E側の一端から半導体チップ2Eの外側に上方へ膨らむ放物線状に湾曲し、他端において電極リード4Eの表面41Eへ向かって鋭角に入射している。
 リード接合部53Eは、本体部51Eに近い一端側が相対的に厚く、本体部51Eに遠い他端側に至るに従って相対的に薄くなる断面視くさび状である。
 そして、この半導体装置1Eでは、前述の第1実施形態と同様に、半導体チップ2Eの表面21Eおよび側面37E全体、ダイパッド3Eの表面31Eおよび側面全体、電極リード4Eの表面41Eおよび樹脂パッケージ6E内の側面全体、ならびにボンディングワイヤ5E全体が一体的な水分不透過絶縁膜36Eで被覆されている。
 樹脂パッケージ6Eとしては、エポキシ樹脂など公知の材料を適用することができる。樹脂パッケージ6Eは、半導体装置1Eの外形をなし、略直方体状に形成されている。樹脂パッケージ6Eの大きさは、その平面サイズが、たとえば、4mm角程度であり、その厚さが、たとえば、0.60~0.70mm、好ましくは、0.65mm程度である。
 図38は、半導体チップの要部断面図であって、図37の破線円で囲まれる部分の拡大図である。図39は、図38に示す電極パッドの平面図である。
 半導体チップ2Eは、半導体基板16Eと、半導体基板16E上に順に積層された第1~第3層間絶縁膜17E~19Eと、第1~第3層間絶縁膜17E~19Eのそれぞれの表面に形成された第1~第3バリア層23E~25Eと、半導体チップ2Eの表面21Eを被覆する表面保護膜7Eとを備えている。
 半導体基板16Eは、たとえば、シリコンからなる。
 第1~第3層間絶縁膜17E~19Eは、たとえば、酸化シリコンからなる。第1層間絶縁膜17E上には、第1バリア層23Eを介して、第1配線26Eが形成されている。また、第2層間絶縁膜18E上には、第2バリア層24Eを介して、第2配線27Eが形成されている。また、第3層間絶縁膜19E上には、第3バリア層25Eを介して、第3配線28Eが形成されている。
 第1~第3配線26E~28Eは、第1~第3バリア層23E~25Eの材料よりも軟らかい金属材料、具体的には、Al(アルミニウム)を含む金属材料からなり、具体的には、Alを主成分とする金属材料(たとえば、Al-Cu合金など)からなる。
 第3配線28Eは、表面保護膜7Eに被覆されることにより、最上層の層間絶縁膜(第3層間絶縁膜19E)と表面保護膜7Eとの間に形成されている。第3配線28Eは、平面視四角形状(たとえば、120μm×120μmの四角形状)である。また、第3配線28Eの厚さは、たとえば、5000Å以上、好ましくは、7000~28000Åである。
 第3配線28Eを被覆する表面保護膜7Eには、第3配線28Eを電極パッド9Eとして露出させるためのパッド開口8Eが形成されている。
 第2配線27Eは、第3層間絶縁膜19Eに被覆されることにより、第2層間絶縁膜18Eと第3層間絶縁膜19Eとの間に形成されている。第2配線27Eは、所定パターンで形成されている。たとえば、平面視において、電極パッド9Eと重ならないようなパターンで形成されている。また、第2配線27Eの厚さは、たとえば、3000~9000Åである。
 第1配線26Eは、第2層間絶縁膜18Eに被覆されることにより、第1層間絶縁膜17Eと第2層間絶縁膜18Eとの間に形成されている。第1配線26Eは、所定パターンで形成されている。たとえば、電極パッド9Eの直下においては、第1配線26Eは、互いに平行に延びる複数の直線部29Eと、隣接する直線部29Eの一端部同士および他端部同士を交互に連絡する連絡部30Eとを備え、略S字状に折れ曲がる葛折パターンで形成されている。これにより、1つの電極パッド9E(第3配線28E)は、複数の直線部29Eと、第2層間絶縁膜18Eにおける直線部29E間に挟まれる挟部20Eとに対向している。
 隣接する直線部29E同士の間隔(直線部29EのピッチW)は、たとえば、全て等しく、具体的には、2~10μmである。また、第1配線26Eの厚さは、たとえば、3000~9000Åである。
 なお、第1~第3配線26E~28Eのパターンは、半導体チップ2Eのデザインルールなどに合わせて適宜変更することが可能であり、上記したパターンに限られない。
 第1~第3バリア層23E~25Eは、たとえば、チタン(TiN)、窒化チタン(TiN)、窒化タングステン(TiW)およびこれらの積層構造などからなる。第1~第3バリア層23E~25Eの厚さは、第1~第3配線26E~28Eの厚さよりも小さく、たとえば、500~2000Åである。
 電極パッド9Eに接合されたボンディングワイヤ5Eのパッド接合部52Eは、平面視で電極パッド9Eよりも小さい。パッド接合部52Eは、厚さ方向一方側が電極パッド9Eの表面に接触する円板状のベース部54Eと、ベース部54Eの他方側から突出し、その先端が本体部51Eの一端に繋がる釣鐘状の突出部55Eとを一体的に有する断面視凸状である。
 そして、この半導体装置1Eでは、平面視において、ボンディングワイヤ5Eと電極パッド9Eとの接合領域33Eに重なる第1配線26Eの面積(図39の斜線部分の面積)が、接合領域33Eの面積Sの26.8%以下であり、好ましくは、0~25%である。
 接合領域33Eは、電極パッド9Eの表面に対してパッド接合部52Eのベース部54Eが接触する平面視円形の領域であり、その面積Sは、ベース部54Eの直径Dを用いて、式:S=π(D/2)により求めることができる。
 以上のように、この半導体装置1Eによれば、平面視において、接合領域33Eに重なる第1配線26Eの面積(第1配線26Eの重なり面積)が接合領域33Eの面積の26.8%以下であるため、電極パッド9E直下の第2および第3バリア層24E,25Eと第1配線26Eとの対向面積が比較的小さくなる。そのため、たとえば、ボンディングワイヤ5Eと電極パッド9Eとの接合時に、第2および第3バリア層24E,25Eが第1配線26E側に押圧されても、その押圧による第1配線26Eおよび第2および第3層間絶縁膜18E,19Eの変形が生じにくく、そのような変形による第2および第3バリア層24E,25Eへの応力の集中を防止することができる。その結果、第2および第3バリア層24E,25Eにおけるクラックの発生を防止することができるので、半導体装置1Eの信頼性を向上させることができる。
 たとえば、第1配線26Eの重なり面積が接合領域33Eの面積の0%である場合、電極パッド9Eの厚さ(第3配線28Eの厚さ)に関わらず、半導体装置1Eの不良率を0%(クラックが全く発生しない)にすることができる。
 また、第1配線26Eは、互いに平行に延びる複数の直線部29Eを備えており、これらが等間隔に配置されている。このような構成では、複数の直線部29E(第1配線26E)の重なり面積は、各直線部29Eの重なり面積の合計であり、その合計が、接合領域33Eの面積の26.8%以下である。したがって、各直線部29Eの重なり面積は全て、接合領域33Eの面積の26.8%未満である。
 そして、1つの電極パッド9E(第3配線28E)は、複数の直線部29Eと、第2層間絶縁膜18Eにおける直線部29E間に挟まれる挟部20Eとに対向している。これにより、それぞれの重なり面積が接合領域33Eの面積の26.8%に満たない複数の直線部29Eは、電極パッド9Eにおける接合領域33Eに対して、ストライプ状に分散して対向することとなる。そのため、第2および第3バリア層24E,25Eが第1配線26E側に押圧されたときに、その押圧による第1配線26Eおよび第2および第3層間絶縁膜18E,19Eの変形量を小さく抑えることができる。その結果、第2および第3バリア層24E,25Eにおける特定箇所への応力集中を抑制することができる。よって、第2および第3バリア層24E,25Eにおけるクラックの発生を一層防止することができる。
 以上、本発明の第5実施形態について説明したが、この第5実施形態は、以下のように変更されていてもよい。
 たとえば、電極パッド9Eよりも下層の第1および第2配線26E,27Eのパターンは、接合領域33Eに重なる配線の面積が、接合領域33Eの面積Sの26.8%以下である限り、適宜変更することができる。
 たとえば、図40の第1変形例に示すように、第1配線26Eが、平面視において、電極パッド9Eと重ならないようなパターンで形成され、第2配線27Eが、互いに平行に延びる複数の直線部34Eと、隣接する直線部34Eの一端部同士および他端部同士を交互に連絡する連絡部35Eとを備え、略S字状に折れ曲がる葛折パターンで形成されていてもよい。
 また、たとえば、図41の第2変形例に示すように、第1および第2配線26E,27Eの両方が葛折パターンで形成されていてもよい。
 また、第1~第3層間絶縁膜17E~19Eには、第1~第3配線26E~28Eのそれぞれに電気的に接続されるビアが形成されていてもよい。
 また、前述の実施形態では、3層配線構造の半導体装置1Eを一例として取り上げたが、半導体装置の配線構造は、2層構造、4層構造、5層構造および5層以上の構造であってもよい。
 また、たとえば、前述の実施形態では、QFNタイプの半導体装置を取り上げたが、本発明は、SON(Small Outline Non-leaded)、QFP(Quad Flat Package)、SOP(Small Outline Package)などといった他の種類のパッケージタイプの半導体装置に適用することもできる。
 また、前述の実施形態では、ボンディングワイヤ5Eが水分不透過絶縁膜36Eで被覆されている態様を例示したが、前述の第5の課題を解決するための第5の目的を少なくとも達成するのであれば、図42に示すように、水分不透過絶縁膜36Eが設けられていなくてもよい。
 次に、この第5実施形態に関して実験を行なった。なお、本発明は下記の実施例によって限定されるものではない。
<実施例1~3および比較例1~6>
 各実施例および各比較例について、半導体基板上に、図43に示す多層配線構造を形成した。図43において、1st、2ndおよび3rdで示される部分は、半導体基板上に順に積層された、酸化シリコンからなる層間絶縁膜である。また、上下に隣接する層間絶縁膜同士の間のそれぞれには、Ti/TiNバリア層を介在させた。また、電極パッドおよび配線は、アルミニウムを用いて形成した。また、各実施例および各比較例の全てにおいて、電極パッドが28000Å、15000Åおよび5000Åである3種類を作製した。
 そして、上記のように作製した多層配線構造のそれぞれに対して、以下の試験を行なった。
 まず、線径25μmの銅ボンディングワイヤをキャピラリで保持し、その先端部に60μm径のFABを作製した。
 次いで、FABを保持したキャピラリを、電極パッドの直上に移動させ、電極パッドに対して一気に降下させて、FABを電極パッドに衝突させた。この際、FABに対して、130gの荷重および210mAの超音波(120kHz)を印加した。これにより、ボンディングワイヤを電極パッドに接合させた。
 各実施例および各比較例について、120個の電極パッドに対して試験を実施し、接合時にバリア層にクラックが発生した数(不良品数)を数えた。結果を表1に示す。表1において、「配線/接合領域(%)」とは、平面視において、ボンディングワイヤと電極パッドとの接合領域の面積に対する、接合領域に重なる配線の面積の割合である。
Figure JPOXMLDOC01-appb-T000001
<第6実施形態 図44~図55>
 この第6実施形態による開示により、前述の「発明が解決しようとする課題」に記載した課題のほか、下記に示す第6の背景技術に対する第6の課題を解決することもできる。

(1)第6の背景技術 半導体装置は、複数の電極パッドが形成された半導体チップと、半導体チップを取り囲むように配置された複数の電極リードとを備えている。各電極パッドと各電極リードとは、1本のボンディングワイヤにより1対1で電気的に接続されている。そして、半導体チップ、電極リードおよびボンディングワイヤは、電極リードの一部が露出するように、樹脂で封止(パッケージング)されている。
 ボンディングワイヤとして、従来は主に金ワイヤが用いられているが、高価な金の使用を減らすべく、近年では、金ワイヤよりも安価な銅ワイヤの使用が検討されている。
 電極パッドと電極リードとを、ボンディングワイヤにより接続するには、たとえば、まず、ワイヤボンダにより、半導体チップ上の電極パッドの数や配置パターンが認識される。
 次いで、キャピラリで保持されたワイヤの先端部にエネルギを印加することにより、火花の熱でワイヤの先端部が溶融してFAB(Free Air Ball)が形成される。
 次いで、FABを電極パッドに接触させ、キャピラリによりFABに荷重および超音波を印加することにより、FABがキャピラリの先端形状に応じて変形して、1st接合部が形成される。
 1st接合後、キャピラリが電極パッドから電極リードへ移動することにより、パッド-リード間に跨るワイヤループが形成される。
 そして、ボンディングワイヤを電極リードに接触させ、キャピラリによりボンディングワイヤに荷重および超音波を印加することにより、キャピラリのフェイス形状に応じてボンディングワイヤが変形して、電極リードに接合される(ステッチボンドおよびテイルボンドの形成)。
 その後、キャピラリが電極リードから上昇し、キャピラリの先端から一定長のテイルが確保された状態で、ボンディングワイヤがテイルボンドの位置から切断される。これにより、ステッチボンドされていたボンディングワイヤの他端が、電極リード上に残存して、2nd接合部が形成される。以上の工程を経て、1つの電極パッドと1つの電極リードとの接続が達成される。
 そして、上記したFABを形成する工程、1st接合部を形成する工程および2nd接合部を形成する工程(ワイヤを切断する工程)からなるサイクルがこの順に連続して繰り返されることにより、全てのパッド-リード間が接続される。
(2)第6の課題
 銅ワイヤのFABの大きさ(FAB径)は、上記サイクルが連続して実行されている間(2サイクル目以降)は、火花やヒータから受ける熱が毎サイクルで安定するため、全てにおいてほぼ一定な大きさとなる。
 一方、電極パッドの認識直後の1サイクル目では、電極パッドの認識時に、銅ワイヤがフォーミングガス(銅の酸化を抑制するためのガス)などの影響により冷えており、また、ヒータから遠ざかっているため、周囲の温度環境が安定せず、2サイクル目以降のFABよりも小さな径のFABが形成される。
 そのため、1サイクル目に接合されたボンディングワイヤの1st接合部の径や厚さのみが、他のボンディングワイヤの1st接合部の径や厚さよりも小さくなるという不具合を生じる。
 これに対し、1サイクル目のFABを、電極パッドの認識直後ではなく、電極パッドの認識に先立って、銅ワイヤの周囲の温度環境が安定している間に予め作製することが考えられる。たとえば、複数の半導体チップに対するワイヤボンディングが連続して実施される場合、直前のワイヤボンディングの最終サイクル終了直後であれば、銅ワイヤの周囲の温度環境は比較的安定している。
 しかし、FABを予め作製する方法では、FABの形成からFABの接合までが一連の工程で実行されず、FABの接合までに時間が空く。そのため、予め作製されたFABが酸化し、電極パッドとボンディングワイヤと間に接続不良が発生するおそれがある。
 すなわち、この第6実施形態に係る発明は、銅からなるボンディングワイヤを用いることにより低コストで、さらに、金属ボールの大きさのばらつきを抑制しつつ、複数の接合対象物に対するボンディングワイヤの接続不良を抑制することができる半導体装置およびその製造方法を提供することを第6の目的としている。
(3)具体的な実施形態の開示
 図44は、本発明の第6実施形態に係る半導体装置の模式断面図である。図45は、樹脂パッケージを取り除いた図44の半導体装置の平面分解図である。
 半導体装置1Fは、SON(Small Outline Non-leaded)が適用された半導体装置である。半導体装置1Fは、半導体チップ2Fと、半導体チップ2Fを支持するダイパッド3Fと、半導体チップ2Fの周囲に配置された複数の電極リード4Fと、半導体チップ2Fと電極リード4Fとを電気的に接続するボンディングワイヤ5Fと、これらを封止する樹脂パッケージ6Fとを備えている。
 半導体チップ2Fは、平面視四角状であり、たとえば、複数の配線層が層間絶縁膜を介して積層されてなる多層配線構造を有している。また、半導体チップ2Fの厚さは、たとえば、220~240μm(好ましくは、230μm程度)である。半導体チップ2Fの表面21F(厚さ方向一方面)は、表面保護膜7Fで覆われている。以下では、便宜的に、半導体チップ2Fの表面21Fに沿う複数の方向のうち、互いに直交する任意の2方向をX方向およびY方向とし、さらにこれらの方向の両方に直交する方向(つまり、表面21Fに垂直な方向)をZ方向として本実施形態を説明する。
 表面保護膜7Fには、多層配線構造における最上の配線層を露出させるためのパッド開口8Fが複数形成されている。
 パッド開口8Fは、平面視四角状であり、半導体チップ2Fにおいて互いに対向する1対の縁部に同数ずつ設けられている。各パッド開口8Fは、当該縁部に沿って等間隔に配置されている。そして、配線層の一部が、半導体チップ2Fの電極パッド9F(接合対象物)として、各パッド開口8Fから露出されている。
 電極パッド9Fとして露出する最上の配線層は、たとえば、Al(アルミニウム)を含む金属材料からなり、具体的には、Alを主成分とする金属材料(たとえば、Al-Cu合金など)からなる。
 一方、半導体チップ2Fの裏面22F(厚さ方向他方面)には、たとえば、Au、Ni、Agなどを含む裏面メタル10Fが形成されている。
 ダイパッド3Fは、たとえば、金属薄板(たとえば、Cu、42アロイ(Fe-42%Niを含む合金)からなり、平面視で半導体チップ2Fよりも大きい四角状(たとえば、平面視で2.7mm角程度)である。また、ダイパッド3Fの厚さは、たとえば、190~210μm(好ましくは、200μm程度)である。ダイパッド3Fの表面31F(厚さ方向一方面)には、Agなどを含むパッドめっき層11Fが形成されている。
 そして、半導体チップ2Fおよびダイパッド3Fは、半導体チップ2Fの裏面22Fおよびダイパッド3Fの表面31Fが接合面として互いに対向した状態で、裏面22Fと表面31Fとの間に接合材12Fを介在させることによって、互いに接合されている。これにより、半導体チップ2Fは、表面21Fを上方に向けた姿勢でダイパッド3Fに支持されている。
 接合材12Fは、たとえば、半田ペーストなどの導電性ペーストからなる。なお、接合材12Fとして、たとえば、銀ペースト、アルミナペーストなどの絶縁性ペーストを適用でき、その場合には、裏面メタル10Fおよび/またはパッドめっき層11Fは省略されてもよい。また、半導体チップ2Fとダイパッド3Fとが接合された状態において、接合材12Fの厚さは、たとえば、10~20μmである。
 ダイパッド3Fの裏面32F(厚さ方向他方面)は、樹脂パッケージ6Fから露出されている。露出した他方面には、たとえば、錫(Sn)、錫-銀合金(Sn-Ag)などの金属材料からなる半田めっき層13Fが形成されている。
 電極リード4Fは、たとえば、ダイパッド3Fと同じ金属薄板(たとえば、Cu、42アロイ(Fe-42%Niなどを含む)からなる。電極リード4Fは、ダイパッド3Fの4つの側面のうち、電極パッド9Fが配置される側の2つの側面と直交する方向における両側に、それぞれ同数ずつ設けられることにより、半導体チップ2Fの周囲に配置されている。ダイパッド3Fの各側面に対向する電極リード4Fは、その対向する側面と平行な方向に等間隔に配置されている。各電極リード4Fのダイパッド3Fとの対向方向における長さは、たとえば、450~550μm(好ましくは、500μm程度)である。電極リード4Fの表面41F(厚さ方向一方面)には、Agなどを含むリードめっき層14Fが形成されている。
 一方、電極リード4Fの裏面42F(厚さ方向他方面)は、樹脂パッケージ6Fから露出されている。露出した裏面42Fには、たとえば、錫(Sn)、錫-銀合金(Sn-Ag)などの金属材料からなる半田めっき層15Fが形成されている。
 ボンディングワイヤ5Fは、銅(たとえば、純度99.9999%(6N)以上、純度99.99%(4N)以上といった高純度銅などであり、微量の不純物を含む場合はある。)からなる。ボンディングワイヤ5Fは、電極パッド9Fおよび電極リード4Fと同数設けられ、各電極パッド9Fと各電極リード4Fとを1対1で電気的に接続している。
 各ボンディングワイヤ5Fは、線状に延びる円柱状の本体部51Fと、本体部51Fの両端に形成され、電極パッド9Fおよび電極リード4Fにそれぞれ接合されたパッド接合部52Fおよびリード接合部53Fとを有している。
 本体部51Fは、電極パッド9F側の一端から半導体チップ2Fの外側に上方へ膨らむ放物線状に湾曲し、他端において電極リード4Fの表面41Fへ向かって鋭角に入射している。
 リード接合部53Fは、本体部51Fに近い一端側が相対的に厚く、本体部51Fに遠い他端側に至るに従って相対的に薄くなる断面視くさび状である。
 そして、この半導体装置1Fでは、前述の第1実施形態と同様に、半導体チップ2Fの表面21Fおよび側面28F全体、ダイパッド3Fの表面31Fおよび側面全体、電極リード4Fの表面41Fおよび樹脂パッケージ6F内の側面全体、ならびにボンディングワイヤ5F全体が一体的な水分不透過絶縁膜25Fで被覆されている。
 樹脂パッケージ6Fとしては、エポキシ樹脂など公知の材料を適用することができる。樹脂パッケージ6Fは、半導体装置1Fの外形をなし、略直方体状に形成されている。樹脂パッケージ6Fの大きさは、その平面サイズが、たとえば、4mm角程度であり、その厚さが、たとえば、0.80~0.90mm、好ましくは、0.85mm程度である。
 図46は、半導体チップの要部断面図であって、図44の破線円で囲まれる部分の拡大図である。図47は、図46に示す電極パッドの拡大平面図である。
 パッド接合部52Fは、平面視で電極パッド9Fよりも小さい。パッド接合部52Fは、厚さ方向一方側が電極パッド9Fの表面に接触する略円板状のベース部54Fと、ベース部54Fの他方側から突出し、先端が本体部51Fの一端に繋がる釣鐘状の突出部55Fとを一体的に有する断面視凸状である。
 ベース部54Fは、その側面56Fが、電極パッド9Fに接触する平面視略円形の他方面(ベース部54Fの裏面57F)の外周よりも径方向外側へ膨らむように湾曲している。電極パッド9Fに対するボンディングワイヤ5Fの接合部分としてのベース部54Fにおける最も膨出した部分の径(ベース部54Fの径)は、X方向およびY方向のそれぞれにおいてほぼ同じであり、たとえば、X方向の径DxおよびY方向の径Dyが70~80μmである。また、ベース部54Fの厚さTz(Z方向における高さ)は、たとえば、15~20μmである。
 そして、この半導体装置1Fでは、各ベース部54Fの体積をVとしたとき、全てのベース部54Fの体積Vの平均AVEに対する、各ベース部54Fの体積Vのばらつきが、±15%以内、好ましくは、±10%以内である。具体的には、平均AVEと体積Vとの差の絶対値の平均AVEに対する比率(すなわち、(平均AVE-体積V)/平均AVE×100(%))が、15(%)以下である。
 ベース部54Fの体積Vは、たとえば、ベース部54Fの径Dx、Dyおよびベース部54Fの厚さTzの積(すなわち、V=Dx×Dy×Tz)で表される。なお、ベース部54Fの体積Vは、ベース部54Fを概念的に直径DxもしくはDy、高さTzの円柱とし、その円柱の体積に基づいて近似値として求めることができる。したがって、V=π(Dx/2)・Tzと表わすこともできる。
 また、本体部51Fの径Dw(ボンディングワイヤ5Fの径)は、たとえば、28~38μmである。
 図48A~図48Eは、図44に示す半導体装置の製造工程を示す模式断面図である。
 上記した半導体装置1Fを製造するには、たとえば、まず、ダイパッド3Fおよび電極リード4Fとを一体的に有するユニットを複数備えるリードフレーム20Fが用意される。なお、図48A~図48Eでは、リードフレーム20Fの全体図は省略し、半導体チップ2Fを1つ搭載するのに必要な1ユニット分のダイパッド3Fおよび電極リード4Fのみを示す。
 次いで、めっき法により、リードフレーム20Fの表面にAgなどの金属めっきが施される。これにより、パッドめっき層11Fおよびリードめっき層14Fが同時に形成される。
 次いで、図48Aに示すように、接合材12Fを介して、リードフレーム20F上の全てのダイパッド3Fに、半導体チップ2Fがダイボンディングされる。
 続いて、キャピラリ23Fを備えるワイヤボンダ(図示せず)により、複数の半導体チップ2Fに対して、1つずつ順にワイヤボンディングが行なわれる。
 ワイヤボンダに備えられるキャピラリ23Fは、ボンディングワイヤ5Fが挿通されるストレート孔17Fが中心に形成された略円筒状であり、ワイヤボンディング時には、ストレート孔17Fの先端からボンディングワイヤ5Fが送り出される。
 キャピラリ23Fの先端部には、ストレート孔17Fの長手方向に対して略垂直であり、平面視でストレート孔17Fに同心な円環状のフェイス部18Fと、フェイス部18Fからストレート孔17Fの長手方向に窪むチャンファ部19Fとが形成されている。
 チャンファ部19Fの側面16Fは、フェイス部18Fの内周円とストレート孔17Fの周面とを連接する円錐面状に形成されている。したがって、側面16Fは断面視直線状であり、この実施形態では、その頂角(チャンファ角)が、たとえば、90°とされている。
 そして、各半導体チップ2Fのワイヤボンディングでは、ボンディングワイヤ5Fの先端部(一端部)にFAB(Free Air Ball)を形成する工程(FAB形成工程)、FABを電極パッド9Fに接合する工程(1st接合工程)、FABから延びるボンディングワイヤ5Fを電極リード4Fに接合する工程(2nd接合工程)およびボンディングワイヤ5Fをキャピラリ23Fから切り離す工程(切断工程)がこの順に繰り返される。
 まず、1番目にワイヤボンディングが行なわれる半導体チップ2Fの電極パッド9Fの数や配置パターンが、ワイヤボンダにより認識される(認識工程)。
 次いで、1サイクル目のFAB工程が開始される。具体的には、キャピラリ23Fで保持されたボンディングワイヤ5Fの先端部(一端部)に電流が印加されることにより、先端部に球状のFAB24Fが形成される。印加電流Iは、目標とするFAB24Fの直径Dfに応じて設定される。たとえば、Dw=25μmのときがI=40mAであり、Dw=30μmのときがI=60mAであり、Dw=38μmのときがI=120mAである。電流Iの印加時間tは、目標とするFAB24Fの直径Dfに応じて設定される。たとえば、Dw=25μmのときがt=720μsecであり、Dw=30μmのときがt=830μsecであり、Dw=38μmのときがt=960μsecである。
 1サイクル目のFAB工程では、印加電流Iに印加時間tを乗じた値(I×t)により表されるエネルギが、FAB24Fを形成するための第1エネルギEとして、ボンディングワイヤ5Fに与えられる。
 なお、ワイヤボンダ(図示せず)に供給されるフォーミングガスの流量は、目標とするFAB24Fの直径Dfに応じて、適切な大きさに設定される。フォーミングガスとは、ボンディングワイヤ5Fの酸化を抑制するためのガスであって、たとえば、N、Hを含む。
 次いで、図48Bに示すように、キャピラリ23Fが電極パッド9Fの直上に移動した後、降下し、FAB24Fが電極パッド9Fに接触する。その際、キャピラリ23FからFAB24Fに荷重(図48Bの白抜き矢印)および超音波(図48Bのジグザグ線)が印加される。印加荷重および印加超音波は、本体部51Fの線径Dw、目標とされるベース部54Fの径(DxおよびDy)および厚さ(Tz)に応じて、適切な大きさに設定される。
 これにより、FAB24Fの一部がフェイス部18Fの下方に広がってベース部54Fが形成されるとともに、FAB24Fの残りの部分がストレート孔17F内に押し込まれつつ、チャンファ部19F内に残存して突出部55Fが形成される。こうして、ボンディングワイヤ5Fの一端部がパッド接合部52Fとして電極パッド9Fに接合されて、1st接合が形成される。
 1st接合後、キャピラリ23Fが一定の高さまで上昇し、電極リード4Fの直上に移動する。そして、図48Cに示すように、キャピラリ23Fが再び降下して、ボンディングワイヤ5Fが電極リード4Fに接触する。その際、キャピラリ23Fからボンディングワイヤ5Fに荷重(図48Cの白抜き矢印)および超音波(図48Cのジグザグ線)が印加されることにより、キャピラリ23Fのフェイス部18Fの形状に応じてボンディングワイヤ5Fが変形し、電極リード4Fに接合される(ステッチボンド26Fおよびテイルボンド27Fの形成)ことにより、2nd接合としてのリード接合部53Fが形成される。
 続いて、図48Dに示すように、キャピラリ23Fが上昇し、キャピラリ23Fの先端から一定長のテイルが確保された状態で、ボンディングワイヤ5Fがテイルボンド27Fの位置から引きちぎられる。
 その後は、図48Eに示すように、2サイクル目以降のFAB形成工程(図48A)、1st接合工程(図48B)、2nd接合工程(図48C)および切断工程(図48D)がこの順に繰り返されて、1番目の半導体チップ2Fの全ての電極パッド9Fと電極リード4Fとが、ボンディングワイヤ5Fによって接続される。
 2サイクル目以降のFAB形成工程において、FAB24Fを形成するための第2エネルギEは、たとえば、1サイクル目の第1エネルギEが第2エネルギEの105~115%、好ましくは、108~112%となるように設定される。たとえば、Dw=25μmのとき、ボンディングワイヤ5Fの先端部(一端部)に印加される印加電流I=40mA、印加時間t=792μsecであり、Dw=30μmのときがI=60mA、印加時間t=913μsecであり、Dw=38μmのときがI=120mA、印加時間t=1056μsecである。
 また、ワイヤボンダ(図示せず)に供給されるフォーミングガスの流量は、たとえば、1サイクル目におけるフォーミングガスの流量と同じ大きさに設定される。
 そして、1番目の半導体チップ2Fに対するワイヤボンディング終了後、2番目の半導体チップ2Fの電極パッド9Fの数や配置パターンが、ワイヤボンダにより認識される(認識工程)。次いで、1番目の半導体チップ2Fの場合と同様に、FAB形成工程(図48A)、1st接合工程(図48B)、2nd接合工程(図48C)および切断工程(図48D)がこの順に複数回(複数サイクル)繰り返されることにより、2番目の半導体チップ2Fの全ての電極パッド9Fと電極リード4Fとが、ボンディングワイヤ5Fによって接続される。
 その後は、残りの複数の半導体チップ2F(3番目以降の半導体チップ2F)のそれぞれに対して、認識工程と、FAB形成工程、1st接合工程、2nd接合工程および切断工程が複数回繰り返されるワイヤボンディングとが行なわれる。
 リードフレーム20F上の全ての半導体チップ2Fのワイヤボンディング終了後、図4Dと同様の方法により、水分不透過絶縁膜25Fが形成される。水分不透過絶縁膜25Fの形成後、リードフレーム20Fが成形金型にセットされ、全ての半導体チップ2Fがリードフレーム20Fとともに、樹脂パッケージ6Fにより一括して封止される。そして、樹脂パッケージ6Fから露出するダイパッド3Fの裏面32Fおよび電極リード4Fの裏面42Fに半田めっき層13F,15Fが形成される。最後に、ダイシングソーを用いて、リードフレーム20Fが樹脂パッケージ6Fとともに各半導体装置1Fのサイズに切断されることにより、図44に示す半導体装置1Fの個片が得られる。
 以上のように、上記の方法によれば、各半導体チップ2Fのワイヤボンディングにおいて、1サイクル目のFAB形成工程時にボンディングワイヤ5Fに印加される第1エネルギE(印加電流I×印加時間t)が、2サイクル目以降のFAB形成工程時にボンディングワイヤ5Fに印加される第2エネルギE(印加電流I×印加時間t)よりも高くされる。たとえば、IがIと同じ値に設定され、tがtよりも長くされる。そのため、1サイクル目において、ボンディングワイヤ5Fの周囲の温度環境を安定化させることができる。その結果、1サイクル目において比較的大きなFAB24Fを形成することができる。
 したがって、たとえば、印加時間tが印加時間tの105~115%となるようにワイヤボンダの出力を調整することにより、1サイクル目のFAB24Fの直径Dfと、2サイクル目以降のFAB24Fの直径Dfとをほぼ同じにすることができる。その結果、全サイクルを通してFAB24Fの直径Dfのばらつきを抑制することができる。
 また、各半導体チップ2Fについて、認識工程が終了した後に、FAB形成工程、1st接合工程、2nd接合工程および切断工程が一連の工程で複数回実行されることにより、ワイヤボンディングが行なわれる。そのため、各サイクルで作製されたFAB24Fは、しばらく放置されることなく、速やかに電極パッド9Fに接合される。そのため、FAB24Fの酸化を抑制することができるので、電極パッド9Fに対するボンディングワイヤの接続不良を抑制することができる。
 以上、本発明の第6実施形態について説明したが、この第6実施形態は、以下のように変更されていてもよい。
 たとえば、前述の実施形態では、FAB24Fの接合対象物が電極パッド9Fである場合のみを取り上げたが、FAB24Fの接合対象物は、たとえば、電極リード4Fであってもよいし、また、電極パッド9Fや電極リード4Fなどの上に形成されたスタッドバンプであってもよい。
 また、たとえば、前述の実施形態では、SONタイプの半導体装置を取り上げたが、本発明は、QFN(Quad Flat Non-leaded)、QFP(Quad Flat Package)、SOP(Small Outline Package)などといった他の種類のパッケージタイプの半導体装置に適用することもできる。
 また、前述の実施形態では、ボンディングワイヤ5Fが水分不透過絶縁膜25Fで被覆されている態様を例示したが、前述の第6の課題を解決するための第6の目的を少なくとも達成するのであれば、図49に示すように、水分不透過絶縁膜25Fが設けられていなくてもよい。
 次に、この第6実施形態に関して実験を行なった。なお、本発明は下記の実施例によって限定されるものではない。
<実施例1>
 144本の電極リードを有するリードフレームのダイパッド上に、144個の電極パッドを有する半導体チップをダイボンディングした。
 次いで、線径30μmの銅ボンディングワイヤをキャピラリで保持し、フォーミングガスを0.3L/minで供給しながら、ワイヤの先端部に60mAの電流Iを913μsec(t)印加することにより、FABを作製した(FAB形成工程)。
 次いで、FABを保持したキャピラリを、電極パッドの直上に移動させ、電極パッドに対して一気に降下させて、FABを電極パッドに衝突させた。この際、FABに対して、荷重および超音波を印加した。これにより、ボンディングワイヤをパッド接合部として電極パッドに接合させた(1st接合工程)。
 次いで、キャピラリを上昇させ、電極リードの直上に移動させた後、キャピラリを電極リードに対して一気に降下させることにより、ボンディングワイヤを電極パッドに衝突させた。この際、ボンディングワイヤに対して、荷重および超音波を印加した。これにより、ボンディングワイヤにステッチボンドおよびテイルボンドを形成して、電極リードに接合させた(2nd接合工程)。
 次いで、キャピラリを上昇させ、キャピラリの先端から一定長のテイルを確保した状態で、ボンディングワイヤをテイルボンドの位置から切断した(切断工程)。
 この後、上記したFAB形成工程、1st接合工程、2nd接合工程および切断工程からなるサイクルを14回連続して繰り返すことにより、15個の電極パッドと、15個電極リードとを、ボンディングワイヤにより1対1で接続した。
 なお、2~15サイクル目のFAB形成工程では、ボンディングワイヤの先端部に60mAの電流Iを830μsec(t)印加することにより、FABを作製した。すなわち、1サイクル目では、その印加時間tを2サイクル目の印加時間tの110%とすることにより(913(t)=830(t)×1.1)、2サイクル目の第2エネルギEの1.1倍の第1エネルギEをボンディングワイヤに与えてFABを形成した。
 以上のように形成された各パッド接合部のベース部の径Dx、Dy(XおよびY方向の径)およびベース部の厚さTz(Z方向の高さ)を測定した。測定したDx、DyおよびTzの値を下記表2に示す。また、Dx、DyおよびTzに基づいて、全てのベース部の体積Vの平均に対する、各ベース部の体積Vのばらつきを算出した。結果を表2に示す。
 また、ベース部の径DxおよびDyの分布を、図50(a)に示す。また、ベース部の厚さTzの分布を、図50(b)に示す。なお、XおよびY方向は、半導体チップの表面に沿う複数の方向のうち、互いに直交する任意の2方向であり、Z方向は、XおよびY方向の両方に直交する方向(つまり、半導体チップの表面に垂直な方向)である。また、図50(a)および図50(b)において、◆で示されるプロットが、1サイクル目に形成されたベース部の径または厚さであり、◇で示されるプロットが、2サイクル目以降に形成されたベース部の径または厚さである。
 そして、2サイクル目以降のベース部のDx、DyおよびTzの平均値を算出したところ、径Dx:73.9μm、径Dy:75.2μm、厚さTz:14.9μmであった。これに対し、1サイクル目のベース部のDx、DyおよびTzは、径Dx:74.1μm、径Dy:75.1μm、厚さTz:15.0μmであった。
<比較例1>
 1サイクル目のFAB形成工程での印加電流Iと、2サイクル目以降のFAB形成工程での印加電流Iとを同じにしたことを除いて、実施例1と同様の半導体チップおよびリードフレームを用いて、実施例1と同じ手順および同じ条件によりワイヤボンディングを行なった。
 以上のように形成された各パッド接合部のベース部の径Dx、Dy(XおよびY方向の径)およびベース部の厚さTz(Z方向の高さ)を測定した。測定したDx、DyおよびTzの値を下記表5に示す。また、Dx、DyおよびTzに基づいて、全てのベース部の体積Vの平均に対する、各ベース部の体積Vのばらつきを算出した。結果を表5に示す。
 また、ベース部の径DxおよびDyの分布を、図50(a)に示す。また、ベース部の厚さTzの分布を、図50(b)に示す。図50(a)および図50(b)において、■で示されるプロットが、1サイクル目に形成されたベース部の径または厚さであり、2サイクル目に形成されたベース部の径および厚さは、実施例1と同じである。
 そして、1サイクル目のベース部のDx、DyおよびTzは、径Dx:71.0μm、径Dy:71.5μm、厚さTz:13.5μmであり、実施例1における1サイクル目のベース部の径および厚さよりも小さいことが確認された。
<実施例2>
 48本の電極リードを有するリードフレームおよび48個の電極パッドを有する半導体チップを用いたことを除いて、実施例1と同じ手順および同じ条件によりワイヤボンディングを行なった。
 以上のように形成された各パッド接合部のベース部の径Dx、Dy(XおよびY方向の径)およびベース部の厚さTz(Z方向の高さ)を測定した。測定したDx、DyおよびTzの値を下記表2に示す。また、Dx、DyおよびTzに基づいて、全てのベース部の体積Vの平均に対する、各ベース部の体積Vのばらつきを算出した。結果を表2に示す。
 また、ベース部の径DxおよびDyの分布を、図51(a)に示す。また、ベース部の厚さTzの分布を、図51(b)に示す。図51(a)および図51(b)において、◆で示されるプロットが、1サイクル目に形成されたベース部の径または厚さであり、◇で示されるプロットが、2サイクル目以降に形成されたベース部の径または厚さである。
 そして、2サイクル目以降のベース部のDx、DyおよびTzの平均値を算出したところ、径Dx:75.0μm、径Dy:76.8μm、厚さTz:16.7μmであった。これに対し、1サイクル目のベース部のDx、DyおよびTzは、径Dx:75.2μm、径Dy:77.1μm、厚さTz:16.9μmであった。
<比較例2>
 1サイクル目のFAB形成工程での印加時間tと、2サイクル目以降のFAB形成工程での印加時間tとを同じにしたことを除いて、実施例2と同様の半導体チップおよびリードフレームを用いて、実施例2と同じ手順および同じ条件によりワイヤボンディングを行なった。
 以上のように形成された各パッド接合部のベース部の径Dx、Dy(XおよびY方向の径)およびベース部の厚さTz(Z方向の高さ)を測定した。測定したDx、DyおよびTzの値を下記表5に示す。また、Dx、DyおよびTzに基づいて、全てのベース部の体積Vの平均に対する、各ベース部の体積Vのばらつきを算出した。結果を表5に示す。
 また、ベース部の径DxおよびDyの分布を、図51(a)に示す。また、ベース部の厚さTzの分布を、図51(b)に示す。図51(a)および図51(b)において、■で示されるプロットが、1サイクル目に形成されたベース部の径または厚さであり、2サイクル目に形成されたベース部の径および厚さは、実施例2と同じである。
 そして、1サイクル目のベース部のDx、DyおよびTzは、径Dx:72.0μm、径Dy:72.5μm、厚さTz:14.0μmであり、実施例2における1サイクル目のベース部の径および厚さよりも小さいことが確認された。
<実施例3>
 44本の電極リードを有するリードフレームおよび44個の電極パッドを有する半導体チップを用いたことを除いて、実施例1と同じ手順および同じ条件によりワイヤボンディングを行なった。
 以上のように形成された各パッド接合部のベース部の径Dx、Dy(XおよびY方向の径)およびベース部の厚さTz(Z方向の高さ)を測定した。測定したDx、DyおよびTzの値を下記表3に示す。また、Dx、DyおよびTzに基づいて、全てのベース部の体積Vの平均に対する、各ベース部の体積Vのばらつきを算出した。結果を表3に示す。
 また、ベース部の径DxおよびDyの分布を、図52(a)に示す。また、ベース部の厚さTzの分布を、図52(b)に示す。図52(a)および図52(b)において、◆で示されるプロットが、1サイクル目に形成されたベース部の径または厚さであり、◇で示されるプロットが、2サイクル目以降に形成されたベース部の径または厚さである。
 そして、2サイクル目以降のベース部のDx、DyおよびTzの平均値を算出したところ、径Dx:74.7μm、径Dy:77.3μm、厚さTz:16.5μmであった。これに対し、1サイクル目のベース部のDx、DyおよびTzは、径Dx:74.9μm、径Dy:77.6μm、厚さTz:16.7μmであった。
<比較例3>
 1サイクル目のFAB形成工程での印加時間tと、2サイクル目以降のFAB形成工程での印加時間tとを同じにしたことを除いて、実施例3と同様の半導体チップおよびリードフレームを用いて、実施例3と同じ手順および同じ条件によりワイヤボンディングを行なった。
 以上のように形成された各パッド接合部のベース部の径Dx、Dy(XおよびY方向の径)およびベース部の厚さTz(Z方向の高さ)を測定した。測定したDx、DyおよびTzの値を下記表6に示す。また、Dx、DyおよびTzに基づいて、全てのベース部の体積Vの平均に対する、各ベース部の体積Vのばらつきを算出した。結果を表6に示す。
 また、ベース部の径DxおよびDyの分布を、図52(a)に示す。また、ベース部の厚さTzの分布を、図52(b)に示す。図52(a)および図52(b)において、■で示されるプロットが、1サイクル目に形成されたベース部の径または厚さであり、2サイクル目に形成されたベース部の径および厚さは、実施例3と同じである。
 そして、1サイクル目のベース部のDx、DyおよびTzは、径Dx:71.0μm、径Dy:73.0μm、厚さTz:13.5μmであり、実施例3における1サイクル目のベース部の径および厚さよりも小さいことが確認された。
<実施例4>
 20本の電極リードを有するリードフレームおよび20個の電極パッドを有する半導体チップを用いたことを除いて、実施例1と同じ手順および同じ条件によりワイヤボンディングを行なった。
 以上のように形成された各パッド接合部のベース部の径Dx、Dy(XおよびY方向の径)およびベース部の厚さTz(Z方向の高さ)を測定した。測定したDx、DyおよびTzの値を下記表3に示す。また、Dx、DyおよびTzに基づいて、全てのベース部の体積Vの平均に対する、各ベース部の体積Vのばらつきを算出した。結果を表3に示す。
 また、ベース部の径DxおよびDyの分布を、図53(a)に示す。また、ベース部の厚さTzの分布を、図53(b)に示す。図53(a)および図53(b)において、◆で示されるプロットが、1サイクル目に形成されたベース部の径または厚さであり、◇で示されるプロットが、2サイクル目以降に形成されたベース部の径または厚さである。
 そして、2サイクル目以降のベース部のDx、DyおよびTzの平均値を算出したところ、径Dx:75.2μm、径Dy:77.7μm、厚さTz:17.6μmであった。これに対し、1サイクル目のベース部のDx、DyおよびTzは、径Dx:75.3μm、径Dy:77.9μm、厚さTz:17.8μmであった。
<比較例4>
 1サイクル目のFAB形成工程での印加時間tと、2サイクル目以降のFAB形成工程での印加時間tとを同じにしたことを除いて、実施例4と同様の半導体チップおよびリードフレームを用いて、実施例4と同じ手順および同じ条件によりワイヤボンディングを行なった。
 以上のように形成された各パッド接合部のベース部の径Dx、Dy(XおよびY方向の径)およびベース部の厚さTz(Z方向の高さ)を測定した。測定したDx、DyおよびTzの値を下記表6に示す。また、Dx、DyおよびTzに基づいて、全てのベース部の体積Vの平均に対する、各ベース部の体積Vのばらつきを算出した。結果を表6に示す。
 また、ベース部の径DxおよびDyの分布を、図53(a)に示す。また、ベース部の厚さTzの分布を、図53(b)に示す。図53(a)および図53(b)において、■で示されるプロットが、1サイクル目に形成されたベース部の径または厚さであり、2サイクル目に形成されたベース部の径および厚さは、実施例4と同じである。
 そして、1サイクル目のベース部のDx、DyおよびTzは、径Dx:73.5μm、径Dy:75.0μm、厚さTz:14.5μmであり、実施例4における1サイクル目のベース部の径および厚さよりも小さいことが確認された。
<実施例5>
 20本の電極リードを有するリードフレームおよび20個の電極パッドを有する半導体チップ(実施例4とは異なるチップ)を用いたことを除いて、実施例1と同じ手順および同じ条件によりワイヤボンディングを行なった。
 以上のように形成された各パッド接合部のベース部の径Dx、Dy(XおよびY方向の径)およびベース部の厚さTz(Z方向の高さ)を測定した。測定したDx、DyおよびTzの値を下記表4に示す。また、Dx、DyおよびTzに基づいて、全てのベース部の体積Vの平均に対する、各ベース部の体積Vのばらつきを算出した。結果を表4に示す。
 また、ベース部の径DxおよびDyの分布を、図54(a)に示す。また、ベース部の厚さTzの分布を、図54(b)に示す。図54(a)および図54(b)において、◆で示されるプロットが、1サイクル目に形成されたベース部の径または厚さであり、◇で示されるプロットが、2サイクル目以降に形成されたベース部の径または厚さである。
 そして、2サイクル目以降のベース部のDx、DyおよびTzの平均値を算出したところ径Dx:76.1μm、径Dy:77.8μm、厚さTz:17.7μmであった。これに対し、1サイクル目のベース部のDx、DyおよびTは、径Dx:76.4μm、径Dy:78.0μm、厚さTz:17.9μmであった。
<比較例5>
 1サイクル目のFAB形成工程での印加時間tと、2サイクル目以降のFAB形成工程での印加時間tとを同じにしたことを除いて、実施例5と同様の半導体チップおよびリードフレームを用いて、実施例5と同じ手順および同じ条件によりワイヤボンディングを行なった。
 以上のように形成された各パッド接合部のベース部の径Dx、Dy(XおよびY方向の径)およびベース部の厚さTz(Z方向の高さ)を測定した。測定したDx、DyおよびTzの値を下記表7に示す。また、Dx、DyおよびTzに基づいて、全てのベース部の体積の平均に対する、各ベース部の体積のばらつきを算出した。結果を表7に示す。
 また、ベース部の径DxおよびDyの分布を、図54(a)に示す。また、ベース部の厚さTzの分布を、図54(b)に示す。図54(a)および図54(b)において、■で示されるプロットが、1サイクル目に形成されたベース部の径または厚さであり、2サイクル目に形成されたベース部の径および厚さは、実施例5と同じである。
 そして、1サイクル目のベース部のDx、DyおよびTzは、径Dx:72.0μm、径Dy:74.5μm、厚さTz:15.5μmであり、実施例5における1サイクル目のベース部の径および厚さよりも小さいことが確認された。
Figure JPOXMLDOC01-appb-T000002
Figure JPOXMLDOC01-appb-T000003
Figure JPOXMLDOC01-appb-T000004
Figure JPOXMLDOC01-appb-T000005
Figure JPOXMLDOC01-appb-T000006
Figure JPOXMLDOC01-appb-T000007
<実施例6~9および比較例6>
 44本の電極リードを有するリードフレームおよび44個の電極パッドを有する半導体チップを用いたことを除いて、実施例1と同じ手順および同じ条件によりワイヤボンディングを行なった。なお、実施例6~9および比較例6における、1サイクル目のFAB形成工程での印加エネルギEと、2サイクル目以降のFAB形成工程での印加エネルギEとの関係は、以下のとおりである。
 実施例6:E=E×104(%)/100
 実施例7:E=E×108(%)/100
 実施例8:E=E×112(%)/100
 実施例9:E=E×116(%)/100
 比較例6:E=E×100(%)/100
 実施例6~9および比較例6における1サイクル目に形成されたベース部のXおよびY方向の径、および2サイクル目以降に形成されたベース部のXおよびY方向の径を、図55に示す。なお、2サイクル目以降のベース部の径については、平均値を示している。
 実施例6~9および比較例6における、ベース部の径は以下のとおりである。
 実施例6 X方向Dx:73.0μm Y方向Dy:75.0μm
 実施例7 X方向Dx:75.8μm Y方向Dy:76.8μm
 実施例8 X方向Dx:75.4μm Y方向Dy:78.0μm
 実施例9 X方向Dx:76.5μm Y方向Dy:79.1μm
 比較例6 X方向Dx:72.2μm Y方向Dy:73.4μm
 2サイクル目以降(実施例6~9および比較例6共通)
      X方向Dx:75.2μm Y方向Dy:77.1μm
 以上より、実施例6~9では、1サイクル目のベース部の径が、XおよびY方向のいずれにおいても、2サイクル目以降のベース部の径の±1μm以内の範囲内にあった。一方、比較例6では、1サイクル目のベース部の径が、XおよびY方向のいずれにおいても、2サイクル目以降のベース部の径の±1.5μm以上であった。
<第7実施形態 図56~図68>
 この第7実施形態による開示により、前述の「発明が解決しようとする課題」に記載した課題のほか、下記に示す第7の背景技術に対する第7の課題を解決することもできる。

(1)第7の背景技術 典型的な半導体装置では、半導体チップがダイパッド上に配置され、半導体チップとダイパッドの周囲に配置されたリードとがAu(金)からなるワイヤにより接続されている。具体的には、半導体チップの表面に、Al(アルミニウム)からなるパッドが配置されている。そして、そのパッドの表面とリードの表面との間に、Auからなるワイヤがアーチ状のループを描いて架設されている。
 ワイヤの架設時(ワイヤボンディング時)には、ワイヤボンダのキャピラリに保持されたワイヤの先端にFAB(Free Air Ball)が形成され、そのFABがパッドの表面に当接される。このとき、キャピラリによりFABがパッドに向けて所定の荷重で押圧されるとともに、キャピラリに設けられた超音波振動子に所定の駆動電流が供給され、FABに超音波振動が付与される。その結果、FABがパッドの表面に擦られながら押しつけられ、パッドの表面に対するワイヤの接合が達成される。その後、キャピラリがリードに向けて移動される。そして、ワイヤがリードの表面に押し付けられて、ワイヤに超音波振動が付与されつつ、ワイヤが引きちぎられる。これにより、パッドの表面とリードの表面との間に、ワイヤが架設される。
 キャピラリには、FABとパッドとの接合時にパッドと対向する面であるフェイスの外径(T寸法)が相対的に大きく、キャピラリの中心軸線に対してフェイスに接続される側面のなす角度が相対的に大きいスタンダードタイプキャピラリと、フェイスの外形が相対的に小さく、キャピラリの中心軸線に対してフェイスに接続される側面のなす角度が相対的に小さいボトルネックタイプキャピラリとがある。
(2)第7の課題
 最近、市場で半導体装置の価格競争が激化しており、半導体装置のコストのさらなる低減が要求されている。コスト低減策の1つとして、高価なAuからなるワイヤ(金ワイヤ)から安価なCu(銅)からなるワイヤ(銅ワイヤ)への代替が検討されている。
 しかしながら、銅ワイヤの先端に形成されるFABは、金ワイヤの先端に形成されるFABよりも硬く、変形しにくいため、金ワイヤの先端に形成されるFABと比較して、パッドへの良好な接合を達成可能な条件の設定が困難である。
 金ワイヤの先端に形成されるFABでは、そのサイズが同じであれば、ワイヤボンディングに用いられるキャピラリがスタンダードタイプキャピラリであるかボトルネックタイプキャピラリであるかにかかわらず、同じ大きさの荷重および超音波振動子の駆動電流でパッドに良好に接合する。ところが、銅ワイヤの先端に形成されるFABでは、ワイヤボンディングに用いられるキャピラリがスタンダードタイプキャピラリである場合に、パッドへの良好な接合を達成することができる荷重および超音波振動子の駆動電流が既知であっても、キャピラリがボトルネックタイプに変更されると、その大きさの荷重および超音波振動子の駆動電流では、パッドへの良好な接合を達成することができない。
 すなわち、この第7実施形態に係る発明は、ワイヤボンディングに用いられるキャピラリがスタンダードタイプキャピラリからボトルネックタイプキャピラリに変更されても、FABに加えられる荷重およびキャピラリに設けられた超音波振動子の駆動電流の大きさを簡単に設定することができ、パッドに対する銅ワイヤの良好な接合を達成することができる、ワイヤボンディング方法を提供することを第7の目的としている。
(3)具体的な実施形態の開示
 図56は、本発明の第7実施形態に係る半導体装置の模式的な断面図である。図57は、図56に示す半導体装置の模式的な底面図である。
 半導体装置1Gは、QFN(Quad Flat Non-leaded Package)が適用された半導体装置であり、半導体チップ2Gをダイパッド3G、リード4Gおよび銅ワイヤ5Gとともに樹脂パッケージ6Gで封止した構造を有している。半導体装置1G(樹脂パッケージ6G)の外形は、扁平な直方体形状である。
 本実施形態では、半導体装置1Gの外形は、平面形状が4mm角の正方形状で厚さが0.85mmの6面体であり、以下で挙げる半導体装置1Gの各部の寸法は、半導体装置1Gがその外形寸法を有する場合の一例である。
 半導体チップ2Gは、平面視で2.3mmの正方形状をなしている。半導体チップ2Gの厚さは、0.23mmである。半導体チップ2Gの表面の周縁部には、複数のパッド7Gが配置されている。各パッド7Gは、半導体チップ2Gに作り込まれた回路と電気的に接続されている。半導体チップ2Gの裏面には、Au、Ni(ニッケル)、Ag(銀)などの金属層からなる裏メタル8Gが形成されている。
 ダイパッド3Gおよびリード4Gは、金属薄板(たとえば、銅薄板)を打ち抜くことにより形成される。その金属薄板(ダイパッド3Gおよびリード4G)の厚さは、0.2mmである。ダイパッド3Gおよびリード4Gの表面には、Agからなるめっき層9Gが形成されている。
 ダイパッド3Gは、平面視で2.7mmの正方形状をなし、各側面が半導体装置1Gの側面
と平行をなすように半導体装置1Gの中央部に配置されている。
 ダイパッド3Gの裏面の周縁部には、裏面側からの潰し加工により、その全周にわたって、断面略1/4楕円形状の窪みが形成されている。そして、その窪みには、樹脂パッケージ6Gが入り込んでいる。これにより、ダイパッド3Gの周縁部がその上下から樹脂パッケージ6Gで挟まれ、ダイパッド3Gの樹脂パッケージ6Gからの脱落が防止(抜け止め)されている。
 また、ダイパッド3Gの裏面は、その周縁部(断面略1/4楕円形状に窪んだ部分)を除いて、樹脂パッケージ6Gの裏面から露出している。
 リード4Gは、ダイパッド3Gの各側面と対向する位置に、同数(たとえば、9本)ずつ設けられている。ダイパッド3Gの側面に対向する各位置において、リード4Gは、その対向する側面と直交する方向に延び、当該側面と平行な方向に等間隔を空けて配置されている。リード4Gの長手方向の長さは、0.45mmである。また、ダイパッド3Gとリード4Gとの間の間隔は、0.2mmである。
 リード4Gの裏面のダイパッド3G側の端部には、裏面側からの潰し加工により、断面略1/4楕円形状の窪みが形成されている。そして、その窪みには、樹脂パッケージ6Gが入り込んでいる。これにより、リード4Gのダイパッド3G側の端部がその上下から樹脂パッケージ6Gで挟まれ、リード4Gの樹脂パッケージ6Gからの脱落が防止(抜け止め)されている。
 リード4Gの裏面は、ダイパッド3G側の端部(断面略1/4楕円形状に窪んだ部分)を除いて、樹脂パッケージ6Gの裏面から露出している。また、リード4Gのダイパッド3G側と反対側の側面は、樹脂パッケージ6Gの側面から露出している。
 ダイパッド3Gおよびリード4Gの裏面における樹脂パッケージ6Gから露出する部分には、半田からなるめっき層10Gが形成されている。
 そして、半導体チップ2Gは、パッド7Gが配置されている表面を上方に向けた状態で、その裏面が接合材11Gを介して、ダイパッド3Gの表面(めっき層10G)に接合されている。接合材11Gには、たとえば、半田ペーストが用いられる。接合材11Gの厚さは、0.02mmである。
 なお、半導体チップ2Gとダイパッド3Gとの電気的な接続が不要な場合には、裏メタル8Gが省略されて、半導体チップ2Gの裏面がダイパッド3Gの表面に銀ペーストなどの絶縁性ペーストからなる接合材を介して接合されてもよい。この場合、半導体チップ2Gの平面サイズは、2.3mm角となる。また、ダイパッド3Gの表面上のめっき層9Gが省略されてもよい。
 銅ワイヤ5Gは、たとえば、純度が99.99%以上の銅からなる。銅ワイヤ5Gの一端は、半導体チップ2Gのパッド7Gに接合されている。銅ワイヤ5Gの他端は、リード4Gの表面に接合されている。そして、銅ワイヤ5Gは、半導体チップ2Gとリード4Gとの間に、アーチ状のループを描いて架設されている。この銅ワイヤ5Gのループの頂部と半導体チップ2Gの表面との高低差は、0.16mmである。
 そして、この半導体装置1Gでは、前述の第1実施形態と同様に、半導体チップ2Gの表面全体、ダイパッド3Gの表面および側面全体、リード4Gの表面全体、ならびに銅ワイヤ5G全体が一体的な水分不透過絶縁膜18Gで被覆されている。
 図58は、図56に示す破線で囲まれる部分の拡大図である。
 パッド7Gは、Alを含む金属からなり、半導体チップ2Gの最上層の層間絶縁膜12G上に形成されている。層間絶縁膜12G上には、表面保護膜13Gが形成されている。パッド7Gは、その周縁部が表面保護膜13Gに覆われ、中央部が表面保護膜13Gに形成されたパッド開口14Gを介して露出している。
 銅ワイヤ5Gは、表面保護膜13Gから露出するパッド7Gの中央部に接合されている。銅ワイヤ5Gは、後述するように、その先端にFABが形成され、FABがパッド7Gに押し付けられることにより接合される。このとき、FABが変形することにより、銅ワイヤ5Gにおけるパッド7Gとの接合部分には、鏡餅形状のファーストボール部15Gが形成される。また、ファーストボール部15Gの周囲に、ファーストボール部15Gの下方からパッド7Gの材料が徐々に迫り出すことにより、迫り出し部16Gがパッド7Gの表面から大きく浮き上がらずに形成される。
 たとえば、銅ワイヤ5Gの線径が25μmである場合、ファーストボール部15Gの狙い直径(ファーストボール部15Gの設計上の直径)は、74~76μmであり、ファーストボール部15Gの狙い厚さ(ファーストボール部15Gの設計上の厚さ)は、17~18μmである。
 図59A~図59Dは、本発明の一実施形態に係るワイヤボンディング方法を説明するための模式的な断面図である。
 銅ワイヤ5Gは、ダイパッド3Gおよびリード4Gがそれらを取り囲むフレーム(図示せず)に接続された状態、つまりダイパッド3Gおよびリード4Gがリードフレームをなす状態で、ワイヤボンダにより、半導体チップ2Gとリード4Gとの間に架設される。
 ワイヤボンダには、キャピラリCが備えられている。キャピラリCは、図59Aに示すように、ワイヤ挿通孔41Gが中心軸線上に形成された略円筒形状をなしている。銅ワイヤ5Gは、ワイヤ挿通孔41Gに挿通されて、ワイヤ挿通孔41Gの先端(下端)から送り出される。
 キャピラリCの先端部には、ワイヤ挿通孔41Gの下方に、ワイヤ挿通孔41Gと連通する円錐台形状のチャンファ42Gが形成されている。また、キャピラリCの先端部は、チャンファ42Gの下端縁に連続し、銅ワイヤ5Gとパッド7Gおよびリード4Gとの接合時(ワイヤボンディング時)にパッド7Gおよびリード4Gと対向する面であるフェイス43Gを有している。フェイス43Gは、キャピラリCの中心軸線と直交する平面に対して外側が上がるように緩やかに傾斜している。
 まず、図59Aに示すように、キャピラリCがパッド7Gの直上に移動される。次に、チャンファ42Gに銅ワイヤ5Gの先端が位置する状態で、銅ワイヤ5Gの先端部に電流が印加されることにより、その先端部にFAB44が形成される。電流の値および印加時間は、銅ワイヤ5Gの線径およびFAB44の狙い直径(FAB44の設計上の直径)に応じて適宜設定される。FAB44の一部は、チャンファ42Gからその下方にはみ出ている。
 その後、図59Bに示すように、キャピラリCがパッド7Gに向かって下降され、キャピラリCにより、FAB44がパッド7Gに押し付けられる。このとき、キャピラリCによりFAB44に荷重が加えられるとともに、キャピラリCに設けられた超音波振動子(図示せず)から発振された超音波振動がFAB44に付与される。
 図60は、パッドに対するFABの接合時にFABに加えられる荷重および超音波振動子に印加される駆動電流の時間変化を示すグラフである。
 たとえば、図60に示すように、FAB44がパッド7Gに当接した時刻T1から所定時間(たとえば、3msec)が経過する時刻T2までの間は、キャピラリCからFAB44に相対的に大きい初期荷重P1が加えられる。時刻T2以後は、キャピラリCからFAB44に加えられる荷重が下げられ、FAB44に相対的に小さい荷重P2(たとえば、30g)が加えられる。この荷重P2は、キャピラリCが上昇される時刻T4になるまで加え続けられる。
 なお、初期荷重P1は、パッド7Gに対するファーストボール部15Gの狙い接合面積(パッド7Gに対するファーストボール部15Gの設計上の接合面積)に一定の係数(初期荷重P1の単位がgであり、接合面積の単位がmmである場合、たとえば、28786)を乗じた値に基づいて設定される。本実施形態では、パッド7Gに対するファーストボール部15Gの狙い接合面積を0.00430mmとして、初期荷重P1が130gに設定される。
 キャピラリCとして、スタンダードタイプキャピラリが用いられる場合、超音波振動子には、FAB44がパッド7Gに当接する時刻T1より前から値U1の駆動電流が印加される。駆動電流値U1は、たとえば、15mAである。そして、FAB44がパッド7Gに当接すると、そのときの時刻T1から時刻T3までの間に、超音波振動子に印加される駆動電流の値が値U1から値U2まで一定の変化率で(単調に)上げられる。駆動電流値U2は、たとえば、90mAである。時刻T3以後は、時刻T4になるまで、値U2の駆動電流が超音波振動子に印加し続けられる。
 スタンダードタイプキャピラリは、図61に示すような形状をなし、次のような寸法を有している。チャンファ42Gの下端縁の直径であるCD寸法は、66μm(0.066mm)である。フェイス43Gの外径であるT寸法は、178μm(0.178mm)である。キャピラリCを中心軸線を含む平面で切断した断面(図61に示す断面)において、チャンファ42Gの側面に沿って延びる2本の直線がなす角度であるチャンファ角は、90°である。フェイス43GがキャピラリCの中心軸線と直交する平面に対してなす角度であるフェイス角FAは、8°である。キャピラリCを中心軸線を含む平面で切断した断面において、キャピラリCの側面のフェイス43Gの上端からさらに上方に延びる部分と中心軸線とがなす角度CAは、20°である。
 一方、キャピラリCとして、ボトルネックタイプキャピラリが用いられる場合、図60に示すように、超音波振動子には、FAB44がパッド7Gに当接する時刻T1より前から値U1の1.4倍の値の駆動電流が印加される。そして、FAB44がパッド7Gに当接すると、そのときの時刻T1から時刻T3までの間に、超音波振動子に印加される駆動電流の値が値U1から値U2の1.4倍の値まで一定の変化率で(単調に)上げられる。時刻T3以後は、時刻T4になるまで、値U2の1.4倍の値の駆動電流が超音波振動子に印加し続けられる。
 ボトルネックタイプキャピラリは、図62に示すような形状をなし、次のような寸法を有している。チャンファ42Gの下端縁の直径であるCD寸法は、66μm(0.066mm)である。フェイス43Gの外径であるT寸法は、178μm(0.178mm)である。キャピラリCを中心軸線を含む平面で切断した断面(図62に示す断面)において、チャンファ42Gの側面に沿って延びる2本の直線がなす角度であるチャンファ角は、90°である。フェイス43GがキャピラリCの中心軸線と直交する平面に対してなす角度であるフェイス角FAは、8°である。キャピラリCを中心軸線を含む平面で切断した断面において、キャピラリCの側面のフェイス43Gの上端からさらに上方に延びる部分と中心軸線とがなす角度CAは、10°である。
 その結果、FAB44がキャピラリCのチャンファ42Gおよびフェイス43Gの形状に沿って変形し、図58に示すように、パッド7G上に、鏡餅形状のファーストボール部15Gが形成されるとともに、その周囲に迫り出し部16Gが形成される。これにより、パッド7Gに対する銅ワイヤ5Gの接合(ファーストボンディング)が達成される。
 時刻T1から予め定める接合時間が経過し、時刻T4になると、キャピラリCがパッド7Gの上方に離間される。その後、キャピラリCは、リード4Gの表面に向けて斜め下方に移動される。そして、図59Cに示すように、超音波振動子に駆動電流が印加され、キャピラリCに超音波振動が付与されつつ、キャピラリCにより、銅ワイヤ5Gがリード4Gの表面に押し付けられ、さらに引きちぎられる。これにより、リード4Gの表面上に、銅ワイヤ5Gの他端部からなる側面視楔状のステッチ部が形成され、銅ワイヤのリード4Gに対する接合(セカンドボンディング)が達成される。
 その後は、他のパッド7Gおよびこれに対応するリード4Gを対象として、図59A~図59Cに示す工程が行われる。そして、図59A~図59Cに示す工程が繰り返されることにより、図59Dに示すように、半導体チップ2Gのすべてのパッド7Gとリード4Gとの間に銅ワイヤ5Gが架設される。全てのワイヤボンディング終了後、図4Dと同様の方法により、水分不透過絶縁膜18Gが形成される。
 以上のように、銅ワイヤ5Gの先端に形成されたFAB44がパッド7Gに当接した後、キャピラリCによりFAB44に荷重が加えられる。また、キャピラリCに設けられた超音波振動子に駆動電流が印加される。そのため、荷重によりFAB44が変形しつつ、超音波振動子から伝搬する超音波振動によりFAB44がパッド7Gに擦りつけられる。その結果、FAB44とパッド7Gとの接合が達成される。
 そして、キャピラリCとしてボトルネックタイプキャピラリが用いられる場合には、超音波振動子に印加される駆動電流の値が、キャピラリCとしてスタンダードタイプキャピラリが用いられる場合における駆動電流の値U1,U2の1.4倍の値に設定される。これにより、キャピラリCがスタンダードタイプキャピラリからボトルネックタイプキャピラリに変更されても、荷重および超音波振動子の駆動電流の大きさが簡単かつ適切に設定され、パッド7Gに対する銅ワイヤ5Gの良好な接合を達成することができる。
 FAB44のパッド7Gへの当接後は、超音波振動子に印加される駆動電流の値が一定の変化率で漸増される。その一方で、FAB44に荷重が加えられることにより、FAB44が押し潰されるように変形し、FAB44とパッド7Gとの当接部分の面積が漸増する。これにより、超音波振動子からFAB44に伝搬する超音波振動のエネルギーが漸増し、また、パッド7Gに擦りつけられるFAB44の面積が漸増する。その結果、ファーストボール部15Gの中央部の下方において、FAB44に伝搬する超音波振動のエネルギーの急増によるダメージがパッド7Gおよびパッド7Gの下層に生じることを抑制しつつ、ファーストボール部15Gのパッド7Gとの接合面の周縁部までパッド7Gに良好に接合された状態を得ることができる。
 また、FAB44のパッド7Gへの当接前から超音波振動子に駆動電流が印加されている。そのため、FAB44がパッド7Gに当接した瞬間から、FAB44とパッド7Gとの当接部分に超音波振動が伝搬し、その当接部分がパッド7Gに擦りつけられる。その結果、ファーストボール部15Gのパッド7Gとの接合面の中央部(FAB44とパッド7Gとが初めて当接する部分)がパッド7Gに良好に接合された状態を得ることができる。
<接合状態確認試験>
1.試験1
 キャピラリCとして、図61に示すスタンダードタイプキャピラリを用いた。キャピラリCをパッド7Gの上方に配置し、線径30μmの銅ワイヤ5Gの先端に62μmのFAB44を形成した。そして、キャピラリCをパッド7Gに向けて下降させて、FAB44をパッド7Gに押し付け、パッド7G上にファーストボール部15Gを形成した。ファーストボール部15Gの狙い直径は、76μmであり、ファーストボール部15Gの狙い厚さは、18μmである。
 このとき、FAB44のパッド7Gへの当接後の3msecの間、キャピラリCによりFAB44に130gの初期荷重を加え、その3msecが経過した時点で、FAB44に加わる荷重を30gに下げて、FAB44に30gの荷重が加えられた状態を9msecにわたって保持した。その後、キャピラリCを上昇させた。
 また、FAB44のパッド7Gへの当接前から、キャピラリCに設けられた超音波振動子に15mAの駆動電流を印加し、FAB44がパッド7Gに当接した後、超音波振動子に印加される駆動電流の値を3.6msecの間に15mAから90mAまで一定の変化率で上昇させて、超音波振動子に90mAの駆動電流が印加されている状態をキャピラリが上昇されるまでの8.4msecにわたって保持した。
 ファーストボール部15Gの近傍をSEM(Scanning Electron Microscope:走査型電子顕微鏡)により撮像して得られたSEM画像を図63に示す。
2.試験2
 キャピラリCとして、図62に示すボトルネックタイプキャピラリを用いた。キャピラリCをパッド7Gの上方に配置し、線径30μmの銅ワイヤ5Gの先端に59μmのFAB44を形成した。そして、キャピラリCをパッド7Gに向けて下降させて、FAB44をパッド7Gに押し付け、パッド7G上にファーストボール部15Gを形成した。ファーストボール部15Gの狙い直径は、74μmであり、ファーストボール部15Gの狙い厚さは、17μmである。
 このとき、FAB44のパッド7Gへの当接後の3msecの間、キャピラリCによりFAB44に130gの初期荷重を加え、その3msecが経過した時点で、FAB44に加わる荷重を30gに下げて、FAB44に30gの荷重が加えられた状態を9msecにわたって保持した。その後、キャピラリCを上昇させた。
 また、FAB44のパッド7Gへの当接前から、キャピラリCに設けられた超音波振動子に18mA(15mA×1.2)の駆動電流を印加し、FAB44がパッド7Gに当接した後、超音波振動子に印加される駆動電流の値を3.6msecの間に18mAから108mA(90mA×1.2)まで一定の変化率で上昇させて、超音波振動子に108mAの駆動電流が印加されている状態をキャピラリが上昇されるまでの8.4msecにわたって保持した。
 ファーストボール部15Gの近傍のSEM画像を図64に示す。
3.試験3
 キャピラリCとして、図62に示すボトルネックタイプキャピラリを用いた。キャピラリCをパッド7Gの上方に配置し、線径30μmの銅ワイヤ5Gの先端に59μmのFAB44を形成した。そして、キャピラリCをパッド7Gに向けて下降させて、FAB44をパッド7Gに押し付け、パッド7G上にファーストボール部15Gを形成した。ファーストボール部15Gの狙い直径は、74μmであり、ファーストボール部15Gの狙い厚さは、17μmである。
 このとき、FAB44のパッド7Gへの当接後の3msecの間、キャピラリCによりFAB44に130gの初期荷重を加え、その3msecが経過した時点で、FAB44に加わる荷重を30gに下げて、FAB44に30gの荷重が加えられた状態を9msecにわたって保持した。その後、キャピラリCを上昇させた。
 また、FAB44のパッド7Gへの当接前から、キャピラリCに設けられた超音波振動子に19.5mA(15mA×1.3)の駆動電流を印加し、FAB44がパッド7Gに当接した後、超音波振動子に印加される駆動電流の値を3.6msecの間に19.5mAから117mA(90mA×1.3)まで一定の変化率で上昇させて、超音波振動子に117mAの駆動電流が印加されている状態をキャピラリが上昇されるまでの8.4msecにわたって保持した。
 ファーストボール部15Gの近傍のSEM画像を図65に示す。
4.試験4
 キャピラリCとして、図62に示すボトルネックタイプキャピラリを用いた。キャピラリCをパッド7Gの上方に配置し、線径30μmの銅ワイヤ5Gの先端に59μmのFAB44を形成した。そして、キャピラリCをパッド7Gに向けて下降させて、FAB44をパッド7Gに押し付け、パッド7G上にファーストボール部15Gを形成した。ファーストボール部15Gの狙い直径は、74μmであり、ファーストボール部15Gの狙い厚さは、17μmである。
 このとき、FAB44のパッド7Gへの当接後の3msecの間、キャピラリCによりFAB44に130gの初期荷重を加え、その3msecが経過した時点で、FAB44に加わる荷重を30gに下げて、FAB44に30gの荷重が加えられた状態を9msecにわたって保持した。その後、キャピラリCを上昇させた。
 また、FAB44のパッド7Gへの当接前から、キャピラリCに設けられた超音波振動子に21mA(15mA×1.4)の駆動電流を印加し、FAB44がパッド7Gに当接した後、超音波振動子に印加される駆動電流の値を3.6msecの間に21mAから126mA(90mA×1.4)まで一定の変化率で上昇させて、超音波振動子に126mAの駆動電流が印加されている状態をキャピラリが上昇されるまでの8.4msecにわたって保持した。
 ファーストボール部15Gの近傍のSEM画像を図66に示す。
5.試験5
 キャピラリCとして、図62に示すボトルネックタイプキャピラリを用いた。キャピラリCをパッド7Gの上方に配置し、線径30μmの銅ワイヤ5Gの先端に59μmのFAB44を形成した。そして、キャピラリCをパッド7Gに向けて下降させて、FAB44をパッド7Gに押し付け、パッド7G上にファーストボール部15Gを形成した。ファーストボール部15Gの狙い直径は、74μmであり、ファーストボール部15Gの狙い厚さは、17μmである。
 このとき、FAB44のパッド7Gへの当接後の3msecの間、キャピラリCによりFAB44に130gの初期荷重を加え、その3msecが経過した時点で、FAB44に加わる荷重を30gに下げて、FAB44に30gの荷重が加えられた状態を9msecにわたって保持した。その後、キャピラリCを上昇させた。
 また、FAB44のパッド7Gへの当接前から、キャピラリCに設けられた超音波振動子に22.5mA(15mA×1.5)の駆動電流を印加し、FAB44がパッド7Gに当接した後、超音波振動子に印加される駆動電流の値を3.6msecの間に22.5mAから135mA(90mA×1.5)まで一定の変化率で上昇させて、超音波振動子に135mAの駆動電流が印加されている状態をキャピラリが上昇されるまでの8.4msecにわたって保持した。
 ファーストボール部15Gの近傍のSEM画像を図67に示す。
6.試験1~5の比較
 試験1~5のいずれの場合も、ほぼ狙い通りの直径および厚さを有するファーストボール部15Gが形成された。
 試験1のSEM画像を見ると、ファーストボール部15Gの周囲に、迫り出し部16Gがパッド7Gの表面から浮き上がらない状態である程度の大きさで迫り出していることが判る。
 試験1のSEM画像と試験2のSEM画像とを見比べると、試験2の迫り出し部16Gの大きさが試験1の迫り出し部16Gの大きさよりも小さいことが判る。
 試験1のSEM画像と試験3~5のSEM画像とを見比べると、試験1の迫り出し部16Gの大きさと試験3~5の迫り出し部16Gの大きさとほぼ同じであり、試験1の迫り出し部16Gの形状と試験4の迫り出し部16Gの形状とがとくに近いことが判る。
 よって、試験1~5の結果から、キャピラリCとしてボトルネックタイプキャピラリを用いる場合には、超音波振動子に印加される駆動電流の値を、キャピラリCとしてスタンダードタイプキャピラリを用いる場合における駆動電流の値の1.3~1.5倍の値に設定すれば、キャピラリCとしてスタンダードタイプキャピラリを用いる場合と近いFAB44とパッド7Gとの接合状態を得ることができることが確認された。また、キャピラリCとしてボトルネックタイプキャピラリを用いる場合には、超音波振動子に印加される駆動電流の値を、キャピラリCとしてスタンダードタイプキャピラリを用いる場合における駆動電流の値の1.4倍の値に設定すれば、キャピラリCとしてスタンダードタイプキャピラリを用いる場合とほぼ同様なFAB44とパッド7Gとの接合状態を得ることができることが確認された。
 以上、本発明の第7実施形態について説明したが、この第7実施形態は、以下のように変更されていてもよい。
 たとえば、半導体装置1Gでは、QFNが適用されているが、本発明は、SON(Small Outlined Non-leaded Package)など、他の種類のノンリードパッケージが適用された半導体装置の製造に適用することもできる。
 また、リードの端面と樹脂パッケージの側面とが面一に形成された、いわゆるシンギュレーションタイプに限らず、リードが樹脂パッケージの側面から突出するリードカットタイプのノンリードパッケージが適用された半導体装置の製造に本発明を適用することもできる。
 さらに、ノンリードパッケージに限らず、QFP(Quad Flat Package)など、樹脂パッケージからリードが突出することによるアウターリードを有するパッケージが適用された半導体装置の製造に本発明を適用することもできる。
 また、前述の実施形態では、銅ワイヤ5Gが水分不透過絶縁膜18Gで被覆されている態様を例示したが、前述の第7の課題を解決するための第7の目的を少なくとも達成するのであれば、図68に示すように、水分不透過絶縁膜18Gが設けられていなくてもよい。
<第8実施形態 図69~図73>
 この第8実施形態による開示により、前述の「発明が解決しようとする課題」に記載した課題のほか、下記に示す第8の背景技術に対する第8の課題を解決することもできる。

(1)第8の背景技術 典型的な半導体装置では、半導体チップがダイパッド上に配置され、半導体チップとダイパッドの周囲に配置されたリードとがAu(金)からなるワイヤ(金ワイヤ)により接続されている。具体的には、半導体チップの表面に、Al(アルミニウム)からなるパッドが配置されている。そして、そのパッドの表面とリードの表面との間に、金ワイヤがアーチ状のループを描いて架設されている。
 最近、市場で半導体装置の価格競争が激化しており、半導体装置のコストのさらなる低減が要求されている。コスト低減策の1つとして、高価な金ワイヤから安価なCu(銅)からなるワイヤ(銅ワイヤ)への代替が検討されている。
(2)第8の課題
 しかしながら、現在のところ、金ワイヤから銅ワイヤへの積極的な代替には至っていない。なぜなら、銅ワイヤ自体も酸化しやすいが、とくに銅ワイヤにおけるパッドとの接合部(ファーストボール部)が酸化しやすいため、半導体チップや銅ワイヤを樹脂パッケージで封止した後の耐湿性試験(たとえば、超加速寿命試験(HAST:Highly Accelerated Stress Test)や飽和蒸気加圧試験(PCT:Pressure Cooker Test)など)において、接合部が酸化し、接合部のパッドからの剥がれ(ファーストオープン)を生じる場合があるからである。
 すなわち、この第8実施形態に係る発明は、銅ワイヤにおけるパッドとの接合部が酸化しにくく、その酸化に起因する接合部のパッドからの剥がれの発生を防止することができる、半導体装置を提供することを第8の目的としている。
(3)具体的な実施形態の開示
 図69は、本発明の第8実施形態に係る半導体装置の模式的な断面図である。
 半導体装置1Hは、QFN(Quad Flat Non-leaded Package)が適用された半導体装置であり、半導体チップ2Hをダイパッド3H、リード4Hおよび銅ワイヤ5Hとともに樹脂パッケージ6Hで封止した構造を有している。半導体装置1H(樹脂パッケージ6H)の外形は、扁平な直方体形状である。
 本実施形態では、半導体装置1Hの外形は、平面形状が4mm角の正方形状で厚さが0.85mmの6面体であり、以下で挙げる半導体装置1Hの各部の寸法は、半導体装置1Hがその外形寸法を有する場合の一例である。
 半導体チップ2Hは、平面視で2.3mmの正方形状をなしている。半導体チップ2Hの厚さは、0.23mmである。半導体チップ2Hの裏面には、Au、Ni(ニッケル)、Ag(銀)などの金属層からなる裏メタル7Hが形成されている。
 ダイパッド3Hおよびリード4Hは、金属薄板(たとえば、銅薄板)を打ち抜くことにより形成される。その金属薄板(ダイパッド3Hおよびリード4H)の厚さは、0.2mmである。ダイパッド3Hおよびリード4Hの表面には、Agからなるめっき層8Hが形成されている。
 ダイパッド3Hは、平面視で2.7mmの正方形状をなし、各側面が半導体装置1Hの側面と平行をなすように半導体装置1Hの中央部に配置されている。
 ダイパッド3Hの裏面の周縁部には、裏面側からの潰し加工により、その全周にわたって、断面略1/4楕円形状の窪みが形成されている。そして、その窪みには、樹脂パッケージ6Hが入り込んでいる。これにより、ダイパッド3Hの周縁部がその上下から樹脂パッケージ6Hで挟まれ、ダイパッド3Hの樹脂パッケージ6Hからの脱落が防止(抜け止め)されている。
 また、ダイパッド3Hの裏面は、その周縁部(断面略1/4楕円形状に窪んだ部分)を除いて、樹脂パッケージ6Hの裏面から露出している。
 リード4Hは、ダイパッド3Hの各側面と対向する位置に、同数(たとえば、9本)ずつ設けられている。ダイパッド3Hの側面に対向する各位置において、リード4Hは、その対向する側面と直交する方向に延び、当該側面と平行な方向に等間隔を空けて配置されている。リード4Hの長手方向の長さは、0.45mmである。また、ダイパッド3Hとリード4Hとの間の間隔は、0.2mmである。
 リード4Hの裏面のダイパッド3H側の端部には、裏面側からの潰し加工により、断面略1/4楕円形状の窪みが形成されている。そして、その窪みには、樹脂パッケージ6Hが入り込んでいる。これにより、リード4Hのダイパッド3H側の端部がその上下から樹脂パッケージ6Hで挟まれ、リード4Hの樹脂パッケージ6Hからの脱落が防止(抜け止め)されている。
 リード4Hの裏面は、ダイパッド3H側の端部(断面略1/4楕円形状に窪んだ部分)を除いて、樹脂パッケージ6Hの裏面から露出している。また、リード4Hのダイパッド3H側と反対側の側面は、樹脂パッケージ6Hの側面から露出している。
 ダイパッド3Hおよびリード4Hの裏面における樹脂パッケージ6Hから露出する部分には、半田からなるめっき層9Hが形成されている。
 そして、半導体チップ2Hは、表面を上方に向けた状態で、その裏面が接合材10Hを介して、ダイパッド3Hの表面(めっき層9H)に接合されている。接合材10Hには、たとえば、半田ペーストが用いられる。接合材10Hの厚さは、0.02mmである。
 なお、半導体チップ2Hとダイパッド3Hとの電気的な接続が不要な場合には、裏メタル7Hが省略されて、半導体チップ2Hの裏面がダイパッド3Hの表面に銀ペーストなどの絶縁性ペーストからなる接合材を介して接合されてもよい。この場合、半導体チップ2Hの平面サイズは、2.3mm角となる。また、ダイパッド3Hの表面上のめっき層8Hが省略されてもよい。
 銅ワイヤ5Hの一端は、半導体チップ2Hの表面に接合されている。銅ワイヤ5Hの他端は、リード4Hの表面に接合されている。そして、銅ワイヤ5Hは、半導体チップ2Hとリード4Hとの間に、アーチ状のループを描いて架設されている。この銅ワイヤ5Hのループの頂部と半導体チップ2Hの表面との高低差は、0.16mmである。
 そして、この半導体装置1Hでは、前述の第1実施形態と同様に、半導体チップ2Hの表面全体、ダイパッド3Hの表面および側面全体、リード4Hの表面全体、ならびに銅ワイヤ5H全体が一体的な水分不透過絶縁膜18Hで被覆されている。
 図70は、パッドおよび銅ワイヤにおけるパッドとの接合部の模式的な断面図である。
 半導体チップ2Hは、シリコン基板などの半導体基板(図示せず)を備えている。半導体基板上には、複数の層間絶縁膜21H,22Hが積層されている。最上層の層間絶縁膜21Hとその下層の層間絶縁膜22Hとの間には、複数の配線23Hが形成されている。配線23Hは、Alを含む金属からなる。
 層間絶縁膜21Hには、半導体チップ2Hの表面の周縁部において、各配線23Hの一部を露出させる開口24Hが形成されている。そして、配線23Hの開口24Hを介して露出する部分上に、パッド25Hが形成されている。パッド25Hは、Znからなり、スパッタにより形成される。パッド25Hは、開口24H内を埋め尽くし、その周縁部が層間絶縁膜21H上に乗り上げている。パッド25Hの厚さは、層間絶縁膜21H上で7000~28000Å(0.7~2.8μm)である。
 配線23Hとパッド25Hとの間には、バリア膜26Hが形成されている。バリア膜26Hは、TiからなるTi層およびTiNからなるTiN層を配線23H側からこの順に積層した構造を有している。
 なお、図70では、1つの配線23H、開口24Hおよびパッド25Hのみが示されている。
 半導体チップ2Hの最表面には、表面保護膜27Hが形成されている。表面保護膜27Hは、たとえば、窒化シリコン(SiN)からなる。表面保護膜27Hには、パッド25Hと対向する位置に、パッド25Hの表面の中央部を露出させるためのパッド開口28Hが形成されている。
 銅ワイヤ5Hは、たとえば、純度が99.99%以上のCuからなる。銅ワイヤ5Hは、表面保護膜27Hから露出するパッド25Hの中央部に接合されている。銅ワイヤ5Hは、その先端にFABが形成され、FABがパッド25Hに押し付けられることにより接合される。このとき、FABが変形することにより、銅ワイヤ5Hにおけるパッド25Hとの接合部(ファーストボール部)29が鏡餅形状となる。そして、樹脂パッケージ6Hの形成後の熱エージング時に、少なくとも接合部29Hの下部およびパッド25Hにおける接合部29Hと対向する部分(図70に破線で囲まれる部分)において、銅ワイヤ5Hに含まれるCuとパッド25Hに含まれるZnとが共晶結合し、CuとZnとの合金(黄銅)が形成される。熱エージングは、樹脂パッケージ6Hを安定化させるための処理であり、半導体装置1Hを一定温度下に一定時間にわたって放置する処理である。
 なお、パッド25Hおよび接合部29Hの全体がZn-Cu合金化する場合がある。たとえば、熱エージングが175℃の温度下で6時間にわたって行われると、パッド25Hの最大厚さ(配線23H上での厚さ)が10μmであっても、パッド25Hおよび接合部29Hの全体がZn-Cu合金化する。
 以上のように、銅ワイヤ5Hの接合部29HがZn-Cu合金からなる。そのため、接合部29Hが酸化しにくい。よって、酸化に起因する接合部29Hのパッド25Hからの剥がれの発生を防止することができる。
 また、配線23Hとパッド25Hとの間には、TiからなるTi層およびTiNからなるTiN層を配線23H側からこの順に積層した構造を有するバリア膜26Hが介在されている。このバリア膜26Hが介在されていることにより、配線23Hに含まれるAlとパッド25Hに含まれるZnとの共晶結合を防止することができる。
 図71は、他の構造に係るパッドおよび銅ワイヤにおけるパッドとの接合部の模式的な断面図である。図71において、図70に示す各部に相当する部分には、それらの各部に付した参照符号と同一の参照符号を付している。そして、以下では、図71に示す構造について、図70に示す構造との相違点を中心に説明し、図70に示す各部と同一の参照符号を付した部分についての説明を省略する。
 配線23Hの開口24Hを介して露出する部分上に、パッド31Hが形成されている。パッド31Hは、パッド本体部32Hと、パッド本体部32Hの表面に形成されたZn層33Hとを備えている。
 パッド本体部32Hは、Alからなり、電解めっきにより形成される。パッド本体部32Hは、開口24H内を埋め尽くし、その周縁部が層間絶縁膜21H上に乗り上げている。パッド本体部32Hの厚さは、層間絶縁膜21H上で7000~28000Å(0.7~2.8μm)である。また、パッド本体部32Hは、配線23Hに直に接触している。
 Zn層33Hは、Znからなり、無電解めっきにより形成される。Zn層33Hは、表面保護膜27Hに形成されたパッド開口28H内に、パッド本体部32Hのパッド開口28Hから露出する部分を被覆するように形成されている。
 パッド本体部32HとZn層33Hとの間には、バリア膜34Hが形成されている。バリア膜34Hは、TiからなるTi層およびTiNからなるTiN層をパッド本体部32H側からこの順に積層した構造を有している。
 銅ワイヤ5Hは、たとえば、純度が99.99%以上のCuからなる。銅ワイヤ5Hは、表面保護膜27Hから露出するパッド31H(Zn層33H)の中央部に接合されている。銅ワイヤ5Hは、その先端にFABが形成され、FABがパッド31Hに押し付けられることにより接合される。このとき、FABが変形することにより、銅ワイヤ5Hにおけるパッド31Hとの接合部(ファーストボール部)29が鏡餅形状となる。そして、樹脂パッケージ6Hの形成後の熱エージング時に、少なくとも接合部29Hの下部およびパッド31HのZn層33Hにおける接合部29Hと対向する部分(図71に破線で囲まれる部分)において、銅ワイヤ5Hに含まれるCuとZn層33Hに含まれるZnとが共晶結合し、CuとZnとの合金(黄銅)が形成される。
 なお、Zn層33Hおよび接合部29Hの全体がZn-Cu合金化する場合がある。
 この構造においても、銅ワイヤ5Hの接合部29HがZn-Cu合金からなる。そのため、接合部29Hが酸化しにくい。よって、酸化に起因する接合部29Hのパッド31Hからの剥がれの発生を防止することができる。
 また、パッド31Hのパッド本体部32HとZn層33Hとの間には、TiからなるTi層およびTiNからなるTiN層をパッド本体部32H側からこの順に積層した構造を有するバリア膜34Hが介在されている。このバリア膜34Hが介在されていることにより、パッド本体部32Hに含まれるAlとZn層33Hに含まれるZnとの共晶結合を防止することができる。
 図72は、さらに他の構造に係るパッドおよび銅ワイヤにおけるパッドとの接合部の模式的な断面図である。図72において、図70に示す各部に相当する部分には、それらの各部に付した参照符号と同一の参照符号を付している。そして、以下では、図72に示す構造について、図70に示す構造との相違点を中心に説明し、図70に示す各部と同一の参照符号を付した部分についての説明を省略する。
 配線23Hの開口24Hを介して露出する部分上に、パッド41Hが形成されている。パッド41Hは、Alからなり、電解めっきにより形成される。パッド41Hは、開口24H内を埋め尽くし、その周縁部が層間絶縁膜21H上に乗り上げている。パッド41Hの厚さは、層間絶縁膜21H上で7000~28000Å(0.7~2.8μm)である。また、パッド41Hは、配線23Hに直に接触している。
 銅ワイヤ5Hは、たとえば、その全体がCuとZnとの合金(黄銅)からなる。銅ワイヤ5Hは、表面保護膜27Hから露出するパッド41Hの中央部に接合されている。銅ワイヤ5Hは、その先端にFABが形成され、FABがパッド41Hに押し付けられることにより接合される。このとき、FABが変形することにより、銅ワイヤ5Hにおけるパッド41Hとの接合部(ファーストボール部)29が鏡餅形状となる。
 この構造においても、銅ワイヤ5Hの接合部29HがZn-Cu合金からなる。そのため、接合部29Hが酸化しにくい。よって、酸化に起因する接合部29Hのパッド31Hからの剥がれの発生を防止することができる。
 以上、本発明の第8実施形態について説明したが、この第8実施形態は、以下のように変更されていてもよい。
 たとえば、図70,71に示す構造において、銅ワイヤ5Hの一例として、純度が99.99%以上のCuからなるものを挙げたが、銅ワイヤ5Hとして、それよりも低い純度のものが用いられてもよい。また、銅ワイヤ5Hとして、その全体がCuとZnとの合金からなるものが用いられてもよい。
 また、前述の実施形態では、銅ワイヤ5Hが水分不透過絶縁膜18Hで被覆されている態様を例示したが、前述の第8の課題を解決するための第8の目的を少なくとも達成するのであれば、図73に示すように、水分不透過絶縁膜18Hが設けられていなくてもよい。
<第9実施形態 図74~図82>
 この第9実施形態による開示により、前述の「発明が解決しようとする課題」に記載した課題のほか、下記に示す第9の背景技術に対する第9の課題を解決することもできる。

(1)第9の背景技術 樹脂封止型の半導体装置は、半導体チップをリードフレームとともに樹脂パッケージで封止した構造を有している。リードフレームは、金属薄板を打ち抜くことにより形成され、ダイパッドと、このダイパッドの周囲に配置される複数のリードとを備えている。半導体チップは、ダイパッドの上面にダイボンディングされており、その表面と各リードとの間に架設されるボンディングワイヤにより、各リードと電気的に接続されている。
 半導体装置の動作時には、半導体チップが発熱する。そして、半導体チップからの発熱は、半導体チップと樹脂パッケージとの接触部分から樹脂パッケージに伝達されるとともに、ダイパッドおよびリードに伝達され、ダイパッドおよびリードと樹脂パッケージとの接触部分から樹脂パッケージへと伝達される。このようにして樹脂パッケージに伝達された半導体チップからの発熱は、樹脂パッケージの表面から放熱される。
 半導体チップの発熱量が樹脂パッケージからの放熱量を上回ると、半導体装置が過熱状態となるおそれがある。そのため、従来から、放熱性の向上を図るべく、樹脂パッケージの材料の改良がなされている。
(2)第9の課題
 しかしながら、樹脂パッケージの材料の改良による放熱性の向上には限界がある。とくに、パワー系デバイスが作り込まれた半導体チップでは、半導体チップからの発熱量が大きく、放熱性のさらなる向上が求められている。
 すなわち、この第9実施形態に係る発明は、放熱性のさらなる向上を図ることができる、半導体装置を提供することを第9の目的としている。
(3)具体的な実施形態の開示
 図74は、本発明の第9実施形態に係る半導体装置の模式的な断面図である。図75は、図74に示す半導体装置の模式的な平面図であり、樹脂パッケージの図示を省略した状態を示す。
 半導体装置1Iは、半導体チップ2Iをリードフレーム3Iとともに樹脂パッケージ4Iで封止した構造を有している。樹脂パッケージ4Iは、平面視四角形状に形成されている。
 リードフレーム3Iは、半導体装置1Iの中央部に配置されるダイパッド5Iと、ダイパッド5Iの周囲に配置される複数(この実施形態では、10本)のリード6Iとを備えている。リードフレーム3Iは、たとえば、銅(Cu)薄板を打ち抜き加工およびプレス加工することにより形成される。
 ダイパッド5Iは、平面視でその中心が樹脂パッケージ4Iの中心と重なり、樹脂パッケージ4Iの各辺に対して平行に延びる4辺を有する平面視四角形状の中央部7Iと、中央部7Iの4辺のうちの互いに対向する2辺から樹脂パッケージ4Iの側面に向けて延びる平面視四角形状の吊り部8Iとを一体的に備えている。
 リード6Iは、ダイパッド5Iの中央部7Iに対して、吊り部8Iが延びる方向(以下、「延出方向」という。)と直交する方向の両側に、5つずつ等間隔で配置されている。
 各リード6Iは、樹脂パッケージ4Iの側面を貫通しており、その樹脂パッケージ4Iに封止された部分が、後述するボンディングワイヤ13Iが接続されるインナーリード部をなし、樹脂パッケージ4Iから露出した部分が、半導体装置1Iが実装される基板との接続のためのアウターリード部をなしている。
 ダイパッド5Iの上面および各リード6Iにおけるインナーリード部の上面には、銀(Ag)めっき処理が施されることにより、銀薄膜9I,47Iが被着されている。
 半導体チップ2Iは、素子形成面である表面を上方に向けた状態で、その裏面がペースト状の半田接合剤10Iを介してダイパッド5Iに接合(ダイボンディング)されている。半導体チップ2Iの表面は、表面保護膜11Iで覆われている。また、半導体チップ2Iの表面には、表面保護膜11Iが選択的に除去されることにより、10個のパッド12Iが形成されている。
 各パッド12Iは、平面視四角形状に形成され、半導体チップ2Iにおいて、ダイパッド5Iにおけるリード6Iと対向する辺と平行に延びる2辺の縁部に沿って5つずつ設けられている。
 各パッド12Iには、ボンディングワイヤ13Iの一端が接合されている。各ボンディングワイヤ13Iの他端は、パッド12Iに対応するリード6Iの上面にそれぞれ接合されている。これにより、半導体チップ2Iは、ボンディングワイヤ13Iを介して、リード6Iと電気的に接続されている。
 そして、この半導体装置1Iでは、前述の第1実施形態と同様に、半導体チップ2Iの表面全体、ダイパッド5Iの表面および側面全体、リード6Iの表面全体、ならびにボンディングワイヤ13I全体が一体的な水分不透過絶縁膜19Iで被覆されている。
 平面視において、半導体チップ2Iは、ダイパッド5Iよりも小さく、半導体チップ2Iの周囲に、ダイパッド5Iの表面が露出している。この半導体チップ2Iの周囲で露出するダイパッド5Iの表面(銀薄膜9I,47I)には、銅からなる複数のダミーワイヤ15I,16I,17Iが接合されている。
 具体的には、図75に示すように、半導体チップ2Iと各吊り部8Iとの間には、延出方向に沿って延び、延出方向と直交する方向に互いに間隔を空けて配置される複数のダミーワイヤ15Iと、このダミーワイヤ15Iと直交し、延出方向に互いに間隔を空けて配置される複数のダミーワイヤ16Iとが設けられている。各ダミーワイヤ15I,16Iは、その両端部がダイパッド5Iの表面に接合され、中央部分が盛り上がるアーチ状に形成されている。ダミーワイヤ15Iの中央部分とダミーワイヤ16Iの中央部分とは、互いに接触していてもよい。このようなダミーワイヤ15I,16Iは、たとえば、ワイヤボンダを用いて、ダミーワイヤ15Iを形成した後、各ダミーワイヤ15Iを跨ぐようにダミーワイヤ16Iを形成することにより得られる。
 また、半導体チップ2Iとリード6Iとの間には、延出方向に沿って延びる複数のダミーワイヤ17Iが形成されている。ダミーワイヤ17Iは、その両端部がダイパッド5Iの表面に接合され、中央部分が盛り上がるアーチ状に形成されている。また、ダミーワイヤ17Iの中央部分は、各ボンディングワイヤ13Iに干渉しないような高さに形成されている。
 また、ダイパッド5Iにおける半導体チップ2Iとの接合面とは反対側の下面には、図74に示すように、複数のダミーワイヤ18Iが形成されている。ダミーワイヤ18Iは、ダミーワイヤ15Iおよびダミーワイヤ16Iと同様に、延出方向およびそれに直交する方向に延びる格子状に形成されている。
 すなわち、各ダミーワイヤ15I,16I,17I,18Iは、半導体チップ2Iおよびリード6Iのいずれにも接触しておらず、半導体チップ2Iとダイパッド5Iおよびリード6Iとの電気的な接続に寄与していない。
 以上のように、ダイパッド5Iに接合された半導体チップ2Iとダイパッド5Iの周囲に配置されたリード6Iとの間には、銅からなるボンディングワイヤ13Iが架設されている。このボンディングワイヤ13Iにより、半導体チップ2Iとリード6Iとが電気的に接続されている。また、半導体装置1Iには、半導体チップ2Iとダイパッド5Iおよびリード6Iとの電気的な接続に寄与しないダミーワイヤ15I,16I,17I,18Iが設けられている。ダミーワイヤ15I,16I,17I,18Iは、銅からなる。
 半導体装置1Iの動作時において、半導体チップ2Iからの発熱は、ダイパッド5I、リード6Iおよびダミーワイヤ15I,16I,17I,18Iに伝達される。そして、伝達された熱は、それらを一括して封止する樹脂パッケージ4I中を伝播し、その樹脂パッケージ4Iの表面から放出(放熱)される。そのため、ダミーワイヤ15I,16I,17I,18Iが設けられていることにより、ダミーワイヤ15I,16I,17I,18Iが設けられていない構成と比較して、樹脂パッケージ4Iへの熱伝達効率を向上させることができ、半導体装置1Iの放熱性の向上を図ることができる。
 また、ダミーワイヤ15I,16I,17I,18Iは、半導体チップ2Iとダイパッド5Iおよびリード6Iとの電気的な接続に寄与しない。そのため、ダミーワイヤ15I,16I,17I,18I同士の接触を考慮する必要がなく、その配置に制約を受けないので、ダミーワイヤ15I,16I,17I,18Iを物理的に可能な限り密に配置することができる。その結果、半導体装置1Iの放熱性のさらなる向上を図ることができる。
 また、ダミーワイヤ15I,16I,17I,18Iは、ダイパッド5I(銀薄膜9I,47I)にその両端部が接合されたループ状の金属ワイヤである。これにより、ワイヤボンダを用いて、ダミーワイヤ15I,16I,17I,18Iを形成することができる。そのため、ダミーワイヤ15I,16I,17I,18Iを形成するための装置の追加を回避することができる。
 また、ダミーワイヤ15I,16I,17I,18Iは、銅からなる。銅は、安価であるため、ダミーワイヤ15I,16I,17I,18Iの材料コストを低減することができる。また、銅は、熱伝導率が高いので、半導体装置1Iの放熱量を向上させることができる。
 また、ボンディングワイヤ13Iは、銅からなる。銅は、安価であるため、ボンディングワイヤ13Iの材料コストを低減することができる。また、銅は、電気伝導率が高いので、半導体チップ2Iとリード6Iとの間での電気抵抗を低減することができる。
 図76は、図74に示す半導体装置の第1変形例の模式的な断面図である。図76において、図74に示す各部に相当する部分には、それらの各部に付した参照符号と同一の参照符号を付している。そして、以下では、図76に示す構造について、図74に示す構造との相違点を中心に説明し、図74に示す各部と同一の参照符号を付した部分についての説明を省略する。
 図76に示す半導体装置21Iでは、図74に示すダミーワイヤ15I,16I,17I,18Iに代えて、複数のスタッドバンプ22Iが配置されている。
 ダイパッド5Iの上面に形成された各スタッドバンプ22Iは、上方に凸となるような鏡餅形状に形成され、ボンディングワイヤ13Iと接触しないような高さに複数段重ねて配置されている。一方、ダイパッド5Iの下面に形成された各スタッドバンプ22Iは、下方に凸となるような鏡餅形状に形成され、半導体装置21Iの下面において樹脂パッケージ4Iから露出しないような高さに複数段重ねて配置されている。
 このようなスタッドバンプ22Iを備える半導体装置21Iは、たとえば、まず、ダイパッド5Iの上面が上方に向けられた状態で、上側のスタッドバンプ22Iが形成された後、半導体装置21Iを裏返してダイパッド5Iの下面が上方に向けられた状態で、下側のスタッドバンプ22Iを形成することにより得られる。
 この半導体装置21Iの構成においても、図74に示す半導体装置1Iと同様の効果を奏することができる。
 また、スタッドバンプ22Iは、ワイヤボンダを用いて形成することができる。したがって、スタッドバンプ22Iを形成するための装置の追加を回避することができる。また、スタッドバンプ22I同士の接触を考慮することなく、スタッドバンプ22Iを配置することができるので、ワイヤボンダを用いて形成可能な限りの小さな間隔でスタッドバンプ22Iを形成することができる。
 また、スタッドバンプ22Iは、複数積み重ねて設けられている。これにより、スタッドバンプ22Iの高さを半導体装置21I内のデッドスペースに合わせて変更することができるので、スタッドバンプ22Iの表面積をさらに大きくすることができる。その結果、半導体装置の放熱性のさらなる向上を図ることができる。
 図77は、図74に示す半導体装置の第2変形例の模式的な断面図である。図77において、図74に示す各部に相当する部分には、それらの各部に付した参照符号と同一の参照符号を付している。そして、以下では、図77に示す構造について、図74に示す構造との相違点を中心に説明し、図74に示す各部と同一の参照符号を付した部分についての説明を省略する。
 図77に示す半導体装置31Iでは、図74に示すダミーワイヤ15I,16I,17I,18Iと、図76に示すスタッドバンプ22Iとが組み合わされた状態で配置されている。
 具体的には、ダイパッド5Iの上面および下面には、鏡餅形状のスタッドバンプ33Iが複数段重ねて配置されている。そして、これらのスタッドバンプ33Iを跨ぐように、その両端部が銀薄膜9I,47Iに接続されたダミーワイヤ32Iが配置されている。各ダミーワイヤ32Iは、その両端部がダイパッド5Iの表面に接合され、中央部分が盛り上がったアーチ状に形成されている。言い換えれば、複数のスタッドバンプ33Iは、ダミーワイヤ32Iのループ状の内側部分(ダミーワイヤ32Iの中央部とダイパッド5Iとの間の部分)に、ダミーワイヤ32Iの中央部の高さに合わせて複数段重ねて配置されている。
 この半導体装置31Iの構成によっても、図74に示す半導体装置1Iと同様の効果を奏することができる。
 また、ダミーワイヤ32Iのループ部分の隙間にスタッドバンプ33Iが配置されるので、ダミーワイヤ32Iおよびスタッドバンプ33Iの配置密度をさらに高くすることができ、半導体装置31Iの放熱性のさらなる向上を図ることができる。
 図78は、図74に示す半導体装置の第3変形例の模式的な断面図である。
 半導体装置41Iは、樹脂パッケージの裏面からダイパッドおよびリードの裏面が露出する、いわゆる表面実装型の半導体装置である。そして、半導体装置41Iは、半導体チップ42Iをリードフレーム43Iとともに樹脂パッケージ44Iで封止した構造を有している。半導体装置41Iの外形は、扁平な直方体形状(この実施形態では、平面視正方形状の6面体)をなしている。
 リードフレーム43Iは、半導体装置1Iの中央部に配置されるダイパッド45Iと、ダイパッド45Iの周囲に配置される複数のリード46Iとを備えている。リードフレーム43Iは、たとえば、銅薄板を打ち抜き加工およびプレス加工することにより形成される。
 ダイパッド45Iは、平面視四角形状をなしている。ダイパッド45Iの下面は、樹脂パッケージ44Iの裏面で露出している。
 リード46Iは、平面視で、ダイパッド45Iの側方に配置されている。各リード46Iの下面は、樹脂パッケージ44Iの裏面で露出し、配線基板(図示せず)との接続のための外部端子として機能する。
 ダイパッド45Iの上面および各リード46Iの上面には、銀めっき処理が施されることにより、銀薄膜47Iが被着されている。
 半導体チップ42Iは、機能素子が形成されている側の表面(デバイス形成面)を上方に向けた状態で、その裏面が導電性の半田接合剤48Iを介してダイパッド45Iに接合(ダイボンディング)されている。
 半導体チップ42Iの表面には、各リード46Iと対応して、パッド49Iが配線層の一部を表面保護膜から露出させることにより形成されている。各パッド49Iには、銅からなるボンディングワイヤ50Iの一端が接合されている。ボンディングワイヤ50Iの他端は、各リード46Iの上面に接合されている。これにより、半導体チップ42Iは、ボンディングワイヤ50Iを介して、リード46Iと電気的に接続されている。
 平面視において、半導体チップ42Iは、ダイパッド45Iよりも小さく、半導体チップ42Iの周囲に、ダイパッド45Iの表面が露出している。この半導体チップ42Iの周囲で露出するダイパッド45Iの表面(銀薄膜47I)には、銅からなる複数のダミーワイヤ51Iが接合されている。各ダミーワイヤ51Iは、その両端部がダイパッド45Iの表面に接合され、その中央部分がダイパッド45Iから間隔を空けて盛り上がったアーチ状に形成されている。また、各ダミーワイヤ51Iは、半導体チップ42Iおよびリード46Iのいずれにも接触しておらず、半導体チップ42Iとダイパッド45Iおよびリード46Iとの電気的な接続に寄与していない。
 この半導体装置41Iの構成によっても、図74に示す半導体装置1Iと同様の効果を奏することができる。
 なお、半導体装置41Iにおいて、図76に示す半導体装置21Iと同様に、ダミーワイヤ51Iに代えてスタッドバンプが設けられていてもよいし、図77に示す半導体装置31Iと同様に、ダミーワイヤ51Iとスタッドバンプとの組合せが採用されてもよい。
 以上、本発明の第9実施形態について説明したが、この第9実施形態は、以下のように変更されていてもよい。
 たとえば、図74~図78に示す各半導体装置1I,21I,31I,41Iでは、ダイパッド5I上にダミーワイヤ15I,16I,17I,18I,51Iおよび/またはスタッドバンプ22I,33Iが形成されているとした。しかしながら、ダミーワイヤ15I,16I,17I,18I,51Iおよび/またはスタッドバンプ22I,33Iは、リード6I,46I上に形成されていてもよい。
 半導体装置1I,21I,31Iにおいて、ダイパッド5Iの上面およびリード6Iのインナーリード部の上面に銀薄膜9I,47Iが形成されていることにより、ボンディングワイヤ13Iのリード6Iへの良好な接合、およびダミーワイヤ15I,16I,17Iのダイパッド5Iへの良好な接合を達成することができる。
 また、半導体装置41Iにおいて、ダイパッド45Iの上面およびリード46Iの上面に銀薄膜47Iが形成されていることにより、ボンディングワイヤ50Iのリード46Iへの良好な接合、およびダミーワイヤ51Iのダイパッド45Iへの良好な接合を達成することができる。
 しかしながら、銀薄膜9I,47Iは、必ずしも必要ではなく、銀薄膜9I,47Iが省略されても、ボンディングワイヤ13I,50Iのリード6I,46Iへの接合、およびダミーワイヤ15I,16I,17I,51Iのダイパッド5I,45Iへの接合を達成することができる。
 銀薄膜9I,47Iが省略されることにより、材料コストを低減することができる。また、銀薄膜9I,47Iを形成するための銀めっき処理が省略されるので、半導体装置1I,21I,31I,41Iの製造工程数を削減することができる。
 また、図74の実施形態において、ダミーワイヤ15Iおよびダミーワイヤ16Iは、平面視で互いに直交する格子状をなすように設けられているとしたが、各ダミーワイヤ15I,16I,17I,18Iは、平面視で格子状をなしている必要はなく、その長さおよび方向を自由に変更することができる。
 また、前述の実施形態では、ボンディングワイヤ13Iが水分不透過絶縁膜19Iで被覆されている態様を例示したが、前述の第9の課題を解決するための第9の目的を少なくとも達成するのであれば、図79~図82にそれぞれ示すように、水分不透過絶縁膜19Iが設けられていなくてもよい。
<第10実施形態 図83~図94>
 この第10実施形態による開示により、前述の「発明が解決しようとする課題」に記載した課題のほか、下記に示す第10の背景技術に対する第10の課題を解決することもできる。

(1)第10の背景技術 樹脂封止型の半導体装置は、半導体チップをリードフレームとともに樹脂パッケージで封止した構造を有している。リードフレームは、金属薄板を打ち抜くことにより形成され、アイランドと、このアイランドの周囲に配置される複数のリードとを備えている。半導体チップは、アイランド上にダイボンディングされている。半導体チップの表面には、複数のパッドが配置されており、各パッドと各リードとの間には、それらの電気接続のためのワイヤが架設されている。
 半導体チップの裏面とアイランドとを電気的に接続する必要がある場合、半導体チップとアイランドとの間に、導電性接合材が介在される。この導電性接合材としては、はんだペーストが最も広く用いられている。
(2)第10の課題
 近年、環境保護に対する取り組みの一環として、半導体装置におけるPb(鉛)フリー化が検討されている。半導体装置の外装部は、Pbフリー化が完了しているが、半導体チップとアイランドとの間に介在される接合材として、高密着型のAg(銀)ペーストや、Bi(ビスマス)またはZn(亜鉛)を主成分とするはんだを採用すれば、半導体装置の内部におけるPbフリー化が実現可能となる。
 接合材として一般的な鉛はんだは、たとえば、オーミック接合による電気伝導性を確保する目的で用いられる。また、オーミック接合は必要でないが、高放熱性を確保する目的で、鉛はんだが用いられることもある。
 半導体チップとアイランドとのオーミック接合を達成するためには、金属(はんだ)接合が不可欠である。一方、2つ目の目的を達成するためには、高放熱性を有する接合材(ペースト)を採用しなければならない。高放熱性を発揮するためには、接合材中に含有される金属粒子(たとえば、Ag)の量を増やせばよい。しかしながら、金属粒子の量を増やすと、エポキシ樹脂などの有機成分の量が減るため、接合材の密着性が低下する。
 また、BiやZnを主成分とするはんだが接合材として用いられる場合、はんだと半導体チップおよびアイランドとの間に異種金属膜を形成し、それらの接着性を高める必要があり、半導体装置の製造工程数の増加や製造コストの増加を招く。そのため、BiやZnを主成分とするはんだについては、まだ世界的に評価中である。
 すなわち、この第10実施形態に係る発明は、はんだ以外の接合材を用いても、半導体チップの裏面とアイランドとの電気的な接続(オーミック接続)を達成することができる、半導体装置を提供することを第10の目的としている。
(3)具体的な実施形態の開示
 図83は、本発明の第10実施形態に係る半導体装置の模式的な断面図である。図84は、図83に示す半導体装置を裏面側から見たときの模式的な平面図であり、樹脂パッケージの図示を省略した状態を示す。
 半導体装置1Jは、半導体チップ2Jをリードフレーム3Jとともに樹脂パッケージ4Jで封止した構造を有している。樹脂パッケージ4Jは、平面視四角形状に形成されている。
 リードフレーム3Jは、半導体装置1Jの中央部に配置されるアイランド5Jと、アイランド5Jの周囲に配置される複数(この実施形態では、10本)のリード6Jとを備えている。リードフレーム3Jは、たとえば、銅(Cu)薄板を打ち抜き加工およびプレス加工することにより形成される。
 アイランド5Jは、平面視でその中心が樹脂パッケージ4Jの中心と重なり、樹脂パッケージ4Jの各辺に対して平行に延びる4辺を有する平面視四角形状の本体部7Jと、本体部7Jの4辺のうちの互いに対向する2辺から樹脂パッケージ4Jの側面に向けて延びる平面視四角形状の吊り部8Jとを一体的に備えている。図84に示すように、本体部7Jには、貫通孔9Jがその厚さ方向に貫通して形成されている。貫通孔9Jは、平面視で半導体チップ2Jよりも小さい四角形状に形成されている。
 リード6Jは、アイランド5Jの本体部7Jに対して、吊り部8Jが延びる方向と直交する方向の両側に、同数ずつ等間隔で配置されている。
 各リード6Jは、樹脂パッケージ4Jの側面を貫通しており、その樹脂パッケージ4Jに封止された部分が、後述する表面ワイヤ12Jが接続されるインナーリード部をなし、樹脂パッケージ4Jから露出した部分が、半導体装置1Jが実装される基板との接続のためのアウターリード部をなしている。
 半導体チップ2Jは、平面視四角形状に形成されている。半導体チップ2Jの裏面の全域には、合金膜11Jが被着されている。合金膜11Jは、たとえば、Au(金)およびNi(ニッケル)を半導体チップ2J側からこの順に積層した構造を有している。
 半導体チップ2Jは、その裏面(合金膜11J)をアイランド5Jに向けた状態で、アイランド5Jに対向配置されている。その状態で、アイランド5Jにおける貫通孔9Jの周囲の部分は、半導体チップ2Jの裏面の周縁部と対向している。この貫通孔9Jの周囲の部分と半導体チップ2Jの周縁部との間には、絶縁性の銀ペースト10Jが介在されている。これにより、半導体チップ2Jの裏面は、銀ペースト10Jを介してアイランド5Jに接合(ダイボンディング)されている。
 半導体チップ2Jの表面には、各リード6Jに対応して、リード6Jと同数のパッド(図示せず)が形成されている。各パッドには、表面ワイヤ12Jの一端が接合されている。各表面ワイヤ12Jの他端は、パッドに対応するリード6Jの上面にそれぞれ接合されている。これにより、各パッドは、表面ワイヤ12Jを介して、リード6Jと電気的に接続されている。
 そして、この半導体装置1Jでは、前述の第1実施形態と同様に、半導体チップ2Jの表面全体、アイランド5Jの表面および側面全体、リード6Jの表面全体、ならびに表面ワイヤ12J全体が一体的な水分不透過絶縁膜18Jで被覆されている。
 半導体チップ2Jの裏面(合金膜11J)とアイランド5Jとの間には、複数の裏面ワイヤ14Jが架設されている。具体的には、半導体チップ2Jの裏面における貫通孔9Jに臨む部分には、各裏面ワイヤ14Jの一端部が接合されている。各裏面ワイヤ14Jは、貫通孔9Jに挿通され、その他端部は、アイランド5Jの裏面に接合されている。裏面ワイヤ14Jは、たとえば、図84に示すように、四角形状の貫通孔9Jの各辺に沿って等間隔を空けて設けられている。これにより、半導体チップ2Jの裏面とアイランド5Jとは、複数の裏面ワイヤ14Jを介して、電気的に接続されている。
 以上のように、半導体チップ2Jは、その裏面が絶縁性の銀ペースト10Jによりアイランド5Jに接合されている。アイランド5Jの側方には、リード6Jがアイランド5Jと離間して配置されている。半導体チップ2Jの表面に形成されたパッドとリード6Jとの間には、表面ワイヤ12Jが架設されている。これにより、パッドとリード6Jとが電気的に接続されている。
 また、半導体チップ2Jの裏面とアイランド5Jとの間には、半導体チップ2Jとアイランド5Jとを電気的に接続する裏面ワイヤ14Jが架設されている。これにより、接合材として絶縁性の銀ペースト10Jが用いられていても、裏面ワイヤ14Jを介して、半導体チップ2Jの裏面とアイランド5Jとを電気的に接続することができる。すなわち、Pbが含まれるはんだ以外の接合材を用いても、その接合材の電気的な特性にかかわらず、半導体チップ2Jの裏面とアイランド5Jとの電気的な接続を達成することができる。
 裏面ワイヤ14Jは、銅からなる。銅は、ワイヤの材料として広く用いられる金と比較して安価であるため、裏面ワイヤ14Jの材料コストを低減することができる。また、銅は、電気伝導率が高いので、半導体チップ2Jとアイランド5Jとの間での電気抵抗を低減することができる。
 また、表面ワイヤ12Jおよび裏面ワイヤ14Jは、ともに銅からなる。そのため、ワイヤボンダにセットされる材料を変更することなく、そのワイヤボンダにより、表面ワイヤ12Jおよび裏面ワイヤ14Jを形成することができる。そのため、半導体装置1Jの製造工程を簡素化することができる。
 また、アイランド5Jには、貫通孔9Jがその厚さ方向に貫通して形成されており、裏面ワイヤ14Jは、貫通孔9Jを通して、半導体チップ2Jの裏面とアイランド5Jとの間に架設されている。これにより、半導体チップ2Jの裏面(合金膜11J)が貫通孔9Jから露出し、その露出した部分に裏面ワイヤ14Jが接続されることによって、半導体チップ2Jの裏面とアイランド5Jとの電気的な接続を達成することができる。この場合、アイランド5Jにおける半導体チップ2Jの裏面と対向する部分の面積は、必然的に半導体チップ2Jの裏面の面積よりも小さくなり、半導体チップ2Jとアイランド5Jとの対向部分にのみ絶縁性の銀ペースト10Jが介在される。よって、半導体チップ2Jと貫通孔9Jとの対向部分に銀ペースト10Jが用いられないので、銀ペースト10Jの使用量を低減することができる。その結果、半導体装置1Jの材料コストを低減することができる。
 また、裏面ワイヤ14Jは、複数設けられている。これにより、半導体チップ2Jとアイランド5Jとの電気的な接続の確実性を向上させることができる。
 図85は、図83に示す半導体装置の第1変形例の模式的な断面図である。図86は、図85に示す半導体装置を裏面側から見たときの模式的な平面図であり、樹脂パッケージの図示を省略した状態を示す。図85,86において、図83,84に示す各部に相当する部分には、それらの各部に付した参照符号と同一の参照符号を付している。そして、以下では、図85,86に示す構造について、図83,84に示す構造との相違点を中心に説明し、図83,84に示す各部と同一の参照符号を付した部分についての説明を省略する。
 図85に示す半導体装置21Jは、図83に示すアイランド5Jと構造が異なるアイランド22Jを備えている。
 アイランド22Jは、樹脂パッケージ4Jの各辺に対して平行に延びる4辺を有する平面視四角形状の本体部23Jと、本体部23Jの4辺のうちの互いに対向する2辺から樹脂パッケージ4Jの側面に向けて延びる平面視四角形状の吊り部24Jとを一体的に備えている。
 図86に示すように、本体部23Jには、本体部23Jをその厚さ方向に貫通する4つの貫通孔25Jが形成されている。4つの貫通孔25Jは、アイランド22Jの中心の周りに等角度間隔で配置されている。
 半導体チップ2Jは、その裏面(合金膜11J)をアイランド22Jに向けた状態で、アイランド22Jに対向配置されている。その状態で、アイランド22Jにおける各貫通孔25Jの周囲の部分は、半導体チップ2Jの裏面の周縁部と対向している。この貫通孔25Jの周囲の部分と半導体チップ2Jの周縁部との間には、絶縁性の銀ペースト10Jが介在されている。これにより、半導体チップ2Jの裏面は、銀ペースト10Jを介してアイランド22Jに接合(ダイボンディング)されている。
 半導体チップ2Jの裏面(合金膜11J)とアイランド22Jとの間には、複数の裏面ワイヤ14Jが架設されている。具体的には、半導体チップ2Jの裏面における貫通孔25Jに臨む部分には、各裏面ワイヤ14Jの一端部が接合されている。各裏面ワイヤ14Jは、貫通孔25Jに挿通され、その他端部は、アイランド22Jの裏面に接合されている。裏面ワイヤ14Jは、各貫通孔25Jの各辺に沿って等間隔を空けて設けられている。これにより、半導体チップ2Jの裏面とアイランド22Jとは、複数の裏面ワイヤ14Jを介して、電気的に接続されている。
 この半導体装置21Jの構成においても、図83に示す半導体装置1Jと同様の効果を奏することができる。
 図87は、図83に示す半導体装置の第2変形例の模式的な断面図である。図88は、図87に示す半導体装置を裏面側から見たときの模式的な平面図であり、樹脂パッケージの図示を省略した状態を示す。図87,88において、図83,84に示す各部に相当する部分には、それらの各部に付した参照符号と同一の参照符号を付している。そして、以下では、図87,88に示す構造について、図83,84に示す構造との相違点を中心に説明し、図83,84に示す各部と同一の参照符号を付した部分についての説明を省略する。
 図87に示す半導体装置31Jは、図83に示すアイランド5Jと構造が異なるアイランド32Jを備えている。また、半導体装置31Jと半導体装置1Jとでは、半導体チップ2Jの裏面とアイランド5J,32Jとの電気的な接続のための構造が異なっている。
 アイランド32Jは、樹脂パッケージ4Jの各辺に対して平行に延びる4辺を有し、平面視で半導体チップ2Jよりも小さいサイズに形成された四角形状の本体部33Jと、本体部33Jの4辺のうちの互いに対向する2辺から樹脂パッケージ4Jの側面に向けて延びる平面視四角形状の吊り部34Jとを一体的に備えている。
 半導体チップ2Jは、その裏面(合金膜11J)をアイランド32Jに向けた状態で、アイランド32Jに対向配置されている。平面視において、アイランド32Jは、半導体チップ2Jよりも小さく、アイランド32Jの周囲に、半導体チップ2Jの裏面36Jが露出している。すなわち、アイランド32Jにおける半導体チップ2Jと対向する上面35Jの面積は、半導体チップ2Jの裏面36Jの面積よりも小さい。
 この状態で、アイランドの上面35Jと半導体チップ2Jの裏面36Jとの間には、絶縁性の銀ペースト10Jが介在されている。これにより、半導体チップ2Jの裏面36Jは、銀ペースト10Jを介してアイランド32Jの上面35Jに接合(ダイボンディング)されている。
 半導体チップ2Jの裏面36Jとアイランド32Jとの間には、複数の裏面ワイヤ14Jが架設されている。具体的には、アイランド32Jの周囲で露出する半導体チップ2Jの裏面36J(合金膜11J)に、各裏面ワイヤ14Jの一端部が接合されている。各裏面ワイヤ14Jは、アイランド32Jの側方を回り込んでアイランド32Jの裏面側に延び、その他端部は、アイランド32Jの裏面に接合されている。裏面ワイヤ14Jは、アイランド32Jの各辺に沿って等間隔を空けて設けられている。これにより、半導体チップ2Jの裏面36Jとアイランド32Jとは、複数の裏面ワイヤ14Jを介して、電気的に接続されている。
 この半導体装置31Jの構成においても、図83に示す半導体装置1Jと同様の効果を奏することができる。
 図89は、図83に示す半導体装置の第3変形例の模式的な断面図である。図90は、図89に示す半導体装置を裏面側から見たときの模式的な平面図であり、樹脂パッケージの図示を省略した状態を示す。
 半導体装置41Jは、樹脂パッケージの裏面からアイランドおよびリードの裏面が露出する、いわゆる表面実装型の半導体装置である。そして、半導体装置41Jは、半導体チップ42Jをリードフレーム43Jとともに樹脂パッケージ44Jで封止した構造を有している。半導体装置41Jの外形は、扁平な直方体形状(この実施形態では、平面視正方形状の6面体)をなしている。
 リードフレーム43Jは、半導体装置1Jの中央部に配置されるアイランド45Jと、アイランド45Jの周囲に配置される複数のリード46Jとを備えている。リードフレーム43Jは、たとえば、銅薄板を打ち抜き加工およびプレス加工することにより形成される。
 アイランド45Jは、平面視でその中心が樹脂パッケージ44Jの中心と重なり、樹脂パッケージ44Jの各辺に対して平行に延びる4辺を有する平面視四角形状の本体部47Jと、本体部47Jの4辺のうちの互いに対向する2辺から樹脂パッケージ44Jの側面に向けて延びる平面視四角形状の吊り部48Jとを一体的に備えている。本体部47Jは、平面視で半導体チップ42Jよりも小さいサイズに形成されている。また、各吊り部48Jの端面は、樹脂パッケージ44Jの側面において、その側面と面一をなして露出している。
 アイランド45Jの裏面の周縁部には、裏面側からの潰し加工により、その全周にわたって、アイランド45Jがその裏面側から掘り下がった形状の凹部49Jが形成されている。このような形状の凹部49Jは、潰し加工以外にも、たとえば、アイランド45Jの周縁部を裏面側から選択的にエッチングすることにより形成することもできる。
 また、アイランド45Jの裏面は、その周縁部(凹部49J)を除いて、樹脂パッケージ44Jの裏面において裏面接続端子として露出している。たとえば、アイランド45Jの中央部分(樹脂パッケージ44Jから露出する部分)の厚さが200μmである場合、アイランド45Jの周縁部の厚さは、100μmである。
 リード46Jは、アイランド45Jの各側面と対向する位置に、同数ずつ設けられている。アイランド45Jの側面に対向する各位置において、リード46Jは、その対向する側面と直交する方向に延び、当該側面と平行な方向に等間隔を空けて配置されている。
 リード46Jの裏面のアイランド45J側の端部には、裏面側からの潰し加工により、リード46Jがその裏面側から掘り下がった形状の凹部50Jが形成されている。
 リード46Jの裏面は、アイランド45J側の端部(凹部50J)を除いて、樹脂パッケージ44Jの裏面から露出している。また、リード46Jのアイランド45J側と反対側の側面は、樹脂パッケージ44Jの側面から露出している。たとえば、リード46Jにおける樹脂パッケージ44Jの裏面から露出する部分の厚さが200μmである場合、リード46Jのアイランド45J側の端部(凹部50Jが形成された部分)の厚さは、100μmである。
 半導体チップ42Jは、平面視四角形状に形成されている。半導体チップ42Jの裏面の全域には、合金膜52Jが被着されている。合金膜52Jは、たとえば、図83に示す合金膜11Jと同様の積層構造を有している。
 半導体チップ42Jは、その裏面(合金膜52J)をアイランド45Jに向けた状態で、アイランド45Jに対向配置されている。平面視において、アイランド45Jは、半導体チップ42Jよりも小さく、アイランド45Jの周囲に、半導体チップ2Jの裏面(合金膜52J)が露出している。
 この状態で、アイランド45Jの上面の全域と半導体チップ42Jの裏面との間には、絶縁性の銀ペースト51Jが介在されている。これにより、半導体チップ42Jの裏面は、銀ペースト51Jを介してアイランド45Jの上面に接合(ダイボンディング)されている。
 半導体チップ42Jの表面には、各リード46Jと対応して、リード46Jと同数のパッド(図示せず)が形成されている。各パッドには、銅からなる表面ワイヤ54Jの一端が接合されている。各表面ワイヤ54Jの他端は、各リード46Jの上面に接合されている。これにより、各パッドは、表面ワイヤ54Jを介して、リード46Jと電気的に接続されている。
 半導体チップ42Jとアイランド45Jとの間には、銅からなる複数の裏面ワイヤ55Jが架設されている。具体的には、アイランド45Jの周囲で露出する半導体チップ42Jの裏面(合金膜52J)には、各裏面ワイヤ55Jの一端部が接合されている。各裏面ワイヤ55Jは、アイランド45Jの側方を回り込んでアイランド45Jの裏面側に延び、その他端部は、弧を描くように上方に向けられた後、凹部49J内において、アイランド45Jの本体部47Jの下面に接合されている。これにより、半導体チップ42Jの裏面とアイランド45Jとは、裏面ワイヤ55Jを介して電気的に接続されている。また、裏面ワイヤ55Jの他端部は、凹部49J内におけるアイランド45Jの本体部47Jの下面に対して、その頂部の高さ(アイランド45Jの厚さ方向の幅)が、たとえば、70μmとなるように形成されている。これにより、樹脂パッケージ44Jから半導体装置41Jの裏面側に裏面ワイヤ55Jが露出するのを防止することができる。
 この半導体装置41Jの構成によっても、図83に示す半導体装置1Jと同様の効果を奏することができる。
 以上、本発明の第10実施形態について説明したが、この第10実施形態は、以下のように変更されていてもよい。
 たとえば、合金膜11J,52Jは、AuおよびNiを半導体チップ2J,42J側からこの順に積層した構造を有しているとしたが、合金膜11J,52Jとしては、Au、Ti(チタン)およびNiを半導体チップ2J,42J側からこの順に積層した構造を有する積層膜が採用されてもよいし、Au、Ti、Ni、Auを半導体チップ2J,42J側からこの順に積層した構造を有する積層膜が採用されてもよい。
 また、前述の実施形態では、表面ワイヤ12Jが水分不透過絶縁膜18Jで被覆されている態様を例示したが、前述の第10の課題を解決するための第10の目的を少なくとも達成するのであれば、図91~図94にそれぞれ示すように、水分不透過絶縁膜18Jが設けられていなくてもよい。
<第11実施形態 図95~図105>
 この第11実施形態による開示により、前述の「発明が解決しようとする課題」に記載した課題のほか、下記に示す第11の背景技術に対する第11の課題を解決することもできる。

(1)第11の背景技術 従来、環境負荷の観点から、半導体装置における鉛の使用量の低減が要求されている。
 半導体装置では、たとえば、SOP(Small Outline Package)、QFP(Quad Flat Package)におけるアウターリードの外装めっき、BGA(Ball Grid Array)における半田ボールなど、装置外部で使用される外部構成材、およびパッケージ内部における半導体チップとリードフレームとの間の接合材など、装置内部で使用される内部構成材に鉛が使用されている。
 外部構成材については、鉛の含有量を一定比率以下とする鉛フリー化が、代替材料の研究によってほぼ達成されている。これに対し、内部構成材については、代替に適した材料がない。そのため、たとえば、Pb-xSn-yAg(xおよびyは正数)など、鉛を含有する金属が使用されている。
(2)第11の課題
 様々な組成の金属材料を、内部構成材の代替材料として評価する過程において、環境負荷の小さいBiが、代替材料の選択肢として着目される。Biは、たとえば、装置内部で使用される接合材に要求される融点や接合性、さらには環境負荷の諸特性を満たす。
 しかし、Biの熱膨張係数(約13.4×10-6/℃)は、一般的に使用されるPb-xSn-yAgの熱膨張係数(たとえば、約28.5×10-6/℃程度)に比べて低い。そのため、半導体装置を実装するときのリフロー時などにおいて、リードフレームが熱膨張して反ったとき、リードフレームの反りに起因して接合材に発生する応力を、接合材により緩和し切れない場合がある。その場合、緩和し切れなかった応力が半導体チップに加わって半導体チップが反り、反り量が大きい場合には、半導体チップにクラック(たとえば、水平クラック、縦割れなど)が発生するおそれがある。
 半導体チップの反り量は、半導体チップまたはリードフレームの厚さを大きくすることによって緩和できるかもしれない。しかし、半導体チップおよびリードフレームの厚さを大きくすると、パッケージ本体が大型化するといった不具合を生じる。
 また、半導体チップの反り量は、接合材の厚さを大きくすることによっても緩和できるかもしれない。しかし、接合材の厚さは、接合材の使用量を多くしても、半導体チップの自重により接合材が押圧されて小さくなる。したがって、接合材の厚さを所望の大きさに制御することは困難である。
 さらに、Biの熱伝導率(約9W/m・K)は、Pb-xSn-yAgの熱伝導率(たとえば、約35W/m・K程度)に比べて低い。そのため、Biを使用した接合材では、半導体チップで生じる熱が放散されにくいといった不具合を生じる。
 すなわち、この第11実施形態に係る発明は、半導体チップとリードフレームとの間の接合材にBi系材料を用いることによって鉛フリー化を達成することができ、さらに、リードフレームの熱膨張に起因する半導体チップの反り量を低減しつつ、半導体チップの放熱性を十分に確保することができる半導体装置を提供することを第11の目的としている。
(3)具体的な実施形態の開示
 図95は、本発明の第11実施形態に係る半導体装置の模式底面図である。図96は、本発明の第11実施形態に係る半導体装置の模式断面図である。図97は、図96の破線円で囲まれる部分の要部拡大図である。
 半導体装置1Kは、QFN(Quad Flat Non-leaded)が適用された半導体装置である。半導体装置1Kは、半導体チップ2Kと、半導体チップ2Kが搭載されるダイパッド3Kと、ダイパッド3Kの周囲に配置された複数の電極リード4Kと、半導体チップ2Kと電極リード4Kとを電気的に接続するボンディングワイヤ5Kと、これらを封止する樹脂パッケージ6Kとを備えている。
 以下では、便宜的に、半導体チップ2Kとダイパッド3Kとの対向方向をZ方向とし、Z方向に直交する方向をX方向として本実施形態を説明する。
 半導体チップ2Kは、平面視四角状のSi基板7Kを備えている。
 Si基板7Kの厚さは、たとえば、220~240μm(好ましくは、230μm程度)である。Si基板7Kの表面71Kには、複数の配線層が層間絶縁膜を介して積層されてなる多層配線構造(図示せず)が形成されており、その多層配線構造の最表面は、表面保護膜(図示せず)で覆われている。そして、表面保護膜には、多層配線構造における最上の配線層を露出させるためのパッド開口が複数形成されている。これにより、配線層の一部が、半導体チップ2Kの電極パッド8Kとして、各パッド開口から露出されている。
 電極パッド8Kとして露出する最上の配線層は、たとえば、Al(アルミニウム)を含む金属材料からなり、具体的には、Alを主成分とする金属材料(たとえば、Al-Cu合金など)からなる。
 一方、Si基板7Kの裏面72K(ダイパッド3Kとの対向面)には、裏メタル9Kが形成されている。
 裏メタル9Kは、図97に示すように、Si基板7Kの側から順に、Au層91K、Ni層92KおよびCu層93Kが積層された3層構造を有している。Au層91Kは、Si半導体に対して通電可能なオーミック接触であり、Si基板7Kの裏面72Kに接触している。Ni層92Kは、裏メタル9Kの最表面をなすCu層93KよりもSi基板7K側に形成されており、Si基板7K中のSiが裏メタル9Kの最表面に析出するSiノジュールを防止するための層である。
 ダイパッド3Kおよび複数の電極リード4Kは、同一の金属薄板からなるリードフレーム10Kとして形成されている。リードフレーム10Kを構成する金属薄板は、Cuを主として含有するCu系素材からなり、具体的には、たとえば、純度99.9999%(6N)以上、純度99.99%(4N)以上といった高純度銅、Cuと異種金属との合金(たとえば、Cu-Fe-P合金など)からなる。なお、金属薄板は、たとえば、42アロイ(Fe-42%Ni)などのFe系素材などであってもよい。また、リードフレーム10K(金属薄板)の厚さは、たとえば、190~210μm(好ましくは、200μm程度)である。
 ダイパッド3Kは、平面視で半導体チップ2Kよりも大きい四角状(たとえば、平面視で2.7mm角程度)である。ダイパッド3Kの表面31K(半導体チップ2Kとの対向面)は、めっきやスパッタなどの処理による金属薄膜により被覆されていない非被覆面であり、リードフレーム10Kを構成するCu系素材が表面31K全体に露出している。
 ダイパッド3Kの表面31K上には、複数のCuスタッドバンプ18Kが設けられている。Cuスタッドバンプ18Kは、平面視において、ダイパッド3Kの各角に一つずつ配置され、合計4つ設けられている。各Cuスタッドバンプ18Kは、公知のワイヤボンディング法により形成されており、表面31Kに接触する相対的に大径のベース部181Kと、ベース部181Kから半導体チップ2K側へ突出する相対的に小径の先端部182Kとを一体的に有する断面視凸状である。
 そして、半導体チップ2Kは、裏メタル9KがCuスタッドバンプ18Kの先端部182Kに接触するように、Cuスタッドバンプ18Kに支持された状態で、Si基板7Kの裏面72Kとダイパッド3Kの表面31Kとの間に接合層11Kを介在させることによって、ダイパッド3Kに接合されている。
 接合層11Kは、相対的に厚い主層としてのBi系材料層111Kと、相対的に薄い副層としてのCu-Sn合金層112K,113K,114Kとを備えている。
 Bi系材料層111Kは、主成分としてBiを含有しており、副成分として、Biの物性に影響を与えることのない程度の量のSn、Znなどが含有されていてもよい。
 Cu-Sn合金層112K,113K,114Kは、Cuと、Cuとは異なる異種金属であるSnとの合金からなり、Cuが主成分として含有されている。
 半導体チップ2K側のCu-Sn合金層112Kは、接合層11Kにおける裏メタル9KのCu層93Kとの界面近傍において、その全域にわたって形成されている。これにより、Cu-Sn合金層112Kは、裏メタル9KのCu層93Kに接触している。Cu-Sn合金層112Kは、たとえば、Z方向において、Bi系材料層111Kの側から半導体チップ2K側へ向かって、Cu6Sn5/Cu3Snで表される積層構造を有している。
 一方、ダイパッド3K側のCu-Sn合金層113Kは、接合層11Kにおけるダイパッド3Kの表面31Kとの界面近傍において、その全域にわたって形成されている。これにより、Cu-Sn合金層113Kは、ダイパッド3Kの表面31Kに接触している。Cu-Sn合金層113Kは、たとえば、Z方向において、Bi系材料層111Kの側からダイパッド3K側へ向かって、Cu6Sn5/Cu3Snで表される積層構造を有している。
 なお、Cu-Sn合金層112K,113Kは、接合層11Kにおけるダイパッド3Kの表面31Kとの界面近傍および接合層11Kにおける裏メタル9KのCu層93Kとの界面近傍のそれぞれにおいて、それら部分的に形成されていてもよい。
 Cu-Sn合金層114Kは、Cuスタッドバンプ18Kを被覆するように形成されている。
 そして、Bi系材料層111KおよびCu-Sn合金層112K,113Kは、ダイパッド3Kの表面31Kと裏メタル9KのCu層93Kとの間において、Bi系材料層111KをZ方向の両側から、Cu-Sn合金層112K,113Kで挟み込んだ3層構造(Cu-Sn合金層112K/Bi系材料層111K/Cu-Sn合金層113K)をなしている。
 上記のような接合層11Kの融点は、たとえば、260~280℃、好ましくは、265~275℃である。また、半導体チップ2Kとダイパッド3Kとが接合された状態において、接合層11Kの総厚さ(Bi系材料層111Kの厚さとCu-Sn合金層112K,113Kの厚さとの合計)Tは、たとえば、30.5~53μmである。各層の厚さは、たとえば、Bi系材料層111Kの厚さが30~50μmであり、Cu-Sn合金層112K,113Kの厚さが0.5~3μmである。
 ダイパッド3Kの裏面32K(配線基板への実装面)は、樹脂パッケージ6Kから露出されている。露出した裏面32Kには、たとえば、錫(Sn)、錫-銀合金(Sn-Ag)などの金属材料からなる裏面めっき層12Kが形成されている。
 電極リード4Kは、ダイパッド3Kの各側面と直交する各方向における両側に、それぞれ同数ずつ設けられることにより、ダイパッド3Kの周囲に配置されている。ダイパッド3Kの各側面に対向する電極リード4Kは、その対向する側面と平行な方向に等間隔に配置されている。各電極リード4Kのダイパッド3Kとの対向方向における長さは、たとえば、440~460μm(好ましくは、450μm程度)である。電極リード4Kの表面41K(ボンディングワイヤ5Kの接続面)は、めっきやスパッタなどの処理による金属薄膜により被覆されていない非被覆面であり、リードフレーム10Kを構成するCu系素材が表面41K全体に露出している。
 一方、電極リード4Kの裏面42K(配線基板への実装面)は、樹脂パッケージ6Kから露出されている。露出した裏面42Kには、たとえば、錫(Sn)、錫-銀合金(Sn-Ag)などの金属材料からなる裏面めっき層13Kが形成されている。
 ボンディングワイヤ5Kは、銅(たとえば、純度99.9999%(6N)以上、純度99.99%(4N)以上といった高純度銅などであり、微量の不純物を含む場合はある。
)からなる。ボンディングワイヤ5Kは、一つの電極パッド8Kと一つの電極リード4Kとを1対1で接続している。
 そして、この半導体装置1Kでは、前述の第1実施形態と同様に、半導体チップ2Kの表面および側面全体、ダイパッド3Kの表面31Kおよび側面全体、電極リード4Kの表面41Kおよび樹脂パッケージ6K内の側面全体、ならびにボンディングワイヤ5K全体が一体的な水分不透過絶縁膜25Kで被覆されている。
 樹脂パッケージ6Kとしては、エポキシ樹脂など公知の材料を適用することができる。樹脂パッケージ6Kは、半導体装置1Kの外形をなし、略直方体状に形成されている。樹脂パッケージ6Kの大きさは、その平面サイズが、たとえば、4mm角程度であり、その厚さが、たとえば、0.80~0.90mm、好ましくは、0.85mm程度である。
 図98A~図98Dは、図2に示す半導体装置の製造工程を工程順に示す模式的な断面図である。
 上記した半導体装置1Kを製造するには、たとえば、図98Aに示すように、めっき法、スパッタ法などにより、半導体チップ2KのSi基板7Kの裏面72KにAu層91K、Ni層92KおよびCu層93Kが順に積層されることにより、裏メタル9Kが形成される。
 一方、図98Aに示すように、ダイパッド3Kおよび電極リード4Kとを一体的に有するユニットを複数備えるリードフレーム10Kが用意される。なお、図98A~図98Dでは、リードフレーム10Kの全体図は省略し、半導体チップ2Kを1つ搭載するのに必要な1ユニット分のダイパッド3Kおよび電極リード4Kのみを示す。
 次いで、図98Bに示すように、公知のワイヤボンディング法により、ダイパッド3Kの表面31Kに複数のCuスタッドバンプ18Kが形成される。続いて、Snを含有するBi系材料からなる接合ペースト14Kが、ダイパッド3Kの表面31Kに塗布される。
 接合ペースト14KにおけるSnの含有量は、たとえば、裏メタル9KのCu層93Kおよびダイパッド3Kの表面31KのCuに対して全量が拡散できる量であることが好ましく、たとえば、4wt%以下、好ましくは、1~3wt%、さらに好ましくは、1.5~2.5wt%である。
 接合ペースト14Kの塗布後、図98Cに示すように、裏メタル9KのCu層93KがCuスタッドバンプ18Kの先端部182Kおよび接合ペースト14Kに接触するにように、半導体チップ2Kおよびダイパッド3Kによって接合ペースト14Kを挟み込む。続いて、たとえば、250~260℃でリフロー(熱処理)が実行される。
 これにより、図98Dに示すように、裏メタル9KのCu層93K、ダイパッド3Kの表面31KのCuおよびCuスタッドバンプ18KのCuのそれぞれと、接合ペースト14K中のSnとが反応して、Cu層93Kおよび表面31K近傍にCu-Sn合金層112K,113Kが形成される。また、Cuスタッドバンプ18KがCu-Sn合金層114Kに被覆される。一方、接合ペースト14K中のBiは、Cuとほとんど反応しないので、Cu-Sn合金層112K,113Kの間に、これらに挟まれたBi系材料層111Kとして残存することとなる。
 その後、全ての半導体チップ2Kの各電極パッド8Kと、各電極パッド8Kに対応する電極リード4Kとが、ボンディングワイヤ5Kによって接続される。
 全てのワイヤボンディング終了後、図4Dと同様の方法により、水分不透過絶縁膜25Kが形成される。水分不透過絶縁膜25Kの形成後、リードフレーム10Kが成形金型にセットされ、全ての半導体チップ2Kがリードフレーム10Kとともに、樹脂パッケージ6Kにより一括して封止される。そして、樹脂パッケージ6Kから露出するダイパッド3Kの裏面32Kおよび電極リード4Kの裏面42Kに裏面めっき層12K,13Kが形成される。最後に、ダイシングソーを用いて、リードフレーム10Kが樹脂パッケージ6Kとともに各半導体装置1Kのサイズに切断されることにより、図96に示す半導体装置1Kの個片が得られる。
 以上のように、この半導体装置1Kによれば、Si基板7KがCuスタッドバンプ18Kにより支持されているため、ダイパッド3Kと半導体チップ2Kとの距離を、少なくともCuスタッドバンプ18Kの高さに維持することができる。したがって、Cuスタッドバンプ18Kの高さを適当に調節することにより、ダイパッド3Kと半導体チップ2Kとの間に、総厚さTを有する接合層11Kを介在させることができる。その結果、Si基板7K、接合層11Kおよびリードフレーム10Kの線膨張係数の差による応力を十分緩和することができる。そのため、Si基板7K(半導体チップ2K)の反り量を低減することができる。よって、Si基板7Kにおけるクラックの発生を防止することができる。また、Si基板7Kおよびリードフレーム10Kの厚さを大きくする必要がないので、半導体装置1Kのパッケージ本体が大型化することもない。
 さらに、Si基板7Kを支持するスペーサがCuスタッドバンプ18Kであり、Cuの熱伝導率(約398W/m・K)はBiの熱伝導率(約9W/m・K)比べて非常に大きいので、リードフレーム10KとSi基板7Kとの間の熱伝導性を向上させることができる。そのため、半導体チップ2Kで発生する熱を、Cuスタッドバンプ18Kを介してリードフレーム10Kに逃がすことができる。したがって、半導体チップ2Kの放熱性を十分に確保することができる。
 また、Cuスタッドバンプ18Kが4つ設けられているので、Si基板7Kを4点で支持することができる。これにより、ダイパッド3Kの表面31Kに対して傾かないように、半導体チップ2KをCuスタッドバンプ18K上で安定させることができる。そのため、リードフレーム10Kと半導体チップ2Kとの距離をほぼ均等な大きさにすることができる。その結果、Z方向における接合層11Kの線膨張係数が均一になるため、接合層11Kにおける応力の偏りを抑制することができ、応力を全体的に緩和することができる。また、半導体チップ2Kで発生する熱を、4つのCuスタッドバンプ18Kを利用して放散できるので、半導体チップ2Kの放熱性を一層向上させることができる。
 また、リードフレーム10Kが熱膨張するとき、リードフレーム10Kの熱が、Cuスタッドバンプ18Kを介してSi基板7Kへ伝達される。そのため、半導体装置1Kを実装するときのリフロー時において、リードフレーム10Kから伝達される熱により、Si基板7Kを熱膨張させることができる。その結果、リードフレーム10Kの熱膨張量とSi基板7Kの熱膨張量との差を小さくすることができるので、Si基板7Kの反り量を低減することができる。
 また、リードフレームの材料としては、リードフレーム10KのCu以外に、たとえば、42アロイ(Fe-42%Ni)などのFe系素材が知られている。42アロイの熱膨張係数は、約4.4~7.0×10-6/℃である。42アロイからなるリードフレームでは、Cu(熱膨張係数が約16.7×10-6/℃)からなるリードフレーム10Kよりも、熱膨張量が小さくなって、それによりリードフレームの反り量を小さくできるかもしれない。しかし、42アロイを使用する場合、Cuを使用する場合よりもコストがかかり、また、放熱性が低下する。
 これに対し、この半導体装置1Kでは、Cuからなるリードフレーム10Kの場合でも、リードフレーム10Kの反りに起因する応力を、接合層11Kで十分緩和することができる。そのため、リードフレーム10Kの材料としてCuを問題なく使用でき、コストや放熱性を維持することができる。
 また、上記の製造工程において、ダイパッド3Kの表面31Kに塗布された接合ペースト14Kは、裏メタル9KのCu層93Kに接触するにように、半導体チップ2Kおよびダイパッド3Kによって挟み込まれる。その後、リフロー(熱処理)が実行されることによって、Bi系材料層111KおよびCu-Sn合金層112K,113K,114Kを有する接合層11Kが形成される。
 接合層11Kの形成にあたって、接合ペースト14K中の成分(Bi系材料およびSn)がCu以外の金属元素と接触することがなく、さらに、半導体チップ2Kとダイパッド3Kとの対向方向において、Bi系材料層111Kの両側にCu-Sn合金層112K,113Kが形成される。
 そのため、裏メタル9KのAu層91K中のAuやNi層92K中のNiなど、Bi系材料層111Kの特性を低下させるおそれのある阻害金属元素がBi系材料層111Kへ拡散することを防止することができる。その結果、Biと上記阻害金属元素との金属間化合物の形成およびBiと上記阻害金属元素との共晶組成物の形成を防止することができる。よって、接合層11Kの耐温度サイクル性を向上できるとともに、接合層11Kの融点を高く維持することができる。
 一方、Bi系材料層111KがCu-Sn合金層112K,113K,114Kに接触しているが、CuはBiとほとんど反応しないので、これらの層同士の接触による、接合層11Kの融点低下や耐温度サイクル性の低下のおそれはほとんどない。また、Si基板7KとCuスタッドバンプ18Kとの接触が、Cu層93KとCuスタッドバンプ18Kとの同種金属同士の接触となるので、Si基板7KとCuスタッドバンプ18Kとの接触による影響(たとえば、Cuスタッドバンプ18Kの高抵抗化、Cuスタッドバンプ18Kの侵食など)を低減することができる。
 また、接合層11Kが、Bi系材料層111KおよびCu-Sn合金層112K,113K,114Kからなるので、接合層11Kの鉛フリー化を達成することができる。
 また、Cu-Sn合金は、Bi-Au合金、Bi-Ag合金などのように硬くて脆い金属ではなく、高強度な金属である。そのため、Cu-Sn合金層112K,113Kによって、半導体チップ2Kおよびリードフレーム10Kと、接合層11Kとの接合強度を向上させることができる。
 また、Snの熱伝導率は約73W/m・Kであり、Biの熱伝導率(約9W/m・K)に比べて高い。そのため、接合層11KがBiのみからなる場合に比べて、接合層11Kの熱伝導率を向上させることができる。その結果、半導体チップ2Kの放熱性を一層向上させることができる。
 また、Si基板7Kの裏面72KにAu層91Kが接触しているので、このAu層91Kを介してCu層93KとSi基板7Kとを導通させることができる。これにより、Si基板7Kとダイパッド3Kとを電気的に接続することができる。
 また、ダイパッド3Kの表面31Kおよび電極リード4Kの表面41Kのいずれもが、めっきやスパッタなどの処理による金属薄膜により被覆されていない非被覆面であるため、半導体装置1Kの製造にあたって、リードフレーム10Kにめっきやスパッタなどの処理をする必要がないので、コストを低減することができる。
 以上、本発明の第11実施形態について説明したが、この第11実施形態は、以下のように変更されていてもよい。
 たとえば、前述の実施形態では、QFNタイプの半導体装置を取り上げたが、本発明は、QFP(Quad Flat Package)、SOP(Small Outline Package)などといった他の種類のパッケージタイプの半導体装置に適用することもできる。
 また、たとえば、Cuスタッドバンプ18Kの数は、1~3つであってもよいし、5つ以上であってもよい。数が多いほど、接合ペースト14Kの使用量を低減することができるので、コストを低減することができ、放熱性を一層向上させることができる。
 また、たとえば、Si基板7Kを支持するCuスペーサは、図99に示すように、ワイヤボンディング法により、ダイパッド3Kの表面31KにCuワイヤのボールボンド(1st接合)を形成し、次いで、Cuワイヤをリング状に引き回し、ボールボンドの反対側を表面31Kに接合(2nd接合)した後、Cuワイヤを2nd接合の位置から引きちぎることによって形成されるCuワイヤリング19Kであってもよい。
 また、たとえば、接合層11Kの副層は、Cu-Sn合金層112K,113K,114Kである必要はなく、たとえば、Cuと、Cuとは異なる異種金属であるZn(熱伝導率は約120W/m・K)との合金からなり、Cuが主成分として含有されたCu-Zn合金層であってもよい。
 また、たとえば、リードフレーム10Kの表面(ダイパッド3Kの表面31Kおよび電極リード4Kの表面41K)は、非被覆面である必要はなく、図100に示すように、めっきやスパッタ処理が施されることにより被覆層15Kが形成されていてもよい。
 その場合、Si基板7Kの裏面72Kと同様に、リードフレーム10Kの最表面にはCuが露出している必要がある。
 たとえば、被覆層15Kは、ダイパッド3Kの表面31K上においては、図101Aに示すように、ダイパッド3K側から順にAg層16KおよびCu層17Kが積層された2層構造をなしている。Ag層16Kの上にCu層17Kを積層することにより、リードフレーム10Kにおける半導体チップ2Kとの対向面(表面31K)全体にCuを露出させることができる。
 一方、電極リード4Kの表面41K上においては、被覆層15Kは、図101Bに示すように、Ag層16Kのみが形成された単層構造をなしている。これにより、ボンディングワイヤ5Kの接続面全体にAgを露出させることができる。そのため、電極リード4Kに接続するボンディングワイヤ5Kとして、Cuワイヤだけではなく、Auワイヤなどさまざまなワイヤを利用することができる。
 また、裏メタル9Kは、Au層91K、Ni層92KおよびCu層93Kのそれぞれが1層ずつ積層された3層構造を有しているとしたが、これに限られず、たとえば、これらの層の少なくとも1種が複数積層されていてもよい。その場合、複数の層が連続して積層されていてもよいし、複数の層の間に別の種類の層が介在されていてもよい。
 また、裏メタル9Kは、Au層、Ni層およびCu層とは異なる層を備えていてもよい。たとえば、Ag層、Ti層などを備えていてもよい。Ti層は、Si半導体に対してオーミック接触可能なので、Au層91Kに代えて適用することができる。
 また、たとえば、裏メタル9KとCuスタッドバンプ18Kの先端部182Kとは、図102に示すように、離間されていてもよい。この場合、半導体チップ2Kとダイパッド3Kとが接合された状態において、接合層11Kの総厚さTがCuスタッドバンプ18Kの高さよりも大きくなる。そのため、Z方向における接合層11Kの線膨張を増加させ、X方向における接合層11Kの線膨張を抑制することができる。その結果、半導体チップ2Kにかかる応力を効果的に緩和することができる。
 また、前述の実施形態では、ボンディングワイヤ5Kが水分不透過絶縁膜25Kで被覆されている態様を例示したが、前述の第11の課題を解決するための第11の目的を少なくとも達成するのであれば、図103~図105にそれぞれ示すように、水分不透過絶縁膜25Kが設けられていなくてもよい。
<第12実施形態 図106~図156>
 この第12実施形態による開示により、前述の「発明が解決しようとする課題」に記載した課題のほか、下記に示す第12の背景技術に対する第12の課題を解決することもできる。

(1)第12の背景技術 典型的な半導体装置では、半導体チップがダイパッド上に配置され、半導体チップとダイパッドの周囲に配置されたリードとがAu(金)からなるワイヤにより接続されている。具体的には、半導体チップの表面に、Al(アルミニウム)からなるパッドが配置されている。そして、そのパッドの表面とリードの表面との間に、Auからなるワイヤがアーチ状のループを描いて架設されている。
 ワイヤの架設時(ワイヤボンディング時)には、ワイヤボンダのキャピラリに保持されたワイヤの先端にFAB(Free Air Ball)が形成され、そのFABがパッドの表面に当接される。このとき、キャピラリによりFABがパッドに向けて所定の荷重で押圧されるとともに、キャピラリに設けられた超音波振動子に所定の駆動電流が供給され、FABに超音波振動が付与される。その結果、FABがパッドの表面に擦られながら押しつけられ、パッドの表面に対するワイヤの接合が達成される。その後、キャピラリがリードに向けて移動される。そして、ワイヤがリードの表面に押し付けられて、ワイヤに超音波振動が付与されつつ、ワイヤが引きちぎられる。これにより、パッドの表面とリードの表面との間に、ワイヤが架設される。
(2)第12の課題
 最近、市場で半導体装置の価格競争が激化しており、半導体装置のコストのさらなる低減が要求されている。コスト低減策の1つとして、高価なAuからなるワイヤ(金ワイヤ)から安価なCu(銅)からなるワイヤ(銅ワイヤ)への代替が検討されている。
 しかしながら、銅ワイヤの先端に形成されるFABは、金ワイヤの先端に形成されるFABよりも硬いので、銅ワイヤを金ワイヤの場合と同じ条件(荷重および超音波振動子の駆動電流の大きさなど)でパッドに接合したのでは、銅ワイヤとパッドとの良好な接合を得ることができない。現在のところ、パッドに対する銅ワイヤの良好な接合を達成可能な条件は明らかではなく、金ワイヤから銅ワイヤへの積極的な代替には至っていない。
 すなわち、この第12実施形態に係る発明は、パッドに対する銅ワイヤの良好な接合を達成することができる、ワイヤボンディング方法を提供することを第12の目的としている。
(3)具体的な実施形態の開示
 図106は、本発明の第12実施形態に係る半導体装置の模式的な断面図である。図107は、図106に示す半導体装置の模式的な底面図である。
 半導体装置1Lは、QFN(Quad Flat Non-leaded Package)が適用された半導体装置であり、半導体チップ2Lをダイパッド3L、リード4Lおよび銅ワイヤ5Lとともに樹脂パッケージ6Lで封止した構造を有している。半導体装置1L(樹脂パッケージ6L)の外形は、扁平な直方体形状である。
 本実施形態では、半導体装置1Lの外形は、平面形状が4mm角の正方形状で厚さが0.85mmの6面体であり、以下で挙げる半導体装置1Lの各部の寸法は、半導体装置1Lがその外形寸法を有する場合の一例である。
 半導体チップ2Lは、平面視で2.3mmの正方形状をなしている。半導体チップ2Lの厚さは、0.23mmである。半導体チップ2Lの表面の周縁部には、複数のパッド7Lが配置されている。各パッド7Lは、半導体チップ2Lに作り込まれた回路と電気的に接続されている。半導体チップ2Lの裏面には、Au、Ni(ニッケル)、Ag(銀)などの金属層からなる裏メタル8Lが形成されている。
 ダイパッド3Lおよびリード4Lは、金属薄板(たとえば、銅薄板)を打ち抜くことにより形成される。その金属薄板(ダイパッド3Lおよびリード4L)の厚さは、0.2mmである。ダイパッド3Lおよびリード4Lの表面には、Agからなるめっき層9Lが形成されている。
 ダイパッド3Lは、平面視で2.7mmの正方形状をなし、各側面が半導体装置1Lの側面と平行をなすように半導体装置1Lの中央部に配置されている。
 ダイパッド3Lの裏面の周縁部には、裏面側からの潰し加工により、その全周にわたって、断面略1/4楕円形状の窪みが形成されている。そして、その窪みには、樹脂パッケージ6Lが入り込んでいる。これにより、ダイパッド3Lの周縁部がその上下から樹脂パッケージ6Lで挟まれ、ダイパッド3Lの樹脂パッケージ6Lからの脱落が防止(抜け止め)されている。
 また、ダイパッド3Lの裏面は、その周縁部(断面略1/4楕円形状に窪んだ部分)を除いて、樹脂パッケージ6Lの裏面から露出している。
 リード4Lは、ダイパッド3Lの各側面と対向する位置に、同数(たとえば、9本)ずつ設けられている。ダイパッド3Lの側面に対向する各位置において、リード4Lは、その対向する側面と直交する方向に延び、当該側面と平行な方向に等間隔を空けて配置されている。リード4Lの長手方向の長さは、0.45mmである。また、ダイパッド3Lとリード4Lとの間の間隔は、0.2mmである。
 リード4Lの裏面のダイパッド3L側の端部には、裏面側からの潰し加工により、断面略1/4楕円形状の窪みが形成されている。そして、その窪みには、樹脂パッケージ6Lが入り込んでいる。これにより、リード4Lのダイパッド3L側の端部がその上下から樹脂パッケージ6Lで挟まれ、リード4Lの樹脂パッケージ6Lからの脱落が防止(抜け止め)されている。
 リード4Lの裏面は、ダイパッド3L側の端部(断面略1/4楕円形状に窪んだ部分)を除いて、樹脂パッケージ6Lの裏面から露出している。また、リード4Lのダイパッド3L側と反対側の側面は、樹脂パッケージ6Lの側面から露出している。
 ダイパッド3Lおよびリード4Lの裏面における樹脂パッケージ6Lから露出する部分には、半田からなるめっき層10Lが形成されている。
 そして、半導体チップ2Lは、パッド7Lが配置されている表面を上方に向けた状態で、その裏面が接合材11Lを介して、ダイパッド3Lの表面(めっき層10L)に接合されている。接合材11Lには、たとえば、半田ペーストが用いられる。接合材11Lの厚さは、0.02mmである。
 なお、半導体チップ2Lとダイパッド3Lとの電気的な接続が不要な場合には、裏メタル8Lが省略されて、半導体チップ2Lの裏面がダイパッド3Lの表面に銀ペーストなどの絶縁性ペーストからなる接合材を介して接合されてもよい。この場合、半導体チップ2Lの平面サイズは、2.3mm角となる。また、ダイパッド3Lの表面上のめっき層9Lが省略されてもよい。
 銅ワイヤ5Lは、たとえば、純度が99.99%以上の銅からなる。銅ワイヤ5Lの一端は、半導体チップ2Lのパッド7Lに接合されている。銅ワイヤ5Lの他端は、リード4Lの表面に接合されている。そして、銅ワイヤ5Lは、半導体チップ2Lとリード4Lとの間に、アーチ状のループを描いて架設されている。この銅ワイヤ5Lのループの頂部と半導体チップ2Lの表面との高低差は、0.16mmである。
 そして、この半導体装置1Lでは、前述の第1実施形態と同様に、半導体チップ2Lの表面および側面全体、ダイパッド3Lの表面および側面全体、リード4Lの表面全体、ならびに銅ワイヤ5L全体が一体的な水分不透過絶縁膜25Lで被覆されている。
 図108は、図106に示す破線で囲まれる部分の拡大図である。
 パッド7Lは、Alを含む金属からなり、半導体チップ2Lの最上層の層間絶縁膜12L上に形成されている。層間絶縁膜12L上には、表面保護膜13Lが形成されている。パッド7Lは、その周縁部が表面保護膜13Lに覆われ、中央部が表面保護膜13Lに形成されたパッド開口14Lを介して露出している。
 銅ワイヤ5Lは、表面保護膜13Lから露出するパッド7Lの中央部に接合されている。銅ワイヤ5Lは、後述するように、その先端にFABが形成され、FABがパッド7Lに押し付けられることにより接合される。このとき、FABが変形することにより、銅ワイヤ5Lにおけるパッド7Lとの接合部分には、鏡餅形状のファーストボール部15Lが形成される。また、ファーストボール部15Lの周囲に、ファーストボール部15Lの下方からパッド7Lの材料が徐々に迫り出すことにより、迫り出し部16Lがパッド7Lの表面から大きく浮き上がらずに形成される。
 たとえば、銅ワイヤ5Lの線径が25μmである場合、ファーストボール部15Lの狙い直径(ファーストボール部15Lの設計上の直径)は、74~76μmであり、ファーストボール部15Lの狙い厚さ(ファーストボール部15Lの設計上の厚さ)は、17~18μmである。
 図109A~図109Dは、図106に示す半導体装置の製造途中(ワイヤボンディングの途中)の状態を示す模式的な断面図である。
 銅ワイヤ5Lは、ダイパッド3Lおよびリード4Lがそれらを取り囲むフレーム(図示せず)に接続された状態、つまりダイパッド3Lおよびリード4Lがリードフレームをなす状態で、ワイヤボンダにより、半導体チップ2Lとリード4Lとの間に架設される。
 ワイヤボンダには、キャピラリCが備えられている。キャピラリCは、図109Aに示すように、ワイヤ挿通孔41Lが中心軸線上に形成された略円筒形状をなしている。銅ワイヤ5Lは、ワイヤ挿通孔41Lに挿通されて、ワイヤ挿通孔41Lの先端(下端)から送り出される。
 キャピラリCの先端部には、ワイヤ挿通孔41Lの下方に、ワイヤ挿通孔41Lと連通する円錐台形状のチャンファ42Lが形成されている。また、キャピラリCの先端部は、チャンファ42Lの下端縁に連続し、銅ワイヤ5Lとパッド7Lおよびリード4Lとの接合時(ワイヤボンディング時)にそれらと対向する面であるフェイス43Lを有している。フェイス43Lは、キャピラリCの中心軸線と直交する平面に対して外側が上がるように緩やかに傾斜している。
 まず、図109Aに示すように、キャピラリCがパッド7Lの直上に移動される。次に、チャンファ42Lに銅ワイヤ5Lの先端が位置する状態で、銅ワイヤ5Lの先端部に電流が印加されることにより、その先端部にFAB44が形成される。電流の値および印加時間は、銅ワイヤ5Lの線径およびFAB44の狙い直径(FAB44の設計上の直径)に応じて適宜設定される。FAB44の一部は、チャンファ42Lからその下方にはみ出ている。
 その後、図109Bに示すように、キャピラリCがパッド7Lに向かって下降され、キャピラリCにより、FAB44がパッド7Lに押し付けられる。このとき、キャピラリCによりFAB44に荷重が加えられるとともに、キャピラリCに設けられた超音波振動子(図示せず)から発振された超音波振動がFAB44に付与される。
 図110は、パッドに対するFABの接合時にFABに加えられる荷重および超音波振動子に印加される駆動電流の時間変化を示すグラフである。
 具体的には、図110に示すように、FAB44がパッド7Lに当接した時刻T1から所定時間が経過する時刻T2までの間は、キャピラリCからFAB44に相対的に大きい初期荷重P1が加えられる。所定時間は、3msecに設定される。また、初期荷重P1は、パッド7Lに対するファーストボール部15Lの狙い接合面積(パッド7Lに対するファーストボール部15Lの設計上の接合面積)に一定の係数(初期荷重P1の単位がgであり、接合面積の単位がmmである場合、たとえば、28786)を乗じた値に基づいて設定される。時刻T2以後は、キャピラリCからFAB44に加えられる荷重が下げられ、FAB44に相対的に小さい荷重P2が加えられる。この荷重P2は、キャピラリCが上昇される時刻T4になるまで加え続けられる。
 一方、超音波振動子には、FAB44がパッド7Lに当接する時刻T1より前から相対的に小さい値U1の駆動電流が印加されている。駆動電流値U1は、30mA未満に設定される。
 FAB44がパッド7Lに当接すると、そのときの時刻T1から時刻T3までの間に、超音波振動子に印加される駆動電流の値が値U1から相対的に大きい値U2まで一定の変化率で(単調に)上げられる。この変化率は、21mA/msec以下に設定される。また、超音波振動子に最終的に印加される駆動電流の値U2は、その値U2をファーストボール部15Lの狙い接合面積で除した値が0.0197mA/μm以下となるように設定される。さらに、FAB44に初期荷重が加えられる所定時間に超音波振動子に印加される駆動電流の積分値が146mA・msec以下となるように、駆動電流値U1,U2が設定される。時刻T3以後は、時刻T4になるまで、値U2の駆動電流が超音波振動子に印加し続けられる。
 その結果、FAB44がキャピラリCのチャンファ42Lおよびフェイス43Lの形状に沿って変形し、図108に示すように、パッド7L上に、鏡餅形状のファーストボール部15Lが形成されるとともに、その周囲に迫り出し部16Lが形成される。これにより、パッド7Lに対する銅ワイヤ5Lの接合(ファーストボンディング)が達成される。
 時刻T1から予め定める接合時間が経過し、時刻T4になると、キャピラリCがパッド7Lの上方に離間される。その後、キャピラリCは、リード4Lの表面に向けて斜め下方に移動される。そして、図109Cに示すように、超音波振動子に駆動電流が印加され、キャピラリCに超音波振動が付与されつつ、キャピラリCにより、銅ワイヤ5Lがリード4Lの表面に押し付けられ、さらに引きちぎられる。これにより、リード4Lの表面上に、銅ワイヤ5Lの他端部からなる側面視楔状のステッチ部が形成され、銅ワイヤのリード4Lに対する接合(セカンドボンディング)が達成される。
 その後は、他のパッド7Lおよびこれに対応するリード4Lを対象として、図109A~図109Cに示す工程が行われる。そして、図109A~図109Cに示す工程が繰り返されることにより、図109Dに示すように、半導体チップ2Lのすべてのパッド7Lとリード4Lとの間に銅ワイヤ5Lが架設される。全てのワイヤボンディング終了後、図4Dと同様の方法により、水分不透過絶縁膜25Lが形成される。
<接合面積-初期荷重の関係>
 図111は、パッドに対するファーストボール部の接合面積と初期荷重との関係を示すグラフである。
 パッド7Lに対するファーストボール部15Lの接合面積と初期荷重との関係を調べるため、次の試験1~4を行った。
(1)試験1
 線径25μmの銅ワイヤ5Lの先端に45μmのFAB44を形成し、キャピラリCをパッド7Lに向けて下降させて、FAB44をパッド7Lに押し付け、パッド7L上にFAB44の変形によるファーストボール部15Lを形成した。そして、FAB44のパッド7Lへの当接後にFAB44に加えられる荷重の大きさを種々変化させた。ファーストボール部15Lの狙い直径は、58μmであり、パッドに対するファーストボール部の狙い接合面積は、0.00264mmである。
 狙い直径および狙い接合面積に近いファーストボール部15Lが得られる荷重は、80gであった。また、その荷重を実際に得られた接合面積で除して、狙いに近い形状のファーストボール部15Lを形成するために必要な単位面積あたりの荷重(単位面積荷重)を求めると、その単位面積荷重は、30295g/mmであった。
(2)試験2
 線径25μmの銅ワイヤ5Lの先端に59μmのFAB44を形成し、キャピラリCをパッド7Lに向けて下降させて、FAB44をパッド7Lに押し付け、パッド7L上にFAB44の変形によるファーストボール部15Lを形成した。そして、FAB44のパッド7Lへの当接後にFAB44に加えられる荷重の大きさを種々変化させた。ファーストボール部15Lの狙い直径は、74μmであり、パッドに対するファーストボール部の狙い接合面積は、0.0043mmである。
 狙い直径および狙い接合面積に近いファーストボール部15Lが得られる荷重は、130gであった。また、その荷重を実際に得られた接合面積で除して、狙いに近い形状のファーストボール部15Lを形成するために必要な単位面積あたりの荷重(単位面積荷重)を求めると、その単位面積荷重は、30242g/mmであった。
(3)試験3
 線径30μmの銅ワイヤ5Lの先端に59μmのFAB44を形成し、キャピラリCをパッド7Lに向けて下降させて、FAB44をパッド7Lに押し付け、パッド7L上にFAB44の変形によるファーストボール部15Lを形成した。そして、FAB44のパッド7Lへの当接後にFAB44に加えられる荷重の大きさを種々変化させた。ファーストボール部15Lの狙い直径は、74μmであり、パッドに対するファーストボール部の狙い接合面積は、0.0043mmである。
 狙い直径および狙い接合面積に近いファーストボール部15Lが得られる荷重は、130gであった。また、その荷重を実際に得られた接合面積で除して、狙いに近い形状のファーストボール部15Lを形成するために必要な単位面積あたりの荷重(単位面積荷重)を求めると、その単位面積荷重は、30242g/mmであった。
(4)試験4
 線径38μmの銅ワイヤ5Lの先端に84μmのFAB44を形成し、キャピラリCをパッド7Lに向けて下降させて、FAB44をパッド7Lに押し付け、パッド7L上にFAB44の変形によるファーストボール部15Lを形成した。そして、FAB44のパッド7Lへの当接後にFAB44に加えられる荷重の大きさを種々変化させた。ファーストボール部15Lの狙い直径は、104μmであり、パッドに対するファーストボール部の狙い接合面積は、0.00849mmである。
 狙い直径および狙い接合面積に近いファーストボール部15Lが得られる荷重は、240gであった。また、その荷重を実際に得られた接合面積で除して、狙いに近い形状のファーストボール部15Lを形成するために必要な単位面積あたりの荷重(単位面積荷重)を求めると、その単位面積荷重は、28267g/mmであった。
 以上の試験1~4の結果から、銅ワイヤ5Lの線径、ファーストボール部15Lの狙い直径および狙い接合面積にかかわらず、狙いに近い形状のファーストボール部15Lを形成するために必要な単位面積あたりの荷重(単位面積荷重)は、ほぼ同じであることが確認された。
 また、各試験1~4で狙い直径および狙い接合面積に近いファーストボール部15Lが得られる荷重として求められた値を、初期荷重P1として、X軸を狙い接合面積とし、Y軸を初期荷重とするグラフエリアにプロットすると、図111に示すようになり、初期荷重P1とパッド7Lに対するファーストボール部15Lの接合面積との間にはほぼ比例関係があることが確認された。
<所定時間の設定>
 初期荷重P1がFABに加えられる所定時間を適切に設定するために、次の試験1~3を行った。
(1)試験1
 線径25μmの銅ワイヤ5Lの先端にFAB44を形成し、キャピラリCをパッド7Lに向けて下降させて、FAB44をパッド7Lに押し付け、FAB44に一定の荷重を加え、パッド7L上にFAB44の変形によるファーストボール部15Lを形成した。ファーストボール部15Lの狙い直径は、58μmであり、その狙い厚さは、10μmである。そして、FAB44に加えられる荷重の大きさが50g、80gおよび110gの各場合について、FAB44がパッド7Lに当接してからの経過時間に伴う、ファーストボール部15Lの直径および厚さの変化を調べた。直径(ボール径)の時間変化を図112に示し、厚さ(ボール厚)の時間変化を図113に示す。
(2)試験2
 線径25μmの銅ワイヤ5Lの先端にFAB44を形成し、キャピラリCをパッド7Lに向けて下降させて、FAB44をパッド7Lに押し付け、FAB44に一定の荷重を加え、パッド7L上にFAB44の変形によるファーストボール部15Lを形成した。ファーストボール部15Lの狙い直径は、76μmであり、その狙い厚さは、18μmである。そして、FAB44に加えられる荷重の大きさが70g、90g、110g、130g、150gおよび200gの各場合について、FAB44がパッド7Lに当接してからの経過時間に伴う、ファーストボール部15Lの直径および厚さの変化を調べた。直径(ボール径)の時間変化を図114に示し、厚さ(ボール厚)の時間変化を図115に示す。
(3)試験3
 線径38μmの銅ワイヤ5Lの先端にFAB44を形成し、キャピラリCをパッド7Lに向けて下降させて、FAB44をパッド7Lに押し付け、FAB44に一定の荷重を加え、パッド7L上にFAB44の変形によるファーストボール部15Lを形成した。ファーストボール部15Lの狙い直径は、104μmであり、その狙い厚さは、25μmである。そして、FAB44に加えられる荷重の大きさが200g、230g、250g、300g、400gおよび500gの各場合について、FAB44がパッド7Lに当接してからの経過時間に伴う、ファーストボール部15Lの直径および厚さの変化を調べた。直径(ボール径)の時間変化を図116に示し、厚さ(ボール厚)の時間変化を図117に示す。
 図112~図117を参照して理解されるように、銅ワイヤ5Lの線径、荷重の大きさならびにファーストボール部15Lの狙い直径および狙い厚さにかかわらず、FAB44がパッド7Lに当接してから2msec未満では完了しない。一方、FAB44がパッド7Lに当接してから4msecを超えると、FAB44の直径および厚さがほぼ変化せず、FAB44の変形が確実に完了していると考えられる。より詳細には、銅ワイヤ5Lの線径、荷重の大きさならびにファーストボール部15Lの狙い直径および狙い厚さにかかわらず、FAB44がパッド7Lに当接してからほぼ3msecが経過した時点で、FAB44の直径および厚さの変化が終了し、FAB44の変形が完了していると考えられる。
 よって、初期荷重P1がFABに加えられる所定時間は、2~4msecの範囲内が適切であると考えられ、3msecがより適切であると考えられる。
 以上のように、銅ワイヤ5Lの先端に形成されたFAB44がパッドに当接された後、キャピラリCによりFAB44に相対的に大きい初期荷重P1が加えられる。これにより、Auよりも硬い金属であるCuからなるFAB44が良好に変形するので、FAB44に加えられる初期荷重P1をFAB44の変形により適度に減衰しつつFAB44とパッド7Lとの接合に寄与させることができる。
 また、FAB44がパッド7Lに当接される前から超音波振動子が発振しているので、FAB44がパッド7Lに当接した瞬間から、FAB44とパッド7Lとの当接部分に超音波振動が伝搬し、その当接部分がパッド7Lに擦りつけられる。その結果、接合完了後のFAB44(ファーストボール部15L)のパッド7Lとの接合面の中央部(FAB44とパッド7Lとが初めて当接する部分)がパッド7Lに良好に接合された状態を得ることができる。
 FAB44がパッド7Lに当接された後は、超音波振動子に印加される駆動電流の値が値U1から値U2まで漸増される。その一方で、FAB44が押し潰されるように変形し、FAB44とパッド7Lとの当接部分の面積が漸増する。これにより、超音波振動子からFAB44に伝搬する超音波振動のエネルギーが漸増し、また、パッド7Lに擦りつけられるFAB44の面積が漸増する。その結果、ファーストボール部15Lの中央部の下方において、FAB44に伝搬する超音波振動のエネルギーの急増によるクラックなどのダメージがパッド7Lおよびパッド7Lの下層の層間絶縁膜12Lに生じることを抑制しつつ、ファーストボール部15Lのパッド7Lとの接合面の周縁部までパッド7Lに良好に接合された状態を得ることができる。
 CuからなるFAB44がパッド7Lに当接されてから所定時間が経過すると、FAB44がパッド7Lに押しつけられることによるFAB44の変形が終了する。すなわち、CuからなるFAB44がパッド7Lに当接してから所定時間が経過すると、ファーストボール部15Lの形状が完成する。そのため、それ以後にFAB44に大きい初期荷重P1が加えられ続けると、FAB44とパッド7Lとの当接部分に超音波振動が良好に伝搬しない。そこで、FAB44がパッド7Lに当接されてから所定時間の経過後は、FAB44に加えられる荷重が荷重P2に下げられる。これにより、超音波振動をFAB44とパッド7Lとの当接部分に良好に伝搬させることができる。
 よって、本実施形態に係るワイヤボンディング方法によれば、パッド7Lおよびパッド7Lの下層の層間絶縁膜12Lにダメージが生じるのを防止することができながら、パッド7Lに対する銅ワイヤ5Lの良好な接合、つまりファーストボール部15Lのパッド7Lとの接合面の全域がパッド7Lと良好に接合された状態を得ることができる。
 超音波振動子に印加される駆動電流の値は、FAB44がパッド7Lに当接された後、値U1から一定の変化率で値U2まで増加される。そして、その変化率は、21mA/msec以下に設定されている。これにより、FAB44に伝搬する超音波振動のエネルギーの急増によるパッド7Lおよび層間絶縁膜12Lのダメージの発生を効果的に防止することができる。
 なお、パッド7Lに対するFAB44の接合の手法として、FAB44がパッド7Lに当接されてから、FAB44に一定の荷重を加え続けるとともに、超音波振動子に一定の駆動電流を印加し続けることが考えられる。しかし、この手法では、FAB44に加えられる荷重の大きさおよび超音波振動子に印加される駆動電流の値をどのように設定しても、FAB44がパッド7Lに十分に接合されないか、または、パッド7Lの材料がFAB44(ファーストボール部15L)の側方に薄い鍔状に大きくはみ出す、いわゆるスプラッシュを生じる。
 本実施形態に係るワイヤボンディング方法では、FAB44がパッド7Lに当接される前から超音波振動子に印加される駆動電流の値、および初期荷重の大きさが適切に設定されることにより、そのスプラッシュの発生が防止されている。
 すなわち、FAB44がパッド7Lに当接される前から超音波振動子に印加される駆動電流の値U1が30mA未満に設定されている。これにより、FAB44のパッド7Lへの当接直後にFAB44に伝搬する超音波振動のエネルギーが過大となることを防止できる。その結果、スプラッシュの発生、ならびにファーストボール部15Lの中央部の下方でのパッド7Lおよび層間絶縁膜12Lのダメージの発生を良好に防止することができる。
 また、銅ワイヤ5Lの線径にかかわらず、初期荷重P1とパッド7Lに対するファーストボール部15Lの接合面積との間にはほぼ比例関係があることから、初期荷重P1の大きさは、パッド7Lに対するファーストボール部15Lの狙い接合面積に一定の係数を乗じた値に基づいて設定されている。これにより、銅ワイヤ5Lの線径にかかわらず、初期荷重P1の大きさを適切に設定することができる。その結果、スプラッシュの発生、ならびにファーストボール部15Lの中央部の下方でのパッド7Lおよびパッド7Lの下層のダメージの発生を良好に防止しつつ、FAB44の良好な変形を達成することができ、ファーストボール部15Lのパッド7Lとの接合面の中央部がパッド7Lに良好に接合された状態を得ることができる。
 FAB44の変形は、初期荷重P1の大きさならびにファーストボール部15Lの狙い直径および厚さにかかわらず、FAB44がパッド7Lに当接されてからほぼ3msecで完了するので、FAB44がパッド7Lに当接されてから3msecが経過した後は、FAB44に加えられる荷重が初期荷重P1から荷重P2に下げられる。
 また、所定時間に超音波振動子に印加される駆動電流の積分値が146mA・msec以下となるように、所定時間、駆動電流値U1,U2が設定されている。これにより、FAB44がパッド7Lに当接されてからの所定時間内にFAB44に適切なエネルギー量の超音波振動が伝搬されるので、ファーストボール部15Lの中央部の下方において、パッド7Lおよび層間絶縁膜12Lにダメージ生じることを防止しつつ、ファーストボール部15Lのパッド7Lとの接合面の周縁部までパッド7Lに良好に接合された状態を得ることができる。
 超音波振動子に最終的に印加される駆動電流の値U2は、その値U2をファーストボール部15Lの狙い接合面積で除した値が0.0197mA/μm以下となるように設定されている。これにより、FAB44の変形終了後にFAB44に伝搬する超音波振動のエネルギーが過大となることを防止でき、ファーストボール部15Lの周縁部の下方において、パッド7Lおよび層間絶縁膜12Lにダメージが生じるのを良好に防止することができる。
 なお、本実施形態では、FAB44がパッド7Lに当接されてからの所定時間に、荷重P2よりも大きい初期荷重P1が加えられる。しかし、FAB44をパッド7Lに近づけるときのキャピラリCの移動速度を大きくし、接合時間の全体にわたって一定の荷重がFABに加えられる場合にも、見かけ上、FAB44がパッド7Lに当接される瞬間および直後にFAB44に加わる荷重が大きくなり、FAB44に初期荷重P1が加えられる場合と同様な作用効果が得られる。
 銅ワイヤ5Lの先端にFAB44を形成し、キャピラリCをパッド7Lに向けて一定の速度0.4mil/msec(約10.2μm/msec)で下降させて、FAB44をパッド7Lに押し付け、FAB44に初期荷重P1として130gの荷重を3msecにわたって加え、その後の9msecにわたって、荷重P2をFAB44に加えることにより、パッド7L上にFAB44の変形によるファーストボール部15Lを形成した。このときのファーストボール部の近傍をSEM(Scanning Electron Microscope:走査型電子顕微鏡)により撮像して得られたSEM画像を図118に示す。
 また、銅ワイヤ5Lの先端にFAB44を形成し、キャピラリCをパッド7Lに向けて一定の速度1.00mil/msec(約2.45m/msec)で下降させて、FAB44をパッド7Lに押し付け、FAB44のパッド7Lへの当接から12msecにわたって、FAB44に45gの荷重を加え、パッド7L上にFAB44の変形によるファーストボール部15Lを形成した。このときのファーストボール部の近傍のSEM画像を図119に示す。
 図118と図119とを見比べて、ファーストボール部15Lの形状および迫り出し部16Lの形状がほぼ同じであることが判る。
 以上、本発明の第12実施形態について説明したが、この第12実施形態は、以下のように変更されていてもよい。
 たとえば、半導体装置1Lでは、QFNが適用されているが、本発明は、SON(Small Outlined Non-leaded Package)など、他の種類のノンリードパッケージが適用された半導体装置の製造に適用することもできる。
 また、リードの端面と樹脂パッケージの側面とが面一に形成された、いわゆるシンギュレーションタイプに限らず、リードが樹脂パッケージの側面から突出するリードカットタイプのノンリードパッケージが適用された半導体装置の製造に本発明を適用することもできる。
 さらに、ノンリードパッケージに限らず、QFP(Quad Flat Package)など、樹脂パッケージからリードが突出することによるアウターリードを有するパッケージが適用された半導体装置の製造に本発明を適用することもできる。
 また、前述の実施形態では、銅ワイヤ5Lが水分不透過絶縁膜25Lで被覆されている態様を例示したが、前述の第12の課題を解決するための第12の目的を少なくとも達成するのであれば、図120に示すように、水分不透過絶縁膜25Lが設けられていなくてもよい。
 次に、この第12実施形態に関して実験を行なった。なお、本発明は下記の実施例によって限定されるものではない。
1.評価試験1
 マイクロスイス社製のキャピラリを用いた。このキャピラリは、次のような寸法を有している。チャンファの下端縁の直径であるCD寸法は、66μm(0.066mm)である。フェイスの外径であるT寸法は、178μm(0.178mm)である。キャピラリを中心軸線を含む平面で切断した断面(図109Aに示す断面を参照。)において、チャンファの側面に沿って延びる2本の直線がなす角度であるチャンファ角は、90°である。フェイスがキャピラリの中心軸線と直交する平面に対してなす角度であるフェイス角は、8°である。キャピラリを中心軸線を含む平面で切断した断面において、キャピラリの側面のフェイスの上端からさらに上方に延びる部分と中心軸線とがなす角度は、20°である。フェイスの上端部分は、円弧状をなし、その曲率半径であるOR寸法は、20μm(0.020mm)である。
 キャピラリをAl-Cu系合金からなるパッドの表面から高さ7mil(約178μm)の位置に配置し、線径25μmの銅ワイヤの先端に直径2.33mil(約60μm)のFABを形成した。そして、キャピラリを速度0.4mil/msec(約10.2μm/msec)でパッドに向けて下降させて、FABをパッドに押し付け、パッド上にFABの変形によるファーストボール部を形成した。ファーストボール部の狙い直径は、74μmであり、パッドに対するファーストボール部の狙い接合面積は、0.0043mmである。
<実施例1>
 図121に示すように、FABのパッドへの当接後の3msecの間、キャピラリによりFABに130gの初期荷重を加え、その3msecが経過した時点で、FABに加わる荷重を30gに下げて、FABに30gの荷重が加えられた状態を9msecにわたって保持した。その後、キャピラリを上昇させた。
 また、FABのパッドへの当接前から、キャピラリに設けられた超音波振動子に15mAの駆動電流を印加し、FABがパッドに当接された後、超音波振動子に印加される駆動電流の値を3.6msecの間に15mAから90mAまで一定の変化率(約20.83mA/msec)で上昇させて、超音波振動子に90mAの駆動電流が印加されている状態をキャピラリが上昇されるまで(キャピラリの下降開始から29.5msecが経過するまで)の8.4msecにわたって保持した。この場合に、FABに130gの初期荷重が加えられている3msecの間に超音波振動子に印加される駆動電流の積分値は、138.75mA・msecである。また、超音波振動子に最終的に印加される駆動電流の値をファーストボール部の狙い直径の2乗値で除した値は、約0.0164mA/μmであり、0.0197mA/μmよりも小さい。
<比較例1>
 図122に示すように、FABのパッドへの当接後の3msecの間、キャピラリによりFABに130gの初期荷重を加え、その3msecが経過した時点で、FABに加わる荷重を30gに下げて、FABに30gの荷重が加えられた状態を9msecにわたって保持した。その後、キャピラリを上昇させた。
 また、FABのパッドへの当接前には、キャピラリに設けられた超音波振動子に駆動電流を印加せず、FABがパッドに当接された後、超音波振動子に印加される駆動電流の値を3.6msecの間に0mAから90mAまで一定の変化率(25mA/msec)で上昇させて、超音波振動子に90mAの駆動電流が印加されている状態をキャピラリが上昇されるまで(キャピラリの下降開始から29.5msecが経過するまで)の8.4msecにわたって保持した。この場合に、FABに130gの初期荷重が加えられている3msecの間に超音波振動子に印加される駆動電流の積分値は、112.5mA・msecである。
<比較例2>
 図123に示すように、FABのパッドへの当接後の3msecの間、キャピラリによりFABに130gの初期荷重を加え、その3msecが経過した時点で、FABに加わる荷重を30gに下げて、FABに30gの荷重が加えられた状態を9msecにわたって保持した。その後、キャピラリを上昇させた。
 また、FABのパッドへの当接前から、キャピラリに設けられた超音波振動子に15mAの駆動電流を印加し、FABがパッドに当接されてから3.6msecが経過した時点で、超音波振動子に印加される駆動電流の値を15mAから90mAまで瞬時に上昇させて、超音波振動子に90mAの駆動電流が印加されている状態をキャピラリが上昇されるまで(キャピラリの下降開始から29.5msecが経過するまで)の8.4msecにわたって保持した。この場合、FABに130gの初期荷重が加えられている3msecの間に、超音波振動子に駆動電流は印加されていない。
<比較例3>
 図124に示すように、FABのパッドへの当接後の3msecの間、キャピラリによりFABに130gの初期荷重を加え、その3msecが経過した時点で、FABに加わる荷重を30gに下げて、FABに30gの荷重が加えられた状態を9msecにわたって保持した。その後、キャピラリを上昇させた。
 また、FABのパッドへの当接前には、キャピラリに設けられた超音波振動子に駆動電流を印加せず、FABがパッドに当接されてから3.6msecが経過した時点で、超音波振動子に印加される駆動電流の値を0mAから90mAまで瞬時に上昇させて、超音波振動子に90mAの駆動電流が印加されている状態をキャピラリが上昇されるまで(キャピラリの下降開始から29.5msecが経過するまで)の8.4msecにわたって保持した。この場合、FABに130gの初期荷重が加えられている3msecの間に、超音波振動子に駆動電流は印加されていない。
(1)スプラッシュ評価(外観評価)
 実施例1および比較例1~3のファーストボール部の近傍をSEMを用いて観察した。実施例1のファーストボール部の近傍のSEM画像を図125に示す。比較例1~3のファーストボール部の近傍のSEM画像をそれぞれ図126~図128に示す。
 図126~図128に示すように、実施例1および比較例1~3のいずれも、パッドの材料がファーストボール部の側方にわずかに迫り出し、スプラッシュは生じていないことが確認された。
(2)ボール裏評価
 実施例1および比較例1~3のファーストボール部をパッドから引き剥がし、ファーストボール部のパッドとの接合面をSEMを用いて観察した。実施例1のファーストボール部の接合面のSEM画像を図129に示す。比較例1~3のファーストボール部の接合面のSEM画像を図130~図132に示す。
 図129に示すように、実施例1のファーストボール部には、その接合面のほぼ全域に超音波振動による細かい傷がついていることが確認された。このことは、FABがパッドに当接した瞬間からファーストボール部の形状が完成するまでの全期間にわたって、超音波振動がFABに良好に伝搬し、その超音波振動により、パッドに対するFABの当接部分の全域がパッドに擦りつけられたことを裏付けている。
 図130に示すように、比較例1のファーストボール部には、その接合面の中央部の一部に、超音波振動による傷がついていない部分Po1が存在することが確認された。このような部分Po1が存在するのは、FABがパッドに当接した直後は、超音波振動がFABに伝搬せず、パッドに対するFABの当接部分が擦りつけられていないためであると考えられる。
 図131に示すように、比較例2のファーストボール部には、その接合面の中央部と周縁部との間に、超音波振動による傷がついていない部分Po2が存在することが確認された。このような部分Po2が存在するのは、FABがパッドに当接した瞬間から、超音波振動がFABに伝搬するが、FABがファーストボール部に変形する過程で超音波振動が不足しているためであると考えられる。
 図132に示すように、比較例3のファーストボール部には、その接合部の周縁部のみに超音波振動による細かい傷がつき、中央部に傷がついていない部分Po3が存在することが確認された。このような部分Po3が存在するのは、FABがファーストボール部に変形した後のみに超音波振動がFABに伝搬したためであると考えられる。
(3)パッド上評価
 実施例1および比較例1~3のファーストボール部を含む銅ワイヤを発煙硝酸で溶かし、パッドのファーストボール部との接合面を光学顕微鏡を用いて観察した。実施例1のパッドの画像を図133に示す。比較例1~3のパッドの画像を図134~図136に示す。
 なお、この評価試験前に、半導体チップが良品か否かを検査するためのEDS(Electric Die Sort)が行われ、FABの接合前は、各パッドの表面にEDS用の検査プローブが押し当てられたことによる針跡がついている。
 図133に示すように、実施例1のパッドから針跡が消えていることが確認された。このことは、パッドから針跡が消える程度にFABがパッドに押し付けられ、FAB(ファーストボール部)がパッドに強固に接合されていることを裏付けている。
 これに対し、図134~図136に示すように、比較例1~3のパッドには、針跡が残っていることが確認された。
(4)パッド下評価
 実施例1および比較例1~3のファーストボール部を含む銅ワイヤを発煙硝酸で溶かし、さらにパッドを除去して、これにより露出する層間絶縁膜の表面を光学顕微鏡を用いて観察した。実施例1の層間絶縁膜の表面の画像を図137に示す。比較例1~3の層間絶縁膜の表面の画像を図138~図140に示す。
 図137~図140に示すように、実施例1および比較例1~3のいずれも、層間絶縁膜にクラックなどのダメージが発生していないことが確認された。
2.評価試験2
 マイクロスイス社製のキャピラリを用いた。このキャピラリは、次のような寸法を有している。チャンファの下端縁の直径であるCD寸法は、66μm(0.066mm)である。フェイスの外径であるT寸法は、178μm(0.178mm)である。キャピラリを中心軸線を含む平面で切断した断面(図109Aに示す断面を参照。)において、チャンファの側面に沿って延びる2本の直線がなす角度であるチャンファ角は、90°である。フェイスがキャピラリの中心軸線と直交する平面に対してなす角度であるフェイス角は、8°である。キャピラリを中心軸線を含む平面で切断した断面において、キャピラリの側面のフェイスの上端からさらに上方に延びる部分と中心軸線とがなす角度は、20°である。フェイスの上端部分は、円弧状をなし、その曲率半径であるOR寸法は、20μm(0.020mm)である。
 キャピラリをAl-Cu系合金からなるパッドの表面から高さ7mil(約178μm)の位置に配置し、線径25μmの銅ワイヤの先端に直径2.33mil(約60μm)のFABを形成した。そして、キャピラリを速度0.4mil/msec(約10.2μm/msec)でパッドに向けて下降させて、FABをパッドに押し付け、パッド上にFABの変形によるファーストボール部を形成した。ファーストボール部の狙い直径は、74μmであり、パッドに対するファーストボール部の狙い接合面積は、0.00430mmである。
 図141に示すように、FABのパッドへの当接後の3msecの間、キャピラリによりFABに130gの初期荷重を加え、その3msecが経過した時点で、FABに加わる荷重を30gに下げて、FABに30gの荷重が加えられた状態を9msecにわたって保持した。その後、キャピラリを上昇させた。
 また、FABのパッドへの当接前から、キャピラリに設けられた超音波振動子に20mAの駆動電流を印加し、FABがパッドに当接された後、超音波振動子に印加される駆動電流の値を20mAから90mAまで一定の変化率で上昇させて、超音波振動子に90mAの駆動電流が印加されている状態をキャピラリが上昇されるまで(キャピラリの下降開始から29.5msecが経過するまで)保持した。実施例2および比較例4~8は、超音波振動子に印加される駆動電流の値が20mAから90mAに達するまでにかかる時間(RampUpTime:ランプアップタイム)が異なる。実施例2および比較例4~8のいずれにおいても、超音波振動子に最終的に印加される駆動電流の値をファーストボール部の狙い接合面積で除した値は、約0.0164mA/μmであり、0.0197mA/μmよりも小さい。
<実施例2>
 実施例2では、ランプアップタイムが3.6msecに設定されている。言い換えれば、FABがパッドに当接してからキャピラリが上昇されるまでの時間(12msec。以下「接合時間」という。)の30%がランプアップタイムに設定されている。これにより、FABのパッドへの当接後、超音波振動子に印加される駆動電流は、約19.44mA/msecの変化率で20mAから90mAまで上げられる。したがって、FABに130gの初期荷重が加えられている3msecの間に超音波振動子に印加される駆動電流の積分値は、147.5mA・msecである。
<比較例4>
 比較例4では、ランプアップタイムが3.0msecに設定されている。言い換えれば、接合時間の25%がランプアップタイムに設定されている。これにより、FABのパッドへの当接後、超音波振動子に印加される駆動電流は、約23.33mA/msecの変化率で20mAから90mAまで上げられる。したがって、FABに130gの初期荷重が加えられている3msecの間に超音波振動子に印加される駆動電流の積分値は、165mA・msecである。
<比較例5>
 比較例5では、ランプアップタイムが2.4msecに設定されている。言い換えれば、接合時間の20%がランプアップタイムに設定されている。これにより、FABのパッドへの当接後、超音波振動子に印加される駆動電流は、約29.17mA/msecの変化率で20mAから90mAまで上げられる。したがって、FABに130gの初期荷重が加えられている3msecの間に超音波振動子に印加される駆動電流の積分値は、207mA・msecである。
<比較例6>
 比較例6では、ランプアップタイムが1.8msecに設定されている。言い換えれば、接合時間の15%がランプアップタイムに設定されている。これにより、FABのパッドへの当接後、超音波振動子に印加される駆動電流は、約38.89mA/msecの変化率で20mAから90mAまで上げられる。したがって、FABに130gの初期荷重が加えられている3msecの間に超音波振動子に印加される駆動電流の積分値は、228mA・msecである。
<比較例7>
 比較例7では、ランプアップタイムが1.2msecに設定されている。言い換えれば、接合時間の10%がランプアップタイムに設定されている。これにより、FABのパッドへの当接後、超音波振動子に印加される駆動電流は、約58.33mA/msecの変化率で20mAから90mAまで上げられる。したがって、FABに130gの初期荷重が加えられている3msecの間に超音波振動子に印加される駆動電流の積分値は、249mA・msecである。
<比較例8>
 比較例8では、ランプアップタイムが0msecに設定されている。言い換えれば、接合時間の0%がランプアップタイムに設定されている。
(1)クラック評価
 実施例2および比較例4~8のそれぞれについて、48個のパッドにFABを接合させ、各パッドの下層の層間絶縁膜にクラックが生じているかを調べ、クラックの発生率(下層の層間絶縁膜にクラックを生じているパッドの数/48×100)を算出した。この算出結果を図142に示す。
 図142に示すように、ランプアップタイムが接合時間の30%であり、駆動電流の変化率が約19.44mA/msecである実施例1では、層間絶縁膜のクラックが発生しないことが確認された。
 これに対し、ランプアップタイムが接合時間の25%以下であり、駆動電流の変化率が約23.33mA/msec以上である比較例4~8では、層間絶縁膜のクラックが発生することが確認された。
3.評価試験3
 マイクロスイス社製のキャピラリを用いた。このキャピラリは、次のような寸法を有している。チャンファの下端縁の直径であるCD寸法は、66μm(0.066mm)である。フェイスの外径であるT寸法は、178μm(0.178mm)である。キャピラリを中心軸線を含む平面で切断した断面(図109Aに示す断面を参照。)において、チャンファの側面に沿って延びる2本の直線がなす角度であるチャンファ角は、90°である。フェイスがキャピラリの中心軸線と直交する平面に対してなす角度であるフェイス角は、8°である。キャピラリを中心軸線を含む平面で切断した断面において、キャピラリの側面のフェイスの上端からさらに上方に延びる部分と中心軸線とがなす角度は、20°である。フェイスの上端部分は、円弧状をなし、その曲率半径であるOR寸法は、20μm(0.020mm)である。
 キャピラリをAl-Cu系合金からなるパッドの表面から高さ7mil(約178μm)の位置に配置し、線径25μmの銅ワイヤの先端に直径2.33mil(約60μm)のFABを形成した。そして、キャピラリを速度0.4mil/msec(約10.2μm/msec)でパッドに向けて下降させて、FABをパッドに押し付け、パッド上にFABの変形によるファーストボール部を形成した。ファーストボール部の狙い直径は、74μmであり、パッドに対するファーストボール部の狙い接合面積は、0.00430mmである。
 図143に示すように、FABのパッドへの当接後の3msecの間、キャピラリによりFABに130gの初期荷重を加え、その3msecが経過した時点で、FABに加わる荷重を30gに下げて、FABに30gの荷重が加えられた状態を9msecにわたって保持した。その後、キャピラリを上昇させた。
 また、FABのパッドへの当接前から、キャピラリに設けられた超音波振動子に駆動電流を印加し、FABがパッドに当接された後、超音波振動子に印加される駆動電流の値を3.6msecの間に90mAまで一定の変化率で上昇させて、超音波振動子に90mAの駆動電流が印加されている状態をキャピラリが上昇されるまで(キャピラリの下降開始から29.5msecが経過するまで)保持した。実施例3~7および比較例9~11は、FABがパッドに当接される前から超音波振動子に印加される駆動電流の値が異なる。実施例3~7および比較例9~11のいずれにおいても、超音波振動子に最終的に印加される駆動電流の値をファーストボール部の狙い接合面積で除した値は、約0.0164mA/μmであり、0.0197mA/μmよりも小さい。
<実施例3>
 実施例3では、FABがパッドに当接される前から超音波振動子に印加される駆動電流の値が0mAに設定されている。これにより、FABのパッドへの当接後、超音波振動子に印加される駆動電流は、25mA/msecの変化率で0mAから90mAまで上げられる。したがって、FABに130gの初期荷重が加えられている3msecの間に超音波振動子に印加される駆動電流の積分値は、112.5mA・msecである。
<実施例4>
 実施例4では、FABがパッドに当接される前から超音波振動子に印加される駆動電流の値が10mAに設定されている。これにより、FABのパッドへの当接後、超音波振動子に印加される駆動電流は、約22.22mA/msecの変化率で10mAから90mAまで上げられる。したがって、FABに130gの初期荷重が加えられている3msecの間に超音波振動子に印加される駆動電流の積分値は、130mA・msecである。
<実施例5>
 実施例5では、FABがパッドに当接される前から超音波振動子に印加される駆動電流の値が15mAに設定されている。これにより、FABのパッドへの当接後、超音波振動子に印加される駆動電流は、約20.83mA/msecの変化率で15mAから90mAまで上げられる。したがって、FABに130gの初期荷重が加えられている3msecの間に超音波振動子に印加される駆動電流の積分値は、138.75mA・msecである。
<実施例6>
 実施例6では、FABがパッドに当接される前から超音波振動子に印加される駆動電流の値が20mAに設定されている。これにより、FABのパッドへの当接後、超音波振動子に印加される駆動電流は、約19.44mA/msecの変化率で20mAから90mAまで上げられる。したがって、FABに130gの初期荷重が加えられている3msecの間に超音波振動子に印加される駆動電流の積分値は、147.5mA・msecである。
<実施例7>
 実施例7では、FABがパッドに当接される前から超音波振動子に印加される駆動電流の値が25mAに設定されている。これにより、FABのパッドへの当接後、超音波振動子に印加される駆動電流は、約18.06mA/msecの変化率で25mAから90mAまで上げられる。したがって、FABに130gの初期荷重が加えられている3msecの間に超音波振動子に印加される駆動電流の積分値は、156.25mA・msecである。
<比較例9>
 比較例9では、FABがパッドに当接される前から超音波振動子に印加される駆動電流の値が30mAに設定されている。これにより、FABのパッドへの当接後、超音波振動子に印加される駆動電流は、約16.67mA/msecの変化率で30mAから90mAまで上げられる。したがって、FABに130gの初期荷重が加えられている3msecの間に超音波振動子に印加される駆動電流の積分値は、165mA・msecである。
<比較例10>
 比較例10では、FABがパッドに当接される前から超音波振動子に印加される駆動電流の値が60mAに設定されている。これにより、FABのパッドへの当接後、超音波振動子に印加される駆動電流は、約8.34mA/msecの変化率で60mAから90mAまで上げられる。したがって、FABに130gの初期荷重が加えられている3msecの間に超音波振動子に印加される駆動電流の積分値は、255mA・msecである。
<比較例11>
 比較例11では、FABがパッドに当接される前から超音波振動子に印加される駆動電流の値が90mAに設定されている。すなわち、FABのパッドへの当接前後で、超音波振動子に印加される駆動電流の値は変動しない。したがって、FABに130gの初期荷重が加えられている3msecの間に超音波振動子に印加される駆動電流の積分値は、270mA・msecである。
(1)クラック評価
 実施例3~7および比較例9~11のそれぞれについて、48個のパッドにFABを接合させ、各パッドの下層の層間絶縁膜にクラックが生じているかを調べ、クラックの発生率(下層の層間絶縁膜にクラックを生じているパッドの数/48×100)を算出した。
この算出結果を図144に示す。
 図144に示すように、FABがパッドに当接される前から超音波振動子に印加される駆動電流の値が25mA以下である実施例3~7では、層間絶縁膜のクラックが発生しないことが確認された。
 これに対し、FABがパッドに当接される前から超音波振動子に印加される駆動電流の値が30mA以上である比較例9~11では、層間絶縁膜のクラックが発生することが確認された。
4.評価試験4
 マイクロスイス社製のキャピラリを用いた。このキャピラリは、次のような寸法を有している。チャンファの下端縁の直径であるCD寸法は、66μm(0.066mm)である。フェイスの外径であるT寸法は、178μm(0.178mm)である。キャピラリを中心軸線を含む平面で切断した断面(図109Aに示す断面を参照。)において、チャンファの側面に沿って延びる2本の直線がなす角度であるチャンファ角は、90°である。フェイスがキャピラリの中心軸線と直交する平面に対してなす角度であるフェイス角は、8°である。キャピラリを中心軸線を含む平面で切断した断面において、キャピラリの側面のフェイスの上端からさらに上方に延びる部分と中心軸線とがなす角度は、20°である。フェイスの上端部分は、円弧状をなし、その曲率半径であるOR寸法は、20μm(0.020mm)である。
 キャピラリをAl-Cu系合金からなるパッドの表面から高さ7mil(約178μm)の位置に配置し、線径25μmの銅ワイヤの先端に直径2.33mil(約60μm)のFABを形成した。そして、キャピラリを速度0.4mil/msec(約10.2μm/msec)でパッドに向けて下降させて、FABをパッドに押し付け、パッド上にFABの変形によるファーストボール部を形成した。ファーストボール部の狙い直径は、76μmであり、ファーストボール部の狙い厚さは、18μmである。
<実施例8>
 FABのパッドへの当接後の3msecの間、キャピラリによりFABに130gの初期荷重を加え、その3msecが経過した時点で、FABに加わる荷重を30gに下げて、FABに30gの荷重が加えられた状態を9msecにわたって保持した。その後、キャピラリを上昇させた。
 また、FABがパッドに当接された時点からキャピラリが上昇されるまで(キャピラリの下降開始から29.5msecが経過するまで)、超音波振動子に90mAの駆動電流が印加されている状態を保持した。超音波振動子に印加される駆動電流の値をファーストボール部の狙い接合面積で除した値は、約0.0164mA/μmであり、0.0197mA/μmよりも小さい。
<比較例12>
 FABのパッドへの当接からキャピラリの上昇まで間、FABに30gの荷重が加えられた状態を保持した。
 また、FABがパッドに当接された時点からキャピラリが上昇されるまで(キャピラリの下降開始から29.5msecが経過するまで)、超音波振動子に130mAの駆動電流が印加されている状態を保持した。
<比較例13>
 FABのパッドへの当接からキャピラリの上昇まで間、FABに90gの荷重が加えられた状態を保持した。
 また、FABがパッドに当接された時点からキャピラリが上昇されるまで(キャピラリの下降開始から29.5msecが経過するまで)、超音波振動子に130mAの駆動電流が印加されている状態を保持した。
<比較例14>
 FABのパッドへの当接後の3msecの間、キャピラリによりFABに130gの初期荷重を加え、その3msecが経過した時点で、FABに加わる荷重を30gに下げて、FABに30gの荷重が加えられた状態を9msecにわたって保持した。その後、キャピラリを上昇させた。
 また、FABがパッドに当接された時点からキャピラリが上昇されるまで(キャピラリの下降開始から29.5msecが経過するまで)、超音波振動子に70mAの駆動電流が印加されている状態を保持した。
(1)スプラッシュ評価(外観評価1)
 実施例8および比較例12~14のファーストボール部の近傍をSEMを用いて観察した。実施例8のファーストボール部の近傍のSEM画像を図145に示す。比較例12~14のファーストボール部の近傍のSEM画像をそれぞれ図146~図148に示す。
 図145,148に示すように、FABのパッドへの当接後にFABに初期荷重が加えられる実施例8および比較例14は、パッドの材料がファーストボール部の側方にわずかに迫り出し、スプラッシュは生じていないことが確認された。
 これに対し、図146,147に示すように、FABに初期荷重が加えられない比較例12,13は、パッドの材料がファーストボール部の側方に薄い鍔状に大きくはみ出し、スプラッシュを生じていることが確認された。
(2)シェアテスト評価1
 実施例8および比較例12~14のそれぞれについて、シェアテスト機(接合強度試験機)にかけ、シェアテスト機のツールでファーストボール部とパッドとの接合部分を剪断するようにその側方からパッドの表面と平行な方向に押して破壊した。実施例8の破壊後のパッドを光学顕微鏡で観察した画像を図149に示す。比較例12の破壊後のパッドを光学顕微鏡で観察した画像を図150に示す。比較例13の破壊後のパッドを光学顕微鏡で観察した画像を図151に示し、その破壊後のファーストボール部の底面(パッドと接合していた面)を光学顕微鏡で観察した画像を図152に示す。比較例14の破壊後のパッドを光学顕微鏡で観察した画像を図153に示す。
 図149,153と図150,151とを見比べて理解されるように、接合時間の全時間にわたってFABに大きな荷重が加えられる比較例12および超音波振動子に大きな値の駆動電流が印加される比較例13のファーストボール部は、実施例8および比較例14のファーストボール部と比較して、パッドに強くめり込んでいる。したがって、比較例12,13では、実施例8および比較例14と比較して、ファーストボール部とパッドとの接合強度が大きいことが視覚的に確認された。
 しかし、図152を参照して理解されるように、比較例13では、ファーストボール部に伝搬する超音波振動のエネルギーが大きすぎるために、ファーストボール部がパッドにめり込みすぎ、ファーストボール部の銅ワイヤに近い部分が切断されている。このことから、その接合強度は見かけ上のものであり、実質的な強度は大きくないと考えられる。
(3)外観評価2
 実施例8および比較例12~14のそれぞれについて、80個のパッドにFABを接合し、これにより形成された各ファーストボール部の直径および厚さを測定した。ファーストボール部が平面視で完全な円形ではないため、その直径は、パッドの表面に平行なX方向およびY方向の2方向について測定した。直径の測定結果を図154に示す。厚さの測定結果を図155に示す。
 図154,155に示すように、実施例8および比較例12~14のいずれでも、狙い直径および狙い厚さのファーストボール部を形成することができるが、比較例12,13のファーストボール部は、実施例8および比較例14のファーストボール部と比較して、その直径および厚さともにばらつきが大きいことが確認された。
(4)シェアテスト評価2
 シェアテスト評価1において、ファーストボール部とパッドとの接合部分を側方から押して破壊したときに、その破壊に要した力(シェア強度)を測定した。その測定結果を図156に示す。
 図156に示すように、比較例12,13では、実施例8および比較例14と比較して、シェア強度が大きいが、そのばらつきも大きいことが確認された。
 また、実施例8では、比較例14と比較して、シェア強度が大きいことが確認された。
<第13実施形態 図157~図168>
 この第13実施形態による開示により、前述の「発明が解決しようとする課題」に記載した課題のほか、下記に示す第13の背景技術に対する第13の課題を解決することもできる。

(1)第13の背景技術 典型的な半導体装置では、半導体チップがダイパッド上に配置され、半導体チップとダイパッドの周囲に配置されたリードとがAu(金)からなるワイヤにより接続されている。具体的には、半導体チップの表面に、Al(アルミニウム)からなるパッドが配置されている。そして、そのパッドの表面とリードの表面との間に、Auからなるワイヤがアーチ状のループを描いて架設されている。
 ワイヤの架設時(ワイヤボンディング時)には、ワイヤボンダのキャピラリに保持されたワイヤの先端にFAB(Free Air Ball)が形成され、そのFABがパッドの表面に当接される。このとき、キャピラリによりFABがパッドに向けて所定の荷重で押圧されるとともに、キャピラリに設けられた超音波振動子に所定の駆動電流が供給され、FABに超音波振動が付与される。その結果、FABがパッドの表面に擦られながら押しつけられ、パッドの表面に対するワイヤの接合が達成される。その後、キャピラリがリードに向けて移動される。そして、ワイヤがリードの表面に押し付けられて、ワイヤに超音波振動が付与されつつ、ワイヤが引きちぎられる。これにより、パッドの表面とリードの表面との間に、ワイヤが架設される。
(2)第13の課題
 最近、市場で半導体装置の価格競争が激化しており、半導体装置のコストのさらなる低減が要求されている。コスト低減策の1つとして、高価なAuからなるワイヤ(金ワイヤ)から安価なCu(銅)からなるワイヤ(銅ワイヤ)への代替が検討されている。
 しかしながら、銅ワイヤの先端に形成されるFABは、金ワイヤの先端に形成されるFABよりも硬いので、銅ワイヤを金ワイヤの場合と同じ条件(荷重および超音波振動子の駆動電流の大きさなど)でパッドに接合したのでは、銅ワイヤとパッドとの良好な接合を得ることができない。現在のところ、パッドに対する銅ワイヤの良好な接合を達成可能な条件は明らかではなく、金ワイヤから銅ワイヤへの積極的な代替には至っていない。
 すなわち、この第13実施形態に係る発明は、パッドに対する銅ワイヤの良好な接合を達成することができる、ワイヤボンディング方法を提供することを第13の目的としている。
(3)具体的な実施形態の開示
 図157は、本発明の第13実施形態に係る半導体装置の模式的な断面図である。図158は、図157に示す半導体装置の模式的な底面図である。
 半導体装置1Mは、QFN(Quad Flat Non-leaded Package)が適用された半導体装置であり、半導体チップ2Mをダイパッド3M、リード4Mおよび銅ワイヤ5Mとともに樹脂パッケージ6Mで封止した構造を有している。半導体装置1M(樹脂パッケージ6M)の外形は、扁平な直方体形状である。
 本実施形態では、半導体装置1Mの外形は、平面形状が4mm角の正方形状で厚さが0.85mmの6面体であり、以下で挙げる半導体装置1Mの各部の寸法は、半導体装置1Mがその外形寸法を有する場合の一例である。
 半導体チップ2Mは、平面視で2.3mmの正方形状をなしている。半導体チップ2Mの厚さは、0.23mmである。半導体チップ2Mの表面の周縁部には、複数のパッド7Mが配置されている。各パッド7Mは、半導体チップ2Mに作り込まれた回路と電気的に接続されている。半導体チップ2Mの裏面には、Au、Ni(ニッケル)、Ag(銀)などの金属層からなる裏メタル8Mが形成されている。
 ダイパッド3Mおよびリード4Mは、金属薄板(たとえば、銅薄板)を打ち抜くことにより形成される。その金属薄板(ダイパッド3Mおよびリード4M)の厚さは、0.2mmである。ダイパッド3Mおよびリード4Mの表面には、Agからなるめっき層9Mが形成されている。
 ダイパッド3Mは、平面視で2.7mmの正方形状をなし、各側面が半導体装置1Mの側面と平行をなすように半導体装置1Mの中央部に配置されている。
 ダイパッド3Mの裏面の周縁部には、裏面側からの潰し加工により、その全周にわたって、断面略1/4楕円形状の窪みが形成されている。そして、その窪みには、樹脂パッケージ6Mが入り込んでいる。これにより、ダイパッド3Mの周縁部がその上下から樹脂パッケージ6Mで挟まれ、ダイパッド3Mの樹脂パッケージ6Mからの脱落が防止(抜け止め)されている。
 また、ダイパッド3Mの裏面は、その周縁部(断面略1/4楕円形状に窪んだ部分)を除いて、樹脂パッケージ6Mの裏面から露出している。
 リード4Mは、ダイパッド3Mの各側面と対向する位置に、同数(たとえば、9本)ずつ設けられている。ダイパッド3Mの側面に対向する各位置において、リード4Mは、その対向する側面と直交する方向に延び、当該側面と平行な方向に等間隔を空けて配置されている。リード4Mの長手方向の長さは、0.45mmである。また、ダイパッド3Mとリード4Mとの間の間隔は、0.2mmである。
 リード4Mの裏面のダイパッド3M側の端部には、裏面側からの潰し加工により、断面略1/4楕円形状の窪みが形成されている。そして、その窪みには、樹脂パッケージ6Mが入り込んでいる。これにより、リード4Mのダイパッド3M側の端部がその上下から樹脂パッケージ6Mで挟まれ、リード4Mの樹脂パッケージ6Mからの脱落が防止(抜け止め)されている。
 リード4Mの裏面は、ダイパッド3M側の端部(断面略1/4楕円形状に窪んだ部分)を除いて、樹脂パッケージ6Mの裏面から露出している。また、リード4Mのダイパッド3M側と反対側の側面は、樹脂パッケージ6Mの側面から露出している。
 ダイパッド3Mおよびリード4Mの裏面における樹脂パッケージ6Mから露出する部分には、半田からなるめっき層10Mが形成されている。
 そして、半導体チップ2Mは、パッド7Mが配置されている表面を上方に向けた状態で、その裏面が接合材11Mを介して、ダイパッド3Mの表面(めっき層10M)に接合されている。接合材11Mには、たとえば、半田ペーストが用いられる。接合材11Mの厚さは、0.02mmである。
 なお、半導体チップ2Mとダイパッド3Mとの電気的な接続が不要な場合には、裏メタル8Mが省略されて、半導体チップ2Mの裏面がダイパッド3Mの表面に銀ペーストなどの絶縁性ペーストからなる接合材を介して接合されてもよい。この場合、半導体チップ2Mの平面サイズは、2.3mm角となる。また、ダイパッド3Mの表面上のめっき層9Mが省略されてもよい。
 銅ワイヤ5Mは、たとえば、純度が99.99%以上の銅からなる。銅ワイヤ5Mの一端は、半導体チップ2Mのパッド7Mに接合されている。銅ワイヤ5Mの他端は、リード4Mの表面に接合されている。そして、銅ワイヤ5Mは、半導体チップ2Mとリード4Mとの間に、アーチ状のループを描いて架設されている。この銅ワイヤ5Mのループの頂部と半導体チップ2Mの表面との高低差は、0.16mmである。
 そして、この半導体装置1Mでは、前述の第1実施形態と同様に、半導体チップ2Mの表面および側面全体、ダイパッド3Mの表面および側面全体、リード4Mの表面全体、ならびに銅ワイヤ5M全体が一体的な水分不透過絶縁膜25Mで被覆されている。
 図159は、図157に示す破線で囲まれる部分の拡大図である。
 パッド7Mは、Alを含む金属からなり、半導体チップ2Mの最上層の層間絶縁膜12M上に形成されている。層間絶縁膜12M上には、表面保護膜13Mが形成されている。パッド7Mは、その周縁部が表面保護膜13Mに覆われ、中央部が表面保護膜13Mに形成されたパッド開口14Mを介して露出している。
 銅ワイヤ5Mは、表面保護膜13Mから露出するパッド7Mの中央部に接合されている。銅ワイヤ5Mは、後述するように、その先端にFABが形成され、FABがパッド7Mに押し付けられることにより接合される。このとき、FABが変形することにより、銅ワイヤ5Mにおけるパッド7Mとの接合部分には、鏡餅形状のファーストボール部15Mが形成される。また、ファーストボール部15Mの周囲に、ファーストボール部15Mの下方からパッド7Mの材料が徐々に迫り出すことにより、迫り出し部16Mがパッド7Mの表面から大きく浮き上がらずに形成される。
 たとえば、銅ワイヤ5Mの線径が25μmである場合、ファーストボール部15Mの狙い直径(ファーストボール部15Mの設計上の直径)は、74~76μmであり、ファーストボール部15Mの狙い厚さ(ファーストボール部15Mの設計上の厚さ)は、17~18μmである。
 図160A~160Dは、第13実施形態に係る半導体装置の製造方法を工程順に説明するための模式的な断面図である。
 銅ワイヤ5Mは、ダイパッド3Mおよびリード4Mがそれらを取り囲むフレーム(図示せず)に接続された状態、つまりダイパッド3Mおよびリード4Mがリードフレームをなす状態で、ワイヤボンダにより、半導体チップ2Mとリード4Mとの間に架設される。
 ワイヤボンダには、キャピラリCが備えられている。キャピラリCは、図160Aに示すように、ワイヤ挿通孔41Mが中心軸線上に形成された略円筒形状をなしている。銅ワイヤ5Mは、ワイヤ挿通孔41Mに挿通されて、ワイヤ挿通孔41Mの先端(下端)から送り出される。
 キャピラリCの先端部には、ワイヤ挿通孔41Mの下方に、ワイヤ挿通孔41Mと連通する円錐台形状のチャンファ42Mが形成されている。また、キャピラリCの先端部は、チャンファ42Mの下端縁に連続し、銅ワイヤ5Mとパッド7Mおよびリード4Mとの接合時(ワイヤボンディング時)にそれらと対向する面であるフェイス43Mを有している。フェイス43Mは、キャピラリCの中心軸線と直交する平面に対して外側が上がるように緩やかに傾斜している。
 まず、図160Aに示すように、キャピラリCがパッド7Mの直上に移動される。次に、チャンファ42Mに銅ワイヤ5Mの先端が位置する状態で、銅ワイヤ5Mの先端部に電流が印加されることにより、その先端部にFAB44が形成される。電流の値および印加時間は、銅ワイヤ5Mの線径およびFAB44の狙い直径(FAB44の設計上の直径)に応じて適宜設定される。FAB44の一部は、チャンファ42Mからその下方にはみ出ている。
 その後、図160Bに示すように、キャピラリCがパッド7Mに向かって下降され、キャピラリCにより、FAB44がパッド7Mに押し付けられる。このとき、キャピラリCによりFAB44に荷重が加えられるとともに、キャピラリCに設けられた超音波振動子(図示せず)から発振された超音波振動がFAB44に付与される。
 図161は、パッドに対するFABの接合時にFABに加えられる荷重および超音波振動子に印加される駆動電流の時間変化を示すグラフである。
 たとえば、図161に示すように、FAB44がパッド7Mに当接した時刻T1から所定時間が経過する時刻T2までの間は、キャピラリCからFAB44に相対的に大きい初期荷重P1が加えられる。所定時間は、3msec以下に設定される。また、初期荷重P1は、パッド7Mに対するファーストボール部15Mの狙い接合面積(パッド7Mに対するファーストボール部15Mの設計上の接合面積)に一定の係数(初期荷重P1の単位がgであり、接合面積の単位がmmである場合、たとえば、28786)を乗じた値に基づいて設定される。時刻T2以後は、キャピラリCからFAB44に加えられる荷重が下げられ、FAB44に相対的に小さい荷重P2が加えられる。この荷重P2は、キャピラリCが上昇される時刻T4になるまで加え続けられる。
 一方、超音波振動子には、FAB44がパッド7Mに当接する時刻T1より前から相対的に小さい値U1の駆動電流が印加されている。駆動電流値U1は、30mA未満に設定される。
 FAB44がパッド7Mに当接すると、そのときの時刻T1から時刻T3までの間に、超音波振動子に印加される駆動電流の値が値U1から相対的に大きい値U2まで一定の変化率で(単調に)上げられる。また、FAB44に初期荷重が加えられる所定時間に超音波振動子に印加される駆動電流の積分値が146mA・msec以下となるように、駆動電流値U1,U2が設定される。時刻T3以後は、時刻T4になるまで、値U2の駆動電流が超音波振動子に印加し続けられる。
 その結果、FAB44がキャピラリCのチャンファ42Mおよびフェイス43Mの形状に沿って変形し、図159に示すように、パッド7M上に、鏡餅形状のファーストボール部15Mが形成されるとともに、その周囲に迫り出し部16Mが形成される。これにより、パッド7Mに対する銅ワイヤ5Mの接合(ファーストボンディング)が達成される。
 なお、駆動電流値U1が零に設定されてもよく、その場合、時刻T1よりも前には、超音波振動子に駆動電流が印加されない。
 時刻T1から予め定める接合時間が経過し、時刻T4になると、キャピラリCがパッド7Mの上方に離間される。その後、キャピラリCは、リード4Mの表面に向けて斜め下方に移動される。そして、図160Cに示すように、超音波振動子に駆動電流が印加され、キャピラリCに超音波振動が付与されつつ、キャピラリCにより、銅ワイヤ5Mがリード4Mの表面に押し付けられ、さらに引きちぎられる。これにより、リード4Mの表面上に、銅ワイヤ5Mの他端部からなる側面視楔状のステッチ部が形成され、銅ワイヤのリード4Mに対する接合(セカンドボンディング)が達成される。
 その後は、他のパッド7Mおよびこれに対応するリード4Mを対象として、図160A~図160Cに示す工程が行われる。そして、図160A~図160Cに示す工程が繰り返されることにより、図160Dに示すように、半導体チップ2Mのすべてのパッド7Mとリード4Mとの間に銅ワイヤ5Mが架設される。全てのワイヤボンディング終了後、図4Dと同様の方法により、水分不透過絶縁膜25Mが形成される。
 以上のように、銅ワイヤ5Mの先端に形成されたFAB44がパッド7Mに当接された後、キャピラリによりFAB44に相対的に大きい初期荷重P1が加えられる。これにより、Auよりも硬い金属であるCuからなるFAB44が良好に変形するので、FAB44に加えられる初期荷重P1をFAB44の変形により適度に減衰しつつFAB44とパッド7Mとの接合に寄与させることができる。
 また、超音波振動子に駆動電流が印加されるので、超音波振動子からFAB44に超音波振動が伝搬し、その超音波振動によりFAB44がパッド7Mに擦りつけられる。超音波振動子に印加される駆動電流は、FAB44のパッド7Mへの当接からの所定時間における駆動電流の積分値が162mA・msec未満となるように制御される。これにより、FAB44がパッド7Mに当接してからの所定時間内にFAB44に適切なエネルギー量の超音波振動が伝搬される。その結果、超音波振動の過剰なエネルギーによるパッド7Mおよびパッド7Mの下層の層間絶縁膜12Mのダメージの発生を防止することができながら、超音波振動によりFAB44とパッド7Mとの良好に接合することができる。
 CuからなるFAB44がパッド7Mに当接してから所定時間が経過すると、FAB44がパッド7Mに押しつけられることによるFAB44の変形が終了する。すなわち、CuからなるFAB44がパッド7Mに当接されてから所定時間が経過すると、ファーストボール部15Mの形状が完成する。そのため、それ以後にFAB44に大きい荷重が加えられ続けると、そのFAB44とパッド7Mとの当接部分に超音波振動が良好に伝搬しない。そこで、FAB44がパッド7Mに当接されてから所定時間の経過後は、FAB44に加えられる荷重が下げられる。これにより、超音波振動をFAB44とパッド7Mとの当接部分に良好に伝搬させることができる。
 よって、本実施形態に係るワイヤボンディング方法によれば、パッド7Mおよび層間絶縁膜12Mにダメージが生じるのを防止することができながら、パッド7Mに対する銅ワイヤ5Mの良好な接合を得ることができる。
 FAB44のパッド7Mへの当接後は、超音波振動子に印加される駆動電流の値が漸増される。その一方で、FAB44に初期荷重P1が加えられることにより、FAB44が押し潰されるように変形し、FAB44とパッド7Mとの当接部分の面積が漸増する。これにより、超音波振動子からFAB44に伝搬する超音波振動のエネルギーが漸増し、また、パッド7Mに擦りつけられるFAB44の面積が漸増する。その結果、ファーストボール部15Mの中央部の下方において、FAB44に伝搬する超音波振動のエネルギーの急増によるダメージがパッド7Mおよび層間絶縁膜12Mに生じることを抑制しつつ、ファーストボール部15Mのパッド7Mとの接合面の周縁部までパッド7Mに良好に接合された状態を得ることができる。
 また、FAB44のパッド7Mへの当接前から超音波振動子に駆動電流が印加されている場合には、FAB44がパッド7Mに当接した瞬間から、FAB44とパッド7Mとの当接部分に超音波振動が伝搬し、その当接部分がパッド7Mに擦りつけられる。その結果、ファーストボール部15Mのパッド7Mとの接合面の中央部(FAB44とパッド7Mとが初めて当接する部分)がパッド7Mに良好に接合された状態を得ることができる。
 なお、パッド7Mに対するFAB44の接合の手法として、FAB44がパッド7Mに当接されてから、FAB44に一定の荷重を加え続けるとともに、超音波振動子に一定の駆動電流を印加し続けることが考えられる。しかし、この手法では、FAB44に加えられる荷重の大きさおよび超音波振動子に印加される駆動電流の値をどのように設定しても、FAB44がパッド7Mに十分に接合されないか、または、パッド7Mの材料がファーストボール部15Mの側方に薄い鍔状に大きくはみ出す、いわゆるスプラッシュを生じる。
 本実施形態に係るワイヤボンディング方法では、FAB44のパッド7Mへの当接前から超音波振動子に印加される駆動電流の値、および初期荷重の大きさが適切に設定されることにより、そのスプラッシュの発生が防止されている。
 すなわち、FAB44のパッド7Mへの当接前から超音波振動子に印加される駆動電流の値U1が30mA未満に設定されている。これにより、FAB44のパッド7Mへの当接直後にFAB44に伝搬する超音波振動のエネルギーが過大となることを防止できる。その結果、スプラッシュの発生、ならびにファーストボール部15Mの中央部の下方でのパッド7Mおよび層間絶縁膜12Mのダメージの発生を良好に防止することができる。
 また、初期荷重P1の大きさは、パッド7Mに対するファーストボール部15Mの狙い接合面積に一定の係数を乗じた値に基づいて設定される。これにより、ファーストボール部15Mの狙い接合面積に応じて、初期荷重P1の大きさを適切に設定することができる。その結果、スプラッシュの発生、ならびにファーストボール部15Mの中央部の下方でのパッド7Mおよび層間絶縁膜12Mのダメージの発生を良好に防止しつつ、FAB44の良好な変形を達成することができる。
 以上、本発明の第13実施形態について説明したが、この第13実施形態は、以下のように変更されていてもよい。
 たとえば、半導体装置1Mでは、QFNが適用されているが、本発明は、SON(Small Outlined Non-leaded Package)など、他の種類のノンリードパッケージが適用された半導体装置の製造に適用することもできる。
 また、リードの端面と樹脂パッケージの側面とが面一に形成された、いわゆるシンギュレーションタイプに限らず、リードが樹脂パッケージの側面から突出するリードカットタイプのノンリードパッケージが適用された半導体装置の製造に本発明を適用することもできる。
 さらに、ノンリードパッケージに限らず、QFP(Quad Flat Package)など、樹脂パッケージからリードが突出することによるアウターリードを有するパッケージが適用された半導体装置の製造に本発明を適用することもできる。
 また、前述の実施形態では、銅ワイヤ5Mが水分不透過絶縁膜25Mで被覆されている態様を例示したが、前述の第13の課題を解決するための第13の目的を少なくとも達成するのであれば、図162に示すように、水分不透過絶縁膜25Mが設けられていなくてもよい。
 次に、この第13実施形態に関して実験を行なった。なお、本発明は下記の実施例によって限定されるものではない。
1.評価試験1
 マイクロスイス社製のキャピラリを用いた。このキャピラリは、次のような寸法を有している。チャンファの下端縁の直径であるCD寸法は、66μm(0.066mm)である。フェイスの外径であるT寸法は、178μm(0.178mm)である。キャピラリを中心軸線を含む平面で切断した断面(図160Aに示す断面を参照。)において、チャンファの側面に沿って延びる2本の直線がなす角度であるチャンファ角は、90°である。フェイスがキャピラリの中心軸線と直交する平面に対してなす角度であるフェイス角は、8°である。キャピラリを中心軸線を含む平面で切断した断面において、キャピラリの側面のフェイスの上端からさらに上方に延びる部分と中心軸線とがなす角度は、20°である。フェイスの上端部分は、円弧状をなし、その曲率半径であるOR寸法は、20μm(0.020mm)である。
 キャピラリをAl-Cu系合金からなるパッドの表面から高さ7mil(約178μm)の位置に配置し、線径25μmの銅ワイヤの先端に直径2.33mil(約60μm)のFABを形成した。そして、キャピラリを速度0.4mil/msec(約10.2μm/msec)でパッドに向けて下降させて、FABをパッドに押し付け、パッド上にFABの変形によるファーストボール部を形成した。ファーストボール部の狙い直径は、74μmであり、パッドに対するファーストボール部の狙い接合面積は、0.00430mmである。
 図163に示すように、FABのパッドへの当接後の3msecの間、キャピラリによりFABに130gの初期荷重を加え、その3msecが経過した時点で、FABに加わる荷重を30gに下げて、FABに30gの荷重が加えられた状態を9msecにわたって保持した。その後、キャピラリを上昇させた。
 また、FABのパッドへの当接前から、キャピラリに設けられた超音波振動子に20mAの駆動電流を印加し、FABがパッドに当接された後、超音波振動子に印加される駆動電流の値を20mAから90mAまで一定の変化率で上昇させて、超音波振動子に90mAの駆動電流が印加されている状態をキャピラリが上昇されるまで(キャピラリの下降開始から29.5msecが経過するまで)保持した。実施例1および比較例1~5は、超音波振動子に印加される駆動電流の値が20mAから90mAに達するまでにかかる時間(RampUpTime:ランプアップタイム)が異なる。
<実施例1>
 実施例1では、ランプアップタイムが3.6msecに設定されている。言い換えれば、FABがパッドに当接してからキャピラリが上昇されるまでの時間(12msec。以下「接合時間」という。)の30%がランプアップタイムに設定されている。この場合に、FABに130gの初期荷重が加えられている3msecの間に超音波振動子に印加される駆動電流の積分値は、147.5mA・msecである。
<比較例1>
 比較例1では、ランプアップタイムが3.0msecに設定されている。言い換えれば、接合時間の25%がランプアップタイムに設定されている。この場合に、FABに130gの初期荷重が加えられている3msecの間に超音波振動子に印加される駆動電流の積分値は、165mA・msecである。
<比較例2>
 比較例2では、ランプアップタイムが2.4msecに設定されている。言い換えれば、接合時間の20%がランプアップタイムに設定されている。この場合に、FABに130gの初期荷重が加えられている3msecの間に超音波振動子に印加される駆動電流の積分値は、207mA・msecである。
<比較例3>
 比較例3では、ランプアップタイムが1.8msecに設定されている。言い換えれば、接合時間の15%がランプアップタイムに設定されている。この場合に、FABに130gの初期荷重が加えられている3msecの間に超音波振動子に印加される駆動電流の積分値は、228mA・msecである。
<比較例4>
 比較例4では、ランプアップタイムが1.2msecに設定されている。言い換えれば、接合時間の10%がランプアップタイムに設定されている。この場合に、FABに130gの初期荷重が加えられている3msecの間に超音波振動子に印加される駆動電流の積分値は、249mA・msecである。
<比較例5>
 比較例5では、ランプアップタイムが0msecに設定されている。言い換えれば、接合時間の0%がランプアップタイムに設定されている。この場合に、FABに130gの初期荷重が加えられている3msecの間に超音波振動子に印加される駆動電流の積分値は、270mA・msecである。
<クラック評価>
 実施例1および比較例1~5のそれぞれについて、48個のパッドにFABを接合させ、各パッドの下層の層間絶縁膜にクラックが生じているかを調べ、クラックの発生率(下層の層間絶縁膜にクラックを生じているパッドの数/48×100)を算出した。この算出結果を図164に示す。
 図164に示すように、ランプアップタイムが接合時間の30%であり、駆動電流の積分値が147.5mA・msecである実施例1では、層間絶縁膜のクラックが発生しないことが確認された。
 これに対し、ランプアップタイムが接合時間の25%以下であり、駆動電流の積分値がる165mA・msecである比較例1~5では、層間絶縁膜のクラックが発生することが確認された。
2.評価試験2
 マイクロスイス社製のキャピラリを用いた。このキャピラリは、次のような寸法を有している。チャンファの下端縁の直径であるCD寸法は、66μm(0.066mm)である。フェイスの外径であるT寸法は、178μm(0.178mm)である。キャピラリを中心軸線を含む平面で切断した断面(図160Aに示す断面を参照。)において、チャンファの側面に沿って延びる2本の直線がなす角度であるチャンファ角は、90°である。フェイスがキャピラリの中心軸線と直交する平面に対してなす角度であるフェイス角は、8°である。キャピラリを中心軸線を含む平面で切断した断面において、キャピラリの側面のフェイスの上端からさらに上方に延びる部分と中心軸線とがなす角度は、20°である。フェイスの上端部分は、円弧状をなし、その曲率半径であるOR寸法は、20μm(0.020mm)である。
 キャピラリをAl-Cu系合金からなるパッドの表面から高さ7mil(約178μm)の位置に配置し、線径25μmの銅ワイヤの先端に直径2.33mil(約60μm)のFABを形成した。そして、キャピラリを速度0.4mil/msec(約10.2μm/msec)でパッドに向けて下降させて、FABをパッドに押し付け、パッド上にFABの変形によるファーストボール部を形成した。ファーストボール部の狙い直径は、74μmであり、パッドに対するファーストボール部の狙い接合面積は、0.00430mmである。
 図165に示すように、FABのパッドへの当接後の3msecの間、キャピラリによりFABに130gの初期荷重を加え、その3msecが経過した時点で、FABに加わる荷重を30gに下げて、FABに30gの荷重が加えられた状態を9msecにわたって保持した。その後、キャピラリを上昇させた。
 また、FABのパッドへの当接前から、キャピラリに設けられた超音波振動子に駆動電流を印加し、FABがパッドに当接された後、超音波振動子に印加される駆動電流の値を3.6msecの間に90mAまで一定の変化率で上昇させて、超音波振動子に90mAの駆動電流が印加されている状態をキャピラリが上昇されるまで(キャピラリの下降開始から29.5msecが経過するまで)保持した。実施例2~6および比較例6~8は、FABのパッドへの当接前から超音波振動子に印加される駆動電流の値が異なる。
<実施例2>
 実施例2では、FABのパッドへの当接前から超音波振動子に印加される駆動電流の値が0mAに設定されている。この場合に、FABに130gの初期荷重が加えられている3msecの間に超音波振動子に印加される駆動電流の積分値は、112.5mA・msecである。
<実施例3>
 実施例3では、FABのパッドへの当接前から超音波振動子に印加される駆動電流の値が10mAに設定されている。この場合に、FABに130gの初期荷重が加えられている3msecの間に超音波振動子に印加される駆動電流の積分値は、130mA・msecである。
<実施例4>
 実施例4では、FABのパッドへの当接前から超音波振動子に印加される駆動電流の値が15mAに設定されている。この場合に、FABに130gの初期荷重が加えられている3msecの間に超音波振動子に印加される駆動電流の積分値は、138.75mA・msecである。
<実施例5>
 実施例5では、FABのパッドへの当接前から超音波振動子に印加される駆動電流の値が20mAに設定されている。この場合に、FABに130gの初期荷重が加えられている3msecの間に超音波振動子に印加される駆動電流の積分値は、147.5mA・msecである。
<実施例6>
 実施例6では、FABのパッドへの当接前から超音波振動子に印加される駆動電流の値が25mAに設定されている。この場合に、FABに130gの初期荷重が加えられている3msecの間に超音波振動子に印加される駆動電流の積分値は、156.25mA・msecである。
<比較例6>
 比較例6では、FABのパッドへの当接前から超音波振動子に印加される駆動電流の値が30mAに設定されている。この場合に、FABに130gの初期荷重が加えられている3msecの間に超音波振動子に印加される駆動電流の積分値は、165mA・msecである。
<比較例7>
 比較例7では、FABのパッドへの当接前から超音波振動子に印加される駆動電流の値が60mAに設定されている。この場合に、FABに130gの初期荷重が加えられている3msecの間に超音波振動子に印加される駆動電流の積分値は、255mA・msecである。
<比較例8>
 比較例8では、FABのパッドへの当接前から超音波振動子に印加される駆動電流の値が90mAに設定されている。すなわち、FABのパッドへの当接前後で、超音波振動子に印加される駆動電流の値は変動しない。この場合に、FABに130gの初期荷重が加えられている3msecの間に超音波振動子に印加される駆動電流の積分値は、270mA・msecである。
<クラック評価>
 実施例2~6および比較例6~8のそれぞれについて、48個のパッドにFABを接合させ、各パッドの下層の層間絶縁膜にクラックが生じているかを調べ、クラックの発生率(下層の層間絶縁膜にクラックを生じているパッドの数/48×100)を算出した。この算出結果を図166に示す。
 図166に示すように、FABがパッドに当接される前から超音波振動子に印加される駆動電流の値が25mA以下であり、駆動電流の積分値が156.25mA・msec以下である実施例2~6では、層間絶縁膜のクラックが発生しないことが確認された。
 これに対し、FABがパッドに当接される前から超音波振動子に印加される駆動電流の値が30mA以上であり、駆動電流の積分値が255mA・msec以上である比較例6~8では、層間絶縁膜のクラックが発生することが確認された。
3.評価試験3
 マイクロスイス社製のキャピラリを用いた。このキャピラリは、次のような寸法を有している。チャンファの下端縁の直径であるCD寸法は、66μm(0.066mm)である。フェイスの外径であるT寸法は、178μm(0.178mm)である。キャピラリを中心軸線を含む平面で切断した断面(図160Aに示す断面を参照。)において、チャンファの側面に沿って延びる2本の直線がなす角度であるチャンファ角は、90°である。フェイスがキャピラリの中心軸線と直交する平面に対してなす角度であるフェイス角は、8°である。キャピラリを中心軸線を含む平面で切断した断面において、キャピラリの側面のフェイスの上端からさらに上方に延びる部分と中心軸線とがなす角度は、20°である。フェイスの上端部分は、円弧状をなし、その曲率半径であるOR寸法は、20μm(0.020mm)である。
 キャピラリをAl-Cu系合金からなるパッドの表面から高さ7mil(約178μm)の位置に配置し、線径25μmの銅ワイヤの先端に直径2.33mil(約60μm)のFABを形成した。そして、キャピラリを速度0.4mil/msec(約10.2μm/msec)でパッドに向けて下降させて、FABをパッドに押し付け、パッド上にFABの変形によるファーストボール部を形成した。ファーストボール部の狙い直径は、74μmであり、パッドに対するファーストボール部の狙い接合面積は、0.00430mmである。
 図167に示すように、FABのパッドへの当接後の3msecの間、キャピラリによりFABに130gの初期荷重を加え、その3msecが経過した時点で、FABに加わる荷重を30gに下げて、FABに30gの荷重が加えられた状態を9msecにわたって保持した。その後、キャピラリを上昇させた。
 また、FABのパッドへの当接前には、キャピラリに設けられた超音波振動子に駆動電流を印加せず、FABがパッドに当接された後、超音波振動子に印加される駆動電流の値を0mAから90mAまで一定の変化率で上昇させて、超音波振動子に90mAの駆動電流が印加されている状態をキャピラリが上昇されるまで(キャピラリの下降開始から29.5msecが経過するまで)保持した。実施例7,8および比較例9~12は、超音波振動子に印加される駆動電流の値が0mAから90mAに達するまでにかかる時間(RampUpTime:ランプアップタイム)が異なる。
<実施例7>
 実施例7では、ランプアップタイムが3.6msecに設定されている。言い換えれば、接合時間の30%がランプアップタイムに設定されている。この場合に、FABに130gの初期荷重が加えられている3msecの間に超音波振動子に印加される駆動電流の積分値は、112.5mA・msecである。
<実施例8>
 比較例1では、ランプアップタイムが3.0msecに設定されている。言い換えれば、接合時間の25%がランプアップタイムに設定されている。この場合に、FABに130gの初期荷重が加えられている3msecの間に超音波振動子に印加される駆動電流の積分値は、135mA・msecである。
<比較例9>
 比較例9では、ランプアップタイムが2.4msecに設定されている。言い換えれば、接合時間の20%がランプアップタイムに設定されている。この場合に、FABに130gの初期荷重が加えられている3msecの間に超音波振動子に印加される駆動電流の積分値は、162mA・msecである。
<比較例10>
 比較例10では、ランプアップタイムが1.8msecに設定されている。言い換えれば、接合時間の15%がランプアップタイムに設定されている。この場合に、FABに130gの初期荷重が加えられている3msecの間に超音波振動子に印加される駆動電流の積分値は、189mA・msecである。
<比較例11>
 比較例11では、ランプアップタイムが1.2msecに設定されている。言い換えれば、接合時間の10%がランプアップタイムに設定されている。この場合に、FABに130gの初期荷重が加えられている3msecの間に超音波振動子に印加される駆動電流の積分値は、216mA・msecである。
<比較例12>
 比較例6では、ランプアップタイムが0msecに設定されている。言い換えれば、接合時間の0%がランプアップタイムに設定されている。この場合に、FABに130gの初期荷重が加えられている3msecの間に超音波振動子に印加される駆動電流の積分値は、270mA・msecである。
<クラック評価>
 実施例7,8および比較例9~12のそれぞれについて、48個のパッドにFABを接合させ、各パッドの下層の層間絶縁膜にクラックが生じているかを調べ、クラックの発生率(下層の層間絶縁膜にクラックを生じているパッドの数/48×100)を算出した。
この算出結果を図168に示す。
 図168に示すように、ランプアップタイムが接合時間の25%以上であり、駆動電流の積分値が135mA・msecである実施例7,8では、層間絶縁膜のクラックが発生しないことが確認された。
 これに対し、ランプアップタイムが接合時間の20%以下であり、駆動電流の積分値がる162mA・msecである比較例9~12では、層間絶縁膜のクラックが発生することが確認された。
 以上の評価試験1~3の結果、FABに130gの初期荷重が加えられている3msecの間に超音波振動子に印加される駆動電流の積分値が162mA・msec未満であれば、層間絶縁膜のクラックが発生しないことが確認された。
<第14実施形態 図169~図187>
 この第14実施形態による開示により、前述の「発明が解決しようとする課題」に記載した課題のほか、下記に示す第14の背景技術に対する第14の課題を解決することもできる。

(1)第14の背景技術 典型的な半導体装置では、半導体チップがダイパッド上に配置され、半導体チップとダイパッドの周囲に配置されたリードとがAu(金)からなるワイヤにより接続されている。具体的には、半導体チップの表面に、Al(アルミニウム)からなるパッドが配置されている。そして、そのパッドの表面とリードの表面との間に、Auからなるワイヤがアーチ状のループを描いて架設されている。
 ワイヤの架設時(ワイヤボンディング時)には、ワイヤボンダのキャピラリに保持されたワイヤの先端にFAB(Free Air Ball)が形成され、そのFABがパッドの表面に当接される。このとき、キャピラリによりFABがパッドに向けて所定の荷重で押圧されるとともに、キャピラリに設けられた超音波振動子に所定の駆動電流が供給され、FABに超音波振動が付与される。その結果、FABがパッドの表面に擦られながら押しつけられ、パッドの表面に対するワイヤの接合が達成される。その後、キャピラリがリードに向けて移動される。そして、ワイヤがリードの表面に押し付けられて、ワイヤに超音波振動が付与されつつ、ワイヤが引きちぎられる。これにより、パッドの表面とリードの表面との間に、ワイヤが架設される。
(2)第14の課題
 最近、市場で半導体装置の価格競争が激化しており、半導体装置のコストのさらなる低減が要求されている。コスト低減策の1つとして、高価なAuからなるワイヤ(金ワイヤ)から安価なCu(銅)からなるワイヤ(銅ワイヤ)への代替が検討されている。
 しかしながら、銅ワイヤの先端に形成されるFABは、金ワイヤの先端に形成されるFABよりも硬いので、銅ワイヤを金ワイヤの場合と同じ条件(荷重および超音波振動子の駆動電流の大きさなど)でパッドに接合したのでは、銅ワイヤとパッドとの良好な接合を得ることができない。現在のところ、パッドに対する銅ワイヤの良好な接合を達成可能な条件は明らかではなく、金ワイヤから銅ワイヤへの積極的な代替には至っていない。
 すなわち、この第14実施形態に係る発明は、パッドに対する銅ワイヤの良好な接合を達成することができる、ワイヤボンディング方法を提供することを第14の目的としている。
(3)具体的な実施形態の開示
 図169は、本発明の第14実施形態に係る半導体装置の模式的な断面図である。図170は、図169に示す半導体装置の模式的な底面図である。
 半導体装置1Nは、QFN(Quad Flat Non-leaded Package)が適用された半導体装置であり、半導体チップ2Nをダイパッド3N、リード4Nおよび銅ワイヤ5Nとともに樹脂パッケージ6Nで封止した構造を有している。半導体装置1N(樹脂パッケージ6N)の外形は、扁平な直方体形状である。
 本実施形態では、半導体装置1Nの外形は、平面形状が4mm角の正方形状で厚さが0.85mmの6面体であり、以下で挙げる半導体装置1Nの各部の寸法は、半導体装置1Nがその外形寸法を有する場合の一例である。
 半導体チップ2Nは、平面視で2.3mmの正方形状をなしている。半導体チップ2Nの厚さは、0.23mmである。半導体チップ2Nの表面の周縁部には、複数のパッド7Nが配置されている。各パッド7Nは、半導体チップ2Nに作り込まれた回路と電気的に接続されている。半導体チップ2Nの裏面には、Au、Ni(ニッケル)、Ag(銀)などの金属層からなる裏メタル8Nが形成されている。
 ダイパッド3Nおよびリード4Nは、金属薄板(たとえば、銅薄板)を打ち抜くことにより形成される。その金属薄板(ダイパッド3Nおよびリード4N)の厚さは、0.2mmである。ダイパッド3Nおよびリード4Nの表面には、Agからなるめっき層9Nが形成されている。
 ダイパッド3Nは、平面視で2.7mmの正方形状をなし、各側面が半導体装置1Nの側面と平行をなすように半導体装置1Nの中央部に配置されている。
 ダイパッド3Nの裏面の周縁部には、裏面側からの潰し加工により、その全周にわたって、断面略1/4楕円形状の窪みが形成されている。そして、その窪みには、樹脂パッケージ6Nが入り込んでいる。これにより、ダイパッド3Nの周縁部がその上下から樹脂パッケージ6Nで挟まれ、ダイパッド3Nの樹脂パッケージ6Nからの脱落が防止(抜け止め)されている。
 また、ダイパッド3Nの裏面は、その周縁部(断面略1/4楕円形状に窪んだ部分)を除いて、樹脂パッケージ6Nの裏面から露出している。
 リード4Nは、ダイパッド3Nの各側面と対向する位置に、同数(たとえば、9本)ずつ設けられている。ダイパッド3Nの側面に対向する各位置において、リード4Nは、その対向する側面と直交する方向に延び、当該側面と平行な方向に等間隔を空けて配置されている。リード4Nの長手方向の長さは、0.45mmである。また、ダイパッド3Nとリード4Nとの間の間隔は、0.2mmである。
 リード4Nの裏面のダイパッド3N側の端部には、裏面側からの潰し加工により、断面略1/4楕円形状の窪みが形成されている。そして、その窪みには、樹脂パッケージ6Nが入り込んでいる。これにより、リード4Nのダイパッド3N側の端部がその上下から樹脂パッケージ6Nで挟まれ、リード4Nの樹脂パッケージ6Nからの脱落が防止(抜け止め)されている。
 リード4Nの裏面は、ダイパッド3N側の端部(断面略1/4楕円形状に窪んだ部分)を除いて、樹脂パッケージ6Nの裏面から露出している。また、リード4Nのダイパッド3N側と反対側の側面は、樹脂パッケージ6Nの側面から露出している。
 ダイパッド3Nおよびリード4Nの裏面における樹脂パッケージ6Nから露出する部分には、半田からなるめっき層10Nが形成されている。
 そして、半導体チップ2Nは、パッド7Nが配置されている表面を上方に向けた状態で、その裏面が接合材11Nを介して、ダイパッド3Nの表面(めっき層10N)に接合されている。接合材11Nには、たとえば、半田ペーストが用いられる。接合材11Nの厚さは、0.02mmである。
 なお、半導体チップ2Nとダイパッド3Nとの電気的な接続が不要な場合には、裏メタル8Nが省略されて、半導体チップ2Nの裏面がダイパッド3Nの表面に銀ペーストなどの絶縁性ペーストからなる接合材を介して接合されてもよい。この場合、半導体チップ2Nの平面サイズは、2.3mm角となる。また、ダイパッド3Nの表面上のめっき層9Nが省略されてもよい。
 銅ワイヤ5Nは、たとえば、純度が99.99%以上の銅からなる。銅ワイヤ5Nの一端は、半導体チップ2Nのパッド7Nに接合されている。銅ワイヤ5Nの他端は、リード4Nの表面に接合されている。そして、銅ワイヤ5Nは、半導体チップ2Nとリード4Nとの間に、アーチ状のループを描いて架設されている。この銅ワイヤ5Nのループの頂部と半導体チップ2Nの表面との高低差は、0.16mmである。
 そして、この半導体装置1Nでは、前述の第1実施形態と同様に、半導体チップ2Nの表面および側面全体、ダイパッド3Nの表面および側面全体、リード4Nの表面全体、ならびに銅ワイヤ5N全体が一体的な水分不透過絶縁膜25Nで被覆されている。
 図171は、図169に示す破線で囲まれる部分の拡大図である。
 パッド7Nは、Alを含む金属からなり、半導体チップ2Nの最上層の層間絶縁膜12N上に形成されている。層間絶縁膜12N上には、表面保護膜13Nが形成されている。パッド7Nは、その周縁部が表面保護膜13Nに覆われ、中央部が表面保護膜13Nに形成されたパッド開口14Nを介して露出している。
 銅ワイヤ5Nは、表面保護膜13Nから露出するパッド7Nの中央部に接合されている。銅ワイヤ5Nは、後述するように、その先端にFABが形成され、FABがパッド7Nに押し付けられることにより接合される。このとき、FABが変形することにより、銅ワイヤ5Nにおけるパッド7Nとの接合部分には、鏡餅形状のファーストボール部15Nが形成される。また、ファーストボール部15Nの周囲に、ファーストボール部15Nの下方からパッド7Nの材料が徐々に迫り出すことにより、迫り出し部16Nがパッド7Nの表面から大きく浮き上がらずに形成される。
 たとえば、銅ワイヤ5Nの線径が25μmである場合、ファーストボール部15Nの狙い直径(ファーストボール部15Nの設計上の直径)は、76μmであり、ファーストボール部15Nの狙い厚さ(ファーストボール部15Nの設計上の厚さ)は、17μmである。
 図172A~図172Dは、本発明の第14実施形態に係る半導体装置の製造方法を工程順に説明するための模式的な断面図である。
 銅ワイヤ5Nは、ダイパッド3Nおよびリード4Nがそれらを取り囲むフレーム(図示せず)に接続された状態、つまりダイパッド3Nおよびリード4Nがリードフレームをなす状態で、ワイヤボンダにより、半導体チップ2Nとリード4Nとの間に架設される。
 ワイヤボンダには、キャピラリCが備えられている。キャピラリCは、図172Aに示すように、ワイヤ挿通孔41Nが中心軸線上に形成された略円筒形状をなしている。銅ワイヤ5Nは、ワイヤ挿通孔41Nに挿通されて、ワイヤ挿通孔41Nの先端(下端)から送り出される。
 キャピラリCの先端部には、ワイヤ挿通孔41Nの下方に、ワイヤ挿通孔41Nと連通する円錐台形状のチャンファ42Nが形成されている。また、キャピラリCの先端部は、チャンファ42Nの下端縁に連続し、銅ワイヤ5Nとパッド7Nおよびリード4Nとの接合時(ワイヤボンディング時)にそれらと対向する面であるフェイス43Nを有している。フェイス43Nは、キャピラリCの中心軸線と直交する平面に対して外側が上がるように緩やかに傾斜している。
 まず、図172Aに示すように、キャピラリCがパッド7Nの直上に移動される。次に、チャンファ42Nに銅ワイヤ5Nの先端が位置する状態で、銅ワイヤ5Nの先端部に電流が印加されることにより、その先端部にFAB44が形成される。電流の値および印加時間は、銅ワイヤ5Nの線径およびFAB44の狙い直径(FAB44の設計上の直径)に応じて適宜設定される。FAB44の一部は、チャンファ42Nからその下方にはみ出ている。
 その後、図172Bに示すように、キャピラリCがパッド7Nに向かって下降され、キャピラリCにより、FAB44がパッド7Nに押し付けられる。このとき、キャピラリCによりFAB44に荷重が加えられるとともに、キャピラリCに設けられた超音波振動子(図示せず)から発振された超音波振動がFAB44に付与される。
 図173は、パッドに対するFABの接合時にFABに加えられる荷重および超音波振動子に印加される駆動電流の時間変化を示すグラフである。
 たとえば、図173に示すように、FAB44がパッド7Nに当接した時刻T1から所定時間が経過する時刻T2までの間は、キャピラリCからFAB44に相対的に大きい初期荷重P1が加えられる。所定時間は、たとえば、3msecに設定される。また、初期荷重P1は、パッド7Nに対するファーストボール部15Nの狙い接合面積(パッド7Nに対するファーストボール部15Nの設計上の接合面積)に一定の係数(初期荷重P1の単位がgであり、接合面積の単位がmmである場合、たとえば、28786)を乗じた値に基づいて設定される。時刻T2以後は、キャピラリCからFAB44に加えられる荷重が下げられ、FAB44に相対的に小さい荷重P2が加えられる。この荷重P2は、キャピラリCが上昇される時刻T4になるまで加え続けられる。
 一方、FAB44がパッド7Nに当接すると、超音波振動子への駆動電流の供給が開始され、そのときの時刻T1から時刻T3までの間に、その駆動電流の値が値Uまで一定の変化率で(単調に)上げられる。時刻T3以降に超音波振動子に印加される駆動電流の値Uは、その値Uをファーストボール部15Nの狙い接合面積で除した値が0.0197mA/μm以下となるように設定される。その後は、時刻T4になるまで、値Uの駆動電流が超音波振動子に印加し続けられる。
 その結果、FAB44がキャピラリCのチャンファ42Nおよびフェイス43Nの形状に沿って変形し、図171に示すように、パッド7N上に、鏡餅形状のファーストボール部15Nが形成されるとともに、その周囲に迫り出し部16Nが形成される。これにより、パッド7Nに対する銅ワイヤ5Nの接合(ファーストボンディング)が達成される。
 時刻T1から予め定める接合時間が経過し、時刻T4になると、キャピラリCがパッド7Nの上方に離間される。その後、キャピラリCは、リード4Nの表面に向けて斜め下方に移動される。そして、図172Cに示すように、超音波振動子に駆動電流が印加され、キャピラリCに超音波振動が付与されつつ、キャピラリCにより、銅ワイヤ5Nがリード4Nの表面に押し付けられ、さらに引きちぎられる。これにより、リード4Nの表面上に、銅ワイヤ5Nの他端部からなる側面視楔状のステッチ部が形成され、銅ワイヤのリード4Nに対する接合(セカンドボンディング)が達成される。
 その後は、他のパッド7Nおよびこれに対応するリード4Nを対象として、図172A~図172Cに示す工程が行われる。そして、図172A~図172Cに示す工程が繰り返されることにより、図172Dに示すように、半導体チップ2Nのすべてのパッド7Nとリード4Nとの間に銅ワイヤ5Nが架設される。全てのワイヤボンディング終了後、図4Dと同様の方法により、水分不透過絶縁膜25Nが形成される。
<所定時間の設定>
 初期荷重P1がFABに加えられる所定時間を適切に設定するために、次の試験1~3を行った。
(1)試験1
 線径25μmの銅ワイヤ5Nの先端にFAB44を形成し、キャピラリCをパッド7Nに向けて下降させて、FAB44をパッド7Nに押し付け、FAB44に一定の荷重を加え、パッド7N上にFAB44の変形によるファーストボール部15Nを形成した。ファーストボール部15Nの狙い直径は、58μmであり、その狙い厚さは、10μmである。そして、FAB44に加えられる荷重の大きさが50g、80gおよび110gの各場合について、FAB44がパッド7Nに当接してからの経過時間に伴う、ファーストボール部15Nの直径および厚さの変化を調べた。直径(ボール径)の時間変化を図174に示し、厚さ(ボール厚)の時間変化を図175に示す。
(2)試験2
 線径25μmの銅ワイヤ5Nの先端にFAB44を形成し、キャピラリCをパッド7Nに向けて下降させて、FAB44をパッド7Nに押し付け、FAB44に一定の荷重を加え、パッド7N上にFAB44の変形によるファーストボール部15Nを形成した。ファーストボール部15Nの狙い直径は、76μmであり、その狙い厚さは、18μmである。そして、FAB44に加えられる荷重の大きさが70g、90g、110g、130g、150gおよび200gの各場合について、FAB44がパッド7Nに当接してからの経過時間に伴う、ファーストボール部15Nの直径および厚さの変化を調べた。直径(ボール径)の時間変化を図176に示し、厚さ(ボール厚)の時間変化を図177に示す。
(3)試験3
 線径38μmの銅ワイヤ5Nの先端にFAB44を形成し、キャピラリCをパッド7Nに向けて下降させて、FAB44をパッド7Nに押し付け、FAB44に一定の荷重を加え、パッド7N上にFAB44の変形によるファーストボール部15Nを形成した。ファーストボール部15Nの狙い直径は、104μmであり、その狙い厚さは、25μmである。そして、FAB44に加えられる荷重の大きさが200g、230g、250g、300g、400gおよび500gの各場合について、FAB44がパッド7Nに当接してからの経過時間に伴う、ファーストボール部15Nの直径および厚さの変化を調べた。直径(ボール径)の時間変化を図178に示し、厚さ(ボール厚)の時間変化を図179に示す。
 図174~図179を参照して理解されるように、銅ワイヤ5Nの線径、荷重の大きさならびにファーストボール部15Nの狙い直径および狙い厚さにかかわらず、FAB44がパッド7Nに当接してから2msec未満では完了しない。一方、FAB44がパッド7Nに当接してから4msecを超えると、FAB44の直径および厚さがほぼ変化せず、FAB44の変形が確実に完了していると考えられる。より詳細には、銅ワイヤ5Nの線径、荷重の大きさならびにファーストボール部15Nの狙い直径および狙い厚さにかかわらず、FAB44がパッド7Nに当接してからほぼ3msecが経過した時点で、FAB44の直径および厚さの変化が終了し、FAB44の変形が完了していると考えられる。
 よって、初期荷重P1がFABに加えられる所定時間は、2~4msecの範囲内が適切であると考えられ、3msecがより適切であると考えられる。
 以上のように、銅ワイヤ5Nの先端に形成されたFAB44がパッドに当接した後、キャピラリCによりFAB44に荷重が加えられる。また、それと並行して、キャピラリCに設けられた超音波振動子に駆動電流が印加される。そのため、荷重によりFAB44が変形しつつ、超音波振動子から伝搬する超音波振動によりFAB44がパッド7Nに擦りつけられる。
 そして、FAB44のパッド7Nへの当接から所定時間が経過した後に超音波振動子に印加される駆動電流の値は、その値をファーストボール部15Nの狙い接合面積で除した値が0.0197mA/μm以下となるように設定されている。これにより、FAB44がパッド7Nに当接してからの所定時間後に過剰なエネルギー量の超音波振動がFAB44に付与されることを防止できる。
 よって、パッド7Nおよびパッド7Nの下層の層間絶縁膜12Nに超音波振動の過剰なエネルギーによるクラックなどのダメージが発生することを防止できながら、パッド7Nに対する銅ワイヤ5N(FAB44)の良好な接合を得ることができる。
 荷重によるFAB44の変形は、FAB44がパッド7Nに当接してから3msec以内に終了する。すなわち、FAB44がパッド7Nに当接してから3msec以内に、接合完了後のFAB44(ファーストボール部)の形状が完成する。FAB44の変形が終了すると、FAB44に付与される超音波振動がほぼ減衰せずにFAB44とパッド7Nとの接合部分に伝搬される。そのため、FAB44の変形の終了後に過剰なエネルギー量の超音波振動がFAB44に付与されると、ファーストボール部15Nの周縁部の下方において、パッド7Nまたは層間絶縁膜12Nにクラックなどのダメージを生じるおそれがある。
 そこで、所定時間は、FAB44のパッド7Nへの当接からFAB44の変形がほぼ終了するまでの時間、つまり3msecに設定されている。これにより、ファーストボール部15Nの周縁部の下方におけるパッド7Nおよび層間絶縁膜12Nのダメージの発生を防止することができる。
 また、ファーストボール部15Nの形状が完成した後に、ファーストボール部15Nに大きい初期荷重P1が加えられ続けると、そのファーストボール部15Nとパッド7Nとの当接部分に超音波振動が良好に伝搬しない。
 そこで、FAB44のパッド7Nへの当接から所定時間が経過すると、キャピラリCによりFAB44に加えられる荷重が初期荷重P1からそれよりも小さい荷重P2に下げられる。FAB44のパッド7Nへの当接後、FAB44に相対的に大きい初期荷重P1が加えられることにより、Auよりも硬い金属であるCuからなるFAB44を良好に変形させることができる。そして、FAB44のパッド7Nへの当接から所定時間が経過すると、FAB44に加えられる荷重が荷重P2に下げられるので、超音波振動をFAB44(ファーストボール部15N)とパッド7Nとの当接部分に良好に伝搬させることができる。
 初期荷重P1の大きさは、パッド7Nに対するファーストボール部15Nの狙い接合面積に一定の係数を乗じた値に基づいて設定されることが好ましい。これにより、ファーストボール部15Nの狙い接合面積に応じて、初期荷重P1の大きさを適切に設定することができる。その結果、ファーストボール部15Nの中央部の下方でのパッド7Nおよび層間絶縁膜12Nのダメージの発生を良好に防止しつつ、FAB44の良好な変形を達成することができる。
 FAB44のパッド7Nへの当接後は、超音波振動子に印加される駆動電流の値が一定の変化率で漸増される。その一方で、FAB44に荷重が加えられることにより、FAB44が押し潰されるように変形し、FAB44とパッド7Nとの当接部分の面積が漸増する。これにより、超音波振動子からFAB44に伝搬する超音波振動のエネルギーが漸増し、また、パッド7Nに擦りつけられるFAB44の面積が漸増する。その結果、ファーストボール部15Nの中央部の下方において、FAB44に伝搬する超音波振動のエネルギーの急増によるダメージがパッド7Nおよび層間絶縁膜12Nに生じることを抑制しつつ、ファーストボール部15Nのパッド7Nとの接合面の周縁部までパッド7Nに良好に接合された状態を得ることができる。
 以上、本発明の第14実施形態について説明したが、この第14実施形態は、以下のように変更されていてもよい。
 たとえば、半導体装置1Nでは、QFNが適用されているが、本発明は、SON(Small Outlined Non-leaded Package)など、他の種類のノンリードパッケージが適用された半導体装置の製造に適用することもできる。
 また、リードの端面と樹脂パッケージの側面とが面一に形成された、いわゆるシンギュレーションタイプに限らず、リードが樹脂パッケージの側面から突出するリードカットタイプのノンリードパッケージが適用された半導体装置の製造に本発明を適用することもできる。
 さらに、ノンリードパッケージに限らず、QFP(Quad Flat Package)など、樹脂パッケージからリードが突出することによるアウターリードを有するパッケージが適用された半導体装置の製造に本発明を適用することもできる。
 また、前述の実施形態では、銅ワイヤ5Nが水分不透過絶縁膜25Nで被覆されている態様を例示したが、前述の第14の課題を解決するための第14の目的を少なくとも達成するのであれば、図180に示すように、水分不透過絶縁膜25Nが設けられていなくてもよい。
 次に、この第14実施形態に関して実験を行なった。なお、本発明は下記の実施例によって限定されるものではない。
1.評価試験1
 マイクロスイス社製のキャピラリを用いた。このキャピラリは、次のような寸法を有している。チャンファの下端縁の直径であるCD寸法は、66μm(0.066mm)である。フェイスの外径であるT寸法は、178μm(0.178mm)である。キャピラリを中心軸線を含む平面で切断した断面(図172Aに示す断面を参照。)において、チャンファの側面に沿って延びる2本の直線がなす角度であるチャンファ角は、90°である。フェイスがキャピラリの中心軸線と直交する平面に対してなす角度であるフェイス角は、8°である。キャピラリを中心軸線を含む平面で切断した断面において、キャピラリの側面のフェイスの上端からさらに上方に延びる部分と中心軸線とがなす角度は、20°である。フェイスの上端部分は、円弧状をなし、その曲率半径であるOR寸法は、20μm(0.020mm)である。
 キャピラリをAl-Cu系合金からなるパッドの表面から高さ7mil(約178μm)の位置に配置し、線径25μmの銅ワイヤの先端に直径45μmのFABを形成した。そして、キャピラリを速度0.4mil/msec(約10.2μm/msec)でパッドに向けて下降させて、FABをパッドに押し付け、パッド上にFABの変形によるファーストボール部を形成した。ファーストボール部の狙い直径は、60μmであり、ファーストボール部の狙い厚さは、13μmであり、パッドに対するファーストボール部の狙い接合面積は、2826μmである。
 図181に示すように、FABのパッドへの当接後の3msecの間、キャピラリによりFABに80gの初期荷重を加え、その3msecが経過した時点で、FABに加わる荷重を30gに下げて、FABに30gの荷重が加えられた状態を9msecにわたって保持した。その後、キャピラリを上昇させた。
 また、FABがパッドに当接すると、キャピラリに設けられた超音波振動子への駆動電流の供給を開始し、その後、駆動電流の値を3.6msecの間に所定値まで一定の変化率で上昇させて、超音波振動子に所定値の駆動電流が印加されている状態をキャピラリが上昇されるまで(8.4msecにわたって)保持した。実施例1~3および比較例1~4は、超音波振動子に最終的に印加される駆動電流の値である所定値が異なる。
<実施例1>
 実施例1では、所定値が40mAに設定されている。
<実施例2>
 実施例2では、所定値が50mAに設定されている。
<実施例3>
 実施例3では、所定値が60mAに設定されている。
<比較例1>
 比較例1では、所定値が70mAに設定されている。
<比較例2>
 比較例2では、所定値が80mAに設定されている。
<比較例3>
 比較例3では、所定値が90mAに設定されている。
<比較例4>
 比較例4では、所定値が100mAに設定されている。
<クラック評価>
 実施例1~3および比較例1~4のそれぞれについて、84個のパッドにFABを接合させ、各パッドの下層の層間絶縁膜にクラックが生じているかを調べ、クラックの発生率(下層の層間絶縁膜にクラックを生じているパッドの数/84×100)を算出した。この算出結果を図182に示す。
 図182に示すように、所定値が60mA以下であり、その所定値をファーストボール部の狙い接合面積で除した値が0.0212mA/μm以下である実施例1~3では、層間絶縁膜のクラックが発生しないことが確認された。
 これに対し、所定値が70mA以上であり、その所定値をファーストボール部の狙い接合面積で除した値が0.0248mA/μm以上である比較例1~4では、層間絶縁膜のクラックが発生することが確認された。
2.評価試験2
 マイクロスイス社製のキャピラリを用いた。このキャピラリは、次のような寸法を有している。チャンファの下端縁の直径であるCD寸法は、66μm(0.066mm)である。フェイスの外径であるT寸法は、178μm(0.178mm)である。キャピラリを中心軸線を含む平面で切断した断面(図172Aに示す断面を参照。)において、チャンファの側面に沿って延びる2本の直線がなす角度であるチャンファ角は、90°である。フェイスがキャピラリの中心軸線と直交する平面に対してなす角度であるフェイス角は、8°である。キャピラリを中心軸線を含む平面で切断した断面において、キャピラリの側面のフェイスの上端からさらに上方に延びる部分と中心軸線とがなす角度は、20°である。フェイスの上端部分は、円弧状をなし、その曲率半径であるOR寸法は、20μm(0.020mm)である。
 キャピラリをAl-Cu系合金からなるパッドの表面から高さ7mil(約178μm)の位置に配置し、線径30μm(または線径25μm)の銅ワイヤの先端に直径59μmのFABを形成した。そして、キャピラリを速度0.4mil/msec(約10.2μm/msec)でパッドに向けて下降させて、FABをパッドに押し付け、パッド上にFABの変形によるファーストボール部を形成した。ファーストボール部の狙い直径は、76μmであり、ファーストボール部の狙い厚さは、17μmであり、パッドに対するファーストボール部の狙い接合面積は、4534.16μmである。
 図183に示すように、FABのパッドへの当接後の3msecの間、キャピラリによりFABに130gの初期荷重を加え、その3msecが経過した時点で、FABに加わる荷重を30gに下げて、FABに30gの荷重が加えられた状態を9msecにわたって保持した。その後、キャピラリを上昇させた。
 また、FABがパッドに当接すると、キャピラリに設けられた超音波振動子への駆動電流の供給を開始し、その後、駆動電流の値を3.6msecの間に所定値まで一定の変化率で上昇させて、超音波振動子に所定値の駆動電流が印加されている状態をキャピラリが上昇されるまで(8.4msecにわたって)保持した。実施例4,5および比較例5~9は、超音波振動子に最終的に印加される駆動電流の値である所定値が異なる。
<実施例4>
 実施例4では、所定値が90mAに設定されている。
<実施例5>
 実施例5では、所定値が100mAに設定されている。
<比較例5>
 比較例5では、所定値が110mAに設定されている。
<比較例6>
 比較例6では、所定値が120mAに設定されている。
<比較例7>
 比較例7では、所定値が130mAに設定されている。
<比較例8>
 比較例8では、所定値が140mAに設定されている。
<比較例9>
 比較例9では、所定値が150mAに設定されている。
<クラック評価>
 実施例4,5および比較例5~9のそれぞれについて、84個のパッドにFABを接合させ、各パッドの下層の層間絶縁膜にクラックが生じているかを調べ、クラックの発生率(下層の層間絶縁膜にクラックを生じているパッドの数/84×100)を算出した。この算出結果を図184に示す。
 図184に示すように、所定値が100mA以下であり、その所定値をファーストボール部の狙い接合面積で除した値が0.0221mA/μm以下である実施例4,5では、層間絶縁膜のクラックが発生しないことが確認された。
 これに対し、所定値が110mA以上であり、その所定値をファーストボール部の狙い接合面積で除した値が0.0243mA/μm以上である比較例5~9では、層間絶縁膜のクラックが発生することが確認された。
3.評価試験3
 マイクロスイス社製のキャピラリを用いた。このキャピラリは、次のような寸法を有している。チャンファの下端縁の直径であるCD寸法は、66μm(0.066mm)である。フェイスの外径であるT寸法は、178μm(0.178mm)である。キャピラリを中心軸線を含む平面で切断した断面(図172Aに示す断面を参照。)において、チャンファの側面に沿って延びる2本の直線がなす角度であるチャンファ角は、90°である。フェイスがキャピラリの中心軸線と直交する平面に対してなす角度であるフェイス角は、8°である。キャピラリを中心軸線を含む平面で切断した断面において、キャピラリの側面のフェイスの上端からさらに上方に延びる部分と中心軸線とがなす角度は、20°である。フェイスの上端部分は、円弧状をなし、その曲率半径であるOR寸法は、20μm(0.020mm)である。
 キャピラリをAl-Cu系合金からなるパッドの表面から高さ7mil(約178μm)の位置に配置し、線径38μmの銅ワイヤの先端に直径45μmのFABを形成した。そして、キャピラリを速度0.4mil/msec(約10.2μm/msec)でパッドに向けて下降させて、FABをパッドに押し付け、パッド上にFABの変形によるファーストボール部を形成した。ファーストボール部の狙い直径は、104μmであり、ファーストボール部の狙い厚さは、24μmであり、パッドに対するファーストボール部の狙い接合面積は、8490.56μmである。
 図185に示すように、FABのパッドへの当接後の3msecの間、キャピラリによりFABに240gの初期荷重を加え、その3msecが経過した時点で、FABに加わる荷重を30gに下げて、FABに30gの荷重が加えられた状態を9msecにわたって保持した。その後、キャピラリを上昇させた。
 また、FABがパッドに当接すると、キャピラリに設けられた超音波振動子への駆動電流の供給を開始し、その後、駆動電流の値を3.6msecの間に所定値まで一定の変化率で上昇させて、超音波振動子に所定値の駆動電流が印加されている状態をキャピラリが上昇されるまで(8.4msecにわたって)保持した。実施例6~8および比較例10~13は、超音波振動子に最終的に印加される駆動電流の値である所定値が異なる。
<実施例6>
 実施例6では、所定値が90mAに設定されている。
<実施例7>
 実施例7では、所定値が150mAに設定されている。
<実施例8>
 実施例8では、所定値が160mAに設定されている。
<比較例10>
 比較例10では、所定値が170mAに設定されている。
<比較例11>
 比較例11では、所定値が180mAに設定されている。
<比較例12>
 比較例12では、所定値が190mAに設定されている。
<比較例13>
 比較例13では、所定値が200mAに設定されている。
<クラック評価>
 実施例6~8および比較例10~13のそれぞれについて、84個のパッドにFABを接合させ、各パッドの下層の層間絶縁膜にクラックが生じているかを調べ、クラックの発生率(下層の層間絶縁膜にクラックを生じているパッドの数/84×100)を算出した。この算出結果を図186に示す。
 図186に示すように、所定値が160mA以下であり、その所定値をファーストボール部の狙い接合面積で除した値が0.0188mA/μm以下である実施例1~3では、層間絶縁膜のクラックが発生しないことが確認された。
 これに対し、所定値が170mA以上であり、その所定値をファーストボール部の狙い接合面積で除した値が0.0200mA/μm以上である比較例1~4では、層間絶縁膜のクラックが発生することが確認された。
<接合面積-超音波振動子の駆動電流>
 実施例3,5,8で超音波振動子に印加される駆動電流の値を、X軸をファーストボール部の狙い接合面積とし、Y軸を超音波振動子の駆動電流とするグラフエリアにプロットすると、図187に示すようになり、狙い接合面積と超音波振動子の駆動電流の値との間には、y=0.0197xで表される比例関係があることが確認された。
<第15実施形態 図188~図203>
 この第15実施形態による開示により、前述の「発明が解決しようとする課題」に記載した課題のほか、下記に示す第15の背景技術に対する第15の課題を解決することもできる。

(1)第15の背景技術 典型的な半導体装置では、半導体チップがダイパッド上に配置され、半導体チップとダイパッドの周囲に配置されたリードとがAu(金)からなるワイヤにより接続されている。具体的には、半導体チップの表面に、Al(アルミニウム)からなるパッドが配置されている。そして、そのパッドの表面とリードの表面との間に、Auからなるワイヤがアーチ状のループを描いて架設されている。
 ワイヤの架設時(ワイヤボンディング時)には、ワイヤボンダのキャピラリに保持されたワイヤの先端にFAB(Free Air Ball)が形成され、そのFABがパッドの表面に当接される。このとき、キャピラリによりFABがパッドに向けて所定の荷重で押圧されるとともに、キャピラリに設けられた超音波振動子に所定の駆動電流が供給され、FABに超音波振動が付与される。その結果、FABがパッドの表面に擦られながら押しつけられ、パッドの表面に対するワイヤの接合が達成される。その後、キャピラリがリードに向けて移動される。そして、ワイヤがリードの表面に押し付けられて、ワイヤに超音波振動が付与されつつ、ワイヤが引きちぎられる。これにより、パッドの表面とリードの表面との間に、ワイヤが架設される。
(2)第15の課題
 最近、市場で半導体装置の価格競争が激化しており、半導体装置のコストのさらなる低減が要求されている。コスト低減策の1つとして、高価なAuからなるワイヤ(金ワイヤ)から安価なCu(銅)からなるワイヤ(銅ワイヤ)への代替が検討されている。
 しかしながら、銅ワイヤの先端に形成されるFABは、金ワイヤの先端に形成されるFABよりも硬いので、銅ワイヤを金ワイヤの場合と同じ条件(荷重および超音波振動子の駆動電流の大きさなど)でパッドに接合したのでは、銅ワイヤとパッドとの良好な接合を得ることができない。現在のところ、パッドに対する銅ワイヤの良好な接合を達成可能な条件は明らかではなく、金ワイヤから銅ワイヤへの積極的な代替には至っていない。
 すなわち、この第15実施形態に係る発明は、パッドに対する銅ワイヤの良好な接合を達成することができる、ワイヤボンディング方法を提供することを第15の目的としている。
(3)具体的な実施形態の開示
 図188は、本発明の第15実施形態に係る半導体装置の模式的な断面図である。図189は、図188に示す半導体装置の模式的な底面図である。
 半導体装置1Pは、QFN(Quad Flat Non-leaded Package)が適用された半導体装置であり、半導体チップ2Pをダイパッド3P、リード4Pおよび銅ワイヤ5Pとともに樹脂パッケージ6Pで封止した構造を有している。半導体装置1P(樹脂パッケージ6P)の外形は、扁平な直方体形状である。
 本実施形態では、半導体装置1Pの外形は、平面形状が4mm角の正方形状で厚さが0.85mmの6面体であり、以下で挙げる半導体装置1Pの各部の寸法は、半導体装置1Pがその外形寸法を有する場合の一例である。
 半導体チップ2Pは、平面視で2.3mmの正方形状をなしている。半導体チップ2Pの厚さは、0.23mmである。半導体チップ2Pの表面の周縁部には、複数のパッド7Pが配置されている。各パッド7Pは、半導体チップ2Pに作り込まれた回路と電気的に接続されている。半導体チップ2Pの裏面には、Au、Ni(ニッケル)、Ag(銀)などの金属層からなる裏メタル8Pが形成されている。
 ダイパッド3Pおよびリード4Pは、金属薄板(たとえば、銅薄板)を打ち抜くことにより形成される。その金属薄板(ダイパッド3Pおよびリード4P)の厚さは、0.2mmである。ダイパッド3Pおよびリード4Pの表面には、Agからなるめっき層9Pが形成されている。
 ダイパッド3Pは、平面視で2.7mmの正方形状をなし、各側面が半導体装置1Pの側面と平行をなすように半導体装置1Pの中央部に配置されている。
 ダイパッド3Pの裏面の周縁部には、裏面側からの潰し加工により、その全周にわたって、断面略1/4楕円形状の窪みが形成されている。そして、その窪みには、樹脂パッケージ6Pが入り込んでいる。これにより、ダイパッド3Pの周縁部がその上下から樹脂パッケージ6Pで挟まれ、ダイパッド3Pの樹脂パッケージ6Pからの脱落が防止(抜け止め)されている。
 また、ダイパッド3Pの裏面は、その周縁部(断面略1/4楕円形状に窪んだ部分)を除いて、樹脂パッケージ6Pの裏面から露出している。
 リード4Pは、ダイパッド3Pの各側面と対向する位置に、同数(たとえば、9本)ずつ設けられている。ダイパッド3Pの側面に対向する各位置において、リード4Pは、その対向する側面と直交する方向に延び、当該側面と平行な方向に等間隔を空けて配置されている。リード4Pの長手方向の長さは、0.45mmである。また、ダイパッド3Pとリード4Pとの間の間隔は、0.2mmである。
 リード4Pの裏面のダイパッド3P側の端部には、裏面側からの潰し加工により、断面略1/4楕円形状の窪みが形成されている。そして、その窪みには、樹脂パッケージ6Pが入り込んでいる。これにより、リード4Pのダイパッド3P側の端部がその上下から樹脂パッケージ6Pで挟まれ、リード4Pの樹脂パッケージ6Pからの脱落が防止(抜け止め)されている。
 リード4Pの裏面は、ダイパッド3P側の端部(断面略1/4楕円形状に窪んだ部分)を除いて、樹脂パッケージ6Pの裏面から露出している。また、リード4Pのダイパッド3P側と反対側の側面は、樹脂パッケージ6Pの側面から露出している。
 ダイパッド3Pおよびリード4Pの裏面における樹脂パッケージ6Pから露出する部分には、半田からなるめっき層10Pが形成されている。
 そして、半導体チップ2Pは、パッド7Pが配置されている表面を上方に向けた状態で、その裏面が接合材11Pを介して、ダイパッド3Pの表面(めっき層10P)に接合されている。接合材11Pには、たとえば、半田ペーストが用いられる。接合材11Pの厚さは、0.02mmである。
 なお、半導体チップ2Pとダイパッド3Pとの電気的な接続が不要な場合には、裏メタル8Pが省略されて、半導体チップ2Pの裏面がダイパッド3Pの表面に銀ペーストなどの絶縁性ペーストからなる接合材を介して接合されてもよい。この場合、半導体チップ2Pの平面サイズは、2.3mm角となる。また、ダイパッド3Pの表面上のめっき層9Pが省略されてもよい。
 銅ワイヤ5Pは、たとえば、純度が99.99%以上の銅からなる。銅ワイヤ5Pの一端は、半導体チップ2Pのパッド7Pに接合されている。銅ワイヤ5Pの他端は、リード4Pの表面に接合されている。そして、銅ワイヤ5Pは、半導体チップ2Pとリード4Pとの間に、アーチ状のループを描いて架設されている。この銅ワイヤ5Pのループの頂部と半導体チップ2Pの表面との高低差は、0.16mmである。
 そして、この半導体装置1Pでは、前述の第1実施形態と同様に、半導体チップ2Pの表面および側面全体、ダイパッド3Pの表面および側面全体、リード4Pの表面全体、ならびに銅ワイヤ5P全体が一体的な水分不透過絶縁膜25Pで被覆されている。
 図190は、図188に示す破線で囲まれる部分の拡大図である。
 パッド7Pは、Alを含む金属からなり、半導体チップ2Pの最上層の層間絶縁膜12P上に形成されている。層間絶縁膜12P上には、表面保護膜13Pが形成されている。パッド7Pは、その周縁部が表面保護膜13Pに覆われ、中央部が表面保護膜13Pに形成されたパッド開口14Pを介して露出している。
 銅ワイヤ5Pは、表面保護膜13Pから露出するパッド7Pの中央部に接合されている。銅ワイヤ5Pは、後述するように、その先端にFABが形成され、FABがパッド7Pに押し付けられることにより接合される。このとき、FABが変形することにより、銅ワイヤ5Pにおけるパッド7Pとの接合部分には、鏡餅形状のファーストボール部15Pが形成される。また、ファーストボール部15Pの周囲に、ファーストボール部15Pの下方からパッド7Pの材料が徐々に迫り出すことにより、迫り出し部16Pがパッド7Pの表面から大きく浮き上がらずに形成される。
 たとえば、銅ワイヤ5Pの線径が25μmである場合、ファーストボール部15Pの狙い直径(ファーストボール部15Pの設計上の直径)は、76μmであり、ファーストボール部15Pの狙い厚さ(ファーストボール部15Pの設計上の厚さ)は、17μmである。
 図191A~図191Dは、本発明の第15実施形態に係る半導体装置の製造方法を工程順に説明するための模式的な断面図である。
 銅ワイヤ5Pは、ダイパッド3Pおよびリード4Pがそれらを取り囲むフレーム(図示せず)に接続された状態、つまりダイパッド3Pおよびリード4Pがリードフレームをなす状態で、ワイヤボンダにより、半導体チップ2Pとリード4Pとの間に架設される。
 ワイヤボンダには、キャピラリCが備えられている。キャピラリCは、図191Aに示すように、ワイヤ挿通孔41Pが中心軸線上に形成された略円筒形状をなしている。銅ワイヤ5Pは、ワイヤ挿通孔41Pに挿通されて、ワイヤ挿通孔41Pの先端(下端)から送り出される。
 キャピラリCの先端部には、ワイヤ挿通孔41Pの下方に、ワイヤ挿通孔41Pと連通する円錐台形状のチャンファ42Pが形成されている。また、キャピラリCの先端部は、チャンファ42Pの下端縁に連続し、銅ワイヤ5Pとパッド7Pおよびリード4Pとの接合時(ワイヤボンディング時)にそれらと対向する面であるフェイス43Pを有している。フェイス43Pは、キャピラリCの中心軸線と直交する平面に対して外側が上がるように緩やかに傾斜している。
 まず、図191Aに示すように、キャピラリCがパッド7Pの直上に移動される。次に、チャンファ42Pに銅ワイヤ5Pの先端が位置する状態で、銅ワイヤ5Pの先端部に電流が印加されることにより、その先端部にFAB44が形成される。電流の値および印加時間は、銅ワイヤ5Pの線径およびFAB44の狙い直径(FAB44の設計上の直径)に応じて適宜設定される。FAB44の一部は、チャンファ42Pからその下方にはみ出ている。
 その後、図191Bに示すように、キャピラリCがパッド7Pに向かって下降され、キャピラリCにより、FAB44がパッド7Pに押し付けられる。このとき、キャピラリCによりFAB44に荷重が加えられるとともに、キャピラリCに設けられた超音波振動子(図示せず)から発振された超音波振動がFAB44に付与される。
 図192は、パッドに対するFABの接合時にFABに加えられる荷重および超音波振動子に印加される駆動電流の時間変化を示すグラフである。
 たとえば、図192に示すように、FAB44がパッド7Pに当接した時刻T1から所定時間が経過する時刻T2までの間は、キャピラリCからFAB44に相対的に大きい初期荷重P1が加えられる。所定時間は、たとえば、3msecに設定される。また、初期荷重P1は、パッド7Pに対するファーストボール部15Pの狙い接合面積(パッド7Pに対するファーストボール部15Pの設計上の接合面積)に一定の係数(初期荷重P1の単位がgであり、接合面積の単位がmmである場合、たとえば、28786)を乗じた値に基づいて設定される。FAB44に初期荷重が加えられることにより、FAB44がキャピラリCのチャンファ42Pおよびフェイス43Pの形状に沿って変形し、図190に示すように、パッド7P上に、鏡餅形状のファーストボール部15Pが形成される。
 時刻T2以後は、キャピラリCからFAB44に加えられる荷重が下げられ、FAB44に相対的に小さい荷重P2が加えられる。この荷重P2は、キャピラリCが上昇される時刻T4になるまで加え続けられる。
 また、時刻T2以降の時刻T3になると、超音波振動子への駆動電流の供給が開始される。超音波振動子に供給される駆動電流の値は、零から値Uまで瞬時に上げられる。その後は、時刻T4になるまで、値Uの駆動電流が超音波振動子に印加し続けられる。超音波振動子に駆動電流が供給されることにより、超音波振動子から超音波振動が発振し、その超音波振動がFAB44に伝搬することにより、FAB44がパッド7Pに擦りつけられる。その結果、図190に示すように、その周囲に迫り出し部16Pが形成される。これにより、パッド7Pに対する銅ワイヤ5Pの接合(ファーストボンディング)が達成される。
 時刻T1から予め定める接合時間が経過し、時刻T4になると、キャピラリCがパッド7Pの上方に離間される。その後、キャピラリCは、リード4Pの表面に向けて斜め下方に移動される。そして、図191Cに示すように、超音波振動子に駆動電流が印加され、キャピラリCに超音波振動が付与されつつ、キャピラリCにより、銅ワイヤ5Pがリード4Pの表面に押し付けられ、さらに引きちぎられる。これにより、リード4Pの表面上に、銅ワイヤ5Pの他端部からなる側面視楔状のステッチ部が形成され、銅ワイヤのリード4Pに対する接合(セカンドボンディング)が達成される。
 その後は、他のパッド7Pおよびこれに対応するリード4Pを対象として、図191A~図191Cに示す工程が行われる。そして、図191A~図191Cに示す工程が繰り返されることにより、図191Dに示すように、半導体チップ2Pのすべてのパッド7Pとリード4Pとの間に銅ワイヤ5Pが架設される。全てのワイヤボンディング終了後、図4Dと同様の方法により、水分不透過絶縁膜25Pが形成される。
<所定時間の設定>
 初期荷重P1がFABに加えられる所定時間を適切に設定するために、次の試験1~3を行った。
(1)試験1
 線径25μmの銅ワイヤ5Pの先端にFAB44を形成し、キャピラリCをパッド7Pに向けて下降させて、FAB44をパッド7Pに押し付け、FAB44に一定の荷重を加え、パッド7P上にFAB44の変形によるファーストボール部15Pを形成した。ファーストボール部15Pの狙い直径は、58μmであり、その狙い厚さは、10μmである。そして、FAB44に加えられる荷重の大きさが50g、80gおよび110gの各場合について、FAB44がパッド7Pに当接してからの経過時間に伴う、ファーストボール部15Pの直径および厚さの変化を調べた。直径(ボール径)の時間変化を図193に示し、厚さ(ボール厚)の時間変化を図194に示す。
(2)試験2
 線径25μmの銅ワイヤ5Pの先端にFAB44を形成し、キャピラリCをパッド7Pに向けて下降させて、FAB44をパッド7Pに押し付け、FAB44に一定の荷重を加え、パッド7P上にFAB44の変形によるファーストボール部15Pを形成した。ファーストボール部15Pの狙い直径は、76μmであり、その狙い厚さは、18μmである。そして、FAB44に加えられる荷重の大きさが70g、90g、110g、130g、150gおよび200gの各場合について、FAB44がパッド7Pに当接してからの経過時間に伴う、ファーストボール部15Pの直径および厚さの変化を調べた。直径(ボール径)の時間変化を図195に示し、厚さ(ボール厚)の時間変化を図196に示す。
(3)試験3
 線径38μmの銅ワイヤ5Pの先端にFAB44を形成し、キャピラリCをパッド7Pに向けて下降させて、FAB44をパッド7Pに押し付け、FAB44に一定の荷重を加え、パッド7P上にFAB44の変形によるファーストボール部15Pを形成した。ファーストボール部15Pの狙い直径は、104μmであり、その狙い厚さは、25μmである。そして、FAB44に加えられる荷重の大きさが200g、230g、250g、300g、400gおよび500gの各場合について、FAB44がパッド7Pに当接してからの経過時間に伴う、ファーストボール部15Pの直径および厚さの変化を調べた。直径(ボール径)の時間変化を図197に示し、厚さ(ボール厚)の時間変化を図198に示す。
 図193~図198を参照して理解されるように、銅ワイヤ5Pの線径、荷重の大きさならびにファーストボール部15Pの狙い直径および狙い厚さにかかわらず、FAB44がパッド7Pに当接してから2msec未満では完了しない。一方、FAB44がパッド7Pに当接してから4msecを超えると、FAB44の直径および厚さがほぼ変化せず、FAB44の変形が確実に完了していると考えられる。より詳細には、銅ワイヤ5Pの線径、荷重の大きさならびにファーストボール部15Pの狙い直径および狙い厚さにかかわらず、FAB44がパッド7Pに当接してからほぼ3msecが経過した時点で、FAB44の直径および厚さの変化が終了し、FAB44の変形が完了していると考えられる。
 よって、初期荷重P1がFABに加えられる所定時間は、2~4msecの範囲内が適切であると考えられ、3msecがより適切であると考えられる。
 以上のように、銅ワイヤ5Pの先端に形成されたFAB44がパッド7Pに当接した後、キャピラリCによりFAB44に荷重が加えられる。これにより、パッド7Pに当接したFAB44が変形する。
 このFAB44の変形中に過剰な超音波振動がFAB44に付与されると、FAB44とパッド7Pとの当接部分(ファーストボール部15Pの中央部)の下方において、FAB44に付与される超音波振動のエネルギーによるクラックなどのダメージがパッド7Pおよび/またはパッド7Pの下層の層間絶縁膜12Pに生じるおそれがある。
 そこで、FAB44の変形の終了後に、キャピラリCに設けられた超音波振動子に駆動電流が印加される。これにより、変形中のFAB44に超音波振動が付与されないので、ファーストボール部15Pの中央部の下方でのパッド7Pおよび層間絶縁膜12Pのダメージの発生を防止することができる。そして、変形終了後のFAB44に超音波振動が付与されることにより、FAB44をパッド7Pに擦りつけることができるので、FAB44とパッド7Pとの良好な接合を達成することができる。
 よって、ファーストボール部15Pの中央部の下方でのパッド7Pおよび層間絶縁膜12Pのクラックなどのダメージの発生を防止することができながら、パッド7Pに対する銅ワイヤ5P(FAB44)の良好な接合を得ることができる。
 Auよりも硬い金属であるCuからなるFAB44を良好に変形させるためには、FAB44にある程度の大きさの荷重が加えられなければならない。しかし、FAB44の変形が終了した後に、ファーストボール部15Pに大きい荷重が加えられ続けると、そのファーストボール部15Pとパッド7Pとの当接部分に超音波振動が良好に伝搬しない。
 そこで、FAB44のパッド7Pへの当接後、キャピラリCによりFAB44に相対的に大きい初期荷重P1が加えられ、FAB44のパッド7Pへの当接から所定時間の経過後、キャピラリCによりFAB44に相対的に小さい荷重P2が加えられる。FAB44のパッド7Pへの当接後、FAB44に相対的に大きい初期荷重P1が加えられることにより、Auよりも硬い金属であるCuからなるFAB44を良好に変形させることができる。そして、FAB44のパッド7Pへの当接から所定時間が経過すると、FAB44に加えられる荷重が加重P1に下げられるので、超音波振動をFAB44(ファーストボール部15P)とパッド7Pとの当接部分に良好に伝搬させることができる。
 初期荷重P1の大きさは、パッド7Pに対するファーストボール部15Pの狙い接合面積に一定の係数を乗じた値に基づいて設定されることが好ましい。これにより、ファーストボール部15Pの狙い接合面積に応じて、初期荷重P1の大きさを適切に設定することができる。その結果、ファーストボール部15Pの中央部の下方でのパッド7Pおよび層間絶縁膜12Pのダメージの発生を良好に防止しつつ、FAB44の良好な変形を達成することができる。
 以上、本発明の第15実施形態について説明したが、この第15実施形態は、以下のように変更されていてもよい。
 たとえば、半導体装置1Pでは、QFNが適用されているが、本発明は、SON(Small Outlined Non-leaded Package)など、他の種類のノンリードパッケージが適用された半導体装置の製造に適用することもできる。
 また、リードの端面と樹脂パッケージの側面とが面一に形成された、いわゆるシンギュレーションタイプに限らず、リードが樹脂パッケージの側面から突出するリードカットタイプのノンリードパッケージが適用された半導体装置の製造に本発明を適用することもできる。
 さらに、ノンリードパッケージに限らず、QFP(Quad Flat Package)など、樹脂パッケージからリードが突出することによるアウターリードを有するパッケージが適用された半導体装置の製造に本発明を適用することもできる。
 また、前述の実施形態では、銅ワイヤ5Pが水分不透過絶縁膜25Pで被覆されている態様を例示したが、前述の第15の課題を解決するための第14の目的を少なくとも達成するのであれば、図199に示すように、水分不透過絶縁膜25Pが設けられていなくてもよい。
 次に、この第15実施形態に関して実験を行なった。なお、本発明は下記の実施例によって限定されるものではない。
1.評価試験1
 マイクロスイス社製のキャピラリを用いた。このキャピラリは、次のような寸法を有している。チャンファの下端縁の直径であるCD寸法は、66μm(0.066mm)である。フェイスの外径であるT寸法は、178μm(0.178mm)である。キャピラリを中心軸線を含む平面で切断した断面(図191Aに示す断面を参照。)において、チャンファの側面に沿って延びる2本の直線がなす角度であるチャンファ角は、90°である。フェイスがキャピラリの中心軸線と直交する平面に対してなす角度であるフェイス角は、8°である。キャピラリを中心軸線を含む平面で切断した断面において、キャピラリの側面のフェイスの上端からさらに上方に延びる部分と中心軸線とがなす角度は、20°である。フェイスの上端部分は、円弧状をなし、その曲率半径であるOR寸法は、20μm(0.020mm)である。
 キャピラリをAl-Cu系合金からなるパッドの表面から高さ7mil(約178μm)の位置に配置し、線径25μmの銅ワイヤの先端に直径59μmのFABを形成した。そして、キャピラリを速度0.4mil/msec(約10.2μm/msec)でパッドに向けて下降させて、FABをパッドに押し付け、パッド上にFABの変形によるファーストボール部を形成した。ファーストボール部の狙い直径は、76μmであり、ファーストボール部の狙い厚さは、17μmであり、パッドに対するファーストボール部の狙い接合面積は、4534.16μmである。
 図200に示すように、FABのパッドへの当接後の3msecの間、キャピラリによりFABに130gの初期荷重を加え、その3msecが経過した時点で、FABに加わる荷重を30gに下げて、FABに30gの荷重が加えられた状態を13msecにわたって保持した。その後、キャピラリを上昇させた。
 また、FABがパッドに当接した後、キャピラリに設けられた超音波振動子への駆動電流の供給を開始し、駆動電流の値を零から90mAまで瞬時に上昇させて、超音波振動子に90mAの駆動電流が印加されている状態をキャピラリが上昇されるまで(キャピラリの下降開始から33.5msecが経過するまで)保持した。実施例1,2および比較例1~3は、超音波振動子への駆動電流の供給の開始のタイミングが異なる。
<実施例1>
 実施例1では、FABがパッドに当接してから3msec後に、超音波振動子への駆動電流を開始した。
<実施例2>
 実施例2では、FABがパッドに当接してから4msec後に、超音波振動子への駆動電流を開始した。
<比較例1>
 比較例1では、FABがパッドに当接してから0msec後、つまりFABのパッドへの当接と同時に、超音波振動子への駆動電流を開始した。
<比較例2>
 比較例2では、FABがパッドに当接してから1msec後に、超音波振動子への駆動電流を開始した。
<比較例3>
 比較例3では、FABがパッドに当接してから2msec後に、超音波振動子への駆動電流を開始した。
<クラック評価>
 実施例1,2および比較例1~3のそれぞれについて、48個のパッドにFABを接合させ、各パッドの下層の層間絶縁膜にクラックが生じているかを調べ、クラックの発生率(下層の層間絶縁膜にクラックを生じているパッドの数/48×100)を算出した。この算出結果を図201に示す。
 図201に示すように、FABがパッドに当接してから超音波振動子への駆動電流の供給が開始されるまでの時間(遅延時間)が3msec以上である実施例1,2では、層間絶縁膜のクラックが発生しないことが確認された。
 これに対し、遅延時間が2msec以下である比較例1~3では、層間絶縁膜のクラックが発生することが確認された。
2.評価試験2
 マイクロスイス社製のキャピラリを用いた。このキャピラリは、次のような寸法を有している。チャンファの下端縁の直径であるCD寸法は、66μm(0.066mm)である。フェイスの外径であるT寸法は、178μm(0.178mm)である。キャピラリを中心軸線を含む平面で切断した断面(図191Aに示す断面を参照。)において、チャンファの側面に沿って延びる2本の直線がなす角度であるチャンファ角は、90°である。フェイスがキャピラリの中心軸線と直交する平面に対してなす角度であるフェイス角は、8°である。キャピラリを中心軸線を含む平面で切断した断面において、キャピラリの側面のフェイスの上端からさらに上方に延びる部分と中心軸線とがなす角度は、20°である。フェイスの上端部分は、円弧状をなし、その曲率半径であるOR寸法は、20μm(0.020mm)である。
 キャピラリをAl-Cu系合金からなるパッドの表面から高さ7mil(約178μm)の位置に配置し、線径25μmの銅ワイヤの先端に直径59μmのFABを形成した。そして、キャピラリを速度0.4mil/msec(約10.2μm/msec)でパッドに向けて下降させて、FABをパッドに押し付け、パッド上にFABの変形によるファーストボール部を形成した。ファーストボール部の狙い直径は、76μmであり、ファーストボール部の狙い厚さは、17μmであり、パッドに対するファーストボール部の狙い接合面積は、4534.16μmである。
<実施例3>
 図202に示すように、FABのパッドへの当接後の6msecの間、キャピラリによりFABに130gの初期荷重を加え、その6msecが経過した時点で、FABに加わる荷重を30gに下げて、FABに30gの荷重が加えられた状態を10msecにわたって保持した。すなわち、実施例2と比較して、超音波振動子への駆動電流の供給開始のタイミングを2msecだけ遅らせた。その後、キャピラリを上昇させた。
 また、FABがパッドに当接してから4msec後、キャピラリに設けられた超音波振動子への駆動電流の供給を開始し、駆動電流の値を零から90mAまで瞬時に上昇させて、超音波振動子に90mAの駆動電流が印加されている状態をキャピラリが上昇されるまで(キャピラリの下降開始から33.5msecが経過するまで)保持した。
<実施例4>
 図203に示すように、FABのパッドへの当接後の3msecの間、キャピラリによりFABに130gの初期荷重を加え、その3msecが経過した時点で、FABに加わる荷重を30gに下げて、FABに30gの荷重が加えられた状態を31msecにわたって保持した。すなわち、実施例2と比較して、FABに30gの荷重が加えられる時間を28msecだけ延長した。その後、キャピラリを上昇させた。
 また、FABがパッドに当接してから4msec後、キャピラリに設けられた超音波振動子への駆動電流の供給を開始し、駆動電流の値を零から90mAまで瞬時に上昇させて、超音波振動子に90mAの駆動電流が印加されている状態をキャピラリが上昇されるまで(キャピラリの下降開始から51.5msecが経過するまで)保持した。
<クラック評価>
 実施例3,4のそれぞれについて、48個のパッドにFABを接合させ、各パッドの下層の層間絶縁膜にクラックが生じているかを調べたところ、層間絶縁膜のクラックが発生しないことが確認された。
<第16実施形態 図204~図208>
 この第16実施形態は、銅からなる電極パッドを有する半導体装置に係るものであり、本発明を説明するものではないが、第1実施形態に係る半導体装置と同様に、銅ボンディングワイヤを使用する実施形態である。この第16実施形態による開示により、下記に示す第16の背景技術に対する第16の課題を解決することができる。

(1)第16の背景技術 半導体装置の配線材料には、Al(アルミニウム)が広く用いられている。たとえば、配線材料としてAlを用いた多層配線構造では、平坦な表面を有する層間絶縁膜と、その層間絶縁膜の平坦な表面上に配設された配線とが交互に積層されている。最上層の層間絶縁膜上には、SiN(窒化シリコン)からなるパッシベーション膜が形成されている。当該層間絶縁膜上に配設された配線(最上層配線)は、パッシベーション膜により被覆されるとともに、その一部が電極パッド(Alパッド)として露出している。露出した電極パッドには、ボンディングワイヤが接続され、たとえば、その接続方法として、ワイヤボンダを用いた超音波接合が広く採用されている。
(2)第16の課題
 近年、とくに大電力を消費するパワー半導体装置において、配線抵抗の低減が望まれている。そこで、本願発明者は、最上層配線の材料としてAlよりも導電性の高いCu(銅)の採用を検討している。
 一方、従来からのAlパッドは、ボンディングワイヤとして広く採用されるAu(金)と相互に拡散しやすい。そのため、高温環境下では、AlとAuとが拡散し合い、ボンディングワイヤが電極パッドから取れるおそれがある。そのため、そのような相互拡散を防止するための対策を施す必要がある。
 すなわち、この第16実施形態に係る発明は、配線抵抗を低減しつつ、高温放置性に優れ、電極パッドとボンディングワイヤとの接続信頼性を向上させることができる半導体装置を提供することを第16の目的としている。
(3)具体的な実施形態の開示
 図204は、半導体装置の図解的な平面図である。図205は、図204に示す半導体装置のA-A線断面図である。
 半導体装置Qは、半導体チップ2Qと、半導体チップ2Qをダイボンディングするダイパッド3Qと、半導体チップ2Qの周囲に配置された多数の電極リード4Qと、半導体チップ2Qと電極リード4Qとを電気的に接続するボンディングワイヤ5Qと、これらを封止する樹脂パッケージ6Qとを含んでいる。
 半導体チップ2Qは、平面視略四角形(たとえば、2.3mm角程度)であり、その厚さは、たとえば、230μm程度である。また、半導体チップ2Qは、複数の配線層が層間絶縁膜を介して積層されてなる多層配線構造を有している。多層配線構造の具体的な構成は、図206を参照して後に詳述する。
 半導体チップ2Qの表面21Qには、アナログ回路7Q、デジタル回路8Qおよび3つのパワートランジスタ回路9Qが形成されている。具体的には、図204で示す平面視において、上半分の領域には、アナログ回路7Qとデジタル回路8Qとが左右に並べて形成されており、下半分の領域には、3つのパワートランジスタ回路9Qが左右に並べて形成されている。
 各回路7Q~9Qが形成されている領域には、各回路7Q~9Qと外部との電気接続のための複数の電極パッド10Qが適当な位置に配置されている。
 また、図204における右側のパワートランジスタ回路9Qが形成されている領域には、平面視L字状のアライメントマーク11Qが配置されている。
 たとえば、半導体装置Qの表面をレーザビームでスキャンし、アライメントマーク11Qを認識することにより、半導体装置Qの表面に直交する軸線まわりにおける半導体装置Qの位置(θ位置)を検出することができる。また、アライメントマーク11Qの位置に基づいて、半導体装置Qの各部の位置(X位置、Y位置、Z位置)を検出することができる。
 一方、半導体チップ2Qの裏面22Q(ダイパッド3Qとの対向面)には、たとえば、Au、Ni、Agなどを含む裏メタル12Qが形成されている。
 ダイパッド3Qおよび複数の電極リード4Qは、同一の金属薄板からなるリードフレーム13Qとして形成されている。リードフレーム13Qを構成する金属薄板は、Cu系素材からなり、具体的には、たとえば、純度99.9999%(6N)以上、純度99.99%(4N)以上といった高純度銅、Cuと異種金属との合金(たとえば、Cu-Fe-P合金など)からなる。なお、金属薄板は、たとえば、42アロイ(Fe-42%Ni)などのFe系素材などであってもよい。また、リードフレーム13Q(金属薄板)の厚さは、たとえば、200μm程度である。
 ダイパッド3Qの表面31Q(半導体チップ2Qとの対向面)は、樹脂パッケージ6Qにより封止される面であり、Agなどを含む封止側めっき層14Qが形成されている。
 そして、半導体チップ2Qおよびダイパッド3Qは、半導体チップ2Qの裏面22Qおよびダイパッド3Qの表面31Qが接合面として互いに対向した状態で、裏面22Qと表面31Qとの間に接合材15Qを介在させることによって、互いに接合されている。これにより、半導体チップ2Qは、表面21Qを上方に向けた姿勢でダイパッド3Qに支持されている。
 接合材15Qは、たとえば、半田ペーストなどの導電性ペーストからなる。なお、接合材15Qとして、たとえば、銀ペースト、アルミナペーストなどの絶縁性ペーストを適用でき、その場合には、裏メタル12Qおよび/または封止側めっき層14Qは省略されてもよい。また、半導体チップ2Qとダイパッド3Qとが接合された状態において、接合材15Qの厚さは、たとえば、20μm程度である。
 ダイパッド3Qの裏面32Q(配線基板への実装面)は、樹脂パッケージ6Qから露出されている。露出した裏面32Qには、たとえば、錫(Sn)、錫-銀合金(Sn-Ag)などの金属材料からなる実装側めっき層16Qが形成されている。
 電極リード4Qは、ダイパッド3Qの各側面と直交する各方向における両側に、それぞれ同数ずつ設けられることにより、ダイパッド3Qの周囲に配置されている。ダイパッド3Qの各側面に対向する電極リード4Qは、その対向する側面と平行な方向に等間隔に配置されている。各電極リード4Qのダイパッド3Qとの対向方向における長さは(裏面42Q側の長さ)は、たとえば、450μm程度である。
 電極リード4Qの表面41Q(ボンディングワイヤ5Qの接続面)は、樹脂パッケージ6Qにより封止される面であり、Agなどを含む封止側めっき層17Qが形成されている。
 一方、電極リード4Qの裏面42Q(配線基板への実装面)は、樹脂パッケージ6Qから露出されている。露出した裏面42Qには、たとえば、錫(Sn)、錫-銀合金(Sn-Ag)などの金属材料からなる実装側めっき層18Qが形成されている。
 ボンディングワイヤ5Qは、銅(たとえば、純度99.9999%(6N)以上、純度99.99%(4N)以上といった高純度銅などであり、微量の不純物を含む場合はある。)からなる。ボンディングワイヤ5Qは、線状に延びる円柱状のワイヤ本体51Qと、ワイヤ本体51Qの一端に形成され、スティッチボンディングにより電極パッド10Qに接合されたパッド側端部52Qと、ワイヤ本体51Qの他端に形成され、ボールボンディングにより電極リード4Qに接合されたリード側端部53Qとを一体的に有している。
 ワイヤ本体51Qは、電極リード4Qの上方で屈曲し、その屈曲位置から半導体チップ2Q(後述する基板19Q)の上方を通過して、電極パッド10Qへ向かって略直線状となるように滑らかに傾斜して、その他端が扁平なパッド側端部52Qに一体的に繋がっている。このワイヤ本体51Qは、半導体チップ2Q(基板19Q)の周縁(エッジ)に対する高さHが、たとえば、50~100μmである。
 樹脂パッケージ6Qは、半導体装置Qの外形をなし、略直方体状に形成されている。樹脂パッケージ6Qの大きさは、その平面サイズが、たとえば、4mm角程度であり、その厚さが、たとえば、0.85mm程度である。このような樹脂パッケージ6Qは、たとえば、エポキシ樹脂など公知のモールド樹脂からなる。
 図206は、図205の破線円で囲まれる部分の要部拡大図である。
 この図206を参照して、半導体チップ2Qの多層配線構造を説明する。
 半導体チップ2Qは、半導体基板としてのシリコン(Si)からなる基板19Qを含んでいる。基板19Q上には、第1層間絶縁膜20Qおよび第に層間絶縁膜23Qが、基板19Qの表面24Q側から順に積層されている。第1層間絶縁膜20Qおよび第に層間絶縁膜23Qは、SiO(酸化シリコン)からなる。なお、図2では表れていないが、第1層間絶縁膜20Qと第に層間絶縁膜23Qとの間には、複数の層間絶縁膜が介在されている。
 第に層間絶縁膜23Q上には、下配線25Qおよびヒューズ26Qが互いに間隔を空けて形成されている。下配線25Qおよびヒューズ26Qは、アルミニウム(Al)からなる。ヒューズ26Qを断線するか否かにより、パワートランジスタ回路9Q(図204参照)の特性(たとえば、抵抗値など)を変更することができる。
 第に層間絶縁膜23Q、下配線25Qおよびヒューズ26Q上には、第3層間絶縁膜27Qが積層されている。第3層間絶縁膜27Qは、SiOからなる。第3層間絶縁膜27Qの表面には、第に層間絶縁膜23Q上に形成された部分と、下配線25Qおよびヒューズ26Q上に形成された部分との間に、下配線25Qおよびヒューズ26Qの高さとほぼ同じ段差が生じている。
 第3層間絶縁膜27Q上には、第3層間絶縁膜27Qの表面に生じている段差をなくすように、TEOS(テトラエトキシシラン)膜28Qが形成されている。TEOS膜28Qの表面は、第3層間絶縁膜27Qにおける下配線25Qおよびヒューズ26Q上に形成された部分の表面とほぼ面一をなしている。
 第3層間絶縁膜27QおよびTEOS膜28Q上には、第4層間絶縁膜29Qが積層されている。第4層間絶縁膜29Qは、SiN(窒化シリコン)からなる。
 また、第3層間絶縁膜27Qおよび第4層間絶縁膜29Qには、下配線25Qと厚さ方向に対向する部分に、それらを厚さ方向に貫通するビアホール30Qが形成されている。ビアホール30Qは、上側ほど開口面積が大きくなるようなテーパ形状に形成されている。
 第4層間絶縁膜29Q上には、最上層配線としての上配線33Qおよびアライメントマーク11Qが互いに間隔を空けた位置に形成されている。
 上配線33Qは、平面視でビアホール30Qを含む領域上に形成され、第4層間絶縁膜29Qから上方に突出して形成されている。上配線33Qは、たとえば、第4層間絶縁膜29Qの表面からの突出量が10μm以上、好ましくは、10μm~15μmとなるような厚さTを有している。上配線33Qの下端部は、ビアホール30Q内に入り込み、下配線25Qに接続されている。上配線33Qは、銅(Cu)(たとえば、純度99.9999%(6N)以上、純度99.99%(4N)以上といった高純度銅などであり、微量の不純物を含む場合はある。)からなる。
 上配線33Qと下配線25Q、第3層間絶縁膜27Qおよび第4層間絶縁膜29Qとの間には、Cuイオンの拡散に対するバリア性を有するバリア膜34Qが介在されている。バリア膜34Qは、Ti(チタン)からなる。
 第4層間絶縁膜29Qおよび上配線33Q上には、パッシベーション膜35Qが形成されている。パッシベーション膜35Qは、SiNからなる。パッシベーション膜35Qには、上配線33Qの上面を電極パッド10Q(図204参照)として部分的に露出させるためのパッド開口36Qが厚さ方向に貫通して形成されている。また、パッシベーション膜35Qは、アライメントマーク11Q上およびその周囲の部分から除去されている。また、アライメントマーク11Qは、Al(アルミニウム)からなる。
 電極パッド10Q(上配線33Qにおけるパッド開口36Qから露出した部分)は、銅酸化膜37Qで被覆されている。銅酸化膜37Qは、電極パッド10Qが自然酸化されてCuO(酸化銅(I))やCuO(酸化銅(II))に化学変化することにより形成された薄膜であり、その厚さは、パッシベーション膜35Qよりも薄く、たとえば、10nm~50nmである。
 そして、ボンディングワイヤ5Qは、その電極パッド10Q側の端部(パッド側端部52Q)が、薄膜状の銅酸化膜37Qを貫通して電極パッド10Qに直接接合されている。
 具体的には、電極パッド10Q側では、スティッチボンディングにより扁平に変形したパッド側端部52Qの形状に合わせて銅酸化膜37Qが破れていて、破れて空いた部分に露出する電極パッド10Qにパッド側端部52Qが直接接合されている。この扁平なパッド側端部52Qの端部に、ボンディングワイヤ5Qの本体(ワイヤ本体51Q)の一端が一体的に繋がっている。
 図207A~図207Fは、図205に示す半導体装置の製造途中の状態を示す模式的な断面図である。
 半導体装置Qの製造工程では、まず、基板19Q上に多層配線構造が作製される。たとえば、まず、CVD(Chemical Vapor Deposition:化学的気相成長)法により、基板19Q上に、第1層間絶縁膜20Qおよび第に層間絶縁膜23Qが積層される。その後、スパッタ法により、第に層間絶縁膜23Q上に、下配線25Qおよびヒューズ26Qの材料となるアルミニウム膜が形成される。そして、フォトリソグラフィおよびエッチングにより、アルミニウム膜がパターニングされることにより、下配線25Qおよびヒューズ26Qが形成される。
 次いで、HDP(High Density Plasma:高密度プラズマ)-CVD法により、第に層間絶縁膜23Q、下配線25Qおよびヒューズ26Q上に、第3層間絶縁膜27Qが形成される。その後、CVD法により、第3層間絶縁膜27Q上に、TEOS膜28Qが形成される。そして、CMP(Chemical Mechanical Polishing:化学的機械的研磨)法により、TEOS膜28Qがその表面から研削される。このTEOS膜28Qの研削は、TEOS膜28Qの表面と第3層間絶縁膜27Qにおける下配線25Qおよびヒューズ26Q上に形成された部分の表面とが面一になるまで続けられる。
 そして、プラズマCVD法により、第3層間絶縁膜27QおよびTEOS膜28Q上に、第4層間絶縁膜29Qが形成される。その後、フォトリソグラフィおよびエッチングにより、図207Aに示すように、第3層間絶縁膜27Qおよび第4層間絶縁膜29Qが選択的に除去され、それらを厚さ方向に貫通するビアホール30Qが形成される。
 次に、図207Bに示すように、スパッタ法により、ビアホール30Qの内面を含む第4層間絶縁膜29Q上に、バリア膜34Qが形成される。続いて、スパッタ法により、バリア膜34Q上に、Cuからなるシード膜38Qが形成される。その後、バリア膜34Qおよびシード膜38Q上に、平面視でビアホール30Qを含む領域に対向する部分に開口を有するレジストパターン39Qが形成される。
 次いで、レジストパターン39Qの開口内に、Cuがめっき成長される。これにより、図207Cに示すように、レジストパターン39Qの開口内がCuに埋め尽くされ、Cuからなる上配線33Qが形成される。上配線33Qの形成後、レジストパターン39Qは除去される。
 その後、図207Dに示すように、エッチングにより、バリア膜34Qおよびシード膜38Qにおけるレジストパターン39Qの下方に形成されていた部分が除去される。
 次に、スパッタ法により、第4層間絶縁膜29Q上に、アルミニウム膜が形成される。そして、フォトリソグラフィおよびドライエッチング(たとえば、RIE)により、アルミニウム膜が選択的に除去され、図207Eに示すように、アライメントマーク11Qが形成される。その後、CVD法により、第4層間絶縁膜29Qおよびアライメントマーク11Q上に、パッシベーション膜35Qが形成される。
 そして、フォトリソグラフィおよびエッチングにより、パッシベーション膜35Qにパッド開口36Qが形成されるとともに、アライメントマーク11Q上およびその周囲の部分からパッシベーション膜35Qが除去される。これにより、半導体チップ2Qが得られる。
 半導体チップ2Qの作製後、半導体チップ2Qが、ダイパッド3Qおよび電極リード4Qを一体的に備えるリードフレーム13Q(図205参照)にダイボンディングされる。一方、半導体チップ2Qにおいて、パッド開口36Qから露出した上配線33Qの上面(電極パッド10Q)が自然酸化されて、電極パッド10Qが銅酸化膜37Qで被覆される。次いで、ワイヤボンダ(図示せず)のキャピラリ40Qで保持されたボンディングワイヤ5Qの先端部に電流が印加されることにより、先端部にFAB(Free Air Ball)が形成される。
 次いで、キャピラリ40Qが電極リード4Qの直上に移動した後、降下し、FABが電極リード4Qに接触する。その際、キャピラリ40QからFABに荷重および超音波が、たとえば、10msec~20msec印加される。これにより、キャピラリ40Qの形状に応じてFABが変形する。こうして、ボンディングワイヤ5Qの先端部がリード側端部53Qとして電極リード4Qにボールボンディングされる。
 その後、キャピラリ40Qが一定の高さまで上昇し、電極パッド10Qの直上に移動する。そして、図207Fに示すように、キャピラリ40Qが再び降下して、ボンディングワイヤ5Qがその形状を維持したまま(ワイヤ線径のまま)電極パッド10Qに接触する。その際、キャピラリ40Qからボンディングワイヤ5Qに荷重(図207Fの白抜き矢印)および超音波(図207Fのジグザグ線)が、たとえば、10msec~20msec印加される。これにより、キャピラリ40Qの形状に応じてボンディングワイヤ5Qが扁平に変形するとともに、荷重および超音波の作用により銅酸化膜37Qが破れ、ボンディングワイヤ5Qがパッド側端部52Qとして電極パッド10Qにスティッチボンディングされる。
 続いて、キャピラリ40Qが上昇し、キャピラリ40Qの先端から一定長のテイルが確保された状態で、ボンディングワイヤ5Qがパッド側端部52Qの位置から引きちぎられる。
 その後は、図207F~図207Fと同様の工程が行なわれて、半導体チップ2Qの各電極パッド10Qと、各電極パッド10Qに対応する電極リード4Qとが、ボンディングワイヤ5Qによって接続される。以上の工程を経て、図205に示す半導体装置Qが得られる。
 この半導体装置Qによれば、多層配線構造の最上層配線(上配線33Q)がCuからなるので、最上層配線としてAl配線が採用される場合よりも、配線抵抗を低減することができる。
 また、その上配線33Qが電極パッド10Qとして露出しており、電極パッド10QにCuからなるボンディングワイヤ5Q(Cuワイヤ)が接合されるため、電極パッド10Qとボンディングワイヤ5Qとの接続を同種金属同士の接合(Cu-Cu接合)とすることができる。そのため、半導体装置Qが高温環境下に放置されても、電極パッド10Qとボンディングワイヤ5Qとの間でこれらの成分(すなわち、Cu)が相互に拡散することがなく、電極パッド10Qとボンディングワイヤ5Qとの接合を維持することができる。よって、高温放置性および接続信頼性に優れる半導体装置を提供することができる。
 また、この半導体装置Qでは、ボンディングワイヤ5Qの荷重・超音波印加(図207F参照)に起因して電極パッド10Qに大きな応力がかかっても、その応力をCuからなる電極パッド10Qで緩和することができる。
 具体的には、上配線33QとしてAlが採用された場合には、その上配線33Q(Al配線)の厚さは、めっき法により、せいぜい3μm程度にしかできない。これに対し、この半導体装置Qでは、Alよりもめっき厚を大きくしやすいCuの特性を利用して、上配線33Qの厚さTが10μm以上とされている。そのため、第に層間絶縁膜23Qにかかる応力を、比較的厚い上配線33Qで確実に緩和することができる。その結果、第に層間絶縁膜23Qなどでのクラックの発生を抑制することができる。
 さらに、上配線33Qの厚さTが10μm以上であるため、電極パッド10Qに対するボンディングワイヤ5Qの接合位置(スティッチボンディング位置)を、基板19Qの表面24Qに対して十分嵩上げすることができる。これにより、あたかもスタッドバンプがあるように基板19Qの表面24Qに対するボンディングワイヤ5Qの高さHを十分に高くすることができる。そのため、ボンディングワイヤ5Qを電極パッド10Qに直接スティッチボンディングしても、ワイヤ本体51Qの垂れた部分が基板19Qのエッジに達することがほとんどない。よって、ワイヤ本体51Qと基板19Qとの接触によるエッジショートを抑制することができる。
 図208は、図205の半導体装置の変形例を示す図である。図208において、図206に示す各部に対応する部分には、それらの各部と同一の参照符号を付している。また、以下では、同一の参照符号を付した部分についての詳細な説明を省略する。
 半導体装置50Qにおいても、ボンディングワイヤ54Qの電極パッド10Q側の端部(パッド側端部55Q)は、薄膜状の銅酸化膜37Qを貫通して電極パッド10Qに直接接合されている。ただし、前述の半導体装置Qでは、パッド側端部52Qがスティッチボンディングとして直接電極パッド10Qに接合されているのに対して(図206参照)、この変形例では、パッド側端部55Qがスタッドバンプとして電極パッド10Qとの接合を担っている。
 より具体的には、略釣鐘状(略傘状)のスタッドバンプ(パッド側端部55Q)の形状に合わせて銅酸化膜37Qが破れていて、破れて空いた部分に露出する電極パッド10Qにパッド側端部55Qが直接接合されている。
 そして、このパッド側端部55Qの上端部に、ボンディングワイヤ54Qの本体(ワイヤ本体56Q)の一端がスティッチボンディングされている。
 この変形例では特に、電極パッド10Qにスタッドバンプ(パッド側端部55Q)を形成するにあたって、スタッドバンプを形成するためのFABに強い超音波を印加しても、Alパッドが採用される場合とは異なり、電極パッド10Qがめくれ上がるスプラッシュがほとんど生じない。また、ボンディングワイヤ54Qと電極パッド10Qとの接合に際して、スタッドバンプおよびスティッチボンディングの2回分の超音波(応力)が電極パッド10Qに作用するが、電極パッド10Qが銅からなるため、その応力に耐えることができる。
 以上、本発明の第16実施形態について説明したが、この第16実施形態は、以下のように変更されていてもよい。
 前述の実施形態では、電極パッド10Qに対するボンディングワイヤの接合形態の一例として、スティッチボンディング(第1の例)およびスタッドバンプ上にスティッチボンディング(第2の例)の態様を挙げたが、たとえば、電極リード4Qにスティッチボンディングすることにより、電極パッド10Q側の銅酸化膜37Qを破るように直接ボールボンディングしてもよい。
 また、バリア膜34Qの材料として、Tiを例示したが、バリア膜34Qは、導電性を有し、銅イオンの拡散に対するバリア性を有する材料であればよく、Tiの他に、たとえば、TiN(窒化チタン)、WN(窒化タングステン)、TaN(窒化タンタル)、Ta(タンタル)、W(タングステン)またはTiW(チタン‐タングステン合金)などを例示することができる。
<第17実施形態 図209~図213>
 この第17実施形態による開示により、前述の「発明が解決しようとする課題」に記載した課題のほか、下記に示す第17の背景技術に対する第17の課題を解決することもできる。

(1)第17の背景技術 半導体装置は、通常、半導体チップがボンディングワイヤとともに樹脂で封止(パッケージング)された状態で流通している。パッケージ内において、半導体チップのアルミニウム製の電極パッドに、ボンディングワイヤが電気的に接続されている。
 電極パッドに接続されるボンディングワイヤとして、従来は主に金ワイヤが用いられているが、高価な金の使用を減らすべく、近年では、金ワイヤよりも安価な銅ワイヤの使用が検討されている。
(2)第17の課題
 しかし、銅ワイヤは、金ワイヤに比べて酸化しやすい。そのため、たとえば、HAST(Highly Accelerated temperature and humidity Stress Test)試験中など、パッケージ内部に水分が浸入しやすい状況では、当該接合界面に入り込んだ水分によりアルミニウムパッド(電極パッド)の腐食が進行しやすくなる。その結果、パッド-ワイヤ間において、電気的オープンが生じるおそれがある。
 すなわち、この第17実施形態に係る発明は、アルミニウムを含む金属材料からなる電極パッドと、銅からなるボンディングワイヤとの接続信頼性を向上させることができる半導体装置を提供することを第17の目的としている。
(3)具体的な実施形態の開示
 図209は、本発明の第17実施形態に係る半導体装置の模式断面図である。図210Aは、図209の破線円Aで囲まれる部分の要部拡大図である。図210Bは、図209の破線円Bで囲まれる部分の要部拡大図である。
 半導体装置1Rは、QFN(Quad Flat Non-leaded)が適用された半導体装置である。半導体装置1Rは、半導体チップ2Rと、半導体チップ2Rが搭載されるダイパッド3Rと、ダイパッド3Rの周囲に配置された複数の電極リード4Rと、半導体チップ2Rと電極リード4Rとを電気的に接続するボンディングワイヤ5Rと、これらを封止する樹脂パッケージ6Rとを備えている。
 半導体チップ2Rは、平面視四角状(たとえば、2.3mm角程度)であり、たとえば、複数の配線層が層間絶縁膜を介して積層されてなる多層配線構造を有している。また、半導体チップ2Rの厚さは、たとえば、230μm程度である。半導体チップ2Rの表面21Rは、図210Aに示すように、表面保護膜7Rで覆われている。
 表面保護膜7Rには、多層配線構造における最上の配線層を露出させるためのパッド開口8Rが複数形成されている。
 パッド開口8Rは、平面視四角状であり、半導体チップ2Rの各縁に同数ずつ設けられている。各パッド開口8Rは、半導体チップ2Rの各辺に沿って等間隔に配置されている。そして、配線層の一部が、半導体チップ2Rの電極パッド9Rとして、各パッド開口8Rから露出されている。
 電極パッド9Rとして露出する最上の配線層は、Al(アルミニウム)を含む金属材料からなり、具体的には、Alを主成分とする金属材料(たとえば、Al-Cu合金など)からなる。
 一方、半導体チップ2Rの裏面22R(ダイパッド3Rとの対向面)には、たとえば、Au、Ni、Agなどを含む裏メタル10Rが形成されている。
 ダイパッド3Rおよび複数の電極リード4Rは、同一の金属薄板からなるリードフレーム11Rとして形成されている。リードフレーム11Rを構成する金属薄板は、Cuを主として含有するCu系素材からなり、具体的には、たとえば、純度99.9999%(6N)以上、純度99.99%(4N)以上といった高純度銅、Cuと異種金属との合金(たとえば、Cu-Fe-P合金など)からなる。なお、金属薄板は、たとえば、42アロイ(Fe-42%Ni)などのFe系素材などであってもよい。また、リードフレーム11R(金属薄板)の厚さは、たとえば、200μm程度である。
 ダイパッド3Rの表面31R(半導体チップ2Rとの対向面)は、樹脂パッケージ6Rにより封止される面であり、Agなどを含む封止側めっき層12Rが形成されている。
 そして、半導体チップ2Rおよびダイパッド3Rは、半導体チップ2Rの裏面22Rおよびダイパッド3Rの表面31Rが接合面として互いに対向した状態で、裏面22Rと表面31Rとの間に接合材13Rを介在させることによって、互いに接合されている。これにより、半導体チップ2Rは、表面21Rを上方に向けた姿勢でダイパッド3Rに支持されている。
 接合材13Rは、たとえば、半田ペーストなどの導電性ペーストからなる。なお、接合材13Rとして、たとえば、銀ペースト、アルミナペーストなどの絶縁性ペーストを適用でき、その場合には、裏メタル10Rおよび/または封止側めっき層12Rは省略されてもよく、また、半導体チップ2Rの平面サイズは、2.4mm角であってもよい。また、半導体チップ2Rとダイパッド3Rとが接合された状態において、接合材13Rの厚さは、たとえば、20μm程度である。
 ダイパッド3Rの裏面32R(配線基板への実装面)は、樹脂パッケージ6Rから露出されている。露出した裏面32Rには、たとえば、錫(Sn)、錫-銀合金(Sn-Ag)などの金属材料からなる実装側めっき層14Rが形成されている。
 電極リード4Rは、ダイパッド3Rの各側面と直交する各方向における両側に、それぞれ同数ずつ設けられることにより、ダイパッド3Rの周囲に配置されている。ダイパッド3Rの各側面に対向する電極リード4Rは、その対向する側面と平行な方向に等間隔に配置されている。各電極リード4Rのダイパッド3Rとの対向方向における長さは(裏面42R側の長さ)は、たとえば、450μm程度である。
 電極リード4Rの表面41R(ボンディングワイヤ5Rの接続面)は、樹脂パッケージ6Rにより封止される面であり、Agなどを含む封止側めっき層15Rが形成されている。
 一方、電極リード4Rの裏面42R(配線基板への実装面)は、樹脂パッケージ6Rから露出されている。露出した裏面42Rには、たとえば、錫(Sn)、錫-銀合金(Sn-Ag)などの金属材料からなる実装側めっき層16Rが形成されている。
 ボンディングワイヤ5Rは、銅(たとえば、純度99.9999%(6N)以上、純度99.99%(4N)以上といった高純度銅などであり、微量の不純物を含む場合はある。)からなる。ボンディングワイヤ5Rは、線状に延びる円柱状の本体部51Rと、本体部51Rの両端に形成され、電極パッド9Rおよび電極リード4Rにそれぞれ接合されたパッド接合部52Rおよびリード接合部53Rとを有している。
 本体部51Rは、電極パッド9R側の一端から半導体チップ2Rの外側に上方へ膨らむ放物線状に湾曲し、他端において電極リード4Rの表面41Rへ向かって鋭角に入射している。本体部51Rの最頂部における下端と半導体チップ2Rの表面21Rとの間隔lは、たとえば、160μm程度である。
 パッド接合部52Rは、電極パッド9Rとの接合側が電極パッド9Rの表層部に均等に入り込む円板状のベース部と、ベース部の上側から突出し、その先端が本体部51Rの一端に繋がる釣鐘状の突出部とを一体的に有する断面視凸状である。
 リード接合部53Rは、本体部51Rに近い一端側が相対的に厚く、本体部51Rに遠い他端側に至るに従って相対的に薄くなる断面視くさび状である。
 そして、この半導体装置1Rでは、前述の第1実施形態と同様に、半導体チップ2Rの表面21Rおよび側面23R全体、ダイパッド3Rの表面31Rおよび側面全体、電極リード4Rの表面41Rおよび樹脂パッケージ6R内の側面全体、ならびにボンディングワイヤ5R全体が一体的な水分不透過絶縁膜25Rで被覆されている。
 樹脂パッケージ6Rは、たとえば、エポキシ樹脂、硬化剤、硬化促進剤、カップリング剤、離型剤、pH調整剤などを含有する材料からなる。
 含有されるエポキシ樹脂としては、樹脂パッケージ用エポキシ樹脂として使用されるものであれば特に制限されず、たとえば、フェノールノボラック型エポキシ樹脂、オルソクレゾールノボラック型エポキシ樹脂、トリフェニルメタン骨格を有するエポキシ樹脂(トリフェニルメタン型エポキシ樹脂)、スチルベン型エポキシ樹脂、ハイドロキノン型エポキシ樹脂、グリシジルエステル型エポキシ樹脂、グリシジルアミン型エポキシ樹脂、ジシクロペンタジエン型エポキシ樹脂、ナフタレン型エポキシ樹脂、アラルキル型フェノール樹脂のエポキシ化物、ビフェニレン型エポキシ樹脂、トリメチロールプロパン型エポキシ樹脂、テルペン変性エポキシ樹脂、線状脂肪族エポキシ樹脂、脂環族エポキシ樹脂、硫黄原子含有エポキシ樹脂などが挙げられる。これらは単独使用または2種以上併用することができる。
 含有される硬化剤としては、樹脂パッケージ用硬化剤として使用されるものであれば特に制限されず、たとえば、ノボラック型フェノール樹脂、たとえば、フェノール・アラルキル樹脂、ナフトール・アラルキル樹脂、ビフェニル・アラルキル樹脂などのアラルキル型フェノール樹脂、ジシクロペンタジエン型フェノール樹脂、テルペン変性フェノール樹脂、トリフェニルメタン型フェノール樹脂などが挙げられる。これらは単独使用または2種以上併用することができる。
 含有される硬化促進剤としては、樹脂パッケージ用硬化促進剤と使用されるものであれば特に制限されず、たとえば、1,8-ジアザ-ビシクロ(5,4,0)ウンデセン-7、1,5-ジアザ-ビシクロ(4,3,0)ノネン、5、6-ジブチルアミノ-1,8-ジアザ-ビシクロ(5,4,0)ウンデセン-7などのシクロアミジン化合物およびこれらの化合物に無水マレイン酸、1,4-ベンゾキノン、2,5-トルキノン、1,4-ナフトキノン、2,3-ジメチルベンゾキノン、2,6-ジメチルベンゾキノン、2,3-ジメトキシ-5-メチル-1,4-ベンゾキノン、2,3-ジメトキシ-1,4-ベンゾキノン、フェニル-1,4-ベンゾキノンなどのキノン化合物、ジアゾフェニルメタン、フェノール樹脂などのπ結合をもつ化合物を付加してなる分子内分極を有する化合物、ベンジルジメチルアミン、トリエタノールアミン、ジメチルアミノエタノール、トリス(ジメチルアミノメチル)フェノールなどの3級アミン類およびこれらの誘導体、2-メチルイミダゾール、2-フェニルイミダゾール、2-フェニル-4-メチルイミダゾールなどのイミダゾール類およびこれらの誘導体、トリブチルホスフィン、メチルジフェニルホスフィン、トリフェニルホスフィン、トリス(4-メチルフェニル)ホスフィン、ジフェニルホスフィン、フェニルホスフィンなどのホスフィン化合物およびこれらのホスフィン化合物に無水マレイン酸、上記キノン化合物、ジアゾフェニルメタン、フェノール樹脂などのπ結合をもつ化合物を付加してなる分子内分極を有するリン化合物、テトラフェニルホスホニウムテトラフェニルボレート、トリフェニルホスフィンテトラフェニルボレート、2-エチル-4-メチルイミダゾールテトラフェニルボレート、N-メチルモルホリンテトラフェニルボレートなどのテトラフェニルボロン塩およびこれらの誘導体などが挙げられる。これらは単独使用または2種以上併用することができる。
 含有されるカップリング剤としては、樹脂パッケージ用カップリング剤として使用されるものであれば特に制限されず、たとえば、1級、2級および3級アミノ基の少なくとも1つを有するシラン化合物、エポキシシラン、メルカプトシラン、アルキルシラン、ウレイドシラン、ビニルシランなどの各種シラン系化合物、チタン系化合物、アルミニウムキレート類、アルミニウム/ジルコニウム系化合物などが挙げられる。これらは単独使用または2種以上併用することができる。
 含有される離型剤としては、樹脂パッケージ用離型剤として使用されるものであれば特に制限されず、たとえば、カルナバワックス、モンタン酸、ステアリン酸などの高級脂肪酸、高級脂肪酸金属塩、モンタン酸エステルなどのエステル系ワックス、酸化ポリエチレン、非酸化ポリエチレンなどのポリオレフィン系ワックスなどが挙げられる。これらは単独使用または2種以上併用することができる。
 含有されるpH調整剤としては、たとえば、ワラストナイト(ケイ酸カルシウム)、タルク(ケイ酸マグネシウム)、水酸化アルミニウム、炭酸マグネシウム、炭酸カルシウムなどの無機充填材が挙げられる。これらは単独使用または2種以上併用することができる。
 なお、樹脂パッケージ6Rは、必要に応じて、希釈剤、着色剤、難燃剤、レベリング剤、消泡剤などの添加物を含有していてもよい。
 上記組成の樹脂パッケージ6RのpHは、4.5を超えており、好ましくは、樹脂パッケージ6RのpHを酸性に保持する必要から、4.5を超えて7.0未満であり、さらに好ましくは、6.0以上7.0未満である。また、樹脂パッケージ6Rは、半導体装置1Rの外形をなし、略直方体状に形成されている。樹脂パッケージ6Rの大きさは、その平面サイズが、たとえば、4mm角程度であり、その厚さが、たとえば、0.85mm程度である。
 そして、半導体装置1Rでは、半導体チップ2Rの表面21Rと樹脂パッケージ6Rの表面(上面)61との間隔L1が、半導体チップ2Rの側面23Rと樹脂パッケージ6Rの側面63Rとの最短距離Wよりも小さい。具体的には、間隔L1が、たとえば、375~425μm、好ましくは、400μm程度であり、最短距離Wが、たとえば、800~1000μm、好ましくは、900μm程度である。
 また、間隔L1は、半導体チップ2Rの表面21Rと樹脂パッケージ6Rの裏面62R(ダイパッド3Rの裏面32R)との距離L2(たとえば、425~475μm、好ましくは、450μm程度)以下である。
 半導体装置1Rは、上記のように、間隔L1が比較的小さくなるような大きさに設計されることにより、薄型のQFNパッケージとして形成されている。
 以上のように、この半導体装置1Rによれば、樹脂パッケージ6RのpHが4.5を超えているため、ボンディングワイヤ5Rが低pH環境(たとえば、pHが4.5以下の環境)よりも高いpH環境下に置かれる。
 そのため、酸化第二銅(CuO)の形成を抑制することができるので、酸化第二銅の体積増加を抑制することができる。その結果、ボンディングワイヤ5Rと樹脂パッケージ6Rとの接合界面(ワイヤ接合界面17R)における剥離の発生を抑制することができる。
 したがって、PCT(Pressure Cooker Test)やHAST(Highly Accelerated temperature and humidity Stress Test)試験など、パッケージ内部に水分が浸入しやすい状況に半導体装置1Rが置かれても、ワイヤ接合界面17Rに水分の移動経路がないため、電極パッド9Rとボンディングワイヤ5R(パッド接合部52R)との接合界面(パッド接合界面18R)への水分の浸入を抑制することができる。そのため、パッド接合界面18Rと水分との接触を抑制することができる。その結果、電極パッド9R(アルミニウムパッド)の腐食の進行を抑制することができるので、パッド-ワイヤ間での電気的オープンを抑制することができる。よって、半導体装置1Rの接続信頼性を向上させることができる。
 とりわけ、ボンディングワイヤ5Rに電流が加えられ、内部抵抗の大きい酸化第二銅(CuO)のジュール熱によってボンディングワイヤ5Rの酸化が促進されやすいHAST試験中において、パッド-ワイヤ間での電気的オープンを効果的に抑制することができる。
 また、半導体装置1Rのような薄型パッケージでは、半導体チップ2R上のパッド接合部52Rが、樹脂パッケージ6Rの表面61Rからパッケージ内部に浸入する水分に晒されやすいが、そのような薄型パッケージの半導体装置1Rにおいても、半導体装置1Rの接続信頼性を効果的に向上させることができる。
 以上、本発明の第17実施形態について説明したが、この第17実施形態は、以下のように変更されていてもよい。
 たとえば、前述の実施形態では、QFNタイプの半導体装置を取り上げたが、本発明は、QFP(Quad Flat Package)、SOP(Small Outline Package)などといった他の種類のパッケージタイプの半導体装置に適用することもできる。
 また、前述の実施形態では、ボンディングワイヤ5Rが水分不透過絶縁膜25Rで被覆されている態様を例示したが、前述の第17の課題を解決するための第17の目的を少なくとも達成するのであれば、図211に示すように、水分不透過絶縁膜25Rが設けられていなくてもよい。
 次に、この第17実施形態に関して実験を行なった。なお、本発明は下記の実施例によって限定されるものではない。
<実施例1~3および比較例1>
 図209に示した構造の半導体装置を作製した。ただし、Cu合金製、SOP8ピンのリードフレームを用いた。また、樹脂パッケージの組成については、先に例示したエポキシ樹脂、硬化剤、硬化促進剤、カップリング剤、離型剤、pH調整剤および難燃剤から一つを選択し、pH調整剤の添加量が異なる以外は、実施例1~3および比較例1において全く同一とした。
<評価試験>
(1)HAST試験
 実施例1~3および比較例1で得られた半導体装置をそれぞれ10個ずつ試験サンプルとした。そして、10個の試験サンプルに対して、HAST試験を行なった。なお、HAST試験の条件は、全ての半導体装置について同じ(130℃/85%RH(相対湿度)5Vバイアス(Bias))とした。
 HSAT試験では、試験開始後100時間、200時間、300時間、500時間、700時間および1000時間のそれぞれ経過時に、HAST試験に付されている半導体装置を解析し、パッド-ワイヤ間で電気的オープンが発生している半導体装置については試験を継続せずに、不良品と判断した。HAST試験の経過に伴うパッド-ワイヤ間での電気的オープンの発生個数(不良個数)および累積発生率(不良率)を、下記表8および図212に示す。
(2)PCT試験
 実施例1~3および比較例1で得られた半導体装置をそれぞれ30個ずつ試験サンプルとした。そして、30個の試験サンプルに対して、PCT試験を行なった。なお、PCT試験の条件は、全ての半導体装置について同じ(121℃/100%RH(相対湿度))とした。
 PCT試験では、試験開始後100時間、300時間、500時間、700時間および1000時間のそれぞれ経過時に、PCT試験に付されている半導体装置を解析し、パッド-ワイヤ間で電気的オープンが発生している半導体装置については試験を継続せずに、不良品と判断した。PCT試験の経過に伴うパッド-ワイヤ間での電気的オープンの発生個数(不良個数)および累積発生率(不良率)を、下記表9および図213に示す。
Figure JPOXMLDOC01-appb-T000008
Figure JPOXMLDOC01-appb-T000009
 表8および表9の評価欄の分数は、(分子/分母)=(各試験時間経過時の解析により不良品と判断された個数/各試験時間経過時に試験に付されている半導体装置の個数)であることを表している。たとえば、表8の実施例2の500時間経過時の2/9という分数は、500時間経過時に9個の半導体装置がHAST試験に付されていて、それら9個中2個が、500時間経過時の解析により不良品であると判断されたことを表している。
 また、各試験経過時の解析により良品であると判断された半導体装置が継続して試験に付されるので、表8および表9の評価欄の分数の分母は、原則として左隣の列の分数の分母と分子との差(分母-分子)に一致する。しかし、たとえば、表8の実施例2の500時間経過時の2/9という分数の分母9は、左隣の列(300時間経過時)の0/10という分数の分母10と分子0との差(10-0=10)に一致せず、1個の差がある。この差は、300時間経過時に半導体装置を1個抜き取って良品解析をしたために生じたものであり、その他の評価欄の分数の分母が左隣の列の(分母-分子)に一致しない場合についても同様である。
 表8~2および図212~図213によると、樹脂パッケージのpHが4.5以下の半導体装置(比較例1)では、HAST試験において、遅くとも100時間経過したときからパッド-ワイヤ接合の電気的オープンが発生し始め、500時間経過時には、全ての半導体装置において電気的オープンが発生していることが確認された。また、PCT試験では、遅くとも500時間経過したときから電気的オープンが発生し始め、1000時間経過時には、ほぼ全ての半導体装置において電気的オープンが発生していることが確認された。
 これに対し、樹脂パッケージのpHが4.5を超える半導体装置(実施例1~3)では、HAST試験において、実用上必要とされる300時間経過時に、いずれの半導体装置にも電気的オープンが発生しなかった。また、PCT試験では、1000時間経過時においても、電気的オープンが全く発生しなかった。
<第18実施形態 図214~図230>
 この第18実施形態による開示により、前述の「発明が解決しようとする課題」に記載した課題のほか、下記に示す第18の背景技術に対する第18の課題を解決することもできる。

(1)第18の背景技術 典型的な半導体装置では、半導体チップがダイパッド上に配置され、半導体チップとダイパッドの周囲に配置されたリードとがAu(金)からなるワイヤ(金ワイヤ)により接続されている。具体的には、半導体チップの表面に、Al(アルミニウム)からなるアルミパッドが配置されている。そして、そのパッドの表面とリードの表面との間に、金ワイヤがアーチ状のループを描いて架設されている。
 最近、市場で半導体装置の価格競争が激化しており、半導体装置のコストのさらなる低減が要求されている。コスト低減策の1つとして、高価な金ワイヤから安価なCu(銅)からなるワイヤ(銅ワイヤ)への代替が検討されている。
(2)第18の課題
 しかしながら、現在のところ、金ワイヤから銅ワイヤへの積極的な代替には至っていない。なぜなら、半導体チップおよび銅ワイヤを樹脂パッケージで封止した後の耐湿性試験(たとえば、超加速寿命試験(HAST:Highly Accelerated Stress Test)や飽和蒸気加圧試験(PCT:Pressure Cooker Test)など)において、銅ワイヤとアルミパッドとの間で導通不良を生じる場合があるからである。
 すなわち、この第18実施形態に係る発明は、アルミニウムを含有する材料からなる第1部材と銅からなる第2部材との間での導通不良の発生を防止することができる、半導体装置を提供することを第18の目的としている。
(3)具体的な実施形態の開示
<半導体装置の構造>
 図214は、本発明の第18実施形態に係る半導体装置の模式的な断面図である。
 半導体装置1Sは、QFN(Quad Flat Non-leaded Package)が適用された半導体装置であり、半導体チップ2Sをダイパッド3S、リード4Sおよび銅ワイヤ5Sとともに樹脂パッケージ6Sで封止した構造を有している。半導体装置1S(樹脂パッケージ6S)の外形は、扁平な直方体形状である。
 半導体チップ2Sは、たとえば、平面視で正方形状をなしている。半導体チップ2Sの表面の周縁部には、複数のアルミパッド7Sが配置されている。各アルミパッド7Sは、半導体チップ2Sに作り込まれた回路と電気的に接続されている。半導体チップ2Sの裏面には、Au、Ni(ニッケル)、Ag(銀)などの金属層からなる裏メタル8Sが形成されている。
 ダイパッド3Sおよびリード4Sは、金属薄板(たとえば、銅薄板)を打ち抜くことにより形成される。ダイパッド3Sおよびリード4Sの表面には、Agからなるめっき層9Sが形成されている。
 ダイパッド3Sは、各側面が半導体装置1Sの側面と平行をなすように半導体装置1Sの中央部に配置されている。
 ダイパッド3Sの裏面の周縁部には、裏面側からの潰し加工により、その全周にわたって、断面略1/4楕円形状の窪みが形成されている。そして、その窪みには、樹脂パッケージ6Sが入り込んでいる。これにより、ダイパッド3Sの周縁部がその上下から樹脂パッケージ6Sで挟まれ、ダイパッド3Sの樹脂パッケージ6Sからの脱落が防止(抜け止め)されている。
 また、ダイパッド3Sの裏面は、その周縁部(断面略1/4楕円形状に窪んだ部分)を除いて、樹脂パッケージ6Sの裏面から露出している。
 リード4Sは、ダイパッド3Sの各側面と対向する位置に、同数(たとえば、9本)ずつ設けられている。ダイパッド3Sの側面に対向する各位置において、リード4Sは、その対向する側面と直交する方向に延び、当該側面と平行な方向に等間隔を空けて配置されている。
 リード4Sの裏面のダイパッド3S側の端部には、裏面側からの潰し加工により、断面略1/4楕円形状の窪みが形成されている。そして、その窪みには、樹脂パッケージ6Sが入り込んでいる。これにより、リード4Sのダイパッド3S側の端部がその上下から樹脂パッケージ6Sで挟まれ、リード4Sの樹脂パッケージ6Sからの脱落が防止(抜け止め)されている。
 リード4Sの裏面は、ダイパッド3S側の端部(断面略1/4楕円形状に窪んだ部分)を除いて、樹脂パッケージ6Sの裏面から露出している。また、リード4Sのダイパッド3S側と反対側の側面は、樹脂パッケージ6Sの側面から露出している。
 ダイパッド3Sおよびリード4Sの裏面における樹脂パッケージ6Sから露出する部分には、半田からなるめっき層10Sが形成されている。
 そして、半導体チップ2Sは、アルミパッド7Sが配置されている表面を上方に向けた状態で、その裏面が接合材11Sを介して、ダイパッド3Sの表面(めっき層9S)に接合されている。接合材11Sには、たとえば、半田ペーストが用いられる。
 なお、半導体チップ2Sとダイパッド3Sとの電気的な接続が不要な場合には、裏メタル8Sが省略されて、半導体チップ2Sの裏面がダイパッド3Sの表面に銀ペーストなどの絶縁性ペーストからなる接合材を介して接合されてもよい。また、ダイパッド3Sの表面上のめっき層9Sが省略されてもよい。
 銅ワイヤ5Sは、たとえば、純度が99.99%以上の銅からなる。銅ワイヤ5Sの一端は、半導体チップ2Sのアルミパッド7Sに接合されている。銅ワイヤ5Sの他端は、リード4Sの表面に接合されている。そして、銅ワイヤ5Sは、半導体チップ2Sとリード4Sとの間に、アーチ状のループを描いて架設されている。
 そして、この半導体装置1Sでは、前述の第1実施形態と同様に、半導体チップ2Sの表面および側面全体、ダイパッド3Sの表面および側面全体、リード4Sの表面全体、ならびに銅ワイヤ5S全体が一体的な水分不透過絶縁膜25Sで被覆されている。
 樹脂パッケージ6Sは、エポキシ樹脂を主成分とし、そのエポキシ樹脂中のClを捕獲する性質を有するイオン捕獲成分が添加された材料からなる。イオン捕獲成分としては、たとえば、水酸基を有する物質、具体的には、ハイドロタルサイト、アンチモン-ビスマス系含水酸化物を例示することができる。
 図215は、パッドと銅ワイヤとの接合部分(図214に示す破線で囲まれる部分)の模式的な断面図である。
 アルミパッド7Sは、Alを含有する金属からなり、半導体チップ2Sの最上層の層間絶縁膜12S上に形成されている。層間絶縁膜12Sは、たとえば、SiO(酸化シリコン)からなる。
 層間絶縁膜12S上には、表面保護膜13Sが形成されている。表面保護膜13Sは、たとえば、SiN(窒化シリコン)からなる。アルミパッド7Sは、その周縁部が表面保護膜13Sに覆われ、中央部が表面保護膜13Sに形成されたパッド開口14Sを介して露出している。
 銅ワイヤ5Sは、表面保護膜13Sから露出するアルミパッド7Sの中央部に接合されている。銅ワイヤ5Sは、その先端にFABが形成され、FABがアルミパッド7Sに押し付けられることにより接合される。このとき、FABが変形することにより、銅ワイヤ5Sの先端には、鏡餅形状のファーストボール部15Sが形成される。
<銅ワイヤとアルミパッドとの間での導通不良の発生のメカニズムの解明>
1.構成元素の分析
 本願発明者らは、銅ワイヤとアルミパッドとの間での導通不良が発生するメカニズムを解明すべく、図214に示す半導体装置1Sと樹脂パッケージ6Sの材料が異なる点以外で同じ構造を有する半導体装置を試料として作製した。この試料の樹脂パッケージの材料には、エポキシ樹脂を主成分とし、イオン捕獲成分が添加されていない材料を用いた。
 そして、試料におけるファーストボール部の周縁部とアルミパッドとの接合部分(接合界面付近)を、TEM(Transmission Electron Microscope:透過型電子顕微鏡)により観察した。図216は、そのときのTEM画像である。
 また、図216のTEM画像中に示す4箇所D0,D1,D2,D3を対象とし、エネルギー分散型X線マイクロアナライザを用いて、各箇所D0,D1,D2,D3における構成元素を分析した。各箇所D0,D1,D2,D3の分析結果を、それぞれ図217,218,219,220に示す。
 図217~図220に示す分析結果から、ファーストボール部の周縁部とアルミパッドとの接合部分の構成元素には、Cl(塩素)が含まれていないことが判明した。
 次に、試料におけるファーストボール部の中央部とアルミパッドとの接合部分(接合界面付近)を、TEMにより観察した。図221は、そのときのTEM画像である。
 また、図221のTEM画像中に示す5箇所C0,C1,C2,C3,C4を対象とし、エネルギー分散型X線マイクロアナライザを用いて、各箇所C0,C1,C2,C3,C4に含まれる元素を分析した。各箇所C0,C1,C2,C3,C4の分析結果を、それぞれ図222,223,224,225,226に示す。
 図222~図226に示す分析結果から、箇所C0,C1,C2における構成元素には、Clが含まれていることが判明した。
2.時間経過に伴う状態の遷移
 図227A,227B,227Cは、銅ワイヤとアルミパッドとの接合部分を図解的に示す断面図である。図227A~227Cの各図では、各部へのハッチングの付与を省略している。
 さらに、本願発明者らは、いくつかの試料について、時間をずらして、ファーストボール部とアルミパッドとの接合部分を調べた。
 図227Aに示すように、銅ワイヤとアルミパッドとの接合の直後は、ファーストボール部とアルミパッドとの接合部分に、AlCu合金が生じていた。このAlCu合金は、銅ワイヤ寄りの部分でCuAlの組成をなし、アルミパッド寄りの部分でCuAlの組成をなしている。また、アルミパッドの周縁部(ファーストボール部が接合されていない部分)の表面には、自然酸化膜(Al)が生じていた。
 銅ワイヤおよびアルミパッドが樹脂パッケージに封止されてから適当な第1時間が経過した後、樹脂パッケージを除去して、ファーストボール部とアルミパッドとの接合部分を調べると、図227Bに示すように、アルミパッドの周縁部の表面の一部に比較的小さい孔食(腐食による凹部)が生じていた。
 銅ワイヤおよびアルミパッドが樹脂パッケージに封止されてから第1時間よりも長い第2時間が経過した後、樹脂パッケージを除去して、ファーストボール部とアルミパッドとの接合部分を調べると、図227Cに示すように、孔食がファーストボール部とアルミパッドとの接合部分にまで進行していた。また、CuAlの組成をなすAlCu合金の周縁部がAlに変質していた。
3.導通不良の発生のメカニズム
 Clは、接合前の銅ワイヤおよびアルミパッドの各構成元素には含まれず、樹脂パッケージの材料中に存在している。したがって、ファーストボール部の中央部とアルミパッドとの接合部分に存在するClは、銅ワイヤとアルミパッドとの接合後に、ファーストボール部の周縁部と中央部との接合部分から次第にファーストボール部の中央部とアルミパッドとの接合部分へと拡散したと考えられる。
 その一方、ファーストボール部の周縁部とアルミパッドとの接合部分には、Clが存在せず、時間の経過に伴って、CuAlの組成をなすAlCu合金の周縁部がAlに変質する。
 以上の考察から、本願発明者らは、銅ワイヤとアルミパッドとの間で導通不良が発生するメカニズムは、次のとおりではないかと考えた。
 アルミパッドの表面の孔食がファーストボール部の周縁部とアルミパッドとの接合部分にまで進行すると、その接合部分に樹脂パッケージ中にイオンの状態で存在するCl(Cl)が達し、次の式(1),(2)の反応が生じる。
 CuAl+12Cl→4AlCl+9Cu ・・・(1)
 2AlCl+3O→Al+6Cl ・・・(2)
 この反応の結果、ファーストボール部の周縁部とアルミパッドとの接合部分に、Alが生成される。式(2)の反応では、AlとともにClが生成される。そのため、式(1),(2)の反応が一度生じた後は、式(2)の反応で生成されるClが、ファーストボール部の中央部とアルミパッドとの接合部分に向けて進行し、式(1)の反応に使用される。すなわち、式(1),(2)の反応は、一度生じた後は、連鎖的に生じる。その結果、Alがファーストボール部の中央部とアルミパッドとの接合部分に向けて急速に広がる。
 そして、ファーストボール部とアルミパッドとの接合部分の全域にAlが生成されると、ファーストボール部とアルミパッドとがAlにより絶縁分離され、銅ワイヤ(ファーストボール部)とアルミパッドとの間で導通不良が発生する。
 図216に示すファーストボール部の周縁部とアルミパッドとの接合部分にClが存在しなかったのは、その部分では、すでに式(1),(2)の反応が終了していたためであり、図221に示すファーストボール部の中央部とアルミパッドとの接合部分にClが存在したのは、その部分では、式(1),(2)の反応が生じている途中であったためであると考えられる。
<作用効果>
 以上のように、本願発明者らは、銅ワイヤとアルミパッドとの間での導通不良の発生のメカニズムを解明したうえで、樹脂パッケージの材料に、Clを捕獲する性質を有するイオン捕獲成分を添加することを考えた。これにより、銅ワイヤ5Sとアルミパッド7Sとの接合部分において、AlCu合金(CuAl)とClとの反応を抑制することができ、その反応生成物であるAlの生成を防止することができる。その結果、銅ワイヤ5Sとアルミパッド7SとがAlにより絶縁分離されることを防止できる。すなわち、銅ワイヤ5Sとアルミパッド7Sとの間での導通不良の発生を防止することができる。
<変形例>
 以上、本発明の第18実施形態について説明したが、この第18実施形態は、以下のように変更されていてもよい。
 たとえば、本発明は、アルミニウムを含有する金属からなるワイヤと銅からなるパッドとが接合された構造を有するものや、銅からなるダイパッドまたはリードとアルミニウムを含有する金属からなるワイヤとが接合された構造を有するものに適用することができる。
 また、半導体装置1Sでは、QFNが適用されているが、本発明は、SON(Small Outlined Non-leaded Package)など、他の種類のノンリードパッケージが適用された半導体装置の製造に適用することもできる。
 さらにまた、ノンリードパッケージに限らず、QFP(Quad Flat Package)など、樹脂パッケージからリードが突出することによるアウターリードを有するパッケージが適用された半導体装置の製造に本発明を適用することもできる。
 また、前述の実施形態では、銅ワイヤ5Sが水分不透過絶縁膜25Sで被覆されている態様を例示したが、前述の第18の課題を解決するための第18の目的を少なくとも達成するのであれば、図228に示すように、水分不透過絶縁膜25Sが設けられていなくてもよい。
 次に、この第18実施形態に関して実験を行なった。なお、本発明は下記の実施例によって限定されるものではない。
 実施例に係る半導体装置として、図214に示す半導体装置1Sと同じ構造(本発明の実施形態に係る構造)を有する半導体装置を40個作製した。
 比較例に係る半導体装置として、図214に示す半導体装置1Sと樹脂パッケージ6Sの材料が異なる点以外で同じ構造を有する半導体装置を40個作製した。比較例に係る半導体装置の樹脂パッケージの材料には、エポキシ樹脂を主成分とし、イオン捕獲成分が添加されていない材料を用いた。
 そして、実施例に係る半導体装置および比較例に係る各10個の半導体装置について、温度条件130℃および湿度条件85%での超加速寿命試験(HAST)を行い、試験開始から100時間(100h)、200時間(200h)、300時間(300h)、500時間(500h)、700時間(700h)および1000時間(1000h)の経過後に、銅ワイヤとアルミパッドとの導通状態を調べた。その結果を、図229に示す。
 また、実施例に係る半導体装置および比較例に係る各30個の半導体装置について、温度条件121℃および湿度条件100%での飽和蒸気加圧試験(PCT)を行い、試験開始から100時間(100h)、300時間(300h)、500時間(500h)、700時間(700h)および1000時間(1000h)の経過後に、銅ワイヤとアルミパッドとの導通状態を調べた。その結果を、図230に示す。
 図229に示すように、超加速寿命試験では、試験開始から100時間が経過した時点で、比較例に係る半導体装置の10個中の5個に不良が生じ、500時間が経過した時点で、比較例に係る半導体装置のすべてに不良が生じた。これに対し、実施例に係る半導体装置には、試験開始から300時間が経過した時点で不良が生じず、500時間が経過した時点においても、その9個中の2個に不良が生じただけであった。
 なお、超加速寿命試験の開始から300時間が経過した時点で、実施例に係る半導体装置および比較例に係る半導体装置をそれぞれ1個ずつ超加速寿命試験の試験対象から外したので、それ以降は、超加速寿命試験の対象となる実施例に係る半導体装置および比較例に係る半導体装置の個数が1個ずつ減少している。
 図230に示すように、飽和蒸気加圧試験では、試験開始から300時間が経過した時点で、比較例に係る半導体装置の30個中の6個に不良が生じたのに対し、試験開始から500時間が経過しても、実施例に係る半導体装置には不良が発生しなかった。
 超加速寿命試験および飽和蒸気加圧試験の結果から、実施例に係る半導体装置、つまりエポキシ樹脂にイオン捕獲成分が添加された材料からなる樹脂パッケージを有する半導体装置では、銅ワイヤとアルミパッドとの間での導通不良が生じにくいことが確認され、本発明の効果が確認されるとともに、その導通不良の発生のメカニズムが正しいことが確認された。
<第19実施形態 図231~図239>
 この第19実施形態は、前述の第3~第5、第7、第12、第17および第18の課題を解決するための実施形態である。
 図231は、第19実施形態に係る半導体装置の模式底面図である。図232は、第19実施形態に係る半導体装置の模式断面図である。
 半導体装置1Tは、QFN(Quad Flat Non-leaded)が適用された半導体装置である。半導体装置1Tは、半導体チップ2Tと、半導体チップ2Tを支持するダイパッド3Tと、半導体チップ2Tの周囲に配置された複数の電極リード4Tと、半導体チップ2Tと電極リード4Tとを電気的に接続するボンディングワイヤ5Tと、これらを封止する樹脂パッケージ6Tとを備えている。
 半導体チップ2Tは、平面視四角状であり、複数の配線が層間絶縁膜を介して積層されてなる多層配線構造を有している。半導体チップ2Tの多層配線構造は、図233および図235を参照して、後に詳述する。半導体チップ2Tの厚さは、たとえば、220~240μm(好ましくは、230μm程度)である。半導体チップ2Tの表面21T(厚さ方向一方面)は、後述する表面保護膜7T(図233参照)で覆われている。
 半導体チップ2Tの表面21Tには、多層配線構造の配線の一部(後述する第3配線28T)が、後述するパッド開口8Tから電極パッド9Tとして露出している。
 一方、半導体チップ2Tの裏面22T(厚さ方向他方面)には、たとえば、Au、Ni、Agなどを含む裏面メタル10Tが形成されている。
 ダイパッド3Tは、たとえば、金属薄板(たとえば、Cu、42アロイ(Fe-42%Niを含む合金)からなり、平面視で半導体チップ2Tよりも大きい四角状(たとえば、平面視で2.7mm角程度)である。また、ダイパッド3Tの厚さは、たとえば、190~210μm(好ましくは、200μm程度)である。ダイパッド3Tの表面31T(厚さ方向一方面)には、Agなどを含むパッドめっき層11Tが形成されている。
 そして、半導体チップ2Tおよびダイパッド3Tは、半導体チップ2Tの裏面22Tおよびダイパッド3Tの表面31Tが接合面として互いに対向した状態で、裏面22Tと表面31Tとの間に接合材12Tを介在させることによって、互いに接合されている。これにより、半導体チップ2Tは、表面21Tを上方に向けた姿勢でダイパッド3Tに支持されている。
 接合材12Tは、たとえば、半田ペーストなどの導電性ペーストからなる。なお、接合材12Tとして、たとえば、銀ペースト、アルミナペーストなどの絶縁性ペーストを適用でき、その場合には、裏面メタル10Tおよび/またはパッドめっき層11Tは省略されてもよい。また、半導体チップ2Tとダイパッド3Tとが接合された状態において、接合材12Tの厚さは、たとえば、10~20μmである。
 ダイパッド3Tの裏面32T(厚さ方向他方面)は、樹脂パッケージ6Tから露出されている。露出した他方面には、たとえば、錫(Sn)、錫-銀合金(Sn-Ag)などの金属材料からなる半田めっき層13Tが形成されている。
 電極リード4Tは、たとえば、ダイパッド3Tと同じ金属薄板(たとえば、Cu、42アロイ(Fe-42%Niなどを含む)からなる。電極リード4Tは、ダイパッド3Tの各側面と直交する各方向における両側に、半導体チップ2Tの周囲に配置されている。ダイパッド3Tの各側面に対向する電極リード4Tは、その対向する側面と平行な方向に等間隔に配置されている。各電極リード4Tのダイパッド3Tとの対向方向における長さは、たとえば、240~260μm(好ましくは、250μm程度)である。電極リード4Tの表面41T(厚さ方向一方面)には、Agなどを含むリードめっき層14Tが形成されている。
 一方、電極リード4Tの裏面42T(厚さ方向他方面)は、樹脂パッケージ6Tから露出されている。露出した裏面42Tには、たとえば、錫(Sn)、錫-銀合金(Sn-Ag)などの金属材料からなる半田めっき層15Tが形成されている。
 ボンディングワイヤ5Tは、銅(たとえば、純度99.9999%(6N)以上、純度99.99%(4N)以上といった高純度銅などであり、微量の不純物を含む場合はある。)からなる。ボンディングワイヤ5Tは、線状に延びる円柱状の本体部51Tと、本体部51Tの両端に形成され、電極パッド9Tおよび電極リード4Tにそれぞれ接合されたパッド接合部52Tおよびリード接合部53Tとを有している。
 本体部51Tは、電極パッド9T側の一端から半導体チップ2Tの外側に上方へ膨らむ放物線状に湾曲し、他端において電極リード4Tの表面41Tへ向かって鋭角に入射している。
 リード接合部53Tは、本体部51Tに近い一端側が相対的に厚く、本体部51Tに遠い他端側に至るに従って相対的に薄くなる断面視くさび状である。
 樹脂パッケージ6Tは、エポキシ樹脂を主成分とし、硬化剤、硬化促進剤、カップリング剤、離型剤、pH調整剤などを含有し、さらに、当該エポキシ樹脂中のClを捕獲する性質を有するイオン捕獲成分が添加された材料からなる。イオン捕獲成分としては、たとえば、水酸基を有する物質、具体的には、ハイドロタルサイト、アンチモン-ビスマス系含水酸化物を例示することができる。
 含有されるエポキシ樹脂としては、樹脂パッケージ用エポキシ樹脂として使用されるものであれば特に制限されず、たとえば、フェノールノボラック型エポキシ樹脂、オルソクレゾールノボラック型エポキシ樹脂、トリフェニルメタン骨格を有するエポキシ樹脂(トリフェニルメタン型エポキシ樹脂)、スチルベン型エポキシ樹脂、ハイドロキノン型エポキシ樹脂、グリシジルエステル型エポキシ樹脂、グリシジルアミン型エポキシ樹脂、ジシクロペンタジエン型エポキシ樹脂、ナフタレン型エポキシ樹脂、アラルキル型フェノール樹脂のエポキシ化物、ビフェニレン型エポキシ樹脂、トリメチロールプロパン型エポキシ樹脂、テルペン変性エポキシ樹脂、線状脂肪族エポキシ樹脂、脂環族エポキシ樹脂、硫黄原子含有エポキシ樹脂などが挙げられる。これらは単独使用または2種以上併用することができる。
 含有される硬化剤としては、樹脂パッケージ用硬化剤として使用されるものであれば特に制限されず、たとえば、ノボラック型フェノール樹脂、たとえば、フェノール・アラルキル樹脂、ナフトール・アラルキル樹脂、ビフェニル・アラルキル樹脂などのアラルキル型フェノール樹脂、ジシクロペンタジエン型フェノール樹脂、テルペン変性フェノール樹脂、トリフェニルメタン型フェノール樹脂などが挙げられる。これらは単独使用または2種以上併用することができる。
 含有される硬化促進剤としては、樹脂パッケージ用硬化促進剤と使用されるものであれば特に制限されず、たとえば、1,8-ジアザ-ビシクロ(5,4,0)ウンデセン-7、1,5-ジアザ-ビシクロ(4,3,0)ノネン、5、6-ジブチルアミノ-1,8-ジアザ-ビシクロ(5,4,0)ウンデセン-7などのシクロアミジン化合物およびこれらの化合物に無水マレイン酸、1,4-ベンゾキノン、2,5-トルキノン、1,4-ナフトキノン、2,3-ジメチルベンゾキノン、2,6-ジメチルベンゾキノン、2,3-ジメトキシ-5-メチル-1,4-ベンゾキノン、2,3-ジメトキシ-1,4-ベンゾキノン、フェニル-1,4-ベンゾキノンなどのキノン化合物、ジアゾフェニルメタン、フェノール樹脂などのπ結合をもつ化合物を付加してなる分子内分極を有する化合物、ベンジルジメチルアミン、トリエタノールアミン、ジメチルアミノエタノール、トリス(ジメチルアミノメチル)フェノールなどの3級アミン類およびこれらの誘導体、2-メチルイミダゾール、2-フェニルイミダゾール、2-フェニル-4-メチルイミダゾールなどのイミダゾール類およびこれらの誘導体、トリブチルホスフィン、メチルジフェニルホスフィン、トリフェニルホスフィン、トリス(4-メチルフェニル)ホスフィン、ジフェニルホスフィン、フェニルホスフィンなどのホスフィン化合物およびこれらのホスフィン化合物に無水マレイン酸、上記キノン化合物、ジアゾフェニルメタン、フェノール樹脂などのπ結合をもつ化合物を付加してなる分子内分極を有するリン化合物、テトラフェニルホスホニウムテトラフェニルボレート、トリフェニルホスフィンテトラフェニルボレート、2-エチル-4-メチルイミダゾールテトラフェニルボレート、N-メチルモルホリンテトラフェニルボレートなどのテトラフェニルボロン塩およびこれらの誘導体などが挙げられる。これらは単独使用または2種以上併用することができる。
 含有されるカップリング剤としては、樹脂パッケージ用カップリング剤として使用されるものであれば特に制限されず、たとえば、1級、2級および3級アミノ基の少なくとも1つを有するシラン化合物、エポキシシラン、メルカプトシラン、アルキルシラン、ウレイドシラン、ビニルシランなどの各種シラン系化合物、チタン系化合物、アルミニウムキレート類、アルミニウム/ジルコニウム系化合物などが挙げられる。これらは単独使用または2種以上併用することができる。
 含有される離型剤としては、樹脂パッケージ用離型剤として使用されるものであれば特に制限されず、たとえば、カルナバワックス、モンタン酸、ステアリン酸などの高級脂肪酸、高級脂肪酸金属塩、モンタン酸エステルなどのエステル系ワックス、酸化ポリエチレン、非酸化ポリエチレンなどのポリオレフィン系ワックスなどが挙げられる。これらは単独使用または2種以上併用することができる。
 含有されるpH調整剤としては、たとえば、ワラストナイト(ケイ酸カルシウム)、タルク(ケイ酸マグネシウム)、水酸化アルミニウム、炭酸マグネシウム、炭酸カルシウムなどの無機充填材が挙げられる。これらは単独使用または2種以上併用することができる。
 なお、樹脂パッケージ6Tは、必要に応じて、希釈剤、着色剤、難燃剤、レベリング剤、消泡剤などの添加物を含有していてもよい。
 上記組成の樹脂パッケージ6TのpHは、4.5を超えており、好ましくは、樹脂パッケージ6TのpHを酸性に保持する必要から、4.5を超えて7.0未満であり、さらに好ましくは、6.0以上7.0未満である。また、樹脂パッケージ6Tは、半導体装置1Tの外形をなし、略直方体状に形成されている。樹脂パッケージ6Tの大きさは、その平面サイズが、たとえば、4mm角程度であり、その厚さが、たとえば、0.85mm程度である。
 そして、半導体装置1Tでは、半導体チップ2Tの表面21Tと樹脂パッケージ6Tの表面(上面)との間隔L1が、半導体チップ2Tの側面と樹脂パッケージ6Tの側面との最短距離Wよりも小さい。具体的には、間隔L1が、たとえば、375~425μm、好ましくは、400μm程度であり、最短距離Wが、たとえば、800~1000μm、好ましくは、900μm程度である。
 また、間隔L1は、半導体チップ2Tの表面21Tと樹脂パッケージ6Tの裏面(ダイパッド3Tの裏面32T)との距離L2(たとえば、425~475μm、好ましくは、450μm程度)以下である。
 図233は、図232の破線円で囲まれる部分の拡大図である。図234は、パッド接合部の体積を求めるための概念図である。図235は、図233に示す電極パッドの平面図である。
 半導体チップ2Tは、半導体基板16Tと、半導体基板16T上に順に積層された第1~第3層間絶縁膜17T~19Tと、第1~第3層間絶縁膜17T~19Tのそれぞれの表面に形成された第1~第3バリア層23T~25Tと、半導体チップ2Tの表面21Tを被覆する表面保護膜7Tとを備えている。
 半導体基板16Tは、たとえば、シリコンからなる。
 第1~第3層間絶縁膜17T~19Tは、たとえば、酸化シリコンからなる。第1層間絶縁膜17T上には、第1バリア層23Tを介して、第1配線26Tが形成されている。また、第2層間絶縁膜18T上には、第2バリア層24Tを介して、第2配線27Tが形成されている。また、第3層間絶縁膜19T上には、第3バリア層25Tを介して、第3配線28Tが形成されている。
 第1~第3配線26T~28Tは、第1~第3バリア層23T~25Tの材料よりも軟らかい金属材料、具体的には、Al(アルミニウム)を含む金属材料からなり、具体的には、Alを主成分とする金属材料(たとえば、Al-Cu合金など)からなる。
 第3配線28Tは、表面保護膜7Tに被覆されることにより、最上層の層間絶縁膜(第3層間絶縁膜19T)と表面保護膜7Tとの間に形成されている。第3配線28Tは、平面視四角形状(たとえば、120μm×120μmの四角形状)である。また、第3配線28Tの厚さは、たとえば、5000Å以上、好ましくは、7000~28000Åである。
 第3配線28Tを被覆する表面保護膜7Tには、第3配線28Tを電極パッド9Tとして露出させるためのパッド開口8Tが形成されている。
 第2配線27Tは、第3層間絶縁膜19Tに被覆されることにより、第2層間絶縁膜18Tと第3層間絶縁膜19Tとの間に形成されている。第2配線27Tは、所定パターンで形成されている。たとえば、平面視において、電極パッド9Tと重ならないようなパターンで形成されている。また、第2配線27Tの厚さは、たとえば、3000~9000Åである。
 第1配線26Tは、第2層間絶縁膜18Tに被覆されることにより、第1層間絶縁膜17Tと第2層間絶縁膜18Tとの間に形成されている。第1配線26Tは、所定パターンで形成されている。たとえば、電極パッド9Tの直下においては、第1配線26Tは、互いに平行に延びる複数の直線部29Tと、隣接する直線部29Tの一端部同士および他端部同士を交互に連絡する連絡部30Tとを備え、略S字状に折れ曲がる葛折パターンで形成されている。これにより、1つの電極パッド9T(第3配線28T)は、複数の直線部29Tと、第2層間絶縁膜18Tにおける直線部29T間に挟まれる挟部20Tとに対向している。
 隣接する直線部29T同士の間隔(直線部29TのピッチW)は、たとえば、全て等しく、具体的には、2~10μmである。また、第1配線26Tの厚さは、たとえば、3000~9000Åである。
 なお、第1~第3配線26T~28Tのパターンは、半導体チップ2Tのデザインルールなどに合わせて適宜変更することが可能であり、上記したパターンに限られない。
 第1~第3バリア層23T~25Tは、たとえば、チタン(TiN)、窒化チタン(TiN)、窒化タングステン(TiW)およびこれらの積層構造などからなる。第1~第3バリア層23T~25Tの厚さは、第1~第3配線26T~28Tの厚さよりも小さく、たとえば、500~2000Åである。
 電極パッド9Tに接合されたボンディングワイヤ5Tのパッド接合部52Tは、平面視で電極パッド9Tよりも小さい。パッド接合部52Tは、厚さ方向他方側が電極パッド9Tの表面に接触する略円柱状のベース部54Tと、ベース部54Tの一方側から突出し、先端が本体部51Tの一端に繋がる略傘状の突出部55Tとを一体的に有する断面視凸状である。
 ボンディングワイヤ5Tは、後述するように、その先端にFABが形成され、FABが電極パッド9Tに押し付けられることにより接合される。このとき、FABが変形することにより、ボンディングワイヤ5Tにおける電極パッド9Tとの接合部分には、断面視凸状のパッド接合部52Tが形成される。また、パッド接合部52Tの周囲に、パッド接合部52Tの下方から電極パッド9Tの材料が徐々に迫り出すことにより、迫り出し部34Tが電極パッド9Tの表面から大きく浮き上がらずに形成される。
 また、ボンディングワイヤ5Tにおいて、本体部51Tの線径D(本体部51Tの直径)の3乗に対するパッド接合部52Tの体積Vの比(V/(D)は、1.8~5.6である。
 このパッド接合部52Tの体積Vは、たとえば、略円柱状のベース部54Tの体積Vおよび略傘状の突出部55Tの体積Vを近似値として求め、それら近似値を足すことにより求めることができる。
 ベース部54Tの体積Vは、図234に示すように、ベース部54Tを概念的に直径D、高さHの円柱とし、その円柱の体積に基づいて近似値として求めることができる。したがって、V≒π(D/2)・Hと表わすことができる。
 一方、突出部55Tの体積Vは、突出部55Tが円錐をベースとして、円錐の頂部を高さ方向が軸となる円柱状に形成してなる略傘状であることから、図234に示すように、突出部55Tを概念的に直径D、高さHの円錐とし、その円錐の体積に基づいて近似値として求めることができる。したがって、V≒π・(D/2)・H/3と表わすことができる。
 また、この半導体装置1Tでは、平面視において、ボンディングワイヤ5Tと電極パッド9Tとの接合領域33Tに重なる第1配線26Tの面積(図235の斜線部分の面積)が、接合領域33Tの面積Sの26.8%以下であり、好ましくは、0~25%である。
 接合領域33Tは、電極パッド9Tの表面に対してパッド接合部52Tのベース部54Tが接触する平面視円形の領域であり、その面積Sは、ベース部54Tの直径Dを用いて、式:S=π(D/2)により求めることができる。
 図236A~図236Dは、図232の半導体装置の製造方法を工程順に説明するための模式的な断面図である。
 上記した半導体装置1Tを製造するには、たとえば、まず、ダイパッド3Tおよび電極リード4Tとを一体的に有するユニットを複数備えるリードフレーム70Tが用意される。なお、図236A~図236Dでは、リードフレーム70Tの全体図は省略し、半導体チップ2Tを1つ搭載するのに必要な1ユニット分のダイパッド3Tおよび電極リード4Tのみを示す。
 次いで、めっき法により、リードフレーム70Tの表面にAgなどの金属めっきが施される。これにより、パッドめっき層11Tおよびリードめっき層14Tが同時に形成される。
 次いで、図236Aに示すように、接合材12Tを介して、リードフレーム70T上の全てのダイパッド3Tに、半導体チップ2Tがダイボンディングされる。
 続いて、キャピラリCを備えるワイヤボンダ(図示せず)により、ボンディングワイヤ5Tのボンディングが行なわれる。
 キャピラリCは、図236Aに示すように、ワイヤ挿通孔61Tが中心軸線上に形成された略円筒形状をなしている。ボンディングワイヤ5Tは、ワイヤ挿通孔61Tに挿通されて、ワイヤ挿通孔61Tの先端(下端)から送り出される。また、キャピラリCは、熱伝導率が、15~45W/m・K、好ましくは、17~43W/m・Kの材料からなる。具体的には、多結晶ルビー(熱伝導率が、たとえば、17~19W/m・K程度)や、単結晶ルビー(熱伝導率が、たとえば、41~43W/m・K程度)からなる。
 キャピラリCの先端部には、ワイヤ挿通孔61Tの下方に、ワイヤ挿通孔61Tと連通する円錐台形状のチャンファ62Tが形成されている。また、キャピラリCの先端部は、チャンファ62Tの下端縁に連続し、ボンディングワイヤ5Tと電極パッド9Tおよび電極リード4Tとの接合時(ワイヤボンディング時)に電極パッド9Tおよび電極リード4Tと対向する面であるフェイス63Tを有している。フェイス63Tは、キャピラリCの中心軸線と直交する平面に対して外側が上がるように緩やかに傾斜している。
 まず、図236Aに示すように、キャピラリCが電極パッド9Tの直上に移動される。次に、チャンファ62Tにボンディングワイヤ5Tの先端が位置する状態で、ボンディングワイヤ5Tの先端部に電流が印加されることにより、その先端部にFAB64が形成される。電流の値および印加時間は、ボンディングワイヤ5Tの線径およびFAB64の狙い直径(FAB64の設計上の直径)に応じて適宜設定される。
 たとえば、電流の値Iは、ボンディングワイヤ5Tの本体部51Tの線径Dが大きいほど、大きな値に設定され、たとえば、D=25μmのときがI=40mAであり、D=30μmのときがI=60mAであり、D=38μmのときがI=120mAである。なお、電流の印加時間は、FAB64の直径Dに応じて、適切な長さに設定される。
 このようにして形成されるFAB64の体積Vは、FAB64の直径Dを用いて、V=4/3・π・(D/2)と表わすことができる。また、FAB64の一部は、チャンファ62Tからその下方にはみ出ている。
 その後、図236Bに示すように、キャピラリCが電極パッド9Tに向かって下降され、キャピラリCにより、FAB64が電極パッド9Tに押し付けられる。このとき、キャピラリCによりFAB64に荷重が加えられるとともに、キャピラリCに設けられた超音波振動子(図示せず)から発振された超音波振動がFAB64に付与される。
 図237は、パッドに対するFABの接合時にFABに加えられる荷重および超音波振動子に印加される駆動電流の時間変化を示すグラフである。
 たとえば、図237に示すように、FAB64が電極パッド9Tに当接した時刻T1から所定時間(たとえば、3msec)が経過する時刻T2までの間は、キャピラリCからFAB64に相対的に大きい初期荷重P1が加えられる。時刻T2以後は、キャピラリCからFAB64に加えられる荷重が下げられ、FAB64に相対的に小さい荷重P2(たとえば、30g)が加えられる。この荷重P2は、キャピラリCが上昇される時刻T4になるまで加え続けられる。
 なお、初期荷重P1は、電極パッド9Tに対するパッド接合部52Tの狙い接合面積(電極パッド9Tに対するパッド接合部52Tの設計上の接合面積S=π(D/2))に一定の係数(初期荷重P1の単位がgであり、接合面積の単位がmmである場合、たとえば、28786)を乗じた値に基づいて設定される。本実施形態では、電極パッド9Tに対するパッド接合部52Tの狙い接合面積Sを0.00430mmとして、初期荷重P1が130gに設定される。
 キャピラリCとして、スタンダードタイプキャピラリが用いられる場合、超音波振動子には、FAB64が電極パッド9Tに当接する時刻T1より前から相対的に小さい値U1の駆動電流が印加される。駆動電流値U1は、たとえば、15mAである。そして、FAB64が電極パッド9Tに当接すると、そのときの時刻T1から時刻T3までの間に、超音波振動子に印加される駆動電流の値が値U1から値U2まで一定の変化率で(単調に)上げられる。この変化率は、21mA/msec以下に設定される。また、超音波振動子に最終的に印加される駆動電流の値U2は、その値U2をパッド接合部52Tの狙い接合面積で除した値が0.0197mA/μm以下となるように設定される。この実施形態では、駆動電流値U2は、たとえば、90mAである。さらに、FAB44に初期荷重が加えられる所定時間に超音波振動子に印加される駆動電流の積分値が146mA・msec以下となるように、駆動電流値U1,U2が設定される。時刻T3以後は、時刻T4になるまで、値U2の駆動電流が超音波振動子に印加し続けられる。
 スタンダードタイプキャピラリは、図238に示すような形状をなし、次のような寸法を有している。チャンファ62Tの下端縁の直径であるCD寸法は、66μm(0.066mm)である。フェイス63Tの外径であるT寸法は、178μm(0.178mm)である。キャピラリCを中心軸線を含む平面で切断した断面(図238に示す断面)において、チャンファ62Tの側面に沿って延びる2本の直線がなす角度であるチャンファ角は、90°である。フェイス63TがキャピラリCの中心軸線と直交する平面に対してなす角度であるフェイス角FAは、8°である。キャピラリCを中心軸線を含む平面で切断した断面において、キャピラリCの側面のフェイス63Tの上端からさらに上方に延びる部分と中心軸線とがなす角度CAは、20°である。
 一方、キャピラリCとして、ボトルネックタイプキャピラリが用いられる場合、図237に示すように、超音波振動子には、FAB64が電極パッド9Tに当接する時刻T1より前から値U1の1.4倍の値の駆動電流が印加される。そして、FAB64が電極パッド9Tに当接すると、そのときの時刻T1から時刻T3までの間に、超音波振動子に印加される駆動電流の値が値U1から値U2の1.4倍の値まで一定の変化率で(単調に)上げられる。時刻T3以後は、時刻T4になるまで、値U2の1.4倍の値の駆動電流が超音波振動子に印加し続けられる。
 ボトルネックタイプキャピラリは、図239に示すような形状をなし、次のような寸法を有している。チャンファ62Tの下端縁の直径であるCD寸法は、66μm(0.066mm)である。フェイス63Tの外径であるT寸法は、178μm(0.178mm)である。キャピラリCを中心軸線を含む平面で切断した断面(図239に示す断面)において、チャンファ62Tの側面に沿って延びる2本の直線がなす角度であるチャンファ角は、90°である。フェイス63TがキャピラリCの中心軸線と直交する平面に対してなす角度であるフェイス角FAは、8°である。キャピラリCを中心軸線を含む平面で切断した断面において、キャピラリCの側面のフェイス63Tの上端からさらに上方に延びる部分と中心軸線とがなす角度CAは、10°である。
 その結果、FAB64がキャピラリCのチャンファ62Tおよびフェイス63Tの形状に沿って変形し、図236Bに示すように、電極パッド9T上に、鏡餅形状のパッド接合部52Tが形成されるとともに、その周囲に迫り出し部34Tが形成される。これにより、電極パッド9Tに対するボンディングワイヤ5Tの接合(ファーストボンディング)が達成される。
 時刻T1から予め定める接合時間が経過し、時刻T4になると、キャピラリCが電極パッド9Tの上方に離間される。その後、キャピラリCは、電極リード4Tの表面に向けて斜め下方に移動される。そして、図236Cに示すように、超音波振動子に駆動電流が印加され、キャピラリCに超音波振動が付与されつつ、キャピラリCにより、ボンディングワイヤ5Tが電極リード4Tの表面に押し付けられ、さらに引きちぎられる。これにより、電極リード4Tの表面上に、ボンディングワイヤ5Tの他端部からなる側面視楔状のステッチ部(リード接合部53T)が形成され、銅ワイヤの電極リード4Tに対する接合(セカンドボンディング)が達成される。
 その後は、他の電極パッド9Tおよびこれに対応する電極リード4Tを対象として、図236A~図236Cに示す工程が行われる。そして、図236A~図236Cに示す工程が繰り返されることにより、図236Dに示すように、半導体チップ2Tのすべての電極パッド9Tと電極リード4Tとの間にボンディングワイヤ5Tが架設される。
 全てのワイヤボンディング終了後、リードフレーム70Tが成形金型にセットされ、全ての半導体チップ2Tがリードフレーム70Tとともに、樹脂パッケージ6Tにより一括して封止される。そして、樹脂パッケージ6Tから露出するダイパッド3Tの裏面32Tおよび電極リード4Tの裏面42Tに半田めっき層13T,15Tが形成される。最後に、ダイシングソーを用いて、リードフレーム70Tが樹脂パッケージ6Tとともに各半導体装置1Tのサイズに切断されることにより、図232に示す半導体装置1Tの個片が得られる。
 なお、この第19実施形態は、前述第3、第5、第7、第12、第17および第18実施形態に対応しており、これらの実施形態の全開示はここに引用により組み込まれるものとする。すなわち、この第19実施形態によれば、前述した第3~第5、第7、第12、第17および第18実施形態と同様の作用・効果を達成することができる。
<第20実施形態 図240~図249>
 この第20実施形態は、前述の第3~第5、第7、第11、第12、第17および第18の課題を解決するための実施形態である。
 図240は、第20実施形態に係る半導体装置の模式底面図である。図241は、第20実施形態に係る半導体装置の模式断面図である。図242は、図241の破線円Aで囲まれる部分の要部拡大図である。図243は、図241の破線円Bで囲まれる部分の要部拡大図である。図244は、パッド接合部の体積を求めるための概念図である。図245は、図244に示す電極パッドの平面図である。
 半導体装置1Uは、QFN(Quad Flat Non-leaded)が適用された半導体装置である。半導体装置1Uは、半導体チップ2Uと、半導体チップ2Uが搭載されるダイパッド3Uと、ダイパッド3Uの周囲に配置された複数の電極リード4Uと、半導体チップ2Uと電極リード4Uとを電気的に接続するボンディングワイヤ5Uと、これらを封止する樹脂パッケージ6Uとを備えている。
 以下では、便宜的に、半導体チップ2Uとダイパッド3Uとの対向方向をZ方向とし、Z方向に直交する方向をX方向として本実施形態を説明する。
 半導体チップ2Uは、平面視四角状のSi基板7Uを備えている。
 Si基板7Uの厚さは、たとえば、220~240μm(好ましくは、230μm程度)である。Si基板7Uの表面71Uには、複数の配線層が層間絶縁膜を介して積層されてなる多層配線構造(図243参照)が形成されており、その多層配線構造の最表面は、表面保護膜16U(後述)で覆われている。
 電極パッド8Uとして露出する最上の配線層は、たとえば、Al(アルミニウム)を含む金属材料からなり、具体的には、Alを主成分とする金属材料(たとえば、Al-Cu合金など)からなる。
 一方、Si基板7Uの裏面72U(ダイパッド3Uとの対向面)には、裏メタル9Uが形成されている。
 裏メタル9Uは、図242に示すように、Si基板7Uの側から順に、Au層91U、Ni層92UおよびCu層93Uが積層された3層構造を有している。Au層91Uは、Si半導体に対して通電可能なオーミック接触であり、Si基板7Uの裏面72Uに接触している。Ni層92Uは、裏メタル9Uの最表面をなすCu層93UよりもSi基板7U側に形成されており、Si基板7U中のSiが裏メタル9Uの最表面に析出するSiノジュールを防止するための層である。
 ダイパッド3Uおよび複数の電極リード4Uは、同一の金属薄板からなるリードフレーム10Uとして形成されている。リードフレーム10Uを構成する金属薄板は、Cuを主として含有するCu系素材からなり、具体的には、たとえば、純度99.9999%(6N)以上、純度99.99%(4N)以上といった高純度銅、Cuと異種金属との合金(たとえば、Cu-Fe-P合金など)からなる。なお、金属薄板は、たとえば、42アロイ(Fe-42%Ni)などのFe系素材などであってもよい。また、リードフレーム10U(金属薄板)の厚さは、たとえば、190~210μm(好ましくは、200μm程度)である。
 ダイパッド3Uは、平面視で半導体チップ2Uよりも大きい四角状(たとえば、平面視で2.7mm角程度)である。ダイパッド3Uの表面31U(半導体チップ2Uとの対向面)は、めっきやスパッタなどの処理による金属薄膜により被覆されていない非被覆面であり、リードフレーム10Uを構成するCu系素材が表面31U全体に露出している。
 ダイパッド3Uの表面31U上には、複数のCuスタッドバンプ18Uが設けられている。Cuスタッドバンプ18Uは、平面視において、ダイパッド3Uの各角に一つずつ配置され、合計4つ設けられている。各Cuスタッドバンプ18Uは、公知のワイヤボンディング法により形成されており、表面31Uに接触する相対的に大径のベース部181Uと、ベース部181Uから半導体チップ2U側へ突出する相対的に小径の先端部182Uとを一体的に有する断面視凸状である。
 そして、半導体チップ2Uは、裏メタル9UがCuスタッドバンプ18Uの先端部182Uに接触するように、Cuスタッドバンプ18Uに支持された状態で、Si基板7Uの裏面72Uとダイパッド3Uの表面31Uとの間に接合層11Uを介在させることによって、ダイパッド3Uに接合されている。
 接合層11Uは、相対的に厚い主層としてのBi系材料層111Uと、相対的に薄い副層としてのCu-Sn合金層112U,113U,114Uとを備えている。
 Bi系材料層111Uは、主成分としてBiを含有しており、副成分として、Biの物性に影響を与えることのない程度の量のSn、Znなどが含有されていてもよい。
 Cu-Sn合金層112U,113U,114Uは、Cuと、Cuとは異なる異種金属であるSnとの合金からなり、Cuが主成分として含有されている。
 半導体チップ2U側のCu-Sn合金層112Uは、接合層11Uにおける裏メタル9UのCu層93Uとの界面近傍において、その全域にわたって形成されている。これにより、Cu-Sn合金層112Uは、裏メタル9UのCu層93Uに接触している。Cu-Sn合金層112Uは、たとえば、Z方向において、Bi系材料層111Uの側から半導体チップ2U側へ向かって、Cu6Sn5/Cu3Snで表される積層構造を有している。
 一方、ダイパッド3U側のCu-Sn合金層113Uは、接合層11Uにおけるダイパッド3Uの表面31Uとの界面近傍において、その全域にわたって形成されている。これにより、Cu-Sn合金層113Uは、ダイパッド3Uの表面31Uに接触している。Cu-Sn合金層113Uは、たとえば、Z方向において、Bi系材料層111Uの側からダイパッド3U側へ向かって、Cu6Sn5/Cu3Snで表される積層構造を有している。
 なお、Cu-Sn合金層112U,113Uは、接合層11Uにおけるダイパッド3Uの表面31Uとの界面近傍および接合層11Uにおける裏メタル9UのCu層93Uとの界面近傍のそれぞれにおいて、それら部分的に形成されていてもよい。
 Cu-Sn合金層114Uは、Cuスタッドバンプ18Uを被覆するように形成されている。
 そして、Bi系材料層111UおよびCu-Sn合金層112U,113Uは、ダイパッド3Uの表面31Uと裏メタル9UのCu層93Uとの間において、Bi系材料層111UをZ方向の両側から、Cu-Sn合金層112U,113Uで挟み込んだ3層構造(Cu-Sn合金層112U/Bi系材料層111U/Cu-Sn合金層113U)をなしている。
 上記のような接合層11Uの融点は、たとえば、260~280℃、好ましくは、265~275℃である。また、半導体チップ2Uとダイパッド3Uとが接合された状態において、接合層11Uの総厚さ(Bi系材料層111Uの厚さとCu-Sn合金層112U,113Uの厚さとの合計)Tは、たとえば、30.5~53μmである。各層の厚さは、たとえば、Bi系材料層111Uの厚さが30~50μmであり、Cu-Sn合金層112U,113Uの厚さが0.5~3μmである。
 ダイパッド3Uの裏面32U(配線基板への実装面)は、樹脂パッケージ6Uから露出されている。露出した裏面32Uには、たとえば、錫(Sn)、錫-銀合金(Sn-Ag)などの金属材料からなる裏面めっき層12Uが形成されている。
 電極リード4Uは、ダイパッド3Uの各側面と直交する各方向における両側に、それぞれ同数ずつ設けられることにより、ダイパッド3Uの周囲に配置されている。ダイパッド3Uの各側面に対向する電極リード4Uは、その対向する側面と平行な方向に等間隔に配置されている。各電極リード4Uのダイパッド3Uとの対向方向における長さは、たとえば、440~460μm(好ましくは、450μm程度)である。電極リード4Uの表面41U(ボンディングワイヤ5Uの接続面)は、めっきやスパッタなどの処理による金属薄膜により被覆されていない非被覆面であり、リードフレーム10Uを構成するCu系素材が表面41U全体に露出している。
 一方、電極リード4Uの裏面42U(配線基板への実装面)は、樹脂パッケージ6Uから露出されている。露出した裏面42Uには、たとえば、錫(Sn)、錫-銀合金(Sn-Ag)などの金属材料からなる裏面めっき層13Uが形成されている。
 ボンディングワイヤ5Uは、銅(たとえば、純度99.9999%(6N)以上、純度99.99%(4N)以上といった高純度銅などであり、微量の不純物を含む場合はある。)からなる。ボンディングワイヤ5Uは、線状に延びる円柱状の本体部51Uと、本体部51Uの両端に形成され、電極パッド8Uおよび電極リード4Uにそれぞれ接合されたパッド接合部52Uおよびリード接合部53Uとを有している。
 本体部51Uは、電極パッド8U側の一端から半導体チップ2Uの外側に上方へ膨らむ放物線状に湾曲し、他端において電極リード4Uの表面41Uへ向かって鋭角に入射している。
 リード接合部53Uは、本体部51Uに近い一端側が相対的に厚く、本体部51Uに遠い他端側に至るに従って相対的に薄くなる断面視くさび状である。
 樹脂パッケージ6Uは、エポキシ樹脂を主成分とし、硬化剤、硬化促進剤、カップリング剤、離型剤、pH調整剤などを含有し、さらに、当該エポキシ樹脂中のClを捕獲する性質を有するイオン捕獲成分が添加された材料からなる。イオン捕獲成分としては、たとえば、水酸基を有する物質、具体的には、ハイドロタルサイト、アンチモン-ビスマス系含水酸化物を例示することができる。
 含有されるエポキシ樹脂としては、樹脂パッケージ用エポキシ樹脂として使用されるものであれば特に制限されず、たとえば、フェノールノボラック型エポキシ樹脂、オルソクレゾールノボラック型エポキシ樹脂、トリフェニルメタン骨格を有するエポキシ樹脂(トリフェニルメタン型エポキシ樹脂)、スチルベン型エポキシ樹脂、ハイドロキノン型エポキシ樹脂、グリシジルエステル型エポキシ樹脂、グリシジルアミン型エポキシ樹脂、ジシクロペンタジエン型エポキシ樹脂、ナフタレン型エポキシ樹脂、アラルキル型フェノール樹脂のエポキシ化物、ビフェニレン型エポキシ樹脂、トリメチロールプロパン型エポキシ樹脂、テルペン変性エポキシ樹脂、線状脂肪族エポキシ樹脂、脂環族エポキシ樹脂、硫黄原子含有エポキシ樹脂などが挙げられる。これらは単独使用または2種以上併用することができる。
 含有される硬化剤としては、樹脂パッケージ用硬化剤として使用されるものであれば特に制限されず、たとえば、ノボラック型フェノール樹脂、たとえば、フェノール・アラルキル樹脂、ナフトール・アラルキル樹脂、ビフェニル・アラルキル樹脂などのアラルキル型フェノール樹脂、ジシクロペンタジエン型フェノール樹脂、テルペン変性フェノール樹脂、トリフェニルメタン型フェノール樹脂などが挙げられる。これらは単独使用または2種以上併用することができる。
 含有される硬化促進剤としては、樹脂パッケージ用硬化促進剤と使用されるものであれば特に制限されず、たとえば、1,8-ジアザ-ビシクロ(5,4,0)ウンデセン-7、1,5-ジアザ-ビシクロ(4,3,0)ノネン、5、6-ジブチルアミノ-1,8-ジアザ-ビシクロ(5,4,0)ウンデセン-7などのシクロアミジン化合物およびこれらの化合物に無水マレイン酸、1,4-ベンゾキノン、2,5-トルキノン、1,4-ナフトキノン、2,3-ジメチルベンゾキノン、2,6-ジメチルベンゾキノン、2,3-ジメトキシ-5-メチル-1,4-ベンゾキノン、2,3-ジメトキシ-1,4-ベンゾキノン、フェニル-1,4-ベンゾキノンなどのキノン化合物、ジアゾフェニルメタン、フェノール樹脂などのπ結合をもつ化合物を付加してなる分子内分極を有する化合物、ベンジルジメチルアミン、トリエタノールアミン、ジメチルアミノエタノール、トリス(ジメチルアミノメチル)フェノールなどの3級アミン類およびこれらの誘導体、2-メチルイミダゾール、2-フェニルイミダゾール、2-フェニル-4-メチルイミダゾールなどのイミダゾール類およびこれらの誘導体、トリブチルホスフィン、メチルジフェニルホスフィン、トリフェニルホスフィン、トリス(4-メチルフェニル)ホスフィン、ジフェニルホスフィン、フェニルホスフィンなどのホスフィン化合物およびこれらのホスフィン化合物に無水マレイン酸、上記キノン化合物、ジアゾフェニルメタン、フェノール樹脂などのπ結合をもつ化合物を付加してなる分子内分極を有するリン化合物、テトラフェニルホスホニウムテトラフェニルボレート、トリフェニルホスフィンテトラフェニルボレート、2-エチル-4-メチルイミダゾールテトラフェニルボレート、N-メチルモルホリンテトラフェニルボレートなどのテトラフェニルボロン塩およびこれらの誘導体などが挙げられる。これらは単独使用または2種以上併用することができる。
 含有されるカップリング剤としては、樹脂パッケージ用カップリング剤として使用されるものであれば特に制限されず、たとえば、1級、2級および3級アミノ基の少なくとも1つを有するシラン化合物、エポキシシラン、メルカプトシラン、アルキルシラン、ウレイドシラン、ビニルシランなどの各種シラン系化合物、チタン系化合物、アルミニウムキレート類、アルミニウム/ジルコニウム系化合物などが挙げられる。これらは単独使用または2種以上併用することができる。
 含有される離型剤としては、樹脂パッケージ用離型剤として使用されるものであれば特に制限されず、たとえば、カルナバワックス、モンタン酸、ステアリン酸などの高級脂肪酸、高級脂肪酸金属塩、モンタン酸エステルなどのエステル系ワックス、酸化ポリエチレン、非酸化ポリエチレンなどのポリオレフィン系ワックスなどが挙げられる。これらは単独使用または2種以上併用することができる。
 含有されるpH調整剤としては、たとえば、ワラストナイト(ケイ酸カルシウム)、タルク(ケイ酸マグネシウム)、水酸化アルミニウム、炭酸マグネシウム、炭酸カルシウムなどの無機充填材が挙げられる。これらは単独使用または2種以上併用することができる。
 なお、樹脂パッケージ6Uは、必要に応じて、希釈剤、着色剤、難燃剤、レベリング剤、消泡剤などの添加物を含有していてもよい。
 上記組成の樹脂パッケージ6UのpHは、4.5を超えており、好ましくは、樹脂パッケージ6UのpHを酸性に保持する必要から、4.5を超えて7.0未満であり、さらに好ましくは、6.0以上7.0未満である。また、樹脂パッケージ6Uは、半導体装置1Uの外形をなし、略直方体状に形成されている。樹脂パッケージ6Uの大きさは、その平面サイズが、たとえば、4mm角程度であり、その厚さが、たとえば、0.85mm程度である。
 そして、半導体装置1Uでは、半導体チップ2Uの表面と樹脂パッケージ6Uの表面(上面)との間隔L1が、半導体チップ2Uの側面と樹脂パッケージ6Uの側面との最短距離Wよりも小さい。具体的には、間隔L1が、たとえば、375~425μm、好ましくは、400μm程度であり、最短距離Wが、たとえば、800~1000μm、好ましくは、900μm程度である。
 また、間隔L1は、半導体チップ2Uの表面と樹脂パッケージ6Uの裏面(ダイパッド3Uの裏面32U)との距離L2(たとえば、425~475μm、好ましくは、450μm程度)以下である。
 Si基板7U上には第1~第3層間絶縁膜37U~39Uが順に積層されている。第1~第3層間絶縁膜37U~39Uのそれぞれの表面には、第1~第3バリア層23U~25Uと、半導体チップ2Uの表面を被覆する表面保護膜16Uとが形成されている。
 第1~第3層間絶縁膜37U~39Uは、たとえば、酸化シリコンからなる。第1層間絶縁膜37U上には、第1バリア層23Uを介して、第1配線26Uが形成されている。また、第2層間絶縁膜38U上には、第2バリア層24Uを介して、第2配線27Uが形成されている。また、第3層間絶縁膜39U上には、第3バリア層25Uを介して、第3配線28Uが形成されている。
 第1~第3配線26U~28Uは、第1~第3バリア層23U~25Uの材料よりも軟らかい金属材料、具体的には、Al(アルミニウム)を含む金属材料からなり、具体的には、Alを主成分とする金属材料(たとえば、Al-Cu合金など)からなる。
 第3配線28Uは、表面保護膜16Uに被覆されることにより、最上層の層間絶縁膜(第3層間絶縁膜39U)と表面保護膜16Uとの間に形成されている。第3配線28Uは、平面視四角形状(たとえば、120μm×120μmの四角形状)である。また、第3配線28Uの厚さは、たとえば、5000Å以上、好ましくは、7000~28000Åである。
 第3配線28Uを被覆する表面保護膜16Uには、第3配線28Uを電極パッド8Uとして露出させるためのパッド開口21Uが形成されている。
 第2配線27Uは、第3層間絶縁膜39Uに被覆されることにより、第2層間絶縁膜38Uと第3層間絶縁膜39Uとの間に形成されている。第2配線27Uは、所定パターンで形成されている。たとえば、平面視において、電極パッド8Uと重ならないようなパターンで形成されている。また、第2配線27Uの厚さは、たとえば、3000~9000Åである。
 第1配線26Uは、第2層間絶縁膜38Uに被覆されることにより、第1層間絶縁膜37Uと第2層間絶縁膜38Uとの間に形成されている。第1配線26Uは、所定パターンで形成されている。たとえば、電極パッド8Uの直下においては、第1配線26Uは、互いに平行に延びる複数の直線部29Uと、隣接する直線部29Uの一端部同士および他端部同士を交互に連絡する連絡部30Uとを備え、略S字状に折れ曲がる葛折パターンで形成されている。これにより、1つの電極パッド8U(第3配線28U)は、複数の直線部29Uと、第2層間絶縁膜38Uにおける直線部29U間に挟まれる挟部20Uとに対向している。
 隣接する直線部29U同士の間隔(直線部29UのピッチW)は、たとえば、全て等しく、具体的には、2~10μmである。また、第1配線26Uの厚さは、たとえば、3000~9000Åである。
 なお、第1~第3配線26U~28Uのパターンは、半導体チップ2Uのデザインルールなどに合わせて適宜変更することが可能であり、上記したパターンに限られない。
 第1~第3バリア層23U~25Uは、たとえば、チタン(TiN)、窒化チタン(TiN)、窒化タングステン(TiW)およびこれらの積層構造などからなる。第1~第3バリア層23U~25Uの厚さは、第1~第3配線26U~28Uの厚さよりも小さく、たとえば、500~2000Åである。
 電極パッド8Uに接合されたボンディングワイヤ5Uのパッド接合部52Uは、平面視で電極パッド8Uよりも小さい。パッド接合部52Uは、厚さ方向他方側が電極パッド8Uの表面に接触する略円柱状のベース部54Uと、ベース部54Uの一方側から突出し、先端が本体部51Uの一端に繋がる略傘状の突出部55Uとを一体的に有する断面視凸状である。
 ボンディングワイヤ5Uは、後述するように、その先端にFABが形成され、FABが電極パッド8Uに押し付けられることにより接合される。このとき、FABが変形することにより、ボンディングワイヤ5Uにおける電極パッド8Uとの接合部分には、断面視凸状のパッド接合部52Uが形成される。また、パッド接合部52Uの周囲に、パッド接合部52Uの下方から電極パッド8Uの材料が徐々に迫り出すことにより、迫り出し部34Uが電極パッド8Uの表面から大きく浮き上がらずに形成される。
 また、ボンディングワイヤ5Uにおいて、本体部51Uの線径D(本体部51Uの直径)の3乗に対するパッド接合部52Uの体積Vの比(V/(D)は、1.8~5.6である。
 このパッド接合部52Uの体積Vは、たとえば、略円柱状のベース部54Uの体積Vおよび略傘状の突出部55Uの体積Vを近似値として求め、それら近似値を足すことにより求めることができる。
 ベース部54Uの体積Vは、図234に示すように、ベース部54Uを概念的に直径D、高さHの円柱とし、その円柱の体積に基づいて近似値として求めることができる。したがって、V≒π(D/2)・Hと表わすことができる。
 一方、突出部55Uの体積Vは、突出部55Uが円錐をベースとして、円錐の頂部を高さ方向が軸となる円柱状に形成してなる略傘状であることから、図244に示すように、突出部55Uを概念的に直径D、高さHの円錐とし、その円錐の体積に基づいて近似値として求めることができる。したがって、V≒π・(D/2)・H/3と表わすことができる。
 また、この半導体装置1Uでは、平面視において、ボンディングワイヤ5Uと電極パッド8Uとの接合領域33Uに重なる第1配線26Uの面積(図245の斜線部分の面積)が、接合領域33Uの面積Sの26.8%以下であり、好ましくは、0~25%である。
 接合領域33Uは、電極パッド8Uの表面に対してパッド接合部52Uのベース部54Uが接触する平面視円形の領域であり、その面積Sは、ベース部54Uの直径Dを用いて、式:S=π(D/2)により求めることができる。
 図246A~図246Hは、図241に示す半導体装置の製造工程を工程順に示す模式的な断面図である。
 上記した半導体装置1Uを製造するには、たとえば、図246Aに示すように、めっき法、スパッタ法などにより、半導体チップ2UのSi基板7Uの裏面72UにAu層91U、Ni層92UおよびCu層93Uが順に積層されることにより、裏メタル9Uが形成される。
 一方、図246Aに示すように、ダイパッド3Uおよび電極リード4Uとを一体的に有するユニットを複数備えるリードフレーム10Uが用意される。なお、図246A~図246Hでは、リードフレーム10Uの全体図は省略し、半導体チップ2Uを1つ搭載するのに必要な1ユニット分のダイパッド3Uおよび電極リード4Uのみを示す。
 次いで、図246Bに示すように、公知のワイヤボンディング法により、ダイパッド3Uの表面31Uに複数のCuスタッドバンプ18Uが形成される。続いて、Snを含有するBi系材料からなる接合ペースト14Uが、ダイパッド3Uの表面31Uに塗布される。
 接合ペースト14UにおけるSnの含有量は、たとえば、裏メタル9UのCu層93Uおよびダイパッド3Uの表面31UのCuに対して全量が拡散できる量であることが好ましく、たとえば、4wt%以下、好ましくは、1~3wt%、さらに好ましくは、1.5~2.5wt%である。
 接合ペースト14Uの塗布後、図246Cに示すように、裏メタル9UのCu層93UがCuスタッドバンプ18Uの先端部182Uおよび接合ペースト14Uに接触するにように、半導体チップ2Uおよびダイパッド3Uによって接合ペースト14Uを挟み込む。続いて、たとえば、250~260℃でリフロー(熱処理)が実行される。
 これにより、図246Dに示すように、裏メタル9UのCu層93U、ダイパッド3Uの表面31UのCuおよびCuスタッドバンプ18UのCuのそれぞれと、接合ペースト14U中のSnとが反応して、Cu層93Uおよび表面31U近傍にCu-Sn合金層112U,113Uが形成される。また、Cuスタッドバンプ18UがCu-Sn合金層114Uに被覆される。一方、接合ペースト14U中のBiは、Cuとほとんど反応しないので、Cu-Sn合金層112U,113Uの間に、これらに挟まれたBi系材料層111Uとして残存することとなる。
 続いて、図246Eに示すように、キャピラリCを備えるワイヤボンダ(図示せず)により、ボンディングワイヤ5Uのボンディングが行なわれる。
 キャピラリCは、図246Eに示すように、ワイヤ挿通孔61Uが中心軸線上に形成された略円筒形状をなしている。ボンディングワイヤ5Uは、ワイヤ挿通孔61Uに挿通されて、ワイヤ挿通孔61Uの先端(下端)から送り出される。また、キャピラリCは、熱伝導率が、15~45W/m・K、好ましくは、17~43W/m・Kの材料からなる。具体的には、多結晶ルビー(熱伝導率が、たとえば、17~19W/m・K程度)や、単結晶ルビー(熱伝導率が、たとえば、41~43W/m・K程度)からなる。
 キャピラリCの先端部には、ワイヤ挿通孔61Uの下方に、ワイヤ挿通孔61Uと連通する円錐台形状のチャンファ62Uが形成されている。また、キャピラリCの先端部は、チャンファ62Uの下端縁に連続し、ボンディングワイヤ5Uと電極パッド8Uおよび電極リード4Uとの接合時(ワイヤボンディング時)に電極パッド8Uおよび電極リード4Uと対向する面であるフェイス63Uを有している。フェイス63Uは、キャピラリCの中心軸線と直交する平面に対して外側が上がるように緩やかに傾斜している。
 まず、図246Eに示すように、キャピラリCが電極パッド8Uの直上に移動される。次に、チャンファ62Uにボンディングワイヤ5Uの先端が位置する状態で、ボンディングワイヤ5Uの先端部に電流が印加されることにより、その先端部にFAB64が形成される。電流の値および印加時間は、ボンディングワイヤ5Uの線径およびFAB64の狙い直径(FAB64の設計上の直径)に応じて適宜設定される。
 たとえば、電流の値Iは、ボンディングワイヤ5Uの本体部51Uの線径Dが大きいほど、大きな値に設定され、たとえば、D=25μmのときがI=40mAであり、D=30μmのときがI=60mAであり、D=38μmのときがI=120mAである。なお、電流の印加時間は、FAB64の直径Dに応じて、適切な長さに設定される。
 このようにして形成されるFAB64の体積Vは、FAB64の直径Dを用いて、V=4/3・π・(D/2)と表わすことができる。また、FAB64の一部は、チャンファ62Uからその下方にはみ出ている。
 その後、図246Fに示すように、キャピラリCが電極パッド8Uに向かって下降され、キャピラリCにより、FAB64が電極パッド8Uに押し付けられる。このとき、キャピラリCによりFAB64に荷重が加えられるとともに、キャピラリCに設けられた超音波振動子(図示せず)から発振された超音波振動がFAB64に付与される。
 図247は、パッドに対するFABの接合時にFABに加えられる荷重および超音波振動子に印加される駆動電流の時間変化を示すグラフである。
 たとえば、図247に示すように、FAB64が電極パッド8Uに当接した時刻T1から所定時間(たとえば、3msec)が経過する時刻T2までの間は、キャピラリCからFAB64に相対的に大きい初期荷重P1が加えられる。時刻T2以後は、キャピラリCからFAB64に加えられる荷重が下げられ、FAB64に相対的に小さい荷重P2(たとえば、30g)が加えられる。この荷重P2は、キャピラリCが上昇される時刻T4になるまで加え続けられる。
 なお、初期荷重P1は、電極パッド8Uに対するパッド接合部52Uの狙い接合面積(電極パッド8Uに対するパッド接合部52Uの設計上の接合面積S=π(D/2))に一定の係数(初期荷重P1の単位がgであり、接合面積の単位がmmである場合、たとえば、28786)を乗じた値に基づいて設定される。本実施形態では、電極パッド8Uに対するパッド接合部52Uの狙い接合面積Sを0.00430mmとして、初期荷重P1が130gに設定される。
 キャピラリCとして、スタンダードタイプキャピラリが用いられる場合、超音波振動子には、FAB64が電極パッド8Uに当接する時刻T1より前から相対的に小さい値U1の駆動電流が印加される。駆動電流値U1は、たとえば、15mAである。そして、FAB64が電極パッド8Uに当接すると、そのときの時刻T1から時刻T3までの間に、超音波振動子に印加される駆動電流の値が値U1から値U2まで一定の変化率で(単調に)上げられる。この変化率は、21mA/msec以下に設定される。また、超音波振動子に最終的に印加される駆動電流の値U2は、その値U2をパッド接合部52Uの狙い接合面積で除した値が0.0197mA/μm以下となるように設定される。この実施形態では、駆動電流値U2は、たとえば、90mAである。さらに、FAB44に初期荷重が加えられる所定時間に超音波振動子に印加される駆動電流の積分値が146mA・msec以下となるように、駆動電流値U1,U2が設定される。時刻T3以後は、時刻T4になるまで、値U2の駆動電流が超音波振動子に印加し続けられる。
 スタンダードタイプキャピラリは、図248に示すような形状をなし、次のような寸法を有している。チャンファ62Uの下端縁の直径であるCD寸法は、66μm(0.066mm)である。フェイス63Uの外径であるT寸法は、178μm(0.178mm)である。キャピラリCを中心軸線を含む平面で切断した断面(図248に示す断面)において、チャンファ62Uの側面に沿って延びる2本の直線がなす角度であるチャンファ角は、90°である。フェイス63UがキャピラリCの中心軸線と直交する平面に対してなす角度であるフェイス角FAは、8°である。キャピラリCを中心軸線を含む平面で切断した断面において、キャピラリCの側面のフェイス63Uの上端からさらに上方に延びる部分と中心軸線とがなす角度CAは、20°である。
 一方、キャピラリCとして、ボトルネックタイプキャピラリが用いられる場合、図247に示すように、超音波振動子には、FAB64が電極パッド8Uに当接する時刻T1より前から値U1の1.4倍の値の駆動電流が印加される。そして、FAB64が電極パッド8Uに当接すると、そのときの時刻T1から時刻T3までの間に、超音波振動子に印加される駆動電流の値が値U1から値U2の1.4倍の値まで一定の変化率で(単調に)上げられる。時刻T3以後は、時刻T4になるまで、値U2の1.4倍の値の駆動電流が超音波振動子に印加し続けられる。
 ボトルネックタイプキャピラリは、図249に示すような形状をなし、次のような寸法を有している。チャンファ62Uの下端縁の直径であるCD寸法は、66μm(0.066mm)である。フェイス63Uの外径であるT寸法は、178μm(0.178mm)である。キャピラリCを中心軸線を含む平面で切断した断面(図249に示す断面)において、チャンファ62Uの側面に沿って延びる2本の直線がなす角度であるチャンファ角は、90°である。フェイス63UがキャピラリCの中心軸線と直交する平面に対してなす角度であるフェイス角FAは、8°である。キャピラリCを中心軸線を含む平面で切断した断面において、キャピラリCの側面のフェイス63Uの上端からさらに上方に延びる部分と中心軸線とがなす角度CAは、10°である。
 その結果、FAB64がキャピラリCのチャンファ62Uおよびフェイス63Uの形状に沿って変形し、図246Fに示すように、電極パッド8U上に、鏡餅形状のパッド接合部52Uが形成されるとともに、その周囲に迫り出し部34Uが形成される。これにより、電極パッド8Uに対するボンディングワイヤ5Uの接合(ファーストボンディング)が達成される。
 時刻T1から予め定める接合時間が経過し、時刻T4になると、キャピラリCが電極パッド8Uの上方に離間される。その後、キャピラリCは、電極リード4Uの表面に向けて斜め下方に移動される。そして、図246Gに示すように、超音波振動子に駆動電流が印加され、キャピラリCに超音波振動が付与されつつ、キャピラリCにより、ボンディングワイヤ5Uが電極リード4Uの表面に押し付けられ、さらに引きちぎられる。これにより、電極リード4Uの表面上に、ボンディングワイヤ5Uの他端部からなる側面視楔状のステッチ部(リード接合部53U)が形成され、銅ワイヤの電極リード4Uに対する接合(セカンドボンディング)が達成される。
 その後は、他の電極パッド8Uおよびこれに対応する電極リード4Uを対象として、図246E~図246Gに示す工程が行われる。そして、図246E~図246Gに示す工程が繰り返されることにより、図246Hに示すように、半導体チップ2Uのすべての電極パッド8Uと電極リード4Uとの間にボンディングワイヤ5Uが架設される。
 全てのワイヤボンディング終了後、リードフレーム10Uが成形金型にセットされ、全ての半導体チップ2Uがリードフレーム10Uとともに、樹脂パッケージ6Uにより一括して封止される。そして、樹脂パッケージ6Uから露出するダイパッド3Uの裏面32Uおよび電極リード4Uの裏面42Uに裏面めっき層12U,13Uが形成される。最後に、ダイシングソーを用いて、リードフレーム10Uが樹脂パッケージ6Uとともに各半導体装置1Uのサイズに切断されることにより、図241に示す半導体装置1Uの個片が得られる。
 なお、この第20実施形態は、前述第3、第5、第7、第11、第12、第17および第18実施形態に対応しており、これらの実施形態の全開示はここに引用により組み込まれるものとする。すなわち、この第20実施形態によれば、前述した第3~第5、第7、第11、第12、第17および第18実施形態と同様の作用・効果を達成することができる。また、前述した第3~第5、第7、第11、第12、第17および第18実施形態の変形例も、本実施形態に適用することができる。
 以上、本発明の実施形態について詳細に説明してきたが、これらは本発明の技術的内容を明らかにするために用いられた具体例に過ぎず、本発明はこれらの具体例に限定して解釈されるべきではなく、本発明の精神および範囲は添付の請求の範囲によってのみ限定される。
 また、本発明の半導体装置では、前記電極リードの表面および前記リード接合部全体が、前記水分不透過膜で一体的に被覆されていることが好ましい。
 この構成では、電極リードの表面およびリード接合部全体が水分不透過膜で一体的に被覆されている。これにより、電極リードとリード接合部との接合界面(リード接合界面)の周縁は、露出することなく、水分不透過膜で被覆されている。
 そのため、樹脂パッケージ内部に水分が浸入しても、その水分を水分不透過膜により塞き止めることができるので、リード接合界面と水分との接触を抑制することができる。その結果、リード-ワイヤ間における接続信頼性を保持することができる。
 また、前記半導体装置では、前記水分不透過膜が絶縁膜であり、前記半導体チップの表面全体および前記ボンディングワイヤ全体が、前記絶縁膜で被覆されていてもよい。
 この構成では、水分不透過膜が絶縁膜であり、その絶縁膜が半導体チップの表面全体およびボンディングワイヤ全体を一体的に被覆している。これにより、半導体チップの表面に電極パッドを除く金属部分が露出していても、当該金属部分がチップ表面全体を覆う絶縁膜によって被覆される。そのため、当該金属部分と樹脂パッケージ内部の浸入水分との接触を抑制することができる。その結果、当該金属部分の腐食を抑制することができる。また、当該金属部分、電極パッドおよびボンディングワイヤなどの金属部材相互の電気的絶縁性を確保することができる。
 なお、絶縁膜としては、たとえば、シリコン酸化膜、シリコン窒化膜などを適用することができる。
 また、前記半導体装置では、前記水分不透過膜が金属膜であり、前記電極パッド全体および前記ボンディングワイヤ全体が、前記金属膜で被覆されていてもよい。
 この構成では、水分不透過膜が金属膜であり、その金属膜が電極パッド全体およびボンディングワイヤ全体を一体的に被覆している。これにより、電極パッドおよび/またはボンディングワイヤと金属膜との界面に合金が形成され得るので、金属膜の被膜性を高めることができる。
 なお、金属膜としては、たとえば、ニッケル膜、パラジウム膜などを適用することができる。
 また、前記半導体装置では、前記半導体チップの表面と前記樹脂パッケージの表面との間隔が、前記半導体チップの側面と前記樹脂パッケージの側面との最短距離よりも小さくてもよい。また、前記半導体チップの表面と前記樹脂パッケージの表面との間隔が、前記半導体チップの表面と前記樹脂パッケージの裏面との距離よりも小さくてもよい。
 この構成のように、半導体チップの表面と樹脂パッケージの表面との間隔が比較的小さい薄型パッケージの半導体装置では、パッド接合部が、樹脂パッケージの表面からパッケージ内部に浸入する水分に晒されるおそれがある。しかし、パッド接合部の全体が水分不透過膜で被覆されているため、そのような薄型パッケージの半導体装置においても、半導体装置の接続信頼性を効果的に向上させることができる。
 また、前記半導体装置では、前記水分不透過膜が、0.5μm~3μm厚であってもよい。
 また、前記半導体装置では、前記パッド接合部は、前記電極パッドに接触するベース部と、前記ベース部上に形成された中間部と、前記中間部から突出し、前記中間部を介して前記ベース部に連続する突出部とを有し、前記本体部よりも大径な断面視凸状であり、前記中間部は、前記電極パッドに対して垂直に切断したときの断面形状が非直線状である側面を有することが好ましい。
 この構成では、ボンディングワイヤの接合時、超音波の印加方向に沿って中間部にかかる応力を、中間部の特定箇所に集中させることなく、非直線状の側面に分散させることができる。これにより、電極パッドにかかる応力を緩和することができる。その結果、電極パッド下方での損傷の発生を抑制することができる。
 また、前記半導体装置では、非直線状の前記側面が、前記パッド接合部の内方へ湾曲する湾曲面であってもよい。非直線状の前記側面の断面形状が、曲線波形であってもよい。また、非直線状の前記側面の断面形状が、直線波形であってもよい。
 また、前記半導体装置では、非直線状の前記側面が、前記パッド接合部の全周にわたって形成されていることが好ましい。
 この構成では、非直線状の側面が全周にわたって形成されているので、中間部にかかる応力を、中間部の側面全体に効率よく分散させることができる。そのため、電極パッドにかかる応力を一層緩和することができる。
 また、前記半導体装置では、前記本体部の線径の3乗に対する前記パッド接合部の体積の比が、1.8~5.6であることが好ましい。

 この構成によれば、パッド接合部は、ボンディングワイヤの本体部の線径の3乗に対して1.8~5.6倍の体積を有する。すなわち、ボンディングワイヤの本体部の線径の3乗に対する接合部の体積の比(体積/(線径))が、1.8~5.6となる。 したがって、電極パッドのピッチの大きさによらず、比較的太いボンディングワイヤを用いることができるため、ボンディングワイヤの熱伝導率および電気伝導率を向上させることができる。また、銅ワイヤが用いられているので、金ワイヤを用いる場合よりも、コストを低減することができる。
 また、前記半導体装置では、前記半導体チップは、半導体基板と、前記半導体基板上に形成された配線と、前記配線を被覆する絶縁層と、前記絶縁層上に形成されたバリア層とを含んでいてもよい。その場合、前記電極パッドは、前記バリア層上において、前記配線の一部と対向する位置に形成されており、平面視において、前記ボンディングワイヤと前記電極パッドとの接合領域に重なる前記配線の面積が、前記接合領域の面積の26.8%以下であることが好ましい。
 平面視において接合領域に重なる配線の面積(配線の重なり面積)が接合領域の面積の26.8%以下であるため、電極パッド直下のバリア層と配線との対向面積が比較的小さくなる。そのため、たとえば、ボンディングワイヤと電極パッドとの接合時に、バリア層が配線側に押圧されても、その押圧による配線および絶縁層の変形が生じにくく、そのような変形によるバリア層への応力の集中を防止することができる。その結果、バリア層におけるクラックの発生を防止することができるので、半導体装置の信頼性を向上させることができる。
 前記絶縁層は、第1の層間絶縁膜と、第1の層間絶縁膜上に積層された第2の層間絶縁膜とを含んでいてもよく、その場合、配線は、第1の層間絶縁膜に被覆され、第1の層間絶縁膜と第2の層間絶縁膜との間に別の配線が存在していなくてもよい。
 また、前記半導体装置は、半導体基板上に積層された下側層間絶縁膜と、下側層間絶縁膜上に積層された上側層間絶縁膜とをさらに含んでいてもよく、その場合、配線は、上側層間絶縁膜と絶縁層との間に形成され、上側層間絶縁膜と下側層間絶縁膜との間に別の配線が存在していなくてもよい。
 また、前記配線は、互いに間隔を空けて複数設けられていてもよく、その場合、電極パッドは、少なくとも1つの配線と、絶縁層における配線間に挟まれる部分とに対向していることが好ましい。
 配線が互いに間隔を空けて複数設けられている構成では、複数の配線の重なり面積は、各配線の重なり面積の合計であり、その合計が、接合領域の面積の26.8%以下である。したがって、各配線の重なり面積は全て、接合領域の面積の26.8%未満である。
 そして、電極パッドが、少なくとも1つの配線と、絶縁層における配線間に挟まれる部分とに対向している。これにより、それぞれの重なり面積が接合領域の面積の26.8%に満たない複数の配線は、電極パッドにおける接合領域に対して、分散して対向することとなる。そのため、バリア層が配線側に押圧されたときに、その押圧による配線および絶縁層の変形量を小さく抑えることができる。その結果、バリア層における特定箇所への応力集中を抑制することができる。よって、バリア層におけるクラックの発生を一層防止することができる。
 また、前記半導体装置では、前記ボンディングワイヤの前記パッド接合部に、Znが含まれていることが好ましい。

 この構成によれば、パッド接合部にZnが含まれている。言い換えれば、銅ワイヤのパッド接合部がCuとZnとの合金(黄銅)からなる。そのため、パッド接合部が酸化しにくい。よって、酸化に起因するパッド接合部のパッドからの剥がれの発生を防止することができる。 前記電極パッドは、少なくとも表層部にZnからなるZn層を有していれば、たとえば、AlからなるAl層とZn層との積層体であってもよい。
 ただし、電極パッドがAl層およびZn層からなる場合、それらが直に接触すると、AlとZnとが共晶結合する。Alの融点が660℃であり、Znの融点が419℃であるのに対し、AlとZnとが共晶結合したZn-Al合金の融点は低く、たとえば、78Zn-22Al合金の融点は275℃である。そのため、電極パッドがZn-Al合金を有していると、熱処理時にパッドが溶融するおそれがある。
 そこで、Al層とZn層との間には、TiからなるTi層およびTiNからなるTiN
層をAl層側からこの順に積層した構造を有するバリア膜が介在されることが好ましい。
 このバリア膜が介在されることにより、Al層に含まれるAlとZn層に含まれるZnとの共晶結合を防止することができる。
 また、前記半導体装置では、銅ワイヤの全体にZnが含まれていてもよい。すなわち、銅ワイヤは、純銅からなるワイヤであってもよいし、黄銅からなるワイヤであってもよい。銅ワイヤが黄銅からなるワイヤであれば、電極パッドがZn層を有していなくても、パッド接合部が黄銅からなり、パッド接続部の酸化によるパッドからの剥がれの発生を防止することができる。
 また、前記半導体装置では、前記半導体チップが接合されるダイパッドと、前記ダイパッドの周囲に配置されたリードとをさらに含み、前記ボンディングワイヤは、前記半導体チップと前記リードとに跨って設けられており、金属材料からなり、前記半導体チップと前記ダイパッドおよび前記リードとの電気的な接続に寄与しない非電気接続部材をさらに含むことが好ましい。

 この構成によれば、ダイパッドに接合された半導体チップとダイパッドの周囲に配置されたリードとの間に、ボンディングワイヤが架設されている。このボンディングワイヤにより、半導体チップとリードとが電気的に接続されている。また、半導体装置には、半導体チップとダイパッドおよびリードとの電気的な接続に寄与しない非電気接続部材が設けられている。非電気接続部材は、金属材料からなる。 半導体装置の動作時において、半導体チップからの発熱は、ダイパッド、リードおよび非電気接続部材に伝達される。そして、伝達された熱は、樹脂パッケージ中を伝播し、その樹脂パッケージの表面から放出(放熱)される。そのため、非電気接続部材が設けられていることにより、非電気接続部材が設けられていない構成と比較して、樹脂パッケージへの熱伝達効率を向上させることができ、半導体装置の放熱性の向上を図ることができる。
 また、非電気接続部材は、半導体チップとダイパッドおよびリードとの電気的な接続に寄与しない。そのため、非電気接続部材同士の接触を考慮する必要がなく、その配置に制約を受けないので、非電気接続部材を物理的に可能な限り密に配置することができる。その結果、半導体装置の放熱性のさらなる向上を図ることができる。
 また、前記非電気接続部材は、前記ダイパッドまたは前記リードのいずれか一方にその両端部が接合されたループ状の金属ワイヤであってもよい。
 非電気接続部材がループ状の金属ワイヤである場合、ワイヤボンダを用いて、非電気接続部材を形成することができる。そのため、非電気接続部材を形成するための装置の追加を回避することができる。また、金属ワイヤ同士の接触を考慮することなく、非電気接続部材を配置することができるので、ワイヤボンダを用いて形成可能な限りの小さな間隔で非電気接続部材を形成することができる。
 また、前記非電気接続部材は、前記ダイパッドまたは前記リードのいずれか一方上に配置されたスタッドバンプであってもよい。

 非電気接続部材がスタッドバンプである場合、ワイヤボンダを用いて、非電気接続部材を形成することができる。そのため、非電気接続部材を形成するための装置の追加を回避することができる。また、スタッドバンプ同士の接触を考慮することなく、非電気接続部材を配置することができるので、ワイヤボンダを用いて形成可能な限りの小さな間隔で非電気接続部材を形成することができる。 さらに、非電気接続部材は、ループ状の金属ワイヤとスタッドバンプとを組み合わせたものであってもよい。この場合、金属ワイヤのループ部分の隙間にスタッドバンプを配置することができるので、非電気接続部材の配置密度をさらに高くすることができ、半導体装置の放熱性のさらなる向上を図ることができる。
 また、前記スタッドバンプは、複数積み重ねて設けられていてもよい。
 これにより、スタッドバンプの高さを半導体装置内のデッドスペースに合わせて変更することができるので、非電気接続部材の表面積をさらに大きくすることができる。その結果、半導体装置の放熱性のさらなる向上を図ることができる。
 また、前記非電気接続部材は、銅からなることが好ましい。銅は、安価であるため、非電気接続部材の材料コストを低減することができる。また、銅は、熱伝導率が高いので、半導体装置の放熱量を向上させることができる。
 また、非電気接続部材が銅からなる場合、ダイパッドおよび/またはリードにおける非電気接続部材の接合部分には、銀めっきが施されていてもよい。
 また、前記半導体装置は、前記半導体チップの裏面に対向して配置されるアイランドと、前記アイランドと前記半導体チップの裏面との間に介在される絶縁性の接合材と、前記アイランドの側方に、前記アイランドと離間して配置されるリードとをさらに含み、前記電極パッドと前記リードとの間に架設され、前記電極パッドと前記リードとを電気的に接続する前記ボンディングワイヤとしての表面ワイヤと、前記半導体チップの裏面と前記アイランドとの間に架設され、前記半導体チップの裏面と前記アイランドとを電気的に接続する裏面ワイヤとを備えることが好ましい。
 この構成によれば、半導体チップは、その裏面が絶縁性の接合材によりアイランドに接合されている。アイランドの側方には、リードがアイランドと離間して配置される。半導体チップの表面に形成されたパッドとリードとの間には、表面ワイヤが架設されている。これにより、パッドとリードとが電気的に接続されている。
 また、半導体チップの裏面とアイランドとの間には、半導体チップとアイランドとを電気的に接続する裏面ワイヤが架設されている。これにより、接合材が絶縁性であっても、裏面ワイヤを介して、半導体チップの裏面とアイランドとを電気的に接続することができる。すなわち、はんだ以外の接合材を用いても、その接合材の電気的な特性にかかわらず、半導体チップの裏面とアイランドとの電気的な接続を達成することができる。

 また、前記裏面ワイヤは、銅からなることが好ましい。銅は、ワイヤの材料として広く用いられる金と比較して安価であるため、裏面ワイヤの材料コストを低減することができる。また、銅は、電気伝導率が高いので、半導体チップとアイランドとの間での電気抵抗を低減することができる。また、銅からなる裏面ワイヤは、放熱性が良好であるため、放熱性の観点からは、銅からなる裏面ワイヤを多数設けることは有効である。この場合、表面ワイヤ(ボンディングワイヤ)および裏面ワイヤが同一材料であるため、ワイヤボンダにセットされる材料を変更することなく、そのワイヤボンダにより、表面ワイヤおよび裏面ワイヤを形成することができる。そのため、半導体装置の製造工程を簡素化することができる。
 また、前記アイランドには、貫通孔がその厚さ方向に貫通して形成されており、前記裏面ワイヤは、前記貫通孔を通して、前記半導体チップの裏面と前記アイランドとの間に架設されていてもよい。 これにより、半導体チップの裏面が貫通孔から露出し、その露出した部分に裏面ワイヤが接続されることによって、半導体チップの裏面とアイランドとの電気的な接続を達成することができる。この場合、アイランドにおける半導体チップの裏面と対向する部分の面積は、必然的に、半導体チップの裏面の面積よりも小さくなり、半導体チップとアイランドとの対向部分にのみ絶縁性の接合材が介在されていればよいので、接合材の使用量を低減することができる。その結果、半導体装置の材料コストを低減することができる。

 また、前記裏面ワイヤは、複数設けられているのが好ましい。これにより、半導体チップとアイランドとの電気的な接続の確実性を向上させることができる。 また、前記アイランドにおける前記半導体チップの裏面と対向する部分の面積は、前記半導体チップの裏面の面積よりも小さくてもよい。
 また、前記半導体装置は、前記半導体チップが接合されるリードフレームと、前記リードフレームと前記半導体チップとの間に介在され、Bi系材料からなる接合材と、Cuからなり、前記リードフレームにおける前記半導体チップと対向する面上に設けられたスペーサとをさらに含んでいてもよい。
 この構成によれば、リードフレームと半導体チップとを接合する接合材が、Bi系材料からなるので、接合材の鉛フリー化を達成することができる。
 また、リードフレームと半導体チップとの間にスペーサが設けられているため、リードフレームと半導体チップとの距離を、少なくともスペーサの高さに維持することができる。したがって、スペーサの高さを適当に調節することにより、リードフレームと半導体チップとの間に、十分な厚さを有する接合材を介在させることができる。その結果、リードフレームの反りに起因する応力が接合材に発生しても、その応力を十分緩和することができる。そのため、半導体チップの反り量を低減することができる。よって、半導体チップにおけるクラックの発生を防止することができる。また、半導体チップおよびリードフレームの厚さを大きくする必要がないので、半導体装置のパッケージ本体が大型化することもない。
 さらに、スペーサがCuからなり、Cuの熱伝導率(約398W/m・K)はBiの熱伝導率(約9W/m・K)比べて非常に大きいので、リードフレームと半導体チップとの間の熱伝導性を向上させることができる。そのため、半導体チップで発生する熱を、Cuスペーサを介してリードフレームに逃がすことができる。したがって、半導体チップの放熱性を十分に確保することができる。
 また、スペーサがAu、Ag、Niなどの金属元素などからなる場合、接合材中のBiがスペーサと反応し、上記金属元素と化合物を形成したり、共晶組成を形成したりするかもしれない。そして、Biと上記金属元素との金属間化合物は、硬くて脆いため、半導体装置の温度サイクル試験(TCY試験)時に、破壊の起点になるおそれがある。また、Biと上記金属元素との共晶組成物の融点は、Bi単体の融点よりも低い。たとえば、Bi単体の融点が約271℃であるのに対し、BiとAuとの共晶組成物の融点は約241℃であり、BiとAgとの共晶組成物の融点は約262℃である。そのため、半導体装置を実装するときのリフロー(ピーク温度が約260℃)時に、接合材が再溶融するおそれがある。
 これに対し、CuはBiとほとんど反応しないので、スペーサがCuからなるこの半導体装置では、接合材の融点低下や耐温度サイクル性の低下を抑制することができる。
 また、前記リードフレームは、Cuからなっていてもよい。
 リードフレームの材料としては、Cu以外に、たとえば、42アロイ(Fe-42%Ni)などのFe系素材が知られている。42アロイの熱膨張係数は、約4.4~7.0×10-6/℃である。42アロイからなるリードフレームでは、Cu(熱膨張係数が約16.7×10-6/℃)からなるリードフレームよりも、熱膨張量が小さくなって、それによりリードフレームの反り量を小さくできるかもしれない。しかし、42アロイを使用する場合、Cuを使用する場合よりもコストがかかり、また、放熱性が低下する。
 これに対し、上記の半導体装置では、リードフレームがCuからなる場合でも、リードフレームの反りに起因する応力を、接合材で十分緩和することができる。そのため、リードフレームの材料としてCuを問題なく使用でき、コストや放熱性を維持することができる。
 なお、リードフレームの材料として使用されるCuは、Cuを主として含有するCu系素材であり、たとえば、純度99.9999%(6N)以上、純度99.99%(4N)以上といった高純度銅、Cuと異種金属との合金(たとえば、Cu-Fe-P合金など)などを包含している。
 また、前記半導体装置では、前記半導体チップが、Si基板からなっていてもよい。その場合、前記Si基板が、前記スペーサに支持されることとなる。
 この構成では、Si基板がスペーサに支持されているので、Si基板とリードフレームとがスペーサを介して熱交換可能に接続される。したがって、リードフレームが熱膨張するとき、リードフレームの熱がSi基板へ伝達される。そのため、半導体装置を実装するときのリフロー時において、リードフレームから伝達される熱により、Si基板を熱膨張させることができる。その結果、リードフレームの熱膨張量とSi基板の熱膨張量との差を小さくすることができるので、Si基板の反り量を低減することができる。
 また、前記半導体装置では、前記半導体チップにおける前記リードフレームとの対向面に、Cu層が形成されていることが好ましい。
 この構成では、半導体装置において、接合材はCu層に接合されることとなる。上記したように、CuはBiとほとんど反応しないので、接合材の融点低下や耐温度サイクル性の低下を抑制することができる。また、半導体チップとスペーサとが接触する場合、その接触が、Cu層とCuスペーサとの同種金属同士の接触となるので、半導体チップとスペーサとの接触による影響(たとえば、Cuスペーサの高抵抗化、Cuスペーサの侵食など)を低減することができる。
 また、前記接合材が、SnまたはZnを含有していることが好ましい。
 この構成では、接合材が、SnまたはZnを含有しているので、リードフレームおよび半導体チップに対する接合材の濡れ性を向上させることができる。
 たとえば、上記のように、半導体チップにおけるリードフレームとの対向面にCu層が形成されている場合、接合材におけるCu層との界面付近に、Cu-Sn合金やCu-Zn合金からなる部分を形成することができる。そのため、当該合金部分によって、半導体チップと接合材との接合強度を向上させることができる。
 また、Snの熱伝導率は約73W/m・Kであり、Znの熱伝導率は約120W/m・Kであり、Biの熱伝導率(約9W/m・K)に比べて高い。そのため、接合材がBiのみからなる場合に比べて、接合材の熱伝導率を向上させることができる。その結果、半導体チップの放熱性を一層向上させることができる。
 また、前記スペーサは、ワイヤボンディング法により形成されていてもよい。
 この構成では、リードフレーム上へのスペーサの形成に際して、従来から実績のあるワイヤボンディング法が利用される。そのため、スペーサを簡単に形成することができる。ワイヤボンディング方により形成されるスペーサは、たとえば、スタッドバンプ、ワイヤリングなどである。
 また、前記スペーサは、3つ以上設けられていることが好ましい。

 この構成では、スペーサが3つ以上設けられているので、半導体チップを少なくとも3点で支持することができる。これにより、リードフレームの表面に対して傾かないように、半導体チップをスペーサ上で安定させることができる。そのため、リードフレームと半導体チップとの距離をほぼ均等な大きさにすることができる。その結果、リードフレームと半導体チップとの対向方向(縦方向)における接合材の線膨張係数が均一になるため、接合材における応力の偏りを抑制することができ、応力を全体的に緩和することができる。また、半導体チップで発生する熱を、3つ以上のCuスペーサを利用して放散できるので、半導体チップの放熱性を一層向上させることができる。 また、前記半導体装置では、前記樹脂パッケージのpHが4.5を超えていることが好ましい。

 本発明者らは、パッド-ワイヤ間における電気的オープンの要因について、鋭意検討したところ、要因は樹脂パッケージのpHであることを見出した。 具体的には、パッケージ内部に水分が浸入すると、その水分により銅が酸化し、ワイヤ表面が酸化第一銅(CuO)および酸化第二銅(CuO)からなる皮膜で被覆される。このような表面皮膜は、樹脂パッケージのpHが比較的低い(たとえば、pH=4.2~4.5)低pH環境下では、銅の酸化が促進され、酸化第二銅の体積割合が増加する。酸化第二銅の体積割合が増加すると、銅ワイヤと樹脂パッケージとが剥離する場合がある。そして、銅ワイヤと樹脂パッケージとの剥離により生じる隙間が水分の移動経路となるため、電極パッドと銅ワイヤとの接合界面に水分が入り込みやすくなる。そのため、HAST試験中などにおいて、当該接合界面に入り込んだ水分によりアルミニウムパッド(電極パッド)の腐食が進行し、電気的オープンが生じる。
 これに対し、この構成によれば、樹脂パッケージのpHが4.5を超えているため、ボンディングワイヤが低pH環境(たとえば、pHが4.5以下の環境)よりも高いpH環境下に置かれる。
 そのため、酸化第二銅の形成を抑制することができるので、酸化第二銅の体積増加を抑制することができる。その結果、銅ワイヤと樹脂パッケージとの間における剥離の発生を抑制することができる。
 したがって、PCT(Pressure Cooker Test)やHAST(Highly Accelerated temperature and humidity Stress Test)など試験など、パッケージ内部に水分が浸入しやすい状況に半導体装置が置かれても、銅ワイヤと樹脂パッケージとの間に水分の移動経路がないため、電極パッドと銅ワイヤとの接合界面への水分の浸入を抑制することができる。そのため、当該接合界面と水分との接触を抑制することができる。その結果、電極パッド(アルミニウムパッド)の腐食の進行を抑制することができるので、パッド-ワイヤ間での電気的オープンを抑制することができる。よって、半導体装置の接続信頼性を向上させることができる。
 また、前記樹脂パッケージのpHは、4.5を超えて7.0未満であることが好ましく、6.0以上7.0未満であることがさらに好ましい。樹脂パッケージのpHが上記このような範囲であれば、銅ワイヤと樹脂パッケージとの間における剥離の発生を一層抑制することができる。
 また、前記半導体装置は、前記半導体チップが搭載されるダイパッドと、前記ダイパッドの周囲に配置された複数の電極リードとを有するリードフレームを含んでいてもよい。その場合、前記リードフレームが、Cuを主として含有するCu系素材からなることが好ましい。
 この構成では、電極リードとボンディングワイヤとの接合が同種金属同士の接合(Cu-Cu接合)となるため、電極リードとボンディングワイヤとの界面において酸化第二銅(CuO)の形成を抑制することができる。そのため、酸化第二銅の体積増加を抑制することができる。その結果、ボンディングワイヤと樹脂パッケージとの接合界面における剥離の発生を抑制することができる。
 また、前記半導体装置では、前記樹脂パッケージの材料に、塩素イオンを捕獲する性質を有するイオン捕獲成分が含有されていることが好ましい。
 この構成によれば、電極パッドとボンディングワイヤとの接合部分において、AlCu合金(CuAl)とClとの反応を抑制することができ、その反応生成物であるAl(アルミナ)の生成を防止することができる。その結果、電極パッドとボンディングワイヤとがAlにより絶縁分離されることを防止できる。すなわち、電極パッドとボンディングワイヤとの間での導通不良の発生を防止することができる。
 イオン捕獲成分は、水酸基を有していることが好ましい。この場合、水酸基とClとの陰イオン交換反応により、イオン捕獲成分がClを良好に捕獲することができる。
 また、請求の範囲に記載した特徴のほか、本願による開示から把握されるべき他の特徴を例示すれば次のとおりである。
<第2実施形態の開示から把握されるべき特徴>
 たとえば、第2実施形態の開示からは、下記(1)~(7)の発明を把握することができる。
 (1)の発明は、半導体チップと、前記半導体チップ上に形成された電極パッドと、線状に延びる本体部と、前記本体部の一端に形成され、前記電極パッドに接合された、前記本体部よりも大径の接合部とを有するボンディングワイヤとを含み、前記接合部は、前記電極パッドに接触するベース部と、前記ベース部上に形成された中間部と、前記中間部から突出し、前記中間部を介して前記ベース部に連続する突出部とを有する断面視凸状であり、前記中間部は、前記電極パッドに対して垂直に切断したときの断面形状が非直線状である側面を有する、半導体装置である。
 (1)の半導体装置は、たとえば、(7)の発明、すなわち、(7)ボンディングワイヤが挿通されるストレート孔が形成されたキャピラリで保持されたボンディングワイヤの先端部に、金属ボールを形成するボール形成工程と、半導体チップ上に形成された電極パッドに、前記キャピラリにより、前記金属ボールを押し付けつつ超音波振動させることにより、前記金属ボールを前記電極パッドに接合する接合工程とを含み、前記キャピラリは、前記ストレート孔の軸方向に沿って切断したときの断面形状が非直線状である側面を有するチャンファ部を備え、前記接合工程では、非直線状の前記側面に対して交差する方向に沿って、前記金属ボールを超音波振動させる、半導体装置の製造方法により製造することができる。
 この方法によれば、ボンディングワイヤは、金属ボールが、電極パッドに押し付けられつつ、チャンファ部の非直線状の側面に対して交差する方向に沿って超音波振動されることにより、電極パッドに接合される。
 そして、超音波の印加により、金属ボールの一部がキャピラリの下方に広がってベース部が形成されるとともに、他の一部がストレート孔内に押し込まれて突出部が形成される。そして、チャンファ部内に残存した残りの部分により中間部が形成される。
 上記のようなキャピラリを用いて形成される接合部では、中間部がチャンファ部の側面の形状に応じて形成される。そのため、中間部は、超音波が印加された方向に沿って、電極パッドに対して垂直に切断したときの断面形状が非直線状である側面を有することとなる。
 そのため、ボンディングワイヤの接合時、超音波の印加方向に沿って中間部にかかる応力を、中間部の特定箇所に集中させることなく、非直線状の側面に分散させることができる。これにより、電極パッドにかかる応力を緩和することができる。その結果、電極パッド下方での損傷の発生を抑制することができる。
 非直線状の側面は、たとえば、下記(2)~(4)の発明の態様であってもよい。(2)の発明は、非直線状の前記側面が、前記接合部の内方へ湾曲する湾曲面である、(1)の半導体装置である。(3)の発明は、非直線状の前記側面の断面形状が、曲線波形である、(1)の半導体装置である。(4)の発明は、非直線状の前記側面の断面形状が、直線波形である、(1)の半導体装置である。
 また、(5)の発明は、非直線状の前記側面が、前記接合部の全周にわたって形成されている、(1)~(4)のいずれか一つの半導体装置である。
 この構成では、非直線状の側面が全周にわたって形成されているので、中間部にかかる応力を、中間部の側面全体に効率よく分散させることができる。そのため、電極パッドにかかる応力を一層緩和することができる。
 また、(6)の発明は、前記ボンディングワイヤが、銅からなる、(1)~(5)のいずれか一つの半導体装置である。
 銅は金よりも硬くて変形し難いので、1st接合の形成にあたっては、荷重および超音波を、金ワイヤの場合よりも大きくする必要がある。そのため、接合部の中間部にかかる応力が、金ワイヤを用いた場合よりも大きくなり、その大きな応力が電極パッドにかかると、電極パッド下方において、半導体チップにクラックが入るなど、大きな損傷が発生するおそれがある。
 しかし、上記のような中間部の形状であれば、大きな応力がかかっても、その応力を効果的に緩和することができる。そのため、電極パッド下方における損傷を効果的に抑制することができる。
<第3実施形態の開示から把握されるべき特徴>
 たとえば、第3実施形態の開示からは、下記(1)~(5)の発明を把握することができる。
 (1)の発明は、半導体チップと、前記半導体チップ上に形成された電極パッドと、線状に延びる本体部と、前記本体部の一端に形成され、前記電極パッドに接合された接合部とを有するボンディングワイヤとを含み、前記ボンディングワイヤは、銅からなり、前記本体部の線径の3乗に対する前記接合部の体積の比が、1.8~5.6である、半導体装置である。
 また、(2)の発明は、熱伝導率が15~45W/m・Kの材料からなるキャピラリで保持された、銅からなるボンディングワイヤの先端部を熱溶融させることにより、前記ボンディングワイヤの先端部に金属ボールを形成するボール形成工程と、半導体チップ上に形成された電極パッドに、前記キャピラリにより、前記金属ボールを押し付けつつ超音波振動させることにより、前記金属ボールを前記電極パッドに接合する接合工程とを含む、半導体装置の製造方法である。
 この方法によれば、銅からなるボンディングワイヤにおける金属ボールの形成に際して、熱伝導率が15~45W/m・Kの材料からなるキャピラリが用いられる。これにより、ボンディングワイヤの本体部の線径に対する径の大きさが1.5~2.2倍といった、比較的小さな径の金属ボールを安定して形成することができる。
 このような径のFABの体積は、ボンディングワイヤの本体部の線径の3乗に対して、1.8~5.6倍である。
 そのため、上記した径の金属ボールがキャピラリにより押し付けつつ超音波振動されることにより形成されるボンディングワイヤの接合部は、(1)の半導体装置のように、ボンディングワイヤの本体部の線径の3乗に対して1.8~5.6倍の体積を有する。すなわち、ボンディングワイヤの本体部の線径の3乗に対する接合部の体積の比(体積/(線径))が、1.8~5.6となる。
 したがって、電極パッドのピッチの大きさによらず、比較的太いボンディングワイヤを用いることができるため、ボンディングワイヤの熱伝導率および電気伝導率を向上させることができる。また、銅ワイヤが用いられているので、金ワイヤを用いる場合よりも、コストを低減することができる。
 また、(3)の発明は、前記キャピラリが、多結晶ルビーからなる、(2)の半導体装置の製造方法である。(4)の発明は、前記キャピラリが、単結晶ルビーからなる、(2)の半導体装置の製造方法である。
 すなわち、キャピラリの材料としては、たとえば、(3)の多結晶ルビー(熱伝導率が、たとえば、17~19W/m・K程度)や、(4)の単結晶ルビー(熱伝導率が、たとえば、41~43W/m・K程度)を用いることができる。
 また、(5)の発明は、前記ボール形成工程では、前記ボンディングワイヤの線径が大きいほど、前記ボンディングワイヤに印加する電流を大きくする、(2)~(4)のいずれか一つの半導体装置の製造方法である。
 この方法では、ワイヤ線径が大きいほど、金属ボール形成時にワイヤに印加される電流が大きくなるので、より真球に近い金属ボールを効率よく形成することができる。
<第4実施形態の開示から把握されるべき特徴>
 たとえば、第4実施形態の開示からは、下記(1)~(4)の発明を把握することができる。
 (1)の発明は、キャピラリで保持された銅からなるボンディングワイヤの先端部を熱溶融させることにより、前記ボンディングワイヤの先端部に金属ボールを形成するボール形成工程と、半導体チップ上に形成された金属製の電極パッドに、前記キャピラリにより、前記金属ボールを押し付けつつ超音波振動させることにより、前記金属ボールを前記電極パッドに接合する接合工程とを含み、前記接合工程では、前記キャピラリにより前記金属ボールに対して、押し付け初期に相対的に大きな荷重を瞬時にかけ、その後、相対的に小さな荷重をかける、ワイヤボンディング方法である。
 また、(3)の発明は、半導体チップと、前記半導体チップ上に形成された金属製の電極パッドと、線状に延びる本体部と、前記本体部の一端に形成され、前記電極パッドに接合された接合部とを有するボンディングワイヤとを含み、前記ボンディングワイヤは、銅からなり、前記電極パッドにおける前記接合部との接合領域からその接合時にはみ出した前記電極パッドの材料のはみ出し部分が、前記電極パッドの表面に接している、半導体装置である。
 (1)のワイヤボンディング方法によれば、銅からなるボンディングワイヤの先端部に金属ボールが形成された後、電極パッドに金属ボールを押し付けつつ超音波振動させることにより、金属ボールが電極パッドに接合される。
 金属ボールの接合時、金属ボールには、一定の荷重および超音波が同時間印加されるのではなく、超音波が印加されつつ、押し付け初期に相対的に大きな荷重がかけられ、その後、相対的に小さな荷重がかけられる。
 このようなワイヤボンディング方法によれば、金属ボールの押し付け初期には、瞬時にかけられる相対的に大きな荷重によって、金属ボールを効果的に変形させることができる。
 一方、押し付け初期後は、金属ボールにかけられる荷重が相対的に小さくされるため、相対的に小さい荷重と共に印加される超音波により、電極パッドに対してボンディングワイヤを優れた強度で接合することができる。
 ところで、金よりも硬くて変形し難い銅ワイヤの1st接合の形成にあたって、荷重および超音波を金ワイヤの条件よりも大きくすると、金属ボールにより押し広げられたパッドの材料が、電極パッドの表面から浮き上がって外方へ大きくはみ出す、いわゆる過度のスプラッシュが生じる場合がある。また、電極パッドの直下に大きな負荷がかかり、その結果、半導体チップ本体にクラックが発生するおそれがある。
 しかし、(1)の方法では、押し付け初期後に荷重が小さくされるため、超音波が印加された金属ボールによる、電極パッドの押し広げを抑制することができる。そのため、電極パッドにおける過度のスプラッシュの発生を抑制することができる。また、電極パッドに対して相対的に大きな荷重がかかる期間が押し付け初期のみであるため、電極パッドの直下に大きな負荷がかかることを抑制することができる。その結果、半導体チップにおけるクラックの発生を抑制することができる。
 そして、この方法を利用して作製された半導体装置では、たとえば、(3)の半導体装置のように、ボンディングワイヤの接合時に電極パッドの接合領域からはみ出すパッド材料のはみ出し部分を、電極パッドの表面から浮き上がらせることなく、電極パッドの表面に接触させることができる。

 また、(4)の発明は、前記電極パッドが、アルミニウムを含む金属材料からなる、(3)の半導体装置である。(4)の半導体装置のように、電極パッドがアルミニウムを含む金属材料からなる半導体装置では、銅ワイヤを用いた場合に過度のスプラッシュが生じやすい。しかし、このような半導体装置においても、上記のワイヤボンディング方法を利用すれば、過度のスプラッシュを効果的に抑制することができる。 また、(2)の発明は、前記接合工程では、前記金属ボールが前記電極パッドに接触してからの第1時間、相対的に大きな荷重をかけ、その後、前記第1時間よりも長い第2時間、相対的に小さな荷重をかける、(1)のワイヤボンディング方法である。
 この方法では、金属ボールに相対的に大きな荷重をかける第1時間よりも、相対的に小さな荷重をかける第2時間を長くすることにより、電極パッドに対するボンディングワイヤの接合強度を向上させることができる。
<第5実施形態の開示から把握されるべき特徴>
 たとえば、第5実施形態の開示からは、下記(1)~(4)の発明を把握することができる。
 (1)の発明は、半導体基板と、前記半導体基板上に形成された配線と、前記配線を被覆する絶縁層と、前記絶縁層上に形成されたバリア層と、前記バリア層上において、前記配線の一部と対向する位置に形成された電極パッドと、銅からなり、前記電極パッドに接合されたボンディングワイヤとを含み、平面視において、前記ボンディングワイヤと前記電極パッドとの接合領域に重なる前記配線の面積が、前記接合領域の面積の26.8%以下である半導体装置である。
 平面視において接合領域に重なる配線の面積(配線の重なり面積)が接合領域の面積の26.8%以下であるため、電極パッド直下のバリア層と配線との対向面積が比較的小さくなる。そのため、たとえば、ボンディングワイヤと電極パッドとの接合時に、バリア層が配線側に押圧されても、その押圧による配線および絶縁層の変形が生じにくく、そのような変形によるバリア層への応力の集中を防止することができる。その結果、バリア層におけるクラックの発生を防止することができるので、半導体装置の信頼性を向上させることができる。
 また、(2)の発明は、前記絶縁層は、第1の層間絶縁膜と、前記第1の層間絶縁膜上に積層された第2の層間絶縁膜とを含み、前記配線は、前記第1の層間絶縁膜に被覆されている、(1)の半導体装置である。
 すなわち、絶縁層は、第1の層間絶縁膜と、第1の層間絶縁膜上に積層された第2の層間絶縁膜とを含んでいてもよく、その場合、配線は、第1の層間絶縁膜に被覆され、第1の層間絶縁膜と第2の層間絶縁膜との間に別の配線が存在していなくてもよい。
 また、(3)の発明は、前記半導体基板上に積層された下側層間絶縁膜と、前記下側層間絶縁膜上に積層された上側層間絶縁膜とをさらに含み、前記配線は、前記上側層間絶縁膜と前記絶縁層との間に形成されている、(1)の半導体装置である。
 すなわち、半導体装置は、半導体基板上に積層された下側層間絶縁膜と、下側層間絶縁膜上に積層された上側層間絶縁膜とをさらに含んでいてもよく、その場合、配線は、上側層間絶縁膜と絶縁層との間に形成され、上側層間絶縁膜と下側層間絶縁膜との間に別の配線が存在していなくてもよい。
 また、(4)の発明は、前記配線は、互いに間隔を空けて複数設けられており、前記電極パッドは、少なくとも1つの前記配線と、前記絶縁層における前記配線間に挟まれる部分とに対向している、(1)~(3)のいずれか一つの半導体装置である。
 すなわち、配線は、互いに間隔を空けて複数設けられていてもよく、その場合、電極パッドは、少なくとも1つの配線と、絶縁層における配線間に挟まれる部分とに対向していることが好ましい。
 配線が互いに間隔を空けて複数設けられている構成では、複数の配線の重なり面積は、各配線の重なり面積の合計であり、その合計が、接合領域の面積の26.8%以下である。したがって、各配線の重なり面積は全て、接合領域の面積の26.8%未満である。
 そして、電極パッドが、少なくとも1つの配線と、絶縁層における配線間に挟まれる部分とに対向している。これにより、それぞれの重なり面積が接合領域の面積の26.8%に満たない複数の配線は、電極パッドにおける接合領域に対して、分散して対向することとなる。そのため、バリア層が配線側に押圧されたときに、その押圧による配線および絶縁層の変形量を小さく抑えることができる。その結果、バリア層における特定箇所への応力集中を抑制することができる。よって、バリア層におけるクラックの発生を一層防止することができる。
<第6実施形態の開示から把握されるべき特徴>
 たとえば、第6実施形態の開示からは、下記(1)~(4)の発明を把握することができる。
 (1)の発明は、複数の接合対象物にボンディングワイヤを接続して、半導体装置を製造する方法であって、キャピラリで保持された銅からなるボンディングワイヤの先端部に放電エネルギを与えることにより、前記先端部を溶融させて金属ボールを形成するボール形成工程と、前記金属ボールを、金属材料からなる前記接合対象物に接合する接合工程と、前記金属ボールから延びる前記ボンディングワイヤを、前記キャピラリから切り離す切断工程とを含み、前記ボール形成工程、前記接合工程および前記切断工程をこの順に複数回繰り返して、各前記接合対象物に前記ボンディングワイヤを順次接続する場合に、1サイクル目における前記ボール形成工程時の第1放電エネルギを、2サイクル目以降における前記ボール形成工程時の第2放電エネルギよりも高くする、半導体装置の製造方法である。
 1サイクル目のボール形成工程時にボンディングワイヤに与えられる第1放電エネルギが、2サイクル目以降のボール形成工程時にボンディングワイヤに与えられる第2放電エネルギよりも高くされる。そのため、1サイクル目において、ボンディングワイヤの周囲の温度環境を安定化させることができる。その結果、1サイクル目において比較的大きな金属ボールを形成することができる。
 したがって、第1放電エネルギを適宜調整することにより、1サイクル目の金属ボールの大きさと、2サイクル目以降の金属ボールの大きさとをほぼ同じにすることができる。その結果、全サイクルを通して金属ボールの大きさのばらつきを抑制することができる。
 また、ボール形成工程、接合工程および切断工程が一連の工程で実行されるので、作製された金属ボールは、しばらく放置されることなく、速やかに接合対象物に接合される。そのため、金属ボールの酸化を抑制することができるので、接合対象物に対するボンディングワイヤの接続不良を抑制することができる。

 また、(2)の発明は、前記第1放電エネルギを、前記第2放電エネルギの105~115%にする、(1)の半導体装置の製造方法である。すなわち、前記半導体装置の製造方法では、前記第1放電エネルギを、前記第2放電エネルギの105~115%にすることが好ましい。第1放電エネルギが上記した範囲であれば、金属ボールの大きさのばらつきを一層抑制することができる。 そして、前記半導体装置の製造方法により、例えば、(3)の半導体装置を製造することができる。すなわち、(3)の発明は、半導体チップと、前記半導体チップ上に形成された複数の電極パッドと、銅からなり、複数の前記電極パッドのそれぞれに1本ずつ接続され、前記電極パッドに接合されたパッド接合部を有する複数のボンディングワイヤとを含み、全ての前記ボンディングワイヤの前記接合部分の体積の平均に対する、各前記接合部分の体積のばらつきが、±15%以内である、半導体装置である。

 また、(4)の発明は、全ての前記ボンディングワイヤの前記接合部分の体積の平均に対する、各前記接合部分の体積のばらつきが、±10%以内である、(3)の半導体装置である。すなわち、この半導体装置では、全てのボンディングワイヤの接合部分の体積の平均に対する、各接合部分の体積のばらつきが、±10%以内であることが好ましい。<第7実施形態の開示から把握されるべき特徴>
 たとえば、第7実施形態の開示からは、下記(1)~(5)の発明を把握することができる。
 (1)の発明は、キャピラリに保持された銅ワイヤの先端にFABを形成する工程と、前記キャピラリを半導体チップの表面に形成されたパッドに接近させて、前記FABを前記パッドに当接させる工程と、前記FABの前記パッドへの当接後、前記キャピラリにより前記FABに荷重を加える工程と、前記キャピラリに設けられた超音波振動子に駆動電流を印加する工程とを含む、ワイヤボンディング方法である。
 このワイヤボンディング方法では、銅ワイヤの先端に形成されたFABがパッドに当接した後、キャピラリによりFABに荷重が加えられる。また、FABに荷重が加えられている期間と一部重複して、キャピラリに設けられた超音波振動子に駆動電流が印加される。そのため、荷重によりFABが変形しつつ、超音波振動子から伝搬する超音波振動によりFABがパッドに擦りつけられる。その結果、FABとパッドとの接合が達成される。
 そして、キャピラリとしてボトルネックタイプキャピラリを用いる場合には、超音波振動子に印加される駆動電流の値を、キャピラリとしてスタンダードタイプキャピラリが用いられる場合における駆動電流の値の1.3倍以上1.5倍以下の範囲内に設定する。具体的には、下記(2)の発明のように駆動電流の値の1.4倍に設定してもよい。
 すなわち、(2)の発明は、前記キャピラリとしてボトルネックタイプキャピラリが用いられる場合における前記駆動電流の値が、前記キャピラリとしてスタンダードタイプキャピラリが用いられる場合における前記駆動電流の値の1.4倍に設定される、(1)のワイヤボンディング方法である。
 これにより、ワイヤボンディングに用いられるキャピラリがスタンダードタイプキャピラリからボトルネックタイプキャピラリに変更されても、FABに加えられる荷重およびキャピラリに設けられた超音波振動子の駆動電流の大きさを簡単に設定することができ、パッドに対する銅ワイヤの良好な接合を達成することができる。
 また、(3)の発明は、前記超音波振動子に印加される駆動電流の値は、前記FABの前記パッドへの当接後、所定値まで漸増される、(1)または(2)のワイヤボンディング方法である。
 (3)のワイヤボンディング方法のように、FABのパッドへの当接後は、超音波振動子に印加される駆動電流の値が漸増される一方で、FABに荷重が加えられることにより、FABが押し潰されるように変形し、FABとパッドとの当接部分の面積が漸増する。これにより、超音波振動子からFABに伝搬する超音波振動のエネルギが漸増し、また、パッドに擦りつけられるFABの面積が漸増する。その結果、接合完了後のFAB(ファーストボール部)の中央部の下方において、FABに伝搬する超音波振動のエネルギの急増によるダメージがパッドおよびパッドの下層に生じることを抑制しつつ、ファーストボール部のパッドとの接合面の周縁部までパッドに良好に接合された状態を得ることができる。
 また、(4)の発明は、前記超音波振動子に印加される駆動電流の値は、前記FABの前記パッドへの当接後、一定の変化率で前記所定値まで増加される、(3)のワイヤボンディング方法である。
 また、(5)の発明は、前記FABの前記パッドへの当接前から、前記超音波振動子に駆動電流が印加されている、(1)~(4)のいずれか一つのワイヤボンディング方法でる。
 この場合、FABがパッドに当接した瞬間から、FABとパッドとの当接部分に超音波振動が伝搬し、その当接部分がパッドに擦りつけられる。その結果、ファーストボール部のパッドとの接合面の中央部(FABとパッドとが初めて当接する部分)がパッドに良好に接合された状態を得ることができる。
<第8実施形態の開示から把握されるべき特徴>
 たとえば、第8実施形態の開示からは、下記(1)~(6)の発明を把握することができる。
 (1)の発明は、表面にパッドが設けられた半導体チップと、一端が前記パッドに接続され、少なくとも当該パッドとの接合部にZn(亜鉛)が含まれる銅ワイヤとを備えている、半導体装置である。
 銅ワイヤには、少なくとも半導体チップのパッドとの接合部(以下、この項において「パッド接合部」という。)にZnが含まれている。言い換えれば、銅ワイヤのパッド接合部がCuとZnとの合金(黄銅)からなる。そのため、パッド接合部が酸化しにくい。よって、酸化に起因するパッド接合部のパッドからの剥がれの発生を防止することができる。
 また、(2)の発明は、前記パッドは、少なくとも表層部にZnからなるZn層を有している、(1)の半導体装置である。また、(3)の発明は、前記パッドは、前記Zn層の単一層からなる、(2)の半導体装置である。また、(4)の発明は、前記パッドは、AlからなるAl層をさらに有し、前記Zn層は、前記Al層上に形成されている、(2)の半導体装置である。
 すなわち、パッドは、少なくとも表層部にZnからなるZn層を有していれば、そのZn層の単一層で構成されてもよく、AlからなるAl層とZn層との積層体であってもよい。
 ただし、パッドがAl層およびZn層からなる場合、それらが直に接触すると、AlとZnとが共晶結合する。Alの融点が660℃であり、Znの融点が419℃であるのに対し、AlとZnとが共晶結合したZn-Al合金の融点は低く、たとえば、78Zn-22Al合金の融点は275℃である。そのため、パッドがZn-Al合金を有していると、熱処理時にパッドが溶融するおそれがある。
 そこで、(5)の発明は、前記Al層と前記Zn層との間に介在され、TiからなるTi層およびTiNからなるTiN層を前記Al層側からこの順に積層した構造を有するバリア膜をさらに含む、(4)の半導体装置である。
 バリア膜が介在されることにより、Al層に含まれるAlとZn層に含まれるZnとの共晶結合を防止することができる。
 また、(6)の発明は、前記銅ワイヤの全体にZnが含まれる、(1)~(5)のいずれか一つの半導体装置である。
 すなわち、銅ワイヤは、純銅からなるワイヤであってもよいし、黄銅からなるワイヤであってもよい。銅ワイヤが黄銅からなるワイヤであれば、パッドがZn層を有していなくても、パッド接合部が黄銅からなり、パッド接続部の酸化によるパッドからの剥がれの発生を防止することができる。
<第9実施形態の開示から把握されるべき特徴>
 たとえば、第9実施形態の開示からは、下記(1)~(7)の発明を把握することができる。
 (1)の発明は、半導体チップと、前記半導体チップが接合されるダイパッドと、前記ダイパッドの周囲に配置されたリードと、金属材料からなり、前記半導体チップと前記リードとに跨って設けられ、前記半導体チップと前記リードとを電気的に接続するボンディングワイヤと、金属材料からなり、前記半導体チップと前記ダイパッドおよび前記リードとの電気的な接続に寄与しない非電気接続部材とを含む、半導体装置である。
 この半導体装置では、ダイパッドに接合された半導体チップとダイパッドの周囲に配置されたリードとの間に、金属材料からなるボンディングワイヤが架設されている。このボンディングワイヤにより、半導体チップとリードとが電気的に接続されている。また、半導体装置には、半導体チップとダイパッドおよびリードとの電気的な接続に寄与しない非電気接続部材が設けられている。非電気接続部材は、金属材料からなる。
 半導体装置の動作時において、半導体チップからの発熱は、ダイパッド、リードおよび非電気接続部材に伝達される。そして、伝達された熱は、それらを一括して封止する封止樹脂中を伝播し、その封止樹脂の表面から放出(放熱)される。そのため、非電気接続部材が設けられていることにより、非電気接続部材が設けられていない構成と比較して、封止樹脂への熱伝達効率を向上させることができ、半導体装置の放熱性の向上を図ることができる。
 また、非電気接続部材は、半導体チップとダイパッドおよびリードとの電気的な接続に寄与しない。そのため、非電気接続部材同士の接触を考慮する必要がなく、その配置に制約を受けないので、非電気接続部材を物理的に可能な限り密に配置することができる。その結果、半導体装置の放熱性のさらなる向上を図ることができる。

 また、(2)の発明は、前記非電気接続部材は、前記ダイパッドまたは前記リードのいずれか一方にその両端部が接合されたループ状の金属ワイヤを含む、(1)の半導体装置である。 非電気接続部材がループ状の金属ワイヤである場合、ワイヤボンダを用いて、非電気接続部材を形成することができる。そのため、非電気接続部材を形成するための装置の追加を回避することができる。また、金属ワイヤ同士の接触を考慮することなく、非電気接続部材を配置することができるので、ワイヤボンダを用いて形成可能な限りの小さな間隔で非電気接続部材を形成することができる。
 また、(3)の発明は、前記非電気接続部材は、前記ダイパッドまたは前記リードのいずれか一方上に配置されたスタッドバンプを含む、(1)または(2)の半導体装置である。
 非電気接続部材がスタッドバンプである場合、ワイヤボンダを用いて、非電気接続部材を形成することができる。そのため、非電気接続部材を形成するための装置の追加を回避することができる。また、スタッドバンプ同士の接触を考慮することなく、非電気接続部材を配置することができるので、ワイヤボンダを用いて形成可能な限りの小さな間隔で非電気接続部材を形成することができる。
 さらに、非電気接続部材は、ループ状の金属ワイヤとスタッドバンプとを組み合わせたものであってもよい。この場合、金属ワイヤのループ部分の隙間にスタッドバンプを配置することができるので、非電気接続部材の配置密度をさらに高くすることができ、半導体装置の放熱性のさらなる向上を図ることができる。

 また、(4)の発明は、前記スタッドバンプが、複数積み重ねて設けられている、(3)の半導体装置である。 これにより、スタッドバンプの高さを半導体装置内のデッドスペースに合わせて変更することができるので、非電気接続部材の表面積をさらに大きくすることができる。その結果、半導体装置の放熱性のさらなる向上を図ることができる。
 また、(5)の発明は、前記非電気接続部材は、銅からなる、(1)~(4)のいずれか一つの半導体装置である。銅は、安価であるため、非電気接続部材の材料コストを低減することができる。また、銅は、熱伝導率が高いので、半導体装置の放熱量を向上させることができる。

 また、(6)の発明は、前記ダイパッドおよび/または前記リードにおける前記非電気接続部材の接合部分には、銀めっきが施されている、(5)の半導体装置である。
 また、(7)の発明は、前記ボンディングワイヤは、銅からなる、(1)~(6)のいずれか一つの半導体装置である。すなわち、ボンディングワイヤは、銅からなることが好ましい。銅は、安価であるため、ボンディングワイヤの材料コストを低減することができる。また、銅は、電気伝導率が高いので、半導体チップとリードとの間での電気抵抗を低減することができる。<第10実施形態の開示から把握されるべき特徴>
 たとえば、第10実施形態の開示からは、下記(1)~(6)の発明を把握することができる。

 (1)の発明は、半導体チップと、前記半導体チップの裏面に対向して配置されるアイランドと、前記アイランドと前記半導体チップの裏面との間に介在される絶縁性の接合材と、前記アイランドの側方に、前記アイランドと離間して配置されるリードと、前記半導体チップの表面に形成されたパッドと前記リードとの間に架設され、前記パッドと前記リードとを電気的に接続する表面ワイヤと、前記半導体チップの裏面と前記アイランドとの間に架設され、前記半導体チップの裏面と前記アイランドとを電気的に接続する裏面ワイヤとを備えている、半導体装置である。 この半導体装置では、半導体チップは、その裏面が絶縁性の接合材によりアイランドに接合されている。アイランドの側方には、リードがアイランドと離間して配置される。半導体チップの表面に形成されたパッドとリードとの間には、表面ワイヤが架設されている。これにより、パッドとリードとが電気的に接続されている。
 また、半導体チップの裏面とアイランドとの間には、半導体チップとアイランドとを電気的に接続する裏面ワイヤが架設されている。これにより、接合材が絶縁性であっても、裏面ワイヤを介して、半導体チップの裏面とアイランドとを電気的に接続することができる。すなわち、はんだ以外の接合材を用いても、その接合材の電気的な特性にかかわらず、半導体チップの裏面とアイランドとの電気的な接続を達成することができる。

 また、(2)の発明は、前記裏面ワイヤは、銅からなる、(1)の半導体装置である。つまり、裏面ワイヤは、銅からなることが好ましい。銅は、ワイヤの材料として広く用いられる金と比較して安価であるため、裏面ワイヤの材料コストを低減することができる。また、銅は、電気伝導率が高いので、半導体チップとアイランドとの間での電気抵抗を低減することができる。また、銅からなる裏面ワイヤは、放熱性が良好であるため、放熱性の観点からは、銅からなる裏面ワイヤを多数設けることは有効である。
 また、(3)の発明は、前記表面ワイヤおよび前記裏面ワイヤは、同一材料からなる、(1)または(2)の半導体装置である。つまり、表面ワイヤおよび裏面ワイヤは、同一材料からなることが好ましい。表面ワイヤおよび裏面ワイヤが同一材料であれば、ワイヤボンダにセットされる材料を変更することなく、そのワイヤボンダにより、表面ワイヤおよび裏面ワイヤを形成することができる。そのため、半導体装置の製造工程を簡素化することができる。
 また、(4)の発明は、前記アイランドには、貫通孔がその厚さ方向に貫通して形成されており、前記裏面ワイヤは、前記貫通孔を通して、前記半導体チップの裏面と前記アイランドとの間に架設されている、(1)~(3)のいずれか一つの半導体装置である。 これにより、半導体チップの裏面が貫通孔から露出し、その露出した部分に裏面ワイヤが接続されることによって、半導体チップの裏面とアイランドとの電気的な接続を達成することができる。この場合、アイランドにおける半導体チップの裏面と対向する部分の面積は、必然的に、半導体チップの裏面の面積よりも小さくなり、半導体チップとアイランドとの対向部分にのみ絶縁性の接合材が介在されていればよいので、接合材の使用量を低減することができる。その結果、半導体装置の材料コストを低減することができる。
 また、(5)の発明は、前記裏面ワイヤは、複数設けられている、(1)~(4)のいずれか一つの半導体装置である。これにより、半導体チップとアイランドとの電気的な接続の確実性を向上させることができる。
 また、(6)の発明は、前記アイランドにおける前記半導体チップの裏面と対向する部分の面積は、前記半導体チップの裏面の面積よりも小さい、(1)~(5)のいずれか一つの半導体装置である。
<第11実施形態の開示から把握されるべき特徴>
 たとえば、第11実施形態の開示からは、下記(1)~(7)の発明を把握することができる。
 (1)の発明は、リードフレームと、前記リードフレームに接合された半導体チップと、前記リードフレームと前記半導体チップとの間に介在され、Bi系材料からなる接合材と、Cuからなり、前記リードフレームにおける前記半導体チップと対向する面上に設けられたスペーサとを含む、半導体装置である。
 この構成によれば、リードフレームと半導体チップとを接合する接合材が、Bi系材料からなるので、接合材の鉛フリー化を達成することができる。
 また、リードフレームと半導体チップとの間にスペーサが設けられているため、リードフレームと半導体チップとの距離を、少なくともスペーサの高さに維持することができる。したがって、スペーサの高さを適当に調節することにより、リードフレームと半導体チップとの間に、十分な厚さを有する接合材を介在させることができる。その結果、リードフレームの反りに起因する応力が接合材に発生しても、その応力を十分緩和することができる。そのため、半導体チップの反り量を低減することができる。よって、半導体チップにおけるクラックの発生を防止することができる。また、半導体チップおよびリードフレームの厚さを大きくする必要がないので、半導体装置のパッケージ本体が大型化することもない。
 さらに、スペーサがCuからなり、Cuの熱伝導率(約398W/m・K)はBiの熱伝導率(約9W/m・K)比べて非常に大きいので、リードフレームと半導体チップとの間の熱伝導性を向上させることができる。そのため、半導体チップで発生する熱を、Cuスペーサを介してリードフレームに逃がすことができる。したがって、半導体チップの放熱性を十分に確保することができる。
 また、スペーサがAu、Ag、Niなどの金属元素などからなる場合、接合材中のBiがスペーサと反応し、上記金属元素と化合物を形成したり、共晶組成を形成したりするかもしれない。そして、Biと上記金属元素との金属間化合物は、硬くて脆いため、半導体装置の温度サイクル試験(TCY試験)時に、破壊の起点になるおそれがある。また、Biと上記金属元素との共晶組成物の融点は、Bi単体の融点よりも低い。たとえば、Bi単体の融点が約271℃であるのに対し、BiとAuとの共晶組成物の融点は約241℃であり、BiとAgとの共晶組成物の融点は約262℃である。そのため、半導体装置を実装するときのリフロー(ピーク温度が約260℃)時に、接合材が再溶融するおそれがある。
 これに対し、CuはBiとほとんど反応しないので、スペーサがCuからなるこの半導体装置では、接合材の融点低下や耐温度サイクル性の低下を抑制することができる。
 また、(2)の発明は、前記リードフレームが、Cuからなる、(1)の半導体装置である。
 リードフレームの材料としては、(2)のCu以外に、たとえば、42アロイ(Fe-42%Ni)などのFe系素材が知られている。42アロイの熱膨張係数は、約4.4~7.0×10-6/℃である。42アロイからなるリードフレームでは、Cu(熱膨張係数が約16.7×10-6/℃)からなるリードフレームよりも、熱膨張量が小さくなって、それによりリードフレームの反り量を小さくできるかもしれない。しかし、42アロイを使用する場合、Cuを使用する場合よりもコストがかかり、また、放熱性が低下する。
 これに対し、上記の半導体装置では、リードフレームがCuからなる場合でも、リードフレームの反りに起因する応力を、接合材で十分緩和することができる。そのため、リードフレームの材料としてCuを問題なく使用でき、コストや放熱性を維持することができる。
 なお、リードフレームの材料として使用されるCuは、Cuを主として含有するCu系素材であり、たとえば、純度99.9999%(6N)以上、純度99.99%(4N)以上といった高純度銅、Cuと異種金属との合金(たとえば、Cu-Fe-P合金など)などを包含している。
 また、(3)の発明は、前記半導体チップが、Si基板を備え、前記Si基板が、前記スペーサに支持されている、(1)または(2)の半導体装置である。
 この構成では、Si基板がスペーサに支持されているので、Si基板とリードフレームとがスペーサを介して熱交換可能に接続される。したがって、リードフレームが熱膨張するとき、リードフレームの熱がSi基板へ伝達される。そのため、半導体装置を実装するときのリフロー時において、リードフレームから伝達される熱により、Si基板を熱膨張させることができる。その結果、リードフレームの熱膨張量とSi基板の熱膨張量との差を小さくすることができるので、Si基板の反り量を低減することができる。
 また、(4)の発明は、前記半導体チップにおける前記リードフレームとの対向面には、Cu層が形成されている、(1)~(3)のいずれか一つの半導体装置である。
 この構成では、半導体装置において、接合材はCu層に接合されることとなる。上記したように、CuはBiとほとんど反応しないので、接合材の融点低下や耐温度サイクル性の低下を抑制することができる。また、半導体チップとスペーサとが接触する場合、その接触が、Cu層とCuスペーサとの同種金属同士の接触となるので、半導体チップとスペーサとの接触による影響(たとえば、Cuスペーサの高抵抗化、Cuスペーサの侵食など)を低減することができる。
 また、(5)の発明は、前記接合材が、SnまたはZnを含有している、(1)~(4)のいずれか一つの半導体装置である。
 この構成では、接合材が、SnまたはZnを含有しているので、リードフレームおよび半導体チップに対する接合材の濡れ性を向上させることができる。
 たとえば、上記のように、半導体チップにおけるリードフレームとの対向面にCu層が形成されている場合、接合材におけるCu層との界面付近に、Cu-Sn合金やCu-Zn合金からなる部分を形成することができる。そのため、当該合金部分によって、半導体チップと接合材との接合強度を向上させることができる。
 また、Snの熱伝導率は約73W/m・Kであり、Znの熱伝導率は約120W/m・Kであり、Biの熱伝導率(約9W/m・K)に比べて高い。そのため、接合材がBiのみからなる場合に比べて、接合材の熱伝導率を向上させることができる。その結果、半導体チップの放熱性を一層向上させることができる。
 また、(6)の発明は、前記スペーサが、ワイヤボンディング法により形成されている、(1)~(5)のいずれか一つの半導体装置である。
 この構成では、リードフレーム上へのスペーサの形成に際して、従来から実績のあるワイヤボンディング法が利用される。そのため、スペーサを簡単に形成することができる。ワイヤボンディング方により形成されるスペーサは、たとえば、スタッドバンプ、ワイヤリングなどである。
 また、(7)の発明は、前記スペーサが、3つ以上設けられている、(1)~(6)のいずれか一つの半導体装置である。
 この構成では、スペーサが3つ以上設けられているので、半導体チップを少なくとも3点で支持することができる。これにより、リードフレームの表面に対して傾かないように、半導体チップをスペーサ上で安定させることができる。そのため、リードフレームと半導体チップとの距離をほぼ均等な大きさにすることができる。その結果、リードフレームと半導体チップとの対向方向(縦方向)における接合材の線膨張係数が均一になるため、接合材における応力の偏りを抑制することができ、応力を全体的に緩和することができる。また、半導体チップで発生する熱を、3つ以上のCuスペーサを利用して放散できるので、半導体チップの放熱性を一層向上させることができる。
<第12実施形態の開示から把握されるべき特徴>
 たとえば、第12実施形態の開示からは、下記(1)~(7)の発明を把握することができる。
 (1)の発明は、キャピラリに保持された銅ワイヤの先端にFABを形成する工程と、前記キャピラリを半導体チップの表面に形成されたパッドに接近させて、前記FABを前記パッドに当接させる工程と、前記FABの前記パッドへの当接後、前記キャピラリにより前記FABに相対的に大きい初期荷重を加え、前記FABの前記パッドへの当接から所定時間の経過後、前記キャピラリにより前記FABに相対的に小さな荷重を加える工程と、前記FABの前記パッドへの当接前から、前記キャピラリに設けられた超音波振動子に駆動電流を印加し、前記FABの前記パッドへの当接後、前記超音波振動子に印加される駆動電流の値を所定値まで漸増させる工程とを含む、ワイヤボンディング方法である。
 このワイヤボンディング方法では、銅ワイヤの先端に形成されたFABがパッドに当接した後、キャピラリによりFABに相対的に大きい初期荷重が加えられる。これにより、Auよりも硬い金属であるCuからなるFABが良好に変形するので、FABに加えられる初期荷重をFABの変形により適度に減衰しつつFABとパッドとの接合に寄与させることができる。
 また、FABのパッドへの当接前からキャピラリに設けられた超音波振動子が発振しているので、FABがパッドに当接した瞬間から、FABとパッドとの当接部分に超音波振動が伝搬し、その当接部分がパッドに擦りつけられる。その結果、接合完了後のFAB(ファーストボール部)のパッドとの接合面の中央部(FABとパッドとが初めて当接する部分)がパッドに良好に接合された状態を得ることができる。
 FABのパッドへの当接後は、超音波振動子に印加される駆動電流の値が漸増される。その一方で、FABが押し潰されるように変形し、FABとパッドとの当接部分の面積が漸増する。これにより、超音波振動子からFABに伝搬する超音波振動のエネルギが漸増し、また、パッドに擦りつけられるFABの面積が漸増する。その結果、ファーストボール部の中央部の下方において、FABに伝搬する超音波振動のエネルギの急増によるクラックなどのダメージがパッドおよびパッドの下層に生じることを抑制しつつ、ファーストボール部のパッドとの接合面の周縁部までパッドに良好に接合された状態を得ることができる。
 CuからなるFABがパッドに当接してから所定時間が経過すると、FABがパッドに押しつけられることによるFABの変形が終了する。すなわち、CuからなるFABがパッドに当接されてから所定時間が経過すると、ファーストボール部の形状が完成する。そのため、それ以後にFABに大きい荷重が加えられ続けると、FABとパッドとの当接部分に超音波振動が良好に伝搬しないので、FABがパッドに当接されてから所定時間の経過後は、FABに加えられる荷重が下げられる。これにより、超音波振動をFAB(ファーストボール部)とパッドとの当接部分に良好に伝搬させることができる。
 よって、(1)の発明に係るワイヤボンディング方法によれば、パッドおよびパッドの下層にダメージが生じるのを防止しながら、超音波振動により、パッドに対する銅ワイヤの良好な接合、つまりファーストボール部のパッドとの接合面の全域がパッドと良好に接合された状態を得ることができる。

 また、(2)の発明は、前記超音波振動子に印加される駆動電流の値は、前記FABの前記パッドへの当接後、一定の変化率で前記所定値まで増加される、(1)のワイヤボンディング方法である。また、(3)の発明は、前記変化率は、21mA/msec以下である、(2)のワイヤボンディング方法である。 すなわち、超音波振動子に印加される駆動電流の値は、FABのパッドへの当接後、一定の変化率で所定値まで増加されてもよい。この場合、変化率は、21mA/msec以下であることが好ましい。変化率が21mA/msec以下であれば、FABに伝搬する超音波振動のエネルギの急増によるパッドおよびパッドの下層におけるダメージの発生を効果的に防止することができる。
 なお、パッドに対するFABの接合の手法として、FABがパッドに当接してから、FABに一定の荷重を加え続けるとともに、超音波振動子に一定の駆動電流を印加し続けることが考えられる。しかし、この手法では、FABに加えられる荷重の大きさおよび超音波振動子に印加される駆動電流の値をどのように設定しても、FABがパッドに十分に接合されないか、または、パッドの材料がFAB(ファーストボール部)の側方に薄い鍔状に大きくはみ出す、いわゆるスプラッシュを生じる。
 (1)の発明に係るワイヤボンディング方法では、FABのパッドへの当接前から超音波振動子に印加される駆動電流の値、および初期荷重の大きさを適切に設定することにより、そのスプラッシュの発生を防止することができる。

 また、(4)の発明は、前記FABの前記パッドへの当接前から前記超音波振動子に印加される前記駆動電流の値は、30mA未満である、(1)~(3)のいずれか一つのワイヤボンディング方法である。 すなわち、FABのパッドへの当接前から超音波振動子に印加される駆動電流の値は、30mA未満であることが好ましい。これにより、FABのパッドへの当接直後にFABに伝搬する超音波振動のエネルギが過大となることを防止できる。その結果、スプラッシュの発生、ならびにファーストボール部の中央部の下方でのパッドおよびパッドの下層のダメージの発生を良好に防止することができる。

 また、(5)の発明は、前記初期荷重の大きさは、前記パッドに対する接合完了後の前記FABの狙い接合面積に一定の係数を乗じた値に基づいて設定される、(1)~(4)のいずれか一つのワイヤボンディング方法である。 銅ワイヤの線径にかかわらず、初期荷重とパッドに対するファーストボール部の接合面積(ファーストボール部とパッドとの接合面積)との間にはほぼ比例関係があるので、初期荷重の大きさは、パッドに対するファーストボール部の狙い接合面積に一定の係数を乗じた値に基づいて設定されることが好ましい。これにより、銅ワイヤの線径にかかわらず、初期荷重の大きさを適切に設定することができる。その結果、スプラッシュの発生、ならびにファーストボール部の中央部の下方でのパッドおよびパッドの下層のダメージの発生を良好に防止しつつ、FABの良好な変形を達成することができ、ファーストボール部のパッドとの接合面の中央部がパッドに良好に接合された状態を得ることができる。
 FABの変形は、初期荷重の大きさならびにファーストボール部の狙い直径および厚さにかかわらず、FABがパッドに当接してから2msec未満では完了しない。一方、FABがパッドに当接してから4msecを超えると、FABの変形が確実に完了しており、それ以後に相対的に大きい荷重をFABに加え続けても無意味である。そのため、FABに初期荷重が加えられる期間は、FABがパッドに当接してから2msec以上4sec以下の範囲内で設定されることが好ましい。初期荷重として通常使用される荷重の大きさでは、3msecでFABの変形が完了するので、FABがパッドに当接されてから3msecが経過した時点で、FABに加えられる荷重が下げられることがさらに好ましい。
 また、(6)の発明は、前記所定時間に前記超音波振動子に印加される駆動電流の積分値は、165mA・msec未満である、(1)~(5)のいずれか一つのワイヤボンディング方法である。これにより、FABがパッドに当接してからの所定時間内にFABに適切なエネルギ量の超音波振動が伝搬されるので、ファーストボール部の中央部の下方において、パッドおよびパッドの下層にダメージ生じることを防止しつつ、ファーストボール部のパッドとの接合面の周縁部までパッドに良好に接合された状態を得ることができる。
 また、(7)の発明は、前記所定値を接合完了後の前記FABの狙い接合面積で除した値が0.0197mA/μm以下である、(1)~(6)のいずれか一つのワイヤボンディング方法である。そのように設定されていれば、FABの変形終了後にFABに伝搬する超音波振動のエネルギが過大となることを防止でき、ファーストボール部の周縁部の下方において、パッドおよびパッドの下層にダメージが生じるのを良好に防止することができる。
<第13実施形態の開示から把握されるべき特徴>
 たとえば、第13実施形態の開示からは、下記(1)~(6)の発明を把握することができる。
 (1)の発明は、キャピラリに保持された銅ワイヤの先端にFABを形成する工程と、前記キャピラリを半導体チップの表面に形成されたパッドに接近させて、前記FABを前記パッドに当接させる工程と、前記FABの前記パッドへの当接後、前記キャピラリにより前記FABに相対的に大きい初期荷重を加え、前記FABの前記パッドへの当接から所定時間の経過後、前記キャピラリにより前記FABに相対的に小さな荷重を加える工程と、前記キャピラリに設けられた超音波振動子に駆動電流を印加する工程とを含む、ワイヤボンディング方法である。
 このワイヤボンディング方法では、銅ワイヤの先端に形成されたFABがパッドに当接した後、キャピラリによりFABに相対的に大きい初期荷重が加えられる。これにより、Auよりも硬い金属であるCuからなるFABが良好に変形するので、FABに加えられる初期荷重をFABの変形により適度に減衰しつつFABとパッドとの接合に寄与させることができる。
 また、キャピラリに設けられた超音波振動子に駆動電流が印加されるので、超音波振動子からFABに超音波振動が伝搬し、その超音波振動によりFABがパッドに擦りつけられる。超音波振動子に印加される駆動電流は、FABのパッドへの当接からの所定時間における駆動電流の積分値が162mA・msec未満となるように制御される。これにより、FABがパッドに当接してからの所定時間内にFABに適切なエネルギ量の超音波振動が伝搬される。その結果、超音波振動の過剰なエネルギによるパッドおよびパッドの下層のクラックなどのダメージの発生を防止することができながら、超音波振動によりFABとパッドとの良好に接合することができる。
 CuからなるFABがパッドに当接されてから所定時間が経過すると、FABがパッドに押しつけられることによるFABの変形が終了する。すなわち、CuからなるFABがパッドに当接されてから所定時間が経過すると、接合完了後のFAB(ファーストボール部)の形状が完成する。そのため、それ以後にFABに大きい荷重が加えられ続けると、FABとパッドとの当接部分に超音波振動が良好に伝搬しないので、FABがパッドに当接されてから所定時間の経過後は、FABに加えられる荷重が下げられる。これにより、超音波振動をFAB(ファーストボール部)とパッドとの当接部分に良好に伝搬させることができる。
 よって、(1)のワイヤボンディング方法によれば、パッドおよびパッドの下層にダメージが生じるのを防止しながら、超音波振動により、パッドに対する銅ワイヤの良好な接合を得ることができる。
 また、(2)の発明は、前記超音波振動子に印加される駆動電流の値は、前記FABの前記パッドへの当接後、所定値まで漸増される、(1)のワイヤボンディング方法である。すなわち、FABのパッドへの当接後は、超音波振動子に印加される駆動電流の値が漸増されることが好ましい。その一方で、FABに初期荷重が加えられることにより、FABが押し潰されるように変形し、FABとパッドとの当接部分の面積が漸増する。これにより、超音波振動子からFABに伝搬する超音波振動のエネルギが漸増し、また、パッドに擦りつけられるFABの面積が漸増する。その結果、ファーストボール部の中央部の下方において、FABに伝搬する超音波振動のエネルギの急増によるダメージがパッドおよびパッドの下層に生じることを抑制しつつ、ファーストボール部のパッドとの接合面の周縁部までパッドに良好に接合された状態を得ることができる。
 また、(3)の発明は、前記超音波振動子に印加される駆動電流の値は、前記FABの前記パッドへの当接後、一定の変化率で前記所定値まで増加される、(2)のワイヤボンディング方法である。すなわち、超音波振動子に印加される駆動電流の値は、FABのパッドへの当接後、一定の変化率で所定値まで増加されてもよい。
 また、(4)の発明は、前記FABの前記パッドへの当接前から、前記超音波振動子に駆動電流が印加されている、(1)~(3)のいずれか一つのワイヤボンディング方法である。この場合、FABがパッドに当接した瞬間から、FABとパッドとの当接部分に超音波振動が伝搬し、その当接部分がパッドに擦りつけられる。その結果、ファーストボール部のパッドとの接合面の中央部(FABとパッドとが初めて当接する部分)がパッドに良好に接合された状態を得ることができる。
 なお、パッドに対するFABの接合の手法として、FABがパッドに当接されてから、FABに一定の荷重を加え続けるとともに、超音波振動子に一定の駆動電流を印加し続けることが考えられる。しかし、この手法では、FABに加えられる荷重の大きさおよび超音波振動子に印加される駆動電流の値をどのように設定しても、FABがパッドに十分に接合されないか、または、パッドの材料がFAB(ファーストボール部)の側方に薄い鍔状に大きくはみ出す、いわゆるスプラッシュを生じる。
 (1)のワイヤボンディング方法では、FABのパッドへの当接前から超音波振動子に印加される駆動電流の値、および初期荷重の大きさを適切に設定することにより、そのスプラッシュの発生を防止することができる。
 また、(5)の発明は、前記FABの前記パッドへの当接前から前記超音波振動子に印加される前記駆動電流の値は、30mA未満である、(4)のワイヤボンディング方法である。これにより、FABのパッドへの当接直後にFABに伝搬する超音波振動のエネルギが過大となることを防止できる。その結果、スプラッシュの発生、ならびにファーストボール部の中央部の下方でのパッドおよびパッドの下層のダメージの発生を良好に防止することができる。
 また、(6)の発明は、前記初期荷重の大きさは、前記パッドに対する接合完了後の前記FABの狙い接合面積に一定の係数を乗じた値に基づいて設定される、(1)~(5)のいずれか一つのワイヤボンディング方法である。これにより、ファーストボール部の狙い接合面積に応じて、初期荷重の大きさを適切に設定することができる。その結果、スプラッシュの発生、ならびにファーストボール部の中央部の下方でのパッドおよびパッドの下層のダメージの発生を良好に防止しつつ、FABの良好な変形を達成することができる。
<第14実施形態の開示から把握されるべき特徴>
 たとえば、第14実施形態の開示からは、下記(1)~(6)の発明を把握することができる。
 (1)の発明は、キャピラリに保持された銅ワイヤの先端にFAB(Free Air Ball)を形成する工程と、前記キャピラリを半導体チップの表面に形成されたパッドに接近させて、前記FABを前記パッドに当接させる工程と、前記FABの前記パッドへの当接後、前記キャピラリにより前記FABに荷重を加える工程と、前記FABに荷重を加える工程と少なくとも一部が重複して、前記キャピラリに設けられた超音波振動子に駆動電流を印加する工程とを含む、ワイヤボンディング方法である。
 このワイヤボンディング方法では、銅ワイヤの先端に形成されたFABがパッドに当接した後、キャピラリによりFABに荷重が加えられる。また、FABに荷重が加えられている期間と一部重複して、キャピラリに設けられた超音波振動子に駆動電流が印加される。そのため、荷重によりFABが変形しつつ、超音波振動子から伝搬する超音波振動によりFABがパッドに擦りつけられる。
 そして、FABのパッドへの当接から所定時間が経過した後に超音波振動子に印加される駆動電流の値は、その値をパッドへの接合完了後のFAB(ファーストボール部)の狙い接合面積で除した値が0.0197mA/μm以下となるように設定されている。これにより、FABがパッドに当接してからの所定時間後に過剰なエネルギ量の超音波振動がFABに付与されることを防止できる。
 よって、超音波振動の過剰なエネルギによるパッドおよびパッドの下層のクラックなどのダメージの発生を防止することができながら、パッドに対する銅ワイヤ(FAB)の良好な接合を得ることができる。
 荷重によるFABの変形は、FABがパッドに当接してからしばらくすると終了する。すなわち、FABがパッドに当接してからしばらくすると、ファーストボール部の形状が完成する。FABの変形が終了すると、FABに付与される超音波振動がほぼ減衰せずにFABとパッドとの接合部分に伝搬される。そのため、FABの変形の終了後に過剰なエネルギ量の超音波振動がFABに付与されると、ファーストボール部の周縁部の下方において、パッドまたはパッドの下層にクラックなどのダメージを生じるおそれがある。
 そこで、(2)の発明は、前記所定時間は、前記FABの前記パッドへの当接から前記FABの変形がほぼ終了するまでの時間である、(1)のワイヤボンディング方法である。これにより、ファーストボール部の周縁部の下方におけるパッドおよびパッドの下層のダメージの発生を防止することができる。
 また、ファーストボール部の形状が完成した後に、ファーストボール部に大きい荷重が加えられ続けると、FABとパッドとの当接部分に超音波振動が良好に伝搬しない。

 そこで、(3)の発明は、前記FABに荷重を加える工程では、前記FABの前記パッドへの当接後、前記キャピラリにより前記FABに相対的に大きい初期荷重が加えられ、前記FABの前記パッドへの当接から前記所定時間の経過後、前記キャピラリにより前記FABに相対的に小さい荷重が加えられる、(2)のワイヤボンディング方法である。 FABのパッドへの当接後、FABに相対的に大きい初期荷重が加えられることにより、Auよりも硬い金属であるCuからなるFABを良好に変形させることができる。そして、FABのパッドへの当接から所定時間が経過すると、FABに加えられる荷重が下げられるので、超音波振動をFAB(ファーストボール部)とパッドとの当接部分に良好に伝搬させることができる。
 また、(4)の発明は、前記初期荷重の大きさは、前記パッドに対する接合完了後の前記FABの狙い接合面積に一定の係数を乗じた値に基づいて設定される、(3)のワイヤボンディング方法である。これにより、ファーストボール部の狙い接合面積に応じて、初期荷重の大きさを適切に設定することができる。その結果、ファーストボール部の中央部の下方でのパッドおよびパッドの下層のダメージの発生を良好に防止しつつ、FABの良好な変形を達成することができる。
 また、(5)の発明は、前記超音波振動子に印加される駆動電流の値は、前記FABの前記パッドへの当接後、所定値まで漸増される、(1)~(4)のいずれか一つのワイヤボンディング方法である。その一方で、FABに荷重が加えられることにより、FABが押し潰されるように変形し、FABとパッドとの当接部分の面積が漸増する。これにより、超音波振動子からFABに伝搬する超音波振動のエネルギが漸増し、また、パッドに擦りつけられるFABの面積が漸増する。その結果、ファーストボール部の中央部の下方において、FABに伝搬する超音波振動のエネルギの急増によるダメージがパッドおよびパッドの下層に生じることを抑制しつつ、ファーストボール部のパッドとの接合面の周縁部までパッドに良好に接合された状態を得ることができる。
 また、(6)の発明は、前記超音波振動子に印加される駆動電流の値は、前記FABの前記パッドへの当接後、一定の変化率で前記所定値まで増加される、(5)のワイヤボンディング方法である。
<第15実施形態の開示から把握されるべき特徴>
 たとえば、第15実施形態の開示からは、下記(1)~(3)の発明を把握することができる。
 (1)の発明は、キャピラリに保持された銅ワイヤの先端にFAB(Free Air Ball)を形成する工程と、前記キャピラリを半導体チップの表面に形成されたパッドに接近させて、前記FABを前記パッドに当接させる工程と、前記FABの前記パッドへの当接後、前記キャピラリにより前記FABに荷重を加える工程と、前記FABに荷重が加えられることによる前記FABの変形の終了後に、前記キャピラリに設けられた超音波振動子に駆動電流を印加する工程とを含む、ワイヤボンディング方法である。
 このワイヤボンディング方法では、銅ワイヤの先端に形成されたFABがパッドに当接した後、キャピラリによりFABに荷重が加えられる。これにより、パッドに当接したFABが変形する。
 このFABの変形中に過剰な超音波振動がFABに付与されると、FABとパッドとの当接部分(接合完了後のFAB(ファーストボール部)の中央部)の下方において、FABに付与される超音波振動のエネルギによるクラックなどのダメージがパッドおよび/またはパッドの下層に生じるおそれがある。
 そこで、FABの変形の終了後に、キャピラリに設けられた超音波振動子に駆動電流が印加される。これにより、変形中のFABに超音波振動が付与されないので、ファーストボール部の中央部の下方でのパッドおよびパッドの下層のダメージの発生を防止することができる。そして、変形終了後のFABに超音波振動が付与されることにより、FABをパッドに擦りつけることができるので、FABとパッドとの良好な接合を達成することができる。
 よって、ファーストボール部の中央部の下方でのパッドおよびパッドの下層のクラックなどのダメージの発生を防止することができながら、パッドに対する銅ワイヤ(FAB)の良好な接合を得ることができる。
 Auよりも硬い金属であるCuからなるFABを良好に変形させるためには、FABにある程度の大きさの荷重が加えられなければならない。しかし、FABの変形が終了した後に、ファーストボール部に大きい荷重が加えられ続けると、FABとパッドとの当接部分に超音波振動が良好に伝搬しない。

 そこで、(2)の発明は、前記FABに荷重を加える工程では、前記FABの前記パッドへの当接後、前記キャピラリにより前記FABに相対的に大きい初期荷重が加えられ、前記FABの前記パッドへの当接から前記所定時間の経過後、前記キャピラリにより前記FABに相対的に小さい荷重が加えられる、(1)のワイヤボンディング方法である。 FABのパッドへの当接後、FABに相対的に大きい初期荷重が加えられることにより、Auよりも硬い金属であるCuからなるFABを良好に変形させることができる。そして、FABのパッドへの当接から所定時間が経過すると、FABに加えられる荷重が下げられるので、超音波振動をFAB(ファーストボール部)とパッドとの当接部分に良好に伝搬させることができる。

 また、(3)の発明は、前記初期荷重の大きさは、前記パッドに対する接合完了後の前記FABの狙い接合面積に一定の係数を乗じた値に基づいて設定される、(2)のワイヤボンディング方法である。 これにより、ファーストボール部の狙い接合面積に応じて、初期荷重の大きさを適切に設定することができる。その結果、ファーストボール部の中央部の下方でのパッドおよびパッドの下層のダメージの発生を良好に防止しつつ、FABの良好な変形を達成することができる。
<第16実施形態の開示から把握されるべき特徴>
 たとえば、第16実施形態の開示からは、下記(1)~(5)の発明を把握することができる。
 (1)の発明は、半導体基板上に形成された層間絶縁膜と、銅からなり、前記層間絶縁膜上に形成された最上層配線と、前記最上層配線上に形成され、前記最上層配線の表面を電極パッドとして選択的に露出させるパッド開口を有するパッシベーション膜と、銅からなり、前記電極パッドに直接接合されるボンディングワイヤとを含む、半導体装置である。
 この構成によれば、最上層配線がCu(銅)からなるので、最上層配線としてAl(アルミニウム)配線が採用される場合よりも、配線抵抗を低減することができる。
 また、電極パッドとして露出する最上層配線(Cu配線)にCuからなるボンディングワイヤ(Cuワイヤ)が接合されるため、電極パッドとボンディングワイヤとの接続を同種金属同士の接合(Cu-Cu接合)とすることができる。そのため、この半導体装置が高温環境下に放置されても、電極パッドとボンディングワイヤとの間でこれらの成分(すなわち、Cu)が相互に拡散することがなく、電極パッドとボンディングワイヤとの接合を維持することができる。よって、高温放置性および接続信頼性に優れる半導体装置を提供することができる。
 また、この発明では、Cuワイヤの超音波接合に起因して電極パッドやその直下にある層間絶縁膜に応力がかかっても、その応力をCuパッドで緩和することができる。たとえば、配線がめっき法により形成される場合には、Alよりもめっき厚を大きくしやすいCuの特性を考慮して、Cu配線(Cuパッド)のめっき厚を大きくすることにより、Cuパッドの直下にある層間絶縁膜にかかる応力を一層低減することができる。これにより、Cuパッドの直下にある層間絶縁膜でのクラックの発生を抑制することができる。

 また、(2)の発明は、前記ボンディングワイヤが、前記電極パッドに対して直接スティッチボンディングされている、(1)の半導体装置である。 すなわち、(1)の半導体装置では、前記電極パッドに対して、ボンディングワイヤが直接スティッチボンディングされていてもよい。ボンディングワイヤが電極パッドにスティッチボンディングされるいわゆる逆打ちボンディングの態様では、通常、ボンディングワイヤが電極パッドにボールボンディングされる態様とは異なり、ボンディングワイヤ(ワイヤ本体)は、スタッドバンプを介して電極パッドに接合される。そのため、半導体基板の表面に対するワイヤの高さが、ボールボンディングと同じになる。その結果、ボンディングワイヤが垂れても、その垂れた部分が半導体基板のエッジに接触してエッジショートが発生するおそれがない。
 しかし、Alよりもめっき厚を大きくしやすいCuの特性を考慮して、Cuパッドをめっき法により厚くすれば、Cuパッドに対するボンディングワイヤの接合位置(スティッチボンディング位置)を、半導体基板の表面に対して十分嵩上げすることができる。これにより、あたかもスタッドバンプがあるように半導体基板の表面に対するCuワイヤの高さを十分に高くすることができるので、ワイヤ本体を電極パッドに直接スティッチボンディングしても、ワイヤの垂れた部分が半導体基板のエッジに達することがない。すなわち、ボンディングワイヤと半導体基板との接触を防止できるので、エッジショートを防止することができる。
 すなわち、電極パッドにスティッチボンディングする場合、キャピラリ荷重および超音波の強さを、通常、ボールボンディング(1stボンディング)の2~3倍で印加する必要があるが、電極パッドがCuパッドであれば、電極パッドの印加部にかかるダメージに耐えることができる。また、構造上のメリットとして、エッジショートを避けつつ、ボンディングワイヤの低ループが可能となるので、装置の小型化を図ることができる。さらに、Cuパッドに対してボールボンディングするよりも、接合に要する時間を大幅に短縮することができる。

 また、(3)の発明は、前記ボンディングワイヤが、スタッドバンプにより前記電極パッドに接合されている、(1)の半導体装置である。 すなわち、(1)の半導体装置では、前記ボンディングワイヤが、スタッドバンプにより電極パッドに接合されていてもよい。この態様では、Cuパッドにスタッドバンプを形成するにあたって、スタッドバンプを形成するためのボールに強い超音波を印加しても、Alパッドが採用される場合とは異なり、電極パッドがめくれ上がるスプラッシュがほとんど生じない。
 また、(4)の発明は、前記電極パッドの厚さが、10μm以上である、(1)~(3)のいずれか一つの半導体装置であり、(5)の発明は、前記電極パッドの厚さが、10μm~15μmである、(1)~(4)のいずれか一つの半導体装置である。
<第17実施形態の開示から把握されるべき特徴>
 たとえば、第17実施形態の開示からは、下記(1)~(4)の発明を把握することができる。
 (1)の発明は、半導体チップと、アルミニウムを含む金属材料からなり、前記半導体チップの表面に形成された電極パッドと、銅からなり、前記電極パッドに接続されたボンディングワイヤと、前記半導体チップおよび前記ボンディングワイヤを封止する樹脂パッケージとを含み、前記樹脂パッケージのpHが4.5を超えている、半導体装置である。
 本発明者らは、上記第17の目的を達するために、パッド-ワイヤ間における電気的オープンの要因について、鋭意検討したところ、要因は樹脂パッケージのpHであることを見出した。
 具体的には、パッケージ内部に水分が浸入すると、その水分により銅が酸化し、ワイヤ表面が酸化第一銅(CuO)および酸化第二銅(CuO)からなる皮膜で被覆される。このような表面皮膜は、樹脂パッケージのpHが比較的低い(たとえば、pH=4.2~4.5)低pH環境下では、銅の酸化が促進され、酸化第二銅の体積割合が増加する。酸化第二銅の体積割合が増加すると、銅ワイヤと樹脂パッケージとが剥離する場合がある。そして、銅ワイヤと樹脂パッケージとの剥離により生じる隙間が水分の移動経路となるため、電極パッドと銅ワイヤとの接合界面に水分が入り込みやすくなる。そのため、HAST試験中などにおいて、当該接合界面に入り込んだ水分によりアルミニウムパッド(電極パッド)の腐食が進行し、電気的オープンが生じる。
 これに対し、(1)の半導体装置によれば、樹脂パッケージのpHが4.5を超えているため、ボンディングワイヤが低pH環境(たとえば、pHが4.5以下の環境)よりも高いpH環境下に置かれる。
 そのため、酸化第二銅の形成を抑制することができるので、酸化第二銅の体積増加を抑制することができる。その結果、銅ワイヤと樹脂パッケージとの間における剥離の発生を抑制することができる。
 したがって、PCT(Pressure Cooker Test)やHAST(Highly Accelerated temperature and humidity Stress Test)など試験など、パッケージ内部に水分が浸入しやすい状況に半導体装置が置かれても、銅ワイヤと樹脂パッケージとの間に水分の移動経路がないため、電極パッドと銅ワイヤとの接合界面への水分の浸入を抑制することができる。そのため、当該接合界面と水分との接触を抑制することができる。その結果、電極パッド(アルミニウムパッド)の腐食の進行を抑制することができるので、パッド-ワイヤ間での電気的オープンを抑制することができる。よって、半導体装置の接続信頼性を向上させることができる。

 また、(2)の発明は、前記樹脂パッケージのpHが、4.5を超えて7.0未満である、(1)の半導体装置である。また、(3)の発明は、前記樹脂パッケージのpHが、6.0以上7.0未満である、(1)または(2)の半導体装置である。
 つまり、前記樹脂パッケージのpHは、(2)の半導体装置のように4.5を超えて7.0未満であることが好ましく、(3)の半導体装置のように6.0以上7.0未満であることがさらに好ましい。樹脂パッケージのpHが上記このような範囲であれば、銅ワイヤと樹脂パッケージとの間における剥離の発生を一層抑制することができる。 また、(4)の発明は、前記半導体チップが搭載されるダイパッドと、前記ダイパッドの周囲に配置された複数の電極リードとを有するリードフレームを含み、前記リードフレームが、Cuを主として含有するCu系素材からなる、(1)~(3)のいずれか一つの半導体装置である。
 この構成では、電極リードとボンディングワイヤとの接合が同種金属同士の接合(Cu-Cu接合)となるため、電極リードとボンディングワイヤとの界面において酸化第二銅(CuO)の形成を抑制することができる。そのため、酸化第二銅の体積増加を抑制することができる。その結果、ボンディングワイヤと樹脂パッケージとの接合界面における剥離の発生を抑制することができる。
<第18実施形態の開示から把握されるべき特徴>
 たとえば、第18実施形態の開示からは、下記(1)~(5)の発明を把握することができる。
 (1)の発明は、Alを含有する材料からなる第1部材と、Cuからなり、前記第1部材と接合された第2部材と、前記第1部材および前記第2部材を封止する樹脂パッケージとを備えている、半導体装置であって、樹脂パッケージの材料に、Cl(塩素イオン)を捕獲する性質を有するイオン捕獲成分が含有されている。
 そのため、第1部材と第2部材との接合部分において、AlCu合金(CuAl)とClとの反応を抑制することができ、その反応生成物であるAl(アルミナ)の生成を防止することができる。その結果、第1部分と第2部分とがAlにより絶縁分離されることを防止できる。すなわち、第1部材と第2部材との間での導通不良の発生を防止することができる。
 また、(2)の発明は、半導体チップをさらに含み、前記第1部材は、前記半導体チップの表面に設けられたパッドであり、前記第2部材は、前記パッドに一端部が接合されるワイヤである、(1)の半導体装置である。また、(3)の発明は、半導体チップをさらに含み、前記第2部材は、前記半導体チップの表面に設けられたパッドであり、前記第1部材は、前記パッドに一端部が接合されるワイヤである、(1)の半導体装置である。さらに、(4)の発明は、半導体チップをさらに含み、前記第2部材は、前記半導体チップの周囲に設けられるフレームであり、前記第1部材は、前記フレームに一端部が接合されるワイヤである、(1)の半導体装置である。
 すなわち、第1部材は、半導体チップの表面に設けられたパッドであり、第2部材は、パッドに一端部が接合されるワイヤであってもよい。
 また、第1部材は、ワイヤであり、第2部材は、半導体チップの表面に設けられ、ワイヤの一端部が接合されるパッドであってもよい。
 さらにまた、第1部材は、ワイヤであり、第2部材は、半導体チップの周囲に設けられ、ワイヤの一端部が接合されるフレームであってもよい。フレームは、半導体チップの裏面が接合されるダイパッドであってもよいし、半導体チップの周囲に配置されるリードであってもよい。
 また、(5)の発明は、前記イオン捕獲成分は、水酸基を有している、(1)~(4)のいずれか一つの半導体装置である。
 すなわち、イオン捕獲成分は、水酸基を有していることが好ましい。この場合、水酸基とClとの陰イオン交換反応により、イオン捕獲成分がClを良好に捕獲することができる。
<第19および第20実施形態の開示から把握されるべき特徴>
 たとえば、第19および第20実施形態の開示からは、下記(1)~(10)の発明を把握することができる。
 (1)の発明は、アルミニウムを含有する材料からなる第1部材と、銅からなり、前記第1部材と接合された第2部材と、前記第1部材および前記第2部材を封止する樹脂パッケージとを含み、前記樹脂パッケージの材料に、塩素イオンを捕獲する性質を有するイオン捕獲成分が含有されており、前記樹脂パッケージのpHが4.5を超えている、半導体装置である。
 また、(2)の発明は、半導体チップをさらに含み、前記第1部材は、前記半導体チップの表面に設けられたパッドであり、前記第2部材は、前記パッドに一端部が接合されるワイヤである、(1)の半導体装置である。
 また、(3)の発明は、半導体チップをさらに含み、前記第2部材は、前記半導体チップの表面に設けられたパッドであり、前記第1部材は、前記パッドに一端部が接合されるワイヤである、(1)の半導体装置である。
 また、(4)の発明は、半導体チップをさらに含み、前記第2部材は、前記半導体チップの周囲に設けられるフレームであり、前記第1部材は、前記フレームに一端部が接合されるワイヤである、(1)の半導体装置である。
 また、(5)の発明は、前記半導体チップは、その上に形成された電極パッドを含み、前記ワイヤは、線状に延びる本体部と、前記本体部の一端に形成され、前記電極パッドに接合された接合部とを有しており、前記ワイヤの前記本体部の線径の3乗に対する前記接合部の体積の比が、1.8~5.6である、(4)の半導体装置である。
 また、(6)の発明は、前記半導体チップは、半導体基板と、前記半導体基板上に形成された配線と、前記配線を被覆する絶縁層と、前記絶縁層上に形成されたバリア層と、前記バリア層上において、前記配線の一部と対向する位置に形成され、前記ワイヤが接合された電極パッドとを含み、平面視において、前記ワイヤと前記電極パッドとの接合領域に重なる前記配線の面積が、前記接合領域の面積の26.8%以下である、(4)の半導体装置である。
 また、(7)の発明は、前記フレームは、前記半導体チップを支持するダイパッドを含み、前記ダイパッドと前記半導体チップとの間には、Bi系材料からなる接合材が介在されており、前記ダイパッドにおける前記半導体チップと対向する面上には、Cuからなるスペーサが設けられている、(4)の半導体装置である。
 また、(8)の発明は、半導体チップと、前記半導体チップ上に形成された電極パッドと、銅からなり、線状に延びる本体部と、前記本体部の一端に形成され、前記電極パッドに接合された接合部とを有するボンディングワイヤと、前記半導体チップおよび前記ボンディングワイヤを封止する樹脂パッケージとを含み、前記樹脂パッケージの材料に、塩素イオンを捕獲する性質を有するイオン捕獲成分が含有されており、前記ボンディングワイヤの前記本体部の線径の3乗に対する前記接合部の体積の比が、1.8~5.6である、半導体装置である。

 また、(9)の発明は、半導体基板と、前記半導体基板上に形成された配線と、前記配線を被覆する絶縁層と、前記絶縁層上に形成されたバリア層と、前記バリア層上において、前記配線の一部と対向する位置に形成された電極パッドと、銅からなり、前記電極パッドに接合されたボンディングワイヤと、前記半導体基板および前記ボンディングワイヤを封止する樹脂パッケージとを含み、前記樹脂パッケージの材料に、塩素イオンを捕獲する性質を有するイオン捕獲成分が含有されており、平面視において、前記ボンディングワイヤと前記電極パッドとの接合領域に重なる前記配線の面積が、前記接合領域の面積の26.8%以下である、半導体装置である。 また、(10)の発明は、半導体チップと、前記半導体チップを支持するダイパッドおよび当該ダイパッドを取り囲むリードとを含むリードフレームと、前記半導体チップの電極パッドと前記リードとを接続するボンディングワイヤと、前記ダイパッドと前記半導体チップとの間に介在され、Bi系材料からなる接合材と、Cuからなり、前記ダイパッドにおける前記半導体チップと対向する面上に設けられたスペーサと、前記半導体チップおよび前記ボンディングワイヤを封止する樹脂パッケージとを含み、前記樹脂パッケージの材料に、塩素イオンを捕獲する性質を有するイオン捕獲成分が含有されている、半導体装置である。
 なお、前述の第1~第20実施形態の開示から把握される上記特徴は、異なる実施形態間でも互いに組み合わせることができる。また、各実施形態において表した構成要素は、本発明の範囲で組み合わせることができる。
 本出願は、
2009年6月18日に日本国特許庁に提出された特願2009-145637号
2009年6月24日に日本国特許庁に提出された特願2009-149856号
2009年6月29日に日本国特許庁に提出された特願2009-153919号
2009年11月10日に日本国特許庁に提出された特願2009-256873号
2009年9月7日に日本国特許庁に提出された特願2009-206139号
2009年10月20日に日本国特許庁に提出された特願2009-241547号
2009年11月10日に日本国特許庁に提出された特願2009-256874号
2009年10月20日に日本国特許庁に提出された特願2009-241548号
2009年11月10日に日本国特許庁に提出された特願2009-256875号
2009年10月20日に日本国特許庁に提出された特願2009-241549号
2009年10月20日に日本国特許庁に提出された特願2009-241591号
2009年11月10日に日本国特許庁に提出された特願2009-256877号
2009年11月10日に日本国特許庁に提出された特願2009-256878号
2009年11月10日に日本国特許庁に提出された特願2009-256879号
2009年11月10日に日本国特許庁に提出された特願2009-256880号
2010年2月25日に日本国特許庁に提出された特願2010-040398号
2009年11月24日に日本国特許庁に提出された特願2009-266678号
2010年1月5日に日本国特許庁に提出された特願2010-000556号
に対応しており、これらの出願の全開示はここに引用により組み込まれるものとする。
 1A・・・半導体装置、2A・・・半導体チップ、4A・・・電極リード、5A・・・ボンディングワイヤ、6A・・・樹脂パッケージ、9A・・・電極パッド、16A・・・水分不透過絶縁膜、21A・・・(半導体チップの)表面、28A・・・(半導体チップ)の側面、41A・・・(電極リードの)表面、43A・・・水分不透過金属膜、50A・・・半導体装置、51A・・・本体部、52A・・・パッド接合部、53A・・・リード接合部、61・・・(樹脂パッケージの)表面、62A・・・(樹脂パッケージの)裏面、63A・・・(樹脂パッケージの)側面、71A・・・電極リード、80A・・・半導体装置、90A・・・半導体装置、1B・・・半導体装置、2B・・・半導体チップ、5B・・・ボンディングワイヤ、9B・・・電極パッド、43B・・・(メサ部の)側面、45B・・・(メサ部の)側面、46B・・・(メサ部の)側面、51B・・・本体部、52B・・・パッド接合部、54B・・・ベース部、55B・・・メサ部、56B・・・突出部、58・・・(メサ部の)側面、1C・・・半導体装置、2C・・・半導体チップ、5C・・・ボンディングワイヤ、9C・・・電極パッド、23C・・・キャピラリ、24C・・・FAB、51C・・・本体部、52C・・・パッド接合部、1E・・・半導体装置、9E・・・電極パッド、16E・・・半導体基板、17E・・・第1層間絶縁膜、18E・・・第2層間絶縁膜、19E・・・第3層間絶縁膜、20E・・・挟部、24E・・・第2バリア層、25E・・・第3バリア層、26E・・・第1配線、27E・・・第2配線、28E・・・第3配線、29E・・・直線部、33E・・・接合領域、34E・・・直線部、1H・・・半導体装置、2H・・・半導体チップ、5H・・・銅ワイヤ、25H・・・パッド、29H・・・接合部、31H・・・パッド、32H・・・パッド本体部(Al層)、33H・・・Zn層、34H・・・バリア膜、41H・・・パッド、1I・・・半導体装置、2I・・・半導体チップ、5I・・・ダイパッド、6I・・・リード、9I・・・銀薄膜(銀めっき)、13I・・・ボンディングワイヤ、15I・・・ダミーワイヤ(非電気接続部材)、16I・・・ダミーワイヤ(非電気接続部材)、17I・・・ダミーワイヤ(非電気接続部材)、18I・・・ダミーワイヤ(非電気接続部材)21I・・・半導体装置、22I・・・スタッドバンプ(非電気接続部材)、31I・・・半導体装置、32I・・・ダミーワイヤ(非電気接続部材)、33I・・・スタッドバンプ(非電気接続部材)、41I・・・半導体装置、42I・・・半導体チップ、45I・・・ダイパッド、46I・・・リード、47I・・・銀薄膜(銀めっき)、50I・・・ボンディングワイヤ、51I・・・ダミーワイヤ(非電気接続部材)、1J・・・半導体装置、2J・・・半導体チップ、5J・・・アイランド、9J・・・貫通孔、10J・・・銀ペースト(接合材)、14J・・・裏面ワイヤ、22J・・・アイランド、32J・・・アイランド、35J・・・上面、36J・・・裏面、41J・・・半導体装置、42J・・・半導体チップ、45J・・・アイランド、51J・・・銀ペースト(接合材)、55J・・・裏面ワイヤ、1K・・・半導体装置、2K・・・半導体チップ、3K・・・ダイパッド、4K・・・電極リード、7K・・・Si基板、10K・・・リードフレーム、11K・・・接合層、18K・・・Cuスタッドバンプ(スペーサ)、19K・・・Cuワイヤリング、31K・・・(ダイパッドの)表面、72K・・・(Si基板の)裏面、93K・・・Cu層、111K・・・Bi系材料層、112K・・・Cu-Sn合金層、113K・・・Cu-Sn合金層、1R・・・半導体装置、2R・・・半導体チップ、5R・・・ボンディングワイヤ、6R・・・樹脂パッケージ、9R・・・電極パッド、1S・・・半導体装置、2S・・・半導体チップ、3S・・・ダイパッド(フレーム)、4S・・・リード(フレーム)、5S・・・銅ワイヤ(第2部材)、6S・・・樹脂パッケージ、7S・・・アルミパッド(第1部材)

Claims (47)

  1.  半導体チップと、
     アルミニウムを含む金属材料からなり、前記半導体チップの表面に形成された電極パッドと、
     前記半導体チップの周囲に配置された電極リードと、
     線状に延びる本体部と、前記本体部の両端に形成され、前記電極パッドおよび前記電極リードにそれぞれ接合されたパッド接合部およびリード接合部とを有するボンディングワイヤと、
     前記半導体チップ、前記電極リードおよび前記ボンディングワイヤを封止する樹脂パッケージとを含み、
     前記ボンディングワイヤは、銅からなり、
     前記電極パッド全体および前記パッド接合部全体が、水分不透過膜で一体的に被覆されている、半導体装置。
  2.  前記電極リードの表面および前記リード接合部全体が、前記水分不透過膜で一体的に被覆されている、請求項1に記載の半導体装置。
  3.  前記水分不透過膜が絶縁膜であり、
     前記半導体チップの表面全体および前記ボンディングワイヤ全体が、前記絶縁膜で被覆されている、請求項1または2に記載の半導体装置。
  4.  前記水分不透過膜が金属膜であり、
     前記電極パッド全体および前記ボンディングワイヤ全体が、前記金属膜で被覆されている、請求項1または2に記載の半導体装置。
  5.  前記金属膜が、ニッケルまたはパラジウムからなる、請求項4に記載の半導体装置。
  6.  前記半導体チップの表面と前記樹脂パッケージの表面との間隔が、前記半導体チップの側面と前記樹脂パッケージの側面との最短距離よりも小さい、請求項1~5のいずれか一項に記載の半導体装置。
  7.  前記半導体チップの表面と前記樹脂パッケージの表面との間隔が、前記半導体チップの表面と前記樹脂パッケージの裏面との距離よりも小さい、請求項1~6のいずれか一項に記載の半導体装置。
  8.  前記水分不透過膜が、0.5μm~3μm厚である、請求項1~7のいずれか一項に記載の半導体装置。
  9.  前記パッド接合部は、前記電極パッドに接触するベース部と、前記ベース部上に形成された中間部と、前記中間部から突出し、前記中間部を介して前記ベース部に連続する突出部とを有し、前記本体部よりも大径な断面視凸状であり、
     前記中間部は、前記電極パッドに対して垂直に切断したときの断面形状が非直線状である側面を有する、請求項1~8のいずれか一項に記載の半導体装置。
  10.  非直線状の前記側面が、前記パッド接合部の内方へ湾曲する湾曲面である、請求項9に記載の半導体装置。
  11.  非直線状の前記側面の断面形状が、曲線波形である、請求項9に記載の半導体装置。
  12.  非直線状の前記側面の断面形状が、直線波形である、請求項9に記載の半導体装置。
  13.  非直線状の前記側面が、前記パッド接合部の全周にわたって形成されている、請求項9~12のいずれか一項に記載の半導体装置。
  14.  前記本体部の線径の3乗に対する前記パッド接合部の体積の比が、1.8~5.6である、請求項1~13のいずれか一項に記載の半導体装置。
  15.  前記半導体チップは、
     半導体基板と、
     前記半導体基板上に形成された配線と、
     前記配線を被覆する絶縁層と、
     前記絶縁層上に形成されたバリア層とを含み、
     前記電極パッドは、前記バリア層上において、前記配線の一部と対向する位置に形成されており、
     平面視において、前記ボンディングワイヤと前記電極パッドとの接合領域に重なる前記配線の面積が、前記接合領域の面積の26.8%以下である、請求項1~14のいずれか一項に記載の半導体装置。
  16.  前記絶縁層は、第1の層間絶縁膜と、前記第1の層間絶縁膜上に積層された第2の層間絶縁膜とを含み、
     前記配線は、前記第1の層間絶縁膜に被覆されている、請求項15に記載の半導体装置。
  17.  前記半導体基板上に積層された下側層間絶縁膜と、前記下側層間絶縁膜上に積層された上側層間絶縁膜とをさらに含み、
     前記配線は、前記上側層間絶縁膜と前記絶縁層との間に形成されている、請求項15に記載の半導体装置。
  18.  前記配線は、互いに間隔を空けて複数設けられており、
     前記電極パッドは、少なくとも1つの前記配線と、前記絶縁層における前記配線間に挟
    まれる部分とに対向している、請求項15~17のいずれか一項に記載の半導体装置。
  19.  前記ボンディングワイヤの前記パッド接合部に、Znが含まれている、請求項1~18のいずれか一項に記載の半導体装置。
  20.  前記電極パッドは、少なくとも表層部にZnからなるZn層を有している、請求項19に記載の半導体装置。
  21.  前記電極パッドは、AlからなるAl層をさらに有し、
     前記Zn層は、前記Al層上に形成されている、請求項20に記載の半導体装置。
  22.  前記Al層と前記Zn層との間に介在され、TiからなるTi層およびTiNからなるTiN層を前記Al層側からこの順に積層した構造を有するバリア膜をさらに含む、請求項21に記載の半導体装置。
  23.  前記ボンディングワイヤの全体にZnが含まれる、請求項19~22のいずれか一項に記載の半導体装置。
  24.  前記半導体チップが接合されるダイパッドと、
     前記ダイパッドの周囲に配置されたリードとをさらに含み、
     前記ボンディングワイヤは、前記半導体チップと前記リードとに跨って設けられており、
     金属材料からなり、前記半導体チップと前記ダイパッドおよび前記リードとの電気的な接続に寄与しない非電気接続部材をさらに含む、請求項1~23のいずれか一項に記載の半導体装置。
  25.  前記非電気接続部材は、前記ダイパッドまたは前記リードのいずれか一方にその両端部が接合されたループ状の金属ワイヤを含む、請求項24に記載の半導体装置。
  26.  前記非電気接続部材は、前記ダイパッドまたは前記リードのいずれか一方上に配置されたスタッドバンプを含む、請求項24または25に記載の半導体装置。
  27.  前記スタッドバンプが、複数積み重ねて設けられている、請求項26に記載の半導体装置。
  28.  前記非電気接続部材は、銅からなる、請求項24~27のいずれか一項に記載の半導体装置。
  29.  前記ダイパッドおよび/または前記リードにおける前記非電気接続部材の接合部分には、銀めっきが施されている、請求項28に記載の半導体装置。
  30.  前記半導体チップの裏面に対向して配置されるアイランドと、
     前記アイランドと前記半導体チップの裏面との間に介在される絶縁性の接合材と、
     前記アイランドの側方に、前記アイランドと離間して配置されるリードとをさらに含み、
     前記電極パッドと前記リードとの間に架設され、前記電極パッドと前記リードとを電気的に接続する前記ボンディングワイヤとしての表面ワイヤと、
     前記半導体チップの裏面と前記アイランドとの間に架設され、前記半導体チップの裏面と前記アイランドとを電気的に接続する裏面ワイヤとを備える、請求項1~23のいずれか一項に記載の半導体装置。
  31.  前記裏面ワイヤは、銅からなる、請求項30に記載の半導体装置。
  32.  前記アイランドには、貫通孔がその厚さ方向に貫通して形成されており、
     前記裏面ワイヤは、前記貫通孔を通して、前記半導体チップの裏面と前記アイランドとの間に架設されている、請求項30または31に記載の半導体装置。
  33.  前記裏面ワイヤは、複数設けられている、請求項30~32のいずれか一項に記載の半導体装置。
  34.  前記アイランドにおける前記半導体チップの裏面と対向する部分の面積は、前記半導体チップの裏面の面積よりも小さい、請求項30~33のいずれか一項に記載の半導体装置。
  35.  前記半導体チップが接合されるリードフレームと、
     前記リードフレームと前記半導体チップとの間に介在され、Bi系材料からなる接合材と、
     Cuからなり、前記リードフレームにおける前記半導体チップと対向する面上に設けられたスペーサとをさらに含む、請求項1~23のいずれか一項に記載の半導体装置。
  36.  前記リードフレームが、Cuからなる、請求項35に記載の半導体装置。
  37.  前記半導体チップが、Si基板からなり、
     前記Si基板が、前記スペーサに支持されている、請求項35または36に記載の半導体装置。
  38.  前記半導体チップにおける前記リードフレームとの対向面には、Cu層が形成されている、請求項35~37のいずれか一項に記載の半導体装置。
  39.  前記接合材が、SnまたはZnを含有している、請求項35~38のいずれか一項に記載の
    半導体装置。
  40.  前記スペーサが、ワイヤボンディング法により形成されている、請求項35~39のいずれか一項に記載の半導体装置。
  41.  前記スペーサが、3つ以上設けられている、請求項35~40のいずれか一項に記載の半導体装置。
  42.  前記樹脂パッケージのpHが4.5を超えている、請求項1~41のいずれか一項に記載の半導体装置。
  43.  前記樹脂パッケージのpHが、4.5を超えて7.0未満である、請求項42に記載の半導体装置。
  44.  前記樹脂パッケージのpHが、6.0以上7.0未満である、請求項42または43に記載の半導体装置。
  45.  前記半導体チップが搭載されるダイパッドと、前記ダイパッドの周囲に配置された複数の電極リードとを有するリードフレームを含み、
     前記リードフレームが、Cuを主として含有するCu系素材からなる、請求項42~44のいずれか一項に記載の半導体装置。
  46.  前記樹脂パッケージの材料に、塩素イオンを捕獲する性質を有するイオン捕獲成分が含有されている、請求項1~45のいずれか一項に記載の半導体装置。
  47.  前記イオン捕獲成分は、水酸基を有している、請求項46に記載の半導体装置。
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