KR101113438B1 - 반도체 칩의 실장 방법 - Google Patents

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KR101113438B1 KR1020100018159A KR20100018159A KR101113438B1 KR 101113438 B1 KR101113438 B1 KR 101113438B1 KR 1020100018159 A KR1020100018159 A KR 1020100018159A KR 20100018159 A KR20100018159 A KR 20100018159A KR 101113438 B1 KR101113438 B1 KR 101113438B1
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Abstract

본 발명은 반도체 칩의 실장 방법에 관한 것으로, 본 발명에 따른 반도체 칩의 실장 방법은 반도체 칩의 본딩 패드 상에 형성된 금속 범프와 인쇄회로 기판에 형성된 금속 배선 중 적어도 하나의 영역에 수소 플라즈마 처리를 수행하는 단계; 및 상기 금속 범프 및 상기 금속 배선을 접합하는 단계;를 포함한다. 본 발명에 따르면, 수소 플라즈마 처리에 의하여 금속 범프 및 금속 배선의 금속 산화막은 제거되고, 일정시간 동안 재산화가 방지된다. 이에 따라, 반도체 칩의 실장 공정은 상온 또는 상압하에서 실시될 수 있다.

Description

반도체 칩의 실장 방법{Mounting method for the semiconductor chip}
본 발명은 반도체 칩의 실장 방법에 관한 것으로, 보다 상세하게는 반도체 칩의 신뢰성 및 수명이 저하되지 않는 반도체 칩의 실장방법에 관한 것이다.
각종 전기, 전자 제품의 크기가 소형화됨에 따라, 한정된 크기의 기판에 보다 많은 수의 칩을 실장시켜 소형이면서도 고용량을 달성하고자 하는 연구가 전개되고 있고, 이에 따라, 기판 상에 실장되는 반도체 패키지의 크기 및 두께가 점차 감소되고 있다.
예들 들어, 패키지의 전체 사이즈에 대해 반도체 칩의 사이즈가 80% 이상이 되는 칩 사이즈 패키지(Chip Size Package)가 제안되었고, 이러한 칩 사이즈 패키지는 경박단소의 잇점 때문에 여러 가지 형태로 개발되고 있다.
한편, 전형적인 반도체 패키지 및 일부 칩 사이즈 패키지는 인쇄회로기판(Printed Circuit Board)에의 실장방법으로 리드프레임에 의한 솔더링(soldering) 방식을 이용하고 있다.
그러나, 상기 리드프레임에 의한 솔더링 방식은 공정 진행이 용이하고 신뢰성 측면에서 우수하다는 잇점이 있지만, 반도체 칩과 인쇄회로기판 간의 전기적 신호 전달 길이가 길어서 전기적 특성에서는 불리한 점이 있다.
이에, 반도체 칩과 인쇄회로기판 간의 전기적 신호 전달 경로를 최소화시킬 목적으로, 범프(Bump)를 이용한 플립칩 패키지 구조가 제안되었다.
플립 칩 패키지는 칩의 본딩패드 상에 형성시킨 범프에 의해 반도체 칩이 인쇄회로기판에의 접착이 이루어지도록 함과 동시에 반도체 칩과 인쇄회로기판 간의 전기적 접속이 이루어지도록 한 구조로서, 상기 반도체 칩과 인쇄회로기판 간의 전기적 신호 전달이 단지 범프에 의해서만 이루어지므로 신호 전달 경로가 매우 짧고, 이에 따라 전기적 특성에서 잇점을 갖는다.
플립 칩 패키지는 일반적으로 반도체 칩의 본딩 패드 상에 범프 하부금속층(Under Bump Metallurgy, UMB)을 형성한 후, 다시 범프 하부금속층 상에 솔더를 도금한 후 리플로우(Reflow)로 범프를 형성한 다음, 반도체 칩 상의 범프와 기판을 접촉시킨 상태로 리플로우를 실시하여 접합시키는 솔더 범프 타입과, 반도체 칩 상에 금 또는 구리 스터드 범프를 형성한 후 기판 상에 상기 스터드 범프와의 접착을 위한 솔더를 형성하고, 상기 반도체 칩과 상기 기판 간을 열 압착하여 접합하거나, 또는 상기 스터드 범프와 기판 사이에 이방성 도전 필름(ACF: Anistropic Conductive Film), 비전도성 페이스트(NCP: Non Conductive Paste)와 같은 이방성 전도 접착제를 삽입 후 압축하여 접합시키는 스터드 범프 타입 등이 있다.
그러나, 리플로우(Reflow) 과정에서 전자 제품의 주요 소재인 고분자가 수축과 팽창을 반복하게 되고, 전자 제품의 신뢰성과 수명에 악영향을 미치게 된다. 이에 따라 최근에는 반도체 칩과 기판 상의 금속 표면을 활성화시켜 진공상태에서 접합하는 방법이 이용되고 있다.
본 발명은 상기한 기술적 과제를 해결하기 위한 것으로, 반도체 칩의 신뢰성및 수명이 저하되지 않는 반도체 칩의 실장 방법을 제공하는 것을 목적으로 한다.
상기 과제를 해결하기 위하여, 본 발명의 일 실시형태는 반도체 칩의 본딩 패드 상에 형성된 금속 범프와 인쇄회로 기판에 형성된 금속 배선 중 적어도 하나의 영역에 수소 플라즈마 처리를 수행하는 단계; 및 상기 금속 범프 및 상기 금속 배선을 접합하는 단계; 를 포함하는 반도체 칩의 실장방법을 제공한다.
상기 수소 플라즈마 처리에 의하여 상기 금속 범프 및 상기 금속 배선에 형성된 금속 산화막이 제거될 수 있다.
상기 수소 플라즈마는 저주파(LF)에 의하여 발생될 수 있다.
상기 수소 플라즈마 처리는 15 내지 200℃의 온도에서 수행될 수 있다.
상기 수소 플라즈마 처리는 50 내지 200Pa의 압력으로 유지되는 챔버 내에서 수행될 수 있다.
상기 수소 플라즈마 처리는 1 내지 10KV의 출력 범위를 가질 수 있다.
상기 금속 범프 및 상기 금속 배선은 동일 종류의 금속일 수 있다.
상기 수소 플라즈마의 처리 단계 전에 상기 금속 범프 및 상기 금속 배선 중 적어도 하나의 영역을 연마하는 공정을 수행할 수 있다.
상기 금속 범프 및 금속 배선의 접합 단계는 상온 또는 상압 하에서 수행될 수 있다.
상기 금속 범프 및 금속 배선의 접합 단계에서 상기 금속 범프 및 상기 금속 배선의 접합 면에 초음파를 인가할 수 있다.
본 발명에 따르면, 수소 플라즈마 처리에 의하여 금속 범프 및 금속 배선의 금속 산화막은 제거되고, 일정시간 동안 재산화가 방지된다. 따라서, 반도체 칩의 금속 범프와 인쇄회로 기판의 금속 배선의 접촉에 의한 실장 공정은 상온 또는 상압하에서 실시될 수 있다.
이에 따라, 실장 과정에서 반도체 칩의 신뢰성이 저하되지 않고, 수명이 단축되는 문제가 발생하지 않는다.
도 1은 본 발명의 일 실시예에 따라 반도체 칩이 인쇄회로기판에 실장된 상태를 개략적으로 나타내는 다면도이다.
도 2는 본 발명의 일 실시형태에 따른 반도체 칩의 수소 플라즈마 처리방법을 개략적으로 나타내는 단면도이다.
도 3a 및 도 3b는 반도체 칩의 금속 포스트 범프 영역을 확대하여 나타내는 단면도로써, 도 3a는 수소 플라즈마 처리 전을 나타내고, 도 3b는 수소 플라즈마 처리 후를 개략적으로 나타낸다.
도 4는 본 발명의 일 실시형태에 따라 반도체 칩을 인쇄회로 기판에 실장하는 방법을 개략적으로 나타내는 단면도이다.
도 5는 본 발명의 일 실시예에 따라 반도체 칩을 실장하기 위해 형성된 반도체 칩의 금속 포스트 범프를 나타내는 사진이다.
도 6a는 연마 후의 금속 산화막의 두께를 나타내며, 도 6b는 수소 플라즈마 처리 후의 금속 산화막의 두께를 나타낸다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태를 설명한다. 다만, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
도 1은 본 발명의 일 실시예에 따라 반도체 칩이 인쇄회로기판에 실장된 상태를 개략적으로 나타내는 단면도이다.
도 1을 참조하면, 회로부를 갖는 반도체 칩(100)에는 본딩 패드(110)가 형성되어 있다. 반도체 칩(100)의 회로부는 외부에서 입력된 신호를 처리하여 데이터 신호를 발생하는 것으로, 본딩 패드(110)가 회로부와 전기적으로 연결되어, 외부 입력 신호를 회로부로 전달하거나, 회로부로 부터 처리된 데이터 신호를 외부로 출력한다.
본딩 패드(110)는 도전물질로 형성되는 것으로, 예를 들면, 알루미늄, 금, 은, 동 또는 이들의 합금을 사용할 수 있다.
상기 본딩 패드(110)에는 인쇄회로 기판(200)과 전기적으로 접촉할 수 있도록 금속 포스트 범프(120)가 형성되어 있다. 금속 포스트 범프(120)는 이에 제한되는 것은 아니나, 구리(Cu)로 형성될 수 있다.
범프(bump)란 반도체 칩을 인쇄회로 기판에 플립 칩 방식 또는 직접 접속하기 위한 전도성 돌기를 의미하는 것으로, 전극의 높이를 높이는 역할과 전극 재료를 외부 전극과 접속이 용이한 재료로 교체하는 역할을 한다.
본 실시형태에서 상기 금속 포스트 범프(120)는 도금으로 형성된 것일 수 있다. 그 형상은 특별히 제한되지 않으며, 사각 기둥 또는 원기둥 형상일 수 있다.
또한, 상기 본딩 패드(110)와 금속 범프(120) 사이에는 범프 하부금속층(Under Bump Metallurgy: UBM, 미도시)이 형성될 수 있다. 범프 하부금속층은 웨팅층(wetting layer), 배리어 층 및 부착층을 포함할 수 있다.
반도체 칩(100)의 금속 범프(120)는 인쇄회로 기판(200)의 금속 배선(210)과 접합되어, 반도체 칩(100)은 인쇄회로 기판(200)에 실장된다.
본 발명에 따르면, 반도체 칩(100)의 금속 포스트 범프(120)와 인쇄회로 기판(200)의 금속 배선(210)은 수소 플라즈마 처리에 의하여 상호 간에 접합이 이루어진다.
도 2는 본 발명의 일 실시형태에 따른 반도체 칩의 수소 플라즈마 처리방법을 개략적으로 나타내는 단면도이다.
도 2를 참조하면, 플라즈마 처리 장치(300)의 챔버(310) 내부에는 양극(320)과 음극(330)이 설치된다. 양극(320)과 음극(330) 사이에는 반도체 칩(100)이 배치되고, 챔버(310) 내부에는 수소 가스가 주입된다.
LF 신호 발생기(340)에서 발생된 LF 신호는 정합부(350)를 통해 챔버(310) 내부에 설치된 양극(320)과 음극(330)에 가해지고, 챔버(310) 내부에 주입된 수소 가스에 LF 신호가 방전되어 챔버(310) 내부에 플라즈마가 형성된다. 챔버(310) 내의 양극(320)과 음극(330) 사이에 배치된 반도체 칩(100)에 플라즈마가 작용하여 반도체 칩(100)의 금속 범프(120)에 형성된 금속 산화막의 제거가 이루어진다.
본 실시형태에서, 상기 수소 플라즈마는 400kHz 이하의 저주파(LF: Low Frequency)에 의하여 발생된다. 저주파에 의하여 발생된 수소 플라즈마는 밀도가 균일하여 금속 포스트 범프의 표면에 형성된 금속 산화막의 제거가 균일하게 이루어질 수 있다.
또한, LF 신호 발생기는 설비 가격이 저렴하고, 폭발의 위험성이 적어 공정의 안정성이 확보된다.
챔버(310) 내부는 가열과 동시에 0.10 내지 0.15Pa의 압력으로 유지하고, 수소 가스를 주입할 수 있다. 이후, 50 내지 200Pa의 압력이 유지되면, LF 신호 발생기를 작동시켜 1 내지 10KV의 출력 범위를 갖는 수소 플라즈마를 발생시킨다.
수소 플라즈마 처리는 상온에서 수행되거나, 열을 가하면서 수행될 수 있는데, 보다 구체적으로는 15 내지 200℃에서 수행될 수 있고, 바람직하게는 130 내지 150℃에서 수행될 수 있다.
도 3a 및 도 3b는 반도체 칩(100)의 금속 범프(120) 영역을 확대하여 나타내는 단면도로써, 도 3a는 수소 플라즈마 처리 전을 나타내고, 도 3b는 수소 플라즈마 처리 후를 개략적으로 나타낸다.
도 3a 및 도 3b를 참조하면, 반도체 칩(100)의 금속 범프(120)에는 금속 산화막(130a)이 형성되어 있다. 일반적으로, 금속은 대기 중에 금속 산화물 형태로 존재한다.
반도체 칩에 수소 플라즈마 처리를 하면, 수소 라디칼에 의하여 금속 산화막(130a)의 산소가 제거되고, 금속 범프의 표면은 활성화된 상태(130b)가 된다.
이를 하기 식과 같이 표현할 수 있다.
[식]
Figure 112010012991715-pat00001
(M은 금속)
상기 식과 같이, 금속 범프의 표면에 형성된 금속 산화막(MO, 130a)은 수소 라디칼에 의하여 산소가 제거되어, 금속 범프의 표면은 활성화된 상태(M)가 된다.
수소 플라즈마 처리에 의하여, 상기 금속 범프의 재산화 과정은 억제되고, 이에 따라 금속 범프의 활성화된 상태는 일정시간 지속될 수 있다.
상기와 같이, 인쇄회로 기판에도 수소 플라즈마 처리를 하면, 인쇄회로 기판의 금속 배선의 금속 산화막이 제거되고, 금속 배선은 활성화된 상태가 된다. 인쇄회로 기판의 금속 배선은 이에 제한되는 것은 아니나, 구리(Cu)로 형성될 수 있다.
상기, 수소 플라즈마 처리 전에 금속 범프 또는 인쇄회로 기판의 금속 배선중 적어도 하나의 영역에는 표면 연마 공정이 수행될 수 있다.
금속 포스트 범프가 도금에 의하여 형성되는 경우, 표면에는 요철이 존재할 수 있고, 금속 포스트 범프의 표면 요철에 의하여 금속 산화막의 제거가 어려울 수 있다.
따라서, 표면의 연마 공정에 의하여 표면 요철의 편차를 줄일 수 있고, 이에 따라 수소 플라즈마 처리시 금속 산화막의 제거가 보다 용이하게 진행될 수 있다. 상기 표면 요철은 상기 표면 연마 공정에 의하여 표면 조도(Ra)가 낮아질 수 있고, 예를 들면 2nm 이내로 형성될 수 있다.
상기 표면 연마 공정은 이에 제한되는 것은 아니나, 기계적 연마에 의하여 수행될 수 있다.
표면을 연마하는 방법은 CMP(Chemical mechanical polishing) 또는 화학적 연마 방법이 있으나, 기계적 연마는 공정 조건이 간단하고, 비용이 저렴하며, 금속 포스트 범프의 표면 요철의 높이 편차를 낮추는 데 적합하다.
기계적 연마 방법은 특별히 제한되지 않으며, 예를 들면, SiC 페이퍼(paper) 등으로 연마 한 후, 알루미나 입자를 이용하여 연마 할 수 있다.
이후, 반도체 칩을 인쇄회로 기판에 실장한다.
도 4는 본 발명의 일 실시형태에 따라 반도체 칩을 인쇄회로 기판에 실장하는 방법을 개략적으로 나타내는 단면도이다.
도 4을 참조하면, 반도체 칩(100)은 실장장치(미도시)에 연결된 칩 툴(500)에 의해 금속 범프가 형성된 면이 회로가 형성되는 기판(200)을 향하게 된다. 인쇄회로기판(200)은 기판 지지 스테이지(400)에 놓이게 된다.
칩 툴은 X, Y 방향 및 상하 방향으로 위치가 조절될 수 있고, 이에 따라, 반도체 칩(100)의 금속 범프가 인쇄회로 기판(200)의 금속 패드와 접촉할 수 있도록 위치를 조절한다.
반도체 칩(100)의 금속 범프를 인쇄회로 기판(200)의 금속 배선에 접촉 시킨 후, 일정 압력을 가해 주면, 두 금속의 경계면은 사라지고, 금속 간의 접합이 이루어진다. 즉, 수소 플라즈마 처리에 의하여 금속 범프 및 금속 배선은 활성화된 상태이므로, 두 금속 간의 접합이 이루어진다. 이때, 두 금속이 동일한 종류의 금속으로 이루어진 경우, 금속 간의 접합 강도는 보다 향상될 수 있다.
이에 따라, 반도체 칩(100)의 금속 포스트 범프와 인쇄회로 기판(200)의 금속 배선은 전기적으로 연결된다.
상기 반도체 칩(100)의 금속 포스트 범프과 인쇄회로 기판(200)의 금속 배선의 접합 시 초음파를 인가할 수 있다. 초음파 인가에 의하여 금속 간의 접합 강도는 보다 향상될 수 있다. 상기 초음파의 인가는 5 내지 15MPa의 압력하에서 수행될 수 있고, 상기 초음파는 15 내지 30W의 출력 범위를 가질 수 있다.
본 발명의 일 실시예에 따르면, 수소 플라즈마 처리에 의하여 금속 포스트 범프 및 금속 배선의 금속 산화막은 제거되고, 일정시간 동안 재산화가 방지된다.
따라서, 반도체 칩의 금속 포스트 범프와 인쇄회로 기판의 금속 배선의 접촉에 의한 실장 공정은 상온 또는 상압하에서 실시될 수 있다.
이에 따라, 실장 과정에서 반도체 칩의 신뢰성이 저하되지 않고, 수명이 단축되는 문제가 발생하지 않는다.
도 5는 본 발명의 일 실시예에 따라 반도체 칩을 실장하기 위해 형성된 반도체 칩의 금속 포스트 범프를 나타내는 사진이다. 상기 반도체 칩의 금속 포스트 범프가 표면 조도(Ra) 1.167nm이 되도록 연마하였다.
이후, 상기 반도체 칩의 금속 포스트 범프에 수소 플라즈마 처리를 수행하였다.
보다 구체적으로, 가열과 동시에 챔버의 압력을 1.3×10-2torr(0.13Pa)로 형성하고, 수소 가스를 주입하였다. 이후, 7.19×10-1torr(95Pa)의 수소 분위기에서 LF 신호 발생기를 작동시켜 3mm×3mm의 시편에 3KV의 출력 범위를 갖는 수소 플라즈마를 이용하고, 온도를 150℃로 유지하여 수소 플라즈마 처리를 수행하였다.
도 6a는 연마 후의 금속 산화막의 두께를 나타내며, 도 6b는 수소 플라즈마 처리 후의 금속 산화막의 두께를 나타낸다.
도 6a 및 도 6b를 참조하면, 연마 이후의 금속 산화막의 두께는 24nm(0.07nm/sec×340s)이였으나, 수소 플라즈마 처리 이후의 금속 산화막의 두께는 1.2nm(0.2nm/min×6min)로써, 금속 산화막의 두께가 현저히 감소한 것을 확인할 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 반도체 칩 110: 본딩 패드
120: 금속 포스트 범프 200: 인쇄회로기판
210: 금속 배선 300: 플라즈마 처리장치

Claims (10)

  1. 반도체 칩의 본딩 패드 상에 형성된 금속 범프와 인쇄회로 기판에 형성된 금속 배선 중 적어도 하나의 영역에 수소 플라즈마 처리를 수행하는 단계; 및
    상기 금속 범프 및 상기 금속 배선을 접합하는 단계;
    를 포함하며, 상기 금속 범프 및 금속 배선의 접합 단계에서 상기 금속 범프 및 상기 금속 배선의 접합 면에 초음파를 인가하는 반도체 칩의 실장방법.
  2. 제1항에 있어서,
    상기 수소 플라즈마 처리에 의하여 상기 금속 범프 및 상기 금속 배선에 형성된 금속 산화막이 제거되는 것을 특징으로 하는 반도체 칩의 실장 방법.
  3. 제1항에 있어서,
    상기 수소 플라즈마는 저주파(LF)에 의하여 발생되는 것을 특징으로 하는 반도체 칩의 실장 방법.
  4. 제1항에 있어서,
    상기 수소 플라즈마 처리는 15 내지 200℃의 온도에서 수행되는 것을 특징으로 하는 반도체 칩의 실장 방법.
  5. 제1항에 있어서,
    상기 수소 플라즈마 처리는 50 내지 200Pa의 압력으로 유지되는 챔버 내에서 수행되는 것을 특징으로 하는 반도체 칩의 실장 방법.
  6. 제1항에 있어서,
    상기 수소 플라즈마 처리는 1 내지 10KV의 출력 범위를 갖는 수소 플라즈마에 의하여 수행되는 것을 특징으로 하는 반도체 칩의 실장 방법.
  7. 제1항에 있어서,
    상기 금속 범프 및 상기 금속 배선은 동일 종류의 금속인 것을 특징으로 하는 반도체 칩의 실장 방법.
  8. 제1항에 있어서,
    상기 수소 플라즈마의 처리 단계 전에 상기 금속 범프 및 상기 금속 배선 중 적어도 하나의 영역을 연마하는 공정을 수행하는 것을 특징으로 하는 반도체 칩의 실장 방법.
  9. 제1항에 있어서,
    상기 금속 범프 및 금속 배선의 접합 단계는 상온 또는 상압 하에서 수행되는 것을 특징으로 하는 반도체 칩의 실장 방법.
  10. 삭제
KR1020100018159A 2010-02-26 2010-02-26 반도체 칩의 실장 방법 KR101113438B1 (ko)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190122574A (ko) * 2018-04-20 2019-10-30 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 사전 탈산화 공정을 사용한 본딩 및 이를 수행하기 위한 장치
US11417577B2 (en) 2020-05-21 2022-08-16 Jmj Korea Co., Ltd. Semiconductor package and method of manufacturing the same

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010032162A (ko) * 1998-09-17 2001-04-16 다무라 이쓰야 범프 형성 방법, 땜납 접합용 전처리 방법, 땜납 접합방법, 범프 형성 장치, 땜납 접합용 전처리 장치 및 땜납접합 장치
JP2001308144A (ja) * 2000-04-25 2001-11-02 Tamura Seisakusho Co Ltd フリップチップ実装方法
KR20030070728A (ko) * 2002-02-26 2003-09-02 서울대학교 공과대학 교육연구재단 아르곤-수소 플라즈마를 이용한 무플럭스 솔더 범프의리플로우 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010032162A (ko) * 1998-09-17 2001-04-16 다무라 이쓰야 범프 형성 방법, 땜납 접합용 전처리 방법, 땜납 접합방법, 범프 형성 장치, 땜납 접합용 전처리 장치 및 땜납접합 장치
JP2001308144A (ja) * 2000-04-25 2001-11-02 Tamura Seisakusho Co Ltd フリップチップ実装方法
KR20030070728A (ko) * 2002-02-26 2003-09-02 서울대학교 공과대학 교육연구재단 아르곤-수소 플라즈마를 이용한 무플럭스 솔더 범프의리플로우 방법

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190122574A (ko) * 2018-04-20 2019-10-30 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 사전 탈산화 공정을 사용한 본딩 및 이를 수행하기 위한 장치
KR102338620B1 (ko) * 2018-04-20 2021-12-15 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 사전 탈산화 공정을 사용한 본딩 및 이를 수행하기 위한 장치
US11342302B2 (en) 2018-04-20 2022-05-24 Taiwan Semiconductor Manufacturing Company, Ltd. Bonding with pre-deoxide process and apparatus for performing the same
US11417577B2 (en) 2020-05-21 2022-08-16 Jmj Korea Co., Ltd. Semiconductor package and method of manufacturing the same

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