KR20220029345A - 반도체 패키지 - Google Patents

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KR20220029345A
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Abstract

본 발명은, 전기적 패턴이 형성된 한 개 이상의 제1기판(110), 제1기판(110) 상에 탑재되는 한 개 이상의 제1반도체칩(120), 한 개 이상의 제1기판(110) 및 한 개 이상의 제1반도체칩(120)과 각각 전기적으로 연결되는 한 개 이상의 제2기판(130), 제2기판(130) 상에 탑재되어 한 개 이상의 제1기판(110)과 전기적으로 연결되는 한 개 이상의 제2반도체칩(140), 및 제1반도체칩(120) 및 제2반도체칩(140)을 감싸는 봉지재(150)를 포함하고, 제1반도체칩(120) 상면과 제2반도체칩(140) 하면 사이에 개재된 제1절연층(145)을 통해 전기적으로 절연되어 제1반도체칩(120)과 제2반도체칩(140)이 수직적층구조를 이루고, 제1기판(110)은 리드프레임으로, 제1반도체칩(120)이 탑재되되 한 개 이상의 금속층(111-2, 111-3)과 한 개 이상의 절연층(111-1)이 적층 형성된 한 개 이상의 패드(111)와, 한 개 이상의 패드(111)와 전기적으로 연결되는 한 개 이상의 제1 이너 리드(112-1)와, 제2반도체칩(140)과 전기적으로 연결되는 제2 이너 리드(112-2)와, 제1 이너 리드(112-1) 및 제2 이너 리드(112-2)로부터 각각 연장되어 봉지재(150) 외측으로 적어도 일부가 노출되어 전기적 신호를 인가받는 제1 아우터 리드(113-1) 및 제2 아우터 리드(113-2)를 포함하고, 제2기판(130)은 제2반도체칩(140)이 탑재되는 수평부(F)와, 수평부(F)로부터 연장형성되되 제1기판(110)과 제1반도체칩(120)에 대향하여 일정 높이로 돌출 또는 다운셋 벤딩 형성된 연장부(E)를 포함하고, 제2기판(130)의 상면은 한 개 이상의 제1 아우터 리드(113-1) 또는 제2 아우터 리드(113-2)의 상면과 동일한 가상의 평면 상에 위치하거나, 혹은 제2기판(130)의 상면이 제1 아우터 리드(113-1) 또는 제2 아우터 리드(113-2)의 상면보다 높게 위치하여, 복수의 반도체칩을 집적하여 패키지의 소형화 및 다기능화를 구현함과 아울러, 방열효과를 극대화할 수 있고 다양한 반도체칩의 탑재가 가능하며 봉지재에 의한 몰딩 시 반도체 패키지의 밸런스를 유지시켜 몰딩 후 휨 현상을 방지할 수 있는, 반도체 패키지를 개시한다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 발명은 상이한 기능을 수행하는 반도체칩들 사이에 절연층을 개재하여 전기적으로 절연시켜 적층구조를 이루어서 복수의 반도체칩을 집적하여 패키지의 소형화 및 다기능화를 구현할 수 있는 동시에, 방열효과를 극대화할 수 있고 다양한 반도체칩의 탑재가 가능하며 봉지재에 의한 몰딩 시 반도체 패키지의 밸런스를 유지시켜 몰딩 후 휨 현상을 방지할 수 있는, 반도체 패키지에 관한 것이다.
일반적으로, 반도체 패키지는, 하나 이상의 반도체칩들을 리드프레임 또는 인쇄회로기판 상에 탑재하고 밀봉수지로 밀봉시켜 제조한 후에, 마더보드 또는 인쇄회로기판 상에 장착하여 사용한다.
한편, 전자기기의 고속화, 대용량화 및 고집적화로 인해, 전자기기에 적용되는 전력소자들의 소형화, 경량화 및 다기능화가 요구되고 있다.
이에 따라, 하나의 반도체칩에 복수의 전력용 반도체칩과 제어용 반도체칩이 집적된 파워 모듈 패키지가 제시되었다.
이와 관련된 선행기술로서, 한국 등록특허공보 제10-1505552호가 개시되어 있는데, 종래의 복합 반도체 패키지 및 그 제조방법, 제1패키지(100'), 제2패키지(200'), 및 제1패키지(100')와 제2패키지(200')를 전기적으로 연결하는 연결 부재(310')를 포함하고, 연결 부재(310')상에 제2패키지(200')가 장착되고, 연결 부재(310')는 Al 또는 Au 와이어(343')에 의해 패키징 기판(110')의 상부 도전막(113')에 전기적으로 연결되거나 반도체 칩들(120')과 전기적으로 연결되고, 제1리드들(341')이 패키징 기판(110')의 상부 도전막(113')과 솔더를 통해 전기적으로 연결되고, 제2리드들(345')이 솔더를 통해 연결 부재(310')와 전기적으로 연결되도록 구성되어서, 파워 모듈 패키지 내에 소형 패키지가 내장되도록 한다.
하지만, 패키지의 상호 연결시에 와이어를 통해 전기적으로 연결하여 패키지를 소형화하는데 한계가 있고, 반도체 칩의 발열을 냉각하는 구조적 한계로 인해 구조적 안정성과 열적 안정성이 충분히 확보되지 못하는 문제점이 있다.
한국 등록특허공보 제10-1208332호 (반도체 패키지용 클립 구조 및 이를 이용한 반도체 패키지, 2012.12.05) 한국 등록특허공보 제10-1008534호 (전력용 반도체모듈패키지 및 그 제조방법, 2011.01.14) 한국 등록특허공보 제10-1231792호 (반도체 패키지, 2013.02.08) 한국 등록특허공보 제10-1505552호 (복합 반도체 패키지 및 그 제조방법, 2015.03.24)
본 발명의 사상이 이루고자 하는 기술적 과제는, 상이한 기능을 수행하는 반도체칩들 사이에 절연층을 개재하여 전기적으로 절연시켜 적층구조를 이루어서 복수의 반도체칩을 집적하여 패키지의 소형화 및 다기능화를 구현할 수 있는 동시에, 방열효과를 극대화할 수 있고 다양한 반도체칩의 탑재가 가능하며 봉지재에 의한 몰딩 시 반도체 패키지의 밸런스를 유지시켜 몰딩 후 휨 현상을 방지할 수 있는, 반도체 패키지를 제공하는 데 있다.
전술한 목적을 달성하고자, 본 발명은, 전기적 패턴이 형성된 한 개 이상의 제1기판; 상기 제1기판 상에 탑재되는 한 개 이상의 제1반도체칩; 한 개 이상의 상기 제1기판 및 한 개 이상의 상기 제1반도체칩과 각각 전기적으로 연결되는 한 개 이상의 제2기판; 상기 제2기판 상에 탑재되어 한 개 이상의 상기 제1기판과 전기적으로 연결되는 한 개 이상의 제2반도체칩; 및 상기 제1반도체칩 및 상기 제2반도체칩을 감싸는 봉지재;를 포함하고, 상기 제1반도체칩 상면과 상기 제2반도체칩 하면 사이에 개재된 제1절연층을 통해 전기적으로 절연되어 상기 제1반도체칩과 상기 제2반도체칩이 적층구조를 이루고, 상기 제1기판은 리드프레임으로, 상기 제1반도체칩이 탑재되되 한 개 이상의 금속층과 한 개 이상의 제2절연층이 적층 형성된 한 개 이상의 패드와, 한 개 이상의 상기 패드와 전기적으로 연결되는 한 개 이상의 제1 이너 리드와, 상기 제2반도체칩과 전기적으로 연결되는 한 개 이상의 제2 이너 리드와, 상기 제1 이너 리드 및 상기 제2 이너 리드로부터 각각 연장되어 상기 봉지재 외측으로 적어도 일부가 노출되어 전기적 신호를 인가받는 제1 아우터 리드 및 제2 아우터 리드를 포함하고, 상기 제2기판은 상기 제2반도체칩이 탑재되는 수평부와, 상기 수평부로부터 연장 형성되되 상기 제1기판과 상기 제1반도체칩에 대향하여 일정 높이로 돌출 또는 다운셋 벤딩 형성된 연장부를 포함하고, 상기 제2기판의 상면은 한 개 이상의 상기 제1 아우터 리드 또는 상기 제2 아우터 리드의 상면과 동일한 가상의 평면 상에 위치하거나, 혹은 상기 제2기판의 상면이 상기 제1 아우터 리드 또는 상기 제2 아우터 리드의 상면보다 높게 위치하는, 반도체 패키지를 제공한다.
또한, 상기 제1 이너 리드 또는 상기 제2 이너 리드는 금속재질로 구성될 수 있다.
또한, 상기 패드는 한 개 이상의 제1금속층과, 한 개 이상의 상기 제2절연층과, 한 개 이상의 제2금속층이 순차 적층 형성될 수 있다.
또한, 상기 제2반도체칩과 상기 제2 이너 리드는 전도성 와이어 또는 전도성 클립에 의해 전기적으로 연결될 수 있다.
또한, 상기 제1반도체칩은 IGBT, MOSFET 또는 다이오드일 수 있다.
또한, 한 개 이상의 상기 제1반도체칩과 전기적으로 연결되는 상기 제2기판의 제3금속층과, 한 개 이상의 상기 제2반도체칩의 하면 사이에는 한 개 이상의 상기 제1절연층이 개재될 수 있다.
또한, 상기 제2기판은 한 개 이상의 제3절연층을 구비하는 절연기판일 수 있다.
또한, 상기 절연기판은 한 개 이상의 제4금속층을 구비한 세라믹 절연기판이거나 PCB일 수 있다.
또한, 상기 제2기판은 금속클립이고, 상기 금속클립과 상기 제2반도체칩 사이에는 상기 제1절연층이 개재될 수 있다.
또한, 상기 제1절연층의 절연소재는, 에폭시 성분을 포함하는 페이스트이고, 100℃ 이상의 온도에 의하여 열경화되어 형성될 수 있다.
또한, 상기 제1절연층의 절연소재는, 시트형태로 상기 금속클립과 상기 제2반도체칩 사이에 개재될 수 있다.
또한, 상기 제1절연층의 절연소재는, 선행하여 상기 제2반도체칩의 하면에 접착되고, 후속하여 상기 금속클립에 접착될 수 있다.
또한, 상기 제2반도체칩의 상면에는 5개 이상의 단자가 전기적으로 연결될 수 있다.
또한, 상기 제2반도체칩은 HVIC 또는 LVIC일 수 있다.
또한, 상기 제2반도체칩 하면의 표면은 Si 성분을 80% 이상 포함할 수 있다.
또한, 상기 제1반도체칩의 상면 또는 하면의 최외각 금속층은 Ag 성분 또는 Au 성분을 80% 이상 포함할 수 있다.
또한, 한 개 이상의 상기 제1반도체칩 하면과 상기 제1기판은 솔더 계열의 소재를 통해 전기적으로 연결될 수 있다.
또한, 상기 제2반도체칩은 상기 제1기판에 초음파웰딩에 의해 결합되는 금속소재를 통해 전기적으로 연결될 수 있다.
또한, 상기 금속소재의 초음파웰딩시 상기 제2반도체칩에 100℃ 이상의 온도를 가하여 전기적으로 연결할 수 있다.
또한, 상기 제2반도체칩은 상기 제1기판에 솔더링에 의해 결합되는 금속소재를 통해 전기적으로 연결될 수 있다.
또한, 상기 제1기판의 적어도 일부가 상기 봉지재의 상면, 하면 또는 측면으로 노출될 수 있다.
또한, 상기 제1절연층의 두께는 10㎛ 내지 400㎛일 수 있다.
또한, 상기 봉지재 외부로 노출된 상기 제1 아우터 리드 또는 상기 제2 아우터 리드의 피치는 1mm 이상일 수 있다.
또한, 상기 봉지재에 의해 몰딩되는 상기 제1기판의 최상위 표면에는 Ag, Au 또는 Ni로 도금되고, 도금면적의 합이 2mm * 2mm 이상일 수 있다.
본 발명에 의하면, 상이한 기능을 수행하는 반도체칩들 사이에 절연층을 개재하여 전기적으로 절연시켜 적층구조를 이루어서 복수의 반도체칩을 집적하여 패키지의 소형화 및 다기능화를 구현할 수 있고, 적층구조의 반도체로부터 발생한 발열을 효과적으로 냉각하여 열적 안정성을 제공할 수 있는 효과가 있다.
또한, 본 발명에 의하면, 방열효과를 극대화할 수 있고 다양한 반도체칩의 탑재가 가능하며 봉지재에 의한 몰딩 시 반도체 패키지의 밸런스를 유지시켜 몰딩 후 휨 현상을 방지할 수 있는 효과가 있다.
도 1은 종래기술에 의한 반도체 패키지용 클립 구조 및 이를 이용한 반도체 패키지를 예시한 것이다.
도 2는 본 발명의 실시예에 의한 반도체 패키지의 사시도를 각각 도시한 것이다.
도 3은 도 2의 반도체 패키지의 내부구조를 도시한 것이다.
도 4는 도 2의 반도체 패키지의 단면구조를 도시한 것이다.
도 5는 도 3의 반도체 패키지의 분해 사시도를 도시한 것이다.
도 6 내지 도 9는 도 2의 반도체 패키지의 제조공정을 각각 도시한 것이다.
도 10은 본 발명의 다른 실시예에 의한 반도체 패키지의 단면구조를 도시한 것이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
본 발명의 실시예에 의한 반도체 패키지는, 전기적 패턴이 형성된 한 개 이상의 제1기판(110), 제1기판(110) 상에 탑재되는 한 개 이상의 제1반도체칩(120), 한 개 이상의 제1기판(110) 및 한 개 이상의 제1반도체칩(120)과 각각 전기적으로 연결되는 한 개 이상의 제2기판(130), 제2기판(130) 상에 탑재되어 한 개 이상의 제1기판(110)과 전기적으로 연결되는 한 개 이상의 제2반도체칩(140), 및 제1반도체칩(120) 및 제2반도체칩(140)을 감싸는 봉지재(150)를 포함하고, 제1반도체칩(120) 상면과 제2반도체칩(140) 하면 사이에 개재된 절연층(145)을 통해 전기적으로 절연되어 제1반도체칩(120)과 제2반도체칩(140)이 수직적층구조를 이루어, 복수의 반도체칩을 집적하여 패키지의 소형화 및 다기능화를 구현하는 것을 요지로 한다.
이하, 도 2 내지 도 9를 참조하여, 전술한 구성의 반도체 패키지를 구체적으로 상술하면 다음과 같다.
우선, 제1기판(110)은 전기적 패턴이 형성된 한 개 이상으로 구성되고, 제1기판(110)의 상단에는 제1반도체칩(120)이 탑재된다.
여기서, 제1기판(110)은 금속재질로 구성되는 리드프레임(lead frame)으로서, 도 2 내지 도 5에 도시된 바와 같이, 리드프레임은 제1반도체칩(120)이 탑재되는 한 개 이상의 패드(111)와, 제2반도체칩(140)과 전기적으로 연결되는 한 개 이상의 이너 리드(inner lead)(112)와, 이너 리드(112)로부터 연장되어 봉지재(150) 외측으로 노출되어 전기적 신호를 인가받는 아우터 리드(outer lead)(113)를 포함할 수 있다.
한편, 이너 리드(112) 및 아우터 리드(113)는 이웃하는 다른 이너 리드(112) 및 아우터 리드(113)와 절연되도록 갭이 형성되어 패턴형성되고, 패드(111)는 일부 이너 리드(112)로부터 절곡 연장형성되어 제1반도체칩(120)과 전기적으로 연결될 수 있다.
또한, 제1기판(110)은, 도시되지는 않았으나, 한 개 이상의 금속층과 한 개 이상의 절연층을 포함하여 구성될 수 있다.
또한, 봉지재(150) 외부로 노출된 아우터 리드(113)의 피치는 1mm 이상으로 형성되어 외부신호인가를 위한 안정적인 연결성을 확보하도록 할 수 있다.
또한, 봉지재(150)에 의해 몰딩되어 내부에 위치하는 제1기판(110)의 최상위 표면에는 Ag, Au 또는 Ni로 도금되고, 도금면적의 합이 2mm * 2mm 이상으로 형성되어, 제1기판(110) 상단에 탑재되는 제1반도체칩(120)과의 양호한 전기전도성 및 열전도성을 확보하도록 할 수 있다.
다음, 제1반도체칩(120)은 한 개 이상으로 구성되어 제1기판(110) 상에 탑재되어 제1기판(110)과 전기적으로 연결된다.
또한, 제1반도체칩(120)의 상면 또는 하면의 최외각 금속층은 Ag 성분 또는 Au 성분을 80% 이상 포함하여서, 제1반도체칩(120)의 상면과 전기적으로 연결되는 제2기판(130) 또는 하면과 전기적으로 연결되는 제1기판(110)으로의 양호한 전기전도성과 열전도성을 제공할 수 있다.
또한, 도 4 및 도 5에 도시된 바와 같이, 한 개 이상의 제1반도체칩(120) 하면과 제1기판(110)은 솔더 계열의 소재(121)를 통해 전기적으로 연결될 수 있다.
다음, 제2기판(130)은 한 개 이상으로 구성되어, 한 개 이상의 제1기판(110) 및 한 개 이상의 제1반도체칩(120)과 각각 전기적으로 연결된다.
예컨대, 도 3 및 도 5를 참고하면, 제2기판(130)은 제1기판(110) 및 제1반도체칩(120) 상부에 적층 형성되고, 제2기판(130)의 저면은 하부의 제1기판(110)과 제1반도체칩(120)에 대향하여 일정 높이로 돌출 형성되어 각각 전기적으로 연결되되, 도 3에 확대도시된 바와 같이, 제2기판(130)의 저면 일측은 제1기판(110)과 접촉하여 전기적으로 연결되고, 타측은 제1반도체칩(120)과 접촉하여 전기적으로 연결된다.
또한, 제2기판(130)은 한 개 이상의 절연층을 구비하는 절연기판일 수 있고, 절연기판은 한 개 이상의 금속층을 구비한 DBC(Direct Bonded Copper) 또는 AMB(Active Metal Brazing)의 제조공정을 통해 생성된 세라믹 절연기판이거나 PCB일 수 있다.
또는, 제2기판(130)은 금속클립이고, 금속클립과 제2반도체칩(140) 사이에는 절연층(145)이 개재될 수 있다.
여기서, 절연층(145)을 이루는 절연소재는 에폭시 성분을 포함하는 페이스트로서, 100℃ 이상의 온도에 의하여 페이스트를 열경화하여 절연층(145)을 형성할 수 있고, 도 8의 (a) 및 (b)에 도시된 바와 같이, 절연소재는 선행하여 제2반도체칩(140)의 하면에 접착되고, 후속하여 금속클립 형태의 제2기판(130)에 접착될 수 있다.
또는, 절연소재는 시트형태로 금속클립과 제2반도체칩(140) 사이에 개재되어 절연층(145)을 형성할 수 있다.
다음, 제2반도체칩(140)은 제2기판(130) 상에 탑재되어 한 개 이상의 제1기판(110)과 전기적으로 연결된다.
여기서, 제1반도체칩(120) 상면과 제2반도체칩(140) 하면 사이에 개재된 절연층(145)을 통해 전기적으로 절연되도록 구성되는데, 제1반도체칩(120)은 스위칭 소자인 IGBT, MOSFET 또는 다이오드일 수 있고, 제2반도체칩(140)은 제어 IC인 HVIC(High-Voltage IC) 또는 LVIC(Low-Voltage IC)일 수 있어, 제1반도체칩(120)과 제2반도체칩(140)은 동일공간에 적층되어 상호 상이한 기능을 수행하도록 절연층(145)을 통해 전기적으로 절연된다.
예컨대, 도 4에 확대도시된 바와 같이, 한 개 이상의 제1반도체칩(120)과 전기적으로 연결되는 제2기판(130)의 금속층과, 한 개 이상의 제2반도체칩(140)의 하면 사이에 절연층(145)이 개재되어서, 제2반도체칩(140)은 제1반도체칩(120)이 전기적으로 연결되는 제2기판(130)과 절연층(145)을 통해 절연상태를 유지할 수 있다.
여기서, 절연층(145)의 두께는 10㎛ 내지 400㎛로 형성되어, 제2기판(130)과의 절연성을 확보하도록 최소 10㎛이상이고 컴팩트한 적층구조를 확보하도록 최대 400㎛이하일 수 있다.
또한, 도 3을 참고하면, 제2반도체칩(140)의 상면에는 5개 이상의 단자, 예컨대 와이어(146)가 전기적으로 연결될 수 있고, 제2반도체칩(140) 하면의 표면은 Si 성분을 80% 이상 포함하여 양호한 강도와 열적 안정성과 절연성을 제공할 수 있다.
또한, 제2반도체칩(140)은 제1기판(110)에 초음파웰딩에 의해 결합되는 금속소재를 통해 전기적으로 연결될 수 있고, 금속소재의 초음파웰딩시 제2반도체칩(140)에 100℃ 이상의 온도를 가하여 전기적으로 연결할 수 있다.
또는, 제2반도체칩(140)은 제1기판(110)에 솔더링에 의해 결합되는 금속소재를 통해 전기적으로 연결될 수 있다.
예컨대, 제2반도체칩(140)은 제1기판(110)에 와이어(146)를 통해 전기적으로 연결될 수 있다.
다음, 봉지재(150)는, 도 2에 도시된 바와 같이, 제1반도체칩(120) 및 제2반도체칩(140)을 감싸서 보호한다.
한편, 제1기판(110)의 적어도 일부가 봉지재(150)의 상면 또는 하면으로 노출되도록 구성되어(도 10 참조), 제1반도체칩(120)의 구동에 의한 발열을 제1기판(110)을 통해 봉지재(150) 외부로 전달하여 별도의 히트싱크에 의해 냉각하도록 하여 열적 안정성을 제공하도록 할 수 있다.
도 6 내지 도 9는 도 2의 반도체 패키지의 제조공정을 각각 도시한 것으로, 이를 참조하여 반도체 패키지의 제조공정을 간략히 상술하면 다음과 같다.
우선, 도 6의 (a)를 참고하면, 패드(111)와 이너 리드(112)와 아우터 리드(113)의 전기적 패턴이 형성된 한 개 이상의 제1기판(110)을 준비한다.
이후, 도 6의 (b)를 참고하면, 한 개 이상의 제1반도체칩(120) 하면과 제1기판(110)을 솔더 계열의 소재(121)를 통해 전기적으로 연결한다.
이후, 도 7의 (a)를 참고하면, 제2기판(130)이 한 개 이상의 제1기판(110) 및 한 개 이상의 제1반도체칩(120)과 각각 전기적으로 연결되도록 전도성 접착제(131)를 개재하여 제1반도체칩(120) 상에 제2기판(130)을 적층한다.
이후, 제2반도체칩(140)은 절연층(145)을 개재하여 제2기판(130) 상에 탑재되어 제1반도체칩(120)과 제2반도체칩(140)의 수직방향의 적층구조를 형성한다.
이후, 제2반도체칩(140)의 상면과 제1기판(110)의 이너 리드(112)를 와이어(146)를 통해 전기적으로 연결한다.
최종, 봉지재(150)를 몰딩하여 제1반도체칩(120) 및 제2반도체칩(140)을 감싸서 보호한다.
도 10은 본 발명의 다른 실시예에 의한 반도체 패키지의 단면구조를 도시한 것으로, 도 10과 함께, 도 1 내지 도 9를 참조하여 본 발명의 다른 실시예에 의한 반도체 패키지를 구체적으로 상술하면 다음과 같다.
본 발명의 다른 실시예에 의한 반도체 패키지는, 전기적 패턴이 형성된 한 개 이상의 제1기판(110), 제1기판(110) 상에 탑재되는 한 개 이상의 제1반도체칩(120), 한 개 이상의 제1기판(110) 및 한 개 이상의 제1반도체칩(120)과 각각 전기적으로 연결되는 한 개 이상의 제2기판(130), 제2기판(130) 상에 탑재되어 한 개 이상의 제1기판(110)과 전기적으로 연결되는 한 개 이상의 제2반도체칩(140), 및 제1반도체칩(120) 및 제2반도체칩(140)을 감싸는 봉지재(150)를 포함하고, 제1반도체칩(120) 상면과 제2반도체칩(140) 하면 사이에 개재된 절연층(145)을 통해 전기적으로 절연되어 제1반도체칩(120)과 제2반도체칩(140)이 수직적층구조를 이루고, 제1기판(110)은 리드프레임으로, 제1반도체칩(120)이 탑재되되 한 개 이상의 금속층(111-2, 111-3)과 한 개 이상의 절연층(111-1)이 적층 형성된 한 개 이상의 패드(111)와, 한 개 이상의 패드(111)와 전기적으로 연결되는 한 개 이상의 제1 이너 리드(112-1)와, 제2반도체칩(140)과 전기적으로 연결되는 제2 이너 리드(112-2)와, 제1 이너 리드(112-1) 및 제2 이너 리드(112-2)로부터 각각 연장되어 봉지재(150) 외측으로 적어도 일부가 노출되어 전기적 신호를 인가받는 제1 아우터 리드(113-1) 및 제2 아우터 리드(113-2)를 포함하고, 제2기판(130)은 제2반도체칩(140)이 탑재되는 수평부(F)와, 수평부(F)로부터 연장형성되되 제1기판(110)과 제1반도체칩(120)에 대향하여 일정 높이로 돌출 또는 다운셋 벤딩 형성된 연장부(E)를 포함하고, 제2기판(130)의 상면은 제1 아우터 리드(113-1) 또는 제2 아우터 리드(113-2)의 상면과 동일한 가상의 평면 상에 위치하거나, 혹은 제2기판(130)의 상면이 제1 아우터 리드(113-1) 또는 제2 아우터 리드(113-2)의 상면보다 높게 위치하여, 복수의 반도체칩을 집적하여 패키지의 소형화 및 다기능화를 구현함과 아울러, 방열효과를 극대화할 수 있고 다양한 반도체칩의 탑재가 가능하며 봉지재에 의한 몰딩 시 반도체 패키지의 밸런스를 유지시켜 몰딩 후 휨 현상을 방지하는 것을 요지로 한다.
우선, 제1기판(110)은 패드와 리드를 포함하는 리드프레임일 수 있다.
여기서, 제1기판(110)은 제1반도체칩(120)이 탑재되되 한 개 이상의 금속층(111-2, 111-3)과 한 개 이상의 절연층(111-1)이 적층 형성된 한 개 이상의 패드(111)와, 패드(111)와 전기적으로 연결되는 한 개 이상의 제1 이너 리드(112-1)와, 제2반도체칩(140)과 전기적으로 연결되는 한 개 이상의 제2 이너 리드(112-2)와, 제1 이너 리드(112-1) 및 제2 이너 리드(112-2)로부터 각각 연장되어 봉지재(150) 외측으로 적어도 일부가 노출되어 전기적 신호를 인가받는 제1 아우터 리드(113-1) 및 제2 아우터 리드(113-2)를 포함할 수 있다.
한편, 이너 리드(112-1, 112-2) 및 아우터 리드(113-1, 113-2)는 이웃하는 다른 이너 리드(112-1, 112-2) 및 아우터 리드(113-1, 113-2)와 절연되도록 갭이 형성되어 패턴형성되고, 이너 리드(112-1, 112-2)는 아우터 리드(113-1, 113-2)로부터 절곡 연장 형성되거나 또는 직선 연장 형성되어 구성될 수 있다.
도 10을 참고하면, 제2기판(130)의 상면은 제1 아우터 리드(113-1)의 상면과 동일한 가상의 평면 상에 위치하고, 제2 아우터 리드(113-2)의 상면보다 높게 위치할 수 있다. 이때 제1 이너 리드(112-1)는 제1 아우터 리드(113-1)로부터 하향 절곡되도록 형성될 수 있고, 제2 이너 리드(112-2)는 제2 아우터 리드(113-2)로부터 직선 연장 형성될 수 있다.
또는, 도시하지는 않았으나, 제2기판(130)의 상면은 제2 아우터 리드(113-2)의 상면과 동일한 가상의 평면 상에 위치하고, 제1 아우터 리드(113-1)의 상면보다 높게 위치할 수 있다. 이때 제2 이너 리드(112-2)는 제2 아우터 리드(113-2)로부터 하향 절곡되도록 형성될 수 있고, 제1 이너 리드(112-1)는 제1 아우터 리드(113-1)로부터 직선 연장 형성될 수 있다.
또는, 도시하지는 않았으나, 제2기판(130)의 상면은 제1 아우터 리드(113-1) 및 제2 아우터 리드(113-2)의 상면과 동일한 가상의 평면 상에 위치할 수 있다. 이때 제1 이너 리드(112-1) 및 제2 이너 리드(112-2)는 각각 제1 아우터 리드(113-1) 및 제2 아우터 리드(113-2)로부터 하향 절곡되도록 형성될 수 있다.
또는, 도시하지는 않았으나, 제2기판(130)의 상면은 제1 아우터 리드(113-1) 및 제2 아우터 리드(113-2)의 상면보다 높게 위치할 수 있다. 이때 제1 이너 리드(112-1) 및 제2 이너 리드(112-2)는 각각 제1 아우터 리드(113-1) 및 제2 아우터 리드(113-2)로부터 직선 연장 형성될 수 있다.
한편, 봉지재에 의한 몰딩 시 반도체 패키지의 밸런스를 유지시켜 몰딩 후 휨 현상을 방지하기 위해서는 이너 리드(112-1, 112-2)의 적어도 일부는 아우터 리드(113-1, 113-2)로부터 하향 절곡되도록 형성되는 것이 바람직하다.
구체적으로, 모든 이너 리드(112-1, 112-2)가 아우터 리드(113-1, 113-2)로부터 직선 연장 형성되는 경우, 봉지재(150)의 외측으로 노출되는 아우터 리드(113-1, 113-2)가 반도체 패키지의 측면 중앙부가 아닌 상부측 또는 하부측에 치우쳐 노출되는 구조가 되어 봉지재(150)의 몰딩 시 반도체 패키지의 밸런스가 무너져 몰딩 후 휨이 발생하는 문제가 발생하게 되므로, 이너 리드(112-1, 112-2)의 적어도 일부는 아우터 리드(113-1, 113-2)로부터 하향 절곡되도록 형성하고 아우터 리드(113-1, 113-2)가 반도체 패키지의 측면의 대략 중앙부에 노출되도록 하는 것이 바람직하다.
이때, 이너 리드(112-1, 112-2)는 금속재질로 구성될 수 있으며, 이너 리드(112-1, 112-2)와 아우터 리드(113-1, 113-2)는 동일 재질 또는 상이한 재질로 구성될 수 있다.
또한, 제1기판(110)의 패드(111)는 한 개 이상의 금속층(111-2)과, 한 개 이상의 절연층(111-1)과, 한 개 이상의 금속층(111-3)이 순차 적층 형성되도록 구성될 수 있다. 제1기판(110)의 패드(111)를 금속 기판으로 사용하는 경우 금속 기판의 제조적 측면의 어려움으로 인해 다양한 칩을 탑재하는 것이 어려우나, 본 발명의 제1기판(110)의 패드(111)는 금속층(111-2, 113-3)과 절연층(111-1)이 적층 형성되는 절연기판을 사용함으로써, 제1반도체칩(120)이 탑재되는 측면에 적층된 금속층(113-3)을 다양한 형상과 모양으로 패턴 형성할 수 있어 다양한 성능과 종류의 반도체칩의 탑재가 가능해진다.
또한, 봉지재(150) 외부로 노출된 아우터 리드(113-1, 113-2)의 피치는 1mm 이상으로 형성되어 외부신호인가를 위한 안정적인 연결성을 확보하도록 할 수 있다.
또한, 봉지재(150)에 의해 몰딩되어 내부에 위치하는 제1기판(110)의 최상위 표면에는 Ag, Au 또는 Ni로 도금되고, 도금면적의 합이 2mm * 2mm 이상으로 형성되어, 제1기판(110) 상단에 탑재되는 제1반도체칩(120)과의 양호한 전기전도성 및 열전도성을 확보하도록 할 수 있다.
다음, 제1반도체칩(120)은 한 개 이상으로 구성되어 제1기판(110) 상에 탑재되어 제1기판(110)과 전기적으로 연결된다.
또한, 제1반도체칩(120)의 상면 또는 하면의 최외각 금속층은 Ag 성분 또는 Au 성분을 80% 이상 포함하여서, 제1반도체칩(120)의 상면과 전기적으로 연결되는 제2기판(130) 또는 하면과 전기적으로 연결되는 제1기판(110)으로의 양호한 전기전도성과 열전도성을 제공할 수 있다.
또한, 도 4 및 도 5에 도시된 바와 같이, 한 개 이상의 제1반도체칩(120) 하면과 제1기판(110)은 솔더 계열의 소재(121)를 통해 전기적으로 연결될 수 있다.
다음, 제2기판(130)은 한 개 이상으로 구성되어, 한 개 이상의 제1기판(110) 및 한 개 이상의 제1반도체칩(120)과 각각 전기적으로 연결된다.
예컨대, 도 3, 도 5 및 도 10을 참고하면, 제2기판(130)은 제1기판(110) 및 제1반도체칩(120) 상부에 적층 형성되고, 제2기판(130)의 저면은 하부의 제1기판(110)과 제1반도체칩(120)에 대향하여 일정 높이로 돌출 형성되거나 다운셋 벤딩 형성되어 각각 전기적으로 연결되되, 도 3 및 도 10에 확대도시된 바와 같이, 제2기판(130)의 저면 일측은 제1기판(110)과 접촉하여 전기적으로 연결되고, 타측은 제1반도체칩(120)과 접촉하여 전기적으로 연결된다.
또한, 제2기판(130)은 한 개 이상의 절연층을 구비하는 절연기판일 수 있고, 절연기판은 한 개 이상의 금속층을 구비한 DBC(Direct Bonded Copper) 또는 AMB(Active Metal Brazing)의 제조공정을 통해 생성된 세라믹 절연기판이거나 PCB일 수 있거나, 혹은, 제2기판(130)은 금속클립이고, 금속클립과 제2반도체칩(140) 사이에는 절연층(145)이 개재될 수 있다.
여기서, 절연층(145)을 이루는 절연소재는 에폭시 성분을 포함하는 페이스트로서, 100℃ 이상의 온도에 의하여 페이스트를 열경화하여 절연층(145)을 형성할 수 있고, 도 8의 (a) 및 (b), 및 도 10에 도시된 바와 같이, 절연소재는 선행하여 제2반도체칩(140)의 하면에 접착되고, 후속하여 금속클립 형태의 제2기판(130)에 접착될 수 있다.
또는, 절연소재는 시트형태로 금속클립과 제2반도체칩(140) 사이에 개재되어 절연층(145)을 형성할 수 있다.
또한, 도 10을 참고하면, 제2기판(130)이 금속클립인 경우 제2반도체칩(140)이 탑재되는 수평부(F)와, 수평부(F)로부터 연장형성되되 제1기판(110)과 제1반도체칩(120)에 대향하여 일정 높이로 돌출 또는 다운셋 벤딩 형성된 연장부(E)를 포함하도록 구성될 수 있다.
다음, 제2반도체칩(140)은 제2기판(130) 상에 탑재되어 한 개 이상의 제1기판(110)과 전기적으로 연결된다.
여기서, 제1반도체칩(120) 상면과 제2반도체칩(140) 하면 사이에 개재된 절연층(145)을 통해 전기적으로 절연되도록 구성되는데, 제1반도체칩(120)은 스위칭 소자인 IGBT, MOSFET 또는 다이오드일 수 있고, 제2반도체칩(140)은 제어 IC인 HVIC(High-Voltage IC) 또는 LVIC(Low-Voltage IC)일 수 있어, 제1반도체칩(120)과 제2반도체칩(140)은 동일공간에 적층되어 상호 상이한 기능을 수행하도록 절연층(145)을 통해 전기적으로 절연된다.
예컨대, 도 10에 확대도시된 바와 같이, 한 개 이상의 제1반도체칩(120)과 전기적으로 연결되는 제2기판(130)의 금속층과, 한 개 이상의 제2반도체칩(140)의 하면 사이에 절연층(145)이 개재되어서, 제2반도체칩(140)은 제1반도체칩(120)이 전기적으로 연결되는 제2기판(130)과 절연층(145)을 통해 절연상태를 유지할 수 있다.
여기서, 절연층(145)의 두께는 10㎛ 내지 400㎛로 형성되어, 제2기판(130)과의 절연성을 확보하도록 최소 10㎛이상이고 컴팩트한 적층구조를 확보하도록 최대 400㎛이하일 수 있다.
또한, 도 3 및 도 10을 참고하면, 제2반도체칩(140)의 상면에는 5개 이상의 단자, 예컨대 전도성 클립 또는 전도성 와이어(146)가 전기적으로 연결될 수 있고, 제2반도체칩(140) 하면의 표면은 Si 성분을 80% 이상 포함하여 양호한 강도와 열적 안정성과 절연성을 제공할 수 있다.
또한, 제2반도체칩(140)은 제1기판(110)에 초음파웰딩에 의해 결합되는 금속소재를 통해 전기적으로 연결될 수 있고, 금속소재의 초음파웰딩시 제2반도체칩(140)에 100℃ 이상의 온도를 가하여 전기적으로 연결할 수 있다.
또는, 제2반도체칩(140)은 제1기판(110)에 솔더링에 의해 결합되는 금속소재를 통해 전기적으로 연결될 수 있다.
예컨대, 제2반도체칩(140)은 제1기판(110)에 전도성 클립 또는 전도성 와이어(146)를 통해 전기적으로 연결될 수 있다.
다음, 봉지재(150)는, 도 2 및 도 10에 도시된 바와 같이, 제1반도체칩(120) 및 제2반도체칩(140)을 감싸서 보호한다.
또한, 도 10을 참고하면, 제1기판(110)의 적어도 일부가 봉지재(150)의 상면, 하면, 또는 측면으로 노출되도록 구성되어, 제1반도체칩(120)의 구동에 의한 발열을 제1기판(110)을 통해 봉지재(150) 외부로 전달하여 별도의 히트싱크에 의해 냉각하도록 하여 열적 안정성을 제공하도록 할 수 있다.
한편, 제1기판(110)의 패드(111)를 금속기판으로 사용하는 경우 별도의 절연재를 개재하여 히트싱크와 부착하게 되는데, 절연재로 인해 열 전달의 효율이 떨어지는 문제가 있으나, 본 발명의 제1기판(110)의 패드(111)는 금속층(111-2, 111-3)과 절연층(111-1)이 적층 형성된 절연기판을 사용함으로써, 별도의 절연재를 개재하지 않아도 되므로, 열 전달 효율을 좋게 할 수 있으며 이에 따라 방열효과를 극대화할 수 있다.
따라서, 전술한 바와 같은 반도체 패키지의 구성에 의해서, 상이한 기능을 수행하는 반도체칩들 사이에 절연층을 개재하여 전기적으로 절연시켜 적층구조를 이루어서 복수의 반도체칩을 집적하여 패키지의 소형화 및 다기능화를 구현할 수 있고, 적층구조의 반도체로부터 발생한 발열을 효과적으로 냉각하여 열적 안정성을 제공할 수 있는 동시에, 방열효과를 극대화할 수 있고 다양한 반도체칩의 탑재가 가능하며 봉지재에 의한 몰딩 시 반도체 패키지의 밸런스를 유지시켜 몰딩 후 휨 현상을 방지할 수 있다.
이상, 본 발명을 도면에 도시된 실시예를 참조하여 설명하였다. 그러나, 본 발명은 이에 한정되지 않고 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 본 발명과 균등한 범위에 속하는 다양한 변형예 또는 다른 실시예가 가능하다. 따라서, 본 발명의 진정한 보호범위는 이어지는 특허청구범위에 의해 정해져야 할 것이다.
110 : 제1기판 111 : 패드
112, 112-1, 112-2 : 이너 리드 113, 113-1, 113-2 : 아우터 리드
120 : 제1반도체칩 121 : 솔더 계열의 소재
130 : 제2기판 131 : 전도성 접착제
140 : 제2반도체칩 145 : 절연층
146 : 와이어 150 : 봉지재

Claims (24)

  1. 전기적 패턴이 형성된 한 개 이상의 제1기판;
    상기 제1기판 상에 탑재되는 한 개 이상의 제1반도체칩;
    한 개 이상의 상기 제1기판 및 한 개 이상의 상기 제1반도체칩과 각각 전기적으로 연결되는 한 개 이상의 제2기판;
    상기 제2기판 상에 탑재되어 한 개 이상의 상기 제1기판과 전기적으로 연결되는 한 개 이상의 제2반도체칩; 및
    상기 제1반도체칩 및 상기 제2반도체칩을 감싸는 봉지재;를 포함하고, 상기 제1반도체칩 상면과 상기 제2반도체칩 하면 사이에 개재된 제1절연층을 통해 전기적으로 절연되어 상기 제1반도체칩과 상기 제2반도체칩이 적층구조를 이루고,
    상기 제1기판은 리드프레임으로, 상기 제1반도체칩이 탑재되되 한 개 이상의 금속층과 한 개 이상의 제2절연층이 적층 형성된 한 개 이상의 패드와, 한 개 이상의 상기 패드와 전기적으로 연결되는 한 개 이상의 제1 이너 리드와, 상기 제2반도체칩과 전기적으로 연결되는 한 개 이상의 제2 이너 리드와, 상기 제1 이너 리드 및 상기 제2 이너 리드로부터 각각 연장되어 상기 봉지재 외측으로 적어도 일부가 노출되어 전기적 신호를 인가받는 제1 아우터 리드 및 제2 아우터 리드를 포함하고,
    상기 제2기판은 상기 제2반도체칩이 탑재되는 수평부와, 상기 수평부로부터 연장 형성되되 상기 제1기판과 상기 제1반도체칩에 대향하여 일정 높이로 돌출 또는 다운셋 벤딩 형성된 연장부를 포함하고,
    상기 제2기판의 상면은 한 개 이상의 상기 제1 아우터 리드 또는 상기 제2 아우터 리드의 상면과 동일한 가상의 평면 상에 위치하거나, 혹은 상기 제2기판의 상면이 상기 제1 아우터 리드 또는 상기 제2 아우터 리드의 상면보다 높게 위치하는,
    반도체 패키지.
  2. 제 1 항에 있어서,
    상기 제1 이너 리드 또는 상기 제2 이너 리드는 금속재질로 구성되는 것을 특징으로 하는, 반도체 패키지.
  3. 제 1 항에 있어서,
    상기 패드는 한 개 이상의 제1금속층과, 한 개 이상의 상기 제2절연층과, 한 개 이상의 제2금속층이 순차 적층 형성되는 것을 특징으로 하는, 반도체 패키지.
  4. 제 1 항에 있어서,
    상기 제2반도체칩과 상기 제2 이너 리드는 전도성 와이어 또는 전도성 클립에 의해 전기적으로 연결되는 것을 특징으로 하는, 반도체 패키지.
  5. 제 1 항에 있어서,
    상기 제1반도체칩은 IGBT, MOSFET 또는 다이오드인 것을 특징으로 하는, 반도체 패키지.
  6. 제 1 항에 있어서,
    한 개 이상의 상기 제1반도체칩과 전기적으로 연결되는 상기 제2기판의 제3금속층과, 한 개 이상의 상기 제2반도체칩의 하면 사이에는 한 개 이상의 상기 제1절연층이 개재되는 것을 특징으로 하는, 반도체 패키지.
  7. 제 1 항에 있어서,
    상기 제2기판은 한 개 이상의 제3절연층을 구비하는 절연기판인 것을 특징으로 하는, 반도체 패키지.
  8. 제 7 항에 있어서,
    상기 절연기판은 한 개 이상의 제4금속층을 구비한 세라믹 절연기판이거나 PCB인 것을 특징으로 하는, 반도체 패키지.
  9. 제 1 항에 있어서,
    상기 제2기판은 금속클립이고, 상기 금속클립과 상기 제2반도체칩 사이에는 상기 제1절연층이 개재되는 것을 특징으로 하는, 반도체 패키지.
  10. 제 9 항에 있어서,
    상기 제1절연층의 절연소재는, 에폭시 성분을 포함하는 페이스트이고, 100℃ 이상의 온도에 의하여 열경화되어 형성되는 것을 특징으로 하는, 반도체 패키지.
  11. 제 9 항에 있어서,
    상기 제1절연층의 절연소재는, 시트형태로 상기 금속클립과 상기 제2반도체칩 사이에 개재되는 것을 특징으로 하는, 반도체 패키지.
  12. 제 9 항에 있어서,
    상기 제1절연층의 절연소재는, 선행하여 상기 제2반도체칩의 하면에 접착되고, 후속하여 상기 금속클립에 접착되는 것을 특징으로 하는, 반도체 패키지.
  13. 제 1 항에 있어서,
    상기 제2반도체칩의 상면에는 5개 이상의 단자가 전기적으로 연결되는 것을 특징으로 하는, 반도체 패키지.
  14. 제 1 항에 있어서,
    상기 제2반도체칩은 HVIC 또는 LVIC인 것을 특징으로 하는, 반도체 패키지.
  15. 제 1 항에 있어서,
    상기 제2반도체칩 하면의 표면은 Si 성분을 80% 이상 포함하는 것을 특징으로 하는, 반도체 패키지.
  16. 제 1 항에 있어서,
    상기 제1반도체칩의 상면 또는 하면의 최외각 금속층은 Ag 성분 또는 Au 성분을 80% 이상 포함하는 것을 특징으로 하는, 반도체 패키지.
  17. 제 1 항에 있어서,
    한 개 이상의 상기 제1반도체칩 하면과 상기 제1기판은 솔더 계열의 소재를 통해 전기적으로 연결되는 것을 특징으로 하는, 반도체 패키지.
  18. 제 1 항에 있어서,
    상기 제2반도체칩은 상기 제1기판에 초음파웰딩에 의해 결합되는 금속소재를 통해 전기적으로 연결되는 것을 특징으로 하는, 반도체 패키지.
  19. 제 18 항에 있어서,
    상기 금속소재의 초음파웰딩시 상기 제2반도체칩에 100℃ 이상의 온도를 가하여 전기적으로 연결하는 것을 특징으로 하는, 반도체 패키지.
  20. 제 1 항에 있어서,
    상기 제2반도체칩은 상기 제1기판에 솔더링에 의해 결합되는 금속소재를 통해 전기적으로 연결되는 것을 특징으로 하는. 반도체 패키지.
  21. 제 1 항에 있어서,
    상기 제1기판의 적어도 일부가 상기 봉지재의 상면, 하면 또는 측면으로 노출되는 것을 특징으로 하는, 반도체 패키지.
  22. 제 1 항에 있어서,
    상기 제1절연층의 두께는 10㎛ 내지 400㎛인 것을 특징으로 하는, 반도체 패키지.
  23. 제 1 항에 있어서,
    상기 봉지재 외부로 노출된 상기 제1 아우터 리드 또는 상기 제2 아우터 리드의 피치는 1mm 이상인 것을 특징으로 하는, 반도체 패키지.
  24. 제 1 항에 있어서,
    상기 봉지재에 의해 몰딩되는 상기 제1기판의 최상위 표면에는 Ag, Au 또는 Ni로 도금되고, 도금면적의 합이 2mm * 2mm 이상인 것을 특징으로 하는, 반도체 패키지.
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