JP2010283236A - 半導体装置 - Google Patents

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Abstract

【課題】半導体装置を小型化する。
【解決手段】パワーMOSFETが形成された半導体チップCPHの上方に、他のパワーMOSFETが形成された半導体チップCPLを配置し、封止樹脂部MRで封止する。ここで、半導体チップCPHのゲートパッド電極PDGH上に半導体チップCPLが重ならないように配置する。また、半導体チップCPHおよび半導体チップCPLのサイズ、それぞれのソースパッド電極およびゲートパッド電極の形状および配置は同一であり、半導体チップCPHおよび半導体チップCPLの互いの中心をずらして配置する。
【選択図】図7

Description

本発明は、半導体装置に関し、特に、樹脂封止型半導体パッケージ形態の半導体装置に適用して有効な技術に関する。
種々の半導体パッケージが用いられているが、半導体チップを封止樹脂部で封止した樹脂封止型の半導体パッケージがある。樹脂封止型の半導体パッケージでは、半導体チップが封止樹脂部内に封止されているので、半導体チップの信頼性を向上することができる。また、封止樹脂部の裏面で端子を露出させることで、樹脂封止型の半導体パッケージの面実装が可能になる。
また、近年、電源回路等の小型化および高速応答対応を達成するため、電源回路に使用されるパワーMOSFET(Metal Oxide Semiconductor Field Effect Transistor)の高周波数化が進んでいる。特に、デスクトップ型やノート型のパーソナルコンピュータ、サーバまたはゲーム機等のCPUやDSPなどは大電流化および高周波数化する傾向にある。このため、そのCPU(Central Processing Unit)やDSP(Digital Signal Processor)の電源を制御する非絶縁型DC−DCコンバータを構成するパワーMOS・FETも大電流および高周波数に対応可能なように技術開発が進められている。
電源回路の一例として広く使用されているDC−DCコンバータは、ハイサイドスイッチ用のパワーMOSFETとロウサイドスイッチ用のパワーMOSFETとが直列に接続された構成を有している。ハイサイドスイッチ用のパワーMOSFETは、DC−DCコンバータのコントロール用のスイッチ機能を有し、ロウサイドスイッチ用のパワーMOSFETは同期整流用のスイッチ機能を有しており、これら2つのパワーMOSFETが同期を取りながら交互にオン/オフすることにより電源電圧の変換を行っている。
特開2003−124436号公報(特許文献1)には、DC−DCコンバータのハイ側のパワーMOS回路部を有するチップと、ロウ側のパワーMOS回路部を有するチップとを1つの封止体内に収めた半導体装置に関する技術が記載されている。
特開2007−266218号公報(特許文献2)には、ハイサイドスイッチ用のパワーMOSFETが形成された半導体チップと、ロウサイドスイッチ用のパワーMOSFETが形成された半導体チップと、その動作を制御する制御回路が形成された半導体チップとが1つのパッケージに内包された半導体装置に関する技術が記載されている。
特開2003−124436号公報 特開2007−266218号公報
本発明者の検討によれば、次のことが分かった。
例えばDC−DCコンバータのように、複数個のパワーMOSFETチップ(パワーMOSFETが形成された半導体チップ)を使用する場合には、個々のパワーMOSFETチップを個別にパッケージ化することが一般的である。しかしながら、この場合、パワーMOSFETチップ毎に半導体パッケージが形成されるため、使用する半導体パッケージの数が多くなり、これら半導体パッケージを実装する実装基板における実装面積(半導体パッケージを実装するのに要する面積)が大きくなってしまう。これは、複数個のパワーMOSFETチップを使用する電子装置の大型化を招いてしまう。また、半導体パッケージ間を実装基板の配線で接続するため、実装基板の配線の寄生インダクタンスが大きくなり、電源効率が低下してしまう。
そこで、複数個のパワーMOSFETチップを横に並べて配置してパッケージ化することが考えられる。例えば、2つのパワーMOSFETチップを横に並べて配置してパッケージ化した場合には、2つのパワーMOSFETチップに対して1つの半導体パッケージが形成される。これにより、実装基板に実装する半導体パッケージの数を少なくすることができる。しかしながら、この場合、パワーMOSFETチップを横に並べて配置しているため、半導体パッケージ全体の平面積が大きくなってしまう。このため、半導体パッケージを実装する実装基板における実装面積(半導体パッケージを実装するのに要する面積)が大きくなり、複数個のパワーMOSFETチップを使用する電子装置の大型化を招いてしまう。
このため、複数個のパワーMOSFETチップをパッケージ化した半導体装置をできるだけ小型化(小面積化)することが望まれる。
本発明の目的は、半導体装置の特性を向上すること、特に半導体装置を小型化できる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本発明の一実施の形態によれば、パワーMOSFETが形成された第1半導体チップの上方に、他のパワーMOSFETが形成された第2半導体チップを配置し、樹脂で封止した半導体装置が提供される。ここで、第1半導体チップのゲート用電極上に第2半導体チップが重ならないように配置していることを特徴としている。
上記の半導体装置においては、第1半導体チップおよび第2半導体チップの互いの中心をずらして配置するのが好ましい。
上記の半導体装置においては、第1半導体チップおよび第2半導体チップのサイズが同一で、それぞれのソース用電極およびゲート用電極の形状および配置が同一であるのが好ましい。
また、上記の半導体装置において、第1および第2半導体装置のパワーMOSFETはそれぞれ、DC−DCコンバータのハイサイドMOSFETおよびロウサイドMOSFETとして用いるのが好適である。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
代表的な実施の形態によれば、半導体装置の特性を向上させることができる。
本発明の一実施の形態である半導体装置を有するDC−DCコンバータの一例を示す回路図である。 図1のDC−DCコンバータの基本動作波形図である。 本発明の一実施の形態である半導体装置の斜視図である。 本発明の一実施の形態である半導体装置の斜視図である。 本発明の一実施の形態である半導体装置の上面図である。 本発明の一実施の形態である半導体装置の下面図(裏面図)である。 本発明の一実施の形態である半導体装置の断面図である。 本発明の一実施の形態である半導体装置の断面図である。 本発明の一実施の形態である半導体装置の断面図である。 本発明の一実施の形態である半導体装置の断面図である。 本発明の一実施の形態である半導体装置の断面図である。 本発明の一実施の形態である半導体装置の断面図である。 本発明の一実施の形態である半導体装置の平面透視図である。 本発明の一実施の形態である半導体装置の平面透視図である。 本発明の一実施の形態である半導体装置の平面透視図である。 本発明の一実施の形態である半導体装置の平面透視図である。 本発明の一実施の形態である半導体装置の製造工程に用いられるリードフレームの要部平面図である。 本発明の一実施の形態である半導体装置の製造工程に用いられるリードフレームの要部平面図である。 本発明の一実施の形態である半導体装置の製造工程に用いられるリードフレームの要部平面図である。 本発明の一実施の形態である半導体装置の製造工程に用いられるリードフレームの要部断面図である。 本発明の一実施の形態である半導体装置の製造工程中の平面図である。 図21と同じ半導体装置の製造工程中の断面図である。 図21に続く半導体装置の製造工程中の平面図である。 図23と同じ半導体装置の製造工程中の断面図である。 図23に続く半導体装置の製造工程中の平面図である。 図25と同じ半導体装置の製造工程中の断面図である。 図25に続く半導体装置の製造工程中の平面図である。 図27と同じ半導体装置の製造工程中の断面図である。 図28に続く半導体装置の製造工程中の断面図である。 図29に続く半導体装置の製造工程中の平面図である。 図30と同じ半導体装置の製造工程中の断面図である。 モールド工程の説明図である。 モールド工程の説明図である。 モールド工程の説明図である。 本発明の一実施の形態である半導体装置に用いられている半導体チップの要部断面図である。 本発明の一実施の形態である半導体装置を実装基板に実装した状態を示す要部断面図である。 本発明の一実施の形態である半導体装置を実装基板に実装した状態を示す要部断面図である。 本発明の他の実施の形態である半導体装置の製造工程に用いられるリードフレームの要部平面図である。 本発明の他の実施の形態である半導体装置の製造工程に用いられるリードフレームの要部平面図である。 本発明の他の実施の形態である半導体装置の製造工程に用いられるリードフレームの要部平面図である。 本発明の他の実施の形態である半導体装置の製造工程に用いられるリードフレームの要部平面図である。 本発明の他の実施の形態である半導体装置の製造工程に用いられるリードフレームの要部断面図である。 本発明の他の実施の形態である半導体装置の製造工程中の平面図である。 図43と同じ半導体装置の製造工程中の断面図である。 図43に続く半導体装置の製造工程中の平面図である。 図45と同じ半導体装置の製造工程中の断面図である。 図45に続く半導体装置の製造工程中の平面図である。 図47と同じ半導体装置の製造工程中の断面図である。 図47に続く半導体装置の製造工程中の平面図である。 図49と同じ半導体装置の製造工程中の断面図である。 図50に続く半導体装置の製造工程中の断面図である。 本発明の他の実施の形態である半導体装置の断面図である。 本発明の他の実施の形態である半導体装置の断面図である。 本発明の他の実施の形態である半導体装置の上面図である。 本発明の他の実施の形態である半導体装置の下面図(裏面図)である。 本発明の他の実施の形態である半導体装置の断面図である。 本発明の他の実施の形態である半導体装置の断面図である。 本発明の他の実施の形態である半導体装置の断面図である。 本発明の他の実施の形態である半導体装置の断面図である。 本発明の他の実施の形態である半導体装置の断面図である。 本発明の他の実施の形態である半導体装置の断面図である。 本発明の他の実施の形態である半導体装置の製造工程中の断面図である。 図62に続く半導体装置の製造工程中の断面図である。 図63に続く半導体装置の製造工程中の断面図である。 図64に続く半導体装置の製造工程中の断面図である。 本発明の他の実施の形態である半導体装置を実装基板に実装した状態を示す要部断面図である。 本発明の他の実施の形態である半導体装置を実装基板に実装した状態を示す要部断面図である。 本発明の他の実施の形態である半導体装置を実装基板に実装した状態を示す要部断面図である。 本発明の他の実施の形態である半導体装置の断面図である。 本発明の他の実施の形態である半導体装置の断面図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等(個数、数値、量、範囲等を含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素(要素ステップ等も含む)は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
また、本願においては、電界効果トランジスタをMOSFET(Metal Oxide Semiconductor Field Effect Transistor)または単にMOSと記載するが、ゲート絶縁膜として非酸化膜を除外するものではない。
(実施の形態1)
<DC−DCコンバータの回路構成について>
本発明の一実施の形態の半導体装置を図面を参照して説明する。
図1は本発明の一実施の形態の半導体装置(半導体パッケージ)SM1を有するDC−DCコンバータ、ここでは非絶縁型DC−DCコンバータ(DC−DCコンバータ)1の一例を示す回路図、図2は図1の非絶縁型DC−DCコンバータ1の基本動作波形図をそれぞれ示している。
この非絶縁型DC−DCコンバータ1は、例えばデスクトップ型のパーソナルコンピュータ、ノート型のパーソナルコンピュータ、サーバまたはゲーム機等のような電子機器の電源回路に用いられており、半導体装置SM1と、2つのドライバ回路(駆動回路)DR1,DR2と、制御回路CTCと、入力コンデンサCinと、出力コンデンサCoutと、コイルLとを有している。なお、符号のVINは入力電源、GNDは基準電位(例えばグランド電位で0V)、Ioutは出力電流、Voutは出力電圧を示している。
半導体装置SM1は、2つのパワーMOSFET(Metal Oxide Semiconductor Field Effect Transistor:以下、単にパワーMOSと略す)QH1,QL1を有している。このパワーMOSFETQH1,QL1は、1つの半導体装置SM1内に封止(収容)されている。
ドライバ回路(駆動回路)DR1,DR2は、上記制御回路CTCから供給されたパルス幅変調(Pulse Width Modulation:PWM)信号に応じて、それぞれパワーMOSQH1,QL1のゲート端子の電位を制御し、パワーMOSQH1,QL1の動作を制御する回路である。一方のドライバ回路DR1の出力は、パワーMOSQH1のゲート端子に電気的に接続されている。他方のドライバ回路DR2の出力は、パワーMOSQL1のゲート端子に電気的に接続されている。なお、VDINはドライバ回路DR1,DR2の入力電源を示している。
上記パワーMOSQH1,QL1は、入力電源VINの高電位(第1の電源電位)供給用の端子(第1電源端子)ET1と、基準電位(第2の電源電位)GND供給用の端子(第2電源端子)ET2との間に直列に接続されている。すなわち、パワーMOSQH1は、そのソース・ドレイン経路が、入力電源VINの高電位供給用の端子ET1と出力ノード(出力端子)Nとの間に直列に接続され、パワーMOSQL1は、そのソース・ドレイン経路が出力ノードNと基準電位GND供給用の端子ET2との間に直列に接続されている。なお、符号のDp1はパワーMOSQH1の寄生ダイオード(内部ダイオード)、Dp2はパワーMOSQL1の寄生ダイオード(内部ダイオード)を示している。また、符合のDはパワーMOSQH1,QL1のドレイン、SはパワーMOSQH1,QL1のソースを示している。
パワーMOS(電界効果トランジスタ、パワートランジスタ)QH1は、ハイサイドスイッチ(高電位側:第1動作電圧;以下、単にハイサイドという)用の電界効果トランジスタであり、上記コイルLにエネルギーを蓄えるためのスイッチ機能を有している。コイルLは、非絶縁型DC−DCコンバータ1の出力(負荷LDの入力)に電力を供給する素子である。
このハイサイド用のパワーMOSQH1は、半導体チップ(ハイサイド用半導体チップ)CPHに形成されている。また、このパワーMOSQH1は、例えばnチャネル型の電界効果トランジスタにより形成されている。ここでは、この電界効果トランジスタのチャネルが半導体チップCPHの厚さ方向に形成される。この場合、半導体チップCPHの主面(半導体チップCPHの厚さ方向に直交する面)に沿ってチャネルが形成される電界効果トランジスタに比べて単位面積あたりのチャネル幅を増加でき、オン抵抗を低減することができるので、素子の小型化を実現することができ、半導体装置SM1を小型化することができる。
一方、パワーMOS(電界効果トランジスタ、パワートランジスタ)QL1は、ロウサイドスイッチ(低電位側:第2動作電圧;以下、単にロウサイドという)用の電界効果トランジスタであり、制御回路CTCからの周波数に同期してトランジスタの抵抗を低くして整流を行う機能を有している。すなわち、パワーMOSQL1は、非絶縁型DC−DCコンバータ1の整流用のトランジスタである。
このロウサイド用のパワーMOSQL1は、上記半導体チップCPHとは別の半導体チップ(ロウサイド用半導体チップ)CPLに形成されている。このパワーMOSQL1は、例えばnチャネル型のパワーMOSにより形成されており、上記パワーMOSQH1と同様にチャネルが半導体チップCPLの厚さ方向に形成される。チャネルが半導体チップCPLの厚さ方向に形成されるパワーMOSを使用している理由は、図2の非絶縁型DC−DCコンバータ1の基本動作波形に示すように、ロウサイド用のパワーMOSQL1は、そのオン時間(電圧を印加している間の時間)が、ハイサイド用のパワーMOSQH1のオン時間よりも長く、スイッチング損失よりもオン抵抗による損失が大きく見える。このため、チャネルが半導体チップCPLの厚さ方向に形成される電界効果トランジスタを使用する方が、チャネルが半導体チップCPLの主面に沿うように形成される電界効果トランジスタを使用する場合に比べて単位面積当たりのチャネル幅を増加できるからである。すなわち、ロウサイド用のパワーMOSQL1を、チャネルが半導体チップCPLの厚さ方向に形成される電界効果トランジスタで形成することにより、オン抵抗を小さくできるので、非絶縁型DC−DCコンバータ1に流れる電流が増大しても電圧変換効率を向上させることができるからである。なお、図2において、Tonはハイサイド用のパワーMOSQH1のオン時のパルス幅、Tはパルス周期を示している。
なお、上記ハイサイド用のパワーMOSQH1は、DC−DCコンバータ(ここでは非絶縁型DC−DCコンバータ1)のハイサイドMOSFET(ハイサイド用のMOSFET)とみなすことができ、上記ロウサイド用のパワーMOSQL1は、DC−DCコンバータ(ここでは非絶縁型DC−DCコンバータ1)のロウサイドMOSFET(ロウサイド用のMOSFET)とみなすことができる。また、上記ドライバ回路DR1,DR2は、パワーMOSQH1,QL1のドライバ回路(駆動回路)とみなすことができる。
上記制御回路CTCは、パワーMOSQH1,QL1の動作を制御する回路であり、例えばPWM(Pulse Width Modulation)回路によって構成されている。このPWM回路は、指令信号と三角波の振幅とを比較してPWM信号(制御信号)を出力する。このPWM信号により、パワーMOSQH1,QL1(すなわち、非絶縁型DC−DCコンバータ1)の出力電圧(すなわち、パワーMOSQH1,QL1の電圧スイッチオンの幅(オン時間))が制御されるようになっている。
この制御回路CTCの出力は、ドライバ回路DR1,DR2の入力に電気的に接続されている。ドライバ回路DR1,DR2のそれぞれの出力は、それぞれパワーMOSQH1のゲート端子およびパワーMOSQL1のゲート端子に電気的に接続されている。
上記入力コンデンサCinは、入力電源VINから供給されたエネルギー(電荷)を一時的に蓄えて、その蓄えたエネルギーを非絶縁型DC−DCコンバータ1の主回路に供給する電源であり、入力電源VINに並列に電気的に接続されている。上記出力コンデンサCoutは、上記コイルLと負荷LDとを結ぶ出力配線と基準電位GND供給用の端子との間に電気的に接続されている。
非絶縁型DC−DCコンバータ1のパワーMOSQH1のソースと、パワーMOSQL1のドレインとを結ぶ配線には、出力用電源電位を外部に供給する上記出力ノードNが設けられている。この出力ノードNは、出力配線を介してコイルLと電気的に接続され、さらに出力配線を介して負荷LDと電気的に接続されている。この負荷LDには、例えばハードディスクドライブHDD、ASIC(Application Specific Integrated Circuit)、FPGA(Field Programmable Gate Array)、拡張カード(PCI CARD)、メモリ(DDRメモリ、DRAM(Dynamic RAM)、フラッシュメモリ等)、CPU(Central Processing Unit)等がある。
このような非絶縁型DC−DCコンバータ1では、パワーMOSQH1,QL1で同期を取りながら交互にオン/オフすることにより電源電圧の変換を行っている。すなわち、ハイサイド用のパワーMOSQH1がオンの時、端子ET1からパワーMOSQH1を通じて出力ノードNに電流(第1電流)I1が流れる。一方、ハイサイド用のパワーMOSQH1がオフの時、コイルLの逆起電圧により電流I2が流れる。この電流I2が流れている時にロウサイド用のパワーMOSQL1をオンすることで、電圧降下を少なくすることができる。
<半導体装置の構造について>
図3および図4は、本実施の形態の半導体装置SM1の斜視図であり、図5は、半導体装置SM1の上面図(平面図)であり、図6は半導体装置SM1の下面図(底面図、裏面図、平面図)であり、図7〜図12は半導体装置SM1の断面図(側面断面図)であり、図13〜図16は、半導体装置SM1の平面透視図である。このうち、図3は、半導体装置SM1を斜め上方から見た場合の斜視図に対応し、図4は、半導体装置SM1を斜め下方から見た場合の斜視図に対応する。また、図13のA1−A1線の断面が図7にほぼ対応し、図13のA2−A2線の断面が図8にほぼ対応し、図13のB1−B1線の断面が図9にほぼ対応し、図13のB2−B2線の断面が図10にほぼ対応し、図13のB3−B3線の断面が図11にほぼ対応し、図13のB4−B4線の断面が図12にほぼ対応する。また、図13は、半導体装置SM1において、封止樹脂部MRを透視した状態が示され、図14は、図13において、更にゲート端子TGLおよびソース端子TSLを外した(透視した)状態が示され、図15は、図14において、更に半導体チップCPLを外した(透視した)状態が示され、図16は、図15において、更にゲート端子TGHおよびソース・ドレイン端子TSDを外した(透視した)状態が示されている。なお、理解を簡単にするために、図13〜図16では、封止樹脂部MRの外形を二点鎖線で示してある。また、平面図に示される符号Xは第1方向、符号Yは第1方向Xに直交する第2方向を示している。
本実施の形態の半導体装置(半導体パッケージ)SM1は、樹脂封止形の半導体パッケージである。すなわち、半導体装置SM1は、樹脂封止型半導体パッケージ形態の半導体装置である。
また、本実施の形態では、上述のように、ハイサイドスイッチ用の電界効果トランジスタであるパワーMOSQH1が形成された半導体チップCPHと、ロウサイドスイッチ用の電界効果トランジスタであるパワーMOSQL1が形成された半導体チップCPLとを、1つの半導体パッケージに集約(パッケージング)して、1つの半導体装置SM1としている。こうすることで、非絶縁型DC−DCコンバータ1の小型化(小面積化)が実現できることに加えて、配線寄生インダクタンスが小さくできることから高周波化、高効率化も実現することができる。
このように、本実施の形態の半導体装置SM1は、DC−DCコンバータ(ここでは非絶縁型DC−DCコンバータ1)を含む半導体装置である。換言すれば、半導体装置SM1は、DC−DCコンバータ(ここでは非絶縁型DC−DCコンバータ1)の少なくとも一部を構成する半導体装置であり、DC−DCコンバータ(ここでは非絶縁型DC−DCコンバータ1)の少なくとも一部を含んでいる。
半導体装置SM1の具体的な構造を、図3〜図16を参照して説明する。
図3〜図16に示される本実施の形態の半導体装置SM1は、半導体チップCPH,CPLと、導電体によって形成されたドレイン端子TDH、ゲート端子TGL,TGH、ソース端子TSLおよびソース・ドレイン端子TSDと、これらを封止する封止樹脂部(封止部、封止樹脂)MRとを備えている。
封止樹脂部MRは、例えば熱硬化性樹脂材料などの樹脂材料などからなり、フィラーなどを含むこともできる。例えば、フィラーを含むエポキシ樹脂などを用いて封止樹脂部MRを形成することができる。封止樹脂部MRにより、半導体チップCPH,CPL、ゲート端子TGL,TGH、ソース端子TSL、ドレイン端子TDHおよびソース・ドレイン端子TSDが封止され、保護される。
封止樹脂部MRは、互いに反対側に位置する2つの主面MRa,MRbを有しており、封止樹脂部MRの主面MRaが封止樹脂部MRの上面(表面)となり(図5参照)、封止樹脂部MRの主面MRbが封止樹脂部MR裏面(底面、下面)となっている。封止樹脂部MRの主面MRb、すなわち半導体装置SM1の裏面(底面、下面)が(図6参照)、半導体装置SM1の実装面である。
封止樹脂部MRの平面形状は矩形(長方形)であり、平面的に見ると(すなわち封止樹脂部MRの主面MRbに平行な平面で見ると)、図5および図6に示されるように、第1方向Xに平行でかつ互いに対向する辺SD1,SD3と、第1方向Xに直交する第2方向Yに平行でかつ互いに対向する辺SD2,SD4とを有している。
半導体チップCPL,CPHは、例えば、単結晶シリコンなどからなる半導体基板(半導体ウエハ)に種々の半導体素子または半導体集積回路を形成した後、必要に応じて半導体基板の裏面研削を行ってから、ダイシングなどにより半導体基板を各半導体チップCPL,CPHに分離したものである。半導体チップCPLおよび半導体チップCPHは、平面矩形状である。半導体チップCPL,CPHは、封止樹脂部MR内に封止されており、封止樹脂部MRから露出されない。
半導体チップ(第1半導体チップ)CPHは、互いに反対側に位置する2つの主面である表面(半導体素子形成側の主面)および裏面(表面とは反対側の主面)を有しており、半導体チップCPHの表面に形成されたソースパッド電極(表面電極)PDSHおよびゲートパッド電極(表面電極)PDGHと、半導体チップCPHの裏面の全面に形成された裏面ドレイン電極(裏面電極)BEHとを有している(図7等参照)。なお、半導体チップCPHのソースパッド電極PDSHおよびゲートパッド電極PDGHを形成した側の主面を、半導体チップCPHの表面CPHaと呼び、半導体チップCPHの裏面ドレイン電極BEH側の主面を、半導体チップCPHの裏面(符号は省略)と呼ぶものとする。半導体チップCPHの裏面(裏面ドレイン電極BEH)がドレイン端子TDHに対向し、半導体チップCPHの表面CPHaはゲート端子TGHおよびソース・ドレイン端子TSDに対向している。
半導体チップCPHの裏面の裏面ドレイン電極(第1裏面ドレイン電極)BEHは、半導体チップCPH内に形成された上記ハイサイド用のパワーMOSQH1のドレインDに電気的に接続されている。すなわち、半導体チップCPHの裏面ドレイン電極BEHは、上記ハイサイド用のパワーMOSQH1のドレイン電極に対応する。
半導体チップCPHの表面CPHaのゲートパッド電極(第1ゲート用電極)PDGHは、半導体チップCPH内に形成された上記ハイサイド用のパワーMOSQH1のゲート電極に電気的に接続されている。すなわち、半導体チップCPHのゲートパッド電極PDGHは、上記ハイサイド用のパワーMOSQH1のゲート電極用パッド(ボンディングパッド、パッド電極)に対応する。
半導体チップCPHの表面CPHaのソースパッド電極(第1ソース用電極)PDSHは、半導体チップCPH内に形成された上記ハイサイド用のパワーMOSQH1のソースSに電気的に接続されている。すなわち、半導体チップCPHのソースパッド電極PDSHは、上記ハイサイド用のパワーMOSQH1のソース電極用パッド(ボンディングパッド、パッド電極)に対応する。
半導体チップ(第2半導体チップ)CPLの構成は、半導体チップCPHの構成とほぼ同様である。すなわち、半導体チップCPLは、互いに反対側に位置する2つの主面である表面(半導体素子形成側の主面)および裏面(表面とは反対側の主面)を有しており、半導体チップCPLの表面に形成されたソースパッド電極(表面電極)PDSLおよびゲートパッド電極(表面電極)PDGLと、半導体チップCPLの裏面の全面に形成された裏面ドレイン電極(裏面電極)BELとを有している(図7等参照)。なお、半導体チップCPLのソースパッド電極PDSLおよびゲートパッド電極PDGLを形成した側の主面を、半導体チップCPLの表面CPLaと呼び、半導体チップCPLの裏面ドレイン電極BEL側の主面を、半導体チップCPLの裏面(符号は省略)と呼ぶものとする。半導体チップCPLの裏面(裏面ドレイン電極BEL)がソース・ドレイン端子TSDに対向し、半導体チップCPLの表面CPLaはソース端子TSLおよびゲート端子TGLに対向している。
半導体チップCPLの裏面の裏面ドレイン電極(第2裏面ドレイン電極)BELは、半導体チップCPL内に形成された上記ロウサイド用のパワーMOSQL1のドレインDに電気的に接続されている。すなわち、半導体チップCPLの裏面ドレイン電極BELは、上記ロウサイド用のパワーMOSQL1のドレイン電極に対応する。
半導体チップCPLの表面CPLaのゲートパッド電極(第2ゲート用電極)PDGLは、半導体チップCPL内に形成された上記ロウサイド用のパワーMOSQL1のゲート電極に電気的に接続されている。すなわち、半導体チップCPLのゲートパッド電極PDGLは、上記ロウサイド用のパワーMOSQL1のゲート電極用パッド(ボンディングパッド、パッド電極)に対応する。
半導体チップCPLの表面CPLaのソースパッド電極(第2ソース用電極)PDSLは、半導体チップCPL内に形成された上記ロウサイド用のパワーMOSQL1のソースSに電気的に接続されている。すなわち、半導体チップCPLのソースパッド電極PDSLは、上記ロウサイド用のパワーMOSQL1のソース電極用パッド(ボンディングパッド、パッド電極)に対応する。
ゲート端子(ゲート用端子、ゲート接続用導体部、導体部)TGL,TGH、ドレイン端子(ドレイン用端子、ドレイン接続用導体部、導体部)TDH、ソース端子(ソース用端子、ソース接続用導体部、導体部)TSL、およびソース・ドレイン端子(ソースおよびドレイン用端子、ソースおよびドレイン接続用導体部、導体部)TSDは(図8等参照)、導電体からなり、好ましくは、銅(Cu)または銅合金などの金属材料からなる。
図7〜図12からも分かるように、半導体チップCPHは、半導体チップCPHの下側に位置するドレイン端子TDHと、半導体チップCPHの上側に位置するゲート端子TGHおよびソース・ドレイン端子TSDとの間に、半導体チップCPHの表面CPHa側が上方(ゲート端子TGHおよびソース・ドレイン端子TSD側)を向くように配置されている。半導体チップCPLは、半導体チップCPLの下側に位置するソース・ドレイン端子TSDと、半導体チップCPLの上側に位置するゲート端子TGLおよびソース端子TSLとの間に、半導体チップCPLの表面CPLa側が上方(ゲート端子TGLおよびソース端子TSL側)を向くように配置されている。すなわち、ドレイン端子TDH上に半導体チップCPHが配置され、半導体チップCPH上にゲート端子TGHおよびソース・ドレイン端子TSDが配置され、ソース・ドレイン端子TSD上に半導体チップCPLが配置され、半導体チップCPL上にゲート端子TGLおよびソース端子TSLが配置されているのである。
そして、導電性の接合材BM1を介して、ドレイン端子TDH(の上面)が半導体チップCPHの裏面ドレイン電極BEHと接合(接着、接続)され、ゲート端子TGH(の下面)が半導体チップCPHの表面CPHaのゲートパッド電極PDGHと接合(接着、接続)され、ソース・ドレイン端子TSD(の下面)が、半導体チップCPHの表面CPHaのソースパッド電極PDSHと接合(接着、接続)されている。また、導電性の接合材BM1を介して、ソース・ドレイン端子TSD(の上面)が半導体チップCPLの裏面ドレイン電極BELと接合(接着、接続)され、ゲート端子TGL(の下面)が半導体チップCPLの表面CPLaのゲートパッド電極PDGLと接合(接着、接続)され、ソース端子TSL(の下面)が、半導体チップCPLの表面CPLaのソースパッド電極PDSLと接合(接着、接続)されている。
このため、半導体チップCPHの裏面ドレイン電極BEHは、導電性の接合材BM1を介してドレイン端子(ドレイン用端子)TDHに電気的に接続されている。また、半導体チップCPHのゲートパッド電極PDGHは、導電性の接合材BM1を介してゲート端子(ゲート用第1端子)TGHに電気的に接続され、半導体チップCPHのソースパッド電極PDSHは、導電性の接合材BM1を介してソース・ドレイン端子(ソース・ドレイン用端子)TSDに電気的に接続されている。また、半導体チップCPLの裏面ドレイン電極BELは、導電性の接合材BM1を介してソース・ドレイン端子(ソース・ドレイン用端子)TSDに電気的に接続されている。また、半導体チップCPLのゲートパッド電極PDGLは、導電性の接合材BM1を介してゲート端子(ゲート用第2端子)TGLに電気的に接続され、半導体チップCPLのソースパッド電極PDSLは、導電性の接合材BM1を介してソース端子(ソース用端子)TSLに電気的に接続されている。従って、ソース・ドレイン端子TSDは、半導体チップCPHのソースパッド電極PDSHに接合材BM1を介して電気的に接続されるとともに、半導体チップCPLの裏面ドレイン電極BELにも接合材BM1を介して電気的に接続されている。接合材(接着材)BM1は導電性を有しており、好ましくは半田または銀(Ag)ペーストを硬化したものである。
ドレイン端子TDHは、折り曲げられておらず(折り曲げ加工されておらず)、平坦である。ドレイン端子TDHの下面に対応するドレイン端子TDHの主面TDHaは、封止樹脂部MRの主面MRbから露出されている。ここで、ドレイン端子TDHの主面TDHaは、半導体チップCPHが搭載されている側(すなわち半導体チップCPHの裏面に対向する側)とは反対側の主面である。辺SD2,SD4に対応する封止樹脂部MRの側面からドレイン端子TDHの一部が若干突出しているが、それ以外の部分のドレイン端子TDHの側面は、封止樹脂部MRに覆われて封止されている。また、ドレイン端子TDHの上面(主面TDHaとは反対側の主面)の一部は、半導体チップCPHの裏面ドレイン電極BEHに導電性の接合材BM1を介して接合され、ドレイン端子TDHの上面の他の部分は、封止樹脂部MRに覆われて封止されている。また、図6〜図8および図12に示されるように、ドレイン端子TDHには、半導体チップCPHの直下以外の領域において、ドレイン端子TDHの上面から主面TDHaに貫通する開口部(孔部、貫通孔)OPが設けられており、この開口部OP内を封止樹脂部MRで満たすことで、ドレイン端子TDHを封止樹脂部MRから抜け難くしている。
ゲート端子TGH、ソース・ドレイン端子TSD、ゲート端子TGLおよびソース端子TSLのそれぞれの一部は、封止樹脂部MRの側面から突出して、封止樹脂部MRの外部で折り曲げられている。すなわち、ゲート端子TGH、ソース・ドレイン端子TSD、ゲート端子TGLおよびソース端子TSLのそれぞれは、封止樹脂部MR内に位置する部分は平坦であるが、封止樹脂部MRの側面から突出する部分(封止樹脂部MRの外部に位置する部分、すなわちアウタリード部)で折り曲げ加工されているのである(図9、図12等参照)。なお、ゲート端子TGH、ソース・ドレイン端子TSD、ゲート端子TGLおよびソース端子TSLの各々において、封止樹脂部MRの外部に位置する部分をアウタリード部と呼ぶものとする。
折り曲げによって形成されたゲート端子TGHのアウタリード部の下面TGHbと、ソース・ドレイン端子TSDのアウタリード部の下面TSDbと(図12参照)、ゲート端子TGLのアウタリード部の下面TGLbと、ソース端子TSLのアウタリード部の下面TSLbとは(図9参照)、封止樹脂部MRの主面MRbで露出されたドレイン端子TDHの主面TDHaと実質的に同一平面上に形成されている。これら同一平面上にある、ゲート端子TGHのアウタリード部の下面TGHb、ソース・ドレイン端子TSDのアウタリード部の下面TSDb、ゲート端子TGLのアウタリード部の下面TGLb、ソース端子TSLのアウタリード部の下面TSLbおよびドレイン端子TDHの主面TDHaが、半導体装置SM1の外部接続用の端子(外部端子)となる。このため、半導体装置SM1は、面実装が可能であり、半導体装置SM1の裏面(封止樹脂部MRの主面MRb)が半導体装置SM1の実装面となる。
また、半導体チップCPH,CPLは封止樹脂部MRから全く露出していないが、ドレイン端子TDH、ゲート端子TGH、ソース・ドレイン端子TSD、ゲート端子TGLおよびソース端子TSLのそれぞれは、封止樹脂部MRからの露出部を有している。このため、封止樹脂部MRは、半導体チップCPH,CPLと、ドレイン端子TDH、ゲート端子TGH、ソース・ドレイン端子TSD、ゲート端子TGLおよびソース端子TSLの一部とを封止する封止樹脂部とみなすことができる。
また、半導体装置SM1においては、ソース・ドレイン端子TSDは、下側の半導体チップCPHのソースパッド電極PDSHと、上側の半導体チップCPLの裏面ドレイン電極BELとの両方に、接合材BM1を介して接合されて電気的に接続されている。このため、下側の半導体チップCPHのソースパッド電極PDSHと、上側の半導体チップCPLの裏面ドレイン電極BELとが、接合材BM1およびソース・ドレイン端子TSDを介して電気的に接続された状態となっている。従って、ソース・ドレイン端子TSDは、下側の半導体チップCPHのソース端子と、上側の半導体チップCPLのドレイン端子を兼ねることになる。これにより、上記パワーMOSQH1のソースと上記パワーMOSQL1のドレインとが電気的に接続され、下側の半導体チップCPHに形成された上記パワーMOSQH1と、上側の半導体チップCPLに形成された上記パワーMOSQL1とを直列に接続することができる。
半導体装置SM1において、封止樹脂部MR内の端子および半導体チップを層構造とみなすと、最下層である第1層にドレイン端子TDHが配置され、その上の第2層に半導体チップCPHが配置され、その上の第3層にゲート端子TGHとソース・ドレイン端子TSDとが配置され、その上の第4層に半導体チップCPLが配置され、その上の第5層にゲート端子TGLとソース端子TSLとが配置された構造となっている。第5層に配置されたゲート端子TGLとソース端子TSLとは、同層(同じ高さ位置)に配置されているが(図9参照)、平面的に重ならないように分離して形成されており、間に介在する封止樹脂部MRによって電気的に絶縁されている。また、第3層に配置されたゲート端子TGHとソース・ドレイン端子TSDとは、同層(同じ高さ位置)に配置されているが、平面的に重ならないように分離して形成されており、間に介在する封止樹脂部MRによって電気的に絶縁されている(図12参照)。
なお、本願において、「平面的に見る」と言うときは、封止樹脂部MRの主面MRbに平行な平面(これは半導体チップCPH,CPLの表面CPHa,CPLaや半導体チップCPH,CPLの裏面に略平行な平面にも対応する)で見る場合を意味する。また、「平面的に重なる」または「平面的に重ならない」と言うときは、封止樹脂部MRの主面MRbに平行な平面で見た(投影して見た)ときに「平面的に重なる」または「平面的に重ならない」場合を意味する。従って、封止樹脂部MRの主面MRbに略垂直な方向を上下方向とし、ある部材の直下(または直上)に他の部材が位置していれば、ある部材と他の部材とは平面的に重なっており、ある部材の直下(または直上)に他の部材が位置していなければ、ある部材と他の部材とは平面的に重ならないということになる。
ドレイン端子TDH上に半導体チップCPHが接合材BM1を介して搭載(配置)されており、半導体チップCPHはドレイン端子TDHに平面的に内包されている。半導体チップCPH上に接合材BM1を介してゲート端子TGHとソース・ドレイン端子TSDとが搭載(配置)されており、ゲート端子TGHの一部とソース・ドレイン端子TSDの一部とが半導体チップCPHに平面的に重なっている。具体的には、ゲート端子TGHの一部が半導体チップCPHのゲートパッド電極PDGHと平面的に重なっており、この重なり領域において、ゲート端子TGHと半導体チップCPHのゲートパッド電極PDGHとが接合材BM1で接合されている。また、ソース・ドレイン端子TSDの一部が半導体チップCPHのソースパッド電極PDSHと平面的に重なっており、この重なり領域において、ソース・ドレイン端子TSDと半導体チップCPHのソースパッド電極PDSHとが接合材BM1で接合されている。
ソース・ドレイン端子TSD上に半導体チップCPLが接合材BM1を介して搭載(配置)されており、半導体チップCPLはソース・ドレイン端子TSDに平面的に内包され、ゲート端子TGHは、半導体チップCPLに平面的に重なっていない(図7等参照)。ゲート端子TGHは半導体チップCPLと平面的に重なっていないため、ゲート端子TGHは半導体チップCPL(特に裏面ドレイン電極BEL)に接しておらず、半導体チップCPLの裏面ドレイン電極BELは、ソース・ドレイン端子TSDと導電性の接合材BM1を介して電気的に接続するが、ゲート端子TGHとは電気的に接続していない状態となっている。
半導体チップCPL上に接合材BM1を介してゲート端子TGLとソース端子TSLとが搭載(配置)されており、ゲート端子TGLの一部とソース端子TSLの一部とが半導体チップCPLに平面的に重なっている(図9等参照)。具体的には、ゲート端子TGLの一部が半導体チップCPLのゲートパッド電極PDGLと平面的に重なっており、この重なり領域において、ゲート端子TGLと半導体チップCPLのゲートパッド電極PDGLとが接合材BM1で接合されている。また、ソース端子TSLの一部が半導体チップCPLのソースパッド電極PDSLと平面的に重なっており、この重なり領域において、ソース端子TSLと半導体チップCPLのソースパッド電極PDSLとが接合材BM1で接合されている。
ゲート端子TGLは、封止樹脂部MRの辺SD1に対応する側面から、封止樹脂部MR外部に導出されて折り曲げ加工されている。ゲート端子TGHは、封止樹脂部MRの辺SD3に対応する側面から、封止樹脂部MR外部に導出されて折り曲げ加工されている。ソース端子TSLは、封止樹脂部MRの辺SD1に対応する側面と辺SD3に対応する側面とから、封止樹脂部MR外部に導出されて折り曲げ加工されている。ソース・ドレイン端子TSDは、封止樹脂部MRの辺SD1に対応する側面と辺SD3に対応する側面とから、封止樹脂部MR外部に導出されて折り曲げ加工されている。また、ソース端子TSLは、封止樹脂部MRの辺SD1に対応する側面では、ゲート端子TGLのアウタリード部を挟むように2箇所で封止樹脂部MR外部に導出されて折り曲げ加工されている。また、ソース・ドレイン端子TSDは、封止樹脂部MRの辺SD3に対応する側面では、ゲート端子TGHのアウタリード部を挟むように2箇所で封止樹脂部MR外部に導出されて折り曲げ加工されている。
なお、ゲート端子TGLとソース端子TSLとは、封止樹脂部MRの側面において、同じ高さ位置から封止樹脂部MRの外部に導出されている。また、ゲート端子TGHとソース・ドレイン端子TSDとは、封止樹脂部MRの側面において、同じ高さ位置から封止樹脂部MRの外部に導出されている。しかしながら、封止樹脂部MRの側面において、ゲート端子TGLおよびソース端子TSLは、ゲート端子TGHおよびソース・ドレイン端子TSDとは、異なる高さ位置で封止樹脂部MRの外部に導出されている。すなわち、封止樹脂部MRの側面において、ゲート端子TGLおよびソース端子TSLが封止樹脂部MRの外部に導出された高さ位置よりも低い位置で、ゲート端子TGHおよびソース・ドレイン端子TSDが封止樹脂部MRの外部に導出されているのである。そして、ゲート端子TGHおよびソース・ドレイン端子TSDが封止樹脂部MRの外部に導出される高さ位置よりも低い位置に、ドレイン端子TDHは位置している。
また、封止樹脂部MRの内部において、同層(同じ高さ位置)のゲート端子TGLとソース端子TSLとは平面的に重なっておらず、同層(同じ高さ位置)のゲート端子TGHとソース・ドレイン端子TSDとは平面的に重なっていない。これは、封止樹脂部MRの内部において、同層のゲート端子TGLとソース端子TSLとを電気的に分離し、同層のゲート端子TGHとソース・ドレイン端子TSDとを電気的に分離するためである。
また、封止樹脂部MRの内部において、ソース端子TSLおよびゲート端子TGLは、一部が下層のソース・ドレイン端子TSDと平面的に重なっている。これは、半導体チップCPLの裏面ドレイン電極BELの全面をソース・ドレイン端子TSDに接合材BM1で接合するために、半導体チップCPLがソース・ドレイン端子TSDに平面的に内包されるように配置し、この半導体チップCPLのソースパッド電極PDSLに平面的に重なるようにソース端子TSLを配置し、半導体チップCPLのゲートパッド電極PDGLに平面的に重なるようにゲート端子TGLを配置するためである。このため、封止樹脂部MRの内部において、ソース端子TSLおよびゲート端子TGLは、間に半導体チップCPLを挟んで、ソース・ドレイン端子TSDと対向する(すなわち平面的に重なる)ことになる。
一方、封止樹脂部MRの外部においては、ソース端子TSLとゲート端子TGLとソース・ドレイン端子TSDとゲート端子TGHとは、互いに平面的に重なっていない(図6等参照)。封止樹脂部MRの外部で、ソース端子TSLとゲート端子TGLとソース・ドレイン端子TSDとゲート端子TGHとが平面的に重ならないようにすることで、封止樹脂部MRの外部において端子間の短絡を防止しやすくなる。
<半導体装置の特徴について>
本実施の形態の半導体装置SM1の特徴について、更に詳細に説明する。
本実施の形態とは異なり、半導体チップCPHと半導体チップCPLとを個別にパッケージ化することも考えられる。しかしながら、この場合、半導体チップCPHをパッケージ化した半導体パッケージと半導体チップCPLをパッケージ化した半導体パッケージとが個別に必要となるため、両方の半導体パッケージを実装する実装基板における実装面積(半導体パッケージを実装するのに要する面積)が大きくなってしまう。また、実装基板の配線の寄生インダクタンスが大きくなるため、電源効率が低下してしまう。
また、本実施の形態とは異なり、半導体チップCPHと半導体チップCPLとを縦方向に積み重ねず、横に並べて配置してパッケージ化することも考えられる。しかしながら、この場合、2つの半導体チップCPH,CPLに対して1つの半導体パッケージが形成されるが、半導体パッケージ全体の平面積が大きくなるため、半導体パッケージを実装する実装基板における実装面積(半導体パッケージを実装するのに要する面積)が大きくなる。また、半導体パッケージ内の配線寄生インダクタンスが大きくなるため、電源効率が低下してしまう。
それに対して、本実施の形態の半導体装置SM1では、半導体チップCPLと半導体チップCPHとを上下に積み重ねて配置している。このため、本実施の形態とは異なり、半導体チップCPHと半導体チップCPLとを横に並べて配置してパッケージ化した場合に比べて、本実施の形態の半導体装置SM1の平面積を縮小することができる。このため、半導体装置SM1を実装する実装基板における実装面積(半導体装置SM1を実装するのに要する面積)を小さくすることができ、半導体装置SM1を用いた電子装置(非絶縁型DC−DCコンバータ1)の小型化(小面積化)を図ることができる。また、本実施の形態では、半導体チップCPLと半導体チップCPHとを上下に積み重ねて、半導体チップCPLの裏面ドレイン電極BELと半導体チップCPHのソースパッド電極PDSHとを、半導体チップCPLと半導体チップCPHとの間に介在するソース・ドレイン端子TSDを介して電気的に接続している。このため、半導体装置SM1内の配線寄生インダクタンスを小さくすることができるので、半導体装置SM1およびそれを用いた電子装置(非絶縁型DC−DCコンバータ1)の性能を向上させることができ、高周波化や高効率化も図ることができる。従って、半導体装置SM1の特性を向上させることができる。
このように、本実施の形態の半導体装置SM1では、2つの半導体チップCPH,CPLを上下に積層している。しかしながら、上側の半導体チップCPLの裏面の全面に裏面ドレイン電極BELが形成され、下側の半導体チップCPHの表面CPHaには、ゲートパッド電極PDGHとソースパッド電極PDSHとが形成されているため、半導体チップCPHと半導体チップCPLとを単に上下に積み重ねただけでは、半導体チップCPH,CPLの電極と端子との接続がうまくいかない。すなわち、本実施の形態とは異なり、半導体チップCPHのゲートパッド電極PDGH上に半導体チップCPLが重なっていると、半導体チップCPHのゲートパッド電極PDGHに接合材BM1で接合したゲート端子TGHが、半導体チップCPLの裏面ドレイン電極BELに接触して電気的に接続してしまう。しかしながら、ゲート端子TGHは、半導体チップCPHのゲートパッド電極PDGHに電気的に接続させるが、半導体チップCPLの裏面ドレイン電極BELとは電気的に接続させないことが必要である。
そこで、本実施の形態の半導体装置SM1では、半導体チップCPHのゲートパッド電極PDGH上に半導体チップCPLが重ならない(平面的に重ならない)ようにして、半導体チップCPLと半導体チップCPHとを上下に配置している。すなわち、半導体チップCPHのゲートパッド電極PDGHの直上には半導体チップCPLが位置しないようにしている(図7等参照)。
半導体チップCPHのゲートパッド電極PDGH上に半導体チップCPLが重なっていない(すなわち半導体チップCPHのゲートパッド電極PDGHの直上に半導体チップCPLが存在しない)ことで、半導体チップCPHのゲートパッド電極PDGHに平面的に重なるが半導体チップCPLには平面的に重ならないように、ゲート端子TGHを配置させることができる。このため、半導体チップCPL(特に裏面ドレイン電極BEL)に接しないように、半導体チップCPHのゲートパッド電極PDGH上にゲート端子TGHを配置することができるので、ゲート端子TGHを、半導体チップCPHのゲートパッド電極PDGHに電気的に接続させるが、半導体チップCPLの裏面ドレイン電極BELとは電気的に接続させないようにすることができる。
このように、半導体チップCPHのゲートパッド電極PDGH上に半導体チップCPLが重なっていない(すなわち半導体チップCPHのゲートパッド電極PDGHの直上に半導体チップCPLが存在しない)ようにするが、そのために、半導体チップCPHと半導体チップCPLとは、互いの中心をずらして配置している(図7、図8等参照)。
また、本実施の形態では、半導体チップCPHのゲートパッド電極PDGH上に半導体チップCPLが重なっていないようにするが、半導体チップCPLと半導体チップCPHとは、平面的に全く重ならないのではなく、一部が平面的に重なっていることが好ましい。その理由は、以下の通りである。
すなわち、半導体チップCPHのゲートパッド電極PDGH上に半導体チップCPLが重なると、上述のようにゲート端子TGHの接続の問題が生じてしまうが、逆に、半導体チップCPLと半導体チップCPHとが平面的に全く重ならないと半導体装置SM1の平面積が大きくなってしまう。また、半導体チップCPLの裏面ドレイン電極BELと半導体チップCPHのソースパッド電極PDSHとの間の抵抗(インダクタンス)が大きくなってしまう。
それに対して、本実施の形態では、半導体チップCPHのゲートパッド電極PDGH上に半導体チップCPLが重なっていないようにするが、好ましくは、半導体チップCPLと半導体チップCPHとは、一部が平面的に重なっているようにするのである。これにより、ゲート端子TGHを半導体チップCPLの裏面ドレイン電極BELに電気的に接続することなく半導体チップCPHのゲートパッド電極PDGHに電気的に接続させることができるとともに、半導体チップCPHと半導体チップCPLの重なりの分、半導体装置SM1の平面積を縮小させることができる。また、半導体チップCPLの裏面ドレイン電極BELと半導体チップCPHのソースパッド電極PDSHとを、両者に上下に挟まれたソース・ドレイン端子TSDによって最短経路で電気的に接続することができるため、半導体装置SM1内の配線寄生インダクタンスをより低減することができ、半導体装置SM1およびそれを用いた電子装置(非絶縁型DC−DCコンバータ1)の高性能化、例えば高周波化や高効率化に有利となる。
また、本実施の形態では、半導体チップCPLと半導体チップCPHとを、同じサイズ(寸法)とし、半導体チップCPHにおけるソースパッド電極PDSHおよびゲートパッド電極PDGHの形状および配置が、半導体チップCPLにおけるソースパッド電極PDSLおよびゲートパッド電極PDGLの形状および配置と同じであることが好ましい。すなわち、同じ構成の半導体チップを半導体チップCPLと半導体チップCPHとの両方に使用することが好ましい。
本実施の形態とは異なり、半導体チップCPHと半導体チップCPLとを個別にパッケージ化した場合には、それぞれの半導体チップCPH,CPLのチップサイズに対して回路構成上の最適化を行い、ハイサイド用のパワーMOSQH1が形成された半導体チップCPHよりも、ロウサイド用のパワーMOSQL1が形成された半導体チップCPLを大きくすることが好ましい。これは、ハイサイド用のパワーMOSQH1よりもロウサイド用のパワーMOSQL1の方が、流れる電流が大きいためである。これについては、本実施の形態とは異なり、半導体チップCPHと半導体チップCPLを横に並べて配置してパッケージ化した場合も同様である。
しかしながら、本実施の形態では、半導体チップCPLと半導体チップCPHとを上下に積み重ねて配置しているため、半導体チップCPLと半導体チップCPHとのチップサイズが異なると、特に、小さな半導体チップ上に大きな半導体チップを配置する構成だと、パッケージ構造上バランスが悪く、半導体装置の組立工程(製造工程)が行いにくくなってしまう。
そこで、本実施の形態では、ロウサイド用のパワーMOSQL1が形成された半導体チップCPLとハイサイド用のパワーMOSQH1が形成された半導体チップCPHとを、好ましくは同じサイズ(寸法)としている。半導体チップCPLと半導体チップCPHとを同じサイズとすることで、小さな半導体チップ上に大きな半導体チップを配置する構成とはならず、半導体装置SM1はパッケージ構造上のバランスが良くなり、半導体装置SM1の組立工程(製造工程)が行いやすくなる。
また、本実施の形態では、半導体チップCPLと半導体チップCPHとを、同じサイズ(寸法)とするだけでなく、半導体チップCPHにおけるソースパッド電極PDSHおよびゲートパッド電極PDGHの形状および配置が、半導体チップCPLにおけるソースパッド電極PDSLおよびゲートパッド電極PDGLの形状および配置と同じであることが好ましい。すなわち、同じ構成の半導体チップを半導体チップCPLと半導体チップCPHとして使用することが好ましい。これにより、共通の半導体チップを半導体チップCPLと半導体チップCPHとの両方に使用することができるため、半導体装置SM1のコストを低減することができる。また、回路構成上、ハイサイド用のパワーMOSQH1よりもロウサイド用のパワーMOSQL1の方が流れる電流が大きいため、ロウサイド用のパワーMOSQL1が形成された半導体チップCPLに最適なサイズの半導体チップを準備し、この半導体チップを半導体チップCPLだけでなく、半導体チップCPHにも使用することが好ましい。
また、半導体チップCPLと半導体チップCPHとを同じサイズとした場合には、半導体チップCPHのゲートパッド電極PDGH上に半導体チップCPLが重ならないようにするには、半導体チップCPHと半導体チップCPLとを、互いの中心をずらして配置することが重要である。
すなわち、本実施の形態とは異なり、同じサイズの半導体チップCPLと半導体チップCPHとを互いの中心が一致する(すなわち半導体チップCPHの表面CPHaの中心の直上に半導体チップCPLの裏面の中心が位置する)ように配置した場合には、半導体チップCPHと半導体チップCPLとが平面的に完全に一致してしまうため、半導体チップCPHのゲートパッド電極PDGH上に半導体チップCPLが重なってしまう。
それに対して、本実施の形態のように、同じサイズの半導体チップCPLと半導体チップCPHとを、互いの中心をずらして配置させることで、半導体チップCPHのゲートパッド電極PDGH上に半導体チップCPLが重ならないようにすることができる。これにより、ゲート端子TGHを、半導体チップCPHのゲートパッド電極PDGHに電気的に接続させるとともに、半導体チップCPLの裏面ドレイン電極BELとは電気的に接続しないようにすることができる(図7等参照)。
なお、半導体チップCPHの中心は、半導体チップCPHの表面CPHaの中心、または半導体チップCPHの裏面の中心、あるいは半導体チップCPHの表面CPHaの中心と半導体チップCPHの裏面の中心とを結ぶ軸(中心軸)に対応する。また、半導体チップCPLの中心は、半導体チップCPLの表面CPLaの中心、または半導体チップCPLの裏面の中心、あるいは半導体チップCPLの表面CPLaの中心と半導体チップCPLの裏面の中心とを結ぶ軸(中心軸)に対応する。
このため、半導体チップCPHと半導体チップCPLとを、互いの中心をずらして配置した場合には、半導体チップCPHの表面CPHaの中心の直上には半導体チップCPLの裏面の中心は位置しなくなる。そして、半導体チップCPHの中心軸(半導体チップCPHの表面CPHaの中心と半導体チップCPHの裏面の中心とを結ぶ軸)と半導体チップCPLの中心軸(半導体チップCPLの表面CPLaの中心と半導体チップCPLの裏面の中心とを結ぶ軸)とは一致せずにずれたものとなる。
また、同じサイズの半導体チップCPLと半導体チップCPHとを、互いの中心をずらして配置させることで、半導体チップCPHのゲートパッド電極PDGH上に半導体チップCPLが重ならないようにする場合でも、上述のように、同じサイズの半導体チップCPLと半導体チップCPHとは、一部が平面的に重なっていることが好ましい。これにより、ゲート端子TGHを半導体チップCPLの裏面ドレイン電極BELに電気的に接続することなく半導体チップCPHのゲートパッド電極PDGHに電気的に接続させることができるとともに、半導体装置SM1の平面積を縮小させることができる。また、半導体装置SM1内の配線寄生インダクタンスをより低減することができ、半導体装置SM1およびそれを用いた電子装置(非絶縁型DC−DCコンバータ1)の高性能化、例えば高周波化や高効率化に有利となる。
また、同じチップサイズでかつソースパッド電極およびゲートパッド電極の形状および配置が同じである半導体チップCPLと半導体チップCPHとを、互いの中心をずらして上下に配置させるが、図14と図16とを比べると分かるように、半導体チップCPLの配置は、半導体チップCPHを180°回転させた配置に対応していることが好ましい。すなわち、半導体チップCPLの向きを、半導体チップCPHを180°回転(具体的には半導体チップCPHの表面CPHaまたは裏面に平行な平面上で180°回転)させた向きと同じにすることが好ましい。換言すれば、同じ構成の2つの半導体チップを半導体チップCPLと半導体チップCPHに使用して互いの中心をずらして上下に配置させるが、2つの半導体チップの向きを同じにするのではなく、一方を半導体チップCPHとして配置し、他方を180°回転させた向きで半導体チップCPLとして配置させるのである。そして、半導体チップCPHと半導体チップCPLとを互いに180°回転した向きとするが、半導体チップCPHと半導体チップCPLとの中心が一致した状態に比べて、半導体チップCPHのゲートパッド電極PDGHと半導体チップCPLのゲートパッド電極PDGLとが互いに遠ざかるように、半導体チップCPLと半導体チップCPHとをずらしている。このようにすることで、半導体チップCPLと半導体チップCPHとのずれ量が小さくとも(すなわち半導体チップCPL,CPHの重なり面積が大きくとも)、半導体チップCPHのゲートパッド電極PDGH上に半導体チップCPLが重ならないようにすることができるため、半導体装置SM1の平面積を、より縮小させることができる。
また、上述のように、半導体チップCPLが半導体チップCPHのゲートパッド電極PDGHと平面的に重ならないことは、ゲート端子TGHを半導体チップCPLの裏面ドレイン電極BELに電気的に接続することなく半導体チップCPHのゲートパッド電極PDGHに電気的に接続させるために必要である。一方、半導体チップCPLのゲートパッド電極PDGLに電気的に接続されたゲート端子TGLを、他の端子(ソース端子TSL、ソース・ドレイン端子TSDおよびゲート端子TGHと接触させることなく、封止樹脂部MR外に引き出し易くするためには、半導体チップCPHは半導体チップCPLのゲートパッド電極PDGLに平面的に重なっていないことが好ましい。それに対して、同じチップサイズでかつソースパッド電極およびゲートパッド電極の形状および配置が同じである半導体チップCPL,CPHを、互いに180°回転した向きで、かつ互いの中心をずらして配置した場合には、半導体チップCPLが半導体チップCPHのゲートパッド電極PDGHと平面的に重ならなければ、必然的に半導体チップCPHは半導体チップCPLのゲートパッド電極PDGLに平面的に重ならない状態となる。半導体チップCPHが半導体チップCPLのゲートパッド電極PDGLに平面的に重ならないことで、端子間の接触を防止しながら、ゲート端子TGLを封止樹脂部MR外に引き出し易くなるという効果も得ることができる。
また、ドレイン端子TDHの厚みT1は、ゲート端子TGHの厚みT2、ソース・ドレイン端子TSDの厚みT3、ゲート端子TGLの厚みT4およびソース端子TSLの厚みT5よりも厚いことが好ましい(すなわちT1>T2,T3,T4,T5)。その理由は次の通りである。なお、各厚みT1〜T5は、図7および図8に示してある。
すなわち、半導体チップCPH,CPLの発熱は、主としてドレイン端子TDH、ゲート端子TGH、ソース・ドレイン端子TSD、ゲート端子TGLおよびソース端子TSLから、半導体装置SM1の外部(例えば半導体装置SM1を実装する実装基板)に放熱されるが、このうち、封止樹脂部MRの主面MRbで露出するドレイン端子TDHからの放熱の寄与が最も大きい。このため、ドレイン端子TDHの厚みT1を厚くすることで、半導体装置SM1の放熱特性を向上させる(すなわち半導体装置SM1を低熱抵抗化する)ことができる。
一方、ゲート端子TGH、ソース・ドレイン端子TSD、ゲート端子TGLおよびソース端子TSLは、封止樹脂部MRの外部で折り曲げ加工されているが、厚みT2,T3,T4,T5が厚すぎると成形性が低下し、折り曲げ加工がしにくくなる。また、ドレイン端子TDH、ゲート端子TGH、ソース・ドレイン端子TSD、ゲート端子TGLおよびソース端子TSLの全てを厚くすると、半導体装置の大型化(厚みの増大)も招いてしまう。
このため、ゲート端子TGH、ソース・ドレイン端子TSD、ゲート端子TGLおよびソース端子TSLの各厚みT2,T3,T4,T5をドレイン端子TDHの厚みT1よりも薄くすることで、ゲート端子TGH、ソース・ドレイン端子TSD、ゲート端子TGLおよびソース端子TSLを成形し易く(折り曲げ加工し易く)することができる。ドレイン端子TDHは、平坦で折り曲げ加工されていないため、ゲート端子TGH、ソース・ドレイン端子TSD、ゲート端子TGLおよびソース端子TSLよりも厚くとも、加工上の問題は生じない。このように、ドレイン端子TDHを、ゲート端子TGH、ソース・ドレイン端子TSD、ゲート端子TGLおよびソース端子TSLよりも厚くすることで、半導体装置SM1の放熱性の向上と、端子の加工のしやすさとを両立することができる。また、半導体装置SM1を小型化(薄型化)することもできる。
また、半導体装置SM1の製造用のリードフレーム(後述のリードフレームLF1,LF2,LF3に対応)の加工の容易性を考慮すると、ゲート端子TGHの厚みT2とソース・ドレイン端子TSDの厚みT3とは同じ(すなわちT2=T3)であることが好ましく、また、ゲート端子TGLの厚みT4とソース端子TSLの厚みT5とは同じ(T4=T5)であることが好ましい。
各端子の厚みT1〜T5の一例を挙げれば、ドレイン端子TDHの厚みT1を例えば0.4mm程度とし、ゲート端子TGH、ソース・ドレイン端子TSD、ゲート端子TGLおよびソース端子TSLの各厚みT2,T3,T4,T5を例えば0.2mm程度とすることができる。
また、封止樹脂部MRの内部において、ソース端子TSLは、ゲート端子TGHおよびソース・ドレイン端子TSDとは異なる層(異なる高さ位置)に配置されているため、ソース端子TSLを半導体チップCPHのゲートパッド電極PDGHに平面的に重なるように設けることも可能であるが、ソース端子TSLは、半導体チップCPHのゲートパッド電極PDGHと平面的に重なっていないことが好ましい(図7等参照)。これにより、半導体装置SM1を製造(組立)する際に、ゲート端子TGHを半導体チップCPHのゲートパッド電極PDGHに接合材BM1で接合した後で、封止樹脂部MRを形成する前の段階まで、ソース端子TSLが邪魔になることなく、ゲート端子TGHと半導体チップCPHのゲートパッド電極PDGHとの接合材BM1を介した接合状態を観察(外観検査)することができるようになる。また、ソース端子TSLが邪魔になることなく、ソース・ドレイン端子TSDと半導体チップCPHのソースパッド電極PDSHとの接合材BM1を介した接合状態を観察(外観検査)することもできるようになる。このため、半導体装置SM1の信頼性を向上させることができる。
また、この観察(外観検査)を行いやすくするために、図13〜図15に示されるように、半導体チップCPHのゲートパッド電極PDGHおよびソースパッド電極PDSHの各一部が、ゲート端子TGH、ソース・ドレイン端子TSD、ソース端子TSLおよびゲート端子TGLのいずれとも平面的に重なっていない状態となっていることが、より好ましい。すなわち、半導体チップCPHのゲートパッド電極PDGHは、一部(大部分)がゲート端子TGHと平面的に重なっているが、他の一部は、ゲート端子TGH、ソース・ドレイン端子TSD、ソース端子TSLおよびゲート端子TGLのいずれとも平面的に重なっていないことが、より好ましい。また、半導体チップCPHのソースパッド電極PDSHは、一部(大部分)がソース・ドレイン端子TSDと平面的に重なっているが、他の一部は、ゲート端子TGH、ソース・ドレイン端子TSD、ソース端子TSLおよびゲート端子TGLのいずれとも平面的に重なっていないことが、より好ましい。
また、封止樹脂部MRの外部におけるソース・ドレイン端子TSDのアウタリード部の幅W1,W2およびソース端子TSLのアウタリード部の幅W3,W4は、封止樹脂部MRの外部におけるゲート端子TGHのアウタリード部の幅W5およびゲート端子TGLのアウタリード部の幅W6よりも広いことが好ましい(すなわちW1,W2,W3,W4>W5,W6)。なお、各幅W1〜6は、図5に示してある。これにより、半導体装置SM1に内蔵されたロウサイド用のパワーMOSQL1およびハイサイド用のパワーMOSQH1のオン抵抗を低減することができ、また、半導体装置SM1の放熱特性を向上させる(すなわち半導体装置SM1を低熱抵抗化する)ことができる。
<半導体装置の製造工程について>
図17〜図19は、本実施の形態の半導体装置SM1の製造工程に用いられるリードフレームLF1,LF2,LF3の要部平面図であり、図20は、リードフレームLF1の要部断面図である。図21〜図31は、本実施の形態の半導体装置SM1の製造工程中の平面図(要部平面図)または断面図(要部断面図)である。図21〜図31のうち、図21、図23、図25、図27および図30は平面図(要部平面図)であり、図22、図24、図26、図28、図29および図31は断面図(要部断面図)である。なお、図21と図22とは同じ工程段階に対応し、図23と図24とは同じ工程段階に対応し、図25と図26とは同じ工程段階に対応し、図27と図28とは同じ工程段階に対応し、図30と図31とは同じ工程段階に対応する。また、図22、図24、図26、図28、図29および図31には、同じ平面領域が示されており、図22、図24、図26、図28、図29および図31の断面図は、図17および図27に示されるA3−A3線に沿った位置の断面にほぼ相当する。また、図32〜図34は、モールド工程の説明図である。
まず、半導体チップCPH,CPLと図17〜図20に示されるリードフレームLF1,LF2,LF3を準備する。本実施の形態では、1つの半導体装置SM1を製造するのに2つの半導体チップCPH,CPLを用いる。上述したように、半導体チップCPHは、その表面CPHaにソースパッド電極PDSHおよびゲートパッド電極PDGHを有し、その裏面の全面に裏面ドレイン電極BEHを有しており、半導体チップCPLは、その表面CPLaにソースパッド電極PDSLおよびゲートパッド電極PDGLを有し、その裏面の全面に裏面ドレイン電極BELを有している。
図17に示されるように、リードフレームLF1は、後でドレイン端子TDHとなるドレイン端子部TDH1を有している。また、図18に示されるように、リードフレームLF2は、後でソース・ドレイン端子TSDとなるソース・ドレイン端子部TSD1と、後でゲート端子TGHとなるゲート端子部TGH1とを有している。また、図19に示されるように、リードフレームLF3は、後でソース端子TSLとなるソース端子部TSL1と、後でゲート端子TGLとなるゲート端子部TGL1とを有している。なお、リードフレームLF1のドレイン端子部TDH1だけでなく、リードフレームLF2,LF3のソース・ドレイン端子部TSD1、ゲート端子部TGH1,TGL1およびソース端子部TSL1も平坦であり、折り曲げ加工されていない。また、リードフレームLF2において、ゲート端子部TGH1は、後で形成される封止樹脂部MRの外部となる領域において、タイバーTB1によってソース・ドレイン端子部TSD1と連結されている。また、リードフレームLF3において、ゲート端子部TGL1は、後で形成される封止樹脂部MRの外部となる領域において、タイバーTB2によってソース端子部TSL1と連結されている。
図17に示されるリードフレームLF1は、切断予定位置(封止樹脂部MR形成後にドレイン端子TDHをリードフレームLF1から切り離す位置)にスリットSLTが設けられており、これにより、封止樹脂部MR形成後にリードフレームLF1を切断し易くしている。また、リードフレームLF2,LF2においても、切断予定位置(図18および図19では図示されていない領域に位置する)にスリットを設けることができる。また、図20は、図17に示されるリードフレームLF1のA3−A3線にほぼ対応する断面図であるが、図面を見易くするために、図20では、リードフレームLF1のスリットSLTと上記開口部OPについては図示を省略してあり、これは図22、図24、図26、図28、図29および図31についても同様である。一方、上記図7および図8の断面図では、開口部OPは図示されている。
また、図17〜図19には、リードフレームLF1,LF2,LF3において、ほぼ1つの半導体装置SM1が形成される領域が示されている。ドレイン端子部TDH1は、リードフレームLF1のフレーム枠(図示せず)に一体的に連結されており、ソース・ドレイン端子部TSD1およびゲート端子部TGH1は、リードフレームLF2のフレーム枠(図示せず)に一体的に連結されており、ソース端子部TSL1およびゲート端子部TGL1は、リードフレームLF3のフレーム枠(図示せず)に一体的に連結されている。リードフレームLF1,LF2,LF3は、金属板(銅板など)を例えば成形(プレス加工)またはエッチングなどにより所定の形状に加工するなどにより、製造することができる。
また、リードフレームLF1の厚み(上記ドレイン端子TDHの厚みT1に対応)は、リードフレームLF2の厚み(上記ゲート端子TGHの厚みT2およびソース・ドレイン端子TSDの厚みT3に対応)およびリードフレームLF3の厚み(上記ゲート端子TGLの厚みT4およびソース端子TSLの厚みT5に対応)よりも厚いことが好ましく、その理由は厚みT1〜T5の関係の説明で述べた通りである。
半導体チップCPH,CPLおよびリードフレームLF1,LF2,LF3が準備された後、図21(平面図)および図22(断面図)に示されるように、リードフレームLF1のドレイン端子部TDH1の主面(上面)TDH1b上に導電性の接合材BM1aを配置(塗布)してから、半導体チップCPHを配置(搭載)する。なお、ドレイン端子部TDH1の主面TDH1bは、上記ドレイン端子TDHの上記主面TDHaとは反対側の主面に対応する。これにより、半導体チップCPHは接合材BM1aを介してリードフレームLF1のドレイン端子部TDH1の主面TDH1b上に配置(搭載)され、接合材BM1aの接着性(粘着性)により仮固定される。接合材BM1aは、例えば半田ペーストまたは銀ペーストである。なお、半導体チップCPHは、裏面ドレイン電極BEHがリードフレームLF1のドレイン端子部TDH1の主面(上面)TDH1bに対向するように、搭載される。
次に、図23(平面図)および図24(断面図)に示されるように、半導体チップCPHの表面CPHaのソースパッド電極PDSHおよびゲートパッド電極PDGH上に導電性の接合材BM1bを配置(塗布)してから、半導体チップCPHの表面CPHa上にリードフレームLF2を配置する。この際、半導体チップCPHのソースパッド電極PDSH上にリードフレームLF2のソース・ドレイン端子部TSD1が配置され、かつ半導体チップCPHのゲートパッド電極PDGH上にリードフレームLF2のゲート端子部TGH1が配置されるように、リードフレームLF1および半導体チップCPH上にリードフレームLF2を配置する。これにより、半導体チップCPHのソースパッド電極PDSH上にリードフレームLF2のソース・ドレイン端子部TSD1が接合材BM1bを介して配置され、かつ半導体チップCPHのゲートパッド電極PDGH上にリードフレームLF2のゲート端子部TGH1が接合材BM1bを介して配置され、接合材BM1bの接着性(粘着性)により仮固定される。接合材BM1bは、例えば半田ペーストまたは銀ペーストであり、上記接合材BM1aと同種の接合材であることが好ましい。
次に、図25(平面図)および図26(断面図)に示されるように、リードフレームLF2のソース・ドレイン端子部TSD1の主面(上面)TSD1a上に、導電性の接合材BM1cを配置(塗布)してから、半導体チップCPLを配置(搭載)する。これにより、半導体チップCPLは接合材BM1cを介してリードフレームLF2のソース・ドレイン端子部TSD1の主面TSD1a上に配置(搭載)され、接合材BM1cの接着性(粘着性)により仮固定される。接合材BM1cは、例えば半田ペーストまたは銀ペーストであり、上記接合材BM1a,BM1bと同種の接合材であることが好ましい。なお、リードフレームLF2のソース・ドレイン端子部TSD1の主面TSD1aは、半導体チップCPHに対向する側とは反対側の主面である。また、半導体チップCPLは、裏面ドレイン電極BELがリードフレームLF2のソース・ドレイン端子部TSD1の主面(上面)TSD1aに対向するように、搭載される。
図21〜図26からも分かるように、リードフレームLF2のソース・ドレイン端子部TSD1は、半導体チップCPHのゲートパッド電極PDGHに平面的に重ならないように配置し、このリードフレームLF2のソース・ドレイン端子部TSD1上に半導体チップCPLを配置している。このため、半導体チップCPLは、半導体チップCPHと平面的に見てずれた位置に配置される。このため、半導体チップCPLの裏面ドレイン電極BELは、リードフレームLF2のゲート端子部TGH1とは接触しない。
次に、図27(平面図)および図28(断面図)に示されるように、半導体チップCPH対して行ったのと同様に、半導体チップCPLの表面CPLaのソースパッド電極PDSLおよびゲートパッド電極PDGL上に導電性の接合材BM1dを配置(塗布)してから、半導体チップCPLの表面CPLa上にリードフレームLF3を配置する。この際、半導体チップCPLのソースパッド電極PDSL上にリードフレームLF3のソース端子部TSL1が配置され、かつ半導体チップCPLのゲートパッド電極PDGL上にリードフレームLF3のゲート端子部TGL1が配置されるように、リードフレームLF3を配置する。これにより、半導体チップCPLのソースパッド電極PDSL上にリードフレームLF3のソース端子部TSL1が接合材BM1dを介して配置され、かつ半導体チップCPLのゲートパッド電極PDGL上にリードフレームLF3のゲート端子部TGL1が接合材BM1dを介して配置され、接合材BM1dの接着性(粘着性)により仮固定される。接合材BM1dは、例えば半田ペーストまたは銀ペーストであり、上記接合材BM1a,BM1b,BM1cと同種の接合材であることが好ましい。
なお、図27には、上記図17のA3−A3線に対応する位置に、A3−A3線を示す一点鎖線を示してある。従って、図27のA3−A3線の断面図が図28にほぼ相当することになる。
次に、接合材BM1a,BM1b,BM1c,BM1dの硬化を行う。これにより、接合材BM1a,BM1b,BM1c,BM1dが硬化して、上記接合材BM1となる。この際、接合材BM1a,BM1b,BM1c,BM1dが半田ペーストであった場合には、半田ペーストからなる接合材BM1a,BM1b,BM1c,BM1dが、半田リフローにより溶融、固化(再固化)して、半田からなる接合材BM1となる。また、接合材BM1a,BM1b,BM1c,BM1dが銀ペーストであった場合には、銀ペーストからなる接合材BM1a,BM1b,BM1c,BM1dが、熱処理などにより硬化して、硬化した銀ペーストからなる接合材BM1となる。
接合材BM1a〜BM1dの硬化工程を行うことで、図29に示されるように、半導体チップCPHの裏面ドレイン電極BEHとリードフレームLF1のドレイン端子部TDH1とが、接合材BM1(接合材BM1aが硬化したもの)を介して接合されて電気的に接続される。また、半導体チップCPHのソースパッド電極PDSHとリードフレームLF2のソース・ドレイン端子部TSD1とが、接合材BM1(接合材BM1bが硬化したもの)を介して接合されて電気的に接続され、半導体チップCPHのゲートパッド電極PDGHとリードフレームLF2のゲート端子部TGH1とが、接合材BM1(接合材BM1bが硬化したもの)を介して接合されて電気的に接続される。また、半導体チップCPLの裏面ドレイン電極BELとリードフレームLF2のソース・ドレイン端子部TSD1とが、接合材BM1(接合材BM1cが硬化したもの)を介して接合されて電気的に接続される。また、半導体チップCPLのソースパッド電極PDSLとリードフレームLF3のソース端子部TSL1とが、接合材BM1(接合材BM1dが硬化したもの)を介して接合されて電気的に接続され、半導体チップCPLのゲートパッド電極PDGLとリードフレームLF3のゲート端子部TGL1とが、接合材BM1(接合材BM1dが硬化したもの)を介して接合されて電気的に接続される。これにより、リードフレームLF1〜LF3およびそれらの間に接合された半導体チップCPH,CPLからなる組立体(ワーク)WKが得られる。なお、接合材BM1a〜BM1dを硬化した段階(図29と同じ工程段階)の平面図は、上記図27と同じである。
本実施の形態とは異なり、リードフレームLF3のソース端子部TSL1が、半導体チップCPHのゲートパッド電極PDGH上を覆っていた場合には、ソース端子部TSL1が邪魔になって、リードフレームLF2のゲート端子部TGH1と半導体チップCPHのゲートパッド電極PDGHとの接合材BM1を介した接合状態を観察(外観検査)することは困難である。
それに対して、本実施の形態では、組立体WKにおいて、半導体チップCPHのゲートパッド電極PDGH上には、リードフレームLF3(のソース端子部TSL1およびゲート端子部TGL1)は配置されていない。すなわち、リードフレームLF3のソース端子部TSL1およびゲート端子部TGL1は、半導体チップCPHのゲートパッド電極PDGHとは平面的に重なっていない。このため、接合材BM1a〜BM1dを硬化した後で、封止樹脂部MRを形成する前に、リードフレームLF3のソース端子部TSL1およびゲート端子部TGL1が邪魔になることなく、リードフレームLF2のゲート端子部TGH1と半導体チップCPHのゲートパッド電極PDGHとの接合材BM1を介した接合状態を、上方(リードフレームLF2のゲート端子部TGH1の上方)から観察(外観検査)することができる。また、リードフレームLF2のソース・ドレイン端子部TSD1と半導体チップCPHのソースパッド電極PDSHとの接合材BM1を介した接合状態も、上方から観察(外観検査)することができる。これにより、製造される半導体装置SM1の信頼性(端子の接続信頼性)を向上させることができる。
また、この観察(外観検査)を行いやすくするために、図27に示されるように、半導体チップCPHのゲートパッド電極PDGHおよびソースパッド電極PDSHの各一部が、ゲート端子部TGH1、ソース・ドレイン端子部TSD1、ソース端子部TSL1およびゲート端子部TGL1のいずれとも平面的に重なっていないことが、より好ましい。すなわち、半導体チップCPHのゲートパッド電極PDGHは、一部(大部分)がゲート端子部TGH1と平面的に重なっているが、他の一部は、リードフレームLF2,LF3のゲート端子部TGH1、ソース・ドレイン端子部TSD1、ソース端子部TSL1およびゲート端子部TGL1のいずれとも平面的に重なっていないことが、より好ましい。また、半導体チップCPHのソースパッド電極PDSHは、一部(大部分)がリードフレームLF2のソース・ドレイン端子部TSD1と平面的に重なっているが、他の一部は、リードフレームLF2,LF3のゲート端子部TGH1、ソース・ドレイン端子部TSD1、ソース端子部TSL1およびゲート端子部TGL1のいずれとも平面的に重なっていないことが、より好ましい。
また、本実施の形態では、組立体WKにおいて、リードフレームLF3のゲート端子部TGL1上には、他の端子部は配置されていない。このため、接合材BM1a〜BM1dを硬化した後で、封止樹脂部MRを形成する前に、リードフレームLF3のゲート端子部TGL1と半導体チップCPLのゲートパッド電極PDGLとの接合材BM1を介した接合状態を、上方(リードフレームLF3のゲート端子部TGL1の上方)から観察(外観検査)することができる。また、リードフレームLF3のソース端子部TSL1と半導体チップCPLのソースパッド電極PDSLとの接合材BM1を介した接合状態も、上方から観察(外観検査)することができる。これにより、製造される半導体装置SM1の信頼性(端子の接続信頼性)を向上させることができる。
また、この観察(外観検査)を行いやすくするために、図27に示されるように、半導体チップCPLのゲートパッド電極PDGLおよびソースパッド電極PDSLの各一部が、ソース端子部TSL1およびゲート端子部TGL1のいずれとも平面的に重なっていないことが、より好ましい。すなわち、半導体チップCPLのゲートパッド電極PDGLは、一部(大部分)がゲート端子部TGL1と平面的に重なっているが、他の一部は、リードフレームLF3のソース端子部TSL1およびゲート端子部TGL1のいずれとも平面的に重なっていないことが、より好ましい。また、半導体チップCPLのソースパッド電極PDSLは、一部(大部分)がソース端子部TSL1と平面的に重なっているが、他の一部は、リードフレームLF3のソース端子部TSL1およびゲート端子部TGL1のいずれとも平面的に重なっていないことが、より好ましい。
また、上記観察(外観検査)は、接合材BM1が半田である場合に行えば、特に効果が大きい。これは、各端子部の側壁への半田(接合材BM1)の吸い上がり状態を観察することで、半田(接合材BM1)を介した接合状態を確認できるためである。
次に、モールド工程(樹脂封止工程、例えばトランスファモールド工程)を行って、図30(平面図)および図31(断面図)に示されるように、封止樹脂部MRを形成し、半導体チップCPH,CPLを封止樹脂部MRによって封止する。このモールド工程について、図32〜図34を参照して説明する。
図32〜図34には、このモールド工程において、組立体WKをモールド用の金型MD1,MD2(上金型MD1および下金型MD2)に固定した状態が示されている。なお、図32は、上記図27のA3−A3線に対応する位置の断面(すなわち上記図29に対応する断面)が示されている。また、図33は、上記図27のB5−B5線(図27のB5−B5線は上記図13のB2−B2線にほぼ相当)に対応する位置の断面が示されている。また、図34は、上記図27のB6−B6線(図27のB6−B6線は上記図13のB3−B3線にほぼ相当)に対応する位置の断面が示されている。
モールド工程を行うには、まず、組立体WKを金型MD1,MD2に固定する。すなわち、図32〜図34に示されるように、半導体チップCPH,CPLが、金型MD1の下面と金型MD2の上面とにより形成されるキャビティCAV内に配置されるように、リードフレームLF1〜LF3を金型MD1,MD2で挟んでクランプ(固定)する。
この際、上記ドレイン端子TDHの上記主面TDHaが封止樹脂部MRから露出するようにするために、図32〜図34に示されるように、リードフレームLF1のドレイン端子部TDH1の下面(半導体チップCPHを搭載した側とは反対側の主面)が金型MD2の上面に接触しているようにする。また、リードフレームLF2のソース・ドレイン端子部TSD1とゲート端子部TGH1は、封止樹脂部MRの外部に位置すべき部分が金型MD1(の下面)と金型MD2(の上面)とで挟まれ、封止樹脂部MRの内部に位置すべき部分(半導体チップCPH,CPLに対向する部分)がキャビティCAV内に配置されるようにする。また、リードフレームLF3のソース端子部TSL1とゲート端子部TGL1は、封止樹脂部MRの外部に位置すべき部分が金型MD1(の下面)と金型MD2(の上面)とで挟まれ、封止樹脂部MRの内部に位置すべき部分(半導体チップCPLに対向する部分)がキャビティCAV内に配置されるようにする。
図32〜図34に示されるように金型M1,MD2でリードフレームLF1〜LF3を固定してクランプした後、金型MD1,MD2のキャビティCAV内に封止樹脂部MR形成用の材料である封止樹脂材料を注入(導入、充填)し、注入した封止樹脂材料を硬化して封止樹脂部MRを形成する。封止樹脂部MRを形成するための封止樹脂材料は、例えば熱硬化性樹脂材料などの樹脂材料などからなり、フィラーなどを含むこともでき、例えば、フィラーを含むエポキシ樹脂などを用いることができる。封止樹脂材料が熱硬化性樹脂材料からなる場合は、金型MD1,MD2のキャビティCAV内への封止樹脂材料の注入後、金型MD1,MD2の温度を所定の温度に加熱することで、封止樹脂材料を加熱して硬化する(硬化した封止樹脂部MRとする)ことができる。また、接合材BM1が半田の場合は、この封止樹脂材料の硬化時の温度は、接合材BM1を構成する半田の融点未満であることが好ましく、これにより、封止樹脂材料の硬化中に半田が溶融するのを防止できる。このようにして、封止樹脂部MRが形成される。
次に、封止樹脂部MRが形成された組立体WK(すなわち組立体WKa)を金型MD1,MD2から離型してから、封止樹脂部MRのバリなどを除去する。これにより、上記図30および図31に示されるような組立体(ワーク)WKaが得られる。組立体WKaは、組立体WKに封止樹脂部MRを形成したものである。
モールド工程では、リードフレームLF1のドレイン端子部TDH1の下面は、金型MD1の上面との間に隙間がほとんどなかったため、ドレイン端子部TDH1の下面上には封止樹脂部MRがほとんど形成されない。このため、組立体WKaにおいて、リードフレームLF1のドレイン端子部TDH1の下面(上記主面TDHaに対応)は、封止樹脂部MRの裏面(上記主面MRbに対応)から露出された状態となっている。また、ドレイン端子部TDH1の下面上に封止樹脂部MRのバリが形成されたとしても、モールド工程後のバリ取り工程で除去することができる。
次に、必要に応じてめっき処理を行って、リードフレームLF1〜LF3の封止樹脂部MRから露出する部分上にめっき層(図示せず)を形成する。例えば鉛フリー半田のような半田めっき処理などを行うことができる。
次に、リードフレームLF1,LF2,LF3を所定の位置で切断する。すなわち、上記タイバーTB1を切断してゲート端子部TGH1とソース・ドレイン端子部TSD1とを分離し、上記タイバーTB2を切断してゲート端子部TGL1とソース端子部TSL1とを分離してから、ドレイン端子部TDH1、ソース・ドレイン端子部TSD1、ゲート端子部TGH1、ソース端子部TSL1およびゲート端子部TGL1をリードフレームLF1,LF2,LF3(のフレーム枠)から切り離す(分離する)。
次に、封止樹脂部MRの側面から突出する部分のソース・ドレイン端子部TSD1、ゲート端子部TGH1、ソース端子部TSL1およびゲート端子部TGL1を折り曲げ加工する。これにより、上記図3〜図16に示される本実施の形態の半導体装置SM1が製造される。
リードフレームLF1のドレイン端子部TDH1が半導体装置SM1のドレイン端子TDHとなり、リードフレームLF2のソース・ドレイン端子部TSD1が半導体装置SM1のソース・ドレイン端子TSDとなり、リードフレームLF2のゲート端子部TGH1が半導体装置SM1のゲート端子TGHとなる。また、リードフレームLF3のソース端子部TSL1が半導体装置SM1のソース端子TSLとなり、リードフレームLF3のゲート端子部TGL1が半導体装置SM1のゲート端子TGLとなる。
<半導体チップの構成について>
本実施の形態の半導体装置SM1で用いられている半導体チップCPH,CPLの構成例について説明する。
本実施の形態で用いられている半導体チップCPH,CPLは、パワーMOSFETチップ(パワーMOSFETが形成された半導体チップ)であり、具体的には縦型のMOSFETが形成された半導体チップである。ここで、縦型のMOSFETとは、ソース・ドレイン間の電流が、半導体基板の厚さ方向(半導体基板の主面に略垂直な方向)に流れるMOSFETに対応する。半導体チップCPH,CPLに、縦型のMOSFETが形成された半導体チップを用いるのは、ドレイン端子TDHとソース・ドレイン端子TSD及びゲート端子TGHとの間に半導体チップCPHを挟み、ソース・ドレイン端子TSDとソース端子TSL及びゲート端子TGLとの間に半導体チップCPLを挟んで、半導体チップCPH(パワーMOSQH1)と半導体チップCPL(パワーMOSQL1)を直列に接続するためでもある。
半導体チップCPH,CPLの構成例について図35を参照して説明する。図35は、半導体チップCPH,CPLの構造の一例を示す要部断面図である。上記パワーMOSQH1は、半導体チップCPHを構成する半導体基板(以下、単に基板という)21の主面に形成されており、上記パワーMOSQL1は、半導体チップCPLを構成する基板21の主面に形成されている。
図35に示されるように、基板21は、例えばヒ素(As)が導入されたn型の単結晶シリコンなどからなる基板本体(半導体基板、半導体ウエハ)21aと、基板本体21aの主面上に形成された、例えばn型のシリコン単結晶からなるエピタキシャル層(半導体層)21bとを有している。このため、基板21は、いわゆるエピタキシャルウエハである。このエピタキシャル層21bの主面には、例えば酸化シリコンなどからなるフィールド絶縁膜(素子分離領域)22が形成されている。
図35に示される半導体チップが半導体チップCPHの場合は、フィールド絶縁膜22とその下層のp型ウエルPWL1とに囲まれた活性領域に、上記パワーMOSQH1を構成する複数の単位トランジスタセルが形成されており、上記パワーMOSQH1は、これら複数の単位トランジスタセルが並列に接続されることで形成されている。また、図35に示される半導体チップが半導体チップCPLの場合は、フィールド絶縁膜22とその下層のp型ウエルPWL1とに囲まれた活性領域に、上記パワーMOSQL1を構成する複数の単位トランジスタセルが形成されており、上記パワーMOSQL1は、これら複数の単位トランジスタセルが並列に接続されることで形成されている。各単位トランジスタセルは、例えばトレンチゲート構造のnチャネル型のパワーMOSFETで形成されている。
上記基板本体21aおよびエピタキシャル層21bは、上記単位トランジスタセルのドレイン領域としての機能を有している。
図35に示される半導体チップが半導体チップCPHの場合は、基板21(半導体チップCPH)の裏面には、上記裏面ドレイン電極BEHが形成され、図35に示される半導体チップが半導体チップCPLの場合は、基板21(半導体チップCPL)の裏面には、上記裏面ドレイン電極BELが形成されている。裏面ドレイン電極BEH,BELは、例えば基板21の裏面から順にチタン(Ti)層、ニッケル(Ni)層および金(Au)層を積み重ねて形成されている。
また、エピタキシャル層21b中に形成されたp型の半導体領域23は、上記単位トランジスタセルのチャネル形成領域としての機能を有している。さらに、そのp型の半導体領域23の上部に形成されたn型の半導体領域24は、上記単位トランジスタセルのソース領域としての機能を有している。従って、半導体領域24はソース用の半導体領域である。
また、基板21には、その主面から基板21の厚さ方向に延びる溝25が形成されている。溝25は、n型の半導体領域24の上面からn型の半導体領域24およびp型の半導体領域23を貫通し、その下層のエピタキシャル層21b中で終端するように形成されている。この溝25の底面および側面には、例えば酸化シリコンからなるゲート絶縁膜26が形成されている。また、溝25内には、上記ゲート絶縁膜26を介してゲート電極27が埋め込まれている。ゲート電極27は、例えばn型不純物(例えばリン)が添加された多結晶シリコン膜からなる。ゲート電極27は、上記単位トランジスタセルのゲート電極としての機能を有している。フィールド絶縁膜22上の一部にも、ゲート電極27と同一層の導電性膜からなるゲート引き出し用の配線部27aが形成されており、ゲート電極27とゲート引き出し用の配線部27aとは、一体的に形成されて互いに電気的に接続されている。なお、図35の断面図には示されない領域において、ゲート電極27とゲート引き出し用の配線部27aとは一体的に接続されている。ゲート引き出し用の配線部27aは、それを覆う絶縁膜28に形成されたコンタクトホール29aを通じてゲート配線30Gと電気的に接続されている。
一方、ソース配線30Sは、絶縁膜28に形成されたコンタクトホール29bを通じてソース用のn型の半導体領域24と電気的に接続されている。また、上記ソース配線30Sは、p型の半導体領域23の上部であってn型の半導体領域24の隣接間に形成されたp型の半導体領域31に電気的に接続され、これを通じてチャネル形成用のp型の半導体領域23と電気的に接続されている。ゲート配線30Gおよびソース配線30Sは、コンタクトホール29a,29bが形成された絶縁膜28上にコンタクトホール29a,29bを埋めるように金属膜、例えばアルミニウム膜(またはアルミニウム合金膜)を形成し、この金属膜(アルミニウム膜またはアルミニウム合金膜)をパターニングすることにより形成することができる。このため、ゲート配線30Gおよびソース配線30Sは、アルミニウム膜またはアルミニウム合金膜などからなる。
ゲート配線30Gおよびソース配線30Sはポリイミド樹脂などからなる保護膜(絶縁膜)32により覆われている。この保護膜32は、半導体チップCPH,CPLの最上層の膜(絶縁膜)である。
保護膜32の一部には、その下層のゲート配線30Gやソース配線30Sの一部が露出されるような開口部33が形成されている。半導体チップCPHの場合、開口部33から露出するゲート配線30G部分が上記ゲートパッド電極PDGHであり、開口部33から露出するソース配線30S部分が上記ソースパッド電極PDSHである。また、半導体チップCPLの場合、開口部33から露出するゲート配線30G部分が上記ゲートパッド電極PDGLであり、開口部33から露出するソース配線30S部分が上記ソースパッド電極PDSLである。
ソースパッド電極PDSH,PDSLおよびゲートパッド電極PDGH,PDGLの表面には(すなわち開口部33の底部で露出するゲート配線30G部分およびソース配線30S部分上には)、メッキ法などで金属層34を形成する場合もある。この金属層34は、ゲート配線30Gやソース配線30S上に形成された金属層34aと、その上に形成された金属層34bとの積層膜によって形成されている。下層の金属層34aは、例えばニッケル(Ni)からなり、主として下地のゲート配線30Gやソース配線30Sのアルミニウムの酸化を抑制または防止する機能などを有している。また、その上層の金属層34bは、例えば金(Au)からなり、主として下地の金属層34aのニッケルの酸化を抑制または防止する機能などを有している。
このような構成の半導体チップCPH,CPLにおいては、上記パワーMOSQH1,QL1の単位トランジスタの動作電流は、ドレイン用のエピタキシャル層21bとソース用のn型の半導体領域24との間をゲート電極27の側面(すなわち、溝25の側面)に沿って基板21の厚さ方向に流れるようになっている。すなわち、チャネルが半導体チップCPH,CPLの厚さ方向に沿って形成される。
<半導体装置の実装について>
図36および図37は、本実施の形態の半導体装置SM1を実装基板(配線基板)PCBに実装した状態を示す要部断面図である。図36は、上記図9に対応する断面が示され、図37は、上記図12に対応する断面が示されている。
図36および図37に示されるように、実装基板(配線基板)PCB上に半導体装置SM1が実装される。この際、半導体装置SM1の裏面(すなわち封止樹脂部MRの主面MRb)側が実装基板PCBへの実装面となる。そして、封止樹脂部MRの主面MRbで露出するドレイン端子TDH(の主面TDHa)が、実装基板PCBの端子TE1と導電性の接合材BM2を介して接合され、電気的に接続される。また、ゲート端子TGHのアウタリード部(の下面TGHb)が、実装基板PCBの端子TE2と導電性の接合材BM2を介して接合され、電気的に接続される。また、ソース・ドレイン端子TSDのアウタリード部(の下面TSDb)が、実装基板PCBの端子TE3と導電性の接合材BM2を介して接合され、電気的に接続される。また、ゲート端子TGLのアウタリード部(の下面TGLb)が、実装基板PCBの端子TE4と導電性の接合材BM2を介して接合され、電気的に接続される。また、ソース端子TSLのアウタリード部(の下面TSLb)が、実装基板PCBの端子TE5と導電性の接合材BM2を介して接合され、電気的に接続される。導電性の接合材BM2は、例えば半田からなる。
(実施の形態2)
本実施の形態2では、上記実施の形態1の半導体装置SM1の他の製造方法について説明する。
図38〜図41は、本実施の形態の半導体装置SM1の製造工程に用いられるリードフレームLF1a,LF2a,LF3aの要部平面図であり、図42は、リードフレームLF1aの要部断面図であり、図43〜図51は、半導体装置SM1の製造工程中の平面図(要部平面図)または断面図(要部断面図)である。図38にはリードフレームLF1aの上面(半導体チップCPH搭載側の主面)が示され、図39にはリードフレームLF2aの上面(半導体チップCPL搭載側の主面)が示され、図40にはリードフレームLF2aの下面(半導体チップCPHに対向する側の主面)が示され、図41にはリードフレームLF3aの下面(半導体チップCPLに対向する側の主面)が示されている。図38〜図41は平面図であるが、図面を見やすくするために、リードフレームLF1a,LF2a,LF3aにおいて、半田めっき層PL1が形成されている領域を、ハッチングを付して示してある。また、図42は、図38に示されるリードフレームLF1aのA4−A4線(図38のA4−A4線と上記図17のA3−A3線はほぼ同じ位置に対応する)にほぼ対応する断面図であるが、図面を見易くするために、上記実施の形態1の図20と同様に図43でも、リードフレームLF1aのスリットSLTと上記開口部OPについては図示を省略してあり、これは図44、図46、図48、図50および図51についても同様である。また、図43〜図51のうち、図43、図45、図47および図49は平面図(要部平面図)であり、図44、図46、図48、図50および図51は断面図(要部断面図)である。なお、図43と図44とは同じ工程段階に対応し、図45と図46とは同じ工程段階に対応し、図47と図48とは同じ工程段階に対応し、図49と図50とは同じ工程段階に対応する。また、図43、図45、図47および図49には、同じ平面領域が示されており、図44、図46、図48、図50および図51の断面図は、図38および図49に示されるA3−A3線に沿った位置の断面にほぼ相当する。
図38〜図41に示されるように、本実施の形態で用いるリードフレームLF1a,LF2a,LF3aは、半導体チップCPH,CPLのソースパッド電極PDSH,PDSL、ゲートパッド電極PDGH,PDGHおよび裏面ドレイン電極BEH,BELが接合される予定の領域に、予め半田めっき層PL1が形成されている。リードフレームLF1a,LF2a,LF3aは、半田めっき層PL1を形成していること以外については、上記実施の形態1で用いたリードフレームLF1,LF2,LF3と同様の構成を有しているので、ここではその説明は省略し、半田めっき層PL1について説明する。
半田めっき層PL1は、例えば、Pb−Sn合金めっき層の単層構造、あるいはPb−Sn合金めっき層とその上のSnめっき層との積層構造とすることができる。半田めっき層PL1の表層部分をSnめっき層とすれば、半田濡れ性を向上させることができる。このSnめっき層の厚みは、Pb−Sn合金めっき層よりも薄くてよい。
また、半田めっき層PL1を鉛フリー半田、例えばSn−Ag系の鉛フリー半田とする場合には、半田めっき層PL1は、下から順にSnめっき層、Agめっき層およびSnめっき層の積層構造とすることができる。各めっき層の厚みは、製品に求められる半田の厚さとSnおよびAgの組成比に基づいて調整することができる。
半田めっき層PL1は、電解めっき法により形成することができる。例えば、上記実施の形態1で用いたリードフレームLF1,LF2,LF3を準備する。そして、半田めっき層PL1を形成すべき領域を露出しかつ半田めっき層PL1を形成しない領域を覆うようなフィルム部材またはレジスト層(フォトレジスト層)を各リードフレームLF1,LF2,LF3上に形成してから、電解めっきにより各リードフレームLF1,LF2,LF3(のフィルム部材またはレジスト層から露出されている領域)上に半田めっき層PL1を形成する。これにより、リードフレームLF1,LF2,LF3を、半田めっき層PL1が形成されたリードフレームLF1a,LF2a,LF3aとすることができる。
図38および図42に示されるように、リードフレームLF1aにおいて、半田めっき層PL1は、ドレイン端子部TDH1の主面(上面)TDH1bにおける半導体チップCPH搭載予定領域(すなわち後で半導体チップCPHの裏面ドレイン電極BEHが接合される領域)に形成されている。
また、図39に示されるように、リードフレームLF2aにおいて、半田めっき層PL1は、ソース・ドレイン端子部TSD1の主面(上面)TSD1aにおける半導体チップCPL搭載予定領域(すなわち後で半導体チップCPLの裏面ドレイン電極BELが接合される領域)に形成されている。リードフレームLF2aにおいては、半田めっき層PL1は更に、図40に示されるように、ソース・ドレイン端子部TSD1の主面(下面)TSD1bにおける半導体チップCPHのソースパッド電極PDSHに接合される予定の領域と、ゲート端子部TGH1の主面(下面)TGH1bにおける半導体チップCPHのゲートパッド電極PDGHに接合される予定の領域とに形成されている。なお、ソース・ドレイン端子部TSD1の主面(上面)TSD1aと主面(下面)TSD1bとは互いに反対側の主面であり、ソース・ドレイン端子部TSD1の主面(上面)TSD1aが半導体チップCPL搭載側の主面であり、ソース・ドレイン端子部TSD1の主面(下面)TSD1bが半導体チップCPHに対向する側の主面である。また、ゲート端子部TGH1の主面(下面)TGH1bは、ソース・ドレイン端子部TSD1の主面(下面)TSD1bと同じ側の面であり、半導体チップCPHに対向する側の主面である。
また、図41に示されるように、リードフレームLF3aにおいて、半田めっき層PL1は、ソース端子部TSL1の主面(下面)TSL1bにおける半導体チップCPLのソースパッド電極PDSLに接合される予定の領域と、ゲート端子部TGL1の主面(下面)TGL1bにおける半導体チップCPLのゲートパッド電極PDGLに接合される予定の領域とに形成されている。なお、ソース端子部TSL1の主面(下面)TSL1bは半導体チップCPLに対向する側の主面である。また、ゲート端子部TGL1の主面(下面)TGL1bは、ソース端子部TSL1の主面(下面)TSL1bと同じ側の面であり、半導体チップCPLに対向する側の主面である。
半導体チップCPH,CPLおよびリードフレームLF1a,LF2a,LF3aが準備された後、図43(平面図)および図44(断面図)に示されるように、リードフレームLF1aのドレイン端子部TDH1の主面(上面)TDH1bの半田めっき層PL1上に半導体チップCPHを配置(搭載)する。この際、リードフレームLF1aのドレイン端子部TDH1の主面TDH1bの半田めっき層PL1上にフラックスを塗布してから、この半田めっき層PL1上に半導体チップCPHを配置(搭載)することが好ましい。また、粘性の高いフラックスを用いれば、フラックスの粘着性により半導体チップCPHを仮固定することもできる。なお、半導体チップCPHは、裏面ドレイン電極BEHがリードフレームLF1aのドレイン端子部TDH1の主面(上面)TDH1b(の半田めっき層PL1)に対向するように、搭載される。
次に、図45(平面図)および図46(断面図)に示されるように、半導体チップCPHの表面CPHa上にリードフレームLF2aを配置する。具体的には、半導体チップCPHのソースパッド電極PDSH上にリードフレームLF2aのソース・ドレイン端子部TSD1が配置され、かつ半導体チップCPHのゲートパッド電極PDGH上にリードフレームLF2aのゲート端子部TGH1が配置されるように、リードフレームLF1aおよび半導体チップCPH上にリードフレームLF2aを配置する。この際、半導体チップCPHの表面CPHaのソースパッド電極PDSHおよびゲートパッド電極PDGH上にフラックスを塗布してから、半導体チップCPHの表面CPHa上にリードフレームLF2aを配置することが好ましい。また、粘性の高いフラックスを用いれば、フラックスの粘着性によりリードフレームLF2aを仮固定することもできる。
これにより、半導体チップCPHのソースパッド電極PDSH上にリードフレームLF2aのソース・ドレイン端子部TSD1の主面(下面)TSD1bの半田めっき層PL1が配置され、かつ半導体チップCPHのゲートパッド電極PDGH上にリードフレームLF2aのゲート端子部TGH1の主面(下面)TGH1bの半田めっき層PL1が配置される。換言すれば、半導体チップCPHの表面CPHa上にリードフレームLF2aを配置した際に、半導体チップCPHのソースパッド電極PDSHに対向する部分のソース・ドレイン端子部TSD1と、半導体チップCPHのゲートパッド電極PDGHに対向する部分のゲート端子部TGH1とに、半田めっき層PL1を予め設けておくのである。
次に、図47(平面図)および図48(断面図)に示されるように、リードフレームLF2aのソース・ドレイン端子部TSD1の主面(上面)TSD1aの半田めっき層PL1上に半導体チップCPLを配置(搭載)する。この際、リードフレームLF2aのソース・ドレイン端子部TSD1の主面(上面)TSD1aの半田めっき層PL1上にフラックスを塗布してから、この半田めっき層PL1上に半導体チップCPLを配置(搭載)することが好ましい。また、粘性の高いフラックスを用いれば、フラックスの粘着性により半導体チップCPLを仮固定することもできる。なお、リードフレームLF2aのソース・ドレイン端子部TSD1の主面TSD1aは、半導体チップCPHに対向する側とは反対側の主面である。また、半導体チップCPLは、裏面ドレイン電極BELがリードフレームLF2aのソース・ドレイン端子部TSD1の主面(上面)TSD1aに対向するように、搭載される。
上記実施の形態1と同様に、本実施の形態においても、図43〜図46からも分かるように、リードフレームLF2aのソース・ドレイン端子部TSD1は、半導体チップCPHのゲートパッド電極PDGHに平面的に重ならないように配置し、このリードフレームLF2aのソース・ドレイン端子部TSD1(の半田めっき層PL1)上に半導体チップCPLを配置している。このため、半導体チップCPLは、半導体チップCPHと平面的に見てずれた位置に配置される。このため、半導体チップCPLの裏面ドレイン電極BELは、リードフレームLF2aのゲート端子部TGH1とは接触しない。
次に、図49(平面図)および図50(断面図)に示されるように、半導体チップCPLの表面CPLa上にリードフレームLF3aを配置する。具体的には、半導体チップCPLのソースパッド電極PDSL上にリードフレームLF3aのソース端子部TSL1が配置され、かつ半導体チップCPLのゲートパッド電極PDGL上にリードフレームLF3aのゲート端子部TGL1が配置されるように、リードフレームLF3aを配置する。この際、半導体チップCPLの表面CPLaのソースパッド電極PDSLおよびゲートパッド電極PDGL上にフラックスを塗布してから、半導体チップCPLの表面CPLa上にリードフレームLF3aを配置することが好ましい。また、粘性の高いフラックスを用いれば、フラックスの粘着性によりリードフレームLF3aを仮固定することもできる。
これにより、半導体チップCPLのソースパッド電極PDSL上にリードフレームLF3aのソース端子部TSL1の主面(下面)TSL1bの半田めっき層PL1が配置され、かつ半導体チップCPLのゲートパッド電極PDGL上にリードフレームLF3aのゲート端子部TGL1の主面(下面)TGL1bの半田めっき層PL1が配置される。換言すれば、半導体チップCPLの表面CPLa上にリードフレームLF3aを配置した際に、半導体チップCPLのソースパッド電極PDSLに対向する部分のソース端子部TSL1と、半導体チップCPLのゲートパッド電極PDGLに対向する部分のゲート端子部TGL1とに、半田めっき層PL1を予め設けておくのである。
なお、図49には、上記図38のA4−A4線に対応する位置に、A4−A4線を示す一点鎖線を示してある。従って、図49のA4−A4線の断面図が図50にほぼ相当することになる。
次に、半田リフロー処理(熱処理)を行って、リードフレームLF1a,LF2a,LF3aの半田めっき層PL1を溶融、固化(再固化)することで、図51に示されるように、半田めっき層PL1が、半田からなる上記接合材BM1となる。
これにより、図51に示されるように、半導体チップCPHの裏面ドレイン電極BEHとリードフレームLF1aのドレイン端子部TDH1とが、接合材BM1(上記半田めっき層PL1が溶融、再固化したもの)を介して接合されて電気的に接続される。また、半導体チップCPHのソースパッド電極PDSHとリードフレームLF2aのソース・ドレイン端子部TSD1とが、接合材BM1(上記半田めっき層PL1が溶融、再固化したもの)を介して接合されて電気的に接続される。また、半導体チップCPHのゲートパッド電極PDGHとリードフレームLF2aのゲート端子部TGH1とが、接合材BM1(上記半田めっき層PL1が溶融、再固化したもの)を介して接合されて電気的に接続される。また、半導体チップCPLの裏面ドレイン電極BELとリードフレームLF2aのソース・ドレイン端子部TSD1とが、接合材BM1(上記半田めっき層PL1が溶融、再固化したもの)を介して接合されて電気的に接続される。また、半導体チップCPLのソースパッド電極PDSLとリードフレームLF3aのソース端子部TSL1とが、接合材BM1(上記半田めっき層PL1が溶融、再固化したもの)を介して接合されて電気的に接続され、半導体チップCPLのゲートパッド電極PDGLとリードフレームLF3aのゲート端子部TGL1とが、接合材BM1(上記半田めっき層PL1が溶融、再固化したもの)を介して接合されて電気的に接続される。これにより、リードフレームLF1a〜LF3aおよびそれらの間に接合された半導体チップCPH,CPLからなる上記組立体(ワーク)WKが得られる。図51の組立体WKは、上記実施の形態1の上記図29の組立体WKに対応するものである。この段階(図51と同じ工程段階)の平面図は、上記図49と同じである。
以降の工程は、上記実施の形態1と同様である。すなわち、上記実施の形態1と同様にして、封止樹脂部MR形成工程、めっき処理工程、リードフレームLF1a,LF2a,LF3aの切断工程、ソース・ドレイン端子部TSD1、ゲート端子部TGH1、ソース端子部TSL1およびゲート端子部TGL1の折り曲げ加工工程などを行うが、ここではその図示および説明は省略する。
本実施の形態においても、上記実施の形態1と同様に、組立体WKにおいて、半導体チップCPHのゲートパッド電極PDGH上には、リードフレームLF3a(のソース端子部TSL1およびゲート端子部TGL1)は配置されていない。すなわち、リードフレームLF3aのソース端子部TSL1およびゲート端子部TGL1は、半導体チップCPHのゲートパッド電極PDGHとは平面的に重なっていない。このため、半田リフロー処理によって半田めっき層PL1を接合材BM1に変えた後で、封止樹脂部MRを形成する前に、リードフレームLF3aが邪魔になることなく、リードフレームLF2aのゲート端子部TGH1と半導体チップCPHのゲートパッド電極PDGHとの接合材BM1を介した接合状態を、上方(リードフレームLF2aのゲート端子部TGH1の上方)から観察(外観検査)することができる。また、リードフレームLF2aのソース・ドレイン端子部TSD1と半導体チップCPHのソースパッド電極PDSHとの接合材BM1を介した接合状態も、上方から観察(外観検査)することができる。これにより、製造される半導体装置SM1の信頼性(端子の接続信頼性)を向上させることができる。また、この観察(外観検査)を行いやすくするために、図49に示されるように、半導体チップCPHのゲートパッド電極PDGHおよびソースパッド電極PDSHの各一部が、ゲート端子部TGH1、ソース・ドレイン端子部TSD1、ソース端子部TSL1およびゲート端子部TGL1のいずれとも平面的に重なっていないことが、より好ましい。
また、本実施の形態においても、上記実施の形態1と同様に、組立体WKにおいて、リードフレームLF3aのゲート端子部TGL1上には、他の端子部は配置されていない。このため、半田リフロー処理によって半田めっき層PL1を接合材BM1に変えた後で、封止樹脂部MRを形成する前に、リードフレームLF3aのゲート端子部TGL1と半導体チップCPLのゲートパッド電極PDGLとの接合材BM1を介した接合状態を、上方(リードフレームLF3aのゲート端子部TGL1の上方)から観察(外観検査)することができる。また、リードフレームLF3aのソース端子部TSL1と半導体チップCPLのソースパッド電極PDSLとの接合材BM1を介した接合状態も、上方から観察(外観検査)することができる。これにより、製造される半導体装置SM1の信頼性(端子の接続信頼性)を向上させることができる。また、この観察(外観検査)を行いやすくするために、図49に示されるように、半導体チップCPLのゲートパッド電極PDGLおよびソースパッド電極PDSLの各一部が、ソース端子部TSL1およびゲート端子部TGL1のいずれとも平面的に重なっていないことが、より好ましい。
更に、本実施の形態では、予め半田めっき層PL1を形成したリードフレームLF1a,LF2a,LF3aを用いて半導体装置SM1を製造(組立)しているため、次のような効果を得ることができる。すなわち、半田ペーストを使用した場合に比べて、半田量の一定供給が可能で、リフロー時における半田流出を抑制できることから、その製品が要求する半田膜厚を均一に確保できる。また、半導体チップCPH,CPLとリードフレームLF1a,LF2a,LF3aの位置ズレを抑制できる。また、半田ペーストを用いないため、半田ペーストの主材料である半田ボールの飛散がなく、導電性異物が発生しない。また、リードフレームLF1a,LF2a,LF3aおよび半導体チップCPH,CPLを交互に積み重ねていく組立方法となることから、半導体装置の製造(組立)工程の簡略化が可能である。また、フラックスを使用するプロセスにおいても、半田ペーストを使用した場合と比較して、フラックスの使用量は僅かであり、リフロー後の洗浄効率が良い。更に、水素ガスおよび窒素ガスの混合ガス雰囲気でリフローを実施する場合、フラックスは不要となり洗浄が廃止可能となる。また、半田めっき組成(半田めっき層PL1の組成)としては、例えばPb−Snめっきの表面にSnの薄めっきを施すことで、リフロー加熱段階でこの表層のSnめっきがPb−Snめっき中に拡散し、早い段階で半導体チップ側の電極金属と拡散結合を始める。このことから、使用するフラックスの高温化による失活の問題がなくなる。
一方、上記実施の形態1で説明したように、半田めっき層PL1を形成していないリードフレームLF1,LF2,LF3を用いて半導体装置SM1を製造(組立)した場合には、搭載する半導体チップCPH,CPLのサイズに応じてペースト量(接合材BM1a,BM1b,BM1cBM1d用のペースト材の塗布量)を制御できるため、フレーム(リードフレームLF1,LF2,LF3)の標準化といった点で有利となる。
(実施の形態3)
図52および図53は、本実施の形態3の半導体装置SM1aの断面図であり、それぞれ上記実施の形態1の図7および図9に対応するものである。
上記実施の形態1の半導体装置SM1では、封止樹脂部MRの上面である主面MRaからゲート端子TGLおよびソース端子TSLは露出していなかったが、本実施の形態の半導体装置SM1aは、図52および図53に示されるように、封止樹脂部MRの上面である主面MRaから、ゲート端子TGLの主面TGLaとソース端子TSLの主面TSLaとが露出している。なお、ゲート端子TGLの主面TGLaは、半導体チップCPLに対向する側とは反対側の主面であり、また、ソース端子TSLの主面TSLaも、半導体チップCPLに対向する側とは反対側の主面である。本実施の形態の半導体装置SM1aの他の構成は、上記実施の形態1の半導体装置SM1とほぼ同様であるので、ここではその説明は省略する。
また、本実施の形態の半導体装置SM1aの製造方法の一例を挙げると、上記実施の形態1,2で説明した製造工程において、封止樹脂部MRを形成した後で、封止樹脂部MRの主面MRaを研磨することにより、封止樹脂部MRの主面MRaからゲート端子TGL(ゲート端子部TGL1)の主面TGLaとソース端子TSL(ソース端子部TSL1)の主面TSLaを露出させればよい。この封止樹脂部MRの主面MRaの研磨工程は、例えば液体ホーニングなどによって行うことができる。ここで、液体ホーニングは、水のような液体と粒子(粒状または粉状の研磨材)とを混合し、それ(粒子を混ぜたまたは含んだ液体)を研磨対象面(ここでは封止樹脂部MRの主面MRa)に高圧で吹き付ける(噴射する)手法である。液体(水)に混合する粒子(研磨材)としては、微細な砥粒(研磨材粒子)を用いることができ、例えばアルミナ(酸化アルミニウム)などの微粒子を用いることができる。
本実施の形態の半導体装置SM1aは、上記実施の形態1,2で得られる効果に加えて、封止樹脂部MRの主面MRaからゲート端子TGL(の主面TGLa)とソース端子TSL(の主面TSLa)を露出させたことにより、半導体装置SM1aの放熱特性を更に向上させることができる。
(実施の形態4)
図54は、本実施の形態4の半導体装置SM1bの上面図(平面図)であり、図55は半導体装置SM1bの下面図(底面図、裏面図、平面図)であり、図56〜図61は、半導体装置SM1bの断面図(側面断面図)である。図55には、上記実施の形態1の図13のA1−A1線、A2−A2線、B1−B1線、B2−B2線、B3−B3線およびB4−B4線に相当する位置に、A1−A1線、A2−A2線、B1−B1線、B2−B2線、B3−B3線およびB4−B4線を付してある。図56〜図61は、それぞれ上記実施の形態1の上記図7〜図12に対応するものであり、図55のA1−A1線の断面が図56にほぼ対応し、図55のA2−A2線の断面が図57にほぼ対応し、図55のB1−B1線の断面が図58にほぼ対応し、図55のB2−B2線の断面が図59にほぼ対応し、図55のB3−B3線の断面が図60にほぼ対応し、図55のB4−B4線の断面が図61にほぼ対応する。
図54〜図61に示される本実施の形態の半導体装置SM1bは、以下の点が上記実施の形態1の半導体装置SM1と異なっている。
まず、本実施の形態の半導体装置SM1bは、上記実施の形態1の半導体装置SM1と上下(表裏)が反対になっている。すなわち、上記実施の形態1の半導体装置SM1では、封止樹脂部MRの主面MRaが封止樹脂部MRの上面となり、封止樹脂部MRの主面MRbが封止樹脂部MR裏面(すなわち半導体装置SM1の実装面)となっていたが、本実施の形態の半導体装置SM1bでは、封止樹脂部MRの主面MRbが封止樹脂部MRの上面となり、封止樹脂部MRの主面MRaが封止樹脂部MR裏面(すなわち半導体装置SM1の実装面)となっている。従って、上記実施の形態1の半導体装置SM1は、封止樹脂部MRの裏面である主面MRbが半導体装置SM1の実装面であるのに対して、本実施の形態の半導体装置SM1bは、封止樹脂部MRの裏面である主面MRaが半導体装置SM1bの実装面である。
また、本実施の形態の半導体装置SM1bでは、封止樹脂部MR裏面である封止樹脂部MRの主面MRaから、ゲート端子TGLの主面TGLaとソース端子TSLの主面TSLaとが露出されており、かつゲート端子TGLおよびソース端子TSLは、折り曲げられておらず(すなわち折り曲げ加工されておらず)、平坦である。なお、ゲート端子TGLの主面TGLaは、半導体チップCPLに対向する側とは反対側の主面であり、また、ソース端子TSLの主面TSLaも、半導体チップCPLに対向する側とは反対側の主面である。
また、本実施の形態の半導体装置SM1bでは、ドレイン端子TDHは、封止樹脂部MRの主面MRbから露出しておらず、またドレイン端子TDHに上記開口部OP1は設けなくともよい。また、本実施の形態の半導体装置SM1bでは、ゲート端子TGHおよびソース・ドレイン端子TSDと同様に、ドレイン端子TDHは、封止樹脂部MR内に位置する部分は平坦であるが、封止樹脂部MRの側面から一部(ドレイン端子TDHのアウタリード部)が突出して折り曲げ加工されている。すなわち、本実施の形態の半導体装置SM1bでは、ドレイン端子TDH、ゲート端子TGHおよびソース・ドレイン端子TSDのそれぞれの一部が、封止樹脂部MRの側面(辺SD2,SD4に対応する側面)から突出して、封止樹脂部MRの外部で折り曲げられているのである。なお、ドレイン端子TDH、ゲート端子TGHおよびソース・ドレイン端子TSDの各々において、封止樹脂部MRの外部に位置する部分をアウタリード部と呼ぶものとする。
本実施の形態の半導体装置SM1bにおけるドレイン端子TDH、ゲート端子TGHおよびソース・ドレイン端子TSDの各アウタリード部の折り曲げ方向は、上記実施の形態1の半導体装置SM1におけるゲート端子TGH、ソース・ドレイン端子TSD、ゲート端子TGLおよびソース端子TSLの各アウタリード部の折り曲げ方向とは逆である。すなわち、本実施の形態の半導体装置SM1bでは、折り曲げによって形成されたゲート端子TGHのアウタリード部の下面TGHcと、ソース・ドレイン端子TSDのアウタリード部の下面TSDcと、ドレイン端子TDHのアウタリード部の下面TDHcとが、封止樹脂部MRの主面MRaで露出されたゲート端子TGLの主面TGLaおよびソース端子TSLの主面TSLaと実質的に同一平面上にある。
また、上記実施の形態1の半導体装置SM1では、ドレイン端子TDHの厚みT1は、ゲート端子TGHの厚みT2、ソース・ドレイン端子TSDの厚みT3、ゲート端子TGLの厚みT4およびソース端子TSLの厚みT5よりも厚いことが好ましかった。それに対して、本実施の形態の半導体装置SM1bでは、ゲート端子TGLの厚みT4およびソース端子TSLの厚みT5は、ドレイン端子TDHの厚みT1、ゲート端子TGHの厚みT2およびソース・ドレイン端子TSDの厚みT3よりも厚いことが好ましい(すなわちT4>T1,T2,T3かつT5>T1,T2,T3)。これは、半導体装置の実装面側(上記実施の形態1では封止樹脂部MRの主面MRb側、本実施の形態では封止樹脂部MRの主面MRa側)の平坦な端子が、上記実施の形態の半導体装置SM1ではドレイン端子TDHであったのに対して、本実施の形態の半導体装置SM1bでは、ゲート端子TGLおよびソース端子TSLであるためである。本実施の形態では、ゲート端子TGLおよびソース端子TSLを、ドレイン端子TDH、ゲート端子TGHおよびソース・ドレイン端子よりも厚くすることで、半導体装置SM1bの放熱性の向上と、端子の加工のしやすさとを両立することができ、また、半導体装置SM1bを小型化(薄型化)することもできる。
また、半導体装置SM1bの製造用のリードフレームの加工の容易性を考慮すると、ゲート端子TGHの厚みT2とソース・ドレイン端子TSDの厚みT3とは同じ(すなわちT2=T3)であることが好ましく、また、ゲート端子TGLの厚みT4とソース端子TSLの厚みT5とは同じ(T4=T5)であることが好ましい。本実施の形態において、各端子の厚みT1〜T5の一例を挙げれば、ゲート端子TGLおよびソース端子TSLの各厚みT4,T5を例えば0.4mm程度とし、ドレイン端子TDH、ゲート端子TGHおよびソース・ドレイン端子TSDの各厚みT1,T2,T3を例えば0.2mm程度とすることができる。
本実施の形態の半導体装置SM1bの他の構成は、上記実施の形態1の半導体装置SM1とほぼ同様であるので、ここではその説明は省略する。
次に、本実施の形態の半導体装置SM1bの製造工程について説明する。図62〜図65は、半導体装置SM1bの製造工程中の断面図である。図62は、上記実施の形態1の図29に対応するものであり、図63は、上記実施の形態1の図32に対応するものであり、図63は、上記実施の形態1の図31に対応するものである。
まず、上記実施の形態1または上記実施の形態2と同様にして、上記図29に対応する図62に示されるような組立体(ワーク)WKを得る。但し、上記実施の形態1,2では、リードフレームLF1,LF1aの厚みをリードフレームLF2,LF3,LF2a,LF3aよりも厚くするのが好ましかった。それに対して、本実施の形態の場合では、リードフレームLF3,LF3aの厚み(上記ゲート端子TGLの厚みT4およびソース端子TSLの厚みT5に対応)をリードフレームLF1,LF2,LF1a,LF2aの厚み(上記ドレイン端子TDHの厚みT1、ゲート端子TGHの厚みT2およびソース・ドレイン端子TSDの厚みT3に対応)よりも厚くするのが好ましい。それ以外については、封止樹脂部MRを形成するためのモールド工程を行う直前までは、上記実施の形態1または上記実施の形態2の製造工程とほぼ同様であるので、ここではその説明は省略する。
図62の組立体WKは、上記実施の形態1の上記図29の組立体WKまたは上記実施の形態2の上記図51の組立体WKと、上述したリードフレームLF1,LF2,LF3(またはLF1a,LF2a,LF3a)の厚みの関係が相違する以外は、ほぼ同じ構成を有している。便宜上、図62では、リードフレームLF1,LF2,LF3を用いて上記実施の形態1と同様にして組立体WKを形成した場合が図示されている。
次に、モールド工程(樹脂封止工程、例えばトランスファモールド工程)を行う。図63には、このモールド工程において、組立体WKをモールド用の金型MD1,MD2(上金型MD1および下金型MD2)に固定した状態が示されている。
図63は、上記実施の形態1の上記図32に対応するが、本実施の形態(図63)では、上記実施の形態1(図32)と比べると、組立体WKを上下反転させて金型MD1,MD2に固定している。そして、本実施の形態では、上記ゲート端子TGLおよび上記ソース端子TSLの上記主面TGLa,TSLaが封止樹脂部MRから露出するようにするために、図63に示されるように、リードフレームLF3のゲート端子部TGL1の下面(半導体チップCPLに対向する側とは反対側の主面)およびソース端子部TSL1の下面(半導体チップCPLに対向する側とは反対側の主面)が金型MD2の上面に接触しているようにする。また、リードフレームLF2のソース・ドレイン端子部TSD1とゲート端子部TGH1は、封止樹脂部MRの外部に位置すべき部分が金型MD1(の下面)と金型MD2(の上面)とで挟まれ、封止樹脂部MRの内部に位置すべき部分(半導体チップCPH,CPLに対向する部分)がキャビティCAV内に配置されるようにする。また、リードフレームLF1のドレイン端子部TDH1は、封止樹脂部MRの外部に位置すべき部分が金型MD1(の下面)と金型MD2(の上面)とで挟まれ、封止樹脂部MRの内部に位置すべき部分(半導体チップCPLに対向する部分)がキャビティCAV内に配置されるようにする。
図63に示されるように金型M1,MD2でリードフレームLF1〜LF3を固定してクランプした後、上記実施の形態1と同様に、金型MD1,MD2のキャビティCAV内に封止樹脂部MR形成用の材料である封止樹脂材料を注入し、注入した封止樹脂材料を硬化して封止樹脂部MRを形成する。それから、封止樹脂部MRが形成された組立体WK(すなわち組立体WKa)を金型MD1,MD2から離型してから、封止樹脂部MRのバリなどを除去する。これにより、図64に示されるような組立体(ワーク)WKaが得られる。
モールド工程では、リードフレームLF3のゲート端子部TGL1およびソース端子部TSL1の下面(半導体チップCPLに対向する側とは反対側の主面)は、金型MD1の上面との間に隙間がほとんどなかったため、ゲート端子部TGL1およびソース端子部TSL1の下面(半導体チップCPLに対向する側とは反対側の主面)上には封止樹脂部MRがほとんど形成されない。このため、組立体WKaにおいて、リードフレームLF3のゲート端子部TGL1およびソース端子部TSL1の下面(上記主面TGLa,TSLaに対応)は、封止樹脂部MRの主面MRaから露出された状態となっている。また、ゲート端子部TGL1およびソース端子部TSL1の下面に封止樹脂部MRのバリが形成されたとしても、モールド工程後のバリ取り工程で除去することができる。
次に、必要に応じてめっき処理を行って、リードフレームLF1〜LF3の封止樹脂部MRから露出する部分(導電体からなる部分)上にめっき層(図示せず)を形成する。例えば鉛フリー半田のような半田めっき処理などを行うことができる。
次に、リードフレームLF1,LF2,LF3を所定の位置で切断する。すなわち、上記タイバーTB1を切断してゲート端子部TGH1とソース・ドレイン端子部TSD1とを分離し、上記タイバーTB2を切断してゲート端子部TGL1とソース端子部TSL1とを分離してから、ドレイン端子部TDH1、ソース・ドレイン端子部TSD1、ゲート端子部TGH1、ソース端子部TSL1およびゲート端子部TGL1をリードフレームLF1,LF2,LF3(のフレーム枠)から切り離す(分離する)。
次に、図65に示されるように、封止樹脂部MRの側面から突出する部分のドレイン端子部TDH1、ソース・ドレイン端子部TSD1およびゲート端子部TGH1を折り曲げ加工する。本実施の形態におけるドレイン端子部TDH1、ソース・ドレイン端子部TSD1およびゲート端子部TGH1の折り曲げ方向は、上記実施の形態1におけるソース・ドレイン端子部TSD1、ゲート端子部TGH1、ソース端子部TSL1およびゲート端子部TGL1の折り曲げ方向とは反対側である。これにより、上記図54〜図61に示される本実施の形態の半導体装置SM1bが製造される。
リードフレームLF1のドレイン端子部TDH1が半導体装置SM1bのドレイン端子TDHとなり、リードフレームLF2のソース・ドレイン端子部TSD1が半導体装置SM1bのソース・ドレイン端子TSDとなり、リードフレームLF2のゲート端子部TGH1が半導体装置SM1bのゲート端子TGHとなる。また、リードフレームLF3のソース端子部TSL1が半導体装置SM1bのソース端子TSLとなり、リードフレームLF3のゲート端子部TGL1が半導体装置SM1bのゲート端子TGLとなる。
図66〜図68は、本実施の形態の半導体装置SM1bを実装基板(配線基板)PCBに実装した状態を示す要部断面図である。図66は、上記図56に対応する断面が示され、図67は、上記図58に対応する断面が示され、図68は、上記図61に対応する断面が示されている。
図66〜図68に示されるように、実装基板(配線基板)PCB上に半導体装置SM1bが実装される。この際、半導体装置SM1bの裏面(すなわち封止樹脂部MRの主面MRa)側が実装基板PCBへの実装面となる。そして、ドレイン端子TDHのアウタリード部(の下面TDHc)が、実装基板PCBの端子TE1と導電性の接合材BM2を介して接合され、電気的に接続される。また、ゲート端子TGHのアウタリード部(の下面TGHc)が、実装基板PCBの端子TE2と導電性の接合材BM2を介して接合され、電気的に接続される。また、ソース・ドレイン端子TSDのアウタリード部(の下面TSDc)が、実装基板PCBの端子TE3と導電性の接合材BM2を介して接合され、電気的に接続される。また、ゲート端子TGLの主面TGLaが、実装基板PCBの端子TE4と導電性の接合材BM2を介して接合され、電気的に接続される。また、ソース端子TSLの主面TSLaが、実装基板PCBの端子TE5と導電性の接合材BM2を介して接合され、電気的に接続される。導電性の接合材BM2は、例えば半田からなる。
本実施の形態では、上記実施の形態1で得られる効果に加えて、更に次のような効果を得ることができる。すなわち、パワーMOSFETQH1が形成された半導体チップCPHとパワーMOSFETQL1が形成された半導体チップCPLとを比べると、発熱量は半導体チップCPLの方が多い。このため、本実施の形態の半導体装置SM1bのように、半導体装置SM1bの実装面側(すなわち下側)に発熱量の多い半導体チップCPLを配置した方が、半導体チップCPLの発熱を半導体装置SM1b外(実装基板PCB側)へ放熱しやすい。また、半導体チップCPLにおける発熱部は表面側(ゲートパッド電極PDGLおよびソースパッド電極PDSL形成面側)であるが、この表面側が半導体装置SM1bの実装面側を向いていることも、放熱に有利に働く。このため、半導体装置SM1bの放熱特性をより向上させることができる(すなわち熱抵抗をより低減することができる)。
一方、上記実施の形態1の半導体装置SM1の場合は、半導体装置SM1の実装面である封止樹脂部MRの主面MRbでは、ドレイン端子TDHのみが露出し、他の端子は露出していないため、半導体装置の実装性(実装基板PCBへの実装しやすさや実装信頼性の高さ)の面で、より優れている。すなわち、より広い面積のドレイン端子TDHが実装基板PCBと半田接続されることにより、接続強度の確保(向上)が可能となる。また、半導体装置SM1の実装面である封止樹脂部MRの主面MRbに異なる端子が存在しない(ドレイン端子TDHのみが露出している)ことから、半田ブリッジによるショートの虞がなくなる。
(実施の形態5)
図69および図70は、本実施の形態4の半導体装置SM1cの断面図であり、それぞれ上記実施の形態3の図56および図58に対応するものである。
上記実施の形態3の半導体装置SM1bでは、封止樹脂部MRの上面である主面MRbからドレイン端子TDHは露出していなかったが、本実施の形態の半導体装置SM1cは、図69および図70に示されるように、封止樹脂部MRの上面である主面MRbから、ドレイン端子TDHの主面TDHaが露出している。なお、ドレイン端子TDHの主面TDHaは、半導体チップCPH(の裏面)に対向する側とは反対側の主面である。本実施の形態の半導体装置SM1cの他の構成は、上記実施の形態3の半導体装置SM1bとほぼ同様であるので、ここではその説明は省略する。
また、本実施の形態の半導体装置SM1cの製造方法の一例を挙げると、上記実施の形態3で説明した製造工程において、封止樹脂部MRを形成した後で、封止樹脂部MRの主面MRbを研磨することにより、封止樹脂部MRの主面MRbからドレイン端子TDH(ドレイン端子部TDH1)の主面TDHaを露出させればよい。この封止樹脂部MRの主面MRbの研磨工程は、上記実施の形態2で説明した封止樹脂部MRの主面MRaの研磨工程と同様にして行うことができる。
本実施の形態の半導体装置SM1cは、上記実施の形態3で得られる効果に加えて、封止樹脂部MRの主面MRbからドレイン端子TDH(の主面TDHa)を露出させたことにより、半導体装置SM1cの放熱特性を更に向上させることができる。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
1 非絶縁型DC−DCコンバータ
21 半導体基板
21a 基板本体
21b エピタキシャル層
22 フィールド絶縁膜
23 半導体領域
24 半導体領域
25 溝
26 ゲート絶縁膜
27 ゲート電極
27a ゲート引き出し用の配線部
28 絶縁膜
29a,29b コンタクトホール
30G ゲート配線
30S ソース配線
31 半導体領域
32 保護膜
33 開口部
34,34a,34b 金属層
BM1,BM1a,BM2 接合材
BEH,BEL 裏面ドレイン電極
Cin 入力コンデンサ
Cout 出力コンデンサ
CPH,CPL 半導体チップ
CPHa,CPLa 表面
CTC 制御回路
D ドレイン
Dp1,Dp2 寄生ダイオード
DR1,DR2 ドライバ回路
ET1,ET2 端子
GND 基準電位
I1,I2 電流
Iout 出力電流
L コイル
LF1,LF2,LF3,LF1a,LF2a,LF3a リードフレーム
LD 負荷
MD1 金型(上金型)
MD2 金型(下金型)
MR 封止樹脂部
MRa,MRb 主面
OP 開口部
PCB 実装基板
PDGH,PDGL ゲートパッド電極
PDSH,PDSL ソースパッド電極
PL1 半田めっき層
PWL1 p型ウエル
QH1,QL1 パワーMOS(パワーMOSFET)
S ソース
SD1,SD2,SD3,SD4 辺
SLT スリット
SM1,SM1a,SM1b,SM1c 半導体装置
T1,T2,T3,T4,T5 厚み
TB1,TB2 タイバー
TE1,TE2,TE3,TE4,TE5 端子
TDH ドレイン端子
TDHa 主面
TDHc 下面
TDH1 ドレイン端子部
TDH1b 主面
TGH ゲート端子
TGHb,TGHc 下面
TGH1 ゲート端子部
TGL ゲート端子
TGLa 主面
TGLb 下面
TGL1 ゲート端子部
TSD ソース・ドレイン端子
TSDb,TSDc 下面
TSD1 ソース・ドレイン端子部
TSL ソース端子
TSLa 主面
TSLb 下面
TSL1 ソース端子部
VIN 入力電源
VDIN
Vout 出力電圧
W1,W2,W3,W4,W5,W6 幅
WK,WKa 組立体

Claims (19)

  1. ドレイン用端子と、
    前記ドレイン用端子上に配置された第1半導体チップと、
    前記第1半導体チップ上に配置されたソース・ドレイン用端子およびゲート用第1端子と、
    前記ソース・ドレイン用端子上に配置された第2半導体チップと、
    前記第2半導体チップ上に配置されたソース用端子およびゲート用第2端子と、
    前記第1半導体チップおよび前記第2半導体チップと、前記ドレイン用端子、前記ソース・ドレイン用端子、前記ゲート用第1端子、前記ソース用端子および前記ゲート用第2端子の一部とを封止する封止樹脂部と、
    を有する半導体装置であって、
    前記第1半導体チップは、前記ドレイン用端子に対向しかつ第1裏面ドレイン電極が形成された第1裏面と、前記第1裏面とは反対側でかつ第1ソース用電極および第1ゲート用電極が形成された第1主面とを有しており、
    前記第2半導体チップは、前記ソース・ドレイン用端子に対向しかつ第2裏面ドレイン電極が形成された第2裏面と、前記第2裏面とは反対側でかつ第2ソース用電極および第2ゲート用電極が形成された第2主面とを有しており、
    前記第1半導体チップの前記第1裏面ドレイン電極は前記ドレイン用端子と、前記第1半導体チップの前記第1ゲート用電極は前記ゲート用第1端子と、前記第1半導体チップの前記第1ソース用電極は前記ソース・ドレイン用端子と、前記第2半導体チップの前記第2裏面ドレイン電極は前記ソース・ドレイン用端子と、前記第2半導体チップの前記第2ゲート用電極は前記ゲート用第2端子と、前記第2半導体チップの前記第2ソース用電極は前記ソース用端子と、それぞれ導電性の接合材を介して電気的に接続されており、
    前記第1半導体チップの前記第1ゲート用電極上に前記第2半導体チップが重ならないように、前記第1半導体チップと前記第2半導体チップとが配置されていることを特徴とする半導体装置。
  2. 請求項1記載の半導体装置において、
    前記第1半導体チップの前記第1ゲート用電極上に前記第2半導体チップが重ならないように、前記第1半導体チップと前記第2半導体チップとは互いの中心をずらして配置されていることを特徴とする半導体装置。
  3. 請求項2記載の半導体装置において、
    前記第1半導体チップと前記第2半導体チップとが同じサイズであり、
    前記第1半導体チップにおける第1ソース用電極および第1ゲート用電極の形状および配置が、前記第2半導体チップにおける第2ソース用電極および第2ゲート用電極の形状および配置と同じであることを特徴とする半導体装置。
  4. 請求項3記載の半導体装置において、
    前記第2半導体チップの配置は、前記第1半導体チップを180°回転させた配置に対応していることを特徴とする半導体装置。
  5. 請求項4記載の半導体装置において、
    前記第2半導体チップと前記第1半導体チップとは、一部が平面的に重なっていることを特徴とする半導体装置。
  6. 請求項5記載の半導体装置において、
    前記ソース用端子は、前記第1半導体チップの前記第1ゲート用電極と平面的に重なっていないことを特徴とする半導体装置。
  7. 請求項6記載の半導体装置において、
    前記ドレイン用端子の前記第1半導体チップに対向する側とは反対側の面が、前記封止樹脂部の第1主面から露出していることを特徴とする半導体装置。
  8. 請求項7記載の半導体装置において、
    前記ドレイン用端子が、前記ソース・ドレイン用端子、前記ゲート用第1端子、前記ソース用端子および前記ゲート用第2端子よりも厚いことを特徴とする半導体装置。
  9. 請求項8記載の半導体装置において、
    前記ソース・ドレイン用端子、前記ゲート用第1端子、前記ソース用端子および前記ゲート用第2端子のそれぞれの一部が前記封止樹脂部の側面から突出して前記封止樹脂部の外部で折り曲げられていることを特徴とする半導体装置。
  10. 請求項9記載の半導体装置において、
    前記ドレイン用端子は、折り曲げられていないことを特徴とする半導体装置。
  11. 請求項10記載の半導体装置において、
    前記封止樹脂部の第1主面側が、前記半導体装置の実装面であることを特徴とする半導体装置。
  12. 請求項11記載の半導体装置において、
    前記第1半導体チップ内には、DC−DCコンバータのハイサイドMOSFETが形成されており、
    前記第2半導体チップ内には、前記DC−DCコンバータのロウサイドMOSFETが形成されていることを特徴とする半導体装置。
  13. 請求項12記載の半導体装置において、
    前記第1半導体チップの第1裏面ドレイン電極、第1ソース用電極および第1ゲート用電極は、前記ハイサイドMOSFETのドレイン、ソースおよびゲートにそれぞれ電気的に接続されており、
    前記第2半導体チップの第2裏面ドレイン電極、第2ソース用電極および第2ゲート用電極は、前記ロウサイドMOSFETのドレイン、ソースおよびゲートにそれぞれ電気的に接続されていることを特徴とする半導体装置。
  14. 請求項13記載の半導体装置において、
    前記封止樹脂部外部における前記ソース・ドレイン用端子の幅および前記ソース用端子の幅が、前記封止樹脂部外部における前記ゲート用第1端子の幅および前記ゲート用第2端子の幅よりも広いことを特徴とする半導体装置。
  15. 請求項5記載の半導体装置において、
    前記ソース用端子および前記ゲート用第2端子の前記第2半導体チップに対向する側とは反対側の面が、前記封止樹脂部の第2主面から露出していることを特徴とする半導体装置。
  16. 請求項15記載の半導体装置において、
    前記ドレイン用端子、前記ソース・ドレイン用端子および前記ゲート用第1端子のそれぞれの一部が前記封止樹脂部の側面から突出して前記封止樹脂部の外部で折り曲げられていることを特徴とする半導体装置。
  17. 請求項16記載の半導体装置において、
    前記封止樹脂部の第2主面側が、前記半導体装置の実装面であることを特徴とする半導体装置。
  18. 請求項17記載の半導体装置において、
    前記ソース用端子および前記ゲート用第2端子が、前記ドレイン用端子、前記ソース・ドレイン用端子および前記ゲート用第1端子よりも厚いことを特徴とする半導体装置。
  19. 請求項18記載の半導体装置において、
    前記ソース用端子および前記ゲート用第2端子は、折り曲げられていないことを特徴とする半導体装置。
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