CN101908530B - 半导体装置 - Google Patents

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Abstract

本发明涉及半导体装置。减小了半导体装置的尺寸。将其中形成有功率MOSFET的半导体芯片放置在其中形成有另一功率MOSFET的半导体芯片之上，并用包封树脂部分将其密封。半导体芯片被布置为使得上半导体芯片不与位于下半导体芯片的栅极焊盘电极正上方的区域重叠。半导体芯片在尺寸上是相同的，并且下半导体芯片和上半导体芯片各自的源极焊盘电极和栅极焊盘电极在形状和布置上是相同的。下半导体芯片和上半导体芯片被布置为使得其各自的中心彼此偏移。

Description

半导体装置
相关申请的交叉引用
将2009年6月5日提交的日本专利申请No.2009-136611的公开内容(包括说明书、附图和摘要)全部通过参考而并入本申请中。
技术领域
本发明涉及半导体装置，特别是涉及可以有效应用于具有树脂密封半导体封装体形式的半导体装置的技术。
背景技术
已使用各种类型的半导体封装体，其中，存在用包封树脂部分来密封半导体芯片的树脂密封半导体封装体。在树脂密封半导体封装体中，半导体芯片被密封在包封树脂部分中；因此，可以提高半导体芯片的可靠性。当在包封树脂部分的背表面中露出端子时，可以对树脂密封半导体封装体进行表面安装。
为了实现电源电路等的小型化和高速响应的方法，近年来，在电源电路中使用的功率MOSFET(金属氧化物半导体场效应晶体管)的频率已经越来越高。尤其是台式型和笔记本型个人计算机、服务器、游戏机等的CPU(中央处理单元)、DSP(数字信号处理器)等有大电流和高频率的趋势。因此，已促进了技术发展，使得包括用于控制到这些CPU和DSP的供电的非隔离型DC-DC转换器的功率MOSFET也可以应付大电流和高频率。
在作为电源电路示例广泛使用的DC-DC转换器中，将用于高侧(high-side)开关的功率MOSFET和用于低侧(low-side)开关的功率MOSEFT串联地耦接。用于高侧开关的功率MOSFET具有用于控制DC-DC转换器的开关功能，而用于低侧开关的功率MOSFET具有用于同步整流的开关功能。通过以彼此同步的方式交替地使这两个功率MOSFET导通和截止来转换电源电压。
日本的未经审查的专利公开No.2003-124436(专利文献1)描述了一种与通过在一个密封体中放置以下芯片获得的半导体装置有关的技术：包括DC-DC转换器的高侧功率MOS电路部分的芯片和包括低侧功率MOS电路部分的芯片。
日本的未经审查的专利公开No.2007-266218(专利文献2)描述了一种与通过在一个封装体中包封以下芯片获得的半导体装置有关的技术：其中形成有用于高侧开关的功率MOSFET的半导体芯片；其中形成有用于低侧开关的功率MOSFET的半导体芯片；以及其中形成有控制它们的操作的控制电路的半导体芯片。
[专利文献1]日本的未经审查的专利公开No.2003-124436
[专利文献2]日本的未经审查的专利公开No.2007-266218
发明内容
本发明人的研究已揭示以下内容：
当在例如DC-DC转换器中使用多个功率MOSFET芯片(其中形成有功率MOSFET的半导体芯片)时，一般惯例是单独地封装各个功率MOSFET芯片。然而，在这种情况下，对于每个功率MOSFET芯片形成一个半导体封装体，结果，增加了所使用的半导体封装体的数目。这增大了在其上方安装这些半导体封装体的安装板中的安装面积(安装半导体封装体所需的面积)。这导致使用多个功率MOSFET芯片的电子装置的尺寸增大。由于通过安装板的布线将半导体封装体耦接在一起，因此安装板的布线的寄生电感增大且这导致电源效率降低。
为了应对这种情况，可以横向地布置并封装多个功率MOSFET芯片。例如，当横向地布置并封装两个功率MOSFET芯片时，为两个功率MOSFET芯片形成一个半导体封装体。这有可能减少安装在安装板上方的半导体封装体的数目。然而，由于在这种情况下横向地布置功率MOSFET芯片，因此整个半导体封装体的平面面积增大。因此，在其上面安装半导体封装体的安装板中的安装面积(安装半导体封装体所需的面积)增大且这导致使用多个功率MOSFET芯片的电子装置的尺寸增大。
因此，期望尽可能地减小通过封装多个功率MOSFET芯片获得的半导体装置的尺寸(面积)。
本发明的目的是提高半导体装置的特性，特别是提供可以使半导体装置小型化的技术。
通过本说明书和附图中的描述，本发明的以上及其它目的和新颖的特征将容易明白。
以下内容是在本申请中公开的本发明的代表性元素的要点的简要说明：
根据本发明的实施例，提供了一种半导体装置，其是通过将其中形成有功率MOSFET的第二半导体芯片放置在其中形成有另一功率MOSFET的第一半导体芯片之上并用树脂将第一半导体芯片和第二半导体芯片密封而获得的。本发明的特征在于这些半导体芯片被布置为使得第二半导体芯片在第一半导体芯片上方不与第一半导体芯片的栅极电极重叠。
在上述半导体装置中，期望的是第一半导体芯片和第二半导体芯片被布置为使得它们各自的中心彼此偏移。
在上述半导体装置中，期望的是第一半导体芯片和第二半导体芯片在尺寸上应该是相同的且它们各自的源极电极和栅极电极在形状和布置上应是相同的。
此外，在上述半导体装置中，优选的是第一和第二半导体芯片的功率MOSFET应分别被用作DC-DC转换器的高侧MOSFET和低侧MOSFET。
以下内容是由在本申请中公开的本发明的代表性元素获得的效果的要点的简要说明：
根据典型实施例，可以提高半导体装置的特性。
附图说明
图1是示出包括本发明实施例中的半导体装置的DC-DC转换器的示例的电路图；
图2是图1中的DC-DC转换器的基本工作波形图；
图3是本发明的实施例中的半导体装置的透视图；
图4是本发明的实施例中的半导体装置的透视图；
图5是本发明的实施例中的半导体装置的顶视图；
图6是本发明的实施例中的半导体装置的底视图(背面后视图)；
图7是本发明的实施例中的半导体装置的截面图；
图8是本发明的实施例中的半导体装置的截面图；
图9是本发明的实施例中的半导体装置的截面图；
图10是本发明的实施例中的半导体装置的截面图；
图11是本发明的实施例中的半导体装置的截面图；
图12是本发明的实施例中的半导体装置的截面图；
图13是本发明的实施例中的半导体装置的平面透明视图；
图14是本发明的实施例中的半导体装置的平面透明视图；
图15是本发明的实施例中的半导体装置的平面透明视图；
图16是本发明的实施例中的半导体装置的平面透明视图；
图17是在用于本发明实施例中的半导体装置的制造过程中使用的引线框架的主要部分平面图；
图18是在用于本发明实施例中的半导体装置的制造过程中使用的引线框架的主要部分平面图；
图19是在用于本发明实施例中的半导体装置的制造过程中使用的引线框架的主要部分平面图；
图20是在用于本发明实施例中的半导体装置的制造过程中使用的引线框架的主要部分截面图；
图21是制造过程中的本发明实施例中的半导体装置的平面图；
图22是制造过程中的与图21中相同的半导体装置的截面图；
图23是在图21之后的制造过程中的半导体装置的平面图；
图24是制造过程中的与图23中相同的半导体装置的截面图；
图25是在图23之后的制造过程中的半导体装置的平面图；
图26是制造过程中的与图25中相同的半导体装置的截面图；
图27是在图25之后的制造过程中的半导体装置的平面图；
图28是制造过程中的与图27中相同的半导体装置的截面图；
图29是在图28之后的制造过程中的半导体装置的截面图；
图30是在图29之后的制造过程中的半导体装置的平面图；
图31是制造过程中的与图30中相同的半导体装置的截面图；
图32是成型步骤的说明图；
图33是成型步骤的说明图；
图34是成型步骤的说明图；
图35是在本发明实施例中的半导体装置中使用的半导体芯片的主要部分截面图；
图36是示出如安装在安装板之上的本发明实施例中的半导体装置的主要部分截面图；
图37是示出如安装在安装板之上的本发明实施例中的半导体装置的主要部分截面图；
图38是在本发明另一实施例中的半导体装置的制造过程中使用的引线框架的主要部分平面图；
图39是在本发明另一实施例中的半导体装置的制造过程中使用的引线框架的主要部分平面图；
图40是在本发明另一实施例中的半导体装置的制造过程中使用的引线框架的主要部分平面图；
图41是在本发明另一实施例中的半导体装置的制造过程中使用的引线框架的主要部分平面图；
图42是在本发明另一实施例中的半导体装置的制造过程中使用的引线框架的主要部分截面图；
图43是制造过程中的本发明另一实施例中的半导体装置的平面图；
图44是制造过程中的与图43中相同的半导体装置的截面图；
图45是在图43之后的制造过程中的半导体装置的平面图；
图46是制造过程中的与图45中相同的半导体装置的截面图；
图47是在图45之后的制造过程中的半导体装置的平面图；
图48是制造过程中的与图47中相同的半导体装置的截面图；
图49是在图47之后的制造过程中的半导体装置的平面图；
图50是制造过程中的与图49中相同的半导体装置的截面图；
图51是在图50之后的制造过程中的半导体装置的截面图；
图52是本发明的另一实施例中的半导体装置的截面图；
图53是本发明的另一实施例中的半导体装置的截面图；
图54是本发明的另一实施例中的半导体装置的顶视图；
图55是本发明的另一实施例中的半导体装置的底视图(背面后视图)；
图56是本发明的另一实施例中的半导体装置的截面图；
图57是本发明的另一实施例中的半导体装置的截面图；
图58是本发明的另一实施例中的半导体装置的截面图；
图59是本发明的另一实施例中的半导体装置的截面图；
图60是本发明的另一实施例中的半导体装置的截面图；
图61是本发明的另一实施例中的半导体装置的截面图；
图62是制造过程中的本发明另一实施例中的半导体装置的截面图；
图63是在图62之后的制造过程中的半导体装置的截面图；
图64是在图63之后的制造过程中的半导体装置的截面图；
图65是在图64之后的制造过程中的半导体装置的截面图；
图66是安装在安装板之上的本发明另一实施例中的半导体装置的主要部分截面图；
图67是安装在安装板之上的本发明另一实施例中的半导体装置的主要部分截面图；
图68是安装在安装板之上的本发明另一实施例中的半导体装置的主要部分截面图；
图69是本发明的另一实施例中的半导体装置的截面图；以及
图70是本发明的另一实施例中的半导体装置的截面图。
具体实施方式
在以下说明中，为了方便起见，必要时将每个实施例分成多个小节。除非有另外明确的说明，否则它们不是彼此无关的，且它们处于这样一种关系，即一个小节是对所有或部分其它小节的修改、细节、补充说明等。当在以下实施例的描述中提到要素的任何数(包括个数、数值、量、范围等)时，该数不限于那个特定的数。除非另外有明确说明或者该数在原理上明显仅限于特定的数，否则前述内容适用且该数可以在那个特定的数以上或以下。在以下的实施例的描述中，不用说，其组成要素(包括基本步骤等)不一定是必不可少的，除非另有明确说明或者在原理上它们明显是必不可少的。同样地，当在以下的实施例的描述中提到组成要素等的形状、位置关系等时，其包括与该形状等基本近似或类似的那些。除非另有明确说明或者在原理上很明显某些形状等不包括与该形状等基本近似或类似的那些，否则这一点适用。这与上述数值和范围相同。
在下文中，将参照附图来给出对本发明的实施例的详细描述。在用于说明实施例的所有图中，将用相同的附图标记来标记具有相同功能的部件并将省略其重复的描述。对于以下实施例，除非必要，否则将不会重复对相同或类似部分的描述。
在描述实施例中使用的每个图中，即使其为截面图，也可以省略阴影以便于观看。此外，即使其为平面图，也可以提供阴影以便于观看。
在本说明书中，将场效应晶体管描述为MOSFET(金属氧化物半导体场效应晶体管)或简称为MOS。然而，这并不意图排除非氧化物膜作为栅极氧化物膜。
(第一实施例)
<DC-DC转换器的电路>
将参照附图对本发明的实施例中的半导体装置进行描述。
图1是示出具有在本发明的该实施例中的半导体装置(半导体封装体)SM1的DC-DC转换器示例(在该示例中为非隔离型DC-DC转换器(DC-DC转换器)1)的电路图；而图2是图1中的非隔离型DC-DC转换器1的基本工作波形图。
此非隔离型DC-DC转换器1被用于诸如桌面型个人计算机、笔记本型个人计算机、服务器、游戏机等的电子装置的电源电路中。其包括半导体装置SM1、两个驱动器电路(驱动电路)DR1、DR2、控制电路CTC、输入电容器Cin、输出电容器Cout以及线圈L。附图标记VIN表示输入电源；GND表示参考电位(例如，0V的地电位)；Iout表示输出电流；而Vout表示输出电压。
半导体装置SM1包括两个功率MOSFET(金属氧化物半导体场效应晶体管：在下文中简写为功率MOS)QH1、QL1。这些功率MOSFETQH1、QL1被密封(包封)在一个半导体装置SM1中。
驱动器电路(驱动电路)DR1、DR2根据由控制电路CTC提供的脉宽调制(PWM)信号来分别控制功率MOS QH1、QL1的栅极端子的电位并从而控制功率MOS QH1、QL1的操作。一个驱动器电路DR1的输出端电耦接到功率MOS QH1的栅极端子。另一驱动器电路DR2的输出端电耦接到功率MOS QL1的栅极端子。附图标记VDIN表示驱动器电路DR1、DR2中的每一个的输入电源。
功率MOS QH1、QL1被串联地耦接在输入电源VIN的以下端子之间：用于供应高电位(第一电源电位)的端子(第一电源端子)ET1和用于供应参考电位(第二电源电位)GND的端子(第二电源端子)ET2。也就是说，功率MOS QH1的源极-漏极通道被串联耦接在用于供应输入电源VIN的高电位的端子ET1与输出节点(输出端子)N之间；且功率MOS QL1的源极-漏极通道被串联耦接在输出节点N与用于供应参考电位GND的端子ET2之间。附图标记Dp1表示功率MOS QH1的寄生二极管(内部二极管)而Dp2表示功率MOS QL1的寄生二极管(内部二极管)。附图标记D表示每个功率MOS QH1、QL1的漏极且S表示每个功率MOS QH1、QL1的源极。
功率MOS(场效应晶体管、功率晶体管)QH1是用于高侧开关(高电位侧：第一工作电压；在下文中简称为高侧)的场效应晶体管并具有用于将能量存储在上述线圈L中的开关功能。线圈L是向非隔离型DC-DC转换器1的输出端(负载LD的输入端)供应功率的元件。
用于高侧的此功率MOS QH1在半导体芯片(用于高侧的半导体芯片)CPH中形成。此功率MOS QH1由例如n沟道场效应晶体管形成。在本示例中，此场效应晶体管的沟道沿着半导体芯片CPH的厚度方向形成。在这种情况下，与以下场效应晶体管相比可以增大每单位面积的沟道宽度且减小导通电阻：其沟道沿着半导体芯片CPH的主表面(与半导体芯片CPH的厚度方向垂直的表面)形成的场效应晶体管。因此，可以减小每个元件的尺寸并使半导体装置SM1小型化。
同时，功率MOS(场效应晶体管、功率晶体管)QL1是用于低侧开关(低电位侧：第二工作电压；在下文中，简称为低侧)的场效应晶体管。其具有与来自控制电路CTC的频率同步地减小晶体管的电阻的功能并执行整流。也就是说，功率MOS QL1是用于非隔离型DC-DC转换器1的整流的晶体管。
此用于低侧的功率MOS QL1在与半导体芯片CPH不同的半导体芯片(用于低侧的半导体芯片)CPL中形成。与功率MOS QH1类似，功率MOS QL1由例如n沟道功率MOS形成且其沟道沿半导体芯片CPL的厚度方向形成。使用其沟道沿半导体芯片CPL的厚度方向形成的功率MOS的原因如下：如图2中的非隔离型DC-DC转换器1的基本工作波形所指出的，用于低侧的功率MOS QL1的导通时间(施加电压的时间)比用于高侧的功率MOS QH1的导通时间长；看起来由于导通电阻而引起的损耗大于开关损耗。因此，可以使每单位面积的沟道宽度在使用其沟道沿半导体芯片CPL的厚度方向形成的场效应晶体管的情况下比在以下情况下更大：使用其沟道沿半导体芯片CPL的主表面形成的场效应晶体管的情况。也就是说，可以通过由其沟道沿着半导体芯片CPL的厚度方向形成的场效应晶体管来形成用于低侧的功率MOS QL1，从而减小导通电阻；因此，即使通过非隔离型DC-DC转换器1的电流增大，也可以提高电压转换效率。在图2中，附图标记Ton表示用于高侧的功率MOSQH1在其导通时的脉冲宽度；且T表示其脉冲周期。
可以将用于高侧的功率MOS QH1视为DC-DC转换器(在本示例中为非隔离型DC-DC转换器1)的高侧MOSFET(用于高侧的MOSFET)；并且可以将用于低侧的功率MOS QL1视为DC-DC转换器(在本示例中为非隔离型DC-DC转换器1)的低侧MOSFET(用于低侧的MOSFET)。可以将上述驱动器电路DR1、DR2视为功率MOS QH1、QL1的驱动器电路(驱动电路)。
控制电路CTC是控制功率MOS QH1、QL1的操作的电路，并由例如PWM(脉宽调制)电路组成。此PWM电路将命令信号与三角波的振幅相比较并输出PWM信号(控制信号)。由此PWM信号来控制功率MOS QH1、QL1的输出电压(即，功率MOS QH1、QL1的导通电压的宽度(导通时间))。(也就是说，由PWM信号来控制非隔离型DC-DC转换器1的输出电压)。
此控制电路CTC的输出端被电耦接到每个驱动器电路DR1、DR2的输入端。驱动器电路DR1、DR2各自的输出端分别被电耦接到功率MOS QH1的栅极端子和功率MOS QL1的栅极端子。
上述输入电容器Cin是临时存储由输入电源VIN供应的能量(电荷)并将所存储的能量供应给非隔离型DC-DC转换器1的主电路的电源。其与输入电源VIN并联地电耦接。上述输出电容器Cout被电耦接在耦接线圈L和LD的输出布线与用于供应参考电位GND的端子之间。
非隔离型DC-DC转换器1的、将功率MOS QH1的源极与功率MOS QL1的漏极耦接的布线设置有输出向外部输出的电源电位的上述输出节点N。此输出节点N通过输出布线来与线圈L电耦接并通过输出布线进一步与负载LD电耦接。此负载LD的示例包括硬盘驱动HDD、ASIC(专用集成电路)、FPGA(现场可编程门阵列)、扩展卡(PCI卡)、存储器(DDR存储器、DRAM(动态随机访问存储器)、闪速存储器等)、CPU(中央处理单元)等。
在此非隔离型DC-DC转换器1中，通过以彼此同步的方式交替地使功率MOS QH1、QL1导通和截止来转换电源电压。将给出更具体的描述。当用于高侧的功率MOS QH1导通时，电流(第一电流)I1通过功率MOS QH1从端子ET1流到输出节点N。同时，当用于高侧的功率MOS QH1截止时，由线圈L的反电动势电压来传递电流I2。可以通过在此电流I2流动时使用于低侧的功率MOS QL1导通来减小电压降。
<半导体装置的结构>
图3和图4是本实施例中的半导体装置SM1的透视图；图5是半导体装置SM1的顶视图(平面图)；图6是半导体装置SM1的底视图(底视平面图、背面后视图、平面图)；图7至图12是半导体装置SM1的截面图(横向截面图)；而图13至图16是半导体装置SM1的平面透明视图。在这些图中，图3对应于从上方倾斜地观看半导体装置SM1时获得的透视图；而图4对应于从下方倾斜地观看半导体装置SM1时获得的透视图。图7基本上对应于沿图13的线A1-A1获取的截面；图8基本上对应于沿图13的线A2-A2获取的截面；图9基本上对应于沿图13的线B1-B1获取的截面；图10基本上对应于沿图13的线B2-B2获取的截面；图11基本上对应于沿图13的线B3-B3获取的截面；且图12基本上对应于沿图13的线B4-B4获取的截面。图13示出透视的具有包封树脂部分MR的半导体装置SM1；图14示出进一步去除了栅极端子TGL和源极端子TSL的图13中的半导体装置SM1(透视)；图15示出进一步去除了半导体芯片CPL的图14中的半导体装置SM1(透视)；图16示出进一步去除了栅极端子TGH和源极-漏极端子TSD的图15中的半导体装置SM1(透视)。在图13至图16中，用一长两短交替的点划线来指示包封树脂部分MR的轮廓以帮助理解。在每个平面图中所示的标记X指示第一方向且标记Y指示垂直于第一方向X的第二方向。
本实施例中的半导体装置(半导体封装体)SM1是树脂密封的半导体封装体。也就是说，半导体装置SM1是具有树脂密封的半导体封装体形式的半导体装置。
在本实施例中，如上所述，以下芯片被一起放置(封装)在一个半导体封装体中以获得一个半导体装置SM1：其中形成有作为用于高侧开关的场效应晶体管的功率MOS QH1的半导体芯片CPH；和其中形成有作为用于低侧开关的场效应晶体管的功率MOS QL1的半导体芯片CPL。这使得可以实现非隔离型DC-DC转换器1的小型化(面积减小)，另外还减小布线寄生电感；因此，还可以实现频率提高和效率提高。
如上所述，本实施例中的半导体装置SM1是包括DC-DC转换器(在本示例中为非隔离型DC-DC转换器1)的半导体装置。换言之，半导体装置SM1是组成DC-DC转换器(在本示例中为非隔离型DC-DC转换器1)的至少一部分的半导体装置并包括DC-DC转换器(在本示例中为非隔离型DC-DC转换器1)的至少一部分。
将参照图3至图16对半导体装置SM1的结构给出具体描述。
在图3至图16所示的本实施例中的半导体装置SM1包括：半导体芯片CPH、CPL；由导体形成的漏极端子TDH、栅极端子TGL、TGH、源极端子TSL、以及源极-漏极端子TSD；以及将它们密封的包封树脂部分(密封部分、包封树脂)MR。
包封树脂部分MR由诸如热固性树脂材料等的树脂材料构成，且可以包含填充物等。例如，可以使用包含填充物等的环氧树脂来形成包封树脂部分MR。半导体芯片CPH、CPL、栅极端子TGL、TGH、源极端子TSL、漏极端子TDH以及源极-漏极端子TSD被包封树脂部分MR密封和保护。
包封树脂部分MR具有位置彼此相反的两个主表面MRa、MRb。包封树脂部分MR的主表面MRa是包封树脂部分MR的上表面(前表面)(参照图5)；且包封树脂部分MR的主表面MRb是包封树脂部分MR的背表面(底面、下表面)。包封树脂部分MR的主表面MRb(也就是说半导体装置SM1的背表面(底面、下表面))(参照图6)是半导体装置SM1的安装表面。
包封树脂部分MR的平面形状是矩形(长方形)。如图5和图6所示，在平面中看时(也就是说，在与包封树脂部分MR的主表面MRb平行的平面中看时)其具有以下侧面：侧面SD1、SD3，其平行于第一方向X且彼此相对；以及侧面SD2、SD4，其平行于与第一方向X垂直的第二方向Y且彼此相对。
通过例如以下步骤获得半导体芯片CPL、CPH：在由单晶硅等形成的半导体衬底(半导体晶片(wafer))中形成各种半导体元件或半导体集成电路；根据需要对半导体衬底的背表面进行研磨；然后通过切割等将半导体衬底分成单独的半导体芯片CPL、CPH。半导体芯片CPL和半导体芯片CPH的平面形状为矩形。半导体芯片CPL、CPH被密封在包封树脂部分MR中，并且这两个半导体芯片都不从包封树脂部分MR中露出。
半导体芯片(第一半导体芯片)CPH具有彼此相反的两个主表面：前表面(在半导体元件形成侧上的主表面)和背表面(在与前表面相反的一侧上的主表面)。半导体芯片CPH包括：在半导体芯片CPH的前表面中形成的源极焊盘电极(前表面电极)PDSH和栅极焊盘电极(前表面电极)PDGH；以及在半导体芯片CPH的整个背表面中形成的背表面漏极电极(背表面电极)BEH。(参照图7等。)将半导体芯片CPH的在形成有源极焊盘电极PDSH和栅极焊盘电极PDGH的一侧上的主表面指定为半导体芯片CPH的前表面CPHa；并将半导体芯片CPH的在背表面漏极电极BEH侧上的主表面指定为半导体芯片CPH的背表面(省略了附图标记)。半导体芯片CPH的背表面(背表面漏极电极BEH)面对漏极端子TDH且半导体芯片CPH的前表面CPHa面对栅极端子TGH和源极-漏极端子TSD。
半导体芯片CPH的背表面中的背表面漏极电极(第一背表面漏极电极)BEH电耦接到在半导体芯片CPH中形成的用于高侧的功率MOSQH1的漏极D。也就是说，半导体芯片CPH的背表面漏极电极BEH对应于用于高侧的功率MOS QH1的漏极电极。
半导体芯片CPH的前表面CPHa中的栅极焊盘电极(第一栅极电极)PDGH电耦接到在半导体芯片CPH中形成的用于高侧的功率MOSQH1的栅极电极。也就是说，半导体芯片CPH的栅极焊盘电极PDGH对应于用于高侧的功率MOS QH1的栅极电极的焊盘(结合(bonding)焊盘、焊盘电极)。
半导体芯片CPH的前表面CPHa中的源极焊盘电极(第一源极电极)PDSH电耦接到在半导体芯片CPH中形成的用于高侧的功率MOSQH1的源极S。也就是说，半导体芯片CPH的源极焊盘电极PDSH对应于用于高侧的功率MOS QH1的源极电极的焊盘(结合焊盘、焊盘电极)。
半导体芯片(第二半导体芯片)CPL的配置基本上与半导体芯片CPH的配置相同。将给出更具体的描述。半导体芯片CPL具有彼此相反的两个主表面：前表面(在半导体元件形成侧上的主表面)和背表面(在与前表面相反的一侧上的主表面)。半导体芯片CPL包括：在半导体芯片CPL的前表面中形成的源极焊盘电极(前表面电极)PDSL和栅极焊盘电极(前表面电极)PDGL；以及在半导体芯片CPL的整个背表面中形成的背表面漏极电极(背表面电极)BEL。(参照图7等。)将半导体芯片CPL的在形成有源极焊盘电极PDSL和栅极焊盘电极PDGL的一侧上的主表面指定为半导体芯片CPL的前表面CPLa；并将半导体芯片CPL的在背表面漏极电极BEL侧上的主表面指定为半导体芯片CPL的背表面(省略附图标记)。半导体芯片CPL的背表面(背表面漏极电极BEL)面对源极-漏极端子TSD，且半导体芯片CPL的前表面CPLa面对源极端子TSL和栅极端子TGL。
半导体芯片CPL的背表面中的背表面漏极电极(第二背表面漏极电极)BEL被电耦接到在半导体芯片CPL中形成的用于低侧的功率MOS QL1的漏极D。也就是说，半导体芯片CPL的背表面漏极电极BEL对应于用于低侧的功率MOS QL1的漏极电极。
半导体芯片CPL的前表面CPLa中的栅极焊盘电极(第二栅极电极)PDGL被电耦接到在半导体芯片CPL中形成的用于低侧的功率MOSQL1的栅极电极。也就是说，半导体芯片CPL的栅极焊盘电极PDGL对应于用于低侧的功率MOS QL1的栅极电极的焊盘(结合焊盘、焊盘电极)。
半导体芯片CPL的前表面CPLa中的源极焊盘电极(第二源极电极)PDSL被电耦接到在半导体芯片CPL中形成的用于低侧的功率MOSQL1的源极S。也就是说，半导体芯片CPL的源极焊盘电极PDSL对应于用于低侧的功率MOS QL1的源极电极的焊盘(结合焊盘、焊盘电极)。
以下端子由导体(优选地为诸如铜(Cu)或铜合金的金属材料)构成：栅极端子(用于栅极的端子、用于栅极接合(join)的导体部分、导体部分)TGL、TGH；漏极端子(用于漏极的端子、用于漏极接合的导体部分、导体部分)TDH；源极端子(用于源极的端子、用于源极接合的导体端子、导体部分)TSL；以及源极-漏极端子(用于源极和漏极的端子、用于源极和漏极接合的导体部分、导体部分)TSD。(参照图8等。)
同样如从图7至图12可以看到的那样，半导体芯片CPH被布置在位于半导体芯片CPH下方的漏极端子TDH与位于半导体芯片CPH之上的栅极端子TGH和源极-漏极端子TSD之间。半导体芯片CPH被放置为使得半导体芯片CPH的前表面CPHa面朝上(朝向栅极端子TGH和源极-漏极端子TSD)。半导体芯片CPL被布置在位于半导体芯片CPL下方的源极-漏极端子TSD与位于半导体芯片CPL之上的栅极端子TGL和源极端子TSL之间。半导体芯片CPL被放置为使得半导体芯片CPL的前表面CPLa面朝上(朝向栅极端子TGL和源极端子TSL)。也就是说，半导体芯片CPH被放置在漏极端子TDH之上；栅极端子TGH和源极-漏极端子TSD被放置在半导体芯片CPH之上；半导体芯片CPL被放置在源极-漏极端子TSD之上；且栅极端子TGL和源极端子TSL被放置在半导体芯片CPL之上。
如下通过导电结合材料BM1来接合(结合、耦接)以下端子：漏极端子TDH(的上表面)与半导体芯片CPH的背表面漏极电极BEH接合(结合、耦接)；栅极端子TGH(的下表面)与半导体芯片CPH的前表面CPHa中的栅极焊盘电极PDGH接合(结合、耦接)；且源极-漏极端子TSD(的下表面)与半导体芯片CPH的前表面CPHa中的源极焊盘电极PDSH接合(结合、耦接)。如下通过导电结合材料BM1来接合(结合、耦接)以下端子：源极-漏极端子TSD(的上表面)与半导体芯片CPL的背表面漏极电极BEL接合(结合、耦接)；栅极端子TGL(的下表面)与半导体芯片CPL的前表面CPLa中的栅极焊盘电极PDGL接合(结合、耦接)；且源极端子TSL(的下表面)与半导体芯片CPL的前表面CPLa中的源极焊盘电极PDSL接合(结合、耦接)。
为此，半导体芯片CPH的背表面漏极电极BEH通过导电结合材料BM1而电耦接到漏极端子(用于漏极的端子)TDH。半导体芯片CPH的栅极焊盘电极PDGH通过导电结合材料BM1电耦接到栅极端子(第一栅极端子)TGH；且半导体芯片CPH的源极焊盘电极PDSH通过导电结合材料BM1电耦接到源极-漏极端子(用于源极-漏极的端子)TSD。半导体芯片CPL的背表面漏极电极BEL通过导电结合材料BM1电耦接到源极-漏极端子(用于源极-漏极的端子)TSD。半导体芯片CPL的栅极焊盘电极PDGL通过导电结合材料BM1电耦接到栅极端子(第二栅极端子)TGL；且半导体芯片CPL的源极焊盘电极PDSL通过导电结合材料BM1电耦接到源极端子(用于源极的端子)TSL。因此，源极-漏极端子TSD通过结合材料BM1电耦接到半导体芯片CPH的源极焊盘电极PDSH，并且还通过结合材料BM1电耦接到半导体芯片CPL的背表面漏极电极BEL。结合材料(粘合剂)BM1是导电的，并优选地通过固化焊料或银(Ag)浆(paste)来制备。
漏极端子TDH不被弯曲(不经历弯曲加工)且是平坦的。对应于漏极端子TDH的下表面的漏极端子TDH的主表面TDHa从包封树脂部分MR的主表面MRb中露出。漏极端子TDH的主表面TDHa是在与放置有半导体芯片CPH的那一侧(即，与半导体芯片CPH的背表面面对的那一侧)相反的一侧上的其主表面。漏极端子TDH的一部分从对应于侧面SD2、SD4的包封树脂部分MR的侧表面的部分中略微突出。漏极端子TDH的侧表面的另一部分被包封树脂部分MR覆盖且被密封在该包封树脂部分MR中。漏极端子TDH的上表面(在与主表面TDHa相反的一侧上的主表面)的一部分通过导电结合材料BM1接合到半导体芯片CPH的背表面漏极电极BEH。漏极端子TDH的上表面的另一部分被包封树脂部分MR覆盖且被密封在包封树脂部分MR中。如图6至图8和图12所示，在除了半导体芯片CPH正下方的区域之外的漏极端子TDH的区域中该漏极端子TDH被设置有开口(孔部分、通孔)OP。开口从漏极端子TDH的上表面延伸到主表面TDHa。通过用包封树脂部分MR填充这些开口OP来使得漏极端子TDH较不易于从包封树脂部分MR上脱落。
栅极端子TGH、源极-漏极端子TSD、栅极端子TGL和源极端子TSL中的每一个的一部分从包封树脂部分MR的侧表面突出并在包封树脂部分MR外面被弯曲。也就是说，栅极端子TGH、源极-漏极端子TSD、栅极端子TGL和源极端子TSL中的每一个被形成为使得能实现以下各项：其位于包封树脂部分MR中的部分是平坦的；但其在其从包封树脂部分MR的侧表面突出的部分处是弯曲的(其位于包封树脂部分MR的外面的部分，即，外引线部分)。(参照图9、图12等。)在栅极端子TGH、源极-漏极端子TSD、栅极端子TGL和源极端子TSL中的每一个中，将位于包封树脂部分MR外面的部分指定为外引线部分。
通过弯曲形成的以下外引线部分的下表面被形成为基本上与在包封树脂部分MR的主表面MRb中露出的漏极端子TDH的主表面TDHa齐平：栅极端子TGH的外引线部分的下表面TGHb和源极-漏极端子TSD的外引线部分的下表面TSDb(参照图12)；以及栅极端子TGL的外引线部分的下表面TGLb和源极端子TSL的外引线部分的下表面TSLb(参照图9)。位于同一平面中的下文列出的这些下表面变成用于半导体装置SM1的外部耦接的端子(外部端子)：栅极端子TGH的外引线部分的下表面TGHb；源极-漏极端子TSD的外引线部分的下表面TSDb；栅极端子TGL的外引线部分的下表面TGLb；源极端子TSL的外引线部分的下表面TSLb；和漏极端子TDH的主表面TDHa。因此，可以对半导体装置SM1进行表面安装且半导体装置SM1的背表面(包封树脂部分MR的主表面MRb)是半导体装置SM1的安装表面。
半导体芯片CPH、CPL中的任何一个都根本不从包封树脂部分MR中露出。然而，漏极端子TDH、栅极端子TGH、源极-漏极端子TSD、栅极端子TGL和源极端子TSL中的每一个具有从包封树脂部分MR中露出的部分。因此，可以将包封树脂部分MR视为密封半导体芯片CPH、CPL以及漏极端子TDH、栅极端子TGH、源极-漏极端子TSD、栅极端子TGL和源极端子TSL的一部分的包封树脂部分。
在半导体装置SM1中，源极-漏极端子TSD通过结合材料BM1被接合到以下两者并与之电耦接：位于下方的半导体芯片CPH的源极焊盘电极PDSH和位于上方的半导体芯片CPL的背表面漏极电极BEL。因此，通过结合材料BM1和源极-漏极端子TSD将位于下方的半导体芯片CPH的源极焊盘电极PDSH和位于上方的半导体芯片CPL的背表面漏极电极BEL电耦接在一起。因此，源极-漏极端子TSD充当位于下方的半导体芯片CPH的源极端子和位于上方的半导体芯片CPL的漏极端子。结果，功率MOS QH1的源极和功率MOS QL1的漏极被电耦接在一起。这使得可以将在位于下方的半导体芯片CPH中形成的功率MOS QH1和在位于上方的半导体芯片CPL中形成的功率MOS QL1串联地耦接。
当半导体装置SM1的包封树脂部分MR中的端子和半导体芯片被认为具有层叠结构时，其被如下放置：源极端子TDH被放置在作为最低层的第一层中；半导体芯片CPH被放置在位于第一层之上的第二层中；栅极端子TGH和源极-漏极端子TSD被放置在位于第二层之上的第三层中；半导体芯片CPL被放置在位于第三层之上的第四层中；且栅极端子TGL和源极端子TSL被放置在位于第四层之上的第五层中。放置在第五层中的栅极端子TGL和源极端子TSL被布置在同一层中(同一高度位置)。(参照图9。)然而，它们被分隔使得它们不会彼此平面地重叠且被位于其之间的包封树脂部分MR彼此电隔离。放置在第三层中的栅极端子TGH和源极-漏极端子TSD被布置在同一层中(同一高度位置)。然而，它们被分隔使得它们不会彼此平面地重叠且被位于其之间的包封树脂部分MR彼此电隔离。(参照图12。)
在本说明书中引用的“如在平面中观看”意指在与包封树脂部分MR的主表面MRb平行的平面中观看某物。(此主表面还对应于基本上与半导体芯片CPH、CPL的前表面CPHa、CPLa或半导体芯片CPH、CPL的背表面平行的平面)。这里引用的“平面地重叠”或“不平面地重叠”意指在与包封树脂部分MR的主表面MRb平行的平面中观看(投影并观看)时某些事物彼此“平面地重叠”或“不重叠”。因此，当将与包封树脂部分MR的主表面MRb基本上垂直的方向视为上下方向时，如下定义这些短语：当某一部件位于另一部件正下方(或正上方)时，这些部件彼此平面地重叠；并且当某一部件不位于另一部件正下方(或正上方)时，这些部件彼此不平面地重叠。
半导体芯片CPH被放置(布置)在漏极端子TDH之上，其之间有结合材料BM1，且半导体芯片CPH在平面中观看时被包含在漏极端子TDH中。栅极端子TGH和源极-漏极端子TSD被放置(布置)在半导体芯片CPH之上，其之间有结合材料BM1。栅极端子TGH的一部分和源极-漏极端子TSD的一部分与半导体芯片CPH平面地重叠。将给出更具体的描述。栅极端子TGH的一部分与半导体芯片CPH的栅极焊盘电极PDGH平面地重叠。在此重叠区域中，半导体芯片CPH的栅极端子TGH和栅极焊盘电极PDGH通过结合材料BM1接合在一起。源极-漏极端子TSD的一部分与半导体芯片CPH的源极焊盘电极PDSH平面地重叠。在此重叠区域中，半导体芯片CPH的源极-漏极端子TSD和源极焊盘电极PDSH通过结合材料BM1接合在一起。
半导体芯片CPL被放置(布置)在源极-漏极端子TSD之上，其之间有结合材料BM1，且半导体芯片CPL在平面中观看时被包含在源极-漏极端子TSD中。栅极端子TGH不与半导体芯片CPL平面地重叠。(参照图7等。)由于栅极端子TGH不与半导体芯片CPL平面地重叠，因此栅极端子TGH不与半导体芯片CPL(尤其是背表面漏极电极BEL)接触。半导体芯片CPL的背表面漏极电极BEL通过导电结合材料BM1与源极-漏极端子TSD电耦接，但是其不与栅极端子TGH电耦接。
栅极端子TGL和源极端子TSL被放置(布置)在半导体芯片CPL之上，其之间有结合材料BM1。栅极端子TGL的一部分和源极端子TSL的一部分与半导体芯片CPL平面地重叠。(参照图9等。)将给出更具体的描述。栅极端子TGL的一部分与半导体芯片CPL的栅极焊盘电极PDGL平面地重叠。在此重叠区域中，半导体芯片CPL的栅极端子TGL和栅极焊盘电极PDGL通过结合材料BM1接合在一起。源极端子TSL的一部分与半导体芯片CPL的源极焊盘电极PDSL平面地重叠。在此重叠区域中，半导体芯片CPL的源极端子TSL和源极焊盘电极PDSL通过结合材料BM1接合在一起。
栅极端子TGL从对应于侧面SD1的包封树脂部分MR的侧表面引出到包封树脂部分MR的外面并被弯曲。栅极端子TGH从对应于侧面SD3的包封树脂部分MR的侧表面引出到包封树脂部分MR的外面并被弯曲。源极端子TSL从对应于侧面SD1的包封树脂部分MR的侧表面和其对应于侧面SD3的侧表面引出到包封树脂部分MR的外面并被弯曲。源极-漏极端子TSD从对应于侧面SD1的包封树脂部分MR的侧表面和其对应于侧面SD3的侧表面引出到包封树脂部分MR的外面并被弯曲。源极端子TSL从对应于侧面SD1的包封树脂部分MR的侧表面引出到包封树脂部分MR的外面并被弯曲。在两点处引出源极端子TSL，使得将栅极端子TGL的外引线部分夹在其两个引出部分之间。源极-漏极端子TSD从对应于侧面SD3的包封树脂部分MR的侧表面引出到包封树脂部分MR的外面并被弯曲。引出源极-漏极端子TSD使得将栅极端子TGH的外引线部分夹在其两个引出部分之间。
栅极端子TGL和源极端子TSL在同一高度位置处从包封树脂部分MR的侧表面引出到包封树脂部分MR的外面。栅极端子TGH和源极-漏极端子TSD在同一高度位置处从包封树脂部分MR的侧表面引出到包封树脂部分MR的外面。然而，栅极端子TGL和源极端子TSL在与栅极端子TGH和源极-漏极端子TSD不同的高度位置处从包封树脂部分MR的侧表面引出到包封树脂部分MR的外面。将给出更具体的描述。栅极端子TGH和源极-漏极端子TSD在以下位置处从包封树脂部分MR的侧表面引出到包封树脂部分MR的外面：在比栅极端子TGL和源极端子TSL被引出到包封树脂部分MR外面的高度位置低的位置处。漏极端子TDH位于比栅极端子TGH和源极-漏极端子TSD被引出到包封树脂部分MR外面的高度位置低的位置处。
在包封树脂部分MR中，同一层中(同一高度位置)的栅极端子TGL和源极端子TSL彼此不平面地重叠；并且同一层中(同一高度位置)的栅极端子TGH和源极-漏极端子TSD彼此不重叠。这意图在包封树脂部分MR中实现以下各项：同一层中的栅极端子TGL和源极端子TSL被彼此电隔离，且同一层中的栅极端子TGH和源极-漏极端子TSD被彼此电隔离。
在包封树脂部分MR中，源极端子TSL和栅极端子TGL中的每一个的一部分与位于其下方的源极-漏极端子TSD平面地重叠。其原因如下：为了通过结合材料BM1将半导体芯片CPL的整个背表面漏极电极BEL接合到源极-漏极端子TSD，将半导体芯片CPL布置为使得其在平面中观看时被包含在源极-漏极端子TSD中；将源极端子TSL布置为使得其与半导体芯片CPL的源极焊盘电极PDSL平面地重叠；并且将栅极端子TGL布置为使得其与半导体芯片CPL的栅极焊盘电极PDGL平面地重叠。因此，在包封树脂部分MR中，源极端子TSL和栅极端子TGL与源极-漏极端子TSD相对(即，与之平面地重叠)，在其之间有半导体芯片CPL。
同时，在包封树脂部分MR外面，源极端子TSL、栅极端子TGL、源极-漏极端子TSD和栅极端子TGH彼此不平面地重叠。(参照图6等。)可以通过保证源极端子TSL、栅极端子TGL、源极-漏极端子TSD和栅极端子TGH在包封树脂部分MR外面彼此不重叠来容易地在包封树脂部分MR外面防止端子之间的短路。
<半导体装置的特征>
将对本实施例中的半导体装置SM1的特征给出更详细描述。
可以与本实施例不同地单独封装半导体芯片CPH和半导体芯片CPL。然而，在这种情况下，分别要求通过封装半导体芯片CPH获得的半导体封装体和通过封装半导体芯片CPL获得的半导体封装体。这增大了在其上面安装这两个半导体封装体的安装板中的安装面积(安装半导体封装体所需的面积)。此外，由于增大了安装板布线的寄生电感，因此电源效率降低。
作为垂直堆叠的替代，可以与本实施例不同地横向布置和封装半导体芯片CPH和半导体芯片CPL。然而，在这种情况下，为两个半导体芯片CPH、CPL形成一个半导体封装体，但整个半导体封装体的平面面积增大。这增大了在其上面安装半导体封装体的安装板中的安装面积(安装半导体封装体所需的面积)。由于增大了半导体封装体中的布线寄生电感，因此电源效率降低。
同时，在本实施例中的半导体装置SM1中，半导体芯片CPL和半导体芯片CPH被垂直地堆叠。因此，与不同于本实施例的、横向地布置和封装半导体芯片CPH和半导体芯片CPL的情况相比，可以减小本实施例中的半导体装置SM1的平面面积。这使得可以减小在其上面安装半导体装置SM1的安装板中的安装面积(安装半导体装置SM1所需的面积)。因此，可以减小使用半导体装置SM1的电子装置(非隔离型DC-DC转换器1)的尺寸(面积)。此外，在本实施例中，垂直地堆叠半导体芯片CPL和半导体芯片CPH。然后，通过位于半导体芯片CPL与半导体芯片CPH之间的源极-漏极端子TSD将半导体芯片CPL的背表面漏极电极BEL和半导体芯片CPH的源极焊盘电极PDSH电耦接在一起。这使得可以减小半导体装置SM1中的布线寄生电感。因此，可以提高半导体装置SM1和使用它的电子装置(非隔离型DC-DC转换器1)的性能并实现频率提高和效率提高。因此，可以提高半导体装置SM1的特性。
在本实施例中的半导体装置SM1中，垂直地层叠两个半导体芯片CPH、CPL。然而，背表面漏极电极BEL在位于上方的半导体芯片CPL的整个背表面中形成且栅极焊盘电极PDGH和源极焊盘电极PDSH在位于下方的半导体芯片CPH的前表面CPHa中形成。因此，仅仅通过垂直地堆叠半导体芯片CPH和半导体芯片CPL，不能有利地耦接半导体芯片CPH、CPL的电极和端子。将给出更具体的描述。如果与本实施例不同地、将半导体芯片CPL堆叠在半导体芯片CPH的栅极焊盘电极PDGH之上，则会发生以下情况：通过结合材料BM1接合到半导体芯片CPH的栅极焊盘电极PDGH的栅极端子TGH与半导体芯片CPL的背表面漏极电极BEL接触并与之电耦接。然而，要求的是栅极端子TGH应被电耦接到半导体芯片CPH的栅极焊盘电极PDGH，而不应电耦接到半导体芯片CPL的背表面漏极电极BEL。
因此，在本实施例中的半导体装置SM1中，垂直地布置半导体芯片CPL和半导体芯片CPH，使得实现以下各项：防止半导体芯片CPL与位于半导体芯片CPH的栅极焊盘电极PDGH正上方的区域重叠(与之平面地重叠)。也就是说，防止半导体芯片CPL位于半导体芯片CPH的栅极焊盘电极PDGH的正上方。(参照图7等。)
如上所述，半导体芯片CPL不与位于半导体芯片CPH的栅极焊盘电极PDGH正上方的区域重叠。(也就是说，半导体芯片CPL不存在于半导体芯片CPH的栅极焊盘电极PDGH的正上方。)这使得可以将栅极端子TGH布置为使得其与半导体芯片CPH的栅极焊盘电极PDGH平面地重叠，但不与半导体芯片CPL平面地重叠。因此，可以将栅极端子TGH放置在半导体芯片CPH的栅极焊盘电极PDGH之上，使得其不与半导体芯片CPL(尤其是背表面漏极电极BEL)接触。因此，可以将栅极端子TGH电耦接到半导体芯片CPH的栅极焊盘电极PDGH，但不将其与半导体芯片CPL的背表面漏极电极BEL电耦接。
如上所述，半导体芯片CPL被布置为使得其不与位于半导体芯片CPH的栅极焊盘电极PDGH正上方的区域重叠。(也就是说，半导体芯片CPL被布置为使得其不存在于半导体芯片CPH的栅极焊盘电极PDGH的正上方。)为此，将半导体芯片CPH和半导体芯片CPL布置为使得它们各自的中心彼此偏移。(参照图7、图8等。)
在本实施例中，如上所述，将半导体芯片CPL布置为使得其不与位于半导体芯片CPH的栅极焊盘电极PDGH正上方的区域重叠。然而，期望的是半导体芯片CPL和半导体芯片CPH应彼此部分地平面地重叠，但不期望它们应彼此根本不平面地重叠。其原因如下：
当半导体芯片CPL与位于半导体芯片CPH的栅极焊盘电极PDGH正上方的区域重叠时，如上所述出现栅极端子TGH的耦接问题。相反，当半导体芯片CPL和半导体芯片CPH彼此一点都不平面地重叠时，半导体装置SM1的平面面积增大。另外，半导体芯片CPL的背表面漏极电极BEL与半导体芯片CPH的源极焊盘电极PDSH之间的电阻(电感)增大。
同时，在本实施例中，将半导体芯片CPL布置为使得其不与位于半导体芯片CPH的栅极焊盘电极PDGH正上方的区域重叠。优选地，将半导体芯片CPL和半导体芯片CPH布置为使得它们彼此部分地平面地重叠。这使得可以防止栅极端子TGH被电耦接到半导体芯片CPL的背表面漏极电极BEL，并将该栅极端子TGH电耦接到半导体芯片CPH的栅极焊盘电极PDGH。此外，可以将半导体装置SM1的平面面积减小相当于半导体芯片CPH与半导体芯片CPL之间的重叠的量。另外，可以通过最短路径，即从上方和下方夹在其之间的源极-漏极端子TSD，来将半导体芯片CPL的背表面漏极电极BEL和半导体芯片CPH的源极焊盘电极PDSH电耦接在一起。因此，可以进一步减小半导体装置SM1中的布线寄生电感。这有利于提高半导体装置SM1和使用它的电子装置(非隔离型DC-DC转换器1)的性能，例如提高频率和提高效率。
在本实施例中，期望的是应采取以下措施：使半导体芯片CPL和半导体芯片CPH在尺寸(大小)上相同；并且使半导体芯片CPH中的源极焊盘电极PDSH和栅极焊盘电极PDGH在形状和布置上与半导体芯片CPL中的源极焊盘电极PDSL和栅极焊盘电极PDGL相同。也就是说，期望的是使用相同配置的半导体芯片作为半导体芯片CPL和半导体芯片CPH两者。
当与本实施例不同地单独封装半导体芯片CPH和半导体芯片CPL时，期望的是采取以下措施：针对半导体芯片CPH、CPL中的每一个的芯片尺寸，使其电路最优化；并且使其中形成有用于低侧的功率MOSQL1的半导体芯片CPL大于其中形成有用于高侧的功率MOS QH1的半导体芯片CPH。这是因为在用于低侧的功率MOS QL1中流动的电流比在用于高侧的功率MOS QH1中流动的电流更大。这与不同于本实施例的横向地布置和封装半导体芯片CPH和半导体芯片CPL的情况相同。
然而，由于在本实施例中垂直地堆叠和布置半导体芯片CPL和半导体芯片CPH，当半导体芯片CPL和半导体芯片CPH在芯片尺寸上彼此不同时会出现问题。特别是，对于其中将较大半导体芯片放置在较小半导体芯片之上的配置，封装结构不平衡且这使得难以对半导体装置执行组装步骤(制造过程)。
因此，在本实施例中，优选地使其中形成有用于低侧的功率MOSQL1的半导体芯片CPL和其中形成有用于高侧的功率MOS QH1的半导体芯片CPH在尺寸(大小)上相同。当使半导体芯片CPL和半导体芯片CPH在尺寸上相同时，防止较大的半导体芯片被放置在较小的半导体芯片之上。结果，有利地使半导体装置SM1的封装结构平衡且这使半导体装置SM1的组装步骤(制造过程)更容易。
除使半导体芯片CPL和半导体芯片CPH在尺寸(大小)上相同之外，在本实施例中，期望的是要采取以下措施：使半导体芯片CPH中的源极焊盘电极PDSH和栅极焊盘电极PDGH的形状和布置与半导体芯片CPL中的源极焊盘电极PDSL和栅极焊盘电极PDGL的形状和布置相同。也就是说，期望的是使用相同配置的半导体芯片来作为半导体芯片CPL和半导体芯片CPH。这使得可以将共同的半导体芯片用于半导体芯片CPL和半导体芯片CPH两者，并降低半导体装置SM1的成本。由于电路的原因，在用于低侧的功率MOS QL1中流动的电流比在用于高侧的功率MOS QH1中流动的电流更大。因此，期望的是采取以下措施：为其中形成有用于低侧的功率MOS QL1的半导体芯片CPL制备最佳尺寸的半导体芯片，并且将此半导体芯片不仅用于半导体芯片CPL，而且还用于半导体芯片CPH。
当使半导体芯片CPL和半导体芯片CPH在尺寸上相同时，重要的是采取以下措施以防止半导体芯片CPL与位于半导体芯片CPH的栅极焊盘电极PDGH正上方的区域重叠：将半导体芯片CPH和半导体芯片CPL布置为使得其各自的中心彼此偏移。
当与本实施例不同地、将相同尺寸的半导体芯片CPL和半导体芯片CPH布置为使得其各自的中心彼此重合时，发生以下情况。(也就是说，当将半导体芯片布置为使得半导体芯片CPL的背表面的中心位于半导体芯片CPH的前表面CPHa的中心的正上方时，发生以下情况。)半导体芯片CPH和半导体芯片CPL在平面中观看时彼此完全重合；因此，半导体芯片CPL与位于半导体芯片CPH的栅极焊盘电极PDGH正上方的区域重叠。
同时，当如在本实施例中一样、将相同尺寸的半导体芯片CPL和半导体芯片CPH布置为使得其各自的中心彼此偏移时，可以实现以下情况：可以防止半导体芯片CPL与位于半导体芯片CPH的栅极焊盘电极PDGH正上方的区域重叠。这使得可以将栅极端子TGH电耦接到半导体芯片CPH的栅极焊盘电极PDGH而不将其电耦接到半导体芯片CPL的背表面漏极电极BEL。(参照图7等。)
半导体芯片CPH的中心对应于以下各项：半导体芯片CPH的前表面CPHa的中心；半导体芯片CPH的背表面的中心；或将半导体芯片CPH的前表面CPHa的中心与半导体芯片CPH的背表面的中心耦接的轴(中心轴)。半导体芯片CPL的中心对应于以下各项：半导体芯片CPL的前表面CPLa的中心；半导体芯片CPL的背表面的中心；或将半导体芯片CPL的前表面CPLa的中心与半导体芯片CPL的背表面的中心耦接的轴(中心轴)。
因此，当将半导体芯片CPH和半导体芯片CPL布置为使得其各自的中心彼此偏移时，发生以下情况：半导体芯片CPL的背表面的中心不位于半导体芯片CPH的前表面CPHa的中心的正上方。结果，半导体芯片CPH的中心轴和半导体芯片CPL的中心轴彼此不重合且彼此偏移。(半导体芯片CPH的中心轴是将半导体芯片CPH的前表面CPHa的中心与半导体芯片CPH的背表面的中心耦接的轴。)(半导体芯片CPL的中心轴是将半导体芯片CPL的前表面CPLa的中心与半导体芯片CPL的背表面的中心耦接的轴。)
如上所述，将相同尺寸的半导体芯片CPL和半导体芯片CPH布置为使得其各自的中心彼此偏移；并从而防止半导体芯片CPL与位于半导体芯片CPH的栅极焊盘电极PDGH正上方的区域重叠。即使在这种情况下，期望的是如上所述地相同尺寸的半导体芯片CPL和半导体芯片CPH应该彼此部分地平面地重叠。结果，可以将栅极端子TGH电耦接到半导体芯片CPH的栅极焊盘电极PDGH而不将其电耦接到半导体芯片CPL的背表面漏极电极BEL。此外，可以减小半导体装置SM1的平面面积。另外，可以进一步减小半导体装置SM1中的布线寄生电感且这有利于提高半导体装置SM1和使用它的电子装置(非隔离型DC-DC转换器1)的性能，例如提高频率和提高效率。
在本实施例中，垂直地布置具有相同尺寸且在源极焊盘电极和栅极焊盘电极的形状和布置上彼此相同的半导体芯片CPL和半导体芯片CPH，使得实现以下内容：其各自的中心彼此偏移。然而，如从图14与图16的比较可以看出，期望的是半导体芯片CPL的布置应该对应于通过将半导体芯片CPH旋转180°而获得的布置。也就是说，期望的是半导体芯片CPL的取向(orientation)应与通过将半导体芯片CPH旋转180°获得的取向相同。(具体而言，此旋转是在与半导体芯片CPH的前表面CPHa或背表面平行的平面中的180°旋转。)换言之，将相同配置的两个半导体芯片用于半导体芯片CPL和半导体芯片CPH，并将其垂直地布置使得其各自的中心彼此偏移；然而，两个半导体芯片在取向上是不同的，且其中之一被设置为半导体芯片CPH，另一个被设置为通过将其旋转180°获得的取向上的半导体芯片CPL。半导体芯片CPH和半导体芯片CPL的取向为其彼此相对地旋转180°。这时，将半导体芯片CPL和半导体芯片CPH偏移，使得实现以下内容：半导体芯片CPH的栅极焊盘电极PDGH和半导体芯片CPL的栅极焊盘电极PDGL与以下情况相比彼此远离：半导体芯片CPH的中心和半导体芯片CPL的中心彼此重合的情况。这使得即使在以下情况下也可以防止半导体芯片CPL与位于半导体芯片CPH的栅极焊盘电极PDGH正上方的区域重叠：半导体芯片CPL与半导体芯片CPH之间的偏移量小的情况(即，半导体芯片CPL、CPH之间的重叠面积大)。因此，可以进一步减小半导体装置SM1的平面面积。
如上所述，要求防止半导体芯片CPL与半导体芯片CPH的栅极焊盘电极PDGH平面地重叠以实现：将栅极端子TGH电耦接到半导体芯片CPH的栅极焊盘电极PDGH而不将其电耦接到半导体芯片CPL的背表面漏极电极BEL。电耦接到半导体芯片CPL的栅极焊盘电极PDGL的栅极端子TGL被引出到包封树脂部分MR的外面而不与其它端子(源极端子TSL、源极-漏极端子TSD和栅极端子TGH)接触。为此，期望的是半导体芯片CPH不应与半导体芯片CPL的栅极焊盘电极PDGL平面地重叠。如上所述，布置在芯片尺寸上以及源极焊盘电极和栅极焊盘电极的形状和布置上相同的半导体芯片CPL、CPH，使得实现：以彼此旋转180°的取向来设置它们并使其各自的中心彼此偏移。在这种情况下，半导体芯片CPH必然不与半导体芯片CPL的栅极焊盘电极PDGL平面地重叠，除非半导体芯片CPL与半导体芯片CPH的栅极焊盘电极PDGH平面地重叠。防止半导体芯片CPH与半导体芯片CPL的栅极焊盘电极PDGL平面地重叠还获得以下效果：使得更容易防止端子之间的接触并将栅极端子TGL引出到包封树脂部分MR的外面。
期望的是漏极端子TDH的厚度T1应大于以下厚度：栅极端子TGH的厚度T2、源极-漏极端子TSD的厚度T3、栅极端子TGL的厚度T4和源极端子TSL的厚度T5(即，T1＞T2、T3、T4、T5)。下面将描述其原因。在图7和图8中定义厚度T1-T5。
来自半导体芯片CPH、CPL的热量主要从漏极端子TDH、栅极端子TGH、源极-漏极端子TSD、栅极端子TGL和源极端子TSL辐射到半导体装置SM1的外面。(该热量被辐射到例如在其上面安装半导体装置SM1的安装板)。在这些端子中，在包封树脂部分MR的主表面MRb中露出的漏极端子TDH对热辐射的贡献最大。因此，可以通过增大漏极端子TDH的厚度T1来提高半导体装置SM1的热辐射特性(即，可以减小半导体装置SM1的热阻)。
同时，栅极端子TGH、源极-漏极端子TSD、栅极端子TGL和源极端子TSL在包封树脂部分MR外面被弯曲。如果厚度T2、T3、T4、T5过大，则它们的成型性降低且难以使其弯曲。如果将漏极端子TDH、栅极端子TGH、源极-漏极端子TSD、栅极端子TGL和源极端子TSL所有都加厚，则导致半导体装置的尺寸(厚度)的增大。
因此，可以通过使栅极端子TGH、源极-漏极端子TSD、栅极端子TGL和源极端子TSL各自的厚度T2、T3、T4、T5都小于漏极端子TDH的厚度T1来实现以下内容：可以使得更容易使栅极端子TGH、源极-漏极端子TSD、栅极端子TGL和源极端子TSL成型(弯曲)。由于漏极端子TDH是平坦的且不被弯曲，因此即使其比栅极端子TGH、源极-漏极端子TSD、栅极端子TGL和源极端子TSL厚也不会出现处理上的问题。如上所述，可以通过使漏极端子TDH厚于栅极端子TGH、源极-漏极端子TSD、栅极端子TGL和源极端子TSL来实现以下内容：可以实现半导体装置SM1的热辐射特性和端子处理容易性两者的提高。另外，可以减小半导体装置SM1的尺寸(厚度)。
考虑到用于制造半导体装置SM1的引线框架(对应于稍后描述的引线框架LF1、LF2、LF3)的处理的容易性，期望的是采取以下措施：使栅极端子TGH的厚度T2和源极-漏极端子TSD的厚度T3彼此相等(即，T2＝T3)。此外，期望的是栅极端子TGL的厚度T4和源极端子TSL的厚度T5应彼此相等(T4＝T5)。
作为每个端子的厚度T1至T5的示例，可以采取以下措施：将漏极端子TDH的厚度T1设置为例如0.4mm左右；并将栅极端子TGH、源极-漏极端子TSD、栅极端子TGL和源极端子TSL各自的厚度T2、T3、T4、T5设置为例如0.2mm左右。
在包封树脂部分MR中，源极端子TSL被放置在与栅极端子TGH和源极-漏极端子TSD不同的层(高度位置)中。因此，还可以将源极端子TSL设置为使其与半导体芯片CPH的栅极焊盘电极PDGH平面地重叠；然而，期望的是源极端子TSL不应与半导体芯片CPH的栅极焊盘电极PDGH平面地重叠。(参照图7等。)结果，当制造(组装)半导体装置SM1时可以实现以下各项：直至在栅极端子TGH通过结合材料BM1接合到半导体芯片CPH的栅极焊盘电极PDGH之后形成包封树脂部分MR之前的阶段为止，源极端子TSL不妨碍(interfere)；并且可以观察(外观检查)栅极端子TGH和半导体芯片CPH的栅极焊盘电极PDGH之间通过结合材料BM1接合的状态。另外，源极端子TSL不妨碍且可以观察(外观检查)源极-漏极端子TSD和半导体芯片CPH的源极焊盘电极PDSH之间通过结合材料BM1接合的状态。因此，可以提高半导体装置SM1的可靠性。
为了有利于此观察(外观检查)，更期望的是应如图13至图15所示地建立以下状态：半导体芯片CPH的栅极焊盘电极PDGH和源极焊盘电极PDSH中的每一个的一部分不与栅极端子TGH、源极-漏极端子TSD、源极端子TSL或栅极端子TGL平面地重叠。也就是说，更期望的是应建立以下状态：半导体芯片CPH的栅极焊盘电极PDGH的一部分(大部分)与栅极端子TGH平面地重叠，但其余部分不与栅极端子TGH、源极-漏极端子TSD、源极端子TSL或栅极端子TGL平面地重叠。此外，更期望的是应建立以下状态：半导体芯片CPH的源极焊盘电极PDSH的一部分(大部分)与源极-漏极端子TSD平面地重叠，但其余部分不与栅极端子TGH、源极-漏极端子TSD、源极端子TSL或栅极端子TGL平面地重叠。
将如下地设置包封树脂部分MR外面的以下宽度：源极-漏极端子TSD的外引线部分的宽度是W1和W2；源极端子TSL的外引线部分的宽度是W3、W4；栅极端子TGH的外引线部分的宽度是W5；且栅极端子TGL的外引线部分的宽度是W6。这时，期望的是宽度W1、W2、W3、W4大于宽度W5、W6(即，W1、W2、W3、W4＞W5、W6)。在图5中定义每个宽度W1至W6。结果，可以减小被并入半导体装置SM1中的用于低侧的功率MOS QL1和用于高侧的功率MOS QH1的导通电阻。此外，可以提高半导体装置SM1的热辐射特性(即，减小半导体装置SM1的热阻)。
<半导体装置的制造过程>
图17至图19是在用于本实施例中的半导体装置SM1的制造过程中使用的引线框架LF1、LF2、LF3的主要部分平面图；且图20是引线框架LF1的主要部分截面图。图21至图31是制造过程中的本实施例中的半导体装置SM1的平面图(主要部分平面图)或截面图(主要部分截面图)。在图21至图31中，图21、图23、图25、图27和图30是平面图(主要部分平面图)；而图22、图24、图26、图28、图29和图31是截面图(主要部分截面图)。图21至图22对应于同一工艺步骤；图23和图24对应于同一工艺步骤；图25和图26对应于同一工艺步骤；图27和图28对应于同一工艺步骤；而图30和图31对应于同一工艺步骤。图22、图24、图26、图28、图29和图31描绘同一平面区域，而图22、图24、图26、图28、图29和图31中的截面图基本上对应于在图17和图27的线A3-A3的位置上获取的截面。图32到图34是成型步骤的说明图。
首先，制备半导体芯片CPH、CPL和在图17至图20所示的引线框架LF1、LF2、LF3。在本实施例中，使用两个半导体芯片CPH、CPL来制造一个半导体装置SM1。如上所述，半导体芯片CPH具有在其前表面CPHa中的源极焊盘电极PDSH和栅极焊盘电极PDGH以及在其整个背表面中的背表面漏极电极BEH；且半导体芯片CPL具有在其前表面CPLa中的源极焊盘电极PDSL和栅极焊盘电极PDGL以及在其整个背表面中的背表面漏极电极BEL。
如图17所示，引线框架LF1具有稍后变成漏极端子TDH的漏极端子部分TDH1。如图18所示，引线框架LF2具有稍后变成源极-漏极端子TSD的源极-漏极端子部分TSD1和稍后变成栅极端子TGH的栅极端子部分TGH1。如图19所示，引线框架LF3具有稍后变成源极端子TSL的源极端子部分TSL1和稍后变成栅极端子TGL的栅极端子部分TGL1。不仅引线框架LF1的漏极端子部分TDH1，而且引线框架LF2、LF3的源极-漏极端子部分TSD1、栅极端子部分TGH1、TGL1和源极端子部分TSL1也是平坦且不被弯曲的。在引线框架LF2中，栅极端子部分TGH1在稍后要形成的包封树脂部分MR外面的区域中通过系杆(tiebar)TB1与源极-漏极端子部分TSD1耦接。在引线框架LF3中，栅极端子部分TGL1在稍后要形成的包封树脂部分MR外面的区域中通过系杆TB2与源极端子部分TSL1耦接。
图17所示的引线框架LF1在计划切割的位置(在形成包封树脂部分MR之后漏极端子TDH与引线框架LF1分离的位置)处设置有切口(slit)SLT。这使得更容易在形成包封树脂部分MR之后切割引线框架LF1。引线框架LF2、LF3也可以在计划切割的位置处设置有切口(位于图18或图19未示出的区域中)。图20是基本上对应于图17的线A3-A3的引线框架LF1的截面图；然而，在图20中，省略引线框架LF1中的切口SLT和上述开口OP以便于观看。对于图22、图24、图26、图28、图29和图31也同样如此。同时，在图7和图8的截面图中，描绘了开口OP。
图17至图19基本上描绘形成一个半导体装置SM1的引线框架LF1、LF2、LF3中的区域。漏极端子部分TDH1一体地(integrally)耦接到引线框架LF1的框架(未示出)；源极-漏极端子部分TSD1和栅极端子部分TGH1一体地耦接到引线框架LF2的框架(未示出)；且源极端子部分TSL1和栅极端子部分TGL1一体地耦接到引线框架LF3的框架(未示出)。可以通过经由例如成型(压力加工)、刻蚀等将金属板(铜板等)处理成预定形状来制造引线框架LF1、LF2、LF3。
期望的是引线框架LF1的厚度(对应于漏极端子TDH的厚度T1)应大于以下厚度：引线框架LF2的厚度(对应于栅极端子TGH的厚度T2和源极-漏极端子TSD的厚度T3)；以及引线框架LF3的厚度(对应于栅极端子TGL的厚度T4和源极端子TSL的厚度T5)。其原因与针对厚度T1至T5之间的关系而描述的一样。
在制备半导体芯片CPH、CPL和引线框架LF1、LF2、LF3之后，如图21(平面图)和图22(截面图)所示地执行以下处理：将导电结合材料BM1a放置在(涂敷于)引线框架LF1的漏极端子部分TDH1的主表面(上表面)TDH1b之上并随后放置(安装)半导体芯片CPH。漏极端子部分TDH1的主表面TDH1b对应于与主表面TDHa相反的一侧上的漏极端子TDH的主表面。结果，半导体芯片CPH被放置(安装)在引线框架LF1的漏极端子部分TDH1的主表面TDH1b之上，其之间有结合材料BM1a；且利用结合材料BM1a的粘合性(粘附力)将其临时固定。结合材料BM1a是例如焊膏或银浆。半导体芯片CPH被安装为使得背表面漏极电极BEH面对于引线框架LF1的漏极端子部分TDH1的主表面(上表面)TDH1b。
随后，如图23(平面图)和图24(截面图)所示地执行以下处理：将导电结合材料BM1b放置在(涂敷于)半导体芯片CPH的前表面CPHa中的源极焊盘电极PDSH和栅极焊盘电极PDGH之上；然后将引线框架LF2放置在半导体芯片CPH的前表面CPHa之上。这时，将引线框架LF2放置在引线框架LF1和半导体芯片CPH之上，使得实现以下各项：引线框架LF2的源极-漏极端子部分TSD1被放置在半导体芯片CPH的源极焊盘电极PDSH之上；且引线框架LF2的栅极端子部分TGH1被放置在半导体芯片CPH的栅极焊盘电极PDGH之上。结果，实现以下各项：引线框架LF2的源极-漏极端子部分TSD1被放置在半导体芯片CPH的源极焊盘电极PDSH之上，在其之间有结合材料BM1b；引线框架LF2的栅极端子部分TGH1被放置在半导体芯片CPH的栅极焊盘电极PDGH之上，其之间有结合材料BM1b；且利用结合材料BM1b的粘合性(粘附力)将其临时固定。结合材料BM1b是例如焊膏或银浆并期望地是与结合材料BM1a相同的结合材料。
随后，如图25(平面图)和图26(截面图)所示地执行以下处理：将导电结合材料BM1c放置在(涂敷于)引线框架LF2的源极-漏极端子部分TSD1的主表面(上表面)TSD1a之上并随后放置(安装)半导体芯片CPL。结果，实现以下各项：半导体芯片CPL被放置(安装)在引线框架LF2的源极-漏极端子部分TSD1的主表面TSD1a之上，其之间有结合材料BM1c，且利用结合材料BM1c的粘合性(粘附力)将半导体芯片CPL临时固定。结合材料BM1c是例如焊膏或银浆且期望地是与结合材料BM1a、BM1b相同的结合材料。引线框架LF2的源极-漏极端子部分TSD1的主表面TSD1a是与其面对半导体芯片CPH的那一侧相反的一侧上的主表面。半导体芯片CPL被安装为使得背表面漏极电极BEL面对于引线框架LF2的源极-漏极端子部分TSD1的主表面(上表面)TSD1a。
如从图21至图26看到的，引线框架LF2的源极-漏极端子部分TSD1被布置为使得其不与半导体芯片CPH的栅极焊盘电极PDGH平面地重叠；且半导体芯片CPL被放置在引线框架LF2的源极-漏极端子部分TSD1之上。因此，半导体芯片CPL被放置于在平面中看时与半导体芯片CPH偏移的位置上。因此，半导体芯片CPL的背表面漏极电极BEL不与引线框架LF2的栅极端子部分TGH1接触。
随后，如图27(平面图)和图28(截面图)所示地执行与对半导体芯片CPH执行的处理相同的处理：将导电结合材料BM1d放置在(涂敷于)半导体芯片CPL的前表面CPLa中的源极焊盘电极PDSL和栅极焊盘电极PDGL之上；然后将引线框架LF3放置在半导体芯片CPL的前表面CPLa之上。这时，将引线框架LF3放置为使得实现以下各项：引线框架LF3的源极端子部分TSL1被放置在半导体芯片CPL的源极焊盘电极PDSL之上；且引线框架LF3的栅极端子部分TGL1被放置在半导体芯片CPL的栅极焊盘电极PDGL之上。结果，实现以下各项：引线框架LF3的源极端子部分TSL1被放置在半导体芯片CPL的源极焊盘电极PDSL之上，其之间有结合材料BM1d；引线框架LF3的栅极端子部分TGL1被放置在半导体芯片CPL的栅极焊盘电极PDGL之上，其之间有结合材料BM1d；且利用结合材料BM1d的粘合性(粘附力)将其临时固定。结合材料BM1d是例如焊膏或银浆且期望地是与结合材料BM1a、BM1b、BM1c相同的结合材料。
在图27中，用表示线A3-A3的长短交替的点划线指示对应于图17的线A3-A3的位置。因此，沿着图27的线A3-A3截取的截面图基本上对应于图28。
随后，结合材料BM1a、BM1b、BM1c、BM1d被固化。结果，结合材料BM1a、BM1b、BM1c、BM1d被固化并变成结合材料BM1。当结合材料BM1a、BM1b、BM1c、BM1d是焊膏时，用回流焊来使由焊膏构成的结合材料BM1a、BM1b、BM1c、BM1d熔化和凝固(重新凝固)且其变成由焊料构成的结合材料BM1。当结合材料BM1a、BM1b、BM1c、BM1d是银浆时，通过热处理等使由银浆构成的结合材料BM1a、BM1b、BM1c、BM1d固化且其变成由固化的银浆构成的结合材料BM1。
作为使结合材料BM1a至BM1d固化的步骤的结果，如图29所示实现以下各项：半导体芯片CPH的背表面漏极电极BEH和引线框架LF1的漏极端子部分TDH1通过结合材料BM1(固化的结合材料BM1a)接合并电耦接在一起；半导体芯片CPH的源极焊盘电极PDSH和引线框架LF2的源极-漏极端子部分TSD1通过结合材料BM1(固化的结合材料BM1b)接合并电耦接在一起；半导体芯片CPH的栅极焊盘电极PDGH和引线框架LF2的栅极端子部分TGH1通过结合材料BM1(固化的结合材料BM1b)接合并电耦接在一起；半导体芯片CPL的背表面漏极电极BEL和引线框架LF2的源极-漏极端子部分TSD1通过结合材料BM1(固化的结合材料BM1c)接合并电耦接在一起；半导体芯片CPL的源极焊盘电极PDSL和引线框架LF3的源极端子部分TSL1通过结合材料BM1(固化的结合材料BM1d)接合并电耦接在一起；且半导体芯片CPL的栅极焊盘电极PDGL和引线框架LF3的栅极端子部分TGL1通过结合材料BM1(固化的结合材料BM1d)接合并电耦接在一起。结果，获得由引线框架LF1至LF3以及接合在其之间的半导体芯片CPH、CPL组成的组件(工件)WK。在固化结合材料BM1a至BM1d的阶段(与图29中相同的工艺步骤)中获得的平面图与图27相同。
当与本实施例不同地、引线框架LF3的源极端子部分TSL1从上方覆盖半导体芯片CPH的栅极焊盘电极PDGH时，源极端子部分TSL1会妨碍。这使得难以观察(外观检查)引线框架LF2的栅极端子部分TGH1和半导体芯片CPH的栅极焊盘电极PDGH之间通过结合材料BM1接合的状态。
同时，在本实施例中，在组件WK中引线框架LF3(的源极端子部分TSL1或栅极端子部分TGL1)不位于半导体芯片CPH的栅极焊盘电极PDGH之上。也就是说，引线框架LF3的源极端子部分TSL1或栅极端子部分TGL1不与半导体芯片CPH的栅极焊盘电极PDGH平面地重叠。因此，引线框架LF3的源极端子部分TSL1或栅极端子部分TGL1在结合材料BM1a至BM1d被固化之后且包封树脂部分MR形成之前不妨碍。因此，可以从上方观察(外观检查)引线框架LF2的栅极端子部分TGH1和半导体芯片CPH的栅极焊盘电极PDGH之间通过结合材料BM1接合的状态。(这里所述的上方意指在引线框架LF2的栅极端子部分TGH1的上方。)此外，还可以从上方观察(外观检查)引线框架LF2的源极-漏极端子部分TSD1和半导体芯片CPH的源极焊盘电极PDSH之间通过结合材料BM1接合的状态。结果，可以提高所制造的半导体装置SM1的可靠性(端子耦接的可靠性)。
为了便于此观察(外观检查)，更期望的是如图27所示地采取以下措施：防止半导体芯片CPH的栅极焊盘电极PDGH和源极焊盘电极PDSH中的每一个的一部分与栅极端子部分TGH1、源极-漏极端子部分TSD1、源极端子部分TSL1或栅极端子部分TGL1平面地重叠。也就是说，更期望的是应建立以下状态：半导体芯片CPH的栅极焊盘电极PDGH的一部分(大部分)与栅极端子部分TGH1平面地重叠；但其余部分不与引线框架LF2、LF3的栅极端子部分TGH1、源极-漏极端子部分TSD1、源极端子部分TSL1或栅极端子部分TGL1平面地重叠。此外，更期望的是应建立以下状态：半导体芯片CPH的源极焊盘电极PDSH的一部分(大部分)与引线框架LF2的源极-漏极端子部分TSD1平面地重叠；但其余部分不与引线框架LF2、LF3的栅极端子部分TGH1、源极-漏极端子部分TSD1、源极端子部分TSL1或栅极端子部分TGL1平面地重叠。
在本实施例中，在组件WK中没有任何其它端子部分被放置在引线框架LF3的栅极端子部分TGL1之上。因此，在结合材料BM1a至BM1d固化之后且包封树脂部分MR形成之前可以实现以下各项：可以从上方观察(外观检查)引线框架LF3的栅极端子部分TGL1与半导体芯片CPL的栅极焊盘电极PDGL之间通过结合材料BM1接合的状态。(这里所述的上方意指在引线框架LF3的栅极端子部分TGL1的上方。)此外，还可以从上方观察(外观检查)引线框架LF3的源极端子部分TSL1与半导体芯片CPL的源极焊盘电极PDSL之间通过结合材料BM1接合的状态。结果，可以提高所制造的半导体装置SM1的可靠性(端子耦接的可靠性)。
为了便于此观察(外观检查)，更期望的是如图27所示地采取以下措施：防止半导体芯片CPL的栅极焊盘电极PDGL和源极焊盘电极PDSL中的每一个的一部分与源极端子部分TSL1或栅极端子部分TGL1平面地重叠。也就是说，更期望的是应建立以下状态：半导体芯片CPL的栅极焊盘电极PDGL的一部分(大部分)与栅极端子部分TGL1平面地重叠；但其余部分不与引线框架LF3的源极端子部分TSL1或栅极端子部分TGL1平面地重叠。此外，更期望的是应建立以下状态：半导体芯片CPL的源极焊盘电极PDSL的一部分(大部分)与源极端子部分TSL1平面地重叠；但其余部分不与引线框架LF3的源极端子部分TSL1或栅极端子部分TGL1平面地重叠。
当在结合材料BM1是焊料的情况下执行以上观察(外观检查)时，获得尤其有意义的效果。这是因为通过观察吸附于每个端子部分的侧壁的焊料(结合材料BM1)的状态，可以观察通过焊料(结合材料BM1)接合的状态。
随后，如图30(平面图)和图31(截面图)所示地执行成型步骤(树脂密封步骤，例如，转移(transfer)成型步骤)以形成包封树脂部分MR。由此用包封树脂部分MR密封半导体芯片CPH、CPL。将参考图32至图34给出对此成型步骤的描述。
图32至图34示出了在此成型步骤中固定在成型模具MD1、MD2(上模具MD1和下模具MD2)中的组件WK。图32示出在对应于图27的线A3-A3的位置上截取的截面(即，对应于图29的截面)。图33示出在对应于图27的线B5-B5的位置上截取的截面。(图27的线B5-B5基本上对应于图13的线B2-B2)。图34示出在对应于图27的线B6-B6的位置上截取的截面。(图27的线B6-B6基本上对应于图13的线B3-B3)。
为了执行成型步骤，首先，将组件WK固定在成型模具MD1、MD2中。也就是说，如图32至图34所示，将引线框架LF1至LF3插入并夹紧(固定)在成型模具MD1、MD2之间，从而实现：将半导体芯片CPH、CPL放置在由上模具MD1的下表面和下模具MD2的上表面形成的腔体CAV中。
这时，建立以下状态以便如图32至图34所示地使漏极端子TDH的主表面TDHa从包封树脂部分MR中露出：引线框架LF1的漏极端子部分TDH1的下表面(在与安装半导体芯片CPH的那一侧相反的一侧上的主表面)与下模具MD2的上表面接触。引线框架LF2的源极-漏极端子部分TSD1和栅极端子部分TGH1被布置为使得实现以下各项：其要位于包封树脂部分MR外面的部分被夹在上模具MD1(的下表面)与下模具MD2(的上表面)之间；且其要位于包封树脂部分MR内部的部分(面对于半导体芯片CPH、CPL的部分)被放置在腔体CAV中。引线框架LF3的源极端子部分TSL1和栅极端子部分TGL1被布置为使得实现以下各项：其要位于包封树脂部分MR外面的部分被夹在上模具MD1(的下表面)与下模具MD2(的上表面)之间；且其要位于包封树脂部分MR内部的部分(面对于半导体芯片CPL的部分)被放置在腔体CAV中。
在如图32至图34所示地将引线框架LF1至LF3固定并夹在成型模具MD1、MD2之间之后，执行以下处理：将作为用于形成包封树脂部分MR的材料的包封树脂材料注入(引入、填充)到成型模具MD1、MD2中的腔体CAV中。然后，使注入的包封树脂材料固化以形成包封树脂部分MR。用于形成包封树脂部分MR的包封树脂材料由例如热固性树脂材料等的树脂材料等构成，且可以包含填充物等。例如，可以使用包含填充物的环氧树脂等。当包封树脂材料由热固性树脂材料构成时，可以通过采取以下程序来对包封树脂材料进行加热和固化(变成固化的包封树脂部分MR)：在将包封树脂材料注入到成型模具MD1、MD2的腔体CAV中之后，将成型模具MD1、MD2加热至预定温度。当结合材料BM1是焊料时，期望的是包封树脂材料在固化时的温度应小于构成结合材料BM1的焊料的熔点。这使得可以防止焊料在固化包封树脂材料时被熔化。因此，形成包封树脂部分MR。
随后，将其上形成有包封树脂部分MR的组件WK(即，组件WKa)从成型模具MD1、MD2中释放出来，并从包封树脂部分MR中去除任何毛边(flash)等。因此，获得图30和图31所示的组件(工件)WKa。通过在组件WK上形成包封树脂部分MR来获得组件WKa。
在成型步骤中，在引线框架LF1的漏极端子部分TDH1的下表面与成型模具MD2的上表面之间几乎不存在间隙。因此，在漏极端子部分TDH1的下表面上几乎不形成包封树脂部分MR。因此，在组件WKa中建立以下状态：引线框架LF1的漏极端子部分TDH1的下表面(对应于主表面TDHa)从包封树脂部分MR的背表面(对应于主表面MRb)中露出。即使在漏极端子部分TDH1的下表面上形成包封树脂部分MR的任何毛边，也可以通过在成型步骤之后的去毛边步骤来将其去除。
随后，根据需要执行镀覆以在引线框架LF1至LF3的从包封树脂部分MR中露出的部分之上形成镀覆层(未示出)。可以使用例如无铅焊料来执行焊料镀覆。
随后，在预定位置上切割引线框架LF1、LF2、LF3。也就是说，切割系杆TB1以便将栅极端子部分TGH1和源极-漏极端子部分TSD1彼此分开；并切割系杆TB2以便将栅极端子部分TGL1和源极端子部分TSL1彼此分开。之后，将漏极端子部分TDH1、源极-漏极端子部分TSD1、栅极端子部分TGH1、源极端子部分TSL1和栅极端子部分TGL1与引线框架LF1、LF2、LF3(的框架)切断(分离)。
随后，使源极-漏极端子部分TSD1、栅极端子部分TGH1、源极端子部分TSL1和栅极端子部分TGL1从包封树脂部分MR的侧表面突出的部分弯曲。因此，制造了图3至图16所示的本实施例中的半导体装置SM1。
引线框架LF1的漏极端子部分TDH1变成半导体装置SM1的漏极端子TDH；引线框架LF2的源极-漏极端子部分TSD1变成半导体装置SM1的源极-漏极端子TSD；且引线框架LF2的栅极端子部分TGH1变成半导体装置SM1的栅极端子TGH。另外，引线框架LF3的源极端子部分TSL1变成半导体装置SM1的源极端子TSL且引线框架LF3的栅极端子部分TGL1变成半导体装置SM1的栅极端子TGL。
<半导体芯片的配置>
将给出对在本实施例中的半导体装置SM1中使用的半导体芯片CPH、CPL的配置示例的描述。
在本实施例中使用的半导体芯片CPH、CPL是功率MOSFET芯片(其中形成有功率MOSFET的半导体芯片)，具体而言是其中形成有垂直MOSFET的半导体芯片。这里引用的垂直MOSFET对应于其中源极-漏极电流沿着半导体衬底的厚度方向(基本上垂直于半导体衬底的主表面的方向)流动的MOSFET。如上所述，使用其中形成有垂直MOSFET的半导体芯片作为半导体芯片CPH、CPL。这也意图将半导体芯片CPH(功率MOS QH1)与半导体芯片CPL(功率MOS QL1)串联地耦接，以便实现以下各项：半导体芯片CPH被夹在漏极端子TDH与源极-漏极端子TSD和栅极端子TGH之间；且半导体芯片CPL被夹在源极-漏极端子TSD与源极端子TSL和栅极端子TGL之间。
将参照图35给出对半导体芯片CPH、CPL的配置示例的描述。图35是示出半导体芯片CPH、CPL的配置示例的主要部分截面图。功率MOS QH1在形成半导体芯片CPH的半导体衬底(在下文中，简称为衬底)21的主表面中形成；且功率MOS QL1在形成半导体芯片CPL的衬底21的主表面中形成。
如图35所示，衬底21包括：由掺杂有例如砷(As)的n+型单晶硅等构成的衬底主体(半导体衬底、半导体晶片)21a；和由例如在衬底主体21a的主表面之上形成的n-型单晶硅构成的外延层(半导体层)21b。因此，衬底21是所谓的外延晶片。在此外延层21b的主表面中，形成由例如硅氧化物等构成的场绝缘膜(元件隔离区)22。
在图35所示的半导体芯片是半导体芯片CPH的情况下，构成功率MOS QH1的多个单位晶体管单元在被场绝缘膜22和位于其下方的p型阱PWL1包围(encircle)的有源区中形成。通过将这些单位晶体管单元并联地耦接来形成功率MOS QH1。在图35所示的半导体芯片是半导体芯片CPL的情况下，构成功率MOS QL1的多个单位晶体管单元在被场绝缘膜22和位于其下方的p型阱PWL1包围的有源区中形成。通过将这些单位晶体管单元并联地耦接来形成功率MOS QL1。每个单位晶体管单元由具有例如沟槽栅极结构的n沟道功率MOSFET形成。
衬底主体21a和外延层21b充当单位晶体管单元的漏极区。
在图35所示的半导体芯片是半导体芯片CPH的情况下，背表面漏极电极BEH在衬底21(半导体芯片CPH)的背表面中形成。在图35所示的半导体芯片是半导体芯片CPL的情况下，背表面漏极电极BEL在衬底21(半导体芯片CPL)的背表面中形成。通过例如在衬底21的背表面之上依次堆叠钛(Ti)层、镍(Ni)层和金(Au)层来形成背表面漏极电极BEH、BEL。
在外延层21b中形成的p型半导体区23充当单位晶体管单元的沟道形成区。在p型半导体区23的上部处形成的n+型半导体区24充当单位晶体管单元的源极区。因此，半导体区24是用于源极的半导体区。
此外，在衬底21中，形成在衬底21的厚度方向上从其主表面延伸的沟槽25。沟槽25被形成为其从n+型半导体区24的上表面延伸，穿透n+型半导体区24和p型半导体区23，并在位于其下方的外延层21b中终止。在每个沟槽25的底面和侧表面之上，形成由例如硅氧化物构成的栅极绝缘膜26。每个沟槽25被栅极电极27填充，在其之间有栅极绝缘膜26。栅极电极27由例如添加有n型杂质(例如，磷)的多晶硅膜构成。栅极电极27充当单位晶体管单元的栅极电极。而且，在场绝缘膜22的一部分之上，形成由在与栅极电极27相同的层中的导电膜构成的用于栅极引出(extraction)的布线部分27a。栅极电极27和用于栅极引出的布线部分27a被一体地形成并彼此电耦接。在图35中的截面图中未示出的区域中，栅极电极27和用于栅极引出的布线部分27a被一体地耦接在一起。用于栅极引出的布线部分27a通过在覆盖它的绝缘膜28中形成的接触孔29a与栅极布线30G电耦接。
同时，源极布线30S通过在绝缘膜28中形成的接触孔29b与用于源极的n+型半导体区24电耦接。源极布线30S被电耦接到在p型半导体区23的上部处的n+型半导体区24之间形成的p+型半导体区31，并由此与用于沟道形成的p型半导体区23电耦接。可以通过以下各项来形成栅极布线30G和源极布线30S：在其中形成有接触孔29a、29b的绝缘膜28之上形成金属膜，例如铝膜(或铝合金膜)，以便用其填充接触孔29a、29b；并将此金属膜(铝膜或铝合金膜)图案化。因此，栅极布线30G和源极布线30S由铝膜、铝合金膜等构成。
栅极布线30G和源极布线30S被由聚酰亚胺树脂等构成的保护膜(绝缘膜)32覆盖。此保护膜32是半导体芯片CPH、CPL的最上层中的膜(绝缘膜)。
在保护膜32的一部分中，形成露出位于其下方的栅极布线30G和源极布线30S的一部分的开口33。在半导体芯片CPH的情况下，由开口33露出的那部分栅极布线30G是栅极焊盘电极PDGH且由开口33露出的那部分源极布线30S是源极焊盘电极PDSH。在半导体芯片CPL的情况下，由开口33露出的那部分栅极布线30G是栅极焊盘电极PDGL且由开口33露出的那部分源极布线30S是源极焊盘电极PDSL。
可以通过镀覆等在源极焊盘电极PDSH、PDSL和栅极焊盘电极PDGH、PDGL的前表面上形成金属层34。(也就是说，可以在栅极布线30G和源极布线30S的在开口33底部处露出的那部分之上形成金属层34)。此金属层34由在栅极布线30G和源极布线30S之上形成的金属层34a与在其上方形成的金属层34b的层叠膜形成。下金属层34a由例如镍(Ni)构成并主要用于抑制或防止作为其基底的栅极布线30G和源极布线30S中的铝的氧化。上金属层34b由例如金(Au)构成并主要用于抑制或防止作为其基底的金属层34a中的镍的氧化。
在这样构造的半导体芯片CPH、CPL中，功率MOS QH1、QL1的每个单位晶体管的工作电流在用于漏极的外延层21b与用于源极的n+型半导体区24之间流动。这时，其沿着每个栅极电极27的侧表面(即，每个沟槽25的侧表面)在衬底21的厚度方向上流动。也就是说，沿着半导体芯片CPH、CPL的厚度方向形成沟道。
<半导体装置的安装>
图36和图37是安装在安装板(布线衬底)PCB之上的本实施例中的半导体装置SM1的主要部分截面图。图36示出对应于图9的截面且图37示出对应于图12的截面。
如图36和图37所示，半导体装置SM1被安装在安装板(布线衬底)PCB之上。这时，半导体装置SM1的背表面侧(即，包封树脂部分MR的主表面MRb侧)被用作用于安装到安装板PCB的安装表面。在包封树脂部分MR的主表面MRb中露出的漏极端子TDH(的主表面TDHa)通过导电结合材料BM2与安装板PCB的端子TE1接合并与之电耦接。栅极端子TGH的外引线部分(的下表面TGHb)通过导电结合材料BM2与安装板PCB的端子TE2接合并与之电耦接。源极-漏极端子TSD的外引线部分(的下表面TSDb)通过导电结合材料BM2与安装板PCB的端子TE3接合并与之电耦接。栅极端子TGL的外引线部分(的下表面TGLb)通过导电结合材料BM2与安装板PCB的端子TE4接合并与之电耦接。源极端子TSL的外引线部分(的下表面TSLb)通过导电结合材料BM2与安装板PCB的端子TE5接合并与之电耦接。导电结合材料BM2由例如焊料构成。
(第二实施例)
对于第二实施例，将给出对第一实施例中的半导体装置SM1的另一种制造方法的描述。
图38至图41是在用于本实施例中的半导体装置SM1的制造过程中使用的引线框架LF1a、LF2a、LF3a的主要部分平面图；图42是引线框架LF1a的主要部分截面图；且图43至图51是制造过程中的半导体装置SM1的平面图(主要部分平面图)或截面图(主要部分截面图)。图38示出引线框架LF1a的上表面(在放置半导体芯片CPH的一侧上的主表面)；图39示出引线框架LF2a的上表面(在放置半导体芯片CPL的一侧上的主表面)；图40示出引线框架LF2a的下表面(在其面对半导体芯片CPH的一侧上的主表面)；且图41示出引线框架LF3a的下表面(在其面对半导体芯片CPL的一侧上的主表面)。虽然图38至图41是平面图，但用阴影线画出在引线框架LF1a、LF2a、LF3a中形成有焊料镀覆层PL1的区域以便于观看。图42是基本上对应于图38的线A4-A4的引线框架LF1a的截面图。(图38的线A4-A4和图17的线A3-A3基本上对应于同一位置。)然而，同样在图42以及涉及第一实施例的图20中，省略引线框架LF1a中的切口SLT和开口OP以便于观看。图44、图46、图48、图50和图51也同样如此。在图43至图51中，图43、图45、图47和图49是平面图(主要部分平面图)且图44、图46、图48、图50和图51是截面图(主要部分截面图)。图43和图44对应于同一工艺步骤；图45和图46对应于同一工艺步骤；图47和图48对应于同一工艺步骤；且图49和图50对应于同一工艺步骤。图43、图45、图47和图49示出同一平面区域，而图44、图46、图48、图50和图51中的截面图基本上对应于在对应于图38和图49的线A3-A3的位置上截取的截面。
如图38至图41所示，对在本实施例中使用的引线框架LF1a、LF2a、LF3a采取以下措施：预先在要接合半导体芯片CPH、CPL的源极焊盘电极PDSH、PDSL、栅极焊盘电极PDGH、PDGL和背表面漏极电极BEH、BEL的区域中形成焊料镀覆层PL1。除形成了焊料镀覆层PL1之外，引线框架LF1a、LF2a、LF3a具有与在第一实施例中使用的引线框架LF1、LF2、LF3相同的配置。因此，这里将省略其描述并将给出对焊料镀覆层PL1的描述。
焊料镀覆层PL1可以具有例如Pb-Sn合金镀覆层的单层结构，或者可以具有Pb-Sn合金镀覆层与位于其上方的Sn镀覆层的层叠结构。当焊料镀覆层PL1的表面部分是Sn镀覆层时，可以提高焊料润湿性。此Sn镀覆层的厚度可以小于Pb-Sn合金镀覆层的厚度。
当将例如Sn-Ag无铅焊料的无铅焊料用于焊料镀覆层PL1时，可以为焊料镀覆层PL1设置层叠结构。在此层叠结构中，从底部起依次放置Sn镀覆层、Ag镀覆层和Sn镀覆层。可以基于产品需要的焊料厚度及Sn和Ag的组成比来调整每个镀覆层的厚度。
可以通过电解镀覆来形成焊料镀覆层PL1。例如，制备在第一实施例中使用的引线框架LF1、LF2、LF3。然后，在每个引线框架LF1、LF2、LF3之上形成膜部件或抗蚀剂层(光致抗蚀剂层)。此膜部件或抗蚀剂层使应形成有焊料镀覆层PL1的区域露出并覆盖不应形成有焊料镀覆层PL1的区域。之后，通过电解镀覆在引线框架LF1、LF2、LF3(的从膜部件或抗蚀剂层中露出的区域)之上形成焊料镀覆层PL1。这使得可以将引线框架LF1、LF2、LF3变成其上面形成有焊料镀覆层PL1的引线框架LF1a、LF2a、LF3a。
在引线框架LF1a中，如图38和图42所示，焊料镀覆层PL1在漏极端子部分TDH1的主表面(上表面)TDH1b中的要放置半导体芯片CPH的区域中形成。(换言之，此区域是稍后要接合半导体芯片CPH的背表面漏极电极BEH的区域。)
在引线框架LF2a中，如图39所示，焊料镀覆层PL1在源极-漏极端子部分TSD1的主表面(上表面)TSD1a中的要放置半导体芯片CPL的区域中形成。(换言之，此区域是稍后要接合半导体芯片CPL的背表面漏极电极BEL的区域。)在引线框架LF2a中，如图40所示，焊料镀覆层PL1还在以下区域中形成：源极-漏极端子部分TSD1的主表面(下表面)TSD1b中的要接合到半导体芯片CPH的源极焊盘电极PDSH的区域；以及栅极端子部分TGH1的主表面(下表面)TGH1b中的要接合到半导体芯片CPH的栅极焊盘电极PDGH的区域。源极-漏极端子部分TSD1的主表面(上表面)TSD1a和主表面(下表面)TSD1b是位于彼此相反的侧上的主表面。源极-漏极端子部分TSD1的主表面(上表面)TSD1a是放置半导体芯片CPL的一侧上的主表面。源极-漏极端子部分TSD1的主表面(下表面)TSD1b是在其面对半导体芯片CPH的一侧上的主表面。栅极端子部分TGH1的主表面(下表面)TGH1b是与源极-漏极端子部分TSD1的主表面(下表面)TSD1b在同一侧上的表面且是在其面对半导体芯片CPH的一侧上的主表面。
在引线框架LF3a中，如图41所示，焊料镀覆层PL1在以下区域中形成：源极端子部分TSL1的主表面(下表面)TSL1b中的要接合到半导体芯片CPL的源极焊盘电极PDSL的区域；和栅极端子部分TGL1的主表面(下表面)TGL1b中的要接合到半导体芯片CPL的栅极焊盘电极PDGL的区域。源极端子部分TSL1的主表面(下表面)TSL1b是在其面对半导体芯片CPL的一侧上的主表面。栅极端子部分TGL1的主表面(下表面)TGL1b是与源极端子部分TSL1的主表面(下表面)TSL1b在同一侧上的表面且是在其面对半导体芯片CPL的一侧上的主表面。
在制备半导体芯片CPH、CPL和引线框架LF1a、LF2a、LF3a之后，如图43(平面图)和图44(截面图)所示地执行以下处理：将半导体芯片CPH放置(安装)在引线框架LF1a的漏极端子部分TDH1的主表面(上表面)TDH1b中的焊料镀覆层PL1之上。这时，期望的是采取以下程序：将焊剂(flux)涂敷到引线框架LF1a的漏极端子部分TDH1的主表面TDH1b中的焊料镀覆层PL1上；然后将半导体芯片CPH放置(安装)在此焊料镀覆层PL1之上。当使用高粘度焊剂时，还可以通过焊剂的粘附力将半导体芯片CPH临时固定。半导体芯片CPH被安装为使得其背表面漏极电极BEH面对于引线框架LF1a的漏极端子部分TDH1的主表面(上表面)TDH1b(中的焊料镀覆层PL1)。
随后，如图45(平面图)和图46(截面图)所示地将引线框架LF2a放置在半导体芯片CPH的前表面CPHa之上。具体而言，将引线框架LF2a放置在半导体芯片CPH和引线框架LF1a之上，使得实现以下各项：引线框架LF2a的源极-漏极端子部分TSD1被放置在半导体芯片CPH的源极焊盘电极PDSH之上；并且同时，引线框架LF2a的栅极端子部分TGH1被放置在半导体芯片CPH的栅极焊盘电极PDGH之上。这时，期望的是采取以下程序：将焊剂涂敷到半导体芯片CPH的前表面CPHa中的源极焊盘电极PDSH和栅极焊盘电极PDGH上；然后，将引线框架LF2a放置在半导体芯片CPH的前表面CPHa之上。当使用高粘度焊剂时，还可以通过焊剂的粘附力将引线框架LF2a临时固定。
结果，引线框架LF2a的源极-漏极端子部分TSD1的主表面(下表面)TSD1b中的焊料镀覆层PL1被放置在半导体芯片CPH的源极焊盘电极PDSH之上；同时，引线框架LF2a的栅极端子部分TGH1的主表面(下表面)TGH1b中的焊料镀覆层PL1被放置在半导体芯片CPH的栅极焊盘电极PDGH之上。换言之，当将引线框架LF2a放置在半导体芯片CPH的前表面CPHa之上时，在以下部分上预先提供焊料镀覆层PL1：与半导体芯片CPH的源极焊盘电极PDSH面对的那部分源极-漏极端子部分TSD1；以及与半导体芯片CPH的栅极焊盘电极PDGH面对的那部分栅极端子部分TGH1。
随后，如图47(平面图)和图48(截面图)所示地执行以下处理：将半导体芯片CPL放置(安装)在引线框架LF2a的源极-漏极端子部分TSD1的主表面(上表面)TSD1a中的焊料镀覆层PL1之上。这时，期望的是采取以下程序：将焊剂涂敷到引线框架LF2a的源极-漏极端子部分TSD1的主表面(上表面)TSD1a中的焊料镀覆层PL1上；然后将半导体芯片CPL放置(安装)在此焊料镀覆层PL1之上。当使用高粘度焊剂时，还可以通过焊剂的粘附力将半导体芯片CPL临时固定。引线框架LF2a的源极-漏极端子部分TSD1的主表面TSD1a是与其面对半导体芯片CPH的那一侧相反的一侧上的主表面。半导体芯片CPL被安装为使得其背表面漏极电极BEL面对引线框架LF2a的源极-漏极端子部分TSD1的主表面(上表面)TSD1a。
而且，在本实施例中，如在第一实施例中一样，将引线框架LF2a的源极-漏极端子部分TSD1放置为使得同样如从43至图46看到的那样其不与半导体芯片CPH的栅极焊盘电极PDGH平面地重叠。半导体芯片CPL被放置在此引线框架LF2a的源极-漏极端子部分TSD1(中的焊料镀覆层PL1)之上。因此，半导体芯片CPL被放置于在平面中看时与半导体芯片CPH偏移的位置。因此，半导体芯片CPL的背表面漏极电极BEL不与引线框架LF2a的栅极端子部分TGH1接触。
随后，如图49(平面图)和图50(截面图)所示地将引线框架LF3a放置在半导体芯片CPL的前表面CPLa之上。具体而言，将引线框架LF3a放置为使得实现以下各项：引线框架LF3a的源极端子部分TSL1被放置在半导体芯片CPL的源极焊盘电极PDSL之上；同时，引线框架LF3a的栅极端子部分TGL1被放置在半导体芯片CPL的栅极焊盘电极PDGL之上。这时，期望的是采取以下程序：将焊剂涂敷到半导体芯片CPL的前表面CPLa中的源极焊盘电极PDSL和栅极焊盘电极PDGL上；然后，将引线框架LF3a放置在半导体芯片CPL的前表面CPLa之上。当使用高粘度焊剂时，还可以通过焊剂的粘附力将引线框架LF3a临时固定。
结果，引线框架LF3a的源极端子部分TSL1的主表面(下表面)TSL1b中的焊料镀覆层PL1被放置在半导体芯片CPL的源极焊盘电极PDSL之上；同时，引线框架LF3a的栅极端子部分TGL1的主表面(下表面)TGL1b中的焊料镀覆层PL1被放置在半导体芯片CPL的栅极焊盘电极PDGL之上。换言之，当将引线框架LF3a放置在半导体芯片CPL的前表面CPLa之上时，在以下部分上预先提供焊料镀覆层PL1：与半导体芯片CPL的源极焊盘电极PDSL面对的那部分源极端子部分TSL1；以及与半导体芯片CPL的栅极焊盘电极PDGL面对的那部分栅极端子部分TGL1。
在图49中，用表示线A4-A4的长短交替点划线指示对应于图38的线A4-A4的位置。因此，沿着图49的线A4-A4截取的截面图基本上对应于图50。
随后，执行回流焊处理(热处理)以使引线框架LF1a、LF2a、LF3a上的焊料镀覆层PL1熔化和凝固(重新凝固)。如图51所示，结果，焊料镀覆层PL1变成由焊料构成的结合材料BM1。
如图51所示，结果，半导体芯片CPH的背表面漏极电极BEH和引线框架LF1a的漏极端子部分TDH1通过结合材料BM1接合并电耦接在一起。(通过使焊料镀覆层PL1熔化并重新凝固来获得此结合材料BM1。)半导体芯片CPH的源极焊盘电极PDSH和引线框架LF2a的源极-漏极端子部分TSD1通过结合材料BM1接合并电耦接在一起。(通过使焊料镀覆层PL1熔化并重新凝固来获得此结合材料BM1。)半导体芯片CPH的栅极焊盘电极PDGH和引线框架LF2a的栅极端子部分TGH1通过结合材料BM1接合并电耦接在一起。(通过使焊料镀覆层PL1熔化并重新凝固来获得此结合材料BM1。)半导体芯片CPL的背表面漏极电极BEL和引线框架LF2a的源极-漏极端子部分TSD1通过结合材料BM1接合并电耦接在一起。(通过使焊料镀覆层PL1熔化并重新凝固来获得此结合材料BM1。)半导体芯片CPL的源极焊盘电极PDSL和引线框架LF3a的源极端子部分TSL1通过(通过使焊料镀覆层PL1熔化并凝固获得的)结合材料BM1接合并电耦接在一起；并且半导体芯片CPL的栅极焊盘电极PDGL和引线框架LF3a的栅极端子部分TGL1通过(通过使焊料镀覆层PL1熔化并重新凝固获得的)结合材料BM1接合并电耦接在一起。结果，获得由引线框架LF1a至LF3a和接合在其之间的半导体芯片CPH、CPL组成的组件(工件)WK。图51中的组件WK对应于图29中的第一实施例中的组件WK。此阶段(与图51中相同的工艺步骤)的平面图与图49相同。
后续步骤与第一实施例中的那些相同。也就是说，与在第一实施例中一样地执行以下步骤：包封树脂部分MR形成步骤、镀覆步骤、用于切割引线框架LF1a、LF2a、LF3a的步骤、用于使源极-漏极端子部分TSD1、栅极端子部分TGH1、源极端子部分TSL1和栅极端子部分TGL1弯曲的步骤等。这里将省略其图形表示和描述。
而且，在本实施例中，与在第一实施例中相同，在组件WK中不将引线框架LF3a(的源极端子部分TSL1或栅极端子部分TGL1)放置在半导体芯片CPH的栅极焊盘电极PDGH之上。也就是说，引线框架LF3a的源极端子部分TSL1或栅极端子部分TGL1不与半导体芯片CPH的栅极焊盘电极PDGH平面地重叠。因此，引线框架LF3a在通过回流焊处理使焊料镀覆层PL1变为结合材料BM1之后且形成包封树脂部分MR之前不妨碍。可以从上方观察(外观检查)引线框架LF2a的栅极端子部分TGH1和半导体芯片CPH的栅极焊盘电极PDGH之间通过结合材料BM1接合的状态。(这里引用的上方意指在引线框架LF2a的栅极端子部分TGH1的上方。)此外，还可以从上方观察(外观检查)引线框架LF2a的源极-漏极端子部分TSD1与半导体芯片CPH的源极焊盘电极PDSH之间通过结合材料BM1接合的状态。结果，可以提高所制造的半导体装置SM1的可靠性(端子耦接的可靠性)。为了便于此观察(外观检查)，更期望的是如图49所示地采取以下措施：防止半导体芯片CPH的栅极焊盘电极PDGH和源极焊盘电极PDSH中的每一个的一部分与栅极端子部分TGH1、源极-漏极端子部分TSD1、源极端子部分TSL1或栅极端子部分TGL1平面地重叠。
而且，在本实施例中，如在第一实施例中一样，在组件WK中没有任何其它端子部分被放置在引线框架LF3a的栅极端子部分TGL1之上。因此，可以在通过回流焊处理使焊料镀覆层PL1变成结合材料BM1之后且形成包封树脂部分MR之前实现以下各项：可以从上方观察(外观检查)引线框架LF3a的栅极端子部分TGL1与半导体芯片CPL的栅极焊盘电极PDGL之间通过结合材料BM1接合的状态。(这里引用的上方意指在引线框架LF3a的栅极端子部分TGL1上方。)此外，还可以从上方观察(外观检查)引线框架LF3a的源极端子部分TSL1与半导体芯片CPL的源极焊盘电极PDSL之间通过结合材料BM1接合的状态。结果，可以提高所制造的半导体装置SM1的可靠性(端子耦接的可靠性)。为了便于此观察(外观检查)，更期望的是如图49所示地采取以下措施：防止半导体芯片CPL的栅极焊盘电极PDGL和源极焊盘电极PDSL中的每一个的一部分与源极端子部分TSL1或栅极端子部分TGL1平面地重叠。
此外，在本实施例中，使用其上预先形成有焊料镀覆层PL1的引线框架LF1a、LF2a、LF3a来制造(组装)半导体装置SM1。因此，可以获得以下效果。与使用焊膏的情况相比，可以供应一定量的焊料，并且可以在回流期间防止焊料流出；因此，可以均匀地保持相关产品所需的焊料膜厚度。可以抑制半导体芯片CPH、CPL与引线框架LF1a、LF2a、LF3a之间的位置偏差。由于不使用焊膏，因此作为焊膏主要材料的焊球不飞散(fly part)，且不产生导电异物。在上述组装方法中，将引线框架LF1a、LF2a、LF3a和半导体芯片CPH、CPL交替地堆叠且这使得可以简化用于半导体装置的制造过程(组装步骤)。即使在使用焊剂的工艺中，与使用焊膏的情况相比，所使用的焊剂量也是少量的，并且这提高回流之后的清洁效率。当在氢气与氮气的混合气体气氛中执行回流时，不需要焊剂且可以不用清洁。作为焊料镀覆组成物(焊料镀覆层PL1的组成物)的示例，用Sn薄薄地镀覆Pb-Sn板的前表面。结果，表面层中的此Sn镀覆在回流加热阶段中扩散到Pb-Sn板中并在早期阶段开始与半导体芯片侧上的电极金属扩散结合。这消除了由于所用焊剂的高温而引起的失活(deactivation)问题。
如关于第一实施例所描述的那样，当使用其上没有形成焊料镀覆层PL1的引线框架LF1、LF2、LF3来制造(组装)半导体装置SM1时可以实现以下各项：可以根据安装的半导体芯片CPH、CPL的尺寸来控制膏的量(用于结合材料BM1a、BM1b、BM1c、BM1d的涂敷膏材料的量)。这有利于框架(引线框架LF1、LF2、LF3)的标准化。
(第三实施例)
图52和图53是第三实施例中的半导体装置SM1a的截面图且分别对应于与第一实施例有关的图7和图9。
在第一实施例中的半导体装置SM1中，不使栅极端子TGL或源极端子TSL从作为包封树脂部分MR的上表面的主表面MRa中露出。然而，在本实施例中的半导体装置SM1a中，如图52和图53所示，以下主表面从作为包封树脂部分MR的上表面的主表面MRa中露出：栅极端子TGL的主表面TGLa和源极端子TSL的主表面TSLa。栅极端子TGL的主表面TGLa是在与其面对半导体芯片CPL的那一侧相反的一侧上的其主表面。源极端子TSL的主表面TSLa也是在与其面对半导体芯片CPL的那一侧相反的一侧上的其主表面。本实施例中的半导体装置SM1a的配置中的其它方面基本上与第一实施例中的半导体装置SM1的那些相同，并将省略其描述。
作为用于本实施例中的半导体装置SM1a的制造方法的示例，可以在关于第一和第二实施例描述的制造过程中采取以下程序：在形成包封树脂部分MR之后，对包封树脂部分MR的主表面MRa进行抛光。从而使栅极端子TGL(栅极端子部分TGL1)的主表面TGLa和源极端子TSL(源极端子部分TSL1)的主表面TSLa从包封树脂部分MR的主表面MRa中露出。可以通过例如液体研磨(honing)来执行对包封树脂部分MR的主表面MRa进行抛光的此步骤。所述液体研磨是如下的技术，在其中将诸如水的液体与颗粒(粒状或粉末状研磨剂)混合并在高压下将所获得的混合物(与颗粒混合或包含颗粒的液体)喷射(喷吹(blast))到要抛光的表面上。(在本示例中，要抛光的表面是包封树脂部分MR的主表面MRa)。可以将细的研磨剂颗粒(磨料颗粒)用于混合到液体(水)中的颗粒(研磨剂)，为此，可以使用例如矾土(铝氧化物)的细颗粒。
在本实施例中的半导体装置SM1a中，如上所述，使栅极端子TGL(的主表面TGLa)和源极端子TSL(的主表面TSLa)从包封树脂部分MR的主表面MRa中露出。因此，除通过第一和第二实施例获得的效果之外，可以进一步提高半导体装置SM1a的热辐射特性。
(第四实施例)
图54是第四实施例中的半导体装置SM1b的顶视图(平面图)；图55是半导体装置SM1b的底视图(底视平面图、背面后视图、平面图)；且图56至图61是半导体装置SM1b的截面图(横向截面图)。在图55中，用线A1-A1、线A2-A2、线B1-B1、线B2-B2、线B3-B3和线B4-B4来标记对应于与第一实施例有关的图13的线A1-A1、线A2-A2、线B1-B1、线B2-B2、线B3-B3和线B4-B4的位置。图56至图61分别对应于与第一实施例有关的图7至图12。沿图55的线A1-A1截取的截面基本上对应于图56；沿图55的线A2-A2截取的截面基本上对应于图57；沿图55的线B1-B1截取的截面基本上对应于图58；沿图55的线B2-B2截取的截面基本上对应于图59；沿图55的线B3-B3截取的截面基本上对应于图60；且沿图55的线B4-B4截取的截面基本上对应于图61。
在图54至图61中示出的本实施例中的半导体装置SM1b与第一实施例中的半导体装置SM1的不同之处在于以下各点：
首先，本实施例中的半导体装置SM1b就顶部和底部(前面和背面)而论是与第一实施例中的半导体装置SM1颠倒的。将给出更具体的描述。在第一实施例中的半导体装置SM1中，包封树脂部分MR的主表面MRa是包封树脂部分MR的上表面；且包封树脂部分MR的主表面MRb是包封树脂部分MR的背表面(即，半导体装置SM1的安装表面)。然而，在本实施例中的半导体装置SM1b中，包封树脂部分MR的主表面MRb是包封树脂部分MR的上表面；且包封树脂部分MR的主表面MRa是包封树脂部分MR的背表面(即，半导体装置SM1b的安装表面)。因此，虽然在第一实施例中的半导体装置SM1中，作为包封树脂部分MR的背表面的主表面MRb是半导体装置SM1的安装表面，但在本实施例中的半导体装置SM1b中发生以下情况：作为包封树脂部分MR的背表面的主表面MRa是半导体装置SM1b的安装表面。
在本实施例中的半导体装置SM1b中，以下表面从包封树脂部分MR的主表面MRa或包封树脂部分MR的背表面中露出：栅极端子TGL的主表面TGLa和源极端子TSL的主表面TSLa。同时，栅极端子TGL或源极端子TSL不被弯曲(即，不经历弯曲加工)且其是平坦的。栅极端子TGL的主表面TGLa是在与其面对半导体芯片CPL的那一侧相反的一侧上的其主表面；且源极端子TSL的主表面TSLa也是在与其面对半导体芯片CPL的那一侧相反的一侧上的其主表面。
在本实施例中的半导体装置SM1b中，不使漏极端子TDH从包封树脂部分MR的主表面MRb中露出且不需要为漏极端子TDH提供上述开口OP1。在本实施例中的半导体装置SM1b中，对于类似栅极端子TGH和源极-漏极端子TSD的漏极端子TDH采取以下措施：位于包封树脂部分MR内部的那部分漏极端子TDH是平坦的，但其一部分(漏极端子TDH的外引线部分)从包封树脂部分MR的侧表面突出并被弯曲。也就是说，在本实施例中的半导体装置SM1b中，如下处理漏极端子TDH、栅极端子TGH和源极-漏极端子TSD中的每一个的一部分：使它们从包封树脂部分MR的侧表面(对应于侧面SD2、SD4的侧表面的一部分)突出并在包封树脂部分MR外面被弯曲。在漏极端子TDH、栅极端子TGH和源极-漏极端子TSD中的每一个中，将位于包封树脂部分MR外面的部分指定为外引线部分。
在本实施例中的半导体装置SM1b中，漏极端子TDH、栅极端子TGH和源极-漏极端子TSD的外引线部分沿以下方向弯曲：与在第一实施例中的半导体装置SM1中的栅极端子TGH、源极-漏极端子TSD、栅极端子TGL和源极端子TSL的外引线部分的弯曲方向相反的方向。将给出更具体的描述。在本实施例中的半导体装置SM1b中，通过弯曲来形成以下外引线部分：栅极端子TGH的外引线部分；源极-漏极端子TSD的外引线部分；以及漏极端子TDH的外引线部分。这些外引线部分的以下下表面基本上与在包封树脂部分MR的主表面MRa中露出的栅极端子TGL的主表面TGLa和源极端子TSL的主表面TSLa齐平：栅极端子TGH的外引线部分的下表面TGHc；源极-漏极端子TSD的外引线部分的下表面TSDc；以及漏极端子TDH的外引线部分的下表面TDHc。
在第一实施例中的半导体装置SM1中，期望的是漏极端子TDH的厚度T1应大于以下厚度：栅极端子TGH的厚度T2、源极-漏极端子TSD的厚度T3、栅极端子TGL的厚度T4和源极端子TSL的厚度T5。然而，在本实施例中的半导体装置SM1b中，期望的是栅极端子TGL的厚度T4和源极端子TSL的厚度T5应大于以下厚度：漏极端子TDH的厚度T1、栅极端子TGH的厚度T2和源极-漏极端子TSD的厚度T3(即，T4＞T1、T2、T3且T5＞T1、T2、T3)。其原因如下。在前述实施例中半导体装置的安装表面侧上的平坦端子是半导体装置SM1中的漏极端子TDH。(半导体装置的安装表面侧是第一实施例中的包封树脂部分MR的主表面MRb侧和本实施例中的包封树脂部分MR的主表面MRa侧。)然而，在本实施例中的半导体装置SM1b中，半导体装置的安装表面侧上的平坦端子是栅极端子TGL和源极端子TSL。在本实施例中，可以通过使栅极端子TGL和源极端子TSL比漏极端子TDH、栅极端子TGH和源极-漏极端子厚来实现以下各项：可以实现半导体装置SM1b的热辐射特性和端子的加工容易性两者的提高；并且还可以减小半导体装置SM1b的尺寸(厚度)。
考虑到用于制造半导体装置SM1b的引线框架的加工容易性，期望的是栅极端子TGH的厚度T2和源极-漏极端子TSD的厚度T3应彼此相等(即，T2＝T3)。此外，期望的是栅极端子TGL的厚度T4和源极端子TSL的厚度T5应彼此相等(T4＝T5)。作为本实施例中的每个端子的厚度T1至T5的示例，可以采取以下措施：将栅极端子TGL和源极端子TSL各自的厚度T4、T5设置为例如0.4mm左右；并将漏极端子TDH、栅极端子TGH和源极-漏极端子TSD各自的厚度T1、T2、T3设置为例如0.2mm左右。
本实施例中的半导体装置SM1b的配置中的其它方面基本上与第一实施例中的半导体装置SM1的那些相同，并将省略其描述。
将给出对用于本实施例中的半导体装置SM1b的制造过程的描述。图62至图65是制造过程中的半导体装置SM1b的截面图。图62对应于关于第一实施例的图29；图63对应于关于第一实施例的图32；且图64对应于关于第一实施例的图31。
首先，如在第一实施例或第二实施例中那样获得如对应于图29的图62所示的组件(工件)WK。然而，在第一和第二实施例中，期望的是应使引线框架LF1、LF1a比引线框架LF2、LF3、LF2a、LF3a厚。但是，在本实施例中，期望的是引线框架LF3、LF3a中的每一个的厚度应大于引线框架LF1、LF2、LF1a、LF2a中的每一个的厚度。(引线框架LF3、LF3a中的每一个的厚度对应于栅极端子TGL的厚度T4和源极端子TSL的厚度T5。)(引线框架LF1、LF2、LF1a、LF2a中的每一个的厚度对应于漏极端子TDH的厚度T1、栅极端子TGH的厚度T2和源极-漏极端子TSD的厚度T3。)其它方面基本上与第一实施例或第二实施例中的制造过程相同，直至紧邻执行用于形成包封树脂部分MR的成型步骤之前，并将省略其描述。
图62中的组件WK具有与关于第一实施例的图29中的组件WK或关于第二实施例的图51中的组件WK基本上相同的配置。然而，引线框架LF1、LF2、LF3(或LF1a、LF2a、LF3a)之间的上述厚度关系是不同的。为方便起见图62示出如在第一实施例中一样使用引线框架LF1、LF2、LF3来形成组件WK的情况。
随后，执行成型步骤(树脂密封步骤，例如，转移成型步骤)。图63示出在此成型步骤中固定在成型模具MD1、MD2(上模具MD1和下模具MD2)中的组件WK。
虽然图63对应于与第一实施例有关的图32，但在本实施例(图63)中，与第一实施例(图32)不同，将组件WK倒置并固定在成型模具MD1、MD2中。在本实施例中，如图63所示，采取以下措施来使栅极端子TGL和源极端子TSL的主表面TGLa、TSLa从包封树脂部分MR中露出：使引线框架LF3的栅极端子部分TGL1的下表面及其源极端子部分TSL1的下表面与下模具MD2的上表面接触。(引线框架LF3的栅极端子部分TGL1的下表面是在与其面对半导体芯片CPL的那一侧相反的一侧上的其主表面。)(其源极端子部分TSL1的下表面是在与其面对半导体芯片CPL的那一侧相反的一侧上的其主表面。)对于引线框架LF2的源极-漏极端子部分TSD1和栅极端子部分TGH1，采取以下措施：它们的要位于包封树脂部分MR外面的部分被夹在上模具MD1(的下表面)与下模具MD2(的上表面)之间；且它们的要位于包封树脂部分MR内部的部分(与半导体芯片CPH、CPL面对的部分)被放置在腔体CAV中。对于引线框架LF1的漏极端子部分TDH1，采取以下措施：其要位于包封树脂部分MR外面的部分被夹在上模具MD1(的下表面)与下模具MD2(的上表面)之间；且其要位于包封树脂部分MR内部的部分(面对于半导体芯片CPL的部分)被放置在腔体CAV中。
在如图63所示地将引线框架LF1至LF3固定并夹在成型模具MD1、MD2中之后，如在第一实施例中那样地执行以下处理：将作为用于形成包封树脂部分MR的材料的包封树脂材料注入到成型模具MD1、MD2中的腔体CAV中；然后，使注入的包封树脂材料固化以形成包封树脂部分MR。随后，将其上形成有包封树脂部分MR的组件WK(即，组件WKa)从成型模具MD1、MD2中释放出来，并从包封树脂部分MR中去除任何毛边等。因此，获得图64所示的组件(工件)WKa。
在成型步骤处，在引线框架LF3的栅极端子部分TGL1和源极端子部分TSL1的下表面与成型模具MD1的上表面之间几乎不存在间隙。(栅极端子部分TGL1和源极端子部分TSL1的下表面是它们在与其面对半导体芯片CPL的那一侧相反的一侧上的主表面。)因此，在栅极端子部分TGL1和源极端子部分TSL1的下表面(它们的在与其面对半导体芯片CPL的那一侧相反的一侧上的主表面)上几乎不形成包封树脂部分MR。因此，在组件WKa中建立以下状态：引线框架LF3的栅极端子部分TGL1和源极端子部分TSL1的下表面(对应于主表面TGLa、TSLa)从包封树脂部分MR的主表面MRa中露出。即使在栅极端子部分TGL1或源极端子部分TSL1的下表面上形成包封树脂部分MR的任何毛边，也可以通过在成型步骤之后的去毛边步骤来将其去除。
随后，根据需要执行镀覆以在引线框架LF1至LF3的从包封树脂部分MR中露出的部分(由导体构成)之上形成镀覆层(未示出)。可以使用例如无铅焊料来执行焊料镀覆。
随后，在预定位置上切割引线框架LF1、LF2、LF3。也就是说，切割系杆TB1以便使栅极端子部分TGH1和源极-漏极端子部分TSD1彼此分开；并切割系杆TB2以便使栅极端子部分TGL1和源极端子部分TSL1彼此分开。之后，将漏极端子部分TDH1、源极-漏极端子部分TSD1、栅极端子部分TGH1、源极端子部分TSL1和栅极端子部分TGL1与引线框架LF1、LF2、LF3(的框架)切断(分离)。
如图65所示，随后，使漏极端子部分TDH1、源极-漏极端子部分TSD1和栅极端子部分TGH1的从包封树脂部分MR的侧表面突出的那部分弯曲。在本实施例中，使漏极端子部分TDH1、源极-漏极端子部分TSD1和栅极端子部分TGH1沿以下方向弯曲：与在第一实施例中的源极-漏极端子部分TSD1、栅极端子部分TGH1、源极端子部分TSL1和栅极端子部分TGL1的弯曲方向相反的方向。因此，制造图54至图61所示的本实施例中的半导体装置SM1b。
引线框架LF1的漏极端子部分TDH1变成半导体装置SM1b的漏极端子TDH；引线框架LF2的源极-漏极端子部分TSD1变成半导体装置SM1b的源极-漏极端子TSD；且引线框架LF2的栅极端子部分TGH1变成半导体装置SM1b的栅极端子TGH。此外，引线框架LF3的源极端子部分TSL1变成半导体装置SM1b的源极端子TSL；且引线框架LF3的栅极端子部分TGL1变成半导体装置SM1b的栅极端子TGL。
图66至图68是示出安装在安装板(布线衬底)PCB之上的本实施例中的半导体装置SM1b的主要部分截面图。图66示出对应于图56的截面；图67示出对应于图58的截面；且图68示出对应于图61的截面。
如图66至图68所示，半导体装置SM1b被安装在安装板(布线衬底)PCB之上。这时，半导体装置SM1b的背表面侧(即，包封树脂部分MR的主表面MRa侧)被用作用于安装到安装板PCB的安装表面。漏极端子TDH的外引线部分(的下表面TDHc)通过导电结合材料BM2与安装板PCB的端子TE1接合并与之电耦接。栅极端子TGH的外引线部分(的下表面TGHc)通过导电结合材料BM2与安装板PCB的端子TE2接合并与之电耦接。源极-漏极端子TSD的外引线部分(的下表面TSDc)通过导电结合材料BM2与安装板PCB的端子TE3接合并与之电耦接。栅极端子TGL的主表面TGLa通过导电结合材料BM2与安装板PCB的端子TE4接合并与之电耦接。源极端子TSL的主表面TSLa通过导电结合材料BM2与安装板PCB的端子TE5接合并与之电耦接。导电结合材料BM2由例如焊料构成。
在本实施例中，除在第一实施例中获得的效果之外，还可以获得下述效果。当将其中形成有功率MOSFET QH1的半导体芯片CPH与其中形成有功率MOSFET QL1的半导体芯片CPL相互比较时，半导体芯片CPL的放热值更高。因此，当象本实施例中的半导体装置SM1b那样地、将放热值更高的半导体芯片CPL放置在半导体装置SM1b的安装表面侧(即，下侧)上时，获得以下优点：可以容易地将来自半导体芯片CPL的热量辐射到半导体装置SM1b的外面(到安装板PCB侧)。半导体芯片CPL中的热量产生部分是前表面侧(栅极焊盘电极PDGL和源极焊盘电极PDSL形成表面的那一侧)。面朝半导体装置SM1b的安装表面的此前表面也有利于热辐射。因此，可以进一步提高半导体装置SM1b的热辐射特性(即，进一步减小其热阻)。
在第一实施例中的半导体装置SM1的情况下，在作为半导体装置SM1的安装表面的包封树脂部分MR的主表面MRb中发生以下情况：仅露出漏极端子TDH且不露出任何其它端子。因此，其在半导体装置的可安装性(安装到安装板PCB的容易性和安装可靠性的水平)方面更优越。具体而言，当将具有较宽面积的漏极端子TDH焊接到安装板PCB时，可以保持(提高)耦接的强度。在作为半导体装置SM1的安装表面的包封树脂部分MR的主表面MBb中不存在任何不同端子(仅露出漏极端子TDH)；因此，不存在由于焊点桥接而引起短路的可能性。
(第五实施例)
图69和图70是第五实施例中的半导体装置SM1c的截面图且分别对应于与第四实施例有关的图56和图58。
在第四实施例中的半导体装置SM1b中，不使漏极端子TDH从作为包封树脂部分MR的上表面的主表面MRb中露出。然而，在本实施例中的半导体装置SM1c中，如图69和图70所示采取以下措施：使漏极端子TDH的主表面TDHa从作为包封树脂部分MR的上表面的主表面MRb中露出。漏极端子TDH的主表面TDHa是在与其面对半导体芯片CPH(的背表面)的那一侧相反的一侧上的其主表面。本实施例中的半导体装置SM1c的配置中的其它方面基本上与第四实施例中的半导体装置SM1b的那些相同，并将省略其描述。
作为用于本实施例中的半导体装置SM1c的制造方法的示例，可以在关于第三实施例描述的制造过程中采取以下程序：在形成包封树脂部分MR之后，对包封树脂部分MR的主表面MRb进行抛光。从而使漏极端子TDH(漏极端子部分TDH1)的主表面TDHa从包封树脂部分MR的主表面MRb中露出。可以与关于第二实施例描述的对包封树脂部分MR的主表面MRa进行抛光的步骤类似地执行对包封树脂部分MR的主表面MRb进行抛光的此步骤。
在本实施例中的半导体装置SM1c中，如上所述，使漏极端子TDH(的主表面TDHa)从包封树脂部分MR的主表面MRb中露出。因此，除通过第三实施例获得的效果之外，还可以进一步提高半导体装置SM1c的热辐射特性。
到目前为止，已基于实施例对本发明人作出的本发明给出了具体描述。然而，不用说，本发明不限于这些实施例，并且在不脱离其主题的情况下可以以各种方式进行修改。

Claims (14)

1.一种半导体装置，包括：
漏极端子，具有顶表面和与顶表面相反的底表面；
第一半导体芯片，布置在漏极端子的顶表面之上；
源极-漏极端子和第一栅极端子，布置在第一半导体芯片之上；
第二半导体芯片，放置在源极-漏极端子之上；
源极端子和第二栅极端子，布置在第二半导体芯片之上；以及
包封树脂部分，具有顶表面、与顶表面相反的底表面以及在第一方向上延伸的一对侧表面，所述包封树脂部分密封第一半导体芯片和第二半导体芯片以及漏极端子的一部分、源极-漏极端子的一部分、第一栅极端子的一部分、源极端子的一部分和第二栅极端子的一部分，
其中，第一半导体芯片包括：
第一背表面，面对于漏极端子并具有在其中形成的第一背表面漏极电极；以及
第一主表面，位于与第一背表面相反的一侧上并具有在其中形成的第一源极电极和第一栅极电极，
其中，第二半导体芯片包括：
第二背表面，面对于源极-漏极端子并具有在其中形成的第二背表面漏极电极；以及
第二主表面，位于与第二背表面相反的一侧上并具有在其中形成的第二源极电极和第二栅极电极，
其中，第一半导体芯片的第一背表面漏极电极通过导电结合材料与漏极端子电耦接，
其中，第一半导体芯片的第一栅极电极通过导电结合材料与第一栅极端子电耦接，
其中，第一半导体芯片的第一源极电极通过导电结合材料与源极-漏极端子电耦接，
其中，第二半导体芯片的第二背表面漏极电极通过导电结合材料与源极-漏极端子电耦接，
其中，第二半导体芯片的第二栅极电极通过导电结合材料与第二栅极端子电耦接，
其中，第二半导体芯片的第二源极电极通过导电结合材料与源极端子电耦接，
其中，第二半导体芯片在第一方向上偏移并且布置在第一半导体芯片之上，使得在平面图中第二半导体芯片不与第一半导体芯片的第一栅极电极重叠，
其中，源极-漏极端子的一部分在与第一方向垂直的第二方向上从包封树脂部分的该对侧表面突出，以及
其中，源极端子的一部分在第二方向上从包封树脂部分的该对侧表面突出。
2.如权利要求1所述的半导体装置，
其中，第一半导体芯片和第二半导体芯片被布置为其各自的中心彼此偏移，使得第二半导体芯片不与位于第一半导体芯片的第一栅极电极正上方的区域重叠。
3.如权利要求2所述的半导体装置，
其中，第一半导体芯片和第二半导体芯片在尺寸上相同，以及
其中，第一半导体芯片中的第一源极电极和第一栅极电极的形状和布置与第二半导体芯片中的第二源极电极和第二栅极电极的形状和布置相同。
4.如权利要求3所述的半导体装置，
其中，第二半导体芯片的布置对应于通过将第一半导体芯片旋转180°而获得的布置。
5.如权利要求4所述的半导体装置，
其中，第二半导体芯片和第一半导体芯片彼此部分地平面地重叠。
6.如权利要求5所述的半导体装置，
其中，源极端子不与第一半导体芯片的第一栅极电极平面地重叠。
7.如权利要求6所述的半导体装置，
其中，漏极端子的底表面从包封树脂部分的底表面中露出。
8.如权利要求7所述的半导体装置，
其中，漏极端子比源极-漏极端子、第一栅极端子、源极端子和第二栅极端子厚。
9.如权利要求8所述的半导体装置，
其中，源极-漏极端子、第一栅极端子、源极端子和第二栅极端子中的每一个的一部分从包封树脂部分的该对侧表面中的每一个突出并在包封树脂部分的外面被弯曲。
10.如权利要求9所述的半导体装置，
其中，漏极端子不被弯曲。
11.如权利要求10所述的半导体装置，
其中，包封树脂部分的底表面侧是半导体装置的安装表面。
12.如权利要求11所述的半导体装置，
其中，在第一半导体芯片中形成DC-DC转换器的高侧MOSFET，以及
其中，在第二半导体芯片中形成DC-DC转换器的低侧MOSFET。
13.如权利要求12所述的半导体装置，
其中，第一半导体芯片的第一背表面漏极电极、第一源极电极和第一栅极电极被分别电耦接到高侧MOSFET的漏极、源极和栅极，以及
其中，第二半导体芯片的第二背表面漏极电极、第二源极电极和第二栅极电极被分别电耦接到低侧MOSFET的漏极、源极和栅极。
14.如权利要求13所述的半导体装置，
其中，在包封树脂部分外面的源极-漏极端子的宽度和源极端子的宽度大于在包封树脂部分外面的第一栅极端子的宽度和第二栅极端子的宽度。
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