TW201413892A - 半導體裝置及其製造方法 - Google Patents

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Katsuhiko Funatsu
Tomoaki Uno
Toru Ueguri
Yasushi Takahashi
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Renesas Electronics Corp
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Abstract

本發明公開了一種半導體裝置之製造方法。一種藉由確保半導體晶片和金屬板之間之導電性材料之厚度，便可提高半導體晶片和金屬板之間連接可靠性之製造方法。在夾具PED上配置引線框LF1，且在設置於夾具PED之突起部PJU上配置夾框CLF。在此狀態下進行加熱處理(回流焊接)。此時，將在High-MOS晶片CHP(H)和High-MOS夾板CLP(H)之間形成第1空間，且在Low-MOS晶片CHP(L)和Low-MOS夾板CLP(L)之間形成有第1空間之狀態下，使填埋在前述第1空間內之高熔點焊錫HS2熔化。此時，即使在高熔點焊錫HS2熔化之狀態下，前述第1空間之尺寸(尤其是高度)也保持不變。

Description

半導體裝置及其製造方法
本發明涉及一種半導體裝置及其製造方法，尤其涉及一種如樹脂封裝型之半導體裝置及其製造技術有效之技術。
在日本特開2005-260196號公報(專利文獻1)中公開了如下技術：即，將半導體晶片安裝到導電板上，並藉由連接材料將半導體晶片和導電板進行連接之後，再用電絕緣覆蓋材料對半導體晶片及連接材料進行覆蓋之技術。專利文獻1中公開了對安裝在導電板上之複數個半導體晶片一次性進行覆蓋之技術。
在日本特開2003-243594號公報(專利文獻2)中公開了如下技術：即，藉由光刻或蝕刻技術在形成於支撐板上之金屬膜上形成導體圖案，並將半導體晶片固定到該導體圖案上之技術。而且，在專利文獻2中，還公開了使用金屬片將半導體晶片和導體圖案進行連接後，再藉由絕緣性樹脂將半導體晶片及金屬片進行封裝之技術。
在日本特開2007-266218號公報(專利文獻3)中公開了如下技術：即，在與半導體晶片之焊盤電連接之金屬板之焊盤為對面之一側之面上形成突起，從而可強制性地確保焊盤和金屬板之間之接合層之厚度。
專利文獻1 日本特開2005-260196號公報
專利文獻2 日本特開2003-243594號公報
專利文獻3 日本特開2007-266218號公報
例如，半導體裝置由形成有MOSFET(Metal Oxide Semiconductor Field Effect Transistor，金屬氧化物半導體場效應電晶體)等半導體元件之半導體晶片以及覆蓋前述半導體晶片之封裝所形成。在上述半導體裝置之封裝結構中，例如，為了降低導通電阻，非用金屬引線將半導體晶片和引線等進行連接，而係藉由金屬板進行連接。
在上述結構之半導體裝置中，藉由焊錫將半導體晶片和金屬板進行連接，從提高半導體晶片和金屬板連接之可靠性之角度來看，則必須充分保證焊錫之厚度。對此，如專利文獻3中所公開的，在金屬板背面設置突起，並使該突起壓向半導體晶片，便可確保半導體晶片和金屬板之間之焊錫之厚度。
但是，隨著半導體裝置之小型化，半導體晶片及金屬板之尺寸也變得越來越小，結果出現了如下越來越明顯之問題，即：難以在小尺寸之金屬板上形成突起，同時也難於保證在金屬板上形成足夠數量之突起。由此可預知，今後，隨著半導體裝置小型化之推進，在金屬板上設置突起之半導體裝置中，將越來越難以保證半導體晶片和金屬板之間具有足夠且穩定之焊錫厚度。
因此，如何才能做到無需在金屬板上形成突起之情況下也能確保半導體晶片和金屬板之間之焊錫厚度成了業界所期待之技術。
本發明之前述內容及前述內容以外之目的和新特徵在本說明書之描述及圖式簡單說明中寫明。
根據本發明之一實施方式中半導體裝置之製造方法，在金屬板之第1部分和半導體晶片之電極墊之間具有第1空間，且以使導電性粘合材料在第1空間內與金屬板之第1部分和半導體晶片之電極墊接觸之方式將第2引線框安裝到第1引線框上。然後在此狀態下執行加熱製程，即以第1溫度對導電性粘合材料進行加熱之製程。此時，加熱製程係在確保具有上述第1空間之狀態下進行的。
另外，本發明之一實施方式中半導體裝置中之金屬板具有：與半導體晶片之電極墊電連接之第1部分；與引線電連接之第2部分；將前述第1部分和前述第2部分進行連接之第3部分；以及與第3部分連接，而且從平面上看，其端部朝向封裝體之外緣延伸之第4部分。在此情況下，金屬板之第4部分之端面從封裝體之複數個側面中之第1側面露出，且第4部分之端面和封裝體之第1側面為同一平面。
根據本發明之一實施方式，只要確保半導體晶片和金屬板之間之導電性材料具有足夠厚度，便可提高半導體晶片和金屬板之間連接之可靠性。
BTE‧‧‧背面引腳
C‧‧‧電容
CC‧‧‧控制電路
CHP(C)‧‧‧驅動IC晶片
CHP(H)‧‧‧High-MOS晶片
CHP(L)‧‧‧Low-MOS晶片
CHP3‧‧‧半導體晶片
CLF‧‧‧夾框
CLF2‧‧‧夾框
CLF3‧‧‧夾框
CLP(H)‧‧‧High-MOS夾板(High-MOS金屬板、High- MOS導體板)
CLP(L)‧‧‧Low-MOS夾板(Low-MOS金屬板、Low-MOS導體板)
CLP3‧‧‧夾板
DT‧‧‧切割帶
FPT(H)‧‧‧第1部分
FPT(L)‧‧‧第1部分
GND‧‧‧接地
GP(H)‧‧‧閘極電極墊
GP(L)‧‧‧柵極電極墊
H‧‧‧突起部之高度
HL‧‧‧框架引線
HS1‧‧‧高熔點焊錫
HS2‧‧‧高熔點焊錫
L‧‧‧電感器
LD‧‧‧引線
LF1‧‧‧引線框
LF2‧‧‧引線框
LF3‧‧‧引線框
MR‧‧‧樹脂
NA‧‧‧節點
OP1‧‧‧開口部
OP1(A)‧‧‧開口部
OP1(B)‧‧‧開口部
OP2‧‧‧開口部
OP2(A)‧‧‧開口部
OP2(B)‧‧‧開口部
PD‧‧‧電極墊
PED‧‧‧夾具
PIN‧‧‧定位銷
PJU‧‧‧突起部
PK1‧‧‧半導體裝置
PR‧‧‧產品區域
QH‧‧‧High-MOS電晶體
QL‧‧‧Low-MOS電晶體
RL‧‧‧負荷
RPT(H)‧‧‧第4部分
RPT(L)‧‧‧第4部分
S101‧‧‧步驟
S102‧‧‧步驟
S103‧‧‧步驟
S104‧‧‧步驟
S105‧‧‧步驟
S106‧‧‧步驟
S107‧‧‧步驟
S108‧‧‧步驟
S109‧‧‧步驟
S110‧‧‧步驟
S111‧‧‧步驟
S112‧‧‧步驟
S113‧‧‧步驟
S114‧‧‧步驟
S115‧‧‧步驟
S116‧‧‧步驟
S117‧‧‧步驟
S118‧‧‧步驟
S119‧‧‧步驟
S120‧‧‧步驟
S121‧‧‧步驟
S122‧‧‧步驟
SD1‧‧‧側面
SD2‧‧‧側面
SD3‧‧‧側面
SD4‧‧‧側面
SP(H)‧‧‧源極電極墊
SP(L)‧‧‧源極電極墊
SPC1‧‧‧第1空間
SPC2‧‧‧第2空間
SPT(H)‧‧‧第2部分
SPT(L)‧‧‧第2部分
TAB(C)‧‧‧晶片安裝部
TAB(H)‧‧‧晶片安裝部
TAB(L)‧‧‧晶片安裝部
TE1‧‧‧輸入引腳
TP‧‧‧粘帶
TPT(H)‧‧‧第3部分
TPT(L)‧‧‧第3部分
T1‧‧‧夾板之厚度
T2‧‧‧焊錫之厚度
T3‧‧‧半導體晶片之厚度
T4‧‧‧焊錫之厚度
T5‧‧‧引線框之厚度
UR‧‧‧單位區域
Vin‧‧‧輸入電壓
Vout‧‧‧輸出電壓
VPT(H)‧‧‧第5部分
VPT(L)‧‧‧第5部分
W‧‧‧引線
圖1係降壓型DC/DC轉換器之電路結構之示意圖。
圖2係第1實施方式中半導體裝置之安裝結構之示意圖。
圖3係第1實施方式中半導體裝置之下表面(背面)之俯視平面圖。
圖4係第1實施方式中半導體裝置之內部結構之示意圖。
圖5係第1實施方式中半導體裝置製造工藝之流程圖。
圖6係第1實施方式中半導體裝置製造工藝之流程圖。
圖7係第1實施方式中半導體裝置製造工藝之流程圖。
圖8A係引線框整體結構之模式圖，圖8B係將圖8A圖之引線框之 一部分進行放大後之示意圖，圖8C係將圖8B圖所示之引線框之一部分進一步放大後之示意圖。
圖9A係夾框整體結構之模式圖，圖9B係將夾框之一部分進行放大後之示意圖。
圖10係第1實施方式中半導體裝置製造製程之平面圖。
圖11係接著圖10之半導體裝置製造製程之平面圖。
圖12係接著圖11之半導體裝置製造製程之平面圖。
圖13係接著圖12之半導體裝置製造製程之平面圖。
圖14A及圖14B係接著圖13之半導體裝置製造製程之平面圖。
圖15係接著圖14之半導體裝置製造製程之示意圖，圖15A為該製程之平面圖，圖15B為將圖15A之部分區域進行放大後之平面圖。
圖16係接著圖15之半導體裝置製造製程之示意圖。
圖17係從圖16之背面所看到之平面圖。
圖18係接著圖16及圖17之半導體裝置製造製程之示意圖，圖18A為該製程之平面圖，圖18B為該製程之側視圖。
圖19係接著圖18之半導體裝置製造製程之示意圖，圖19A為該製程之平面圖，圖19B為該製程之側視圖，圖19C為藉由該製程進行劃片後之半導體裝置之平面圖。
圖20係將引線框及夾框放置到專用夾具上之狀態之模式圖。
圖21係在引線框上搭載有夾框之狀態之示意圖。
圖22係將引線框和夾框重疊後之狀態之示意圖。
圖23係沿著圖22之A-A線切斷後之剖面圖。
圖24係將圖23之一部分進行放大後之剖面圖。
圖25係將圖23之一部分進行放大後之剖面圖。
圖26係第2實施方式中引線框及夾框之結構之平面圖。
圖27係在第2實施方式中在引線框上配置有夾框之狀態之平面 圖。
圖28係變形例中引線框及夾框之結構之平面圖。
圖29係變形例中在引線框上配置有夾框之狀態之平面圖。
圖30係第3實施方式中引線框及夾框之結構之平面圖。
圖31係第3實施方式中在引線框上配置有夾框之狀態之平面圖。
在以下實施方式中，為了方便，在必要時將幾個部分或將實施方式分割來說明，除了需要特別說明之外，這些並非彼此獨立且無關係的，而係與其它一部分或者全部之變形例、詳細內容及補充說明等相互關聯的。
另外，在以下實施方式中提及要素數等(包括個數、數值、量、範圍等)時，除了特別說明及原理上已經明確限定了特定數量等除外，前述特定數並非指固定之數量，而係可大於等於該特定數或可小於等於該特定數。
而且，在以下實施方式中，除了特別說明及原理上已經明確了必要時除外，前述構成要素(包括要素步驟等)也並非必須之要素。
同樣地，在以下實施方式中提及構成要素之形狀、位置關係等時，除了特別說明時及原理上已經明確了並非如此時，實質上包括與前述形狀等相近或者類似的。同理，前述數值及範圍也同樣包括與其相近的。
以下根據附圖詳細說明本發明之實施方式。為了說明實施方式之所有圖中，原則上對具有同一功能之構件採用同一符號，並省略掉重複之說明。另外，在實施方式所用之圖中，為了使圖面簡單易懂，有時會給平面圖加上剖面線。
(第1實施方式) <DC/DC轉換器之電路結構及動作>
圖1係降壓型DC/DC轉換器之電路結構之示意圖。如圖1所示，降 壓型DC/DC轉換器之輸入引腳TE1和接地GND之間串聯有High-MOS電晶體QH和Low-MOS電晶體QL。而且，在High-MOS電晶體QH和Low-MOS電晶體QL之間之節點NA與接地GND之間串聯有電感器L和負荷RL，且負荷RL與電容C並聯。
另外，High-MOS電晶體QH之閘極電極以及Low-MOS電晶體QL之閘極電極與控制電路CC連接，並藉由控制電路CC來控制High-MOS電晶體QH之導通/截止、以及Low-MOS電晶體QL之導通/截止。具體地說就是，控制電路CC在High-MOS電晶體QH為導通時，將Low-MOS電晶體QL控制為截止，在High-MOS電晶體QH為截止時，將Low-MOS電晶體QL控制為導通。
此時，例如，High-MOS電晶體QH為導通而Low-MOS電晶體QL為截止狀態時，則電流將經由High-MOS電晶體QH及電感器L從輸入引腳TE1流向負荷RL。之後，如果High-MOS電晶體QH為截止，而Low-MOS電晶體QL為導通狀態時，首先，由於High-MOS電晶體QH為截止狀態，所以才輸入引腳TE1經由High-MOS電晶體QH及電感器L流向負荷RL之電流被切斷。即，流經電感器L之電流被切斷。但是，在電感器L中之電流減少(被切斷)時將盡力維持流經電感器L之電流。此時，由於Low-MOS電晶體QL處於導通狀態，所以電流將經由Low-MOS電晶體QL及電感器L從接地GND流向負荷RL。之後，再次將High-MOS電晶體QH設為導通，而將Low-MOS電晶體QL設為截止狀態。藉由重複前述動作，圖1所示之降壓型DC/DC轉換器中，如果向輸入引腳TE1輸入輸入電壓Vin，則負荷RL之兩端將輸出比輸入電壓Vin更低之輸出電壓Vout。
藉由重複進行上述開關動作，如果向輸入引腳TE1輸入輸入電壓Vin，則從負荷RL之兩端輸出比輸入電壓Vin更低之輸出電壓Vout，下面說明其理由。在下文說明中，假設流經電感器L之電流為從不出現 斷續之情況。
首先，藉由控制電路CC對High-MOS電晶體QH進行控制，可使其在導通期間TON及截止期間TOFF都為開關動作。此時之開關頻率為f=1/(TON+TOFF)。
此時，如圖1所示，所插入之與負荷RL並聯之電容C具有使輸出電壓Vout在短時間內不會出現大幅變化之作用。也就是說，圖1所示之降壓型DC/DC轉換器中，由於插入了與負荷RL並聯且具有較大容量值之電容C，所以在定態時，輸出電壓Vout中所包含之紋波電壓為比輸出電壓Vout小之電壓值。因此，可以忽略開關動作在一個週期內之輸出電壓Vout之變化。
首先來看High-MOS電晶體QH為導通時之情況。此時，由於假定輸出電壓Vout在1個週期內不發生變動，所以可將施加在電感器L上之電壓視為(Vin-Vout)之固定值。結果，如果將電感器L之感應係數設為L1，就可藉由公式(1)求出在導通期間TON之電流之増加量△ION。
△ION=(Vin-Vout)/L1×TON‧‧‧公式(1)
接下來來看High-MOS電晶體QH為截止狀態時之情況。此時，由於Low-MOS電晶體QL為導通狀態，所以施加在電感器L上之電壓為0-Vout=-Vout。因此，可藉由公式(2)求出截止期間TOFF之電流增加部分△IOFF。
△IOFF=-Vout/L1×TOFF‧‧‧公式(2)
此時如果為定態，則流經電感器L之電流在開關動作1個週期期間不出現增減之變化。換言之就是，在1個週期期間，流經電感器L之電流出現增減時則表示未達到定態。因此，在定態之狀態下，以下公式(3)所示之關係便成立了：△ION+△IOFF=0‧‧‧公式(3)
如果用公式(1)之關係及公式(2)之關係來代入公式(3)，則可得出以下公式(4)。
Vout=Vin×TON/(TON+TOFF)‧‧‧公式(4)
在公式(4)中，由於TON 0、且TOFF 0，所以可知：Vout<Vin。即，如圖1所示之降壓型DC/DC轉換器為所輸出之輸出電壓Vout比輸入電壓Vin低之電路。而且，由公式(4)所得出之控制電路CC對開關動作進行控制，藉由使導通期間TON和截止期間TOFF發生變化，便可獲得比輸入電壓Vin低之任意輸出電壓Vout。特別是如果將導通期間TON和截止期間TOFF控制為固定值，便可獲得固定之輸出電壓Vout。
如上所述，藉由圖1所示之降壓型DC/DC轉換器，以控制電路CC來控制High-MOS電晶體QH之導通/截止、以及Low-MOS電晶體QL之導通/截止，便可輸出比輸入電壓Vin低之輸出電壓Vout。
<第1實施方式中半導體裝置之安裝結構(基本結構)>
上述DC/DC轉換器中所具有之控制電路CC、Low-MOS電晶體QL以及High-MOS電晶體QH例如可將其作為進行1個封裝化後之半導體裝置而實現產品化。前述進行1個封裝化後之半導體裝置由於不具有圖1所示之電感器L或電容C，所以雖然只是構成DC/DC轉換器之一部分之半導體裝置，但是為了便於說明，有時也將其稱為構成DC/DC轉換器之半導體裝置。
半導體裝置由形成MOSFET(Metal Oxide Semiconductor Field Effect Transistor，金屬氧化物半導體場效應電晶體)等半導體元件之半導體晶片、以及覆蓋前述半導體晶片之封裝構成。前述封裝具有如下功能：(1)將形成半導體晶片之半導體元件與外部電路進行電連接；(2)從濕度及溫度等外部環境保護半導體晶片，防止其因振動或衝擊而造成破損或導致半導體晶片之特性劣化；(3)使半導體晶片之 處理變得更容易；(4)對在半導體晶片動作時所散發之熱量進行散熱、以最大限度地發揮半導體元件之功能。
半導體裝置之封裝結構有BGA(Ball Grid Array，球陣列封裝)、QFP(Quad Flat Package，四面扁平封裝)、QFN(Quad Flat Non-1eaded Package，四側無引腳扁平封裝)等多種類型。例如，構成上述DC/DC轉換器一部分之半導體裝置例如為上述多種封裝類型中之QFN封裝。下面以構成DC/DC轉換器之一部分之QFN封裝方式所構成之半導體裝置之安裝結構為例進行說明。
圖2係第1實施方式中半導體裝置PK1之安裝結構之示意圖。圖2之中央部分係從半導體裝置PK1之上表面(表面)俯視時之平面圖，四個邊係各個邊之側視圖。如圖2所示，第1實施方式中半導體裝置PK1由形成為矩形形狀之樹脂MR所覆蓋。而且，從側視圖可知，半導體裝置PK1之側面上，有引線LD從樹脂MR上露出。
圖3係第1實施方式中半導體裝置PK1之下表面(背面)之俯視平面圖。如圖3所示，半導體裝置PK1之背面也被樹脂MR所覆蓋，但是有晶片安裝部TAB(L)、晶片安裝部TAB(H)、以及晶片安裝部TAB(C)之一部分(背面)從樹脂MR露出。如上所述，藉由使晶片安裝部TAB(L)、晶片安裝部TAB(H)以及晶片安裝部TAB(C)之一部分從半導體裝置PK1之背面露出，便可提高半導體裝置PK1之散熱効率。另外，矩形形狀之半導體裝置PK1之週邊區域(週邊部)上有複數個背面引腳BTE露出。而前述背面引腳BTE構成引線LD之一部分。
接下來說明半導體裝置PK1之內部結構。圖4係第1實施方式中半導體裝置PK1之內部結構之示意圖。圖4之中央部分係將樹脂MR進行透視後從上表面側俯視半導體裝置PK1內部之平面圖，四個邊係各個邊之剖面圖。
如圖4之中央部分所示，在晶片安裝部TAB(L)上如搭載有以矽為 主要成分之Low-MOS晶片CHP(L)。而且，前述Low-MOS晶片CHP(L)之表面上形成有如由鋁膜構成之源極電極墊SP(L)及閘極電極墊GP(L)。另外，為了藉由高熔點焊錫HS2使後述之Low-MOS夾板CLP(L)與源極電極墊SP(L)電連接，所以本實施方式中，源極電極墊SP(L)上形成有鎳(Ni)-金(Au)膜。
晶片安裝部TAB(L)外側之一部分配置有引線LD，前述引線LD和Low-MOS晶片CHP(L)之源極電極墊SP(L)之間藉由Low-MOS夾板(Low-MOS金屬板、Low-MOS導體板)CLP(L)被電連接。也就是說，Low-MOS晶片CHP(L)之源極電極墊SP(L)上搭載有如由銅材料構成之Low-MOS夾板CLP(L)，且前述Low-MOS夾板CLP(L)之端部與引線LD連接。具體情況如圖4之下側之剖面圖所示，在晶片安裝部TAB(L)上經由高熔點焊錫HS1搭載有Low-MOS晶片CHP(L)，而且以從前述Low-MOS晶片CHP(L)上橫跨到引線LD上之方式，經由高熔點焊錫HS2搭載有Low-MOS夾板CLP(L)。
接著，如圖4之中央部所示，在晶片安裝部TAB(H)上如搭載有以矽為主要成分之High-MOS晶片CHP(H)。而且在前述High-MOS晶片CHP(H)之表面上形成例如由鋁膜構成之源極電極墊SP(H)及閘極電極墊GP(H)。另外，源極電極墊SP(H)上，為了經由高熔點焊錫HS2使後述之High-MOS夾板CLP(H)與源極電極墊SP(H)電連接，所以本實施方式中，形成為鎳(Ni)-金(Au)膜。
以與晶片安裝部TAB(H)互鄰之方式配置有晶片安裝部TAB(L)，而前述晶片安裝部TAB(L)和High-MOS晶片CHP(H)之源極電極墊SP(H)由High-MOS夾板(High-MOS金屬板、High-MOS導體板)CLP(H)進行電連接。也就是說，High-MOS晶片CHP(H)之源極電極墊SP(H)上例如搭載有由銅材料構成之High-MOS夾板CLP(H)，且前述High-MOS夾板CLP(H)之端部與晶片安裝部TAB(L)連接。具體情 況如圖4左側之剖面圖所示，在晶片安裝部TAB(H)上經由高熔點焊錫HS1搭載有High-MOS晶片CHP(H)，而且以從前述High-MOS晶片CHP(H)上橫跨到晶片安裝部TAB(L)上之方式，經由高熔點焊錫HS2搭載有High-MOS夾板CLP(H)。
接下來如圖4之中央部分所示，在晶片安裝部TAB(C)上搭載有如以矽為主要成分之驅動IC晶片CHP(C)。具體情況如圖4之右側或上側之剖面圖所示，在晶片安裝部TAB(C)上經由高熔點焊錫HS1搭載有驅動IC晶片CHP(C)。前述驅動IC晶片CHP(C)之內部形成有圖1所示之控制電路CC。而且，在驅動IC晶片CHP(C)之表面上形成有例如由鋁膜構成之電極墊PD。晶片安裝部TAB(C)外側之一部分上配置有引線LD，前述引線LD和形成於驅動IC晶片CHP(C)表面上之電極墊PD藉由金線所構成之引線W進行電連接。另外，如圖4所示，形成於Low-MOS晶片CHP(L)上之閘極電極墊GP(L)和形成於驅動IC晶片CHP(C)上之電極墊PD藉由引線W進行連接。同樣地，形成於High-MOS晶片CHP(H)上之閘極電極墊GP(H)和形成於驅動IC晶片CHP(C)上之電極墊PD藉由引線W進行連接。
下面說明在第1實施方式之半導體裝置PK1中，構成DC/DC轉換器之一部分之情況。如圖4之中央部分所示，在搭載於晶片安裝部TAB(L)上之Low-MOS晶片CHP(L)內部，形成有圖1所示之Low-MOS電晶體QL(開關用場效應電晶體)。而且，在Low-MOS晶片CHP(L)之表面上形成有源極電極墊SP(L)，前述源極電極墊SP(L)與在Low-MOS晶片CHP(L)內部形成之Low-MOS電晶體QL之源極區域電連接。另外，在Low-MOS晶片CHP(L)之表面上形成有閘極電極墊GP(L)，且前述閘極電極墊GP(L)與在Low-MOS晶片CHP(L)內部形成之Low-MOS電晶體QL之閘極電極電連接。而且，Low-MOS晶片CHP(L)之背面成為Low-MOS電晶體QL之汲極區域(汲極電極)。
同樣地，在圖4之中央部分之圖中，在晶片安裝部TAB(H)上搭載之High-MOS晶片CHP(H)內部，形成有圖1所示之High-MOS電晶體QH(開關用場效應電晶體)。而且，在High-MOS晶片CHP(H)之表面上形成有源極電極墊SP(H)，且前述源極電極墊SP(H)與在High-MOS晶片CHP(H)內部形成之High-MOS電晶體QH之源極區域電連接。另外，在High-MOS晶片CHP(H)之表面上形成有閘極電極墊GP(H)，且前述閘極電極墊GP(H)與在High-MOS晶片CHP(H)內部形成之High-MOS電晶體QH之閘極電極電連接。而且，High-MOS晶片CHP(H)之背面成為High-MOS電晶體QH之汲極區域(汲極電極)。
此時，如圖4所示，Low-MOS晶片CHP(L)之背面(汲極電極)與晶片安裝部TAB(L)電連接。而且，前述晶片安裝部TAB(L)和在High-MOS晶片CHP(H)上形成之源極電極墊SP(H)藉由High-MOS夾板CLP(H)進行連接。因此，Low-MOS晶片CHP(L)之汲極電極和High-MOS晶片CHP(H)之源極電極墊SP(H)也被電連接，由此便可實現圖1所示之High-MOS電晶體QH和Low-MOS電晶體QL之串聯方式。
此外，形成於Low-MOS晶片CHP(L)表面之源極電極墊SP(L)經由Low-MOS夾板CLP(L)與引線LD電連接。因此，藉由使與Low-MOS夾板CLP(L)電連接之引線LD與接地連接，便可使圖1所示之Low-MOS電晶體QL之源極區域與接地GND進行連接。
另一方面，High-MOS晶片CHP(H)之背面(汲極電極)經由高熔點焊錫HS1與晶片安裝部TAB(H)電連接。因此，藉由使晶片安裝部TAB(H)與輸入引腳TE1進行電連接，便可如圖1所示，使High-MOS電晶體QH之汲極區域(汲極電極)與輸入引腳TE1進行連接。如上前述可知，圖4所示之第1實施方式中之半導體裝置PK1構成了DC/DC轉 換器之一部分。
在第1實施方式之半導體裝置PK1中，如圖4所示，將Low-MOS晶片CHP(L)和引線LD進行電連接時不使用引線而是藉由Low-MOS夾板CLP(L)進行電連接。同樣地，第1實施方式中，將High-MOS晶片CHP(H)與晶片安裝部TAB(L)進行電連接時也不使用引線而是藉由High-MOS夾板CLP(H)進行電連接。
以上是第1實施方式中半導體裝置PK1在作為DC/DC轉換器之構成要素而使用的，這是由於經由Low-MOS夾板CLP(L)及High-MOS夾板CLP(H)連接之電流路徑上流過較大電流，所以有必要儘量降低導通電阻。即，Low-MOS晶片CHP(L)及High-MOS晶片CHP(H)上形成有可流過大電流之Low-MOS電晶體QL及High-MOS電晶體QH，為了充分發揮這些電晶體(功率電晶體)之特性，所以不使用引線而是使用了Low-MOS夾板CLP(L)及High-MOS晶片CLP(H)。尤其是Low-MOS夾板CLP(L)及High-MOS夾板CLP(H)使用了電阻率低之銅材料，而且接觸面積也足夠大，所以可降低Low-MOS電晶體QL及High-MOS電晶體QH之導通電阻。
而且，為了降低導通電阻，對於晶片安裝部TAB(L)和在前述晶片安裝部TAB(L)上搭載之Low-MOS晶片CHP(L)之間之連接、以及Low-MOS晶片CHP(L)和Low-MOS夾板CLP(L)之間之連接等不使用銀焊劑，而是使用了焊錫。同樣地，對於晶片安裝部TAB(H)和在前述晶片安裝部TAB(H)上搭載之High-MOS晶片CHP(H)之間之連接、以及High-MOS晶片CHP(H)和High-MOS夾板CLP(H)之間之連接也不使用銀焊劑，而是使用焊錫。也就是說，銀焊劑是將銀填充物分散於熱硬化性樹脂之內部而形成，其電傳導率及熱傳導比金屬材料之焊錫小。因此，在必須降低導通電阻之DC/DC轉換器中所使用之半導體裝置PK1中，使用了電傳導率比銀焊劑大之焊錫，由此，便可降低 Low-MOS電晶體QL及High-MOS電晶體QH之導通電阻。尤其是第1實施方式之半導體裝置PK1中，由於Low-MOS晶片CHP(L)之背面及High-MOS晶片CHP(H)之背面上也有電流流過，為了降低導通電阻，使用焊錫來代替銀焊劑也非常重要。
但是，第1實施方式中之半導體裝置PK1在製作完成後將被安裝到電路板(安裝基板)上。此時，在將半導體裝置PK1和安裝基板之間進行連接時使用了焊錫。使用焊錫進行連接時，必須先使焊錫熔化後才能進行連接，所以必須進行加熱處理(回流焊接)。
本實施方式中，在將半導體裝置PK1和安裝基板進行連接時所使用之焊錫和在上述半導體裝置PK1內部之焊錫為同樣材料時，將半導體裝置PK1和安裝基板之間進行連接時所進行之熱處理(回流焊接)也將使半導體裝置PK1內部之焊錫熔化。此時，由於內部焊錫之熔化而使半導體裝置體積膨脹從而導致半導體裝置PK1之封裝樹脂出現裂痕，或者導致內部熔化之焊錫溢漏到外部之不良現象。
因此，在晶片安裝部TAB(L)和在前述晶片安裝部TAB(L)上搭載之Low-MOS晶片CHP(L)之間之連接、以及Low-MOS晶片CHP(L)和Low-MOS夾板CLP(L)之間之連接使用了高熔點焊錫HS1或高熔點焊錫HS2。同樣地，在晶片安裝部TAB(H)和在前述晶片安裝部TAB(H)上搭載之High-MOS晶片CHP(H)之間之連接、以及High-MOS晶片CHP(H)和High-MOS夾板CLP(H)之間之連接使用了高熔點焊錫HS1或高熔點焊錫HS2。此時，在將半導體裝置PK1和安裝基板進行連接時所進行之熱處理(回流焊接)不會導致半導體裝置PK1內部之高熔點焊錫HS1或高熔點焊錫HS2熔化。因此，可防止因高熔點焊錫HS1或高熔點焊錫HS2之熔化而使半導體裝置體積膨脹從而導致半導體裝置PK1之封裝樹脂出現裂痕、或者導致內部熔化之焊錫溢漏到外部之不良現象。
此時，對半導體裝置PK1和安裝基板進行連接時所使用之焊錫係以錫(Sn)-銀(Ag)-銅(Cu)為代表且熔點在220℃左右之焊錫，在進行回流焊接時，將半導體裝置PK1加熱到260℃左右。因此，如本專利申請書中所提到之高熔點焊錫係指即使加熱到260℃左右也不會熔化之焊錫。代表例有熔點為300℃左右而回流焊接溫度為350℃左右，而鉛(Pb)占了總重之90%及以上之焊錫。
另外，第1實施方式中，例如，在晶片安裝部TAB(L)和Low-MOS晶片CHP(L)之間之連接、以及晶片安裝部TAB(H)和High-MOS晶片CHP(H)之間之連接使用了高熔點焊錫HS1。在Low-MOS晶片CHP(L)和Low-MOS夾板CLP(L)之間之連接、以及High-MOS晶片CHP(H)和High-MOS夾板CLP(H)之間之連接也使用了高熔點焊錫HS2。基本上，第1實施方式中將上述高熔點焊錫HS1和高熔點焊錫HS2是由同樣材料成分構成之焊錫，但也可由不同材料構成。
<第1實施方式中半導體裝置之安裝結構(特徵性結構)>
接下來說明第1實施方式中半導體裝置PK1之特徵性結構。這是為了提高半導體晶片(Low-MOS晶片CHP(L)及High-MOS晶片CHP(H))與金屬板(Low-MOS夾板CLP(L)及High-MOS夾板CLP(H))之間連接之可靠性，從而對製造方法進行進行了精心研究所獲得之特徵。也就是說，第1實施方式中半導體裝置PK1之特徵性結構是對於製造方法進行了精心研究而獲得的。換言之就是，第1實施方式中半導體裝置之特徵性結構反映出了製造方法上之特徵。下面對製造方法之特徵進行說明。
圖2係第1實施方式中之半導體裝置PK1被由矩形形狀之樹脂MR構成之封裝體覆蓋而成。從平面上看，前述封裝體為矩形形狀(如四角形)，具有上表面、位於上表面相反側之下表面、以及上表面和下表面之間之複數個側面(4個側面)。具體地如圖2所示，本實施方式 中，分別將4個側面稱為側面SD1~SD4，而且側面SD1~SD4之每一個上都有引線LD從樹脂MR露出。而且，第1實施方式中，框架引線HL之剖面也從半導體裝置PK1之側面露出。具體地說就是，從側面SD1有2根框架引線HL露出，側面SD2有1根框架引線HL露出，側面SD3有1根框架引線HL露出。如上前述，從側面SD1~SD3上有框架引線HL露出，即是第1實施方式中之半導體裝置PK1之特徵性結構(結果)。
下面說明第1實施方式中半導體裝置PK1內部結構之特徵。圖4之中央部分係從上表面側透視樹脂MR後之半導體裝置PK1內部之平面圖，四邊係各個邊之剖面圖。
此時，圖4中之第1實施方式之特徵為：框架引線HL與High-MOS夾板CLP(H)一體形成，而且前述框架引線HL延伸到由樹脂MR構成之封裝體之外緣部。同樣地，框架引線HL也與Low-MOS夾板CLP(L)一體形成，而且前述框架引線HL也延伸到由樹脂MR構成之封裝體之外緣部。
例如，先來看看Low-MOS夾板CLP(L)，圖4中之Low-MOS夾板CLP(L)具有：與Low-MOS晶片CHP(L)之源極電極墊SP(L)電連接之第1部分FPT(L)；以及與引線LD電連接之第2部分SPT(L)。而且，Low-MOS夾板CLP(L)還具有：將第1部分FPT(L)和第2部分SPT(L)進行連接之第3部分TPT(L)；以及與前述第1部分FPT(L)連接、而且從平面上看，其端部朝向封裝體之外緣延伸之第4部分RPT(L)(框架引線HL)以及第5部分VPT(L)。本實施方式中，Low-MOS夾板CLP(L)之第4部分RPT(L)係指框架引線HL。即，本專利申請書中，為了便於理解，將同樣之部位及材料稱為有時稱為「框架引線HL」、有時又稱為「Low-MOS夾板CLP(L)之第4部分RPT(L)」，但兩者係同樣部分。
此時，Low-MOS夾板CLP(L)之第4部分RPT(L)(框架引線HL) 之端面從封裝體之第1側面SD1露出，而且第4部分RPT(L)(框架引線HL)之端面和封裝體之第1側面SD1為同一平面。另外，Low-MOS夾板CLP(L)之第5部分VPT(L)(框架引線HL)之端面從封裝體之第2側面SD2露出，而且第5部分VPT(L)(框架引線HL)之端面和封裝體之第2側面SD2為同一平面。
接下來看看High-MOS夾板CLP(H)，圖4中之High-MOS夾板CLP(H)具有：與High-MOS晶片CHP(H)之源極電極墊SP(H)電連接之第1部分FPT(H)；以及與晶片安裝部TAB(L)電連接之第2部分SPT(H)。而且，High-MOS夾板CLP(H)還具有：將第1部分FPT(H)和第2部分SPT(H)進行連接之第3部分TPT(H)；以及與前述第3部分TPT(H)連接，而且從平面上看，其端部朝向封裝體之外緣延伸之第4部分RPT(H)(框架引線HL)及第5部分VPT(H)。
此時，High-MOS夾板CLP(H)之第4部分RPT(H)(框架引線HL)之端面從封裝體之第1側面SD1露出，而且第4部分RPT(H)(框架引線HL)之端面和封裝體之第1側面SD1為同一平面。另外，High-MOS夾板CLP(H)之第5部分VPT(H)(框架引線HL)之端面從封裝體之第3側面SD3露出，而且第5部分VPT(H)(框架引線HL)之端面和封裝體之第3側面SD3為同一平面。
<第1實施方式中半導體裝置之製造方法>
如圖4所示，第1實施方式中之半導體裝置為構成DC/DC轉換器之一部分之半導體裝置PK1，其封裝結構為QFN封裝。下面以由構成DC/DC轉換器之一部分且由QFN封裝構成之半導體裝置PK1之製造方法為例，對第1實施方式之技術思想進行說明。
圖5至圖7係第1實施方式中半導體裝置PK1製造工藝之流程圖。圖8至圖19係第1實施方式中半導體裝置PK1製造製程之示意圖。
首先，如圖8所示，準備引線框LF1(圖5之S101)。圖8A係引線 框LF1整體結構之模式圖，圖8B係將圖8A之引線框LF1之一部分進行放大後之示意圖。圖8C係將圖8B所示之引線框LF1之一部分進一步放大後之示意圖。
由圖8C所示可知，第1實施方式中，引線框LF1上按行列狀(X方向及Y方向)配置有複數個產品區域PR。前述產品區域PR具有晶片安裝部TAB(C)、晶片安裝部TAB(H)及晶片安裝部TAB(L)、以及引線LD。
而且，第1實施方式中，還需準備圖9所示之夾框CLF。使用夾框CLF係第1實施方式之特徵。圖9A係夾框CLF整體結構之模式圖，圖9B係將夾框CLF之一部分進行放大後之示意圖。如圖9B所示，夾框CLF包括具有High-MOS夾板CLP(H)和Low-MOS夾板CLP(L)之複數個單位區域UR，其中，前述複數個單位區域UR按行列狀(矩陣狀)配置。本實施方式中，High-MOS夾板CLP(H)和Low-MOS夾板CLP(L)例如由以銅為材料成分之金屬板構成。
下面對圖9A及圖9B所示之夾框CLF之詳細結構進行說明。如圖9B所示，按行列狀配置之單位區域UR之每一個上都形成有High-MOS夾板CLP(H)和Low-MOS夾板CLP(L)，而且High-MOS夾板CLP(H)及Low-MOS夾板CLP(L)都由框架引線HL連接到夾框CLF之框體上。因此，整個夾框CLF上一體形成有複數個High-MOS夾板CLP(H)和複數個Low-MOS夾板CLP(L)。
第1實施方式之夾框CLF中，如圖9A及圖9B所示，按X方向及Y方向配置有複數個單位區域UR。也就是說，第1實施方式中夾框CLF沿著X方向及Y方向按矩陣狀形成有複數個單位區域UR。例如，第1實施方式中夾框CLF在X方向上按第1規定間隔(第1間距)配置有複數個單位區域UR，且在Y方向上按第2規定間隔(第2間距)配置有複數個單位區域UR。
接下來看圖8A~圖8C所示之引線框LF1，如圖8C所示，形成於引線框LF1上之複數個產品區域PR按X方向及Y方向排列配置。也就是說，圖8A~圖8C所示之引線框LF1沿著X方向及Y方向按矩陣狀形成複數個產品區域PR。例如，引線框LF1在X方向上按第1規定間隔(第1間距)排列配置有複數個產品區域PR，且在Y方向上按第2規定間隔(第2間距)排列配置有複數個產品區域PR。
即，第1實施方式中，引線框LF1上形成之複數個產品區域PR在X方向上之配置間距和夾框CLF上形成之複數個單位區域UR在X方向上之配置間距為同一間距。另外，引線框LF1上形成之複數個產品區域PR在Y方向上之配置間距和夾框CLF上形成之複數個單位區域UR在Y方向上之配置間距為同一間距。
此時，將在夾框CLF上形成之複數個High-MOS夾板CLP(H)及Low-MOS夾板CLP(L)在X方向(第1方向)及與X方向垂直相交之Y方向(第2方向)上之配置間距作為第1間距和第2間距。
此時，引線框LF1上形成之晶片安裝部(晶片安裝部TAB(C)、晶片安裝部TAB(H)、晶片安裝部TAB(L))等在X方向及Y方向上之配置間距也被作為第1間距和第2間距。
結果，在第1實施方式中，從平面上看，形成於引線框LF1上之複數個產品區域PR之每一個和形成於夾框CLF上之複數個單位區域UR之每一個都以重疊之方式配置。再進一步說明就是，如圖8C所示之晶片安裝部TAB(H)和圖9B所示之High-MOS夾板CLP(H)從平面上看是以重疊之方式配置，同時，圖8C所示之晶片安裝部TAB(L)和圖9B所示之Low-MOS夾板CLP(L)從平面上看也係以重疊之方式配置。
接著如圖10所示，在形成於引線框LF1上之複數個產品區域PR之每一個中，向晶片安裝部TAB(C)、晶片安裝部TAB(H)及晶片安裝部TAB(L)上供給高熔點焊錫(高熔點焊錫膏)HS1(圖5之S102)。具體 地說就是，例如可藉由焊錫印刷法將高熔點焊錫HS1印到晶片安裝部TAB(C)、晶片安裝部TAB(H)及晶片安裝部TAB(L)上。
這裡所提之高熔點焊錫HS1特指即使以260℃左右進行加熱也不會熔化之焊錫，如熔點為300℃左右而回流焊接溫度為350℃左右，且鉛(Pb)占了總重之90%及以上之焊錫。
以上對藉由焊錫印刷法將高熔點焊錫HS1印刷到晶片安裝部TAB(C)、晶片安裝部TAB(H)及晶片安裝部TAB(L)上之方法進行了說明，但並不僅限於此。例如也可藉由如下方法，即，準備已裝有高熔點焊錫HS1之注射器，並從注射器之塗布噴嘴將高熔點焊錫HS1對晶片安裝部TAB(C)、晶片安裝部TAB(H)及晶片安裝部TAB(L)進行塗布(供給)。但是，使用焊錫印刷法，即可藉由焊錫遮罩一次性對多處供給高熔點焊錫HS1，所以可縮短製程之作業時間。
接下來如圖11所示，在形成於引線框LF1上之複數個產品區域PR之每一個中，首先在晶片安裝部TAB(C)上安裝(配置)驅動IC晶片CHP(C)(圖5之S103)。接著，在晶片安裝部TAB(H)上安裝High-MOS晶片CHP(H)(圖5之S104)，之後，在晶片安裝部TAB(L)上安裝Low-MOS晶片CHP(L)(圖5之S105)。驅動IC晶片CHP(C)、High-MOS晶片CHP(H)及Low-MOS晶片CHP(L)之安裝順序並不限於此，也可進行適當變更。
之後，將引線框LF1放置到位置固定用之專用夾具上(圖5之S106)。具體地說就是，如圖13所示，藉由將專用夾具如定位銷等插入引線框LF1上之開口部OP1，便可對引線框LF1進行定位。
接下來圖13所示，在形成於引線框LF1上之複數個產品區域PR之每一個中，向High-MOS晶片CHP(H)上供給高熔點焊錫(高熔點焊錫膏)HS2(圖5之S107)。之後，向Low-MOS晶片CHP(L)上供給高熔點焊錫HS2(圖5之S108)。具體地說就是，向形成於High-MOS晶 片CHP(H)上之源極電極墊(High-MOS焊墊)(圖中未示出)上供給高熔點焊錫HS2，同時還向形成於Low-MOS晶片CHP(L)上之源極電極墊(Low-MOS焊墊)(圖中未示出)上供給高熔點焊錫HS2。而且，還向圖13所示之晶片安裝部TAB(L)之部分區域及引線之部分區域上供給高熔點焊錫HS2。
具體地說就是，例如藉由塗布法在High-MOS晶片CHP(H)上、Low-MOS晶片CHP(L)上、晶片安裝部TAB(L)之部分區域上以及引線之部分區域上塗布高熔點焊錫HS2。此時所形成之高熔點焊錫HS2可與上述高熔點焊錫HS1由同樣材料構成，也可由不同材料構成。
之後如圖13所示，將夾框CLF放置在位置固定用之專用夾具上(圖5之S109)。具體地說就是，如圖13所示，將插入引線框LF1上所形成之開口部OP1之定位銷再插入夾框CLF上所形成之開口部OP2。由此，根據第1實施方式，就可使夾框CLF與引線框LF1重疊。這就是第1實施方式之特徵之一。也就是說，如上前述，藉由使設在專用夾具上之定位銷插入在引線框LF1上之開口部OP1和在夾框CLF上之開口部OP2，便可使在引線框LF1上之複數個產品區域PR之每一個和在夾框CLF上之複數個單位區域UR之每一個從平面上看成為重疊之方式。
即，在第1實施方式中，引線框LF1上之複數個產品區域PR在X方向上之配置間距和夾框CLF上之複數個單位區域UR在X方向上之配置間距為同一間距。而且，引線框LF1上之複數個產品區域PR在Y方向上之配置間距和夾框CLF上之複數個單位區域UR在Y方向上之配置間距為同一間距。
結果，第1實施方式中，便可使引線框LF1上之複數個產品區域PR之每一個和夾框CLF上之複數個單位區域UR之每一個從平面上看為重疊之方式。更詳細地說就是，例如，圖13所示之High-MOS晶片 CHP(H)和圖13所示之High-MOS夾板CLP(H)從平面上看為重疊之方式，同時，圖13所示之Low-MOS晶片CHP(L)和圖13所示之Low-MOS夾板CLP(L)從平面上看也為重疊之方式。
如上前述，根據第1實施方式，僅需將夾框CLF與引線框LF1重疊，便可使複數個產品區域PR之每一個和複數個單位區域UR之每一個從平面上看成為重疊之方式。這意味著，可將在複數個單位區域UR之每一個上形成之High-MOS夾板CLP(H)搭載到在複數個產品區域PR之每一個上形成之High-MOS晶片CHP(H)上一次，同樣地，這也意味著，可將在複數個單位區域UR之每一個上形成之Low-MOS夾板CLP(L)搭載到在複數個產品區域PR之每一個上形成之Low-MOS晶片CHP(L)上一次。結果，根據第1實施方式，與分別(按個)將High-MOS夾板CLP(H)和Low-MOS夾板CLP(L)搭載到High-MOS晶片CHP(H)上和Low-MOS晶片CHP(L)上相比，可以簡化製造製程。由此，根據第1實施方式，可以降低半導體裝置PK1之製造成本。
接下來對高熔點焊錫(高熔點焊錫HS1、高熔點焊錫HS2)進行回流焊接(圖6之S110)。具體地說就是以350℃左右之溫度(第1溫度)對含有高熔點焊錫之引線框LF1進行加熱。由此，便可使高熔點焊錫熔化，並將High-MOS晶片CHP(H)之背面(汲極電極)和晶片安裝部TAB(H)、以及Low-MOS晶片CHP(L)之背面(汲極電極)和晶片安裝部TAB(L)進行電連接。另外，由此還可將High-MOS夾板CLP(H)和High-MOS晶片CHP(H)表面之源極電極墊和晶片安裝部TAB(L)、以及Low-MOS夾板CLP(L)和Low-MOS晶片CHP(H)表面之源極電極墊及供給基準電位之引線進行電連接。
如上前述，對圖6所示之S110只進行了一次回流焊接且各晶片和各夾板之連接也只進行了一次，但是回流焊接也可分多次進行。也就 是說，也可在搭載各晶片後進行第1次回流焊接，在搭載各夾板後再進行第2次回流焊接。但是，如前前述，在搭載各晶片後接著搭載各夾板，之後再進行回流焊接，這樣只需進行一次回流焊接便可以了，所以可縮短製程。
之後，為了除去高熔點焊錫中所含有之助焊劑，還需進行助焊劑洗淨製程(圖6之S111)。而且，為了提高在隨後製程中所進行之引線鍵合製程之焊接特性，對引線框LF1之表面進行等離子處理，由此可使引線框LF1表面保持乾淨(圖6之S112)。
另外，圖6所示之S112之等離子處理並非必須之製程。如果在隨後之引線鍵合中能夠保持引線框LF1表面乾淨使其不至於影響到器件之功能，也可不進行圖6所示之S111之助焊劑洗淨製程。
接下來如圖14A及圖14B所示，將粘帶TP粘貼到引線框LF1之背面(圖6之S113)。也就是說，將粘帶TP粘貼到引線框LF1之面中與搭載了驅動IC晶片CHP(C)、High-MOS晶片CHP(H)及Low-MOS晶片CHP(L)之面處於相反側之面上。粘帶TP例如可為基本材料由聚醯亞胺樹脂構成且具有粘貼部之粘帶。此時，如上前述，在粘貼上述粘帶TP之製程之前，由於已以350℃左右之溫度對高熔點焊錫進行了加熱處理(回流焊接)，所以第1實施方式中，粘帶TP之粘貼部之耐熱性不會成為很明顯問題。
接下來如圖15A及圖15B所示，進行引線鍵合製程(圖6之S114)。圖15A係將粘帶TP粘貼到引線框LF1之背面之後進行引線鍵合製程時引線框LF1之示意圖。但是，圖15A中省略了進行實際之引線鍵合製程之構成要素(引線)，而該構成要素(引線)在圖15A所示之將1個產品區域PR進行放大後之圖即圖15B中示出。
從圖15B可知，形成於驅動IC晶片CHP(C)上之複數個電極墊PD和多條引線LD被多條引線W連接。而且，如圖15B所示，形成於High -MOS晶片CHP(H)上之閘極電極墊GP(H)和形成於驅動IC晶片CHP(C)上之電極墊PD被引線W連接。同樣地，形成於Low-MOS晶片CHP(L)上之閘極電極墊GP(L)和形成於驅動IC晶片CHP(C)上之電極墊PD被引線W連接。由此，根據第1實施方式，便可藉由形成於驅動IC晶片CHP(C)上之控制電路CC(參照圖1)對形成於High-MOS晶片CHP(H)上之High-MOS電晶體QH(參照圖1)、以及形成於Low-MOS晶片CHP(L)上之Low-MOS電晶體QL(參照圖1)進行電控制。
此時，根據第1實施方式，在引線鍵合製程之前之製程中已包括將粘帶TP粘貼到引線框LF1之背面之準備工作，因此，根據第1實施方式，可易於將已粘貼了粘帶TP之引線框LF1進行真空吸附。結果，即使為支援MAP塑封技術(一次性塑封技術)之引線框LF1，可藉由對引線框LF1進行真空吸附並進行固定，同時實施引線鍵合製程。根據第1實施方式，可提高引線鍵合製程之可靠性。
另外，為了實現引線W之接合穩定性，引線鍵和製程係在對引線框LF1加熱到200℃至250℃左右之狀態下進行的。由於粘貼在引線框LF1背面之粘帶TP之耐熱性為250℃左右，所以不存在因引線鍵合製程之加熱處理而引起粘帶TP粘貼部耐熱性之問題。
接下來如圖16所示，對形成於引線框LF1上之產品區域用樹脂MR進行一次性封裝(塑封)(圖6之S115)。換言之就是，用樹脂MR對引線框LF1內之產品區域PR進行一次性封裝並形成封裝體，以覆蓋圖15B所示之驅動IC晶片CHP(C)、High-MOS晶片CHP(H)及Low-MOS晶片CHP(L)。也就是說，第1實施方式中，用樹脂對半導體晶片進行封裝之技術採用所謂MAP塑封技術，即用樹脂對模槽內之複數個產品區域PR進行一次性封裝之技術。根據前述MAP塑封技術，由於無需在每個產品區域PR上設置注入樹脂之路徑，所以可使複數個產品區域PR進行緊密配置。由此，MAP塑封技術可提高產品之成品 數，因此也可削減產品之成本。
此時，第1實施方式中，在藉由MAP塑封技術進行樹脂封裝製程(塑封工程)之前之製程中，在引線框LF1之背面已粘貼有具有粘性之粘帶TP。因此，根據第1實施方式，如圖17所示，可將粘帶TP確鑿粘貼到引線框LF1背面上形成之背面引腳(引線)上。結果，即使在採用了MAP塑封技術之樹脂封裝製程中，背面引腳和粘帶TP之間也不會產生間隙，所以可充分抑制樹脂洩漏(樹脂毛刺)到背面引腳之背側。
樹脂封裝製程中所使用之樹脂例如為熱硬化性樹脂。因此，為了使熱硬化性樹脂硬化，樹脂封裝製程係在將其加熱到160℃至200℃左右之狀態下進行的。由於粘貼在引線框LF1背面之粘帶TP之耐熱性為250℃左右，所以不存在因樹脂封裝製程之加熱處理而引起粘帶TP粘貼部耐熱性之問題。
之後，將粘貼在引線框LF1背面上之粘帶TP從引線框LF1上剝下來(圖6之S116)。接著對從樹脂MR(封裝體)之背面露出之晶片安裝部TAB(C)、晶片安裝部TAB(H)、晶片安裝部TAB(L)以及背面引腳BTE(參照圖3)之表面形成電鍍膜(圖6之S117)。而且，還在由樹脂構成之封裝體之表面打上標記(打標製程，即圖6之S118)。
接著，如圖18A及圖18B所示，在由樹脂MR構成之封裝體之表面粘貼上切割帶DT(圖7之S119)。之後，如圖19A及圖19B所示，將由樹脂MR構成之封裝體按產品區域PR進行切斷(封裝切割)(圖7之S120)。具體地說就是，用劃片刀按將在引線框LF1上形成之複數個產品區域PR進行劃分之劃分區域(分界區域)進行切斷，以對各產品區域PR進行劃片。由此，便可形成圖19C所示之第1實施方式中之半導體裝置PK1。此時，形成於夾框CLF上之框架引線HL也被切斷。結果如圖2所示，框架引線HL之斷面就從半導體裝置PK1之側面露 出。
之後，藉由特性檢查對劃片後之各個半導體裝置PK1進行篩選(圖7之S121)，並將合格之半導體裝置PK1進行捆包後出廠銷售(圖7之S122)。藉由上述方法便可製造出第1實施方式中之半導體裝置。
<第1實施方式之特徵>
接下來說明第1實施方式中半導體裝置PK1製造方法之特徵。第1實施方式中半導體裝置PK1製造方法之特徵為：具有如圖5所示之步驟S106至步驟S110之製程。下面參照圖面對各製程進行詳細說明。
圖20係經過步驟S106至步驟S109後，將引線框LF1及夾框CLF放置到專用夾具上之狀態之模式圖。如圖20所示，夾具PED上配置有引線框LF1，且前述引線框LF1上配置有夾框CLF。
具體情況如下前述，即，圖21係在引線框LF1上搭載有夾框CLF之狀態之示意圖。如圖21所示，引線框LF1上形成有開口部OP1(A)及開口部OP1(B)，藉由在前述開口部OP1(A)及開口部OP1(B)中插入設在夾具上之定位銷(圖中未示出)，便可將引線框LF1固定在所規定之位置上。
此時，如圖21所示，開口部OP1(A)之形狀和開口部OP1(B)之形狀不同。例如，開口部OP1(A)為圓形，而開口部OP1(B)為長孔形狀。此時，長孔形狀之開口部OP1(B)和插入開口部OP1(B)之定位銷之間形成有間隙。因此，如對引線框LF1進行加熱處理時，即使是主要由銅(Cu)、銅合金、以及42合金等形成之引線框LF1拉長時，引線框LF1之彈性也將因前述間隙而被抑制。即，開口部OP1(A)和開口部OP1(B)之形狀不同係由於對引線框LF1進行加熱處理時彈性受到抑制之緣故。
另外，如圖21所示，夾框CLF上形成有開口部OP2(A)及開口部OP2(B)，藉由將設置在夾具上之定位銷(圖中未示出)插入前述開口 部OP2(A)及開口部OP2(B)，便可將夾框CLF固定在規定之位置上。
此時也如圖21所示，開口部OP2(A)之形狀和開口部OP2(B)之形狀不同。例如，開口部OP2(A)為圓形而開口部OP2(B)為長孔形狀。如上所述，開口部OP2(A)和開口部OP2(B)形狀不同係為了在對夾框CLF進行加熱處理時抑制其彈性。
如上所述，第1實施方式中，引線框LF1和夾框CLF由同一定位銷固定。圖22係引線框LF1和夾框CLF重疊之狀態之示意圖。如圖22所示，第1實施方式中，將定位銷插入引線框LF1上之開口部OP1(A)及開口部OP1(B)之同時，也將定位銷插入夾框CLF上之開口部OP2(A)及開口部OP2(B)。另外，第1實施方式中，引線框LF1上之複數個產品區域PR之每一個之尺寸及配置間隔和夾框CLF上之複數個單位區域UR之每一個之尺寸和配置間隔相同。因此，根據第1實施方式，引線框LF1上之複數個產品區域PR之每一個和夾框CLF上之複數個單位區域UR之每一個從平面上看都以重疊之方式配置。
圖23係沿著圖22之A-A線剖開之剖面圖。如圖23所示，夾具PED上配置有引線框LF1。前述引線框LF1上形成有開口部OP1(A)及開口部OP1(B)。突起部PJU插入前述開口部OP1(A)及開口部OP1(B)。即，第1實施方式中，夾具PED上設置有複數個突起部PJU，而前述複數個突起部PJU分別插入引線框LF1上之開口部OP1(A)及開口部OP1(B)。因此，開口部OP1(A)之尺寸(直徑)及開口部OP1(B)之尺寸(直徑)比突起部PJU之尺寸(直徑)大。
另外，引線框LF1上形成有晶片安裝部TAB(H)及晶片安裝部TAB(L)，藉由高熔點焊錫HS1將High-MOS晶片CHP(H)搭載到晶片安裝部TAB(H)上。另一方面，藉由高熔點焊錫HS1將Low-MOS晶片CHP(L)搭載到晶片安裝部TAB(L)上。
而且，第1實施方式中，設在夾具PED上之突起部PJU上配置有夾 框CLF。具體地說就是，夾框CLF上形成有開口部OP2(A)及開口部OP2(B)，前述開口部OP2(A)及開口部OP2(B)中插入有設置在突起部PJU上之定位銷PIN。即，第1實施方式中，夾具PED上設有突起部PJU，前述突起部PJU上設有定位銷PIN。藉由將前述定位銷PIN插入夾框CLF上之開口部OP2(A)及開口部OP2(B)，便可將夾框CLF進行固定。
如上所述，第1實施方式中，設置在夾具PED上之突起部PJU之尺寸(直徑)比設置在突起部PJU上之定位銷PIN之尺寸(直徑)大。而且，設置在引線框LF1上之開口部OP1(A)之尺寸(直徑)及開口部OP1(B)之尺寸(直徑)比突起部PJU之尺寸(直徑)大。另一方面，設置在夾框CLF上之開口部OP2(A)之尺寸(直徑)及開口部OP2(B)之尺寸(直徑)比定位銷PIN之尺寸(直徑)大，且比突起部PJU之尺寸(直徑)小。結果，引線框LF1上之開口部OP1(A)及開口部OP1(B)中插入有突起部PJU，引線框LF1由突起部PJU固定並被配置在夾具PED上。
另外，夾框CLF上之開口部OP2(A)及開口部OP2(B)中插入有定位銷PIN，但突起部PJU中無定位銷插入。結果，定位銷PIN插入夾框CLF，夾框CLF被定位銷PIN固定且配置在突起部PJU上。由此，在高度方向上具有相當於突起部PJU厚度之空間之狀態下引線框LF1和夾框CLF受到支撐。
此時，如圖23所示，夾框CLF上形成有High-MOS夾板CLP(H)及Low-MOS夾板CLP(L)。前述High-MOS夾板CLP(H)經由高熔點焊錫HS2安裝在High-MOS晶片CHP(H)上，同時，還經由高熔點焊錫HS1安裝在晶片安裝部TAB(L)上。也就是說，High-MOS夾板CLP(H)以從High-MOS晶片CHP(H)上橫跨到晶片安裝部TAB(L)上之方式配置。
具體情況如圖23所示，High-MOS夾板CLP(H)為如下結構，即具有：與High-MOS晶片CHP(H)之電極墊連接之第1部分FPT(H)；與晶片安裝部TAB(L)連接之第2部分SPT(H)；將第1部分FPT(H)和第2部分SPT(H)進行連接之第3部分TPT(H)。其中，第1部分FPT(H)之高度位置比第2部分SPT(H)之高度位置高，且前述第1部分FPT(H)和第2部分SPT(H)由折彎之第3部分TPT(H)連接。
同樣地，Low-MOS夾板CLP(L)經由高熔點焊錫HS2安裝在Low-MOS晶片CHP(L)上，同時經由高熔點焊錫HS1安裝在引線LD上。 也就是說，Low-MOS夾板CLP(L)以從Low-MOS晶片CHP(L)上橫跨到引線LD上之方式配置。
具體情況如圖23所示，Low-MOS夾板CLP(L)為如下結構，即具有：與Low-MOS晶片CHP(L)之電極墊連接之第1部分FPT(L)；與引線LD連接之第2部分SPT(L)；將第1部分FPT(L)和第2部分SPT(L)進行連接之第3部分TPT(L)。其中，第1部分FPT(L)之高度位置比第2部分SPT(L)之高度位置高，且前述第1部分FPT(L)和第2部分SPT(L)由折彎之第3部分TPT(L)連接。
在上述第1實施方式中，夾具PED上配置有引線框LF1，而且夾具PED中之突起部PJU上配置有夾框CLF。此時，如圖23所示，突起部PJU之高度比引線框LF1之框厚度和高熔點焊錫HS1之粘結厚度、以及High-MOS晶片CHP(H)之晶片厚度(Low-MOS晶片CHP(L)之晶片厚度)之合計厚度還大。由此可知：引線框LF1和夾框CLF之間之間隔(距離)比引線框LF1之框厚度和高熔點焊錫HS1之粘結厚度、以及High-MOS晶片CHP(H)之晶片厚度(Low-MOS晶片CHP(L)之晶片厚度)之合計厚度大。結果，如將圖23之一部分進行放大後之圖24所示，第1實施方式中，在High-MOS晶片CHP(H)之上表面和High-MOS夾板CLP(H)之間具有第1空間SPC1，且前述第1空間SPC1裡填埋 有高熔點焊錫HS2。同樣地，在Low-MOS晶片CHP(L)之上表面和Low-MOS夾板CLP(L)之下表面之間具有第1空間SPC1，且前述第1空間SPC1裡填埋有高熔點焊錫HS2。
即，在第1實施方式中，如圖24所示，在High-MOS夾板CLP(H)之第1部分FPT(H)和High-MOS晶片CHP(H)之電極墊之間具有第1空間SPC1，而高熔點焊錫HS2在第1空間SPC1內以與High-MOS夾板CLP(H)之第1部分FPT(H)和High-MOS晶片CHP(H)之電極墊接觸之方式將夾框CLF搭載在引線框LF1上。而且，Low-MOS夾板CLP(L)之第1部分FPT(L)和Low-MOS晶片CHP(L)之電極墊之間具有第1空間SPC1，而且，以使高熔點焊錫HS2在第1空間SPC1內與Low-MOS夾板CLP(L)之第1部分FPT(L)和Low-MOS晶片CHP(L)之電極墊接觸之方式在引線框LF1上搭載夾框CLF。
第1實施方式中，在如圖23及圖24所示之狀態下，執行對高熔點焊錫HS1及高熔點焊錫HS2進行加熱之加熱處理(回流焊接)。也就是說，第1實施方式中，在夾具PED上配置引線框LF1，而且在突起部PJU上配置有夾框CLF之狀態下進行加熱處理(回流焊接)。這是第1實施方式中半導體裝置製造方法之特徵之一。此時，如圖24所示，High-MOS晶片CHP(H)和High-MOS夾板CLP(H)之間形成有第1空間SPC1，而且，在Low-MOS晶片CHP(L)和Low-MOS夾板CLP(L)之間形成有第1空間SPC1之狀態下，填埋在前述第1空間SPC1裡之高熔點焊錫HS2將熔化。
此時，第1實施方式中，由於在夾具PED上配置有引線框LF1，且在突起部PJU上配置有夾框CLF，所以即使在上述第1空間SPC1中之高熔點焊錫HS2熔化了，第1空間SPC1之尺寸(尤其是高度)也不會發生變化，而係保持為一定值。這意味著，即使填埋在第1空間SPC1中之高熔點焊錫HS2熔化了，第1空間SPC1之尺寸(尤其是高度)將 固定不變。結果，根據第1實施方式，可以藉由第1空間SPC1之高度來確保高熔點焊錫HS2之厚度。如上所述，根據第1實施方式，充分確保High-MOS晶片CHP(H)和High-MOS夾板CLP(H)之間高熔點焊錫HS2之厚度，便可提高High-MOS晶片CHP(H)和High-MOS夾板CLP(H)之間連接之可靠性。同樣地，根據第1實施方式，由於可確保Low-MOS晶片CHP(L)和Low-MOS夾板CLP(L)之間高熔點焊錫HS2之厚度，所以可提高Low-MOS晶片CHP(L)和Low-MOS夾板CLP(L)之間連接之可靠性。
例如，下面來看High-MOS晶片CHP(H)和High-MOS夾板CLP(H)之間之關係。複數個High-MOS夾板CLP(H)並不像第1實施方式前述與夾框CLF一體形成，而是分別作為單個之High-MOS夾板CLP(H)安裝在High-MOS晶片CHP(H)上。此時，High-MOS夾板CLP(H)並無任何東西做支撐。
在前述狀態下進行加熱處理(回流焊接)，當高熔點焊錫HS2熔化時，由於安裝在High-MOS晶片CHP(H)上之每一個High-MOS夾板CLP(H)都沒有任何支撐，所以將由High-MOS夾板CLP(H)自身重量對熔化後之高熔點焊錫HS2施加壓力。結果，例如，由於配置在熔化後之高熔點焊錫HS2上之High-MOS夾板CLP(H)因傾斜等而可能導致第1空間SPC1發生變形。因此，High-MOS晶片CHP(H)和High-MOS夾板CLP(H)之間之第1空間SPC1將變狹窄，從而可能導致無法確保填埋在第1空間SPC1中高熔點焊錫HS2之厚度。如上所述，如果高熔點焊錫HS2之厚度變薄，且因溫度週期等造成高熔點焊錫HS2重複出現膨脹與收縮時，將有可能導致高熔點焊錫HS2出現焊錫裂痕。結果，將造成High-MOS晶片CHP(H)和High-MOS夾板CLP(H)之間之連接電阻上升從而導致半導體裝置電特性劣化。
針對上述問題，用於確保高熔點焊錫HS2厚度之方法例如有：在 High-MOS夾板CLP(H)之背面(下表面)設置突起，並將此突起壓向High-MOS晶片CHP(H)，由此便可確保High-MOS晶片CHP(H)和High-MOS夾板CLP(H)之間高熔點焊錫HS2之厚度。
但是，隨著半導體裝置之小型化，High-MOS晶片CHP(H)及High-MOS夾板CLP(H)之尺寸也趨於變小，結果，越來越難於在小尺寸High-MOS夾板CLP(H)上形成突起，同時也難於確保在High-MOS夾板CLP(H)上形成突起之數量。其結果就是，今後，隨著半導體裝置小型化之推進，在High-MOS夾板CLP(H)背面(下表面)形成突起之結構已難於確保在High-MOS晶片CHP(H)和High-MOS夾板CLP(H)之間高熔點焊錫HS2有足夠且穩定之厚度。
因此，市場都在期待著一種無需在High-MOS夾板CLP(H)上設置突起也可確保High-MOS晶片CHP(H)和High-MOS夾板CLP(H)之間高熔點焊錫HS2厚度之技術，第1實施方式之技術思想就是為了解決這個問題而進行之研究。
即，在第1實施方式中，High-MOS夾板CLP(H)形成在夾框CLF上，且由前述夾框CLF支撐。另外，第1實施方式中，夾具PED上配置有引線框LF1，而且突起部PJU上配置有夾框CLF。因此，形成於High-MOS晶片CHP(H)和High-MOS夾板CLP(H)之間之第1空間SPC1即使在高熔點焊錫HS2熔化後，第1空間SPC1之尺寸(尤其是高度)也不會發生變化而係保持為一定值。這是由於：High-MOS夾板CLP(H)由夾框CLF支撐，而且，即使在進行加熱處理(回流焊接)時前述夾框CLF之支撐也不會發生變化。
因此，根據第1實施方式，即使填埋在上述第1空間SPC1中之高熔點焊錫HS2熔化了，第1空間SPC1之尺寸(尤其是高度)也將固定不變，所以可藉由第1空間SPC1之高度來確保高熔點焊錫HS2之厚度。如上所述，根據第1實施方式，便可確保High-MOS晶片CHP(H) 和High-MOS夾板CLP(H)之間高熔點焊錫HS2有足夠之厚度。因此，可抑制在進行高熔點焊錫HS2之加熱處理(回流焊接)時，高熔點焊錫HS2出現厚度變薄之現象。結果，即使因溫度週期而導致高熔點焊錫HS2重複出現膨脹和收縮時，也可抑制高熔點焊錫HS2發生焊錫裂痕。根據第1實施方式，由於可以抑制High-MOS晶片CHP(H)和High-MOS夾板CLP(H)之間之連接電阻上升，從而可防止半導體裝置之電特性出現劣化。
也就是說，根據第1實施方式，無需在與High-MOS晶片CHP(H)之上表面連接之High-MOS夾板CLP(H)之背面(下表面)上設置突起，只需保證其平坦性，便可確保第1空間SPC1內之高熔點焊錫HS2之厚度。
如上所述，第1實施方式之技術思想本質如下：並非將單個High-MOS夾板CLP(H)搭載到High-MOS晶片CHP(H)上，而是將High-MOS夾板CLP(H)作為夾框CLF之結構。因此，如圖23所示，夾框CLF可配置在夾具PED上具有固定高度之突起部PJU上。結果，根據第1實施方式，如圖24所示，可在High-MOS晶片CHP(H)和High-MOS夾板CLP(H)之間設置第1空間SPC1之同時，還可保持前述第1空間SPC1之尺寸(尤其是高度)。即，根據第1實施方式，與因加熱處理(回流焊接)而導致之高熔點焊錫HS2之熔化無關，可確保第1空間SPC1之高度。因此，根據第1實施方式，可以保證第1空間之高度不受高熔點焊錫HS2熔化之影響，所以也可以充分確保高熔點焊錫HS2之厚度。
如上所述，第1實施方式之技術思想具有將High-MOS夾板CLP(H)及Low-MOS夾板CLP(L)作為夾框CLF之特點，但是如果將High-MOS夾板CLP(H)及Low-MOS夾板CLP(L)作為夾框CLF，還可獲得如下所述之次級效應。
即，根據第1實施方式，僅需將夾框CLF與引線框LF1重疊，便可 使複數個產品區域PR之每一個和複數個單位區域UR之每一個從平面上看成為重疊之方式。這意味著，可將在複數個單位區域UR之每一個上形成之High-MOS夾板CLP(H)搭載到在複數個產品區域PR之每一個上形成之High-MOS晶片CHP(H)上一次，同樣地，這也意味著，可將在複數個單位區域UR之每一個上形成之Low-MOS夾板CLP(L)搭載到在複數個產品區域PR之每一個上形成之Low-MOS晶片CHP(L)上一次。結果，根據第1實施方式，可以簡化製造製程，從而降低半導體裝置PK1之製造成本。
也就是說，例如，在使用劃片後之High-MOS夾板CLP(H)時，必須將單個High-MOS夾板CLP(H)搭載到單個High-MOS晶片CHP(H)上，這將導致搭載製程變得更繁雜，從而難於降低製造成本。對此，根據第1實施方式，由於複數個High-MOS夾板CLP(H)一體地形成在夾框CLF上，所以只需將前述夾框CLF配置在引線框LF1上，便可一次性地將High-MOS夾板CLP(H)搭載到複數個High-MOS晶片CHP(H)上，從而可大幅削減製造成本。
而且，在第1實施方式中，如圖23所示，在夾具PED上配置引線框LF1，而且在夾框CLF配置在突起部PJU上之狀態下進行加熱處理(回流焊接)。此時，如圖24所示，在High-MOS晶片CHP(H)和High-MOS夾板CLP(H)之間形成第1空間SPC1，且在Low-MOS晶片CHP(L)和Low-MOS夾板CLP(L)之間形成第1空間SPC1之狀態下，填埋於前述第1空間SPC1中之高熔點焊錫HS2將熔化。
此時，第1實施方式中，如圖24所示，在High-MOS夾板CLP(H)和晶片安裝部TAB(L)之間形成第2空間SPC2，且優選由高熔點焊錫HS1填埋前述第2空間SPC2之結構。同樣地，在Low-MOS夾板CLP(L)和引線LD之間形成第2空間SPC2，且優選由高熔點焊錫HS1填埋前述第2空間SPC2之結構。具體地說就是，以在High-MOS夾板 CLP(H)之第2部分SPT(H)和晶片安裝部TAB(L)表面之間具有第2空間SPC2、且在Low-MOS夾板CLP(L)之第2部分SPT(L)和引線LD表面之間具有第2空間SPC2之方式將引線框LF1配置在夾具PED上，同時將夾框CLF配置在突起部PJU上。
具體地說就是，優選High-MOS夾板CLP(H)之第2部分SPT(H)之高度位置和Low-MOS夾板CLP(L)之第2部分SPT(L)之高度位置處於比引線框LF1之厚度大之位置上之結構。理由如下：例如，由於在High-MOS夾板CLP(H)和晶片安裝部TAB(L)之間也填埋有高熔點焊錫HS1，所以上述結構可以保持第2空間SPC2之高度不變，藉由確保高熔點焊錫HS1之厚度便可抑制高熔點焊錫HS1發生焊錫裂痕。同樣地，例如，在Low-MOS夾板CLP(L)和引線LD之間也填埋有高熔點焊錫HS1，所以上述結構可保持第2空間SPC2之高度不變，藉由確保高熔點焊錫HS1之厚度便可抑制高熔點焊錫HS1發生焊錫裂痕。
此時，例如，在High-MOS晶片CHP(H)和High-MOS夾板CLP(H)之間、以及在Low-MOS晶片CHP(L)和Low-MOS夾板CLP(L)之間所設置之第1空間SPC1之尺寸(尤其是高度)可為與上述第2空間SPC2為相同之尺寸(尤其是高度)。這是由於如果高熔點焊錫HS1和高熔點焊錫HS2由同樣材料構成，為了抑制焊錫裂痕發生其厚度也必須相同。但是，上述第1空間SPC1之尺寸(尤其是高度)與第2空間SPC2之尺寸(尤其是高度)也可不同。例如，假設高熔點焊錫HS1和高熔點焊錫HS2為不同成分時，容易發生焊錫裂痕之焊錫厚度也有可能不同。因此，從抑制發生焊錫裂痕之角度出發，也可對上述第1空間SPC1之尺寸(尤其是高度)及第2空間SPC2之尺寸(尤其是高度)進行適當設定。
另外，第1實施方式中對圖23所示之結構進行了說明，即在夾具PED上設置突起部PJU，且在前述突起部PJU上設置定位銷PIN。但 是，第1實施方式中技術思想前述之結構並不僅限於此，例如也可為如下結構，即從平面上看，突起部PJU與定位銷PIN設置在不同位置上。
圖25係將圖23之一部分進行放大後之剖面圖。下面參照圖25對各部分材料之具體尺寸之一例進行說明。圖25中，由於夾框CLF之厚度無論是在哪個位置上都是均一的，所以可將High-MOS夾板CLP(H)之厚度或Low-MOS夾板CLP(L)之厚度(簡稱為「夾板之厚度」)設為T1。另外，將高熔點焊錫HS2之厚度(簡稱為「焊錫之厚度」)設為T2，將High-MOS晶片CHP(H)之厚度或Low-MOS晶片CHP(L)之厚度(簡稱為「半導體晶片之厚度」)設為T3。而且，將高熔點焊錫HS1之厚度(簡稱為「焊錫之厚度」)設為T4，將引線框LF1之厚度設為T5，將突起部PJU之高度設為H。
此時，如圖25所示，夾板之厚度T1為0.125mm，焊錫之厚度T2為0.025mm，半導體晶片之厚度T3為0.16mm，焊錫之厚度T4為0.025mm，引線框之厚度T5為0.2mm，突起部之高度H為0.41mm。
由此可知，焊錫之厚度T2及焊錫之厚度T4都比夾板之厚度T1、半導體晶片之厚度T3及引線框之厚度T5小。從抑制焊錫裂痕之觀點出發，雖說焊錫之厚度T2及焊錫之厚度T4為越厚越好，但是如果太厚了也將導致半導體裝置之厚度變大，因而不利於實現薄型化。因此將其設為如焊錫之厚度T2及焊錫之厚度T4比夾板之厚度T1、半導體晶片之厚度T3以及引線框之厚度T5小。另一方面，如果焊錫之厚度T2及焊錫之厚度T4過薄將容易產生焊錫裂痕，所以應該確保其厚度例如為0.025mm左右。
另外，第1實施方式中，如圖25所示，突起部之高度H(=0.41mm)比引線框之厚度、焊錫之厚度T4以及半導體晶片之厚度T3之合計值(=0.2mm+0.025mm+0.16mm=0.385mm)還大。因此，根據 第1實施方式，便可如圖25所示，將引線框LF1配置在夾具PED上，且將夾框CLF配置在形成於夾具PED上且具有規定之高度之突起部PJU上。結果，根據第1實施方式，便可如圖24所示，在High-MOS晶片CHP(H)和High-MOS夾板CLP(H)之間設置第1空間SPC1，同時還可保持前述第1空間SPC1之尺寸(尤其是高度)。同樣地，根據第1實施方式，可在Low-MOS晶片CHP(L)和Low-MOS夾板CLP(L)之間設置第1空間SPC1，同時還可保持前述第1空間SPC1之尺寸(尤其是高度)。因此，根據第1實施方式，與因加熱處理(回流焊接)造成之高熔點焊錫HS2之熔化無關，可確保第1空間SPC1之高度固定不變。因此，根據第1實施方式，由於可確保第1空間SPC1之高度不受高熔點焊錫HS2熔化之影響而固定不變，所以可充分確保高熔點焊錫HS2之厚度。
結果，即使因溫度週期而導致高熔點焊錫HS2重複出現膨脹和收縮時，也可抑制高熔點焊錫HS2出現焊錫裂痕。因此，根據第1實施方式，將可以抑制High-MOS晶片CHP(H)和High-MOS夾板CLP(H)之間連接電阻之上升、以及抑制Low-MOS晶片CHP(L)和Low-MOS夾板CLP(L)之間連接電阻之上升，因此可防止半導體裝置電特性劣化。
(第2實施方式)
在第1實施方式中，就藉由封裝體將驅動IC晶片CHP(C)、High-MOS晶片CHP(H)、以及Low-MOS晶片CHP(L)進行封裝之半導體裝置進行了說明，但是，第1實施方式之技術思想例如也可適用于用封裝體將High-MOS晶片CHP(H)和Low-MOS晶片CHP(L)進行封裝之半導體裝置。
圖26係第2實施方式中引線框LF2及夾框CLF2之結構之平面圖。如圖26所示，第2實施方式中之引線框LF2中，產品區域PR按行列狀 (矩陣狀)配置，且各產品區域PR上搭載有High-MOS晶片CHP(H)和Low-MOS晶片CHP(L)。另一方面，第2實施方式之夾框CLF2中，單位區域UR按行列狀(矩陣狀)配置，且各單位區域UR中配置有Low-MOS夾板CLP(L)，前述Low-MOS夾板CLP(L)由框架引線HL支撐。如上所述，在第2實施方式之夾框CLF2之單位區域UR中，僅形成有Low-MOS夾板CLP(L)。
將上述結構之引線框LF2和夾框CLF2進行重疊配置。圖27係第2實施方式中將夾框CLF2配置在引線框LF2上之狀態之平面圖。具體地說就是，第2實施方式也與第1實施方式相同，在夾具上配置有引線框LF2，且在配置在夾具上之突起部上配置有夾框CLF2。此時，第2實施方式中，在Low-MOS晶片CHP(L)之上表面和Low-MOS夾板CLP(L)之下表面之間也具有第1空間，且前述第1空間中填埋有高熔點焊錫。
第2實施方式中，也在圖27所示之狀態下執行對高熔點焊錫進行加熱之加熱處理(回流焊接)製程。也就是說，第2實施方式中，在夾具上配置有引線框LF2、且在突起部上配置有夾框CLF2之狀態下進行加熱處理(回流焊接)。此時，與第1實施方式相同，在Low-MOS晶片CHP(L)和Low-MOS夾板CLP(L)之間形成有第1空間之狀態下，填埋在前述第1空間中之高熔點焊錫熔化。
此時，第2實施方式中，由於也在夾具上配置有引線框LF2、且在突起部上配置有夾框CLF2，所以即使在高熔點焊錫熔化時，上述第1空間之尺寸(尤其是高度)也保持不變。這意味著，即使填埋在第1空間中之高熔點焊錫熔化了，第1空間之尺寸(尤其是高度)將保持不變。結果，在第2實施方式中，也可藉由第1空間之高度來確保高熔點焊錫之厚度。
因此，根據第2實施方式，可以確保第1空間之高度不受高熔點焊 錫熔化之影響，所以也可以充分確保高熔點焊錫之厚度。結果，即使因溫度週期而導致高熔點焊錫重複出現膨脹和收縮時，也可抑制高熔點焊錫發生焊錫裂痕。因此，第2實施方式中，也可抑制Low-MOS晶片CHP(L)和Low-MOS夾板CLP(L)之間連接電阻之上升，從而可防止半導體裝置之電特性出現劣化。
<變形例>
接下來說明第2實施方式之變形例。第2實施方式中，在藉由封裝體將High-MOS晶片CHP(H)和Low-MOS晶片CHP(L)進行封裝後之半導體裝置之相關技術中，僅以使用Low-MOS夾板CLP(L)為例進行了說明。本變形例中，在藉由封裝體將High-MOS晶片CHP(H)和Low-MOS晶片CHP(L)進行封裝之半導體裝置之相關技術中，以使用High-MOS夾板CLP(H)和Low-MOS夾板CLP(L)為例進行說明。
圖28係本變形例中引線框LF2及夾框CLF2結構之平面圖。如圖28所示，本變形例之引線框LF2中，產品區域PR按行列狀(矩陣狀)配置，且各產品區域PR中搭載有High-MOS晶片CHP(H)和Low-MOS晶片CHP(L)。另一方面，本變形例之夾框CLF2中，單位區域UR按行列狀(矩陣狀)配置，各單位區域UR中配置有Low-MOS夾板CLP(L)及High-MOS夾板CLP(H)，前述Low-MOS夾板CLP(L)及High-MOS夾板CLP(H)由框架引線HL支撐。如上所述，在本變形例中，在夾框CLF2之單位區域UR中形成有Low-MOS夾板CLP(L)和High-MOS夾板CLP(H)。
在上述結構中，引線框LF2和夾框CLF2重疊配置。圖29係在本變形例之引線框LF2上配置有夾框CLF2之狀態之平面圖。具體地說就是，本變形例中也與第1實施方式相同，在夾具上配置有引線框LF2，且在設置於夾具上之突起部上配置有夾框CLF2。此時，本變形例中，在Low-MOS晶片CHP(L)之上表面和Low-MOS夾板CLP(L)之 下表面之間也具有第1空間，且在前述第1空間中填埋有高熔點焊錫。同樣地，本變形例中，在High-MOS晶片CHP(H)之上表面和High-MOS夾板CLP(H)之下表面之間也具有第1空間，且在前述第1空間中填埋有高熔點焊錫。
本變形例中，在圖29所示之狀態下，執行對高熔點焊錫進行加熱之加熱處理(回流焊接)製程。也就是說，本變形例中，在夾具上配置有引線框LF2，且在突起部上配置有夾框CLF2之狀態下進行加熱處理(回流焊接)。此時，與第1實施方式相同，在Low-MOS晶片CHP(L)和Low-MOS夾板CLP(L)之間形成有第1空間，而且在High-MOS晶片CHP(H)和High-MOS夾板CLP(H)之間形成有第1空間之狀態下，填埋於前述第1空間之高熔點焊錫為熔化之狀態。
此時，本變形例中，由於也在夾具上配置有引線框LF2，而且在突起部上配置有夾框CLF2，所以即使在高熔點焊錫熔化後上述第1空間之尺寸(尤其是高度)也保持不變。這意味著即使填埋於第1空間中之高熔點焊錫熔化了，第1空間之尺寸(尤其是高度)也固定不變。結果，本變形例中也可藉由第1空間之高度來確保高熔點焊錫之厚度。
如上所述，本變形例中，由於不受高熔點焊錫熔化之影響而可確保第1空間之高度，所以可充分確保高熔點焊錫之厚度。結果，即使因溫度週期導致之高熔點焊錫重複出現膨脹與收縮時，也可抑制在高融點焊錫上發生焊錫裂痕。因此，本變形例也可抑制Low-MOS晶片CHP(L)和Low-MOS夾板CLP(L)之間連接電阻之上升、以及High-MOS晶片CHP(H)和High-MOS夾板CLP(H)之間連接電阻之上升。因此，可防止半導體裝置電特性劣化。
(第3實施方式)
在第1實施方式中，對於藉由封裝體將驅動IC晶片CHP(C)、High -MOS晶片CHP(H)、以及Low-MOS晶片CHP(L)進行封裝之半導體裝置進行了說明，但第1實施方式之技術思想例如還可適用于藉由封裝體將形成有功率MOSFET(開關用場效應電晶體)之單個半導體晶片進行封裝之半導體裝置。
圖30係第3實施方式之引線框LF3及夾框CLF3結構之平面圖。如圖30所示，第3實施方式之引線框LF3上，產品區域PR按行列狀(矩陣狀)配置，且各產品區域PR中搭載有單個半導體晶片CHP3。另一方面，第3實施方式之夾框CLF3上，單位區域UR按行列狀(矩陣狀)配置，且各單位區域UR上配置有夾板CLP3，其中，前述夾板CLP3由框架引線HL支撐。
在上述結構中，引線框LF3和夾框CLF3重疊配置。圖31係第3實施方式中在引線框LF3上配置有夾框CLF3之狀態之平面圖。具體地說就是，第3實施方式也與第1實施方式相同，在夾具上配置有引線框LF3，且在設置於夾具上之突起部上配置有夾框CLF3。此時，第3實施方式中，在半導體晶片CHP3之上表面和夾板CLF3之下表面之間具有第1空間，且前述第1空間中填埋有高熔點焊錫。
第3實施方式中，在圖31所示之狀態下，執行對高熔點焊錫進行加熱之加熱處理(回流焊接)製程。也就是說，在第3實施方式中，在夾具上配置有引線框LF3，且在突起部上設置有夾框CLF3之狀態下進行加熱處理(回流焊接)。此時，與第1實施方式相同，在半導體晶片CHP3和夾板CLP3之間形成有第1空間之狀態下，填埋於前述第1空間之高熔點焊錫為熔化之狀態。
此時，第3實施方式中，由於也在夾具上配置有引線框LF3，而且在突起部上配置有夾框CLF3，所以即使在高熔點焊錫熔化後上述第1空間之尺寸(尤其是高度)也保持不變。這意味著即使填埋於第1空間之高熔點焊錫熔化了，第1空間之尺寸(尤其是高度)也固定不 變。結果，第3實施方式中也可藉由第1空間之高度來確保高熔點焊錫之厚度。
如上所述，第3實施方式中，由於不受高熔點焊錫熔融之影響而可確保第1空間之高度，所以可充分確保高熔點焊錫之厚度。結果，即使因溫度週期導致之高熔點焊錫重複出現膨脹和收縮時，也可抑制在高熔點焊錫上發生焊錫裂痕。因此，第3實施方式中，也可抑制半導體晶片CHP3和夾板CLP3之間連接電阻之上升。因此，可防止半導體裝置電特性劣化。
最後還需要說明的是：上述所說明之幾個主要特徵並不僅限於由複數個晶片和複數個夾板構成之半導體裝置，還可適用於由1個晶片和1個夾板構成之半導體裝置。
以上根據實施方式具體地說明了本案發明人所作之發明，但是本發明並不受到前述實施方式之限定，在不超出其要旨之範圍內能夠進行種種變更，在此無需贅言。
CHP(H)‧‧‧High-MOS晶片
CHP(L)‧‧‧Low-MOS晶片
CLF‧‧‧夾框
CLP(H)‧‧‧High-MOS夾板(High-MOS金屬板、High-MOS導體板)
CLP(L)‧‧‧Low-MOS夾板(Low-MOS金屬板、Low-MOS導體板)
FPT(H)‧‧‧第1部分
FPT(L)‧‧‧第1部分
HS1‧‧‧高熔點焊錫
HS2‧‧‧高熔點焊錫
LD‧‧‧引線
LF1‧‧‧引線框
OP1(A)‧‧‧開口部
OP1(B)‧‧‧開口部
OP2(A)‧‧‧開口部
OP2(B)‧‧‧開口部
PED‧‧‧夾具
PIN‧‧‧定位銷
PJU‧‧‧突起部
SPT(H)‧‧‧第2部分
SPT(L)‧‧‧第2部分
TAB(H)‧‧‧晶片安裝部
TAB(L)‧‧‧晶片安裝部
TPT(H)‧‧‧第3部分
TPT(L)‧‧‧第3部分

Claims (20)

  1. 一種半導體裝置之製造方法，其特徵在於包括：製程(a)，即準備具有複數個第1區域之第1引線框之製程，前述第1區域按行列狀排列且配置有晶片安裝部和引線；製程(b)，即經由第1導電性粘合材料將半導體晶片安裝到前述晶片安裝部之上表面上之製程；製程(c)，即準備具有複數個第2區域之第2引線框之製程，前述第2區域配置有金屬板，且以與前述第1引線框內之前述第1區域之排列間距相同之間距按行列狀排列；製程(d)，藉由使前述金屬板位於前述半導體晶片之電極墊上之方式，在前述第1引線框上重疊前述第2引線框，並且經由第2導電性粘合材料將前述金屬板安裝到前述半導體晶片之前述電極墊和前述引線上之製程；製程(e)，即在前述製程(d)後，以第1溫度對前述第1導電性粘合材料及前述第2導電性粘合材料進行加熱之製程；以及製程(f)，即以覆蓋前述半導體晶片之方式，對前述第1引線框內之複數個前述第1區域進行一次性封裝並形成封裝體之製程；其中，前述金屬板具有：與前述半導體晶片之前述電極墊連接之第1部分、與前述引線連接之第2部分、以及將前述第1部分和前述第2部分進行連接之第3部分；其中，前述製程(d)中，在前述金屬板之前述第1部分和前述半導體晶片之前述電極墊之間具有第1空間之狀態下，藉由使前述第2導電性粘合材料在前述第1空間內與前述金屬板之前述第1部分和前述半導體晶片之前述電極墊接觸之方式，將前述第2引線框安裝到前述第1引線框上； 前述製程(e)在確保具有前述第1空間之狀態下進行。
  2. 如申請專利範圍第1項所記載之半導體裝置之製造方法，其中前述製程(d)是在將前述第1引線框及前述第2引線框配置到夾具上之狀態下進行者；其中，前述夾具之主表面上具有突起部；前述突起部從前述主表面上之高度比前述晶片安裝部之厚度、前述第1導電性粘合材料之厚度、以及前述半導體晶片之厚度之合計厚度還大；前述製程(d)是在將前述第1引線框配置在前述夾具之前述主表面上，且將前述第2引線框配置在前述夾具之前述突起部上之狀態下進行者。
  3. 如申請專利範圍第2項所記載之半導體裝置之製造方法，其中前述夾具之前述主表面上具有定位銷；前述第1引線框具有可插入前述夾具之前述定位銷之第1定位孔；前述第2引線框具有可插入前述夾具之前述定位銷之第2定位孔；在將前述夾具之前述定位銷插入前述第1引線框之前述第1定位孔和前述第2引線框之前述第2定位孔時，以使前述第2引線框之前述金屬板之前述第1部分位於前述半導體晶片之前述電極墊之正上方之方式，在前述第2引線框上形成前述第2引線框之前述第2定位孔。
  4. 如申請專利範圍第3項所記載之半導體裝置之製造方法，其中前述製程(e)是在將前述第1引線框及前述第2引線框配置到前述夾具上之狀態下進行者。
  5. 如申請專利範圍第4項所記載之半導體裝置之製造方法，其中 前述第1引線框之前述第1定位孔及前述第2引線框之前述第2定位孔至少各有2個孔，其中一個孔為圓形、另一個孔為長孔形狀。
  6. 如申請專利範圍第3項所記載之半導體裝置之製造方法，其中前述定位銷之尺寸比前述突起部之尺寸小，而且，前述定位銷設置在前述突起部上；形成於前述第1引線框上之前述第1定位孔之大小為可插入前述突起部及前述定位銷之尺寸；形成於前述第2引線框上之前述第2定位孔之大小為可插入前述定位銷之尺寸。
  7. 如申請專利範圍第1項所記載之半導體裝置之製造方法，其中還具有製程(g)，即在前述製程(f)之後，將前述第1引線框內之複數個前述第1區域各自之間之區域切斷並將晶片進行劃片之製程；且設在前述第2引線框上之前述金屬板由前述第2區域內之框架引線支撐；其中，前述製程(g)中，在將前述第1引線框前述進行切斷時，同時也切斷前述第2引線框之前述框架引線。
  8. 如申請專利範圍第7項所記載之半導體裝置之製造方法，其中在前述製程(g)之後，前述框架引線之切斷面從前述封裝體之側面露出，而且與前述封裝體之前述側面為同一平面。
  9. 如申請專利範圍第1項所記載之半導體裝置之製造方法，其中前述製程(d)中，藉由前述前述在前述金屬板之前述第2部分和前述引線之間具有第2空間，藉由使前述第2導電性粘合材料在前述第2空間內與前述金屬板之前述第2部分和前述引線接觸之方式，將前述第2引線框配置在前述第1引線框上。
  10. 如申請專利範圍第9項所記載之半導體裝置之製造方法，其中前述第1空間之高度與前述第2空間之高度相同。
  11. 如申請專利範圍第9項所記載之半導體裝置之製造方法，其中前述金屬板之前述第1部分位於比前述金屬板之前述第2部分高之位置。
  12. 如申請專利範圍第1項所記載之半導體裝置之製造方法，其中前述金屬板之前述第1部分之表面為平坦面，且與前述半導體晶片之前述電極墊連接。
  13. 如申請專利範圍第1項所記載之半導體裝置之製造方法，其中前述半導體晶片包括開關用場效應電晶體，且還具有形成有前述電極墊之表面和與前述表面為相反側之背面；前述電極墊為源極電極墊，且在前述背面形成有汲極電極。
  14. 如申請專利範圍第1項所記載之半導體裝置之製造方法，其中前述第1導電性粘合材料及前述第2導電性粘合材料為焊錫。
  15. 一種半導體裝置之製造方法，其特徵在於包括：製程(a)，即準備具有複數個第1區域之第1引線框之製程，前述第1區域按行列狀排列且具有第1晶片安裝部、第2晶片安裝部及第3晶片安裝部；製程(b)，即準備如下半導體晶片之製程：具有第1開關用場效應電晶體之第1半導體晶片、具有第2開關用場效應電晶體之第2半導體晶片、以及具有控制前述第1開關用場效應電晶體及前述第2開關用場效應電晶體之控制電路之第3半導體晶片；製程(c)，即經由第1導電性粘合材料將前述第1半導體晶片安裝到前述第1晶片安裝部之上表面上之製程；製程(d)，即經由前述第1導電性粘合材料將前述第2半導體晶片安裝到前述第2晶片安裝部之上表面上之製程； 製程(e)，即經由前述第1導電性粘合材料將前述第3半導體晶片安裝到前述前述第3晶片安裝部之上表面上之製程；製程(f)，即準備配置有複數個第2區域之第2引線框之製程，前述第2區域具有第1金屬板和第2金屬板，而且以與前述第1引線框之前述第1區域內之前述第1晶片安裝部之排列間距相同之間距按行列狀排列；製程(g)，即藉由使前述第1金屬板位於前述第1半導體晶片之第1源極電極墊上之方式，並且，使前述第2金屬板位於前述第2半導體晶片之第2源極電極墊上之方式，在前述第1引線框上配置前述第2引線框；經由第2導電性粘合材料將前述第1金屬板安裝到前述第1半導體晶片之前述第1源極電極墊和前述第2晶片安裝部之前述上表面上；經由前述第2導電性粘合材料將前述第2金屬板安裝到前述第2半導體晶片之前述第2源極電極墊和前述引線上；製程(h)，即在前述製程(g)之後，以第1溫度對前述第1導電性粘合材料及前述第2導電性粘合材料進行加熱之製程；以及製程(i)，即以覆蓋前述第1半導體晶片、前述第2半導體晶片及前述第3半導體晶片之方式，對前述第1引線框內之複數個前述第1區域進行一次性封裝並形成封裝體之製程；其中，前述第1金屬板具有：與前述第1半導體晶片之前述第1源極電極墊連接之第1部分、與前述第2晶片安裝部之上表面連接之第2部分、以及將前述第1部分和前述第2部分進行連接之第3部分；前述第2金屬板具有：與前述第2半導體晶片之前述第2源極電極墊連接之第4部分、與前述引線連接之第5部分、以及將前述 第4部分和前述第5部分進行連接之第6部分；前述製程(g)中，使前述第1金屬板之前述第1部分和前述第1半導體晶片之前述第1源極電極墊之間具有第1空間，且使前述第2導電性粘合材料在前述第1空間內與前述第1金屬板之前述第1部分和前述第1半導體晶片之前述第1源極電極墊接觸之方式，並且，使前述第2金屬板之前述第4部分和前述第2半導體晶片之前述第2源極電極墊之間具有第2空間，且使前述第2導電性粘合材料在前述第2空間內與前述第2金屬板之前述第4部分和前述第2半導體晶片之前述第2源極電極墊接觸之方式，將第2引線框安裝到前述第1引線框上；前述製程(h)在確保具有前述第1空間及前述第2空間之狀態下進行。
  16. 如申請專利範圍第15項所記載之半導體裝置之製造方法，其中前述第1空間之高度與前述第2空間之高度相同。
  17. 如申請專利範圍第15項所記載之半導體裝置之製造方法，其中還具有如下製程：在前述製程(h)之後且在前述製程(i)之前，藉由第1金屬線將前述第1半導體晶片之第1閘極電極墊和前述第3半導體晶片之第1電極墊進行電連接；且藉由第2金屬線將前述第2半導體晶片之第2閘極電極墊和前述第3半導體晶片之第2電極墊進行電連接之製程。
  18. 一種半導體裝置，其特徵在於具有：(a)晶片安裝部，前述晶片安裝部包括第1上表面及位於前述第1上表面相反側之第1下表面；(b)半導體晶片，前述半導體晶片位於前述晶片安裝部之前述第1上表面上，且包括形成有電極墊之表面； (c)引線，前述引線與前述半導體晶片之前述電極墊電連接；(d)金屬板，前述金屬板將前述半導體晶片之前述電極墊和前述引線進行電連接；以及(e)封裝體，前述封裝體從平面上看為四角形形狀，且具有第2上表面、位於前述第2上表面相反側之第2下表面、以及位於前述第2上表面和前述第2下表面之間之複數個側面，前述封裝體對前述晶片安裝部之一部分、前述半導體晶片、前述引線之一部分、以及前述金屬板之一部分進行封裝；其中，前述金屬板具有：與前述半導體晶片之前述電極墊電連接之第1部分、與前述引線電連接之第2部分、將前述第1部分和前述第2部分進行連接之第3部分、以及第4部分，前述第4部分與前述第3部分連接，而且從平面上看，其端部朝向前述封裝體之外緣延伸；前述金屬板之前述第4部分之端面從前述封裝體之前述複數個側面中之第1側面露出，而且，前述第4部分之端面和前述封裝體之前述第1側面為同一平面。
  19. 如申請專利範圍第18項所記載之半導體裝置，其中前述封裝體具有與前述第1側面為対向之第2側面；以及前述金屬板具有第5部分，前述第5部分與前述第3部分連接，而且從平面上看，其端部朝向前述封裝體之外緣延伸；前述金屬板之前述第5部分之端面從前述封裝體之前述第2側面露出，而且，前述第5部分之端面和前述封裝體之前述第2側面為同一平面。
  20. 如申請專利範圍第18項所記載之半導體裝置，其中前述封裝體具有與前述第1側面垂直相交之第3側面；前述金屬板具有第5部分，前述第5部分與前述第3部分連接， 而且從平面上看，其端部朝向前述封裝體之外緣延伸；前述金屬板之前述第5部分之端面從前述封裝體之前述第3側面露出，而且，前述第5部分之端面和前述封裝體之前述第3側面為同一平面。
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