CN103681369B - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明公开了一种半导体器件的制造方法。一种通过确保半导体芯片和金属板之间的导电性材料的厚度，便可提高半导体芯片和金属板之间连接可靠性的制造方法。在夹具PED上配置引线框LF1，且在设置于夹具PED的突起部PJU上配置夹框CLF。在此状态下进行加热处理（回流焊接）。此时，将在High－MOS芯片CHP(H)和High－MOS夹板CLP(H)之间形成第1空间，且在Low－MOS芯片CHP(L)和Low－MOS夹板CLP(L)之间形成有第1空间的状态下，使填埋在所述第1空间内的高熔点焊锡HS2熔化。此时，即使在高熔点焊锡HS2熔化的状态下，所述第1空间的尺寸（尤其是高度）也保持不变。

Description

半导体器件及其制造方法
技术领域
本发明涉及一种半导体器件及其制造方法，尤其涉及一种如树脂封装型的半导体器件及其制造技术有效的技术。
背景技术
在日本特开2005－260196号公报（专利文献1）中公开了如下的技术：即，将半导体芯片安装到导电板上，并通过连接材料将半导体芯片和导电板进行连接之后，再用电绝缘覆盖材料对半导体芯片及连接材料进行覆盖的技术。专利文献1中公开了对安装在导电板上的多个半导体芯片一次性进行覆盖的技术。
在日本特开2003－243594号公报（专利文献2）中公开了如下的技术：即，通过光刻或蚀刻技术在形成于支撑板上的金属膜上形成导体图案，并将半导体芯片固定到该导体图案上的技术。而且，在专利文献2中，还公开了使用金属片将半导体芯片和导体图案进行连接后，再通过绝缘性树脂将半导体芯片及金属片进行封装的技术。
在日本特开2007－266218号公报（专利文献3）中公开了如下技术：即，在与半导体芯片的焊盘电连接的金属板的焊盘为对面的一侧的面上形成突起，从而可强制性地确保焊盘和金属板之间的接合层的厚度。
专利文献1日本特开2005－260196号公报
专利文献2日本特开2003－243594号公报
专利文献3日本特开2007－266218号公报
发明内容
例如，半导体器件由形成有MOSFET（Metal Oxide Semiconductor Field EffectTransistor，金属氧化物半导体场效应晶体管）等半导体元件的半导体芯片以及覆盖所述半导体芯片的封装所形成。在上述半导体器件的封装结构中，例如，为了降低导通电阻，将半导体芯片和引线等进行连接的不是金属引线，而是通过金属板进行连接的。
在上述结构的半导体器件中，通过焊锡将半导体芯片和金属板进行连接，从提高半导体芯片和金属板连接的可靠性的角度来看，则必须充分保证焊锡的厚度。对此，如专利文献3中所公开的，在金属板的背面设置突起，并使该突起压向半导体芯片，便可确保半导体芯片和金属板之间的焊锡的厚度。
但是，随着半导体器件的小型化，半导体芯片及金属板的尺寸也变得越来越小，结果出现了如下越来越明显的问题，即：难以在小尺寸的金属板上形成突起，同时也难于保证在金属板上形成足够数量的突起。由此可预知，今后，随着半导体器件小型化的推进，在金属板上设置突起的半导体器件中，将越来越难以保证半导体芯片和金属板之间具有足够且稳定的焊锡厚度。
因此，如何才能做到无需在金属板上形成突起的情况下也能确保半导体芯片和金属板之间的焊锡厚度成了业界所期待的技术。
本发明的所述内容及所述内容以外的目的和新特征在本说明书的描述及附图说明中写明。
根据本发明之一实施方式中的半导体器件的制造方法，在金属板的第1部分和半导体芯片的电极垫之间具有第1空间，且以使导电性粘合材料在第1空间内与金属板的第1部分和半导体芯片的电极垫接触的方式将第2引线框安装到第1引线框上。然后在此状态下执行加热工序，即以第1温度对导电性粘合材料进行加热的工序。此时，加热工序是在确保具有上述第1空间的状态下进行的。
另外，本发明之一实施方式中的半导体器件中的，金属板具有：与半导体芯片的电极垫电连接的第1部分；与引线电连接的第2部分；将所述第1部分和所述第2部分进行连接的第3部分；以及与第3部分连接，而且从平面上看，其端部朝向封装体的外缘延伸的第4部分。在此情况下，金属板的第4部分的端面从封装体的多个侧面中的第1侧面露出，且第4部分的端面和封装体的第1侧面为同一平面。
根据本发明之一实施方式，只要确保半导体芯片和金属板之间的导电性材料具有足够厚度，便可提高半导体芯片和金属板之间的连接的可靠性。
附图说明
图1所示的是降压型DC/DC转换器的电路结构的示意图。
图2所示的是第1实施方式中半导体器件的安装结构的示意图。
图3所示的是第1实施方式中半导体器件的下表面（背面）的俯视平面图。
图4所示的是第1实施方式中半导体器件的内部结构的示意图。
图5所示的是第1实施方式中半导体器件制造工艺的流程图。
图6所示的是第1实施方式中半导体器件制造工艺的流程图。
图7所示的是第1实施方式中半导体器件制造工艺的流程图。
图8A所示的是引线框的整体结构的模式图，图8B所示的是将图8A图的引线框中的一部分进行放大后的示意图，图8C所示的是将图8B图所示的引线框的一部分进一步放大后的示意图。
图9A所示的是夹框的整体结构的模式图，图9B所示的是将夹框的一部分进行放大后的示意图。
图10所示的是第1实施方式中半导体器件制造工序的平面图。
图11所示的是接着图10的半导体器件制造工序的平面图。
图12所示的是接着图11的半导体器件制造工序的平面图。
图13所示的是接着图12的半导体器件制造工序的平面图。
图14所示的是接着图13的半导体器件制造工序的平面图。
图15所示的是接着图14的半导体器件制造工序的示意图，图15A为该工序的平面图，图15B为将图15A的部分区域进行放大后的平面图。
图16所示的是接着图15的半导体器件制造工序的示意图。
图17所示的是从图16的背面所看到的平面图。
图18所示的是接着图16及图17的半导体器件的制造工序的示意图，图18A为该工序的平面图，图18B为该工序的侧视图。
图19所示的是接着图18的半导体器件的制造工序的示意图，图19A为该工序的平面图，图19B为该工序的侧视图，图19C为通过该工序进行划片后的半导体器件的平面图。
图20所示的是将引线框及夹框放置到专用夹具上的状态的模式图。
图21所示的是在引线框上搭载有夹框的状态的示意图。
图22所示的是将引线框和夹框重叠后的状态的示意图。
图23所示的是沿着图22的A－A线切断后的剖面图。
图24所示的是将图23的一部分进行放大后的剖面图。
图25所示的是将图23的一部分进行放大后的剖面图。
图26所示的是第2实施方式中引线框及夹框的结构的平面图。
图27所示的是在第2实施方式中在引线框上配置有夹框的状态的平面图。
图28所示的是变形例中的引线框及夹框的结构的平面图。
图29所示的是变形例中在引线框上配置有夹框的状态的平面图。
图30所示的是第3实施方式中引线框及夹框的结构的平面图。
图31所示的是第3实施方式中在引线框上配置有夹框的状态的平面图。
符号说明
BTE 背面引脚
C 电容
CC 控制电路
CHP(C) 驱动IC芯片
CHP(L) Low－MOS芯片
CHP(H) High－MOS芯片
CHP3 半导体芯片
CLF 夹框
CLF2 夹框
CLF3 夹框
CLP(L) Low－MOS夹板（Low－MOS金属板、Low－MOS导体板）
CLP(H) High－MOS夹板（High－MOS金属板、High－MOS导体板）
CLP3 夹板
DT 切割带
FPT(L) 第1部分
FPT(H) 第1部分
GND 接地
GP(L) 栅极电极垫
GP(H) 栅极电极垫
H 突起部的高度
HL 框架引线
HS1 高熔点焊锡
HS2 高熔点焊锡
L 电感器
LD 引线
LF1 引线框
LF2 引线框
LF3 引线框
MR 树脂
NA 节点
OP1 开口部
OP1(A) 开口部
OP1(B) 开口部
OP2 开口部
OP2(A) 开口部
OP2(B) 开口部
PD 电极垫
PED 夹具
PIN 定位销
PJU 突起部
PK1 半导体器件
PR 产品区域
QH High－MOS晶体管
QL Low－MOS晶体管
RL 负荷
RPT(L) 第4部分
RPT(H) 第4部分
SD1 侧面
SD2 侧面
SD3 侧面
SD4 侧面
SP(L) 源极电极垫
SP(H) 源极电极垫
SPC1 第1空间
SPC2 第2空间
SPT(L) 第2部分
SPT(H) 第2部分
TAB(C) 芯片安装部
TAB(H) 芯片安装部
TAB(L) 芯片安装部
TE1 输入引脚
TP 粘带
TPT(L) 第3部分
TPT(H) 第3部分
T1 夹板的厚度
T2 焊锡的厚度
T3 半导体芯片的厚度
T4 焊锡的厚度
T5 引线框的厚度
UR 单位区域
Vin 输入电压
Vout 输出电压
VPT(L) 第5部分
VPT(H) 第5部分
W 引线
具体实施方式
在以下实施方式中，为了方便，在必要时将几个部分或将实施方式分割来说明，除了需要特别说明的以外，这些都不是彼此独立且无关系的，而是与其它一部分或者全部的变形例、详细内容及补充说明等相互关联的。
另外，在以下实施方式中提及要素数等(包括个数、数值、量、范围等)时，除了特别说明及原理上已经明确限定了特定的数量等除外，所述的特定数并非指固定的数量，而是可大于等于该特定数或可小于等于该特定数。
而且，在以下实施方式中，除了特别说明及原理上已经明确了是必要时除外，所述的构成要素(包括要素步骤等)也并非是必须的要素。
同样地，在以下实施方式中提及的构成要素等的形状、位置关系等时，除了特别说明时及原理上已经明确了并非如此时，实质上包括与前述形状等相近或者类似的。同理，前述的数值及范围也同样包括与其相近的。
以下根据附图详细说明本发明的实施方式。为了说明实施方式的所有图中，原则上对具有同一功能的构件采用同一符号，并省略掉重复的说明。另外，在实施方式所用的图中，为了使图面简单易懂，有时会给平面图加上剖面线。
（第1实施方式）＜DC/DC转换器的电路结构及动作＞
图1所示的是降压型DC/DC转换器的电路结构的示意图。如图1所示，降压型DC/DC转换器的输入引脚TE1和接地GND之间串联有High－MOS晶体管QH和Low－MOS晶体管QL。而且，在High－MOS晶体管QH和Low－MOS晶体管QL之间的节点NA与接地GND之间串联有电感器L和负荷RL，且负荷RL与电容C并联。
另外，High－MOS晶体管QH的栅极电极以及Low－MOS晶体管QL的栅极电极与控制电路CC连接，并通过控制电路CC来控制High－MOS晶体管QH的导通／截止、以及Low－MOS晶体管QL的导通／截止。具体地说就是，控制电路CC在High－MOS晶体管QH为导通时，将Low－MOS晶体管QL控制为截止，在High－MOS晶体管QH为截止时，将Low－MOS晶体管QL控制为导通。
此时，例如，High－MOS晶体管QH为导通而Low－MOS晶体管QL为截止状态时，则电流将经由High－MOS晶体管QH及电感器L从输入引脚TE1流向负荷RL。之后，如果High－MOS晶体管QH为截止，而Low－MOS晶体管QL为导通状态时，首先，由于High－MOS晶体管QH为截止状态，所以才输入引脚TE1经由High－MOS晶体管QH及电感器L流向负荷RL的电流被切断。即，流经电感器L的电流被切断。但是，在电感器L中的电流减少（被切断）时将尽力维持流经电感器L的电流。此时，由于Low－MOS晶体管QL处于导通状态，所以电流将经由Low－MOS晶体管QL及电感器L从接地GND流向负荷RL。之后，再次将High－MOS晶体管QH设为导通，而将Low－MOS晶体管QL设为截止状态。通过重复所述动作，图1所示的降压型DC/DC转换器中，如果向输入引脚TE1输入输入电压Vin，则负荷RL的两端将输出比输入电压Vin更低的输出电压Vout。
通过重复进行上述的开关动作，如果向输入引脚TE1输入输入电压Vin，则从负荷RL的两端输出比输入电压Vin更低的输出电压Vout，下面说明其理由。在下文的说明中，假设流经电感器L的电流为从不出现断续的情况。
首先，通过控制电路CC对High－MOS晶体管QH进行控制，可使其在导通期间TON及截止期间TOFF都为开关动作。此时的开关频率为ｆ＝1/(TON＋TOFF)。
此时，如图1所示，所插入的与负荷RL并联的电容C具有使输出电压Vout在短时间内不会出现大幅变化的作用。也就是说，图1所示的降压型DC/DC转换器中，由于插入了与负荷RL并联的具有较大容量值的电容C，所以在定态时，输出电压Vout中所包含的纹波电压为比输出电压Vout小的电压值。因此，可以忽略开关动作在一个周期内的输出电压Vout的变化。
首先来看High－MOS晶体管QH为导通时的情况。此时，由于假定输出电压Vout在1个周期内不发生变动，所以可将施加在电感器L上的电压视为（Vin－Vout）的固定值。结果，如果将电感器L的感应系数设为L1，就可通过公式（1）求出在导通期间TON的电流的増加量ΔＩon。
ΔＩon＝(Vin－Vout)/L1×TON···公式（1）
接下来来看High－MOS晶体管QH为截止状态时的情况。此时，由于Low－MOS晶体管QL为导通状态，所以施加在电感器L上的电压为0－Vout＝－Vout。因此，可通过公式（2）求出截止期间TOFF的电流增加部分ΔＩOFF。
ΔＩOFF＝－Vout/L1×TOFF···公式（2）
此时如果为定态，则流经电感器L的电流在开关动作的1个周期期间不出现增减的变化。换言之就是，在1个周期期间，流经电感器L的电流出现增减时则表示未达到定态。因此，在定态的状态下，以下公式（3）所示的关系便成立了：
ΔＩon＋ΔＩOFF＝0···公式（3）
如果用公式（1）的关系及公式（2）的关系来代入公式（3），则可得出以下的公式（4）。
Vout＝Vin×TON／(TON＋TOFF)···公式（4）
在公式（4）中，由于TON≥0、且TOFF≥0，所以可知：Vout＜Vin。即，如图1所示的降压型DC/DC转换器为所输出的输出电压Vout比输入电压Vin低的电路。而且，由公式（4）所得出的控制电路CC对开关动作进行控制，通过使导通期间TON和截止期间TOFF发生变化，便可获得比输入电压Vin低的任意的输出电压Vout。特别是如果将导通期间TON和截止期间TOFF控制为固定值，便可获得固定的输出电压Vout。
如上所述，通过图1所示的降压型DC/DC转换器，以控制电路CC来控制High－MOS晶体管QH的导通／截止、以及Low－MOS晶体管QL的导通／截止，便可输出比输入电压Vin低的输出电压Vout。
＜第1实施方式中半导体器件的安装结构（基本结构）＞
上述DC/DC转换器中所具有的控制电路CC、Low－MOS晶体管QL以及High－MOS晶体管QH例如可将其作为进行1个封装化后的半导体器件而实现产品化。所述进行1个封装化后的半导体器件由于不具有图1所示的电感器L或电容C，所以虽然只是构成DC/DC转换器的一部分的半导体器件，但是为了便于说明，有时也将其称为构成DC/DC转换器的半导体器件。
半导体器件由形成MOSFET(Metal Oxide Semiconductor Field EffectTransistor，金属氧化物半导体场效应晶体管)等半导体元件的半导体芯片、以及覆盖所述半导体芯片的封装构成。所述封装具有如下的功能：（1）将形成半导体芯片的半导体元件与外部电路进行电连接；（2）从湿度及温度等的外部环境保护半导体芯片，防止其因振动或冲击而造成破损或导致半导体芯片的特性劣化；（3）使半导体芯片的处理变得更容易；（4）对在半导体芯片动作时所散发的热量进行散热、以最大限度地发挥半导体元件的功能。
半导体器件的封装结构有BGA（Ball Grid Array，球阵列封装）、QFP（Quad FlatPackage，四面扁平封装）、QFN（Quad Flat Non-leaded Package，四侧无引脚扁平封装）等多种类型。例如，构成上述DC/DC转换器一部分的半导体器件例如为上述多种封装类型中的QFN封装。下面以构成DC/DC转换器的一部分的QFN封装方式所构成的半导体器件的安装结构为例进行说明。
图2所示的是第1实施方式中半导体器件PK1的安装结构的示意图。图2的中央部分所示的是从半导体器件PK1的上表面（表面）俯视时的平面图，四个边所示的是各个边的侧视图。如图2所示，第1实施方式中的半导体器件PK1由形成为矩形形状的树脂MR所覆盖。而且，从侧视图可知，半导体器件PK1的侧面上，有引线LD从树脂MR上露出。
图3所示的是第1实施方式中半导体器件PK1的下表面（背面）的俯视平面图。如图3所示，半导体器件PK1的背面也被树脂MR所覆盖，但是有芯片安装部TAB(L)、芯片安装部TAB(H)、以及芯片安装部TAB(C)的一部分（背面）从树脂MR露出。如上所述，通过使芯片安装部TAB(L)、芯片安装部TAB(H)以及芯片安装部TAB(C)的一部分从半导体器件PK1的背面露出，便可提高半导体器件PK1的散热効率。另外，矩形形状的半导体器件PK1的外围区域（外围部）上有多个背面引脚BTE露出。而所述背面引脚BTE构成引线LD的一部分。
接下来说明半导体器件PK1的内部结构。图4所示的是第1实施方式中半导体器件PK1的内部结构的示意图。图4的中央部分所示的是将树脂MR进行透视后从上表面侧俯视半导体器件PK1内部的平面图，四个边所示的是各个边的剖面图。
如图4的中央部分所示，在芯片安装部TAB(L)上如搭载有以硅为主要成分的Low－MOS芯片CHP(L)。而且，所述Low－MOS芯片CHP(L)的表面上形成有如由铝膜构成的源极电极垫SP(L)及栅极电极垫GP(L)。另外，为了通过高熔点焊锡HS2使后述的Low－MOS夹板CLP(L)与源极电极垫SP(L)电连接，所以本实施方式中，源极电极垫SP(L)上形成有镍(Ni)－金(Au)膜。
芯片安装部TAB(L)外侧的一部分配置有引线LD，所述引线LD和Low－MOS芯片CHP(L)的源极电极垫SP(L)之间通过Low－MOS夹板（Low－MOS金属板、Low－MOS导体板）CLP(L)被电连接。也就是说，Low－MOS芯片CHP(L)的源极电极垫SP(L)上搭载有如由铜材料构成的Low－MOS夹板CLP(L)，且所述Low－MOS夹板CLP(L)的端部与引线LD连接。具体的情况如图4的下侧的剖面图所示，在芯片安装部TAB(L)上经由高熔点焊锡HS1搭载有Low－MOS芯片CHP(L)，而且以从所述Low－MOS芯片CHP(L)上横跨到引线LD上的方式，经由高熔点焊锡HS2搭载有Low－MOS夹板CLP(L)。
接着，如图4的中央部所示，在芯片安装部TAB(H)上如搭载有以硅为主要成分的High－MOS芯片CHP(H)。而且在所述High－MOS芯片CHP(H)的表面上形成例如由铝膜构成的源极电极垫SP(H)及栅极电极垫GP(H)。另外，源极电极垫SP(H)上，为了经由高熔点焊锡HS2使后述的High－MOS夹板CLP(H)与源极电极垫SP(H)电连接，所以本实施方式中，形成为镍(Ni)－金(Au)膜。
以与芯片安装部TAB(H)互邻的方式配置有芯片安装部TAB(L)，而所述芯片安装部TAB(L)和High－MOS芯片CHP(H)的源极电极垫SP(H)由High－MOS夹板（High－MOS金属板、High－MOS导体板）CLP(H)进行电连接。也就是说，High－MOS芯片CHP(H)的源极电极垫SP(H)上例如搭载有由铜材料构成的High－MOS夹板CLP(H)，且所述High－MOS夹板CLP(H)的端部与芯片安装部TAB(L)连接。具体的情况如图4的左侧的剖面图所示，在芯片安装部TAB(H)上经由高熔点焊锡HS1搭载有High－MOS芯片CHP(H)，而且以从所述High－MOS芯片CHP(H)上横跨到芯片安装部TAB(L)上的方式，经由高熔点焊锡HS2搭载有High－MOS夹板CLP(H)。
接下来如图4的中央部分所示，在芯片安装部TAB(C)上搭载有如以硅为主要成分的驱动IC芯片CHP(C)。具体的情况如图4的右侧或上侧的剖面图所示，在芯片安装部TAB(C)上经由高熔点焊锡HS1搭载有驱动IC芯片CHP(C)。所述驱动IC芯片CHP(C)的内部形成有图1所示的控制电路CC。而且，在驱动IC芯片CHP(C)的表面上形成有例如由铝膜构成的电极垫PD。芯片安装部TAB(C)外侧的一部分上配置有引线LD，所述引线LD和形成于驱动IC芯片CHP(C)表面上的电极垫PD通过由金线构成的引线W进行电连接。另外，如图4所示，形成于Low－MOS芯片CHP(L)上的栅极电极垫GP(L)和形成于驱动IC芯片CHP(C)上的电极垫PD通过引线W进行连接。同样地，形成于High－MOS芯片CHP(H)上的栅极电极垫GP(H)和形成于驱动IC芯片CHP(C)上的电极垫PD通过引线W进行连接。
下面说明在第1实施方式的半导体器件PK1中，构成DC/DC转换器的一部分的情况。如图4的中央部分所示，在搭载于芯片安装部TAB(L)上的Low－MOS芯片CHP(L)的内部，形成有图1所示的Low－MOS晶体管QL（开关用场效应晶体管）。而且，在Low－MOS芯片CHP(L)的表面上形成有源极电极垫SP(L)，所述源极电极垫SP(L)与在Low―MOS芯片CHP(L)内部形成的Low－MOS晶体管QL的源极区域电连接。另外，在Low－MOS芯片CHP(L)的表面上形成有栅极电极垫GP(L)，且所述栅极电极垫GP(L)与在Low―MOS芯片CHP(L)内部形成的Low－MOS晶体管QL的栅极电极电连接。而且，Low－MOS芯片CHP(L)的背面成为Low－MOS晶体管QL的漏极区域（漏极电极）。
同样地，在图4的中央部分的图中，在芯片安装部TAB(H)上搭载的High－MOS芯片CHP(H)的内部，形成有图1所示的High－MOS晶体管QH（开关用场效应晶体管）。而且，在High－MOS芯片CHP(H)的表面上形成有源极电极垫SP(H)，且所述源极电极垫SP(H)与在High―MOS芯片CHP(H)内部形成的High－MOS晶体管QH的源极区域电连接。另外，在High－MOS芯片CHP(H)的表面上形成有栅极电极垫GP(H)，且所述栅极电极垫GP(H)与在High―MOS芯片CHP(H)内部形成的High－MOS晶体管QH的栅极电极电连接。而且，High－MOS芯片CHP(H)的背面成为High－MOS晶体管QH的漏极区域（漏极电极）。
此时，如图4所示，Low－MOS芯片CHP(L)的背面（漏极电极）与芯片安装部TAB(L)电连接。而且，所述芯片安装部TAB(L)和在High－MOS芯片CHP(H)上形成的源极电极垫SP(H)通过High－MOS夹板CLP(H)进行连接。因此，Low－MOS芯片CHP(L)的漏极电极和High－MOS芯片CHP(H)的源极电极垫SP(H)也被电连接，由此便可实现图1所示的High－MOS晶体管QH和Low－MOS晶体管QL的串联方式。
此外，形成于Low－MOS芯片CHP(L)表面的源极电极垫SP(L)经由Low－MOS夹板CLP(L)与引线LD电连接。因此，通过使与Low－MOS夹板CLP(L)电连接的引线LD与接地连接，便可使图1所示的Low－MOS晶体管QL的源极区域与接地GND进行连接。
另一方面，High－MOS芯片CHP(H)的背面（漏极电极）经由高熔点焊锡HS1与芯片安装部TAB(H)电连接。因此，通过使芯片安装部TAB(H)与输入引脚TE1进行电连接，便可如图1所示，使High－MOS晶体管QH的漏极区域（漏极电极）与输入引脚TE1进行连接。如上所述可知，图4所示的第1实施方式中的半导体器件PK1构成了DC/DC转换器的一部分。
在第1实施方式的半导体器件PK1中，如图4所示，将Low－MOS芯片CHP(L)和引线LD进行电连接时不使用引线而是通过Low－MOS夹板CLP(L)进行电连接。同样地，第1实施方式中，将High－MOS芯片CHP(H)与芯片安装部TAB(L)进行电连接时也不使用引线而是通过High－MOS夹板CLP(H)进行电连接。
以上是第1实施方式中的半导体器件PK1在作为DC/DC转换器的构成要素而使用的，这是由于经由Low－MOS夹板CLP(L)及High－MOS夹板CLP(H)连接的电流路径上流过较大电流，所以有必要尽量降低导通电阻。即，Low－MOS芯片CHP(L)及High－MOS芯片CHP(H)上形成有可流过大电流的Low－MOS晶体管QL及High－MOS晶体管QH，为了充分发挥这些晶体管（功率晶体管）的特性，所以不使用引线而是使用了Low－MOS夹板CLP(L)及High－MOS芯片CLP(H)。尤其是Low－MOS夹板CLP(L)及High－MOS夹板CLP(H)使用了电阻率低的铜材料，而且接触面积也足够大，所以可降低Low－MOS晶体管QL及High－MOS晶体管QH的导通电阻。
而且，为了降低导通电阻，对于芯片安装部TAB(L)和在所述芯片安装部TAB(L)上搭载的Low－MOS芯片CHP(L)之间的连接、以及Low－MOS芯片CHP(L)和Low－MOS夹板CLP(L)之间的连接等不使用银焊剂，而是使用了焊锡。同样地，对于芯片安装部TAB(H)和在所述芯片安装部TAB(H)上搭载的High－MOS芯片CHP(H)之间的连接、以及High－MOS芯片CHP(H)和High－MOS夹板CLP(H)之间的连接也不使用银焊剂，而是使用焊锡。也就是说，银焊剂是将银填充物分散于热硬化性树脂的内部而形成，其电传导率及热传导比金属材料的焊锡小。因此，在必须降低导通电阻的DC/DC转换器中所使用的半导体器件PK1中，使用了电传导率比银焊剂大的焊锡，由此，便可降低Low－MOS晶体管QL及High－MOS晶体管QH的导通电阻。尤其是第1实施方式的半导体器件PK1中，由于Low－MOS芯片CHP(L)的背面及High－MOS芯片CHP(H)的背面上也有电流流过，为了降低导通电阻，使用焊锡来代替银焊剂也非常重要。
但是，第1实施方式中的半导体器件PK1在制作完成后将被安装到电路板（安装基板）上。此时，在将半导体器件PK1和安装基板之间进行连接时使用了焊锡。使用焊锡进行连接时，必须先使焊锡熔化后才能进行连接，所以必须进行加热处理（回流焊接）。
本实施方式中，在将半导体器件PK1和安装基板进行连接时所使用的焊锡和在上述半导体器件PK1内部的焊锡为同样材料时，将半导体器件PK1和安装基板之间进行连接时所进行的热处理（回流焊接）也将使半导体器件PK1内部的焊锡熔化。此时，由于内部焊锡的熔化而使半导体器件体积膨胀从而导致半导体器件PK1的封装树脂出现裂痕，或者导致内部熔化的焊锡溢漏到外部的不良现象。
因此，在芯片安装部TAB(L)和在所述芯片安装部TAB(L)上搭载的Low－MOS芯片CHP(L)之间的连接、以及Low－MOS芯片CHP(L)和Low－MOS夹板CLP(L)之间的连接使用了高熔点焊锡HS1或高熔点焊锡HS2。同样地，在芯片安装部TAB(H)和在所述芯片安装部TAB(H)上搭载的High－MOS芯片CHP(H)之间的连接、以及High－MOS芯片CHP(H)和High－MOS夹板CLP(H)之间的连接使用了高熔点焊锡HS1或高熔点焊锡HS2。此时，在将半导体器件PK1和安装基板进行连接时所进行的热处理（回流焊接）不会导致半导体器件PK1内部的高熔点焊锡HS1或高熔点焊锡HS2熔化。因此，可防止因高熔点焊锡HS1或高熔点焊锡HS2的熔化而使半导体器件体积膨胀从而导致半导体器件PK1的封装树脂出现裂痕、或者导致内部熔化的焊锡溢漏到外部的不良现象。
此时，对半导体器件PK1和安装基板进行连接时所使用的焊锡是以锡(Sn)－银(Ag)－铜(Cu)为代表的熔点在220℃左右的焊锡，在进行回流焊接时，将半导体器件PK1加热到260℃左右。因此，如本专利申请书中所提到的高熔点焊锡是指即使加热到260℃左右也不会熔化的焊锡。其代表例有熔点为300℃左右而回流焊接温度为350℃左右，而铅(Pb)占了总重的90％及以上的焊锡。
另外，第1实施方式中，例如，在芯片安装部TAB(L)和Low－MOS芯片CHP(L)之间的连接、以及芯片安装部TAB(H)和High－MOS芯片CHP(H)之间的连接使用了高熔点焊锡HS1。在Low－MOS芯片CHP(L)和Low－MOS夹板CLP(L)之间的连接、以及High－MOS芯片CHP(H)和High－MOS夹板CLP(H)之间的连接也使用了高熔点焊锡HS2。基本上，第1实施方式中将上述高熔点焊锡HS1和高熔点焊锡HS2是由同样的材料成分构成的焊锡，但也可由不同材料构成。
＜第1实施方式中半导体器件的安装结构（特征性结构）＞
接下来说明第1实施方式中半导体器件PK1的特征性结构。这是为了提高半导体芯片（Low－MOS芯片CHP(L)及High－MOS芯片CHP(H)）与金属板（Low－MOS夹板CLP(L)及High－MOS夹板CLP(H)）之间的连接的可靠性，从而对制造方法进行进行了精心研究所获得的特征。也就是说，第1实施方式中半导体器件PK1的特征性结构是对于制造方法进行了精心研究而获得的。换言之就是，第1实施方式中半导体器件的特征性结构反映出了制造方法上的特征。下面对制造方法的特征进行说明。
图2所示的是第1实施方式中的半导体器件PK1被由矩形形状的树脂MR构成的封装体覆盖而成。从平面上看，所述封装体为矩形形状（如四角形），具有上表面、位于上表面相反侧的下表面、以及上表面和下表面之间的多个侧面（4个侧面）。具体地如图2所示，本实施方式中，分别将4个侧面称为侧面SD1～SD4，而且侧面SD1～SD4的每一个上都有引线LD从树脂MR露出。而且，第1实施方式中，框架引线HL的剖面也从半导体器件PK1的侧面露出。具体地说就是，从侧面SD1有2根框架引线HL露出，侧面SD2有1根框架引线HL露出，侧面SD3有1根框架引线HL露出。如上所述，从侧面SD1～SD3上有框架引线HL露出，即是第1实施方式中的半导体器件PK1的特征性结构（结果）。
下面说明第1实施方式中半导体器件PK1内部结构的特征。图4的中央部分所示的是从上表面侧透视树脂MR后的半导体器件PK1内部的平面图，四边所示的是各个边的剖面图。
此时，图4中的第1实施方式的特征为：框架引线HL与High－MOS夹板CLP(H)一体形成，而且所述框架引线HL延伸到由树脂MR构成的封装体的外缘部。同样地，框架引线HL也与Low－MOS夹板CLP(L)一体形成，而且所述框架引线HL也延伸到由树脂MR构成的封装体的外缘部。
例如，先来看看Low－MOS夹板CLP(L)，图4中的Low－MOS夹板CLP(L)具有：与Low－MOS芯片CHP(L)的源极电极垫SP(L)电连接的第1部分FPT(L)；以及与引线LD电连接的第2部分SPT(L)。而且，Low－MOS夹板CLP(L)还具有：将第1部分FPT(L)和第2部分SPT(L)进行连接的第3部分TPT(L)；以及与所述第1部分FPT(L)连接、而且从平面上看，其端部朝向封装体的外缘延伸的第4部分RPT(L)（框架引线HL）以及第5部分VPT(L)。本实施方式中，Low－MOS夹板CLP(L)的第4部分RPT(L)指的是框架引线HL。即，本专利申请书中，为了便于理解，将同样的部位及材料称为有时称为“框架引线HL”、有时又称为“Low－MOS夹板CLP(L)的第4部分RPT(L)”，但两者指的都是同样的部分。
此时，Low－MOS夹板CLP(L)的第4部分RPT(L)（框架引线HL）的端面从封装体的第1侧面SD1露出，而且第4部分RPT(L)（框架引线HL）的端面和封装体的第1侧面SD1为同一平面。另外，Low－MOS夹板CLP(L)的第5部分VPT(L)（框架引线HL）的端面从封装体的第2侧面SD2露出，而且第5部分VPT(L)（框架引线HL）的端面和封装体的第2侧面SD2为同一平面。
接下来看看High－MOS夹板CLP(H)，图4中的High－MOS夹板CLP(H)具有：与High－MOS芯片CHP(H)的源极电极垫SP(H)电连接的第1部分FPT(H)；以及与芯片安装部TAB(L)电连接的第2部分SPT(H)。而且，High－MOS夹板CLP(H)还具有：将第1部分FPT(H)和第2部分SPT(H)进行连接的第3部分TPT(H)；以及与所述第3部分TPT(H)连接，而且从平面上看，其端部朝向封装体的外缘延伸的第4部分RPT(H)（框架引线HL）及第5部分VPT(H)。
此时，High－MOS夹板CLP(H)的第4部分RPT(H)（框架引线HL）的端面从封装体的第1侧面SD1露出，而且第4部分RPT(H)（框架引线HL）的端面和封装体的第1侧面SD1为同一平面。另外，High－MOS夹板CLP(H)的第5部分VPT(H)（框架引线HL）的端面从封装体的第3侧面SD3露出，而且第5部分VPT(H)（框架引线HL）的端面和封装体的第3侧面SD3为同一平面。
＜第1实施方式中半导体器件的制造方法＞
如图4所示，第1实施方式中的半导体器件为构成DC/DC转换器的一部分的半导体器件PK1，其封装结构为QFN封装。下面以由构成DC/DC转换器的一部分且由QFN封装构成的半导体器件PK1的制造方法为例，对第1实施方式的技术思想进行说明。
图5至图7所示的是第1实施方式中半导体器件PK1的制造工艺的流程图。图8至图19所示的是第1实施方式中半导体器件PK1的制造工序的示意图。
首先，如图8所示，准备引线框LF1（图5的S101）。图8A所示的是引线框LF1的整体结构的模式图，图8B所示的是将图8A的引线框LF1的一部分进行放大后的示意图。图8C所示的是将图8B所示的引线框LF1的一部分进一步放大后的示意图。
由图8C所示可知，第1实施方式中的引线框LF1上，按行列状（X方向及Y方向）配置有多个产品区域PR。所述产品区域PR具有芯片安装部TAB(C)、芯片安装部TAB(H)及芯片安装部TAB(L)、以及引线LD。
而且，第1实施方式中，还需准备图9所示的夹框CLF。使用夹框CLF是第1实施方式的特征。图9A所示的是夹框CLF的整体结构的模式图，图9B所示的是将夹框CLF的一部分进行放大后的示意图。如图9B所示，夹框CLF包括具有High－MOS夹板CLP(H)和Low－MOS夹板CLP(L)的多个单位区域UR，其中，所述多个单位区域UR按行列状（矩阵状）配置。本实施方式中，High－MOS夹板CLP(H)和Low－MOS夹板CLP(L)例如由以铜为材料成分的金属板构成。
下面对图9A及图9B所示的夹框CLF的详细结构进行说明。如图9B所示，按行列状配置的单位区域UR的每一个上都形成有High－MOS夹板CLP(H)和Low－MOS夹板CLP(L)，而且High－MOS夹板CLP(H)及Low－MOS夹板CLP(L)都由框架引线HL连接到夹框CLF的框体上。因此，整个夹框CLF上一体形成有多个High－MOS夹板CLP(H)和多个Low－MOS夹板CLP(L)。
第1实施方式的夹框CLF中，如图9A及图9B所示，按X方向及Y方向配置有多个单位区域UR。也就是说，第1实施方式中的夹框CLF沿着X方向及Y方向按矩阵状形成有多个单位区域UR。例如，第1实施方式的夹框CLF在X方向上按第1规定间隔（第1间距）配置有多个单位区域UR，且在Y方向上按第2规定间隔（第2间距）配置有多个单位区域UR。
接下来看图8A～图8C所示的引线框LF1，如图8C所示，形成于引线框LF1上的多个产品区域PR按X方向及Y方向排列配置。也就是说，图8A～图8C所示的引线框LF1沿着X方向及Y方向按矩阵状形成多个产品区域PR。例如，引线框LF1在X方向上按第1规定间隔（第1间距）排列配置有多个产品区域PR，且在Y方向上按第2规定间隔（第2间距）排列配置有多个产品区域PR。
即，第1实施方式中，引线框LF1上形成的多个产品区域PR在X方向上的配置间距和夹框CLF上形成的多个单位区域UR在X方向上的配置间距为同一间距。另外，引线框LF1上形成的多个产品区域PR在Y方向上的配置间距和夹框CLF上形成的多个单位区域UR在Y方向上的配置间距为同一间距。
此时，将在夹框CLF上形成的多个High－MOS夹板CLP(H)及Low－MOS夹板CLP(L)在X方向（第1方向）及与X方向垂直相交的Y方向（第2方向）上的配置间距作为第1间距和第2间距。
此时，引线框LF1上形成的芯片安装部（芯片安装部TAB(C)、芯片安装部TAB(H)、芯片安装部TAB(L)）等在X方向及Y方向上的配置间距也被作为第1间距和第2间距。
结果，在第1实施方式中，从平面上看，形成于引线框LF1上的多个产品区域PR的每一个和形成于夹框CLF上的多个单位区域UR的每一个都以重叠的方式配置。再进一步说明就是，如图8C所示的芯片安装部TAB(H)和图9B所示的High－MOS夹板CLP(H)从平面上看是以重叠的方式配置，同时，图8C所示的芯片安装部TAB(L)和图9B所示的Low－MOS夹板CLP(L)从平面上看也是以重叠的方式配置。
接着如图10所示，在形成于引线框LF1上的多个产品区域PR的每一个中，向芯片安装部TAB(C)、芯片安装部TAB(H)及芯片安装部TAB(L)上供给高熔点焊锡（高熔点焊锡膏）HS1（图5的S102）。具体地说就是，例如可通过焊锡印刷法将高熔点焊锡HS1印到芯片安装部TAB(C)、芯片安装部TAB(H)及芯片安装部TAB(L)上。
这里所说的高熔点焊锡HS1特指即使以260℃左右进行加热也不会熔化的焊锡，如熔点为300℃左右而回流焊接温度为350℃左右，且铅(Pb)占了总重的90％及以上的焊锡。
以上对通过焊锡印刷法将高熔点焊锡HS1印刷到芯片安装部TAB(C)、芯片安装部TAB(H)及芯片安装部TAB(L)上的方法进行了说明，但并不仅限于此。例如也可通过如下的方法，即，准备已装有高熔点焊锡HS1的注射器，并从注射器的涂布喷嘴将高熔点焊锡HS1对芯片安装部TAB(C)、芯片安装部TAB(H)及芯片安装部TAB(L)进行涂布（供给）。但是，使用焊锡印刷法，即可通过焊锡屏蔽一次性对多处供给高熔点焊锡HS1，所以可缩短工序的作业时间。
接下来如图11所示，在形成于引线框LF1上的多个产品区域PR的每一个中，首先在芯片安装部TAB(C)上安装（配置）驱动IC芯片CHP(C)（图5的S103）。接着，在芯片安装部TAB(H)上安装High－MOS芯片CHP(H)（图5的S104），之后，在芯片安装部TAB(L)上安装Low－MOS芯片CHP(L)（图5的S105）。驱动IC芯片CHP(C)、High－MOS芯片CHP(H)及Low－MOS芯片CHP(L)的安装顺序并不限于此，也可进行适当的变更。
之后，将引线框LF1放置到位置固定用的专用夹具上（图5的S106）。具体地说就是，如图13所示，通过将专用夹具如定位销等插入引线框LF1上的开口部OP1，便可对引线框LF1进行定位。
接下来图13所示，在形成于引线框LF1上的多个产品区域PR的每一个中，向High－MOS芯片CHP(H)上供给高熔点焊锡（高熔点焊锡膏）HS2（图5的S107）。之后，向Low－MOS芯片CHP(L)上供给高熔点焊锡HS2（图5的S108）。具体地说就是，向形成于High－MOS芯片CHP(H)上的源极电极垫（High－MOS焊垫）(图中未示出)上供给高熔点焊锡HS2，同时还向形成于Low－MOS芯片CHP(L)上的源极电极垫（Low－MOS焊垫）(图中未示出)上供给高熔点焊锡HS2。而且，还向图13所示的芯片安装部TAB(L)的部分区域及引线的部分区域上供给高熔点焊锡HS2。
具体地说就是，例如通过塗布法在High－MOS芯片CHP(H)上、Low－MOS芯片CHP(L)上、芯片安装部TAB(L)的部分区域上以及引线的部分区域上涂布高熔点焊锡HS2。此时所形成的高熔点焊锡HS2可与上述高熔点焊锡HS1由同样的材料构成，也可由不同的材料构成。
之后如图13所示，将夹框CLF放置在位置固定用的专用夹具上（图5的S109）。具体地说就是，如图13所示，将插入引线框LF1上所形成的开口部OP1的定位销再插入夹框CLF上所形成的开口部OP2。由此，根据第1实施方式，就可使夹框CLF与引线框LF1重叠。这就是第1实施方式的特征之一。也就是说，如上所述，通过使设在专用夹具上的定位销插入在引线框LF1上的开口部OP1和在夹框CLF上的开口部OP2，便可使在引线框LF1上的多个产品区域PR的每一个和在夹框CLF上的多个单位区域UR的每一个从平面上看成为重叠的方式。
即，在第1实施方式中，引线框LF1上的多个产品区域PR在X方向上的配置间距和夹框CLF上的多个单位区域UR在X方向上的配置间距为同一间距。而且，引线框LF1上的多个产品区域PR在Y方向上的配置间距和夹框CLF上的多个单位区域UR在Y方向上的配置间距为同一间距。
结果，第1实施方式中，便可使引线框LF1上的多个产品区域PR的每一个和夹框CLF上的多个单位区域UR的每一个从平面上看为重叠的方式。更详细地说就是，例如，图13所示的High－MOS芯片CHP(H)和图13所示的High－MOS夹板CLP(H)从平面上看为重叠的方式，同时，图13所示的Low－MOS芯片CHP(L)和图13所示的Low－MOS夹板CLP(L)从平面上看也为重叠的方式。
如上所述，根据第1实施方式，仅需将夹框CLF与引线框LF1重叠，便可使多个产品区域PR的每一个和多个单位区域UR的每一个从平面上看成为重叠的方式。这意味着，可将在多个单位区域UR的每一个上形成的High－MOS夹板CLP(H)搭载到在多个产品区域PR的每一个上形成的High－MOS芯片CHP(H)上一次，同样地，这也意味着，可将在多个单位区域UR的每一个上形成的Low－MOS夹板CLP(L)搭载到在多个产品区域PR的每一个上形成的Low－MOS芯片CHP(L)上一次。结果，根据第1实施方式，与分别（按个）将High－MOS夹板CLP(H)和Low－MOS夹板CLP(L)搭载到High－MOS芯片CHP(H)上和Low－MOS芯片CHP(L)上相比，可以简化制造工序。由此，根据第1实施方式，可以降低半导体器件PK1的制造成本。
接下来对高熔点焊锡（高熔点焊锡HS1、高熔点焊锡HS2）进行回流焊接（图6的S110）。具体地说就是以350℃左右的温度（第1温度）对含有高熔点焊锡的引线框LF1进行加热。由此，便可使高熔点焊锡熔化，并将High－MOS芯片CHP(H)的背面（漏极电极）和芯片安装部TAB(H)、以及Low－MOS芯片CHP(L)的背面（漏极电极）和芯片安装部TAB(L)进行电连接。另外，由此还可将High－MOS夹板CLP(H)和High－MOS芯片CHP(H)表面的源极电极垫和芯片安装部TAB(L)、以及Low－MOS夹板CLP(L)和Low－MOS芯片CHP(H)表面的源极电极垫及供给基准电位的引线进行电连接。
如上所述，对图6所示的S110只进行了一次回流焊接且各芯片和各夹板的连接也只进行了一次，但是回流焊接也可分多次进行。也就是说，也可在搭载各芯片后进行第1次回流焊接，在搭载各夹板后再进行第2次回流焊接。但是，如前所述，在搭载各芯片后接着搭载各夹板，之后再进行回流焊接，这样只需进行一次回流焊接便可以了，所以可缩短工序。
之后，为了除去高熔点焊锡中所含有的助焊剂，还需进行助焊剂洗净工序（图6的S111）。而且，为了提高在随后的工序中进行的引线键合工序中的焊接特性，对引线框LF1的表面进行等离子处理，由此可使引线框LF1的表面保持干净（图6的S112）。
另外，图6所示的S112的等离子处理并非必须的工序。如果在随后的引线键合中能够保持引线框LF1表面干净使其不至于影响到器件的功能，也可不进行图6所示的S111的助焊剂洗净工序。
接下来如图14A及图14B所示，将粘带TP粘贴到引线框LF1的背面（图6的S113）。也就是说，将粘带TP粘贴到引线框LF1的面中与搭载了驱动IC芯片CHP(C)、High－MOS芯片CHP(H)及Low－MOS芯片CHP(L)的面处于相反侧的面上。粘带TP例如可为基本材料由聚酰亚胺树脂构成且具有粘贴部的粘带。此时，如上所述，在粘贴上述粘带TP的工序之前，由于已以350℃左右的温度对高熔点焊锡进行了加热处理（回流焊接），所以第1实施方式中，粘带TP的粘贴部的耐热性不会成为很明显的问题。
接下来如图15A及图15B所示，进行引线键合工序（图6的S114）。图15A所示的是将粘带TP粘贴到引线框LF1的背面之后进行引线键合工序时的引线框LF1的示意图。但是，图15A中省略了进行实际的引线键合工序的构成要素（引线），而该构成要素（引线）在图15A所示的将1个产品区域PR进行放大后的图即图15B中示出。
从图15B可知，形成于驱动IC芯片CHP(C)上的多个电极垫PD和多条引线LD被多条引线W连接。而且，如图15B所示，形成于High－MOS芯片CHP(H)上的栅极电极垫GP(H)和形成于驱动IC芯片CHP(C)上的电极垫PD被引线W连接。同样地，形成于Low－MOS芯片CHP(L)上的栅极电极垫GP(L)和形成于驱动IC芯片CHP(C)上的电极垫PD被引线W连接。由此，根据第1实施方式，便可通过形成于驱动IC芯片CHP(C)上的控制电路CC（参照图1）对形成于High－MOS芯片CHP(H)上的High－MOS晶体管QH（参照图1）、以及形成于Low－MOS芯片CHP(L)上的Low－MOS晶体管QL（参照图1）进行电控制。
此时，根据第1实施方式，在引线键合工序之前的工序中已包括将粘带TP粘贴到引线框LF1的背面的准备工作，因此，根据第1实施方式，可易于将已粘贴了粘带TP的引线框LF1进行真空吸附。结果，即使是支持MAP塑封技术（一次性塑封技术）的引线框LF1，可通过对引线框LF1进行真空吸附并进行固定，同时实施引线键合工序。根据第1实施方式，可提高引线键合工序的可靠性。
另外，为了实现引线W的接合的稳定性，引线键和工序是在对引线框LF1加热到200℃至250℃左右的状态下进行的。由于粘贴在引线框LF1背面的粘带TP的耐热性为250℃左右，所以不存在因引线键合工序的加热处理而引起粘带TP粘贴部耐热性的问题。
接下来如图16所示，对形成于引线框LF1上的产品区域用树脂MR进行一次性封装（塑封）（图6的S115）。换言之就是，用树脂MR对引线框LF1内的产品区域PR进行一次性封装并形成封装体，以覆盖图15B所示的驱动IC芯片CHP(C)、High－MOS芯片CHP(H)及Low－MOS芯片CHP(L)。也就是说，第1实施方式中，用树脂对半导体芯片进行封装的技术采用的是所谓的MAP塑封技术，即用树脂对模槽内的多个产品区域PR进行一次性封装的技术。根据所述MAP塑封技术，由于无需在每个产品区域PR上设置注入树脂的路径，所以可使多个产品区域PR进行紧密配置。由此，MAP塑封技术可提高产品的成品数，因此也可削减产品的成本。
此时，第1实施方式中，在通过MAP塑封技术进行树脂封装工序（塑封工程）之前的工序中，在引线框LF1的背面已粘贴有具有粘性的粘带TP。因此，根据第1实施方式，如图17所示，可将粘带TP确凿粘贴到引线框LF1背面上形成的背面引脚（引线）上。结果，即使在采用了MAP塑封技术的树脂封装工序中，背面引脚和粘带TP之间也不会产生间隙，所以可充分抑制树脂泄漏（树脂毛刺）到背面引脚的背侧。
树脂封装工序中所使用的树脂例如为热硬化性树脂。因此，为了使热硬化性树脂硬化，树脂封装工序是在将其加热到160℃至200℃左右的状态下进行的。由于粘贴在引线框LF1背面的粘带TP的耐热性为250℃左右，所以不存在因树脂封装工序的加热处理而引起粘带TP粘贴部耐热性的问题。
之后，将粘贴在引线框LF1背面上的粘带TP从引线框LF1上剥下来（图6的S116）。接着对从树脂MR（封装体）的背面露出的芯片安装部TAB(C)、芯片安装部TAB(H)、芯片安装部TAB(L)以及背面引脚BTE（参照图3）的表面形成电镀膜（图6的S117）。而且，还在由树脂构成的封装体的表面打上标记（打标工序，即图6的S118）。
接着，如图18A及图18B所示，在由树脂MR构成的封装体的表面粘贴上切割带DT（图7的S119）。之后，如图19A及图19B所示，将由树脂MR构成的封装体按产品区域PR进行切断（封装切割）（图7的S120）。具体地说就是，用划片刀按将在引线框LF1上形成的多个产品区域PR进行划分的划分区域（分界区域）进行切断，以对各产品区域PR进行划片。由此，便可形成图19C所示的第1实施方式中的半导体器件PK1。此时，形成于夹框CLF上的框架引线HL也被切断。结果如图2所示，框架引线HL的断面就从半导体器件PK1的侧面露出。
之后，通过特性检查对划片后的各个半导体器件PK1进行筛选（图7的S121），并将合格的半导体器件PK1进行捆包后出厂销售（图7的S122）。通过上述方法便可制造出第1实施方式中的半导体器件。
＜第1实施方式的特征＞
接下来说明第1实施方式中半导体器件PK1的制造方法的特征。第1实施方式中半导体器件PK1的制造方法的特征为：具有如图5所示的步骤S106至步骤S110的工序。下面参照图面对各工序进行详细说明。
图20所示的是经过步骤S106至步骤S109后，将引线框LF1及夹框CLF放置到专用夹具上的状态的模式图。如图20所示，夹具PED上配置有引线框LF1，且所述引线框LF1上配置有夹框CLF。
具体的情况如下所述，即，图21所示的是在引线框LF1上搭载有夹框CLF的状态的示意图。如图21所示，引线框LF1上形成有开口部OP1(A)及开口部OP1(B)，通过在所述开口部OP1(A)及开口部OP1(B)中插入设在夹具上的定位销(图中未示出)，便可将引线框LF1固定在所规定的位置上。
此时，如图21所示，开口部OP1(A)的形状和开口部OP1(B)的形状不同。例如，开口部OP1(A)为圆形，而开口部OP1(B)为长孔形状。此时，长孔形状的开口部OP1(B)和插入开口部OP1(B)的定位销之间形成有间隙。因此，如对引线框LF1进行加热处理时，即使是主要由铜(Cu)、铜合金、以及42合金等形成的引线框LF1拉长时，引线框LF1的弹性也将因所述间隙而被抑制。即，开口部OP1(A)和开口部OP1(B)的形状不同是由于对引线框LF1进行加热处理时弹性受到抑制的缘故。
另外，如图21所示，夹框CLF上形成有开口部OP2(A)及开口部OP2(B)，通过将设置在夹具上的定位销（图中未示出）插入所述开口部OP2(A)及开口部OP2(B)，便可将夹框CLF固定在规定的位置上。
此时也如图21所示，开口部OP2(A)的形状和开口部OP2(B)的形状不同。例如，开口部OP2(A)为圆形而开口部OP2(B)为长孔形状。如上所述，开口部OP2(A)和开口部OP2(B)的形状不同是为了在对夹框CLF进行加热处理时抑制其弹性。
如上所述，第1实施方式中，引线框LF1和夹框CLF由同一定位销固定。图22所示的是引线框LF1和夹框CLF重叠的状态的示意图。如图22所示，第1实施方式中，将定位销插入引线框LF1上的开口部OP1(A)及开口部OP1(B)的同时，也将定位销插入夹框CLF上的开口部OP2(A)及开口部OP2(B)。另外，第1实施方式中，引线框LF1上的多个产品区域PR的每一个的尺寸及配置间隔和夹框CLF上的多个单位区域UR的每一个的尺寸和配置间隔相同。因此，根据第1实施方式，引线框LF1上的多个产品区域PR的每一个和夹框CLF上的多个单位区域UR的每一个从平面上看都以重叠的方式配置。
图23所示的是沿着图22的A－A线剖开的剖面图。如图23所示，夹具PED上配置有引线框LF1。所述引线框LF1上形成有开口部OP1(A)及开口部OP1(B)。突起部PJU插入所述开口部OP1(A)及开口部OP1(B)。即，第1实施方式中，夹具PED上设置有多个突起部PJU，而所述多个突起部PJU分别插入引线框LF1上的开口部OP1(A)及开口部OP1(B)。因此，开口部OP1(A)的尺寸（直径）及开口部OP1(B)的尺寸（直径）比突起部PJU的尺寸（直径）大。
另外，引线框LF1上形成有芯片安装部TAB(H)及芯片安装部TAB(L)，通过高熔点焊锡HS1将High－MOS芯片CHP(H)搭载到芯片安装部TAB(H)上。另一方面，通过高熔点焊锡HS1将Low－MOS芯片CHP(L)搭载到芯片安装部TAB(L)上。
而且，第1实施方式中，设在夹具PED上的突起部PJU上配置有夹框CLF。具体地说就是，夹框CLF上形成有开口部OP2(A)及开口部OP2(B)，所述开口部OP2(A)及开口部OP2(B)中插入有设置在突起部PJU上的定位销PIN。即，第1实施方式中，夹具PED上设有突起部PJU，所述突起部PJU上设有定位销PIN。通过将所述定位销PIN插入夹框CLF上的开口部OP2(A)及开口部OP2(B)，便可将夹框CLF进行固定。
如上所述，第1实施方式中，设置在夹具PED上的突起部PJU的尺寸（直径）比设置在突起部PJU上的定位销PIN的尺寸（直径）大。而且，设置在引线框LF1上的开口部OP1(A)的尺寸（直径）及开口部OP1(B)的尺寸（直径）比突起部PJU的尺寸（直径）大。另一方面，设置在夹框CLF上的开口部OP2(A)的尺寸（直径）及开口部OP2(B)的尺寸（直径）比定位销PIN的尺寸（直径）大，且比突起部PJU的尺寸（直径）小。结果，引线框LF1上的开口部OP1(A)及开口部OP1(B)中插入有突起部PJU，引线框LF1由突起部PJU固定并被配置在夹具PED上。
另外，夹框CLF上的开口部OP2(A)及开口部OP2(B)中插入有定位销PIN，但突起部PJU中无定位销插入。结果，定位销PIN插入夹框CLF，夹框CLF被定位销PIN固定且配置在突起部PJU上。由此，在高度方向上具有相当于突起部PJU的厚度的空间的状态下引线框LF1和夹框CLF受到支撑。
此时，如图23所示，夹框CLF上形成有High－MOS夹板CLP(H)及Low－MOS夹板CLP(L)。所述High－MOS夹板CLP(H)经由高熔点焊锡HS2安装在High－MOS芯片CHP(H)上，同时，还经由高熔点焊锡HS1安装在芯片安装部TAB(L)上。也就是说，High－MOS夹板CLP(H)以从High－MOS芯片CHP(H)上横跨到芯片安装部TAB(L)上的方式配置。
具体情况如图23所示，High－MOS夹板CLP(H)为如下结构，即具有：与High－MOS芯片CHP(H)的电极垫耦合的第1部分FPT(H)；与芯片安装部TAB(L)耦合的第2部分SPT(H)；将第1部分FPT(H)和第2部分SPT(H)进行连接的第3部分TPT(H)。其中，第1部分FPT(H)的高度位置比第2部分SPT(H)的高度位置高，且所述第1部分FPT(H)和第2部分SPT(H)由折弯的第3部分TPT(H)连接。
同样地，Low－MOS夹板CLP(L)经由高熔点焊锡HS2安装在Low－MOS芯片CHP(L)上，同时经由高熔点焊锡HS1安装在引线LD上。也就是说，Low－MOS夹板CLP(L)以从Low－MOS芯片CHP(L)上横跨到引线LD上的方式配置。
具体的情况如图23所示，Low－MOS夹板CLP(L)为如下结构，即具有：与Low－MOS芯片CHP(L)的电极垫耦合的第1部分FPT(L)；与引线LD耦合的第2部分SPT(L)；将第1部分FPT(L)和第2部分SPT(L)进行连接的第3部分TPT(L)。其中，第1部分FPT(L)的高度位置比第2部分SPT(L)的高度位置高，且所述第1部分FPT(L)和第2部分SPT(L)由折弯的第3部分TPT(L)连接。
在上述第1实施方式中，夹具PED上配置有引线框LF1，而且夹具PED中的突起部PJU上配置有夹框CLF。此时，如图23所示，突起部PJU的高度比引线框LF1的框厚度和高熔点焊锡HS1的粘结厚度、以及High－MOS芯片CHP(H)的芯片厚度（Low－MOS芯片CHP(L)的芯片厚度）的合计厚度还大。由此可知：引线框LF1和夹框CLF之间的间隔（距离）比引线框LF1的框厚度和高熔点焊锡HS1的粘结厚度、以及High－MOS芯片CHP(H)的芯片厚度（Low－MOS芯片CHP(L)的芯片厚度）的合计厚度大。结果，如将图23的一部分进行放大后的图24所示，第1实施方式中，在High－MOS芯片CHP(H)的上表面和High－MOS夹板CLP(H)之间具有第1空间SPC1，且所述第1空间SPC1里填埋有高熔点焊锡HS2。同样地，在Low－MOS芯片CHP(L)的上表面和Low－MOS夹板CLP(L)的下表面之间具有第1空间SPC1，且所述第1空间SPC1里填埋有高熔点焊锡HS2。
即，在第1实施方式中，如图24所示，在High－MOS夹板CLP(H)的第1部分FPT(H)和High－MOS芯片CHP(H)的电极垫之间具有第1空间SPC1，而高熔点焊锡HS2在第1空间SPC1内以与High－MOS夹板CLP(H)的第1部分FPT(H)和High－MOS芯片CHP(H)的电极垫接触的方式将夹框CLF搭载在引线框LF1上。而且，Low－MOS夹板CLP(L)的第1部分FPT(L)和Low－MOS芯片CHP(L)的电极垫之间具有第1空间SPC1，而且，以使高熔点焊锡HS2在第1空间SPC1内与Low－MOS夹板CLP(L)的第1部分FPT(L)和Low－MOS芯片CHP(L)的电极垫接触的方式在引线框LF1上搭载夹框CLF。
第1实施方式中，在如图23及图24所示的状态下，执行对高熔点焊锡HS1及高熔点焊锡HS2进行加热的加热处理（回流焊接）。也就是说，第1实施方式中，在夹具PED上配置引线框LF1，而且在突起部PJU上配置有夹框CLF的状态下进行加热处理（回流焊接）。这是第1实施方式中半导体器件制造方法的特征之一。此时，如图24所示，High－MOS芯片CHP(H)和High－MOS夹板CLP(H)之间形成有第1空间SPC1，而且，在Low－MOS芯片CHP(L)和Low－MOS夹板CLP(L)之间形成有第1空间SPC1的状态下，填埋在所述第1空间SPC1里的高熔点焊锡HS2将熔化。
此时，第1实施方式中，由于在夹具PED上配置有引线框LF1，且在突起部PJU上配置有夹框CLF，所以即使在上述第1空间SPC1中的高熔点焊锡HS2熔化了，第1空间SPC1的尺寸（尤其是高度）也不会发生变化，而是保持为一定的值。这意味着，即使填埋在第1空间SPC1中的高熔点焊锡HS2熔化了，第1空间SPC1的尺寸（尤其是高度）将固定不变。结果，根据第1实施方式，可以通过第1空间SPC1的高度来确保高熔点焊锡HS2的厚度。如上所述，根据第1实施方式，充分确保High－MOS芯片CHP(H)和High－MOS夹板CLP(H)之间的高熔点焊锡HS2的厚度的结果，便可提高High－MOS芯片CHP(H)和High－MOS夹板CLP(H)之间的连接的可靠性。同样地，根据第1实施方式，由于可确保Low－MOS芯片CHP(L)和Low－MOS夹板CLP(L)之间的高熔点焊锡HS2的厚度，所以可提高Low－MOS芯片CHP(L)和Low－MOS夹板CLP(L)之间的连接的可靠性。
例如，下面来看High－MOS芯片CHP(H)和High－MOS夹板CLP(H)之间的关系吧。多个High－MOS夹板CLP(H)并不像第1实施方式所述的与夹框CLF一体形成，而是分别作为单个的High－MOS夹板CLP(H)安装在High－MOS芯片CHP(H)上。此时，High－MOS夹板CLP(H)并无任何东西做支撑。
在所述状态下进行加热处理（回流焊接），当高熔点焊锡HS2熔化时，由于安装在High－MOS芯片CHP(H)上的每一个High－MOS夹板CLP(H)都没有任何支撑，所以将由High－MOS夹板CLP(H)自身的重量对熔化后的高熔点焊锡HS2施加压力。结果，例如，由于配置在熔化后的高熔点焊锡HS2上的High－MOS夹板CLP(H)因倾斜等而可能导致第1空间SPC1发生变形。因此，High－MOS芯片CHP(H)和High－MOS夹板CLP(H)之间的第1空间SPC1将变狭窄，从而可能导致无法确保填埋在第1空间SPC1中的高熔点焊锡HS2的厚度。如上所述，如果高熔点焊锡HS2的厚度变薄，且因温度周期等造成高熔点焊锡HS2重复出现膨胀与收缩时，将有可能导致高熔点焊锡HS2出现焊锡裂痕。结果，将造成High－MOS芯片CHP(H)和High－MOS夹板CLP(H)之间的连接电阻上升从而导致半导体器件电特性的劣化。
针对上述问题，用于确保高熔点焊锡HS2的厚度的方法例如有：在High－MOS夹板CLP(H)的背面（下表面）设置突起，并将此突起压向High－MOS芯片CHP(H)，由此便可确保High－MOS芯片CHP(H)和High－MOS夹板CLP(H)之间的高熔点焊锡HS2的厚度。
但是，随着半导体器件的小型化，High－MOS芯片CHP(H)及High－MOS夹板CLP(H)的尺寸也趋于变小，结果，越来越难于在小尺寸的High－MOS夹板CLP(H)上形成突起，同时也难于确保在High－MOS夹板CLP(H)上形成突起的数量。其结果就是，今后，随着半导体器件小型化的推进，在High－MOS夹板CLP(H)的背面（下表面）形成突起的结构已难于确保在High－MOS芯片CHP(H)和High－MOS夹板CLP(H)之间的高熔点焊锡HS2有足够且稳定的厚度。
因此，市场都在期待着一种无需在High－MOS夹板CLP(H)上设置突起也可确保High－MOS芯片CHP(H)和High－MOS夹板CLP(H)之间的高熔点焊锡HS2厚度的技术，第1实施方式中的技术思想就是为了解决这个问题而进行的研究。
即，在第1实施方式中，High－MOS夹板CLP(H)形成在夹框CLF上，且由所述夹框CLF支撑。另外，第1实施方式中，夹具PED上配置有引线框LF1，而且突起部PJU上配置有夹框CLF。因此，形成于High－MOS芯片CHP(H)和High－MOS夹板CLP(H)之间的第1空间SPC1即使在高熔点焊锡HS2熔化后，第1空间SPC1的尺寸（尤其是高度）也不会发生变化而是保持为一定的值。这是由于：High－MOS夹板CLP(H)由夹框CLF支撑，而且，即使在进行加热处理（回流焊接）时所述夹框CLF的支撑也不会发生变化。
因此，根据第1实施方式，即使填埋在上述第1空间SPC1中的高熔点焊锡HS2熔化了，第1空间SPC1的尺寸（尤其是高度）也将固定不变，所以可通过第1空间SPC1的高度来确保高熔点焊锡HS2的厚度。如上所述，根据第1实施方式，便可确保High－MOS芯片CHP(H)和High－MOS夹板CLP(H)之间的高熔点焊锡HS2有足够的厚度。因此，可抑制在进行高熔点焊锡HS2的加热处理（回流焊接）时，高熔点焊锡HS2出现厚度变薄的现象。结果，即使因温度周期而导致高熔点焊锡HS2重复出现膨胀和收缩时，也可抑制高熔点焊锡HS2发生焊锡裂痕。根据第1实施方式，由于可以抑制High－MOS芯片CHP(H)和High－MOS夹板CLP(H)之间的连接电阻的上升，从而可防止半导体器件的电特性出现劣化。
也就是说，根据第1实施方式，无需在与High－MOS芯片CHP(H)的上表面连接的High－MOS夹板CLP(H)的背面（下表面）上设置突起，只需保证其平坦性，便可确保第1空间SPC1内的高熔点焊锡HS2的厚度。
如上所述，第1实施方式的技术思想的本质如下：并非将单个High－MOS夹板CLP(H)搭载到High－MOS芯片CHP(H)上，而是将High－MOS夹板CLP(H)作为夹框CLF的结构。因此，如图23所示，夹框CLF可配置在夹具PED上具有固定高度的突起部PJU上。结果，根据第1实施方式，如图24所示，可在High－MOS芯片CHP(H)和High－MOS夹板CLP(H)之间设置第1空间SPC1的同时，还可保持所述第1空间SPC1的尺寸（尤其是高度）。即，根据第1实施方式，与因加热处理（回流焊接）而导致的高熔点焊锡HS2的熔化无关，可确保第1空间SPC1的高度。因此，根据第1实施方式，可以保证第1空间的高度不受高熔点焊锡HS2熔化的影响，所以也可以充分确保高熔点焊锡HS2的厚度。
如上所述，第1实施方式的技术思想具有将High－MOS夹板CLP(H)及Low－MOS夹板CLP(L)作为夹框CLF的特点，但是如果将High－MOS夹板CLP(H)及Low－MOS夹板CLP(L)作为夹框CLF，还可获得如下所述的次级效应。
即，根据第1实施方式，仅需将夹框CLF与引线框LF1重叠，便可使多个产品区域PR的每一个和多个单位区域UR的每一个从平面上看成为重叠的方式。这意味着，可将在多个单位区域UR的每一个上形成的High－MOS夹板CLP(H)搭载到在多个产品区域PR的每一个上形成的High－MOS芯片CHP(H)上一次，同样地，这也意味着，可将在多个单位区域UR的每一个上形成的Low－MOS夹板CLP(L)搭载到在多个产品区域PR的每一个上形成的Low－MOS芯片CHP(L)上一次。结果，根据第1实施方式，可以简化制造工序，从而降低半导体器件PK1的制造成本。
也就是说，例如，在使用划片后的High－MOS夹板CLP(H)时，必须将单个High－MOS夹板CLP(H)搭载到单个High－MOS芯片CHP(H)上，这将导致搭载工序变得更繁杂，从而难于降低制造成本。对此，根据第1实施方式，由于多个High－MOS夹板CLP(H)一体地形成在夹框CLF上，所以只需将所述夹框CLF配置在引线框LF1上，便可一次性地将High－MOS夹板CLP(H)搭载到多个High－MOS芯片CHP(H)上，从而可大幅削减制造成本。
而且，在第1实施方式中，如图23所示，在夹具PED上配置引线框LF1，而且在夹框CLF配置在突起部PJU上的状态下进行加热处理（回流焊接）。此时，如图24所示，在High－MOS芯片CHP(H)和High－MOS夹板CLP(H)之间形成第1空间SPC1，且在Low－MOS芯片CHP(L)和Low－MOS夹板CLP(L)之间形成第1空间SPC1的状态下，填埋于所述第1空间SPC1中的高熔点焊锡HS2将熔化。
此时，第1实施方式中，如图24所示，在High－MOS夹板CLP(H)和芯片安装部TAB(L)之间形成第2空间SPC2，且优选由高熔点焊锡HS1填埋所述第2空间SPC2的结构。同样地，在Low－MOS夹板CLP(L)和引线LD之间形成第2空间SPC2，且优选由高熔点焊锡HS1填埋所述第2空间SPC2的结构。具体地说就是，以在High－MOS夹板CLP(H)的第2部分SPT(H)和芯片安装部TAB(L)的表面之间具有第2空间SPC2、且在Low－MOS夹板CLP(L)的第2部分SPT(L)和引线LD的表面之间具有第2空间SPC2的方式将引线框LF1配置在夹具PED上，同时将夹框CLF配置在突起部PJU上。
具体地说就是，优选High－MOS夹板CLP(H)的第2部分SPT(H)的高度位置和Low－MOS夹板CLP(L)的第2部分SPT(L)的高度位置处于比引线框LF1的厚度大的位置上的结构。理由如下：例如，由于在High－MOS夹板CLP(H)和芯片安装部TAB(L)之间也填埋有高熔点焊锡HS1，所以上述结构可以保持第2空间SPC2的高度不变，通过确保高熔点焊锡HS1的厚度便可抑制高熔点焊锡HS1发生焊锡裂痕。同样地，例如，在Low－MOS夹板CLP(L)和引线LD之间也填埋有高熔点焊锡HS1，所以上述结构可保持第2空间SPC2的高度不变，通过确保高熔点焊锡HS1的厚度便可抑制高熔点焊锡HS1发生焊锡裂痕。
此时，例如，在High－MOS芯片CHP(H)和High－MOS夹板CLP(H)之间、以及在Low－MOS芯片CHP(L)和Low－MOS夹板CLP(L)之间所设置的第1空间SPC1的尺寸（尤其是高度）可为与上述第2空间SPC2为相同的尺寸（尤其是高度）。这是由于如果高熔点焊锡HS1和高熔点焊锡HS2由同样的材料构成，为了抑制焊锡裂痕的发生其厚度也必须相同。但是，上述第1空间SPC1的尺寸（尤其是高度）与第2空间SPC2的尺寸（尤其是高度）也可不同。例如，假设高熔点焊锡HS1和高熔点焊锡HS2为不同成分时，容易发生焊锡裂痕的焊锡厚度也有可能不同。因此，从抑制发生焊锡裂痕的角度出发，也可对上述第1空间SPC1的尺寸（尤其是高度）及第2空间SPC2的尺寸（尤其是高度）进行适当的设定。
另外，第1实施方式中对图23所示的结构进行了说明，即在夹具PED上设置突起部PJU，且在所述突起部PJU上设置定位销PIN。但是，第1实施方式的技术思想所述的结构并不仅限于此，例如也可为如下结构，即从平面上看，突起部PJU与定位销PIN设置在不同的位置。
图25所示的是将图23的一部分进行放大后的剖面图。下面参照图25对各部分材料的具体尺寸之一例进行说明。图25中，由于夹框CLF的厚度无论是在哪个位置上都是均一的，所以可将High－MOS夹板CLP(H)的厚度或Low－MOS夹板CLP(L)的厚度（简称为“夹板的厚度”）设为T1。另外，将高熔点焊锡HS2的厚度（简称为“焊锡的厚度”）设为T2，将High－MOS芯片CHP(H)的厚度或Low－MOS芯片CHP(L)的厚度（简称为“半导体芯片的厚度”）设为T3。而且，将高熔点焊锡HS1的厚度（简称为“焊锡的厚度”）设为T4，将引线框LF1的厚度设为T5，将突起部PJU的高度设为H。
此时，如图25所示，夹板的厚度T1为0.125mm,焊锡的厚度T2为0.025mm，半导体芯片的厚度T3为0.16mm，焊锡的厚度T4为0.025mm，引线框的厚度T5为0.2mm，突起部的高度H为0.41mm。
由此可知，焊锡的厚度T2及焊锡的厚度T4都比夹板的厚度T1、半导体芯片的厚度T3及引线框的厚度T5小。从抑制焊锡裂痕的观点出发，虽说焊锡的厚度T2及焊锡的厚度T4是越厚越好，但是如果太厚了也将导致半导体器件的厚度变大，因而不利于实现薄型化。因此将其设为如焊锡的厚度T2及焊锡的厚度T4比夹板的厚度T1、半导体芯片的厚度T3以及引线框的厚度T5小。另一方面，如果焊锡的厚度T2及焊锡的厚度T4过薄将容易产生焊锡裂痕，所以应该确保其厚度例如为0.025mm左右。
另外，第1实施方式中，如图25所示，突起部的高度H(＝0.41mm)比引线框的厚度、焊锡的厚度T4以及半导体芯片的厚度T3的合计值(＝0.2mm＋0.025mm＋0.16mm＝0.385mm)还大。因此，根据第1实施方式，便可如图25所示，将引线框LF1配置在夹具PED上，且将夹框CLF配置在形成于夹具PED上且具有规定的高度的突起部PJU上。结果，根据第1实施方式，便可如图24所示，在High－MOS芯片CHP(H)和High－MOS夹板CLP(H)之间设置第1空间SPC1，同时还可保持所述第1空间SPC1的尺寸（尤其是高度）。同样地，根据第1实施方式，可在Low－MOS芯片CHP(L)和Low－MOS夹板CLP(L)之间设置第1空间SPC1，同时还可保持所述第1空间SPC1的尺寸（尤其是高度）。因此，根据第1实施方式，与因加热处理（回流焊接）造成的高熔点焊锡HS2的熔化无关，可确保第1空间SPC1的高度固定不变。因此，根据第1实施方式，由于可确保第1空间SPC1的高度不受高熔点焊锡HS2熔化的影响而固定不变，所以可充分确保高熔点焊锡HS2的厚度。
结果，即使因温度周期而导致高熔点焊锡HS2重复出现膨胀和收缩时，也可抑制高熔点焊锡HS2出现焊锡裂痕。因此，根据第1实施方式，将可以抑制High－MOS芯片CHP(H)和High－MOS夹板CLP(H)之间的连接电阻的上升、以及抑制Low－MOS芯片CHP(L)和Low－MOS夹板CLP(L)之间的连接电阻的上升，因此可防止半导体器件电特性的劣化。
（第2实施方式）
在第1实施方式中，就通过封装体将驱动IC芯片CHP(C)、High－MOS芯片CHP(H)、以及Low－MOS芯片CHP(L)进行封装的半导体器件进行了说明，但是，第1实施方式中的技术思想例如也可适用于用封装体将High－MOS芯片CHP(H)和Low－MOS芯片CHP(L)进行封装的半导体器件。
图26所示的是第2实施方式中引线框LF2及夹框CLF2的结构的平面图。如图26所示，第2实施方式中的引线框LF2中，产品区域PR按行列状（矩阵状）配置，且各产品区域PR上搭载有High－MOS芯片CHP(H)和Low－MOS芯片CHP(L)。另一方面，第2实施方式的夹框CLF2中，单位区域UR按行列状（矩阵状）配置，且各单位区域UR中配置有Low－MOS夹板CLP(L)，所述Low－MOS夹板CLP(L)由框架引线HL支撑。如上所述，在第2实施方式的夹框CLF2的单位区域UR中，仅形成有Low－MOS夹板CLP(L)。
将上述结构的引线框LF2和夹框CLF2进行重叠配置。图27所示的是第2实施方式中将夹框CLF2配置在引线框LF2上的状态的平面图。具体地说就是，第2实施方式也与第1实施方式相同，在夹具上配置有引线框LF2，且在配置在夹具上的突起部上配置有夹框CLF2。此时，第2实施方式中，在Low－MOS芯片CHP(L)的上表面和Low－MOS夹板CLP(L)的下表面之间也具有第1空间，且所述第1空间中填埋有高熔点焊锡。
第2实施方式中，也在图27所示的状态下执行对高熔点焊锡进行加热的加热处理（回流焊接）工序。也就是说，第2实施方式中，在夹具上配置有引线框LF2、且在突起部上配置有夹框CLF2的状态下进行加热处理（回流焊接）。此时，与第1实施方式相同，在Low－MOS芯片CHP(L)和Low－MOS夹板CLP(L)之间形成有第1空间的状态下，填埋在所述第1空间中的高熔点焊锡熔化。
此时，第2实施方式中，由于也在夹具上配置有引线框LF2、且在突起部上配置有夹框CLF2，所以即使在高熔点焊锡熔化时，上述第1空间的尺寸（尤其是高度）也保持不变。这意味着，即使填埋在第1空间中的高熔点焊锡熔化了，第1空间的尺寸（尤其是高度）将保持不变。结果，在第2实施方式中，也可通过第1空间的高度来确保高熔点焊锡的厚度。
因此，根据第2实施方式，可以确保第1空间的高度不受高熔点焊锡熔化的影响，所以也可以充分确保高熔点焊锡的厚度。结果，即使因温度周期而导致高熔点焊锡重复出现膨胀和收缩时，也可抑制高熔点焊锡发生焊锡裂痕。因此，第2实施方式中，也可抑制Low－MOS芯片CHP(L)和Low－MOS夹板CLP(L)之间的连接电阻的上升，从而可防止半导体器件的电特性出现劣化。
＜变形例＞
接下来说明第2实施方式的变形例。第2实施方式中，在通过封装体将High－MOS芯片CHP(H)和Low－MOS芯片CHP(L)进行封装后的半导体器件的相关技术中，仅以使用Low－MOS夹板CLP(L)为例进行了说明。本变形例中，在通过封装体将High－MOS芯片CHP(H)和Low－MOS芯片CHP(L)进行封装的半导体器件的相关技术中，以使用High－MOS夹板CLP(H)和Low－MOS夹板CLP(L)为例进行说明。
图28所示的是本变形例中引线框LF2及夹框CLF2的结构的平面图。如图28所示，本变形例的引线框LF2中，产品区域PR按行列状（矩阵状）配置，且各产品区域PR中搭载有High－MOS芯片CHP(H)和Low－MOS芯片CHP(L)。另一方面，本变形例的夹框CLF2中，单位区域UR按行列状（矩阵状）配置，各单位区域UR中配置有Low－MOS夹板CLP(L)及High－MOS夹板CLP(H)，所述Low－MOS夹板CLP(L)及High－MOS夹板CLP(H)由框架引线HL支撑。如上所述，在本变形例中，在夹框CLF2的单位区域UR中形成有Low－MOS夹板CLP(L)和High－MOS夹板CLP(H)。
在上述结构中，引线框LF2和夹框CLF2重叠配置。图29所示的是在本变形例的引线框LF2上配置有夹框CLF2的状态的平面图。具体地说就是，本变形例中也与第1实施方式相同，在夹具上配置有引线框LF2，且在设置于夹具上的突起部上配置有夹框CLF2。此时，本变形例中，在Low－MOS芯片CHP(L)的上表面和Low－MOS夹板CLP(L)的下表面之间也具有第1空间，且在所述第1空间中填埋有高熔点焊锡。同样地，本变形例中，在High－MOS芯片CHP(H)的上表面和High－MOS夹板CLP(H)的下表面之间也具有第1空间，且在所述第1空间中填埋有高熔点焊锡。
本变形例中，在图29所示的状态下，执行对高熔点焊锡进行加热的加热处理（回流焊接）工序。也就是说，本变形例中，在夹具上配置有引线框LF2，且在突起部上配置有夹框CLF2的状态下进行加热处理（回流焊接）。此时，与第1实施方式相同，在Low－MOS芯片CHP(L)和Low－MOS夹板CLP(L)之间形成有第1空间，而且在High－MOS芯片CHP(H)和High－MOS夹板CLP(H)之间形成有第1空间的状态下，填埋于所述第1空间的高熔点焊锡为熔化的状态。
此时，本变形例中，由于也在夹具上配置有引线框LF2，而且在突起部上配置有夹框CLF2，所以即使在高熔点焊锡熔化后上述第1空间的尺寸（尤其是高度）也保持不变。这意味着即使填埋于第1空间中的高熔点焊锡熔化了，第1空间的尺寸（尤其是高度）也固定不变。结果，本变形例中也可通过第1空间的高度来确保高熔点焊锡的厚度。
如上所述，本变形例中，由于不受高熔点焊锡熔化的影响而可确保第1空间的高度，所以可充分确保高熔点焊锡的厚度。结果，即使因温度周期导致的高熔点焊锡重复出现膨胀与收缩时，也可抑制在高融点焊锡上发生焊锡裂痕。因此，本变形例也可抑制Low－MOS芯片CHP(L)和Low－MOS夹板CLP(L)之间的连接电阻的上升、以及High－MOS芯片CHP(H)和High－MOS夹板CLP(H)之间的连接电阻的上升。因此，可防止半导体器件电特性的劣化。
（第3实施方式）
在第1实施方式中，对于通过封装体将驱动IC芯片CHP(C)、High－MOS芯片CHP(H)、以及Low－MOS芯片CHP(L)进行封装的半导体器件进行了说明，但第1实施方式的技术思想例如还可适用于通过封装体将形成有功率MOSFET（开关用场效应晶体管）的单个半导体芯片进行封装的半导体器件。
图30所示的是第3实施方式的引线框LF3及夹框CLF3的结构的平面图。如图30所示，第3实施方式的引线框LF3上，产品区域PR按行列状（矩阵状）配置，且各产品区域PR中搭载有单个半导体芯片CHP3。另一方面，第3实施方式的夹框CLF3上，单位区域UR按行列状（矩阵状）配置，且各单位区域UR上配置有夹板CLP3，其中，所述夹板CLP3由框架引线HL支撑。
在上述的结构中，引线框LF3和夹框CLP3重叠配置。图31所示的是第3实施方式中在引线框LF3上配置有夹框CLP3的状态的平面图。具体地说就是，第3实施方式也与第1实施方式相同，在夹具上配置有引线框LF3，且在设置于夹具上的突起部上配置有夹框CLP3。此时，第3实施方式中，在半导体芯片CHP3的上表面和夹板CLF3的下表面之间具有第1空间，且所述第1空间中填埋有高熔点焊锡。
第3实施方式中，在图31所示的状态下，执行对高熔点焊锡进行加热的加热处理（回流焊接）工序。也就是说，在第3实施方式中，在夹具上配置有引线框LF3，且在突起部上设置有夹框CLF3的状态下进行加热处理（回流焊接）。此时，与第1实施方式相同，在半导体芯片CHP3和夹板CLP3之间形成有第1空间的状态下，填埋于所述第1空间的高熔点焊锡为熔化的状态。
此时，第3实施方式中，由于也在夹具上配置有引线框LF3，而且在突起部上配置有夹框CLF3，所以即使在高熔点焊锡熔化后上述第1空间的尺寸（尤其是高度）也保持不变。这意味着即使填埋于第1空间的高熔点焊锡熔化了，第1空间的尺寸（尤其是高度）也固定不变。结果，第3实施方式中也可通过第1空间的高度来确保高熔点焊锡的厚度。
如上所述，第3实施方式中，由于不受高熔点焊锡熔融的影响而可确保第1空间的高度，所以可充分确保高熔点焊锡的厚度。结果，即使因温度周期导致的高熔点焊锡重复出现膨胀和收缩时，也可抑制在高熔点焊锡上发生焊锡裂痕。因此，第3实施方式中，也可抑制半导体芯片CHP3和夹板CLP3之间的连接电阻的上升。因此，可防止半导体器件电特性的劣化。
最后还需要说明的是：上述所说明的几个主要特征并不仅限于由多个芯片和多个夹板构成的半导体器件，还可适用于由1个芯片和1个夹板构成的半导体器件。
以上根据实施方式具体地说明了本案发明人所作的发明，但是本发明并不受到所述实施方式的限定，在不超出其要旨的范围内能够进行种种变更，在此无需赘言。

Claims (16)

1.一种半导体器件的制造方法，其特征在于包括如下工序：
工序(a)，准备行列状地配置了多个第1区域的第1引线框的工序，所述第1区域具有芯片安装部和引线；
工序(b)，经由第1导电性粘合材料将半导体芯片安装到所述芯片安装部的上表面上的工序；
工序(c)，准备以与所述第1引线框的所述第1区域内的排列间距相同的排列间距行列状地配置了多个第2区域的第2引线框的工序，所述第2区域具有多个金属板；
工序(d)，通过以所述金属板位于所述半导体芯片的电极垫上的方式在所述第1引线框上重叠所述第2引线框，经由第2导电性粘合材料将所述金属板安装到所述半导体芯片的所述电极垫和所述引线的工序；
工序(e)，在所述工序(d)之后，以第1温度对所述第1导电性粘合材料及所述第2导电性粘合材料进行加热的工序；以及
工序(f)，以覆盖所述半导体芯片的方式对所述第1引线框内的多个所述第1区域进行一并封装并形成封装体的工序；其中
所述金属板具有：与所述半导体芯片的所述电极垫连接的第1部分；与所述引线连接的第2部分；以及将所述第1部分和所述第2部分进行连接的第3部分，
在所述工序(d)中，将所述第2引线框安装到所述第1引线框上，以便在所述金属板的所述第1部分和所述半导体芯片的所述电极垫之间具有第1空间并且所述第2导电性粘合材料在所述第1空间内与所述金属板的所述第1部分和所述半导体芯片的所述电极垫接触，
在保持所述第1空间的状态下进行所述工序(e)，
通过将所述第1引线框及所述第2引线框配置在夹具上，进行所述工序(d)，其中，
在所述夹具的主表面上具有突起部，
所述突起部距所述主表面的高度比所述芯片安装部的厚度、所述第1导电性粘合材料的厚度、以及所述半导体芯片的厚度的合计厚度还大，
通过将所述第1引线框配置在所述夹具的所述主表面上且将所述第2引线框配置在所述夹具的所述突起部上，进行所述工序(d)。
2.根据权利要求1所述的半导体器件的制造方法，其特征在于：
所述夹具的所述主表面上具有定位销，
所述第1引线框具有插入所述夹具的所述定位销的第1定位孔，
所述第2引线框具有插入所述夹具的所述定位销的第2定位孔，
在将所述夹具的所述定位销插入到所述第1引线框的所述第1定位孔和所述第2引线框的所述第2定位孔时，在所述第2引线框形成所述第2引线框的所述第2定位孔，以使所述第2引线框的所述金属板的所述第1部分位于所述半导体芯片的所述电极垫的正上方。
3.根据权利要求2所述的半导体器件的制造方法，其特征在于：在将所述第1引线框及所述第2引线框配置在所述夹具上的状态下，进行所述工序(e)。
4.根据权利要求3所述的半导体器件的制造方法，其特征在于：
所述第1引线框的所述第1定位孔及所述第2引线框的所述第2定位孔至少各有2个孔，
其中的一个孔为圆状，另一个孔为长孔形状。
5.根据权利要求2所述的半导体器件的制造方法，其特征在于：
所述定位销的尺寸比所述突起部的尺寸小，并且，所述定位销设置在所述突起部上，
形成于所述第1引线框的所述第1定位孔的尺寸为插入所述突起部及所述定位销的尺寸，
形成于所述第2引线框的所述第2定位孔的尺寸为插入所述定位销的尺寸。
6.根据权利要求1所述的半导体器件的制造方法，其特征在于还包括：
工序(g)，在所述工序(f)之后，将所述第1引线框内的多个所述第1区域各自之间的区域切断并将芯片进行单个化的工序，其中，
设置在所述第2引线框的所述金属板在所述第2区域内由框架引线支撑，
所述工序(g)在将所述第1引线框切断时，还切断所述第2引线框的所述框架引线。
7.根据权利要求6所述的半导体器件的制造方法，其特征在于：在所述工序(g)之后，所述框架引线的切断面从所述封装体的侧面露出，并且与所述封装体的所述侧面为同一平面。
8.根据权利要求1所述的半导体器件的制造方法，其特征在于：在所述工序(d)中，将所述第2引线框配置在所述第1引线框上，以便在所述金属板的所述第2部分和所述引线之间具有第2空间并且所述第2导电性粘合材料在所述第2空间内与所述金属板的所述第2部分和所述引线接触。
9.根据权利要求8所述的半导体器件的制造方法，其特征在于：所述第1空间的高度与所述第2空间的高度相同。
10.根据权利要求8所述的半导体器件的制造方法，其特征在于：所述金属板的所述第1部分位于比所述金属板的所述第2部分高的位置。
11.根据权利要求1所述的半导体器件的制造方法，其特征在于：所述金属板的所述第1部分的面即与所述半导体芯片的所述电极垫连接的所述面为平坦面。
12.根据权利要求1所述的半导体器件的制造方法，其特征在于：
所述半导体芯片包括开关用场效应晶体管，并且还具有形成有所述电极垫的表面和与所述表面相反的背面，
所述电极垫为源极电极垫，并且在所述背面形成有漏极电极。
13.根据权利要求1所述的半导体器件的制造方法，其特征在于：所述第1导电性粘合材料及所述第2导电性粘合材料为焊锡。
14.一种半导体器件的制造方法，其特征在于包括如下工序：
工序(a)，准备行列状地配置了多个第1区域的第1引线框的工序，所述第1区域具有第1芯片安装部、第2芯片安装部、第3芯片安装部以及引线；
工序(b)，准备第1半导体芯片、第2半导体芯片以及第3半导体芯片的工序，所述第1半导体芯片包括第1开关用场效应晶体管，所述第2半导体芯片包括第2开关用场效应晶体管，所述第3半导体芯片包括控制所述第1开关用场效应晶体管及所述第2开关用场效应晶体管的控制电路；
工序(c)，经由第1导电性粘合材料将所述第1半导体芯片安装到所述第1芯片安装部的上表面上的工序；
工序(d)，经由所述第1导电性粘合材料将所述第2半导体芯片安装到所述第2芯片安装部的上表面上的工序；
工序(e)，经由所述第1导电性粘合材料将所述第3半导体芯片安装到所述第3芯片安装部的上表面上的工序；
工序(f)，准备以与所述第1引线框的所述第1区域内的所述第1芯片安装部的排列间距相同的排列间距行列状地配置了多个第2区域的第2引线框的工序，所述第2区域具有第1金属板和第2金属板；
工序(g)，通过以使所述第1金属板位于所述第1半导体芯片的第1源极电极垫上的方式，并且以使所述第2金属板位于所述第2半导体芯片的第2源极电极垫上的方式在所述第1引线框上配置所述第2引线框，经由第2导电性粘合材料将所述第1金属板安装到所述第1半导体芯片的所述第1源极电极垫和所述第2芯片安装部的所述上表面，经由所述第2导电性粘合材料将所述第2金属板安装到所述第2半导体芯片的所述第2源极电极垫和所述引线的工序；
工序(h)，在所述工序(g)之后，以第1温度对所述第1导电性粘合材料及所述第2导电性粘合材料进行加热的工序；以及
工序(i)，以覆盖所述第1半导体芯片、所述第2半导体芯片及所述第3半导体芯片的方式对所述第1引线框内的多个所述第1区域进行一并封装并形成封装体的工序；其中，
所述第1金属板具有：与所述第1半导体芯片的所述第1源极电极垫连接的第1部分；与所述第2芯片安装部的上表面连接的第2部分；以及将所述第1部分和所述第2部分进行连接的第3部分，
所述第2金属板具有：与所述第2半导体芯片的所述第2源极电极垫连接的第4部分；与所述引线连接的第5部分；以及将所述第4部分和所述第5部分进行连接的第6部分；
在所述工序(g)中，将所述第2引线框安装到所述第1引线框上，以便使所述第1金属板的所述第1部分和所述第1半导体芯片的所述第1源极电极垫之间具有第1空间并且使所述第2导电性粘合材料在所述第1空间内与所述第1金属板的所述第1部分和所述第1半导体芯片的所述第1源极电极垫接触，还使所述第2金属板的所述第4部分和所述第2半导体芯片的所述第2源极电极垫之间具有第2空间并且使所述第2导电性粘合材料在所述第2空间内与所述第2金属板的所述第4部分和所述第2半导体芯片的所述第2源极电极垫接触，
在保持所述第1空间及所述第2空间的状态下进行所述工序(h)，
通过将所述第1引线框及所述第2引线框配置在夹具上，进行所述工序(g)，其中，
在所述夹具的主表面上具有突起部，
所述突起部距所述主表面的高度比所述芯片安装部的厚度、所述第1导电性粘合材料的厚度、以及所述半导体芯片的厚度的合计厚度还大，
通过将所述第1引线框配置在所述夹具的所述主表面上且将所述第2引线框配置在所述夹具的所述突起部上，进行所述工序(g)。
15.根据权利要求14所述的半导体器件的制造方法，其特征在于：所述第1空间的高度与所述第2空间的高度相同。
16.根据权利要求14所述的半导体器件的制造方法，其特征在于还具有：
在所述工序(h)之后且在所述工序(i)之前，通过第1金属线将所述第1半导体芯片的第1栅极电极垫和所述第3半导体芯片的第1电极垫进行电连接，通过第2金属线将所述第2半导体芯片的第2栅极电极垫和所述第3半导体芯片的第2电极垫进行电连接的工序。
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