JP2014067880A - 半導体装置およびその製造方法 - Google Patents

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友彰 宇野
Toru Uekuri
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Abstract

【課題】半導体チップと金属板の間に介在する導電性材料の厚さを充分に確保して、半導体チップと金属板との接続信頼性を向上する。
【解決手段】治具ＰＥＤ上にリードフレームＬＦ１が配置され、治具ＰＥＤに設けられた突起部ＰＪＵ上にクリップフレームＣＬＦが配置される。この状態で、加熱処理（リフロー）が実施される。この場合、Ｈｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）とＨｉｇｈ−ＭＯＳクリップＣＬＰ（Ｈ）の間に第１空間が形成され、かつ、Ｌｏｗ−ＭＯＳチップＣＨＰ（Ｌ）とＬｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）の間に第１空間が形成された状態で、この第１空間に充填された高融点半田ＨＳ２が溶融する。このとき、上述した第１空間は、高融点半田ＨＳ２が溶融したとしても、第１空間のサイズ（特に、高さ寸法）が変化することなく、第１空間が保持される。
【選択図】図２３

Description

本発明は、半導体装置およびその製造技術に関し、例えば、樹脂封止型の半導体装置およびその製造技術に適用して有効な技術に関する。
特開２００５−２６０１９６号公報（特許文献１）には、導電板上に半導体チップを搭載し、この半導体チップと導電板とを結線部材で接続した後、半導体チップおよび結線部材を電気絶縁被覆材料で被覆する技術が記載されている。特に、特許文献１には、導電板上に搭載された複数の半導体チップを一括して被覆する技術が記載されている。
特開２００３−２４３５９４号公報（特許文献２）には、支持基板上に形成された金属膜にリソグラフィ技術およびエッチング技術を適用して導体パターンを形成し、この導体パターン上に半導体チップを固着する技術が記載されている、その後、この特許文献２では、金属片を使用して、半導体チップと導体パターンを接続した後、絶縁性樹脂によって、半導体チップおよび金属片を封止するとしている。
特開２００７−２６６２１８号公報（特許文献３）には、半導体チップのボンディングパッドと電気的に接続される金属板のボンディングパッドと対向する側の面に突起を設け、ボンディングパッドと金属板との間の接着層の厚みを強制的に確保する技術が記載されている。
特開２００５−２６０１９６号公報 特開２００３−２４３５９４号公報 特開２００７−２６６２１８号公報
例えば、半導体装置は、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）などの半導体素子を形成した半導体チップと、この半導体チップを覆うように形成されたパッケージから形成されている。このような半導体装置のパッケージ構造の中には、例えば、オン抵抗を低減するため、半導体チップとリードとを、金属ワイヤではなく金属板で接続する構造をしたものがある。
この構造では、半導体チップと金属板とを半田で接続しているが、この半田の厚さを充分に確保することが、半導体チップと金属板との接続信頼性を向上する観点から必要である。このことから、例えば、特許文献３のように、金属板の裏面に突起を設け、この突起を半導体チップに押し当てることにより、半導体チップと金属板との間に介在する半田の厚さを確保することが行われている。
ところが、半導体装置の小型化に伴って、半導体チップおよび金属板のサイズも小さくなってきており、この結果、小さなサイズの金属板に突起を形成することが困難になってきているとともに、金属板に形成される突起の数も充分に確保できなくなるおそれが顕在化してきている。この結果、今後、半導体装置の小型化が推進されると、金属板に突起を設ける構造では、半導体チップと金属板との間に介在する半田の厚さを充分に安定して確保することが困難になると予想される。
そこで、金属板に突起を設けることなく、半導体チップと金属板との間に介在する半田の厚さを確保できる技術が望まれている。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態における半導体装置の製造方法によれば、金属板の第１部分と半導体チップの電極パッドとの間に第１空間を有しながら、導電性接着材が第１空間内で金属板の第１部分と半導体チップの電極パッドとに接触するように第１リードフレーム上に第２リードフレームが搭載される。その後、この状態で、導電性接着材を第１温度で加熱する加熱工程を実施する。このとき、加熱工程は、上述した第１空間が保持された状態で行なわれるものである。
また、一実施の形態における半導体装置によれば、金属板は、半導体チップの電極パッドと電気的に接続された第１部分、リードと電気的に接続された第２部分、第１部分および前記第２部分とを繋ぐ第３部分、および、第３部分に接続され、その端部が、平面視において封止体の外縁に向かって延びた第４部分を有する。このとき、金属板の第４部分の端面は、封止体の複数の側面の内の第１側面から露出し、第４部分の端面と封止体の第１側面とが同一平面となっている。
一実施の形態によれば、半導体チップと金属板の間に介在する導電性材料の厚さを充分に確保できる結果、半導体チップと金属板との接続信頼性を向上することができる。
降圧型ＤＣ／ＤＣコンバータの回路構成を示す図である。 実施の形態１における半導体装置の実装構成を示す図である。 実施の形態１における半導体装置を下面（裏面）から見た平面図である。 実施の形態１における半導体装置の内部構成を示す図である。 実施の形態１における半導体装置の製造フローを示すフローチャートである。 実施の形態１における半導体装置の製造フローを示すフローチャートである。 実施の形態１における半導体装置の製造フローを示すフローチャートである。 （Ａ）は、リードフレームの模式的な全体構成を示す図であり、（Ｂ）は、（Ａ）に示すリードフレームの一部分を拡大して示す図であり、（Ｃ）は、（Ｂ）に示すリードフレームの一部分をさらに拡大して示す図である。 （Ａ）は、クリップフレームの模式的な全体構成を示す図であり、（Ｂ）は、クリップフレームの一部分を拡大して示す図である。 実施の形態１における半導体装置の製造工程を示す平面図である。 図１０に続く半導体装置の製造工程を示す平面図である。 図１１に続く半導体装置の製造工程を示す平面図である。 図１２に続く半導体装置の製造工程を示す平面図である。 図１３に続く半導体装置の製造工程を示す平面図である。 図１４に続く半導体装置の製造工程であって、（Ａ）は、その工程を示す平面図であり、（Ｂ）は、（Ａ）の一部領域を拡大して示す平面図である。 図１５に続く半導体装置の製造工程を示す図である。 図１６の裏面から見た平面図である。 図１６および図１７に続く半導体装置の製造工程であって、（Ａ）は、その工程を示す平面図であり、（Ｂ）は、その工程を示す側面図である。 図１８に続く半導体装置の製造工程であって、（Ａ）は、その工程を示す平面図であり、（Ｂ）は、その工程を示す側面図であり、（Ｃ）は、その工程により個片化された半導体装置を示す平面図である。 専用治具にリードフレームおよびクリップフレームをセットした状態を示す模式図である。 リードフレーム上にクリップフレームを搭載する様子を示す図である。 リードフレームとクリップフレームとを重ね合わせた状態を示す図である。 図２２のＡ−Ａ線で切断した断面図である。 図２３の一部を拡大した示す断面図である。 図２３の一部を拡大して示す断面図である。 実施の形態２におけるリードフレームおよびクリップフレームの構成を示す平面図である。 実施の形態２におけるリードフレーム上にクリップフレームを配置した状態を示す平面図である。 変形例におけるリードフレームおよびクリップフレームの構成を示す平面図である。 変形例におけるリードフレーム上にクリップフレームを配置した状態を示す平面図である。 実施の形態３におけるリードフレームおよびクリップフレームの構成を示す平面図である。 実施の形態３におけるリードフレーム上にクリップフレームを配置した状態を示す平面図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
（実施の形態１）
＜ＤＣ／ＤＣコンバータの回路構成および動作＞
図１は、降圧型ＤＣ／ＤＣコンバータの回路構成を示す図である。図１に示すように、降圧型ＤＣ／ＤＣコンバータでは、入力端子ＴＥ１とグランドＧＮＤとの間にＨｉｇｈ−ＭＯＳトランジスタＱＨとＬｏｗ−ＭＯＳトランジスタＱＬが直列接続されている。そして、Ｈｉｇｈ−ＭＯＳトランジスタＱＨとＬｏｗ−ＭＯＳトランジスタＱＬとの間のノードＮＡとグランドＧＮＤとの間にインダクタＬと負荷ＲＬが直列接続されており、負荷ＲＬと並列にコンデンサＣが接続されている。
また、Ｈｉｇｈ−ＭＯＳトランジスタＱＨのゲート電極、および、Ｌｏｗ−ＭＯＳトランジスタＱＬのゲート電極は、制御回路ＣＣに接続されており、制御回路ＣＣによって、Ｈｉｇｈ−ＭＯＳトランジスタＱＨのオン／オフ、および、Ｌｏｗ−ＭＯＳトランジスタＱＬのオン／オフが制御される。具体的に、制御回路ＣＣは、Ｈｉｇｈ−ＭＯＳトランジスタＱＨをオンする際には、Ｌｏｗ−ＭＯＳトランジスタＱＬをオフし、Ｈｉｇｈ−ＭＯＳトランジスタＱＨをオフする際には、Ｌｏｗ−ＭＯＳトランジスタＱＬをオンするように制御する。
ここで、例えば、Ｈｉｇｈ−ＭＯＳトランジスタＱＨがオンし、Ｌｏｗ−ＭＯＳトランジスタＱＬがオフしている場合、入力端子ＴＥ１からＨｉｇｈ−ＭＯＳトランジスタＱＨおよびインダクタＬを経由して負荷ＲＬに電流が流れる。その後、Ｈｉｇｈ−ＭＯＳトランジスタＱＨがオフし、Ｌｏｗ−ＭＯＳトランジスタＱＬがオンすると、まず、Ｈｉｇｈ−ＭＯＳトランジスタＱＨがオフすることから、入力端子ＴＥ１からＨｉｇｈ−ＭＯＳトランジスタＱＨおよびインダクタＬを経由して負荷ＲＬに流れる電流が遮断される。すなわち、インダクタＬに流れる電流が遮断される。ところが、インダクタＬにおいては、電流が減少（遮断）すると、インダクタＬを流れる電流を維持しようとする。このとき、Ｌｏｗ−ＭＯＳトランジスタＱＬがオンしていることから、今度は、グランドＧＮＤからＬｏｗ−ＭＯＳトランジスタＱＬおよびインダクタＬを経由して負荷ＲＬに電流が流れる。その後、再び、Ｈｉｇｈ−ＭＯＳトランジスタＱＨをオンし、Ｌｏｗ−ＭＯＳトランジスタＱＬをオフする。このような動作を繰り返すことにより、図１に示す降圧型ＤＣ／ＤＣコンバータでは、入力端子ＴＥ１に入力電圧Ｖｉｎを入力すると、負荷ＲＬの両端に入力電圧Ｖｉｎよりも低い出力電圧Ｖｏｕｔが出力されることになる。
以下では、上述したスイッチング動作を繰り返すことにより、入力端子ＴＥ１に入力電圧Ｖｉｎを入力した場合、負荷ＲＬの両端に入力電圧Ｖｉｎよりも低い出力電圧Ｖｏｕｔが出力される理由について簡単に説明する。なお、以下では、インダクタＬを流れる電流が断続しないものとして取り扱うことにする。
まず、Ｈｉｇｈ−ＭＯＳトランジスタＱＨは、制御回路ＣＣによる制御により、オン期間ＴＯＮおよびオフ期間ＴＯＦＦでスイッチング動作するものとする。この場合のスイッチング周波数は、ｆ＝１／（ＴＯＮ＋ＴＯＦＦ）となる。
ここで、例えば、図１において、負荷ＲＬと並列に挿入されているコンデンサＣは、出力電圧Ｖｏｕｔを短時間に大きく変動させない機能を有している。つまり、図１に示す降圧型ＤＣ／ＤＣコンバータでは、負荷ＲＬと並列に比較的大きな容量値のコンデンサＣを挿入するため、定常状態では、出力電圧Ｖｏｕｔに含まれるリップル電圧は、出力電圧Ｖｏｕｔに比べて小さい値になる。このため、スイッチング動作の１周期内での出力電圧Ｖｏｕｔの変動は無視できるものとする。
最初に、Ｈｉｇｈ−ＭＯＳトランジスタＱＨがオンしている場合を考える。このとき、出力電圧Ｖｏｕｔが１周期内で変動しないものと仮定しているため、インダクタＬにかかる電圧は、（Ｖｉｎ−Ｖｏｕｔ）で一定と見なすことができる。この結果、インダクタＬのインダクタンスをＬ１とすると、オン期間ＴＯＮにおける電流の増加分ΔＩｏｎは、式（１）で与えられる。
ΔＩｏｎ＝（Ｖｉｎ−Ｖｏｕｔ）／Ｌ１×ＴＯＮ ・・・（１）
次に、Ｈｉｇｈ−ＭＯＳトランジスタＱＨがオフしている場合を考える。この場合、Ｌｏｗ−ＭＯＳトランジスタＱＬがオンしていることから、インダクタＬにかかる電圧は、０−Ｖｏｕｔ＝−Ｖｏｕｔとなる。したがって、オフ期間ＴＯＦＦにおける電流の増加分ΔＩＯＦＦは、式（２）で与えられる。
ΔＩＯＦＦ＝−Ｖｏｕｔ／Ｌ１×ＴＯＦＦ ・・・（２）
このとき、定常状態となると、インダクタＬを流れる電流は、スイッチング動作の１周期の間に増減しないことになる。言い換えれば、１周期の間にインダクタＬに流れる電流が増減する場合、まだ定常状態に達していないことを意味する。したがって、定常状態では、式（３）が成立する。
ΔＩｏｎ＋ΔＩＯＦＦ＝０ ・・・（３）
この式（３）に式（１）の関係および式（２）の関係を代入すると、以下に示す式（４）を得ることができる。
Ｖｏｕｔ＝Ｖｉｎ×ＴＯＮ／（ＴＯＮ＋ＴＯＦＦ） ・・・（４）
この式（４）において、ＴＯＮ≧０、および、ＴＯＦＦ≧０であることから、Ｖｏｕｔ＜Ｖｉｎであることがわかる。すなわち、図１に示す降圧型ＤＣ／ＤＣコンバータは、入力電圧Ｖｉｎよりも低い出力電圧Ｖｏｕｔを出力する回路であることがわかる。そして、式（４）から制御回路ＣＣによるスイッチング動作を制御することにより、オン期間ＴＯＮとオフ期間ＴＯＦＦを変化させることで、入力電圧Ｖｉｎよりも低い任意の出力電圧Ｖｏｕｔを得ることができることがわかる。特に、オン期間ＴＯＮとオフ期間ＴＯＦＦとが一定になるように制御すれば、一定の出力電圧Ｖｏｕｔを得ることができる。
以上のようにして、図１に示す降圧型ＤＣ／ＤＣコンバータによれば、制御回路ＣＣで、Ｈｉｇｈ−ＭＯＳトランジスタＱＨのオン／オフ、および、Ｌｏｗ−ＭＯＳトランジスタＱＬのオン／オフを制御することにより、入力電圧Ｖｉｎよりも低い出力電圧Ｖｏｕｔを出力できることがわかる。
＜実施の形態１における半導体装置の実装構成（基本構成）＞
上述したＤＣ／ＤＣコンバータに含まれる制御回路ＣＣ、Ｌｏｗ−ＭＯＳトランジスタＱＬ、および、Ｈｉｇｈ−ＭＯＳトランジスタＱＨは、例えば、１パッケージ化した半導体装置として製品化される。この１パッケージ化した半導体装置は、図１に示すインダクタＬやコンデンサＣを含んでいないため、ＤＣ／ＤＣコンバータの一部を構成する半導体装置であるが、便宜上、ＤＣ／ＤＣコンバータを構成する半導体装置と呼ぶこともある。
半導体装置は、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）などの半導体素子を形成した半導体チップと、この半導体チップを覆うように形成されたパッケージから形成されている。パッケージには、（１）半導体チップに形成されている半導体素子と外部回路とを電気的に接続するという機能や、（２）湿度や温度などの外部環境から半導体チップを保護し、振動や衝撃による破損や半導体チップの特性劣化を防止する機能がある。さらに、パッケージには、（３）半導体チップのハンドリングを容易にするといった機能や、（４）半導体チップの動作時における発熱を放散し、半導体素子の機能を最大限に発揮させる機能なども合わせ持っている。
半導体装置のパッケージ構造には、例えば、ＢＧＡ（Ball Grid Array）パッケージやＱＦＰ（Quad Flat Package）パッケージやＱＦＮ（Quad Flat Non-leaded Package）パッケージなどのように様々な種類がある。このような多様なパッケージ形態のうち、例えば、上述したＤＣ／ＤＣコンバータの一部を構成する半導体装置は、ＱＦＮパッケージで実装構成されている。そこで、以下では、ＤＣ／ＤＣコンバータの一部を構成するＱＦＮパッケージからなる半導体装置の実装構成について説明する。
図２は、本実施の形態１における半導体装置ＰＫ１の実装構成を示す図である。図２において、中央に示されている図は、半導体装置ＰＫ１を上面（表面）から見た平面図であり、四方のそれぞれに側面図が示されている。図２に示すように、本実施の形態１における半導体装置ＰＫ１は、矩形形状をした樹脂ＭＲで覆われている。そして、側面図を見てわかるように、半導体装置ＰＫ１の側面には、樹脂ＭＲからリードＬＤが露出していることがわかる。
次に、図３は、本実施の形態１における半導体装置ＰＫ１を下面（裏面）から見た平面図である。図３に示すように、半導体装置ＰＫ１の裏面も樹脂ＭＲで覆われているが、この樹脂ＭＲからチップ搭載部ＴＡＢ（Ｌ）、チップ搭載部ＴＡＢ（Ｈ）、および、チップ搭載部ＴＡＢ（Ｃ）の一部（裏面）が露出している。このようにチップ搭載部ＴＡＢ（Ｌ）、チップ搭載部ＴＡＢ（Ｈ）、および、チップ搭載部ＴＡＢ（Ｃ）の一部が半導体装置ＰＫ１の裏面から露出していることにより、半導体装置ＰＫ１の放熱効率を向上させることができる。また、矩形形状をした半導体装置ＰＫ１の外周領域（外周部）には、複数の裏面端子ＢＴＥが露出している。この裏面端子ＢＴＥは、リードＬＤの一部を構成している。
続いて、半導体装置ＰＫ１の内部構造について説明する。図４は、本実施の形態１における半導体装置ＰＫ１の内部構成を示す図である。図４において、中央に示されている図は、樹脂ＭＲを透視した上面側から半導体装置ＰＫ１の内部を見た平面図であり、四方のそれぞれに断面図が示されている。
図４の中央に示されている図において、チップ搭載部ＴＡＢ（Ｌ）上に、例えば、シリコンを主成分とするＬｏｗ−ＭＯＳチップＣＨＰ（Ｌ）が搭載されている。そして、このＬｏｗ−ＭＯＳチップＣＨＰ（Ｌ）の表面には、例えば、アルミニウム膜からなるソース電極パッドＳＰ（Ｌ）およびゲート電極パッドＧＰ（Ｌ）が形成されている。なお、ソース電極パッドＳＰ（Ｌ）上には、後述するＬｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）をソース電極パッドＳＰ（Ｌ）上に高融点半田ＨＳ２を介して電気的に接続させるために、ここではニッケル（Ｎｉ）−金（Ａｕ）膜が形成されている。
チップ搭載部ＴＡＢ（Ｌ）の外側の一部にはリードＬＤが配置されており、このリードＬＤとＬｏｗ−ＭＯＳチップＣＨＰ（Ｌ）のソース電極パッドＳＰ（Ｌ）とは、Ｌｏｗ−ＭＯＳクリップ（Ｌｏｗ−ＭＯＳ金属板、Ｌｏｗ−ＭＯＳ導体板）ＣＬＰ（Ｌ）で電気的に接続されている。つまり、Ｌｏｗ−ＭＯＳチップＣＨＰ（Ｌ）のソース電極パッドＳＰ（Ｌ）上に、例えば、銅材からなるＬｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）が搭載されており、このＬｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）の端部は、リードＬＤと接続されている。具体的には、図４の下側の断面図に示すように、チップ搭載部ＴＡＢ（Ｌ）上に高融点半田ＨＳ１を介してＬｏｗ−ＭＯＳチップＣＨＰ（Ｌ）が搭載されており、このＬｏｗ−ＭＯＳチップＣＨＰ（Ｌ）上からリードＬＤ上に跨るように、高融点半田ＨＳ２を介してＬｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）が搭載されている。
次に、図４の中央に示されている図において、チップ搭載部ＴＡＢ（Ｈ）上に、例えば、シリコンを主成分とするＨｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）が搭載されている。そして、このＨｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）の表面には、例えば、アルミニウム膜からなるソース電極パッドＳＰ（Ｈ）およびゲート電極パッドＧＰ（Ｈ）が形成されている。なお、ソース電極パッドＳＰ（Ｈ）上には、後述するＨｉｇｈ−ＭＯＳクリップＣＬＰ（Ｈ）をソース電極パッドＳＰ（Ｈ）上に高融点半田ＨＳ２を介して電気的に接続させるために、ここではニッケル（Ｎｉ）−金（Ａｕ）膜が形成されている。
チップ搭載部ＴＡＢ（Ｈ）と隣り合うようにチップ搭載部ＴＡＢ（Ｌ）が配置されており、このチップ搭載部ＴＡＢ（Ｌ）とＨｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）のソース電極パッドＳＰ（Ｈ）とは、Ｈｉｇｈ−ＭＯＳクリップ（Ｈｉｇｈ−ＭＯＳ金属板、Ｈｉｇｈ−ＭＯＳ導体板）ＣＬＰ（Ｈ）で電気的に接続されている。つまり、Ｈｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）のソース電極パッドＳＰ（Ｌ）上に、例えば、銅材からなるＨｉｇｈ−ＭＯＳクリップＣＬＰ（Ｈ）が搭載されており、このＨｉｇｈ−ＭＯＳクリップＣＬＰ（Ｈ）の端部は、チップ搭載部ＴＡＢ（Ｌ）と接続されている。具体的には、図４の左側の断面図に示すように、チップ搭載部ＴＡＢ（Ｈ）上に高融点半田ＨＳ１を介してＨｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）が搭載されており、このＨｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）上からチップ搭載部ＴＡＢ（Ｌ）上に跨るように、高融点半田ＨＳ２を介してＨｉｇｈ−ＭＯＳクリップＣＬＰ（Ｈ）が搭載されている。
続いて、図４の中央に示されている図において、チップ搭載部ＴＡＢ（Ｃ）上に、例えば、シリコンを主成分とするドライバＩＣチップＣＨＰ（Ｃ）が搭載されている。具体的には、図４の右側あるいは上側の断面図に示すように、チップ搭載部ＴＡＢ（Ｃ）上に高融点半田ＨＳ１を介してドライバＩＣチップＣＨＰ（Ｃ）が搭載されている。このドライバＩＣチップＣＨＰ（Ｃ）の内部には、図１に示す制御回路ＣＣが形成されている。そして、ドライバＩＣチップＣＨＰ（Ｃ）の表面には、例えば、アルミニウム膜からなる電極パッドＰＤが形成されている。チップ搭載部ＴＡＢ（Ｃ）の外側の一部にはリードＬＤが配置されており、このリードＬＤと、ドライバＩＣチップＣＨＰ（Ｃ）の表面に形成されている電極パッドＰＤとが、例えば、金線からなるワイヤＷで電気的に接続されている。また、図４に示すように、Ｌｏｗ−ＭＯＳチップＣＨＰ（Ｌ）に形成されたゲート電極パッドＧＰ（Ｌ）と、ドライバＩＣチップＣＨＰ（Ｃ）に形成された電極パッドＰＤとが、ワイヤＷで接続されている。同様に、Ｈｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）に形成されたゲート電極パッドＧＰ（Ｈ）と、ドライバＩＣチップＣＨＰ（Ｃ）に形成された電極パッドＰＤとが、ワイヤＷで接続されている。
このように構成されている本実施の形態１における半導体装置ＰＫ１においては、ＤＣ／ＤＣコンバータの一部を構成していることについて説明する。図４の中央に示されている図において、チップ搭載部ＴＡＢ（Ｌ）上に搭載されているＬｏｗ−ＭＯＳチップＣＨＰ（Ｌ）の内部には、図１に示すＬｏｗ−ＭＯＳトランジスタＱＬ（スイッチング用電界効果トランジスタ）が形成されている。そして、Ｌｏｗ−ＭＯＳチップＣＨＰ（Ｌ）の表面には、ソース電極パッドＳＰ（Ｌ）が形成されているが、このソース電極パッドＳＰ（Ｌ）は、Ｌｏｗ―ＭＯＳチップＣＨＰ（Ｌ）の内部に形成されているＬｏｗ−ＭＯＳトランジスタＱＬのソース領域と電気的に接続されている。また、Ｌｏｗ−ＭＯＳチップＣＨＰ（Ｌ）の表面には、ゲート電極パッドＧＰ（Ｌ）が形成されており、このゲート電極パッドＧＰ（Ｌ）は、Ｌｏｗ―ＭＯＳチップＣＨＰ（Ｌ）の内部に形成されているＬｏｗ−ＭＯＳトランジスタＱＬのゲート電極と電気的に接続されている。さらに、Ｌｏｗ−ＭＯＳチップＣＨＰ（Ｌ）の裏面は、Ｌｏｗ−ＭＯＳトランジスタＱＬのドレイン領域（ドレイン電極）となっている。
同様に、図４の中央に示されている図において、チップ搭載部ＴＡＢ（Ｈ）上に搭載されているＨｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）の内部には、図１に示すＨｉｇｈ−ＭＯＳトランジスタＱＨ（スイッチング用電界効果トランジスタ）が形成されている。そして、Ｈｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）の表面には、ソース電極パッドＳＰ（Ｈ）が形成されているが、このソース電極パッドＳＰ（Ｈ）は、Ｈｉｇｈ―ＭＯＳチップＣＨＰ（Ｈ）の内部に形成されているＨｉｇｈ−ＭＯＳトランジスタＱＨのソース領域と電気的に接続されている。また、Ｈｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）の表面には、ゲート電極パッドＧＰ（Ｈ）が形成されており、このゲート電極パッドＧＰ（Ｈ）は、Ｈｉｇｈ―ＭＯＳチップＣＨＰ（Ｈ）の内部に形成されているＨｉｇｈ−ＭＯＳトランジスタＱＨのゲート電極と電気的に接続されている。さらに、Ｈｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）の裏面は、Ｈｉｇｈ−ＭＯＳトランジスタＱＨのドレイン領域（ドレイン電極）となっている。
ここで、図４に示すように、Ｌｏｗ−ＭＯＳチップＣＨＰ（Ｌ）の裏面（ドレイン電極）がチップ搭載部ＴＡＢ（Ｌ）と電気的に接続されている。そして、このチップ搭載部ＴＡＢ（Ｌ）と、Ｈｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）に形成されているソース電極パッドＳＰ（Ｈ）がＨｉｇｈ−ＭＯＳクリップＣＬＰ（Ｈ）で接続されていることになる。このことから、Ｌｏｗ−ＭＯＳチップＣＨＰ（Ｌ）のドレイン電極と、Ｈｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）のソース電極パッドＳＰ（Ｈ）が電気的に接続されることになり、図１に示すＨｉｇｈ−ＭＯＳトランジスタＱＨとＬｏｗ−ＭＯＳトランジスタＱＬの直列接続が実現されていることがわかる。
そして、Ｌｏｗ−ＭＯＳチップＣＨＰ（Ｌ）の表面に形成されているソース電極パッドＳＰ（Ｌ）は、Ｌｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）を介してリードＬＤと電気的に接続されている。このため、Ｌｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）と電気的に接続されているリードＬＤをグランドと接続することにより、図１に示すＬｏｗ−ＭＯＳトランジスタＱＬのソース領域をグランドＧＮＤと接続させることができる。
一方、Ｈｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）の裏面（ドレイン電極）は、高融点半田ＨＳ１を介してチップ搭載部ＴＡＢ（Ｈ）と電気的に接続されている。したがって、チップ搭載部ＴＡＢ（Ｈ）を入力端子ＴＥ１と電気的に接続することにより、図１に示すＨｉｇｈ−ＭＯＳトランジスタＱＨのドレイン領域（ドレイン電極）を入力端子ＴＥ１と接続させることができる。以上のようにして、図４に示す本実施の形態１における半導体装置ＰＫ１は、ＤＣ／ＤＣコンバータの一部を構成していることがわかる。
本実施の形態１における半導体装置ＰＫ１では、例えば、図４に示すように、Ｌｏｗ−ＭＯＳチップＣＨＰ（Ｌ）とリードＬＤとの電気的な接続に、ワイヤを使用せずに、Ｌｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）を使用している。同様に、本実施の形態１では、Ｈｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）とチップ搭載部ＴＡＢ（Ｌ）との電気的な接続にも、ワイヤを使用せずに、Ｈｉｇｈ−ＭＯＳクリップＣＬＰ（Ｈ）を使用している。
これは、本実施の形態１における半導体装置ＰＫ１がＤＣ／ＤＣコンバータの構成要素として使用されるものであり、Ｌｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）やＨｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）によって接続される電流経路には大きな電流が流れるため、できるだけオン抵抗を低減する必要があるからである。すなわち、Ｌｏｗ−ＭＯＳチップＣＨＰ（Ｌ）やＨｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）には、大きな電流を流すＬｏｗ−ＭＯＳトランジスタＱＬやＨｉｇｈ−ＭＯＳトランジスタＱＨが形成されており、これらのトランジスタ（パワートランジスタ）の特性を充分に引き出すため、ワイヤを使用せずに、Ｌｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）やＨｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）が使用されているのである。特に、Ｌｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）やＨｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）は、抵抗率の低い銅材が使用され、かつ、接触面積も大きくすることができるため、Ｌｏｗ−ＭＯＳトランジスタＱＬやＨｉｇｈ−ＭＯＳトランジスタＱＨのオン抵抗を低減することができる。
さらには、オン抵抗を低減する観点から、チップ搭載部ＴＡＢ（Ｌ）と、このチップ搭載部ＴＡＢ（Ｌ）上に搭載されるＬｏｗ−ＭＯＳチップＣＨＰ（Ｌ）との接続や、Ｌｏｗ−ＭＯＳチップＣＨＰ（Ｌ）とＬｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）との接続に、銀ペーストではなく半田が使用されている。同様の観点から、チップ搭載部ＴＡＢ（Ｈ）と、このチップ搭載部ＴＡＢ（Ｈ）上に搭載されるＨｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）との接続や、Ｈｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）とＨｉｇｈ−ＭＯＳクリップＣＬＰ（Ｈ）との接続に、銀ペーストではなく半田が使用されている。つまり、銀ペーストは、熱硬化性樹脂の内部に銀フィラーを分散させた構成をしており、電気伝導率や熱伝導率は、金属材料である半田に比べて小さくなる。このことから、オン抵抗の低減が必要とされるＤＣ／ＤＣコンバータに使用される半導体装置ＰＫ１においては、銀ペーストよりも電気伝導率の大きな半田が使用され、これによって、Ｌｏｗ−ＭＯＳトランジスタＱＬやＨｉｇｈ−ＭＯＳトランジスタＱＨのオン抵抗を低減している。特に、本実施の形態１における半導体装置ＰＫ１では、Ｌｏｗ−ＭＯＳチップＣＨＰ（Ｌ）の裏面やＨｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）の裏面にも電流を流すため、銀ペーストから半田に替えることによる接続抵抗の低減は、オン抵抗を低減する観点から重要である。
ただし、本実施の形態１における半導体装置ＰＫ１が製品として完成した後は、回路基板（実装基板）に実装される。この場合、半導体装置ＰＫ１と実装基板の接続には、半田が使用される。半田による接続の場合、半田を溶融させて接続させるため、加熱処理（リフロー）が必要とされる。
ここで、半導体装置ＰＫ１と実装基板との接続に使用される半田と、上述した半導体装置ＰＫ１の内部で使用される半田が同じ材料である場合、半導体装置ＰＫ１と実装基板との接続の際に加えられる熱処理（リフロー）によって、半導体装置ＰＫ１の内部に使用されている半田も溶融することになる。この場合、半田の溶融による体積膨張で半導体装置ＰＫ１を封止している樹脂にクラックが発生したり、溶融した半田が外部へ漏れ出したりする不具合が発生することになる。
このことから、チップ搭載部ＴＡＢ（Ｌ）と、このチップ搭載部ＴＡＢ（Ｌ）上に搭載されるＬｏｗ−ＭＯＳチップＣＨＰ（Ｌ）との接続や、Ｌｏｗ−ＭＯＳチップＣＨＰ（Ｌ）とＬｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）との接続には、高融点半田ＨＳ１や高融点半田ＨＳ２が使用される。同様に、チップ搭載部ＴＡＢ（Ｈ）と、このチップ搭載部ＴＡＢ（Ｈ）上に搭載されるＨｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）との接続や、Ｈｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）とＨｉｇｈ−ＭＯＳクリップＣＬＰ（Ｈ）との接続には、高融点半田ＨＳ１や高融点半田ＨＳ２が使用される。この場合、半導体装置ＰＫ１と実装基板との接続の際に加えられる熱処理（リフロー）によって、半導体装置ＰＫ１の内部に使用されている高融点半田ＨＳ１や高融点半田ＨＳ２は溶融することはない。したがって、高融点半田ＨＳ１や高融点半田ＨＳ２の溶融による体積膨張で半導体装置ＰＫ１を封止している樹脂にクラックが発生したり、溶融した半田が外部へ漏れ出したりする不具合を防止することができる。
ここで、半導体装置ＰＫ１と実装基板との接続に使用される半田は、Ｓｎ（すず）−銀（Ａｇ）−銅（Ｃｕ）に代表される融点が２２０℃程度の半田が使用され、リフローの際に、半導体装置ＰＫ１は、２６０℃程度まで加熱される。したがって、例えば、本明細書でいう高融点半田とは、２６０℃程度に加熱しても溶融しない半田を意図している。代表的なものを挙げると、例えば、融点が３００℃程度でリフロー温度が３５０℃程度であり、Ｐｂ（鉛）を９０重量％以上含んだ半田である。
なお、本実施の形態１においては、例えば、チップ搭載部ＴＡＢ（Ｌ）とＬｏｗ−ＭＯＳチップＣＨＰ（Ｌ）との接続や、チップ搭載部ＴＡＢ（Ｈ）とＨｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）との接続に使用される高融点半田ＨＳ１が存在する。また、Ｌｏｗ−ＭＯＳチップＣＨＰ（Ｌ）とＬｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）との接続や、Ｈｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）とＨｉｇｈ−ＭＯＳクリップＣＬＰ（Ｈ）との接続に使用される高融点半田ＨＳ２が存在する。基本的に、本実施の形態１では、上述した高融点半田ＨＳ１と高融点半田ＨＳ２とは同じ材料成分であることを想定しているが、例えば、高融点半田ＨＳ１と高融点半田ＨＳ２とを異なる材料成分から構成することもできる。
＜実施の形態１における半導体装置の実装構成（特徴構成）＞
続いて、本実施の形態１における半導体装置ＰＫ１の特徴構成について説明する。この特徴は、半導体チップ（Ｌｏｗ−ＭＯＳチップＣＨＰ（Ｌ）およびＨｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ））と金属板（Ｌｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）およびＨｉｇｈ−ＭＯＳクリップＣＬＰ（Ｈ））との接続信頼性を向上させるために施された製造方法の工夫点に基づくものである。つまり、本実施の形態１における半導体装置ＰＫ１の特徴構成は、製造方法に工夫を施した結果、生じたものである。言い換えれば、本実施の形態１における半導体装置の特徴構成は、製造方法上の特徴が反映された痕跡ということができる。なお、製造方法の特徴については後述する。
図２において、本実施の形態１における半導体装置ＰＫ１は、矩形形状をした樹脂ＭＲからなる封止体で覆われている。この封止体は、平面視における形状が矩形形状（例えば、四角形状）であって、上面と、上面とは反対側の下面と、この上面と下面との間に配置された複数の側面（４つの側面）を有している。具体的に、図２に示すように、４つの側面をそれぞれ側面ＳＤ１〜ＳＤ４と呼ぶことにすると、これらの側面ＳＤ１〜ＳＤ４のそれぞれには、樹脂ＭＲからリードＬＤが露出していることがわかる。さらに、本実施の形態１では、半導体装置ＰＫ２の側面から吊りリードＨＬの断面も露出している。具体的には、側面ＳＤ１からは、２つの吊りリードＨＬが露出し、側面ＳＤ２からは、１つの吊りリードＨＬが露出し、側面ＳＤ３からは、１つの吊りリードＨＬが露出していることがわかる。このように側面ＳＤ１〜ＳＤ３から吊りリードＨＬが露出している点が、本実施の形態１における半導体装置ＰＫ１の特徴構成（痕跡）である。
次に、本実施の形態１における半導体装置ＰＫ１の内部構造の特徴について説明する。図４において、中央に示されている図は、樹脂ＭＲを透視した上面側から半導体装置ＰＫ１の内部を見た平面図であり、四方のそれぞれに断面図が示されている。
ここで、図４において、本実施の形態１の特徴は、Ｈｉｇｈ−ＭＯＳクリップＣＬＰ（Ｈ）と一体的に吊りリードＨＬが形成されており、この吊りリードＨＬが、樹脂ＭＲからなる封止体の外縁部にまで達している点である。同様に、Ｌｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）にも、一体的に吊りリードＨＬが形成されており、この吊りリードＨＬが、樹脂ＭＲからなる封止体の外縁部にまで達している点に本実施の形態１の特徴点がある。
例えば、Ｌｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）に着目すると、Ｌｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）は、図４において、Ｌｏｗ−ＭＯＳチップＣＨＰ（Ｌ）のソース電極パッドＳＰ（Ｌ）と電気的に接続された第１部分ＦＰＴ（Ｌ）、リードＬＤと電気的に接続された第２部分ＳＰＴ（Ｌ）を有する。さらに、Ｌｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）は、第１部分ＦＰＴ（Ｌ）と第２部分ＳＰＴ（Ｌ）とを繋ぐ第３部分ＴＰＴ（Ｌ）、および、前記第３部分ＴＰＴ（Ｌ）に接続され、その端部が、平面視において封止体の外縁に向かって延びた第４部分ＲＰＴ（Ｌ）（吊りリードＨＬ）および第５部分ＶＰＴ（Ｌ）を有する。ここでは、Ｌｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）の第４部分ＲＰＴ（Ｌ）は、吊りリードＨＬのことを示している。すなわち、本明細書では、便宜上、同じ部材を吊りリードＨＬと呼ぶ場合やＬｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）の第４部分ＲＰＴ（Ｌ）と呼ぶ場合があるが、どちらの場合も同じ部材を示している。
このとき、Ｌｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）の第４部分ＲＰＴ（Ｌ）（吊りリードＨＬ）の端面は、封止体の第１側面ＳＤ１から露出し、第４部分ＲＰＴ（Ｌ）（吊りリードＨＬ）の端面と封止体の第１側面ＳＤ１とが同一平面となっている。また、Ｌｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）の第５部分ＶＰＴ（Ｌ）（吊りリードＨＬ）の端面は、封止体の第２側面ＳＤ２から露出し、第５部分ＶＰＴ（Ｌ）（吊りリードＨＬ）の端面と封止体の第２側面ＳＤ２とが同一平面となっている。
同様に、Ｈｉｇｈ−ＭＯＳクリップＣＬＰ（Ｈ）に着目すると、Ｈｉｇｈ−ＭＯＳクリップＣＬＰ（Ｈ）は、図４において、Ｈｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）のソース電極パッドＳＰ（Ｈ）と電気的に接続された第１部分ＦＰＴ（Ｈ）、チップ搭載部ＴＡＢ（Ｌ）と電気的に接続された第２部分ＳＰＴ（Ｈ）を有する。さらに、Ｈｉｇｈ−ＭＯＳクリップＣＬＰ（Ｈ）は、第１部分ＦＰＴ（Ｈ）と第２部分ＳＰＴ（Ｈ）とを繋ぐ第３部分ＴＰＴ（Ｈ）、および、前記第３部分ＴＰＴ（Ｈ）に接続され、その端部が、平面視において封止体の外縁に向かって延びた第４部分ＲＰＴ（Ｈ）（吊りリードＨＬ）および第５部分ＶＰＴ（Ｈ）を有する。
このとき、Ｈｉｇｈ−ＭＯＳクリップＣＬＰ（Ｈ）の第４部分ＲＰＴ（Ｈ）（吊りリードＨＬ）の端面は、封止体の第１側面ＳＤ１から露出し、第４部分ＲＰＴ（Ｈ）（吊りリードＨＬ）の端面と封止体の第１側面ＳＤ１とが同一平面となっている。また、Ｈｉｇｈ−ＭＯＳクリップＣＬＰ（Ｈ）の第５部分ＶＰＴ（Ｈ）（吊りリードＨＬ）の端面は、封止体の第３側面ＳＤ３から露出し、第５部分ＶＰＴ（Ｈ）（吊りリードＨＬ）の端面と封止体の第３側面ＳＤ３とが同一平面となっている。
＜本実施の形態１における半導体装置の製造方法＞
本実施の形態１における半導体装置は、例えば、図４に示すように、ＤＣ／ＤＣコンバータの一部を構成する半導体装置ＰＫ１であり、ＱＦＮパッケージで実装構成されている。そこで、以下では、ＤＣ／ＤＣコンバータの一部を構成するＱＦＮパッケージからなる半導体装置ＰＫ１の製造方法を例に挙げて、本実施の形態１における技術的思想について説明する。
図５〜図７は、本実施の形態１における半導体装置ＰＫ１の製造フローを示すフローチャートである。また、図８〜図１９は、本実施の形態１における半導体装置ＰＫ１の製造工程を示す図である。
まず、図８に示すように、リードフレームＬＦ１を準備する（図５のＳ１０１）。図８（Ａ）では、リードフレームＬＦ１の模式的な全体構成が示されており、図８（Ｂ）では、図８（Ａ）に示すリードフレームＬＦ１の一部分が拡大して示されている。さらに、図８（Ｃ）では、図８（Ｂ）に示すリードフレームＬＦ１の一部分がさらに拡大して示されている。
図８（Ｃ）に示すように、本実施の形態１におけるリードフレームＬＦ１は、チップ搭載部ＴＡＢ（Ｃ）、チップ搭載部ＴＡＢ（Ｈ）およびチップ搭載部ＴＡＢ（Ｌ）と、リードＬＤとを備えた製品領域ＰＲが行列状（Ｘ方向およびＹ方向）に複数配置されていることがわかる。
さらに、本実施の形態１では、図９に示すようなクリップフレームＣＬＦを準備する。本実施の形態１では、このクリップフレームＣＬＦを使用する点に特徴がある。図９（Ａ）では、クリップフレームＣＬＦの模式的な全体構成が示されており、図９（Ｂ）では、クリップフレームＣＬＦの一部分が拡大して示されている。図９（Ｂ）に示すように、クリップフレームＣＬＦには、Ｈｉｇｈ−ＭＯＳクリップＣＬＰ（Ｈ）とＬｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）を備える複数の単位領域ＵＲが含まれており、複数の単位領域ＵＲが行列状（マトリクス状）に配置されている。ここで、Ｈｉｇｈ−ＭＯＳクリップＣＬＰ（Ｈ）とＬｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）は、例えば、銅を材料成分とする金属板から構成される。
以下に、図９（Ａ）および図９（Ｂ）に示すクリップフレームＣＬＦの詳細な構成について説明する。例えば、図９（Ｂ）に示すように、行列状に配置された単位領域ＵＲのそれぞれには、Ｈｉｇｈ−ＭＯＳクリップＣＬＰ（Ｈ）とＬｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）が形成されており、Ｈｉｇｈ−ＭＯＳクリップＣＬＰ（Ｈ）およびＬｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）は、ともに、吊りリードＨＬでクリップフレームＣＬＦの枠体に接続されている。したがって、クリップフレームＣＬＦの全体には、一体的に複数のＨｉｇｈ−ＭＯＳクリップＣＬＰ（Ｈ）と複数のＬｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）が形成されていることになる。
本実施の形態１におけるクリップフレームＣＬＦでは、図９（Ａ）および図９（Ｂ）に示すように、複数の単位領域ＵＲがＸ方向およびＹ方向に並ぶように配置されている。つまり、本実施の形態１におけるクリップフレームＣＬＦは、Ｘ方向およびＹ方向に沿ってマトリクス状に複数の単位領域ＵＲが形成されている。例えば、本実施の形態１のクリップフレームＣＬＦは、複数の単位領域ＵＲがＸ方向に第１所定間隔（第１ピッチ）で配置され、かつ、Ｙ方向に第２所定間隔（第２ピッチ）で配置されている。
ここで、図８（Ａ）〜図８（Ｃ）に示すリードフレームＬＦ１に着目すると、例えば、図８（Ｃ）に示すように、リードフレームＬＦ１に形成されている複数の製品領域ＰＲがＸ方向およびＹ方向に並ぶように配置されている。つまり、図８（Ａ）〜図８（Ｃ）に示すリードフレームＬＦ１は、Ｘ方向およびＹ方向に沿ってマトリクス状に複数の製品領域ＰＲが形成されている。例えば、リードフレームＬＦ１は、複数の製品領域ＰＲがＸ方向に第１所定間隔（第１ピッチ）で配置され、かつ、Ｙ方向に第２所定間隔（第２ピッチ）で配置されている。
すなわち、本実施の形態１においては、リードフレームＬＦ１に形成されている複数の製品領域ＰＲのＸ方向の配置ピッチと、クリップフレームＣＬＦに形成されている複数の単位領域ＵＲのＸ方向の配置ピッチとが同一となっている。また、リードフレームＬＦ１に形成されている複数の製品領域ＰＲのＹ方向の配置ピッチと、クリップフレームＣＬＦに形成されている複数の単位領域ＵＲのＹ方向の配置ピッチとが同一となっている。
ここで、クリップフレームＣＬＦに形成されている複数のＨｉｇｈ−ＭＯＳクリップＣＬＰ（Ｈ）やＬｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）のＸ方向（第１方向）およびＸ方向と直交するＹ方向（第２方向）における配置ピッチを第１ピッチおよび第２ピッチとする。
この場合、リードフレームＬＦ１に形成されているチップ搭載部（チップ搭載部ＴＡＢ（Ｃ）、チップ搭載部ＴＡＢ（Ｈ）、チップ搭載部ＴＡＢ（Ｌ））のＸ方向およびＹ方向における配置ピッチも第１ピッチおよび第２ピッチとなっているのである。
この結果、本実施の形態１においては、リードフレームＬＦ１に形成されている複数の製品領域ＰＲのそれぞれと、クリップフレームＣＬＦに形成されている複数の単位領域ＵＲのそれぞれが、平面視において重なるように配置することができる。さらに詳細に述べると、例えば、図８（Ｃ）に示すチップ搭載部ＴＡＢ（Ｈ）と、図９（Ｂ）に示すＨｉｇｈ−ＭＯＳクリップＣＬＰ（Ｈ）が平面的に重なるように配置できるとともに、図８（Ｃ）に示すチップ搭載部ＴＡＢ（Ｌ）と、図９（Ｂ）に示すＬｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）が平面的に重なるように配置できる。
次に、図１０に示すように、リードフレームＬＦ１に形成されている複数の製品領域ＰＲのそれぞれにおいて、チップ搭載部ＴＡＢ（Ｃ）、チップ搭載部ＴＡＢ（Ｈ）およびチップ搭載部ＴＡＢ（Ｌ）上に高融点半田（高融点半田ペースト）ＨＳ１を供給する（図５のＳ１０２）。具体的には、例えば、半田印刷法を使用することにより、チップ搭載部ＴＡＢ（Ｃ）、チップ搭載部ＴＡＢ（Ｈ）およびチップ搭載部ＴＡＢ（Ｌ）上に高融点半田ＨＳ１を印刷する。
ここでいう高融点半田ＨＳ１とは、２６０℃程度に加熱しても溶融しない半田を意図しており、例えば、融点が３００℃程度でリフロー温度が３５０℃程度であり、Ｐｂ（鉛）を９０重量％以上含んだ半田を挙げることができる。
なお、ここでは半田印刷法によりチップ搭載部ＴＡＢ（Ｃ）、チップ搭載部ＴＡＢ（Ｈ）およびチップ搭載部ＴＡＢ（Ｌ）上に高融点半田ＨＳ１を供給する方法について説明したが、これに限定されない。例えば、シリンジ詰めされた高融点半田ＨＳ１を準備し、シリンジ先端に取り付けられた塗布ノズルから、チップ搭載部ＴＡＢ（Ｃ）、チップ搭載部ＴＡＢ（Ｈ）およびチップ搭載部ＴＡＢ（Ｌ）上に高融点半田ＨＳ１を塗布供給してもよい。ただし、半田印刷法を用いた方が、半田マスクを用いて一度に複数個所へ高融点半田ＨＳ１を供給できるので、本工程の作業時間を短くすることができる。
続いて、図１１に示すように、リードフレームＬＦ１に形成されている複数の製品領域ＰＲのそれぞれにおいて、まず、チップ搭載部ＴＡＢ（Ｃ）上にドライバＩＣチップＣＨＰ（Ｃ）を搭載（配置）する（図５のＳ１０３）。そして、チップ搭載部ＴＡＢ（Ｈ）上にＨｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）を搭載し（図５のＳ１０４）、その後、チップ搭載部ＴＡＢ（Ｌ）上にＬｏｗ−ＭＯＳチップＣＨＰ（Ｌ）を搭載する（図５のＳ１０５）。なお、ドライバＩＣチップＣＨＰ（Ｃ）、Ｈｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）およびＬｏｗ−ＭＯＳチップＣＨＰ（Ｌ）の搭載順は、これに限らず、適宜変更することも可能である。
その後、リードフレームＬＦ１を位置固定用の専用治具にセットする（図５のＳ１０６）。具体的には、図１３に示すように、リードフレームＬＦ１に形成されている開口部ＯＰ１を専用治具の例えば位置決めピンに挿入することにより、リードフレームＬＦ１の位置決めを行なう。
次に、図１３に示すように、リードフレームＬＦ１に形成されている複数の製品領域ＰＲのそれぞれにおいて、Ｈｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）上に高融点半田（高融点半田ペースト）ＨＳ２を供給する（図５のＳ１０７）。その後、Ｌｏｗ−ＭＯＳチップＣＨＰ（Ｌ）上に高融点半田ＨＳ２を供給する（図５のＳ１０８）。詳細には、Ｈｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）に形成されているソース電極パッド（Ｈｉｇｈ−ＭＯＳパッド）（図示せず）上に高融点半田ＨＳ２を供給するとともに、Ｌｏｗ−ＭＯＳチップＣＨＰ（Ｌ）に形成されているソース電極パッド（Ｌｏｗ−ＭＯＳパッド）（図示せず）上に高融点半田ＨＳ２を供給する。さらに、図１３に示すように、チップ搭載部ＴＡＢ（Ｌ）の一部領域上およびリードの一部領域上にも高融点半田ＨＳ２を供給する。
具体的には、例えば、塗布法を使用することにより、Ｈｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）上、Ｌｏｗ−ＭＯＳチップＣＨＰ（Ｌ）上、チップ搭載部ＴＡＢ（Ｌ）の一部領域上およびリードの一部領域上にも高融点半田ＨＳ２を塗布する。このとき形成される高融点半田ＨＳ２は、上述した高融点半田ＨＳ１と同じ材料成分であってもよいし、異なる材料成分であってもよい。
その後、図１３に示すように、クリップフレームＣＬＦを位置固定用の専用治具にセットする（図５のＳ１０９）。具体的には、図１３に示すように、リードフレームＬＦ１に形成されている開口部ＯＰ１を挿入した位置決めピンに、さらに、クリップフレームＣＬＦに形成されている開口部ＯＰ２を挿入する。これにより、本実施の形態１によれば、リードフレームＬＦ１上にクリップフレームＣＬＦを重ね合わせるように配置することができる。この点に本実施の形態１における特徴点の1つがある。つまり、上述したように、専用治具に設けられた位置決めピンに、リードフレームＬＦ１に形成されている開口部ＯＰ１と、クリップフレームＣＬＦに形成されている開口部ＯＰ２を挿入することにより、リードフレームＬＦ１に形成されている複数の製品領域ＰＲのそれぞれと、クリップフレームＣＬＦに形成されている複数の単位領域ＵＲのそれぞれとを平面的に重ね合わせることができるのである。
すなわち、本実施の形態１においては、リードフレームＬＦ１に形成されている複数の製品領域ＰＲのＸ方向の配置ピッチと、クリップフレームＣＬＦに形成されている複数の単位領域ＵＲのＸ方向の配置ピッチとが同一となっている。また、リードフレームＬＦ１に形成されている複数の製品領域ＰＲのＹ方向の配置ピッチと、クリップフレームＣＬＦに形成されている複数の単位領域ＵＲのＹ方向の配置ピッチとが同一となっている。
この結果、本実施の形態１においては、リードフレームＬＦ１に形成されている複数の製品領域ＰＲのそれぞれと、クリップフレームＣＬＦに形成されている複数の単位領域ＵＲのそれぞれが、平面視において重なるように配置することができる。さらに詳細に述べると、例えば、図１３に示すＨｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）と、図１３に示すＨｉｇｈ−ＭＯＳクリップＣＬＰ（Ｈ）が平面的に重なるように配置できるとともに、図１３に示すＬｏｗ−ＭＯＳチップＣＨＰ（Ｌ）と、図１３に示すＬｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）が平面的に重なるように配置できる。
このように本実施の形態１によれば、リードフレームＬＦ１にクリップフレームＣＬＦを重ね合わせるだけで、複数の製品領域ＰＲのそれぞれと、複数の単位領域ＵＲのそれぞれとを平面的に重ね合わせることができる。このことは、複数の製品領域ＰＲのそれぞれに形成されているＨｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）上に、複数の単位領域ＵＲのそれぞれに形成されているＨｉｇｈ−ＭＯＳクリップＣＬＰ（Ｈ）を一度に搭載することができることを意味する。同様に、このことは、複数の製品領域ＰＲのそれぞれに形成されているＬｏｗ−ＭＯＳチップＣＨＰ（Ｌ）上に、複数の単位領域ＵＲのそれぞれに形成されているＬｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）を一度に搭載することができることを意味する。この結果、本実施の形態１によれば、Ｈｉｇｈ−ＭＯＳクリップＣＬＰ（Ｈ）とＬｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）とをＨｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）上とＬｏｗ−ＭＯＳチップＣＨＰ（Ｌ）上とにそれぞれ個別に（個々に）搭載する場合に比べて、製造工程の簡略化を図ることができる。これにより、本実施の形態１によれば、半導体装置ＰＫ１の製造コストを低減することができる。
続いて、高融点半田（高融点半田ＨＳ１、高融点半田ＨＳ２）に対してリフローを実施する（図６のＳ１１０）。具体的には、高融点半田を含むリードフレームＬＦ１を、例えば、３５０℃程度の温度（第１温度）で加熱する。これにより、高融点半田は溶融し、Ｈｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）の裏面（ドレイン電極）とチップ搭載部ＴＡＢ（Ｈ）、Ｌｏｗ−ＭＯＳチップＣＨＰ（Ｌ）の裏面（ドレイン電極）とチップ搭載部ＴＡＢ（Ｌ）が電気的に接続されることになる。また、Ｈｉｇｈ−ＭＯＳクリップＣＬＰ（Ｈ）とＨｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）の表面のソース電極パッドとチップ搭載部ＴＡＢ（Ｌ）、および、Ｌｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）とＬｏｗ−ＭＯＳチップＣＨＰ（Ｈ）の表面のソース電極パッドと基準電位が供給されるリード、が電気的に接続されることになる。
なお、ここでは、図６に示すＳ１１０のリフロー１回で各チップと各クリップの接続を一度に行っているが、リフローは複数回に分けてもよい。つまり、各チップを搭載した後に１回目のリフローを行い、各クリップを搭載した後に２回目のリフローを行ってもよい。ただし、前述のように各チップの搭載を行った後、連続して各クリップの搭載まで行ってからリフローを行った方がリフロー回数は１回で済むので、工程を短縮化することができる。
その後、高融点半田に含まれているフラックスを除去するため、フラックス洗浄を実施する（図６のＳ１１１）。そして、その後の工程で行われるワイヤボンディング工程におけるワイヤのボンディング特性を向上させる観点から、リードフレームＬＦ１の表面に対してプラズマ処理を実施することにより、リードフレームＬＦ１の表面を清浄化する（図６のＳ１１２）。
なお、図６に示すＳ１１２のプラズマ処理は、必須ではない。図６に示すＳ１１１のフラックス洗浄工程で、その後のワイヤボンディングに支障がない程度にリードフレームＬＦ１の表面の清浄化が保てる場合には、本プラズマ処理工程を割愛することができる。
次に、図１４（Ａ）および図１４（Ｂ）に示すように、リードフレームＬＦ１の裏面にテープＴＰを貼り付ける（図６のＳ１１３）。つまり、リードフレームＬＦ１の面のうち、ドライバＩＣチップＣＨＰ（Ｃ）、Ｈｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）およびＬｏｗ−ＭＯＳチップＣＨＰ（Ｌ）が搭載された面とは反対側の面にテープＴＰを貼り付ける。テープＴＰの一例を挙げると、基材部がポリイミド樹脂で構成され、糊部を備えたテープである。このとき、上述したようにテープＴＰを貼り付ける工程よりも前の工程で、高融点半田に対する３５０℃程度の加熱処理（リフロー）が終了しているため、本実施の形態１では、テープＴＰの糊部の耐熱性が問題として顕在化することはない。
続いて、図１５（Ａ）および図１５（Ｂ）に示すように、ワイヤボンディング工程を実施する（図６のＳ１１４）。図１５（Ａ）は、リードフレームＬＦ１の裏面にテープＴＰを貼り付けた後、ワイヤボンディング工程を実施する際のリードフレームＬＦ１を示す図である。ただし、図１５（Ａ）では、実際のワイヤボンディング工程を実施することによる構成要素（ワイヤ）は省略されており、この構成要素（ワイヤ）は、図１５（Ａ）に示される１つの製品領域ＰＲを拡大した図である図１５（Ｂ）に示されている。
図１５（Ｂ）において、ドライバＩＣチップＣＨＰ（Ｃ）に形成されている複数の電極パッドＰＤと複数のリードＬＤが複数のワイヤＷで接続されていることがわかる。さらに、図１５（Ｂ）に示すように、Ｈｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）に形成されているゲート電極パッドＧＰ（Ｈ）と、ドライバＩＣチップＣＨＰ（Ｃ）に形成されている電極パッドＰＤがワイヤＷで接続されている。同様に、Ｌｏｗ−ＭＯＳチップＣＨＰ（Ｌ）に形成されているゲート電極パッドＧＰ（Ｌ）と、ドライバＩＣチップＣＨＰ（Ｃ）に形成されている電極パッドＰＤがワイヤＷで接続されている。これにより、本実施の形態１によれば、Ｈｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）に形成されているＨｉｇｈ−ＭＯＳトランジスタＱＨ（図１参照）と、Ｌｏｗ−ＭＯＳチップＣＨＰ（Ｌ）に形成されているＬｏｗ−ＭＯＳトランジスタＱＬ（図１参照）が、ドライバＩＣチップＣＨＰ（Ｃ）に形成されている制御回ＣＣ（図１参照）によって電気的に制御されることがわかる。
ここで、本実施の形態１によれば、ワイヤボンディング工程を実施する前工程で、リードフレームＬＦ１の裏面にテープＴＰを貼り付けるように構成されている。このため、本実施の形態１によれば、容易にテープＴＰを貼り付けたリードフレームＬＦ１を真空吸着することができる。この結果、ＭＡＰモールド技術（一括モールド技術）に対応したリードフレームＬＦ１であっても、リードフレームＬＦ１を真空吸着で確実に固定しながら、ワイヤボンディング工程を実施することができる。この結果、本実施の形態１によれば、ワイヤボンディング工程における信頼性を向上させることができる。
なお、ワイヤボンディング工程は、ワイヤＷの接合安定化のため、リードフレームＬＦ１を２００℃程度から２５０℃程度に加熱した状態で実施される。しかし、リードフレームＬＦ１の裏面に貼り付けたテープＴＰの耐熱性は、２５０℃程度であるため、ワイヤボンディング工程で加えられる加熱処理に起因して、テープＴＰの糊部の耐熱性に問題が生じることはないと考えられる。
次に、図１６に示すように、リードフレームＬＦ１に形成されている製品領域を一括して樹脂ＭＲで封止（モールド）する（図６のＳ１１５）。言い換えれば、図１５（Ｂ）に示すドライバＩＣチップＣＨＰ（Ｃ）、Ｈｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）およびＬｏｗ−ＭＯＳチップＣＨＰ（Ｌ）を覆うようにリードフレームＬＦ１内の複数の製品領域ＰＲを樹脂ＭＲで一括封止して封止体を形成する。つまり、本実施の形態１では、半導体チップを樹脂で封止する技術として、キャビティ内に複数の製品領域ＰＲを内包させて、複数の製品領域ＰＲを一括して樹脂で封止する、いわゆるＭＡＰモールド技術と呼ばれる技術を採用している。このＭＡＰモールド技術によれば、製品領域ＰＲ毎に樹脂を注入する経路を設ける必要がないので、複数の製品領域ＰＲを密に配置することができる。これにより、ＭＡＰモールド技術によれば、製品の取得数を向上させることができ、これによって、製品のコスト削減を図ることが可能となる。
このとき、本実施の形態１では、ＭＡＰモールド技術による樹脂封止工程（モールド工程）よりも前の工程において、リードフレームＬＦ１の裏面に粘着性を有するテープＴＰを貼り付けている。このため、本実施の形態１によれば、例えば、図１７に示すように、リードフレームＬＦ１の裏面に形成されている裏面端子（リード）に確実にテープＴＰを貼り付けることができる。この結果、ＭＡＰモールド技術を採用した樹脂封止工程においても、裏面端子とテープＴＰとの間に隙間が形成されず、裏面端子の裏側への樹脂漏れ（樹脂バリ）を充分に抑制することができる。
なお、樹脂封止工程で使用される樹脂は、例えば、熱硬化性樹脂が使用される。このため、樹脂封止工程は、熱硬化性樹脂を硬化させるため、１６０℃程度から２００℃程度に加熱した状態で実施される。しかし、リードフレームＬＦ１の裏面に貼り付けたテープＴＰの耐熱性は、２５０℃程度であるため、樹脂封止工程で加えられる加熱処理に起因して、テープＴＰの糊部の耐熱性に問題が生じることはないと考えられる。
その後、リードフレームＬＦ１の裏面に貼り付けたテープＴＰをリードフレームＬＦ１から剥離する（図６のＳ１１６）。そして、樹脂ＭＲ（封止体）の裏面から露出するチップ搭載部ＴＡＢ（Ｃ）、チップ搭載部ＴＡＢ（Ｈ）、チップ搭載部ＴＡＢ（Ｌ）および裏面端子ＢＴＥ（図３参照）の表面にめっき膜を形成する（図６のＳ１１７）。さらに、樹脂ＭＲからなる封止体の表面にマークを形成する（マーキング工程）（図６のＳ１１８）。
続いて、図１８（Ａ）および図１８（Ｂ）に示すように、樹脂ＭＲからなる封止体の表面にダイシングテープＤＴを貼り付ける（図７のＳ１１９）。そして、図１９（Ａ）および図１９（Ｂ）に示すように、樹脂ＭＲからなる封止体を製品領域ＰＲ毎に切断する（パッケージダイシング）（図７のＳ１２０）。具体的には、リードフレームＬＦ１に形成されている複数の製品領域ＰＲを区画する区画領域（境界領域）をダイシングブレードにより切断し、各製品領域ＰＲを個片化する。これにより、例えば、図１９（Ｃ）に示すような本実施の形態１における半導体装置ＰＫ１を取得することができる。このとき、クリップフレームＣＬＦに形成されている吊りリードＨＬが切断される。この結果、例えば、図２に示すように、半導体装置ＰＫ２の側面から吊りリードＨＬの断面が露出することになる。
その後、個片化された個々の半導体装置ＰＫ１は、特性検査によって選別され（図７のＳ１２１）、良品と判定された半導体装置ＰＫ１が梱包されて出荷される（図７のＳ１２２）。以上のようにして、本実施の形態１における半導体装置を製造することができる。
＜本実施の形態１における特徴＞
次に、本実施の形態１における半導体装置ＰＫ１の製造方法の特徴点について説明する。本実施の形態１における半導体装置ＰＫ１の製造方法の特徴点は、図５に示すステップＳ１０６〜ステップＳ１１０までの工程に存在する。以下に、この工程の詳細について図面を参照しながら説明する。
図２０は、ステップＳ１０６からステップＳ１０９を経ることにより、専用治具にリードフレームＬＦ１およびクリップフレームＣＬＦをセットした状態を示す模式図である。図２０に示すように、治具ＰＥＤ上にリードフレームＬＦ１が配置され、このリードフレームＬＦ１上にクリップフレームＣＬＦが配置されている。
具体的に、図２１は、リードフレームＬＦ１上にクリップフレームＣＬＦを搭載する様子を示す図である。図２１に示すように、リードフレームＬＦ１には、開口部ＯＰ１（Ａ）および開口部ＯＰ１（Ｂ）が形成されており、この開口部ＯＰ１（Ａ）および開口部ＯＰ１（Ｂ）に、治具に設けられた位置決めピン（図示せず）を挿入することにより、リードフレームＬＦ１を所定位置に固定することができる。
このとき、図２１に示すように、開口部ＯＰ１（Ａ）の形状と開口部ＯＰ１（Ｂ）の形状は異なっている。例えば、開口部ＯＰ１（Ａ）は円形状であり、開口部ＯＰ１（Ｂ）は、長穴形状をしている。この場合、長穴形状をした開口部ＯＰ１（Ｂ）と、開口部ＯＰ１（Ｂ）に挿入される位置決めピンとの間に隙間が形成される。このため、例えば、リードフレームＬＦ１に対して加熱処理を施した際、主に銅（Ｃｕ）、銅合金、および、４２アロイ等で形成されたリードフレームＬＦ１が延びる場合であっても、この隙間によって、リードフレームＬＦ１のたわみが抑制される。すなわち、開口部ＯＰ１（Ａ）と開口部ＯＰ１（Ｂ）の形状が相違するのは、リードフレームＬＦ１に加熱処理が加わった場合のたわみを抑制するためである。
また、図２１に示すように、クリップフレームＣＬＦには、開口部ＯＰ２（Ａ）および開口部ＯＰ２（Ｂ）が形成されており、この開口部ＯＰ２（Ａ）および開口部ＯＰ２（Ｂ）に、治具に設けられた位置決めピン（図示せず）を挿入することにより、クリップフレームＣＬＦを所定位置に固定することができる。
ここでも、図２１に示すように、開口部ＯＰ２（Ａ）の形状と開口部ＯＰ２（Ｂ）の形状は異なっている。例えば、開口部ＯＰ２（Ａ）は円形状であり、開口部ＯＰ２（Ｂ）は、長穴形状をしている。このように開口部ＯＰ２（Ａ）と開口部ＯＰ２（Ｂ）の形状が相違するのも、クリップフレームＣＬＦに加熱処理が加わった場合のたわみを抑制するためである。
以上のようにして、本実施の形態１においては、リードフレームＬＦ１とクリップフレームＣＬＦが同じ位置決めピンによって固定されることになる。図２２は、リードフレームＬＦ１とクリップフレームＣＬＦとを重ね合わせた状態を示す図である。図２２に示すように、本実施の形態１においては、リードフレームＬＦ１に形成されている開口部ＯＰ１（Ａ）および開口部ＯＰ１（Ｂ）に位置決めピンを挿入するとともに、クリップフレームＣＬＦに形成されている開口部ＯＰ２（Ａ）および開口部ＯＰ２（Ｂ）にも位置決めピンを挿入する。そして、本実施の形態１では、リードフレームＬＦ１に形成されている複数の製品領域ＰＲのそれぞれのサイズおよび配置間隔と、クリップフレームＣＬＦに形成されている複数の単位領域ＵＲのそれぞれのサイズと配置間隔が同じになっている。このことから、本実施の形態１によれば、リードフレームＬＦ１に形成されている複数の製品領域ＰＲのそれぞれと、クリップフレームＣＬＦに形成されている複数の単位領域ＵＲのそれぞれが、平面視において重なるように配置することができる。
次に、図２３は、図２２のＡ−Ａ線で切断した断面図である。図２３に示すように、治具ＰＥＤ上にリードフレームＬＦ１が配置されている。このリードフレームＬＦ１には、開口部ＯＰ１（Ａ）および開口部ＯＰ１（Ｂ）が形成されており、この開口部ＯＰ１（Ａ）および開口部ＯＰ１（Ｂ）に突起部ＰＪＵが挿入されている。すなわち、本実施の形態１では、治具ＰＥＤに複数の突起部ＰＪＵが設けられており、これらの突起部ＰＪＵに、リードフレームＬＦ１に形成された開口部ＯＰ１（Ａ）および開口部ＯＰ１（Ｂ）が挿入されている。このことから、開口部ＯＰ１（Ａ）のサイズ（径）および開口部ＯＰ２（Ｂ）のサイズ（径）は、突起部ＰＪＵのサイズ（径）よりも大きくなっていることになる。
また、リードフレームＬＦ１には、チップ搭載部ＴＡＢ（Ｈ）およびチップ搭載部ＴＡＢ（Ｌ）が形成されており、チップ搭載部ＴＡＢ（Ｈ）上には、高融点半田ＨＳ１を介してＨｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）が搭載されている。一方、チップ搭載部ＴＡＢ（Ｌ）上には、高融点半田ＨＳ１を介してＬｏｗ−ＭＯＳチップＣＨＰ（Ｌ）が搭載されている。
さらに、本実施の形態１では、治具ＰＥＤに設けられた突起部ＰＪＵ上にクリップフレームＣＬＦが配置されている。具体的には、クリップフレームＣＬＦには、開口部ＯＰ２（Ａ）および開口部ＯＰ２（Ｂ）が形成されており、この開口部ＯＰ２（Ａ）および開口部ＯＰ２（Ｂ）に、突起部ＰＪＵ上に設けられた位置決めピンＰＩＮが挿入されている。すなわち、本実施の形態１においては、治具ＰＥＤに突起部ＰＪＵが設けられ、この突起部ＰＪＵ上に位置決めピンＰＩＮが設けられている。そして、この位置決めピンＰＩＮをクリップフレームＣＬＦに設けられた開口部ＯＰ２（Ａ）および開口部ＯＰ２（Ｂ）を挿入することにより、クリップフレームＣＬＦが固定されている。
以上のことから、本実施の形態１では、治具ＰＥＤ上に設けられている突起部ＰＪＵのサイズ（径）は、突起部ＰＪＵ上に設けられている位置決めピンＰＩＮのサイズ（径）よりも大きくなるように構成されている、そして、リードフレームＬＦ１に設けられている開口部ＯＰ１（Ａ）のサイズ（径）および開口部ＯＰ１（Ｂ）のサイズ（径）は、突起部ＰＪＵのサイズ（径）よりも大きくなっている。一方、クリップフレームＣＬＦに設けられている開口部ＯＰ２（Ａ）のサイズ（径）および開口部ＯＰ２（Ｂ）のサイズ（径）は、位置決めピンＰＩＮのサイズ（径）よりも大きく、かつ、突起部ＰＪＵのサイズ（径）よりも小さくなっている。この結果、リードフレームＬＦ１に形成されている開口部ＯＰ１（Ａ）および開口部ＯＰ１（Ｂ）は、突起部ＰＪＵに挿入され、リードフレームＬＦ１は、突起部ＰＪＵで固定されながら、治具ＰＥＤ上に配置される。
また、クリップフレームＣＬＦに形成されている開口部ＯＰ２（Ａ）および開口部ＯＰ２（Ｂ）は、位置決めピンＰＩＮに挿入される一方、突起部ＰＪＵには挿入されない。この結果、クリップフレームＣＬＦは、位置決めピンＰＩＮに挿入され、クリップフレームＣＬＦは、位置決めピンＰＩＮに固定されながら、突起部ＰＪＵ上に配置される。これにより、リードフレームＬＦ１とクリップフレームＣＬＦは、高さ方向に突起部ＰＪＵの厚さに相当するスペースを有する状態で支持されることになる。
ここで、図２３に示すように、クリップフレームＣＬＦには、Ｈｉｇｈ−ＭＯＳクリップＣＬＰ（Ｈ）およびＬｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）が形成されている。このＨｉｇｈ−ＭＯＳクリップＣＬＰ（Ｈ）は、Ｈｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）上に高融点半田ＨＳ２を介して搭載されているとともに、チップ搭載部ＴＡＢ（Ｌ）上に高融点半田ＨＳ１を介して搭載されている。つまり、Ｈｉｇｈ−ＭＯＳクリップＣＬＰ（Ｈ）は、Ｈｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）上からチップ搭載部ＴＡＢ（Ｌ）上に跨るように配置されている。
具体的には、図２３に示すように、Ｈｉｇｈ−ＭＯＳクリップＣＬＰ（Ｈ）は、Ｈｉｇｈｇ−ＭＯＳチップＣＨＰ（Ｈ）の電極パッドに接続される第１部分ＦＰＴ（Ｈ）と、チップ搭載部ＴＡＢ（Ｌ）に接続される第２部分ＳＰＴ（Ｈ）と、第１部分ＦＰＴ（Ｈ）および第２部分ＳＰＴ（Ｈ）を繋ぐ第３部分ＴＰＴ（Ｈ）とを有するように構成されている。特に、第１部分ＦＰＴ（Ｈ）の高さ位置は、第２部分ＳＰＴ（Ｈ）の高さ位置よりも高くなっており、この第１部分ＦＰＴ（Ｈ）と第２部分ＳＰＴ（Ｈ）とが、折り曲げられた第３部分ＴＰＴ（Ｈ）で接続されていることになる。
同様に、Ｌｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）は、Ｌｏｗ−ＭＯＳチップＣＨＰ（Ｌ）上に高融点半田ＨＳ２を介して搭載されているとともに、リードＬＤ上に高融点半田ＨＳ１を介して搭載されている。つまり、Ｌｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）は、Ｌｏｗ−ＭＯＳチップＣＨＰ（Ｌ）上からリードＬＤ上に跨るように配置されている。
具体的には、図２３に示すように、Ｌｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）は、Ｌｏｗ−ＭＯＳチップＣＨＰ（Ｌ）の電極パッドに接続される第１部分ＦＰＴ（Ｌ）と、リードＬＤに接続される第２部分ＳＰＴ（Ｌ）と、第１部分ＦＰＴ（Ｌ）および第２部分ＳＰＴ（Ｌ）を繋ぐ第３部分ＴＰＴ（Ｌ）とを有するように構成されている。特に、第１部分ＦＰＴ（Ｌ）の高さ位置は、第２部分ＳＰＴ（Ｌ）の高さ位置よりも高くなっており、この第１部分ＦＰＴ（Ｌ）と第２部分ＳＰＴ（Ｌ）が、折り曲げられた第３部分ＴＰＴ（Ｌ）で接続されていることになる。
以上のように本実施の形態１では、治具ＰＥＤ上にリードフレームＬＦ１が配置され、治具ＰＥＤに設けられた突起部ＰＪＵ上にクリップフレームＣＬＦが配置される。このとき、図２３に示すように、突起部ＰＪＵの高さ寸法は、リードフレームＬＦ１のフレーム厚と、高融点半田ＨＳ１の接着厚と、Ｈｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）のチップ厚（Ｌｏｗ−ＭＯＳチップＣＨＰ（Ｌ）のチップ厚）との合計厚さよりも高くなっている。つまり、リードフレームＬＦ１とクリップフレームＣＬＦとの間の間隔（距離）は、リードフレームＬＦ１のフレーム厚と、高融点半田ＨＳ１の接着厚と、Ｈｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）のチップ厚（Ｌｏｗ−ＭＯＳチップＣＨＰ（Ｌ）のチップ厚）との合計厚さよりも大きい関係になっていることが分かる。その結果、図２３の一部を拡大した図２４に示すように、本実施の形態１では、Ｈｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）の上面と、Ｈｉｇｈ−ＭＯＳクリップＣＬＦ（Ｈ）の下面との間に第１空間ＳＰＣ１を有することになり、この第１空間ＳＰＣ１に高融点半田ＨＳ２が充填されていることになる。同様に、Ｌｏｗ−ＭＯＳチップＣＨＰ（Ｌ）の上面と、Ｌｏｗ−ＭＯＳクリップＣＬＦ（Ｌ）の下面との間に第１空間ＳＰＣ１を有することになり、この第１空間ＳＰＣ１に高融点半田ＨＳ２が充填されていることになる。
すなわち、本実施の形態１では、図２４に示すように、Ｈｉｇｈ−ＭＯＳクリップＣＬＰ（Ｈ）の第１部分ＦＰＴ（Ｈ）とＨｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）の電極パッドとの間に第１空間ＳＰＣ１を有しながら、高融点半田ＨＳ２が第１空間ＳＰＣ１内でＨｉｇｈ−ＭＯＳクリップＣＬＰ（Ｈ）の第１部分ＦＰＴ（Ｈ）とＨｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）の電極パッドとに接触するようにリードフレームＬＦ１上にクリップフレームＣＬＦが搭載されることになる。さらに言えば、Ｌｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）の第１部分ＦＰＴ（Ｌ）とＬｏｗ−ＭＯＳチップＣＨＰ（Ｌ）の電極パッドとの間に第１空間ＳＰＣ１を有しながら、高融点半田ＨＳ２が第１空間ＳＰＣ１内でＬｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）の第１部分ＦＰＴ（Ｌ）とＬｏｗ−ＭＯＳチップＣＨＰ（Ｌ）の電極パッドとに接触するようにリードフレームＬＦ１上にクリップフレームＣＬＦが搭載されることになる。
本実施の形態１では、図２３および図２４に示す状態で、高融点半田ＨＳ１および高融点半田ＨＳ２を加熱する加熱処理（リフロー）が実施される。つまり、本実施の形態１では、治具ＰＥＤ上にリードフレームＬＦ１を配置し、かつ、突起部ＰＪＵ上にクリップフレームＣＬＦを配置した状態で、加熱処理（リフロー）が実施されることになる。この点が本実施の形態１における半導体装置の製造方法の特徴点である。この場合、図２４に示すように、Ｈｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）とＨｉｇｈ−ＭＯＳクリップＣＬＰ（Ｈ）の間に第１空間ＳＰＣ１が形成され、かつ、Ｌｏｗ−ＭＯＳチップＣＨＰ（Ｌ）とＬｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）の間に第１空間ＳＰＣ１が形成された状態で、この第１空間ＳＰＣ１に充填された高融点半田ＨＳ２が溶融することになる。
このとき、本実施の形態１では、治具ＰＥＤ上にリードフレームＬＦ１が配置され、かつ、突起部ＰＪＵ上にクリップフレームＣＬＦが配置されているため、上述した第１空間ＳＰＣ１は、高融点半田ＨＳ２が溶融したとしても、第１空間ＳＰＣ１のサイズ（特に、高さ寸法）が変化することなく、第１空間ＳＰＣ１が一定に保持される。このことは、第１空間ＳＰＣ１に充填される高融点半田ＨＳ２が溶融しても、第１空間ＳＰＣ１のサイズ（特に、高さ寸法）が固定されていることを意味する。この結果、本実施の形態１によれば、第１空間ＳＰＣ１の高さ寸法によって、高融点半田ＨＳ２の厚さを確保することができる。このように、本実施の形態１によれば、Ｈｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）とＨｉｇｈ−ＭＯＳクリップＣＬＰ（Ｈ）の間に介在する高融点半田ＨＳ２の厚さを充分に確保できる結果、Ｈｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）とＨｉｇｈ−ＭＯＳクリップＣＬＰ（Ｈ）との接続信頼性を向上することができる。同様に、本実施の形態１によれば、Ｌｏｗ−ＭＯＳチップＣＨＰ（Ｌ）とＬｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）の間に介在する高融点半田ＨＳ２の厚さを充分に確保できる結果、Ｌｏｗ−ＭＯＳチップＣＨＰ（Ｌ）とＬｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）との接続信頼性を向上することができる。
例えば、Ｈｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）とＨｉｇｈ−ＭＯＳクリップＣＬＰ（Ｈ）の関係に着目する。特に、複数のＨｉｇｈ−ＭＯＳクリップＣＬＰ（Ｈ）が、本実施の形態１のようにクリップフレームＣＬＦに一体的に形成されているのではなく、個々のＨｉｇｈ−ＭＯＳクリップＣＬＰ（Ｈ）として、Ｈｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）上に搭載されている場合を考える。この場合、Ｈｉｇｈ−ＭＯＳクリップＣＬＰ（Ｈ）はいずれにも支持されていないことになる。
この状態で、加熱処理（リフロー）によって、高融点半田ＨＳ２が溶融すると、個々にＨｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）上に搭載されたＨｉｇｈ−ＭＯＳクリップＣＬＰ（Ｈ）はどこにも支持されていないことから、Ｈｉｇｈ−ＭＯＳクリップＣＬＰ（Ｈ）自体の自重によって、溶融した高融点半田ＨＳ２に圧力が加わることになる。この結果、例えば、溶融した高融点半田ＨＳ２上に配置されているＨｉｇｈ−ＭＯＳクリップＣＬＰ（Ｈ）が傾くなどによって第１空間ＳＰＣ１が変形する可能性がある。これにより、Ｈｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）とＨｉｇｈ−ＭＯＳクリップＣＬＰ（Ｈ）との間の第１空間ＳＰＣ１が狭まることになり、この結果、第１空間ＳＰＣ１に充填されている高融点半田ＨＳ２の厚さを確保できなく場合が生じると考えられる。このようにして、高融点半田ＨＳ２の厚さが薄くなると、温度サイクルによる高融点半田ＨＳ２の膨張と収縮が繰り返される場合、高融点半田ＨＳ２に半田クラックが発生する。この結果、Ｈｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）とＨｉｇｈ−ＭＯＳクリップＣＬＰ（Ｈ）との接続抵抗が上昇することになり、半導体装置の電気特性の劣化が生じることになる。
この点に関し、高融点半田ＨＳ２の厚さを確保する手段として、例えば、Ｈｉｇｈ−ＭＯＳクリップＣＬＰ（Ｈ）の裏面（下面）に突起を設け、この突起をＨｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）に押し当てることにより、Ｈｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）とＨｉｇｈ−ＭＯＳクリップＣＬＰ（Ｈ）との間に介在する高融点半田ＨＳ２の厚さを確保することが考えられる。
ところが、半導体装置の小型化に伴って、Ｈｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）およびＨｉｇｈ−ＭＯＳクリップＣＬＰ（Ｈ）のサイズも小さくなってきており、この結果、小さなサイズのＨｉｇｈ−ＭＯＳクリップＣＬＰ（Ｈ）に突起を形成することが困難になってきているとともに、Ｈｉｇｈ−ＭＯＳクリップＣＬＰ（Ｈ）に形成される突起の数も充分に確保できなくなるおそれがある。この結果、今後、半導体装置の小型化が推進されると、Ｈｉｇｈ−ＭＯＳクリップＣＬＰ（Ｈ）の裏面（下面）に突起を設ける構造では、Ｈｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）とＨｉｇｈ−ＭＯＳクリップＣＬＰ（Ｈ）との間に介在する高融点半田ＨＳ２の厚さを充分に安定して確保することが困難になる。
そこで、Ｈｉｇｈ−ＭＯＳクリップＣＬＰ（Ｈ）に突起を設けることなく、Ｈｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）とＨｉｇｈ−ＭＯＳクリップＣＬＰ（Ｈ）との間に介在する高融点半田ＨＳ２の厚さを確保できる技術が望まれており、本実施の形態１における技術的思想は、この要望に応えるものである。
すなわち、本実施の形態１では、Ｈｉｇｈ−ＭＯＳクリップＣＬＰ（Ｈ）がクリップフレームＣＬＦに形成されており、このクリップフレームＣＬＦによって支持されている。そして、本実施の形態１では、治具ＰＥＤ上にリードフレームＬＦ１が配置され、かつ、突起部ＰＪＵ上にクリップフレームＣＬＦが配置されている。このことから、Ｈｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）とＨｉｇｈ−ＭＯＳクリップＣＬＰ（Ｈ）の間に形成されている第１空間ＳＰＣ１は、高融点半田ＨＳ２が溶融したとしても、第１空間ＳＰＣ１のサイズ（特に、高さ寸法）が変化することなく、第１空間ＳＰＣ１が保持される。なぜなら、Ｈｉｇｈ−ＭＯＳクリップＣＬＰ（Ｈ）がクリップフレームＣＬＦに支持されており、このクリップフレームＣＬＦによる支持は、加熱処理（リフロー）時も持続しているからである。
したがって、本実施の形態１によれば、上述した第１空間ＳＰＣ１に充填される高融点半田ＨＳ２が溶融しても、第１空間ＳＰＣ１のサイズ（特に、高さ寸法）が固定されていることから、第１空間ＳＰＣ１の高さ寸法によって、高融点半田ＨＳ２の厚さを確保することができる。このように、本実施の形態１によれば、Ｈｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）とＨｉｇｈ−ＭＯＳクリップＣＬＰ（Ｈ）の間に介在する高融点半田ＨＳ２の厚さを充分に確保できる。これにより、高融点半田ＨＳ２の加熱処理（リフロー）時に、高融点半田ＨＳ２の厚さが薄くなることを抑制することができる。この結果、温度サイクルによる高融点半田ＨＳ２の膨張と収縮が繰り返される場合であっても、高融点半田ＨＳ２に半田クラックが発生することを抑制することができる。この結果、本実施の形態１によれば、Ｈｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）とＨｉｇｈ−ＭＯＳクリップＣＬＰ（Ｈ）との間の接続抵抗の上昇を抑制することができ、これによって、半導体装置の電気特性の劣化を防止することができる。
つまり、本実施の形態１によれば、Ｈｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）の上面と接続されるＨｉｇｈ−ＭＯＳクリップＣＬＰ（Ｈ）の裏面（下面）に突起を設けることなく、平坦性を確保しながら、第１空間ＳＰＣ１に存在する高融点半田ＨＳ２の厚さを確保することができるのである。
以上のように、本実施の形態１の技術的思想は、単体のＨｉｇｈ−ＭＯＳクリップＣＬＰ（Ｈ）をＨｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）上に搭載するのではなく、Ｈｉｇｈ−ＭＯＳクリップＣＬＰ（Ｈ）をクリップフレームＣＬＦとして構成している点に本質がある。これにより、例えば、図２３に示すように、クリップフレームＣＬＦは、治具ＰＥＤ上に設けられた所定の高さ寸法を有する突起部ＰＪＵ上に配置することができる。この結果、本実施の形態１によれば、図２４に示すように、Ｈｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）とＨｉｇｈ−ＭＯＳクリップＣＬＰ（Ｈ）との間に第１空間ＳＰＣ１を設けることができるとともに、この第１空間ＳＰＣ１のサイズ（特に、高さ寸法）を保持することができるのである。すなわち、本実施の形態１によれば、加熱処理（リフロー）による高融点半田ＨＳ２の溶融に関係なく、第１空間ＳＰＣ１の高さ寸法を保持することができるのである。したがって、本実施の形態１によれば、高融点半田ＨＳ２の溶融に左右されることなく第１空間ＳＰＣ１の高さ寸法を確保することができるので、高融点半田ＨＳ２の厚さを充分に確保することができるのである。
上述したように、本実施の形態１における技術的思想は、Ｈｉｇｈ−ＭＯＳクリップＣＬＰ（Ｈ）およびＬｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）をクリップフレームＣＬＦとして取り扱う点に特徴点があるが、このクリップフレームＣＬＦを構成することにより、本実施の形態１では、以下に示す副次的な効果も得ることができる。
すなわち、本実施の形態１によれば、リードフレームＬＦ１にクリップフレームＣＬＦを重ね合わせるだけで、複数の製品領域ＰＲのそれぞれと、複数の単位領域ＵＲのそれぞれとを平面的に重ね合わせることができる。このことは、複数の製品領域ＰＲのそれぞれに形成されているＨｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）上に、複数の単位領域ＵＲのそれぞれに形成されているＨｉｇｈ−ＭＯＳクリップＣＬＰ（Ｈ）を一度に搭載することができることを意味する。同様に、このことは、複数の製品領域ＰＲのそれぞれに形成されているＬｏｗ−ＭＯＳチップＣＨＰ（Ｌ）上に、複数の単位領域ＵＲのそれぞれに形成されているＬｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）を一度に搭載することができることを意味する。この結果、本実施の形態１によれば、製造工程の簡略化を図ることができ、これによって、半導体装置ＰＫ１の製造コストを低減することができるのである。
つまり、例えば、個片化されたＨｉｇｈ−ＭＯＳクリップＣＬＰ（Ｈ）を使用する場合には、個々のＨｉｇｈ−ＭＯＳクリップＣＬＰ（Ｈ）を個々のＨｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）上に搭載しなければならず、この搭載工程が煩雑となり、製造コストの低減を図ることが難しくなる。これに対し、本実施の形態１によれば、複数のＨｉｇｈ−ＭＯＳクリップＣＬＰ（Ｈ）が一体的にクリップフレームＣＬＦに形成されているため、このクリップフレームＣＬＦをリードフレームＬＦ１上に配置することにより、一括して複数のＨｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）上にＨｉｇｈ−ＭＯＳクリップＣＬＰ（Ｈ）を搭載することができ、大幅な製造コストの削減を図ることができるのである。
さらに、本実施の形態１では、図２３に示すように、治具ＰＥＤ上にリードフレームＬＦ１を配置し、かつ、突起部ＰＪＵ上にクリップフレームＣＬＦを配置した状態で、加熱処理（リフロー）を実施している。この場合、図２４に示すように、Ｈｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）とＨｉｇｈ−ＭＯＳクリップＣＬＰ（Ｈ）の間に第１空間ＳＰＣ１が形成され、かつ、Ｌｏｗ−ＭＯＳチップＣＨＰ（Ｌ）とＬｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）の間に第１空間ＳＰＣ１が形成された状態で、この第１空間ＳＰＣ１に充填された高融点半田ＨＳ２が溶融することになる。
このとき、本実施の形態１では、例えば、図２４に示すように、Ｈｉｇｈ−ＭＯＳクリップＣＬＰ（Ｈ）とチップ搭載部ＴＡＢ（Ｌ）の間に第２空間ＳＰＣ２が形成され、この第２空間ＳＰＣ２に高融点半田ＨＳ１が充填されるように構成することが望ましい。同様に、Ｌｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）とリードＬＤの間に第２空間ＳＰＣ２が形成され、この第２空間ＳＰＣ２に高融点半田ＨＳ１が充填されるように構成することが望ましい。詳細に言えば、Ｈｉｇｈ−ＭＯＳクリップＣＬＰ（Ｈ）の第２部分ＳＰＴ（Ｈ）とチップ搭載部ＴＡＢ（Ｌ）の表面との間に第２空間ＳＰＣ２が介在し、かつ、Ｌｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）の第２部分ＳＰＴ（Ｌ）とリードＬＤの表面との間に第２空間ＳＰＣ２が介在するように、治具ＰＥＤ上にリードフレームＬＦ１を配置し、かつ、突起部ＰＪＵ上にクリップフレームＣＬＦを配置することが望ましい。
具体的には、Ｈｉｇｈ−ＭＯＳクリップＣＬＰ（Ｈ）の第２部分ＳＰＴ（Ｈ）の高さ位置と、Ｌｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）の第２部分ＳＰＴ（Ｌ）の高さ位置が、リードフレームＬＦ１の厚さよりも大きくなる位置に配置されるように構成することが望ましい。なぜなら、例えば、Ｈｉｇｈ−ＭＯＳクリップＣＬＰ（Ｈ）とチップ搭載部ＴＡＢ（Ｌ）の間にも高融点半田ＨＳ１が充填されており、上述した構成により、第２空間ＳＰＣ２の高さ寸法を維持して、高融点半田ＨＳ１の厚さを確保することにより、高融点半田ＨＳ１に半田クラックが発生することを抑制できるからである。同様に、例えば、Ｌｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）とリードＬＤの間にも高融点半田ＨＳ１が充填されており、上述した構成により、第２空間ＳＰＣ２の高さ寸法を維持して、高融点半田ＨＳ１の厚さを確保することにより、高融点半田ＨＳ１に半田クラックが発生することを抑制できるからである。
ここで、例えば、Ｈｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）とＨｉｇｈ−ＭＯＳクリップＣＬＰ（Ｈ）との間や、Ｌｏｗ−ＭＯＳチップＣＨＰ（Ｌ）とＬｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）との間に設けられる第１空間ＳＰＣ１のサイズ（特に、高さ寸法）と、上述した第２空間ＳＰＣ２のサイズ（特に、高さ寸法）を同じサイズに構成することができる。なぜなら、例えば、高融点半田ＨＳ１と高融点半田ＨＳ２は、同じ材料から構成され、半田クラックの発生を抑制できる厚さが同じと考えられるからである。ただし、上述した第１空間ＳＰＣ１のサイズ（特に、高さ寸法）と第２空間ＳＰＣ２のサイズ（特に、高さ寸法）とを異なるように構成することもできる。例えば、高融点半田ＨＳ１の成分と、高融点半田ＨＳ２の成分が異なる場合も想定され、この際、半田クラックが発生しやすい厚さも異なる場合があると考えられるからある。したがって、上述した第１空間ＳＰＣ１のサイズ（特に、高さ寸法）や第２空間ＳＰＣ２のサイズ（特に、高さ寸法）は、半田クラックの発生を抑制する観点から、適宜設定することができる。
なお、本実施の形態１では、例えば、図２３に示すように、治具ＰＥＤ上に突起部ＰＪＵが設けられ、この突起部ＰＪＵ上に位置決めピンＰＩＮが設けられる構成について説明している。ただし、本実施の形態１における技術的思想の構成は、これに限らず、例えば、突起部ＰＪＵと位置決めピンＰＩＮとを平面視において、別々の場所に設けるように構成することもできる。
続いて、図２５は、図２３の一部を拡大して示す断面図である。以下では、図２５を参照しながら、各部材の具体的な寸法の一例について説明する。図２５において、クリップフレームＣＬＦの厚さ、言い換えれば、クリップフレームＣＬＦの厚さは、いずれの場所でも均一としているので、Ｈｉｇｈ−ＭＯＳクリップＣＬＰ（Ｈ）の厚さ、あるいは、Ｌｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）の厚さ（クリップの厚さという）をＴ１とする。また、高融点半田ＨＳ２の厚さ（半田の厚さ）をＴ２とし、Ｈｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）の厚さ、あるいは、Ｌｏｗ−ＭＯＳチップＣＨＰ（Ｌ）の厚さ（半導体チップの厚さという）をＴ３とする。さらに、高融点半田ＨＳ１の厚さ（半田の厚さ）をＴ４とし、リードフレームＬＦ１の厚さをＴ５とする。また、突起部ＰＪＵの高さ寸法をＨとする。
この場合、図２５に示すように、クリップの厚さＴ１は、０．１２５ｍｍであり、半田Ｔ２の厚さは、０．０２５ｍｍである。また、半導体チップの厚さＴ３は、０．１６ｍｍであり、半田の厚さＴ４は、０．０２５ｍｍである。さらに、リードフレームの厚さＴ５は、０．２ｍｍであり、突起部の高さＨは、０．４１ｍｍとなっている。
このことから、半田の厚さＴ２および半田の厚さＴ４は、ともに、クリップの厚さＴ１や半導体チップの厚さＴ３やリードフレームの厚さＴ５よりも小さくなっていることがわかる。これは、半田の厚さＴ２や半田の厚さＴ４が、半田クラックの抑制の観点からは厚い方が望ましいが、あまり厚くなりすぎると、半導体装置の厚さが厚くなり、薄型化に支障が生じてしまう。このため、例えば、半田の厚さＴ２や半田の厚さＴ４は、クリップの厚さＴ１や半導体チップの厚さＴ３やリードフレームの厚さＴ５よりも小さくなっている。一方、半田の厚さＴ２や半田の厚さＴ４を薄くしすぎると、半田クラックが発生しやすくなるため、例えば、０．０２５ｍｍ程度の厚さが確保されている。
また、本実施の形態１では、図２５に示すように、突起部の高さＨ（＝０．４１ｍｍ）が、リードフレームの厚さと半田の厚さＴ４と半導体チップの厚さＴ３を合わせた合計（＝０．２ｍｍ＋０．０２５ｍｍ＋０．１６ｍｍ＝０．３８５ｍｍ）よりも厚くなっている。これにより、本実施の形態１によれば、例えば、図２５に示すように、治具ＰＥＤ上にリードフレームＬＦ１を配置し、クリップフレームＣＬＦを、治具ＰＥＤ上に設けられた所定の高さ寸法を有する突起部ＰｊＵ上に配置することができる。この結果、本実施の形態１によれば、図２４に示すように、Ｈｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）とＨｉｇｈ−ＭＯＳクリップＣＬＰ（Ｈ）との間に第１空間ＳＰＣ１を設けることができるとともに、この第１空間ＳＰＣ１のサイズ（特に、高さ寸法）を保持することができるのである。同様に、本実施の形態１によれば、Ｌｏｗ−ＭＯＳチップＣＨＰ（Ｌ）とＬｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）との間に第１空間ＳＰＣ１を設けることができるとともに、この第１空間ＳＰＣ１のサイズ（特に、高さ寸法）を保持することができる。したがって、本実施の形態１によれば、加熱処理（リフロー）による高融点半田ＨＳ２の溶融に関係なく、第１空間ＳＰＣ１の高さ寸法を一定に保持することができるのである。このことから、本実施の形態１によれば、高融点半田ＨＳ２の溶融に左右されることなく第１空間ＳＰＣ１の高さ寸法を確保することができるので、高融点半田ＨＳ２の厚さを充分に確保することができる。
この結果、温度サイクルによる高融点半田ＨＳ２の膨張と収縮が繰り返される場合であっても、高融点半田ＨＳ２に半田クラックが発生することを抑制することができる。このため、本実施の形態１によれば、Ｈｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）とＨｉｇｈ−ＭＯＳクリップＣＬＰ（Ｈ）との間の接続抵抗や、Ｌｏｗ−ＭＯＳチップＣＨＰ（Ｌ）とＬｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）との間の接続抵抗の上昇を抑制することができる。これにより、半導体装置の電気特性の劣化を防止することができる。
（実施の形態２）
前記実施の形態１では、ドライバＩＣチップＣＨＰ（Ｃ）と、Ｈｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）と、Ｌｏｗ−ＭＯＳチップＣＨＰ（Ｌ）とを封止体で封止した半導体装置について説明したが、前記実施の形態１における技術的思想は、例えば、Ｈｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）とＬｏｗ−ＭＯＳチップＣＨＰ（Ｌ）を封止体で封止した半導体装置にも適用することができる。
図２６は、本実施の形態２におけるリードフレームＬＦ２およびクリップフレームＣＬＦ２の構成を示す平面図である。図２６に示すように、本実施の形態２におけるリードフレームＬＦ２でも、製品領域ＰＲが行列状（マトリクス状）に配置されており、各製品領域ＰＲには、Ｈｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）とＬｏｗ−ＭＯＳチップＣＨＰ（Ｌ）が搭載されている。一方、本実施の形態２におけるクリップフレームＣＬＦ２でも、単位領域ＵＲが行列状（マトリクス状）に配置されており、各単位領域ＵＲには、Ｌｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）が配置されており、このＬｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）は、吊りリードＨＬで支持されている。このように本実施の形態２では、クリップフレームＣＬＦ２の単位領域ＵＲにＬｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）だけが形成されている。
このように構成されているリードフレームＬＦ２とクリップフレームＣＬＦ２とを重ね合わせて配置する。図２７は、本実施の形態２におけるリードフレームＬＦ２上にクリップフレームＣＬＦ２を配置した状態を示す平面図である。具体的に、本実施の形態２においても、前記実施の形態１と同様に、治具上にリードフレームＬＦ２が配置され、治具に設けられた突起部上にクリップフレームＣＬＦ２が配置される。このとき、本実施の形態２でも、Ｌｏｗ−ＭＯＳチップＣＨＰ（Ｌ）の上面と、Ｌｏｗ−ＭＯＳクリップＣＬＦ（Ｌ）の下面との間に第１空間を有することになり、この第１空間に高融点半田が充填されていることになる。
本実施の形態２でも、図２７に示す状態で、高融点半田を加熱する加熱処理（リフロー）が実施される。つまり、本実施の形態２でも、治具上にリードフレームＬＦ２を配置し、かつ、突起部上にクリップフレームＣＬＦ２を配置した状態で、加熱処理（リフロー）が実施されることになる。この場合、前記実施の形態１と同様に、Ｌｏｗ−ＭＯＳチップＣＨＰ（Ｌ）とＬｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）の間に第１空間が形成された状態で、この第１空間に充填された高融点半田が溶融することになる。
このとき、本実施の形態２でも、治具上にリードフレームＬＦ２が配置され、かつ、突起部上にクリップフレームＣＬＦ２が配置されているため、上述した第１空間は、高融点半田が溶融したとしても、第１空間のサイズ（特に、高さ寸法）が変化することなく、第１空間が保持される。このことは、第１空間に充填される高融点半田が溶融しても、第１空間のサイズ（特に、高さ寸法）が固定されていることを意味する。この結果、本実施の形態２でも、第１空間の高さ寸法によって、高融点半田の厚さを確保することができる。
このことから、本実施の形態２でも、高融点半田の溶融に左右されることなく第１空間の高さ寸法を確保することができるので、高融点半田の厚さを充分に確保することができる。この結果、温度サイクルによる高融点半田の膨張と収縮が繰り返される場合であっても、高融点半田に半田クラックが発生することを抑制することができる。このため、本実施の形態２でも、Ｌｏｗ−ＭＯＳチップＣＨＰ（Ｌ）とＬｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）との間の接続抵抗の上昇を抑制することができる。これにより、半導体装置の電気特性の劣化を防止することができる。
＜変形例＞
次に、本実施の形態２の変形例２について説明する。実施の形態２では、Ｈｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）とＬｏｗ−ＭＯＳチップＣＨＰ（Ｌ）を封止体で封止した半導体装置に関する技術において、Ｌｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）だけを使用する例について説明した。本変形例では、Ｈｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）とＬｏｗ−ＭＯＳチップＣＨＰ（Ｌ）を封止体で封止した半導体装置に関する技術において、Ｈｉｇｈ−ＭＯＳクリップＣＬＰ（Ｈ）とＬｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）を使用する例について説明する。
図２８は、本変形例におけるリードフレームＬＦ２およびクリップフレームＣＬＦ２の構成を示す平面図である。図２８に示すように、本変形例におけるリードフレームＬＦ２でも、製品領域ＰＲが行列状（マトリクス状）に配置されており、各製品領域ＰＲには、Ｈｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）とＬｏｗ−ＭＯＳチップＣＨＰ（Ｌ）が搭載されている。一方、本変形例におけるクリップフレームＣＬＦ２では、単位領域ＵＲが行列状（マトリクス状）に配置されており、各単位領域ＵＲには、Ｌｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）およびＨｉｇｈ−ＭＯＳクリップＣＬＰ（Ｈ）が配置されており、これらのＬｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）およびＨｉｇｈ−ＭＯＳクリップＣＬＰ（Ｈ）は、吊りリードＨＬで支持されている。このように本変形例では、クリップフレームＣＬＦ２の単位領域ＵＲにＬｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）とＨｉｇｈ−ＭＯＳクリップＣＬＰ（Ｈ）が形成されている。
このように構成されているリードフレームＬＦ２とクリップフレームＣＬＦ２とを重ね合わせて配置する。図２９は、本変形例におけるリードフレームＬＦ２上にクリップフレームＣＬＦ２を配置した状態を示す平面図である。具体的に、本変形例においても、前記実施の形態１と同様に、治具上にリードフレームＬＦ２が配置され、治具に設けられた突起部上にクリップフレームＣＬＦ２が配置される。このとき、本変形例でも、Ｌｏｗ−ＭＯＳチップＣＨＰ（Ｌ）の上面と、Ｌｏｗ−ＭＯＳクリップＣＬＦ（Ｌ）の下面との間に第１空間を有することになり、この第１空間に高融点半田が充填されていることになる。同様に、本変形例では、Ｈｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）の上面と、Ｈｉｇｈ−ＭＯＳクリップＣＬＦ（Ｈ）の下面との間に第１空間を有することになり、この第１空間に高融点半田が充填されていることになる。
本変形例でも、図２９に示す状態で、高融点半田を加熱する加熱処理（リフロー）が実施される。つまり、本変形例でも、治具上にリードフレームＬＦ２を配置し、かつ、突起部上にクリップフレームＣＬＦ２を配置した状態で、加熱処理（リフロー）が実施されることになる。この場合、前記実施の形態１と同様に、Ｌｏｗ−ＭＯＳチップＣＨＰ（Ｌ）とＬｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）の間に第１空間が形成され、かつ、Ｈｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）とＨｉｇｈ−ＭＯＳクリップＣＬＰ（Ｈ）の間に第１空間が形成された状態で、この第１空間に充填された高融点半田が溶融することになる。
このとき、本変形例でも、治具上にリードフレームＬＦ２が配置され、かつ、突起部上にクリップフレームＣＬＦ２が配置されているため、上述した第１空間は、高融点半田が溶融したとしても、第１空間のサイズ（特に、高さ寸法）が変化することなく、第１空間が保持される。このことは、第１空間に充填される高融点半田が溶融しても、第１空間のサイズ（特に、高さ寸法）が固定されていることを意味する。この結果、本変形例でも、第１空間の高さ寸法によって、高融点半田の厚さを確保することができる。
このことから、本変形例でも、高融点半田の溶融に左右されることなく第１空間の高さ寸法を確保することができるので、高融点半田の厚さを充分に確保することができる。この結果、温度サイクルによる高融点半田の膨張と収縮が繰り返される場合であっても、高融点半田に半田クラックが発生することを抑制することができる。このため、本変形例でも、Ｌｏｗ−ＭＯＳチップＣＨＰ（Ｌ）とＬｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）との間の接続抵抗や、Ｈｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）とＨｉｇｈ−ＭＯＳクリップＣＬＰ（Ｈ）との間の接続抵抗の上昇を抑制することができる。これにより、半導体装置の電気特性の劣化を防止することができる。
（実施の形態３）
前記実施の形態１では、ドライバＩＣチップＣＨＰ（Ｃ）と、Ｈｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）と、Ｌｏｗ−ＭＯＳチップＣＨＰ（Ｌ）とを封止体で封止した半導体装置について説明したが、前記実施の形態１における技術的思想は、例えば、パワーＭＯＳＦＥＴ（スイッチング用電界効果トランジスタ）が形成されている単体の半導体チップを封止体で封止した半導体装置にも適用することができる。
図３０は、本実施の形態３におけるリードフレームＬＦ３およびクリップフレームＣＬＦ３の構成を示す平面図である。図３０に示すように、本実施の形態３におけるリードフレームＬＦ３でも、製品領域ＰＲが行列状（マトリクス状）に配置されており、各製品領域ＰＲには、単体の半導体チップＣＨＰ３が搭載されている。一方、本実施の形態３におけるクリップフレームＣＬＦ３でも、単位領域ＵＲが行列状（マトリクス状）に配置されており、各単位領域ＵＲには、クリップＣＬＰ３が配置されており、このクリップＣＬＰ３は、吊りリードＨＬで支持されている。
このように構成されているリードフレームＬＦ３とクリップフレームＣＬＦ３とを重ね合わせて配置する。図３１は、本実施の形態３におけるリードフレームＬＦ３上にクリップフレームＣＬＦ３を配置した状態を示す平面図である。具体的に、本実施の形態３においても、前記実施の形態１と同様に、治具上にリードフレームＬＦ３が配置され、治具に設けられた突起部上にクリップフレームＣＬＦ３が配置される。このとき、本実施の形態３でも、半導体チップＣＨＰ３の上面と、クリップＣＬＦ３の下面との間に第１空間を有することになり、この第１空間に高融点半田が充填されていることになる。
本実施の形態３でも、図３１に示す状態で、高融点半田を加熱する加熱処理（リフロー）が実施される。つまり、本実施の形態３でも、治具上にリードフレームＬＦ３を配置し、かつ、突起部上にクリップフレームＣＬＦ３を配置した状態で、加熱処理（リフロー）が実施されることになる。この場合、前記実施の形態１と同様に、半導体チップＣＨＰ３とクリップＣＬＰ３の間に第１空間が形成された状態で、この第１空間に充填された高融点半田が溶融することになる。
このとき、本実施の形態３でも、治具上にリードフレームＬＦ３が配置され、かつ、突起部上にクリップフレームＣＬＦ３が配置されているため、上述した第１空間は、高融点半田が溶融したとしても、第１空間のサイズ（特に、高さ寸法）が変化することなく、第１空間が保持される。このことは、第１空間に充填される高融点半田が溶融しても、第１空間のサイズ（特に、高さ寸法）が固定されていることを意味する。この結果、本実施の形態３でも、第１空間の高さ寸法によって、高融点半田の厚さを確保することができる。
このことから、本実施の形態３でも、高融点半田の溶融に左右されることなく第１空間の高さ寸法を確保することができるので、高融点半田の厚さを充分に確保することができる。この結果、温度サイクルによる高融点半田の膨張と収縮が繰り返される場合であっても、高融点半田に半田クラックが発生することを抑制することができる。このため、本実施の形態３でも、半導体チップＣＨＰ３とクリップＣＬＰ３との間の接続抵抗の上昇を抑制することができる。これにより、半導体装置の電気特性の劣化を防止することができる。
最後に纏めると、これまで説明してきたいくつかの特徴の主なものは、複数チップと複数のクリップとで構成される半導体装置に限らず、１チップと１クリップとで構成される半導体装置にも適用できる。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
ＢＴＥ 裏面端子
Ｃ コンデンサ
ＣＣ 制御回路
ＣＨＰ（Ｃ） ドライバＩＣチップ
ＣＨＰ（Ｌ） Ｌｏｗ−ＭＯＳチップ
ＣＨＰ（Ｈ） Ｈｉｇｈ−ＭＯＳチップ
ＣＨＰ３ 半導体チップ
ＣＬＦ クリップフレーム
ＣＬＦ２ クリップフレーム
ＣＬＦ３ クリップフレーム
ＣＬＰ（Ｌ） Ｌｏｗ−ＭＯＳクリップ（Ｌｏｗ−ＭＯＳ金属板、Ｌｏｗ−ＭＯＳ導体板）
ＣＬＰ（Ｈ） Ｈｉｇｈ−ＭＯＳクリップ（Ｈｉｇｈ−ＭＯＳ金属板、Ｈｉｇｈ−ＭＯＳ導体板）
ＣＬＰ３ クリップ
ＤＴ ダイシングテープ
ＦＰＴ（Ｌ） 第１部分
ＦＰＴ（Ｈ） 第１部分
ＧＮＤ グランド
ＧＰ（Ｌ） ゲート電極パッド
ＧＰ（Ｈ） ゲート電極パッド
Ｈ 突起部の高さ
ＨＬ 吊りリード
ＨＳ１ 高融点半田
ＨＳ２ 高融点半田
Ｌ インダクタ
ＬＤ リード
ＬＦ１ リードフレーム
ＬＦ２ リードフレーム
ＬＦ３ リードフレーム
ＭＲ 樹脂
ＮＡ ノード
ＯＰ１ 開口部
ＯＰ１（Ａ） 開口部
ＯＰ１（Ｂ） 開口部
ＯＰ２ 開口部
ＯＰ２（Ａ） 開口部
ＯＰ２（Ｂ） 開口部
ＰＤ 電極パッド
ＰＥＤ 治具
ＰＩＮ 位置決めピン
ＰＪＵ 突起部
ＰＫ１ 半導体装置
ＰＲ 製品領域
ＱＨ Ｈｉｇｈ−ＭＯＳトランジスタ
ＱＬ Ｌｏｗ−ＭＯＳトランジスタ
ＲＬ 負荷
ＲＰＴ（Ｌ） 第４部分
ＲＰＴ（Ｈ） 第４部分
ＳＤ１ 側面
ＳＤ２ 側面
ＳＤ３ 側面
ＳＤ４ 側面
ＳＰ（Ｌ） ソース電極パッド
ＳＰ（Ｈ） ソース電極パッド
ＳＰＣ１ 第１空間
ＳＰＣ２ 第２空間
ＳＰＴ（Ｌ） 第２部分
ＳＰＴ（Ｈ） 第２部分
ＴＡＢ（Ｃ） チップ搭載部
ＴＡＢ（Ｈ） チップ搭載部
ＴＡＢ（Ｌ） チップ搭載部
ＴＥ１ 入力端子
ＴＰ テープ
ＴＰＴ（Ｌ） 第３部分
ＴＰＴ（Ｈ） 第３部分
Ｔ１ クリップの厚さ
Ｔ２ 半田の厚さ
Ｔ３ 半導体チップの厚さ
Ｔ４ 半田の厚さ
Ｔ５ リードフレームの厚さ
ＵＲ 単位領域
Ｖｉｎ 入力電圧
Ｖｏｕｔ 出力電圧
ＶＰＴ（Ｌ） 第５部分
ＶＰＴ（Ｈ） 第５部分
Ｗ ワイヤ

Claims (20)

  1. （ａ）チップ搭載部とリードとを備えた第１領域が行列状に複数配置された第１リードフレームを準備する工程と、
    （ｂ）前記チップ搭載部の上面上に第１導電性接着材を介して半導体チップを搭載する工程と、
    （ｃ）金属板を備えた第２領域が、前記第１リードフレームの前記第１領域内の配列ピッチと同一の配列ピッチで行列状に複数配置された第２リードフレームを準備する工程と、
    （ｄ）前記半導体チップの電極パッド上に前記金属板が位置するように前記第１リードフレーム上に前記第２リードフレームを重ねることにより、前記金属板を前記半導体チップの前記電極パッドと前記リードとに第２導電性接着材を介して搭載する工程と、
    （ｅ）前記（ｄ）工程後、前記第１導電性接着材および前記第２導電性接着材を第１温度で加熱する工程と、
    （ｆ）前記半導体チップを覆うように前記第１リードフレーム内の複数の前記第１領域を一括封止して封止体を形成する工程と、を有し、
    前記金属板は、前記半導体チップの前記電極パッドに接続される第１部分、前記リードに接続される第２部分、前記第１部分および前記第２部分を繋ぐ第３部分を有し、
    前記（ｄ）工程では、前記金属板の前記第１部分と前記半導体チップの前記電極パッドとの間に第１空間を有しながら、前記第２導電性接着材が前記第１空間内で前記金属板の前記第１部分と前記半導体チップの前記電極パッドとに接触するように前記第１リードフレーム上に前記第２リードフレームを搭載し、
    前記（ｅ）工程は、前記第１空間が保持された状態で行なわれる半導体装置の製造方法。
  2. 請求項１に記載の半導体装置の製造方法において、
    前記（ｄ）工程は、前記第１リードフレームおよび前記第２リードフレームを治具上に配置することにより行なうものであって、
    前記治具は、その主面上に突起部を有し、
    前記突起部の前記主面からの高さは、前記チップ搭載部の厚さ、前記第１導電性接着材の厚さ、および、前記半導体チップの厚さの合計厚さよりも大きく、
    前記（ｄ）工程は、前記第１リードフレームを前記治具の前記主面上に配置し、前記第２リードフレームを前記治具の前記突起部上に配置することにより行なう半導体装置の製造方法。
  3. 請求項２に記載の半導体装置の製造方法において、
    前記治具は、前記主面上に位置決めピンを有し、
    前記第１リードフレームは、前記治具の前記位置決めピンが挿入される第１位置決め穴を有し、
    前記第２リードフレームは、前記治具の前記位置決めピンが挿入される第２位置決め穴を有し、
    前記第１リードフレームの前記第１位置決め穴と前記第２リードフレームの前記第２位置決め穴とに前記治具の前記位置決めピンを挿入した時に、前記第２リードフレームの前記第２位置決め穴は、前記第２リードフレームの前記金属板の前記第１部分が、前記半導体チップの前記電極パッドの直上に位置するように前記第２リードフレームに形成されている半導体装置の製造方法。
  4. 請求項３に記載の半導体装置の製造方法において、
    前記（ｅ）工程は、前記第１リードフレームおよび前記第２リードフレームを前記治具上に配置した状態で行なう半導体装置の製造方法。
  5. 請求項４に記載の半導体装置の製造方法において、
    前記第１リードフレームの前記第１位置決め穴および前記第２リードフレームの前記第２位置決め穴は、それぞれ少なくとも２穴を有し、
    一方の穴は円形状であって、もう一方の穴は長穴形状である半導体装置の製造方法。
  6. 請求項３に記載の半導体装置の製造方法において、
    前記位置決めピンのサイズは、前記突起部のサイズよりも小さく、かつ、前記位置決めピンは、前記突起部上に設けられており、
    前記第１リードフレームに形成されている前記第１位置決め穴は、前記突起部および前記位置決めピンが挿入されるサイズであり、
    前記第２リードフレームに形成されている前記第２位置決め穴は、前記位置決めピンが挿入されるサイズである半導体装置の製造方法。
  7. 請求項１に記載の半導体装置の製造方法において、
    （ｇ）前記（ｆ）工程後、前記第１リードフレーム内の複数の前記第１領域のそれぞれの間の領域を切断して個片化する工程と、を有し、
    前記第２リードフレームに設けられている前記金属板は、前記第２領域内において吊りリードに支持されており、
    前記（ｇ）工程は、前記第１リードフレームを切断する際、前記第２リードフレームの前記吊りリードも切断する半導体装置の製造方法。
  8. 請求項７に記載の半導体装置の製造方法において、
    前記（ｇ）工程後、前記吊りリードの切断面は、前記封止体の側面から露出し、かつ、前記封止体の前記側面と同一平面となっている半導体装置の製造方法。
  9. 請求項１に記載の半導体装置の製造方法において、
    前記（ｄ）工程では、前記金属板の前記第２部分と前記リードとの間に第２空間を有し、前記第２導電性接着材が前記第２空間内で前記金属板の前記第２部分と前記リードとに接触するように前記第１リードフレーム上に前記第２リードフレームを配置する半導体装置の製造方法。
  10. 請求項９に記載の半導体装置の製造方法において、
    前記第１空間の高さ寸法と前記第２空間の高さ寸法は、同一の高さ寸法である半導体装置の製造方法。
  11. 請求項９に記載の半導体装置の製造方法において、
    前記金属板の前記第１部分は、前記金属板の前記第２部分よりも高い位置にある半導体装置の製造方法。
  12. 請求項１に記載の半導体装置の製造方法において、
    前記金属板の前記第１部分の面であって、前記半導体チップの前記電極パッドと接続される前記面は平坦面となっている半導体装置の製造方法。
  13. 請求項１に記載の半導体装置の製造方法において、
    前記半導体チップは、スイッチング用電界効果トランジスタを含み、かつ、前記電極パッドが形成された表面と前記表面とは反対の裏面を有し、
    前記電極パッドは、ソース電極パッドであって、前記裏面にはドレイン電極が形成されている半導体装置の製造方法。
  14. 請求項１に記載の半導体装置の製造方法において、
    前記第１導電性接着材および前記第２導電性接着材は、半田である半導体装置の製造方法。
  15. （ａ）第１チップ搭載部、第２チップ搭載部、第３チップ搭載部、および、リードを備えた第１領域が行列状に複数配置された第１リードフレームを準備する工程と、
    （ｂ）第１スイッチング用電界効果トランジスタを含む第１半導体チップ、第２スイッチング用電界効果トランジスタを含む第２半導体チップ、および、前記第１スイッチング用電界効果トランジスタおよび前記第２スイッチング用電界効果トランジスタを制御する制御回路を含む第３半導体チップを準備する工程と、
    （ｃ）前記第１チップ搭載部の上面上に第１導電性接着材を介して前記第１半導体チップを搭載する工程と、
    （ｄ）前記第２チップ搭載部の上面上に前記第１導電性接着材を介して前記第２半導体チップを搭載する工程と、
    （ｅ）前記第３チップ搭載部の上面上に前記第１導電性接着材を介して前記第３半導体チップを搭載する工程と、
    （ｆ）第１金属板と第２金属板とを備えた第２領域が、前記第１リードフレームの前記第１領域内の前記第１チップ搭載部の配列ピッチと同一の配列ピッチで行列状に複数配置された第２リードフレームを準備する工程と、
    （ｇ）前記第１半導体チップの第１ソース電極パッド上に前記第１金属板が位置するように、かつ、前記第２半導体チップの第２ソース電極パッド上に前記第２金属板が位置するように前記第１リードフレーム上に前記第２リードフレームを配置することにより、
    前記第１金属板を前記第１半導体チップの前記第１ソース電極パッドと前記第２チップ搭載部の前記上面とに第２導電性接着材を介して搭載し、
    前記第２金属板を前記第２半導体チップの前記第２ソース電極パッドと前記リードとに前記第２導電性接着材を介して搭載する工程と、
    （ｈ）前記（ｇ）工程後、前記第１導電性接着材および前記第２導電性接着材を第１温度で加熱する工程と、
    （ｉ）前記第１半導体チップ、前記第２半導体チップおよび前記第３半導体チップを覆うように前記第１リードフレーム内の複数の前記第１領域を一括封止して封止体を形成する工程と、を有し、
    前記第１金属板は、前記第１半導体チップの前記第１ソース電極パッドに接続される第１部分、前記第２チップ搭載部の上面に接続される第２部分、前記第１部分および前記第２部分を繋ぐ第３部分を有し、
    前記第２金属板は、前記第２半導体チップの前記第２ソース電極パッドに接続される第４部分、前記リードに接続される第５部分、前記第４部分および前記第５部分を繋ぐ第６部分を有し、
    前記（ｇ）工程では、前記第１金属板の前記第１部分と前記第１半導体チップの前記第１ソース電極パッドとの間に第１空間を有しながら、前記第２導電性接着材が前記第１空間内で前記第１金属板の前記第１部分と前記第１半導体チップの前記第１ソース電極パッドとに接触するように、かつ、前記第２金属板の前記第４部分と前記第２半導体チップの前記第２ソース電極パッドとの間に第２空間を有しながら、前記第２導電性接着材が前記第２空間内で前記第２金属板の前記第４部分と前記第２半導体チップの前記第２ソース電極パッドとに接触するように、前記第１リードフレーム上に前記第２リードフレームを搭載し、
    前記（ｈ）工程は、前記第１空間および前記第２空間が保持された状態で行なわれる半導体装置の製造方法。
  16. 請求項１５に記載の半導体装置の製造方法において、
    前記第１空間の高さ寸法と前記第２空間の高さ寸法とは、同一の高さ寸法である半導体装置の製造方法。
  17. 請求項１５に記載の半導体装置の製造方法において、
    前記（ｈ）工程後、前記（ｉ）工程前に、前記第１半導体チップの第１ゲート電極パッドと前記第３半導体チップの第１電極パッドとを第１金属ワイヤにより電気的に接続し、
    前記第２半導体チップの第２ゲート電極パッドと前記第３半導体チップの第２電極パッドとを第２金属ワイヤにより電気的に接続する工程を有する半導体装置の製造方法。
  18. （ａ）第１上面および前記第１上面とは反対側の第１下面を有するチップ搭載部と、
    （ｂ）前記チップ搭載部の前記第１上面上に搭載され、電極パッドが形成された表面を有する半導体チップと、
    （ｃ）前記半導体チップの前記電極パッドと電気的に接続されたリードと、
    （ｄ）前記半導体チップの前記電極パッドと前記リードとを電気的に接続する金属板と、
    （ｅ）平面視における形状が四角形状であって、第２上面、前記第２上面とは反対側の第２下面、前記第２上面と前記第２下面との間に配置された複数の側面を有し、前記チップ搭載部の一部、前記半導体チップ、前記リードの一部、および、前記金属板の一部を封止する封止体と、を備え、
    前記金属板は、前記半導体チップの前記電極パッドと電気的に接続された第１部分、前記リードと電気的に接続された第２部分、前記第１部分および前記第２部分とを繋ぐ第３部分、および、前記第３部分に接続され、その端部が、平面視において前記封止体の外縁に向かって延びた第４部分を有し、
    前記金属板の前記第４部分の端面は、前記封止体の前記複数の側面の内の第１側面から露出し、前記第４部分の端面と前記封止体の前記第１側面とが同一平面となっている半導体装置。
  19. 請求項１８に記載の半導体装置において、
    前記封止体は、前記第１側面と対向する第２側面を有し、
    前記金属板は、前記第３部分に接続され、その端部が、平面視において前記封止体の外縁に向かって延びた第５部分を有し、
    前記金属板の前記第５部分の端面は、前記封止体の前記第２側面から露出し、前記第５部分の端面と前記封止体の前記第２側面とが同一平面となっている半導体装置。
  20. 請求項１８に記載の半導体装置において、
    前記封止体は、前記第１側面と直交する第３側面を有し、
    前記金属板は、前記第３部分に接続され、その端部が、平面視において前記封止体の外縁に向かって延びた第５部分を有し、
    前記金属板の前記第５部分の端面は、前記封止体の前記第３側面から露出し、前記第５部分の端面と前記封止体の前記第３側面とが同一平面となっている半導体装置。
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