JP2016066702A - 半導体装置およびその製造方法 - Google Patents

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    • H01L2224/29101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/29116—Lead [Pb] as principal constituent
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    • H01L2224/29338—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29339—Silver [Ag] as principal constituent
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    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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    • H01L2224/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L2224/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H01L2224/37001—Core members of the connector
    • H01L2224/37099—Material
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    • H01L2224/37138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/37147—Copper [Cu] as principal constituent
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    • H01L2224/40137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H01L2224/40139—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate with an intermediate bond, e.g. continuous strap daisy chain
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    • H01L2224/40151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/40221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/40245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/4099—Auxiliary members for strap connectors, e.g. flow-barriers, spacers
    • H01L2224/40996—Auxiliary members for strap connectors, e.g. flow-barriers, spacers being formed on an item to be connected not being a semiconductor or solid-state body
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    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
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    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
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    • H01L2224/45001—Core members of the connector
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    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147—Copper (Cu) as principal constituent
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    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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    • H01L2224/77703—Mechanical holding means
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Abstract

【課題】半導体装置の信頼性を向上する。【解決手段】リードフレームＬＦに一対の吊り部ＨＬが設けられ、かつ、クリップＣＬＰが本体部ＢＤＵと一対の延在部ＥＸＵから構成されていることを前提として、一対の延在部ＥＸＵが一対の吊り部ＨＬ上に搭載されて支持されている点にある。これにより、クリップＣＬＰは、リードＬＤ１上（１点）と一対の吊り部ＨＬ上（２点）に搭載されることになり、クリップＣＬＰは、これらの３点で支持されていることになる。【選択図】図２０

Description

本発明は、半導体装置およびその製造技術に関し、例えば、インバータの構成要素として機能する半導体装置およびその製造技術に適用して有効な技術に関する。
特開２０１４−６７８８０号公報（特許文献１）には、半導体チップと金属板との間に介在する導電性材料の厚さを充分確保して、半導体チップと金属板との接続信頼性を向上する技術が記載されている。具体的に、特許文献１には、治具上にリードフレームを配置し、かつ、治具に設けられた突起部上にクリップフレームを配置することが記載されている。これにより、特許文献１に記載された技術によれば、半導体チップと金属板との間に充分な空間を確保することができる。
特開２０１４−６７８８０号公報
例えば、半導体チップを搭載するチップ搭載部とリードフレームとが分離されている半導体装置の製造工程においては、チップ搭載部に搭載された半導体チップとリードフレームに形成されているリードとを接続するクリップ（金属板）によってのみチップ搭載部とリードフレームとが接続された状態で搬送する場合がある。この場合、搬送中の衝撃や振動によって、半導体チップ自体へのダメージ、半導体チップとクリップとの接続部位やリードとクリップとの接続部位へのダメージ、クリップ自体の変形などが懸念される。したがって、半導体チップを搭載するチップ搭載部とリードフレームとが分離されている半導体装置の製造工程においては、半導体装置の信頼性を向上することが望まれている。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態における半導体装置の製造方法は、半導体チップの電極パッドとリードとに跨るように、導電性接着材を介して、金属板の本体部を配置し、かつ、リードフレームの第１吊り部上に、金属板の第２吊り部を配置する工程を備える。
また、一実施の形態における半導体装置では、平面視において、金属板を支持する支持部と金属板の延在部とが重なる領域が封止体に内包されている。
一実施の形態によれば、半導体装置の信頼性を向上することができる。
直流電源と３相誘導モータの間に３相のインバータ回路を配置した回路図である。 ３相のインバータ回路の動作を説明するタイミングチャートである。 実施の形態１におけるインバータ回路および３相誘導モータを含むモータ回路の構成を示す回路図である。 ＩＧＢＴが形成された半導体チップの外形形状を示す平面図である。 半導体チップの表面とは反対側の裏面を示す平面図である。 半導体チップに形成されている回路の一例を示す回路図である。 実施の形態１におけるＩＧＢＴのデバイス構造を示す断面図である。 ダイオードが形成された半導体チップの外形形状を示す平面図である。 ダイオードのデバイス構造を示す断面図である。 （ａ）は、関連技術における半導体装置の製造工程の一部（クリップ搭載工程）を示す平面図であり、（ｂ）は、図１０（ａ）のＡ−Ａ線での断面図である。 （ａ）は、関連技術における半導体装置の製造工程の一部（ワイヤボンディング工程）を示す平面図であり、（ｂ）は、図１１（ａ）のＡ−Ａ線での断面図である。 関連技術における改善の余地を説明する図である。 （ａ）は、実施の形態１における半導体装置の外観構成を示す上面図であり、（ｂ）は、側面図であり、（ｃ）は、下面図である。 実施の形態１における半導体装置の封止体の内部構造を示す図であり、（ａ）が平面図であり、（ｂ）が図１４（ａ）のＡ−Ａ線での断面図であり、（ｃ）が図１４（ａ）のＢ−Ｂ線での断面図である。 実施の形態１における半導体装置の製造工程を示す図である。 図１５に続く半導体装置の製造工程を示す図である。 図１６に続く半導体装置の製造工程を示す図である。 図１７に続く半導体装置の製造工程を示す図である。 図１８に続く半導体装置の製造工程を示す図である。 図１９に続く半導体装置の製造工程を示す図である。 （ａ）は、リードフレームの吊り部とクリップの延在部との配置構造を示す平面図であり、（ｂ）は、図２１（ａ）のＡ−Ａ線で切断した断面図である。 （ａ）は、リードフレームの吊り部とクリップの延在部との配置構造を示す平面図であり、（ｂ）は、図２２（ａ）のＡ−Ａ線で切断した断面図である。 （ａ）は、リードフレームの吊り部とクリップの延在部との配置構造を示す平面図であり、（ｂ）は、図２３（ａ）のＡ−Ａ線で切断した断面図である。 図２０に続く半導体装置の製造工程を示す図である。 図２４に続く半導体装置の製造工程を示す図である。 図２５に続く半導体装置の製造工程を示す図である。 図２６に続く半導体装置の製造工程を示す図である。 図２７に続く半導体装置の製造工程を示す図である。 図２５のＡ−Ａ線で切断した断面図である。 実施の形態１における電子装置の構成を示す図である。 （ａ）は、変形例１における半導体装置の外観構成を示す上面図であり、（ｂ）は、側面図である。 変形例１における半導体装置の封止体の内部構造を示す図であり、（ａ）は、平面図であり、（ｂ）は、図３２（ａ）のＡ−Ａ線での断面図であり、（ｃ）は、図３２（ａ）のＢ−Ｂ線での断面図である。 変形例１の半導体装置の製造方法において、クリップ搭載工程およびワイヤボンディング工程を実施した後の状態を示す図である。 （ａ）は、変形例２における半導体装置の外観構成を示す上面図であり、（ｂ）は、側面図である。 変形例２における半導体装置の封止体の内部構造を示す図であり、（ａ）は、平面図であり、（ｂ）は、図３５（ａ）のＡ−Ａ線での断面図であり、（ｃ）は、図３５（ａ）のＢ−Ｂ線での断面図である。 変形例２の半導体装置の製造方法において、クリップ搭載工程およびワイヤボンディング工程を実施した後の状態を示す図である。 直流電源とＳＲモータとの間にインバータ回路を配置した回路図である。 実施の形態２におけるインバータ回路の動作を説明する図である。 （ａ）は、ＰＭモータ用のインバータ回路の一部を示す図であり、（ｂ）は、ＳＲモータ用のインバータ回路の一部を示す図である。 （ａ）は、実施の形態２における半導体装置の外観構成を示す上面図であり、（ｂ）は、側面図であり、（ｃ）は、下面図である。 （ａ）は、実施の形態２における半導体装置の内部構造を示す平面図であり、（ｂ１）は、図４１（ａ）のＡ１−Ａ１線での断面図であり、（ｂ２）は、図４１（ａ）のＡ２−Ａ２線での断面図である。また、（ｃ１）は、図４１（ａ）のＢ１−Ｂ１線での断面図であり、（ｃ２）は、図４１（ａ）のＢ２−Ｂ２線での断面図である。 実施の形態２における半導体装置の製造工程を示す図である。 図４２に続く半導体装置の製造工程を示す図である。 図４３に続く半導体装置の製造工程を示す図である。 図４４に続く半導体装置の製造工程を示す図である。 図４５に続く半導体装置の製造工程を示す図である。 図４６に続く半導体装置の製造工程を示す図である。 図４７に続く半導体装置の製造工程を示す図である。 （ａ）は、変形例における半導体装置の外観構成を示す上面図であり、（ｂ）は、側面図である。 （ａ）は、変形例における半導体装置の封止体の内部構造を示す平面図であり、（ｂ１）は、図５０（ａ）のＡ１−Ａ１線での断面図であり、（ｂ２）は、図５０（ａ）のＡ２−Ａ２線での断面図である。また、（ｃ１）は、図５０（ａ）のＢ１−Ｂ１線での断面図であり、（ｃ２）は、図５０（ａ）のＢ２−Ｂ２線での断面図である。 変形例の半導体装置の製造方法において、クリップ搭載工程およびワイヤボンディング工程を実施した後の状態を示す図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
（実施の形態１）
インバータ回路とは、直流電力を交流電力に変換する回路である。例えば、直流電源のプラスとマイナスを交互に出力すれば、これに応じて電流の向きが逆転する。この場合、電流の向きが交互に逆転するので、出力は交流電力と考えることができる。これがインバータ回路の原理である。ここで、交流電力といっても、単相交流電力や３相交流電力に代表されるように様々な形態があることになる。そこで、本実施の形態１では、特に、直流電力を３相の交流電力に変換する３相インバータ回路を例に挙げて説明することにする。ただし、本実施の形態１における技術的思想は、３相インバータ回路に適用する場合に限らず、例えば、単相インバータ回路などにも幅広く適用することができる。
＜３相インバータ回路の構成＞
図１は、直流電源Ｅと３相誘導モータＭＴの間に３相のインバータ回路ＩＮＶを配置した回路図である。本実施の形態１では、３相誘導モータＭＴの一例として、永久磁石同期モータ（Permanent Magnet synchronous Motor、これ以降は少略してＰＭモータと呼ぶ）を例に挙げて説明する。図１に示すように、直流電源Ｅから３相交流電力に変換するためには、スイッチＳＷ１〜ＳＷ６の６個のスイッチで構成された３相のインバータ回路ＩＮＶを使用する。具体的に、図１に示すように、３相のインバータ回路ＩＮＶは、スイッチＳＷ１とスイッチＳＷ２を直列接続した第１レグＬＧ１と、スイッチＳＷ３とスイッチＳＷ４を直列接続した第２レグＬＧ２と、スイッチＳＷ５とスイッチＳＷ６を直列接続した第３レグＬＧ３とを有し、第１レグＬＧ１〜第３レグＬＧ３は並列に接続されている。このとき、スイッチＳＷ１、スイッチＳＷ３、スイッチＳＷ５は、上アームを構成し、スイッチＳＷ２、スイッチＳＷ４、スイッチＳＷ６は、下アームを構成することになる。
そして、スイッチＳＷ１とスイッチＳＷ２の間の点Ｕと３相誘導モータＭＴのＵ相が接続されている。同様に、スイッチＳＷ３とスイッチＳＷ４の間の点Ｖと３相誘導モータＭＴのＶ相が接続され、スイッチＳＷ５とスイッチＳＷ６の間の点Ｗと３相誘導モータＭＴのＷ相が接続されている。このようにして、３相インバータ回路ＩＮＶが構成されていることになる。
＜３相インバータ回路の動作＞
次に、上述した構成を有する３相のインバータ回路ＩＮＶの動作について説明する。図２は、３相のインバータ回路ＩＮＶの動作を説明するタイミングチャートである。図２において、３相のインバータ回路ＩＮＶでのスイッチＳＷ１とスイッチＳＷ２のスイッチング動作は、例えば、スイッチＳＷ１がオンしているとき、スイッチＳＷ２はオフしている一方、スイッチＳＷ１がオフしているとき、スイッチＳＷ２はオンするように行なわれる。同様に、３相のインバータ回路ＩＮＶでのスイッチＳＷ３とスイッチＳＷ４のスイッチング動作は、スイッチＳＷ３がオンしているとき、スイッチＳＷ４はオフしている一方、スイッチＳＷ３がオフしているとき、スイッチＳＷ４はオンするように行なわれる。また、３相のインバータ回路ＩＮＶでのスイッチＳＷ５とスイッチＳＷ６のスイッチング動作は、スイッチＳＷ５がオンしているとき、スイッチＳＷ６はオフしている一方、スイッチＳＷ５がオフしているとき、スイッチＳＷ６はオンするように行なわれる。
そして、図２に示すように、３組のスイッチペアのスイッチング動作は、１２０度の位相差を有するように行なわれる。このとき、点Ｕ、点Ｖ、点Ｗのそれぞれの電位は、３組のスイッチペアのスイッチング動作に応じて、０とＥ０とに変化することになる。そして、例えば、Ｕ相とＶ相との間の線間電圧は、Ｕ相の電位からＶ相の電位を引いたものとなることから、＋Ｅ０、０、−Ｅ０と変化することになる。一方、Ｖ相とＷ相との間の線間電圧は、Ｕ相とＶ相との間の線間電圧に対して位相が１２０度ずれた電圧波形となり、さらに、Ｗ相とＵ相との間の線間電圧は、Ｖ相とＷ相との間の線間電圧に対して位相が１２０度ずれた電圧波形となる。このようにスイッチＳＷ１〜スイッチＳＷ６をスイッチング動作させることにより、それぞれの線間電圧は、階段状の交流電圧波形となり、かつ、互いの線間電圧の交流電圧波形が１２０度の位相差を有するようになる。したがって、３相のインバータ回路ＩＮＶによれば、直流電源Ｅから供給される直流電力を３相交流電力に変換することができることになる。
＜実際の３相インバータ回路の構成例＞
本実施の形態１における半導体装置は、例えば、電気自動車やハイブリッド車などに使用される３相誘導モータの駆動回路に使用されるものである。具体的に、この駆動回路には、インバータ回路が含まれ、このインバータ回路は直流電力を交流電力に変換する機能を有する回路である。図３は、本実施の形態１におけるインバータ回路および３相誘導モータを含むモータ回路の構成を示す回路図である。
図３において、モータ回路は、３相誘導モータＭＴおよびインバータ回路ＩＮＶを有している。３相誘導モータＭＴは、位相の異なる３相の電圧により駆動するように構成されている。具体的に、３相誘導モータＭＴでは、位相が１２０度ずれたＵ相、Ｖ相、Ｗ相と呼ばれる３相交流を利用して導体であるロータＲＴの回りに回転磁界を発生させる。この場合、ロータＲＴの回りを磁界が回転することになる。このことは、導体であるロータＲＴを横切る磁束が変化することを意味する。この結果、導体であるロータＲＴに電磁誘導が生じて、ロータＲＴに誘導電流が流れる。そして、回転磁界中で誘導電流が流れるということは、フレミングの左手の法則によって、ロータＲＴに力が加わることを意味し、この力によって、ロータＲＴが回転することになる。このように３相誘導モータＭＴでは、３相交流を利用することにより、ロータＲＴを回転させることができることがわかる。つまり、３相誘導モータＭＴでは、３相交流が必要となる。そこで、モータ回路では、直流から交流を作り出すインバータ回路ＩＮＶを利用することにより、３相誘導モータに３相交流を供給している。
以下に、このインバータ回路ＩＮＶの実際の構成例について説明する。図３に示すように、例えば、本実施の形態１におけるインバータ回路ＩＮＶには、３相に対応してＩＧＢＴＱ１とダイオードＦＷＤが設けられている。すなわち、実際のインバータ回路ＩＮＶでは、例えば、図１に示すスイッチＳＷ１〜スイッチＳＷ６のそれぞれは、図３に示すようなＩＧＢＴＱ１とダイオードＦＷＤを逆並列接続した構成要素から構成される。すなわち、図３において、第１レグＬＧ１の上アームおよび下アーム、第２レグＬＧ２の上アームおよび下アーム、第３レグＬＧ３の上アームおよび下アームのそれぞれは、ＩＧＢＴＱ１とダイオードＦＷＤを逆並列接続した構成要素から構成されることになる。
ここで、例えば、インバータ回路ＩＮＶのスイッチング素子として、パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を使用することが考えられる。このパワーＭＯＳＦＥＴによれば、オン／オフ動作をゲート電極に印加する電圧で制御する電圧駆動型であるため、高速スイッチングが可能な利点がある。一方、パワーＭＯＳＦＥＴでは、高耐圧化を図るに伴ってオン抵抗が高くなり発熱量が大きくなる性質がある。なぜなら、パワーＭＯＳＦＥＴでは、低濃度のエピタキシャル層（ドリフト層）の厚さを厚くすることにより耐圧を確保しているが、低濃度のエピタキシャル層の厚さが厚くなると副作用として抵抗が大きくなるからである。
これに対し、スイッチング素子として、大きな電力を取り扱うことができるバイポーラトランジスタも存在するが、バイポーラトランジスタは、ベース電流によりオン／オフ動作を制御する電流駆動型であるため、スイッチング速度が前述のパワーＭＯＳＦＥＴに比べて一般的に遅いという性質がある。
したがって、大電力で、かつ、高速スイッチングが必要とされる電気自動車やハイブリッド車のモータなどの用途において、パワーＭＯＳＦＥＴやバイポーラトランジスタでは対応が困難となる。そこで、上述した大電力で、かつ、高速スイッチングが必要とされる用途には、ＩＧＢＴが使用される。このＩＧＢＴは、パワーＭＯＳＦＥＴとバイポーラトランジスタの組み合わせから構成されており、パワーＭＯＳＦＥＴの高速スイッチング特性と、バイポーラトランジスタの高耐圧性を兼ね備えた半導体素子である。このことから、ＩＧＢＴによれば、大電力で、かつ、高速スイッチングが可能であるため、大電流で、かつ、高速スイッチングが必要とされる用途に適している半導体素子ということになる。以上より、本実施の形態１におけるインバータ回路ＩＮＶには、スイッチング素子としてＩＧＢＴを採用している。
そして、本実施の形態１におけるインバータ回路ＩＮＶでは、正電位端子ＰＴと３相誘導モータＭＴの各相（Ｕ相、Ｖ相、Ｗ相）との間にＩＧＢＴＱ１とダイオードＦＷＤが逆並列に接続されており、かつ、３相誘導モータＭＴの各相と負電位端子ＮＴとの間にもＩＧＢＴＱ１とダイオードＦＷＤが逆並列に接続されている。すなわち、単相ごとに２つのＩＧＢＴＱ１と２つのダイオードＦＷＤが設けられており、３相で６つのＩＧＢＴＱ１と６つのダイオードＦＷＤが設けられている。そして、個々のＩＧＢＴＱ１のゲート電極には、ゲート制御回路ＧＣが接続されており、このゲート制御回路ＧＣによって、ＩＧＢＴＱ１のスイッチング動作が制御されるようになっている。このように構成されたインバータ回路ＩＮＶにおいて、ゲート制御回路ＧＣでＩＧＢＴＱ１のスイッチング動作を制御することにより、直流電力を３相交流電力に変換して、この３相交流電力を３相誘導モータＭＴに供給するようになっている。
＜ダイオードの必要性＞
上述したように、本実施の形態１におけるインバータ回路ＩＮＶには、スイッチング素子として、ＩＧＢＴＱ１が使用されているが、このＩＧＢＴＱ１と逆並列接続するようにダイオードＦＷＤが設けられている。単に、スイッチング素子によってスイッチ機能を実現する観点から、スイッチング素子としてのＩＧＢＴＱ１は必要であるが、ダイオードＦＷＤを設ける必要性はないものと考えられる。この点に関し、インバータ回路ＩＮＶに接続される負荷にインダクタンスが含まれている場合には、ダイオードＦＷＤを設ける必要があるのである。以下に、この理由について説明する。
ダイオードＦＷＤは、負荷がインダクタンスを含まない純抵抗である場合、還流するエネルギーがないため不要である。しかし、負荷にモータのようなインダクタンスを含む回路が接続されている場合、オンしているスイッチとは逆方向に負荷電流が流れるモードがある。すなわち、負荷にインダクタンスが含まれている場合、負荷のインダクタンスからインバータ回路ＩＮＶへエネルギーが戻ることがある（電流が逆流することがある）。
このとき、ＩＧＢＴＱ１単体では、この還流電流を流し得る機能をもたないので、ＩＧＢＴＱ１と逆並列にダイオードＦＷＤを接続する必要がある。すなわち、インバータ回路ＩＮＶにおいて、モータ制御のように負荷にインダクタンスを含む場合、ＩＧＢＴＱ１をターンオフしたとき、インダクタンスに蓄えられたエネルギー（１／２ＬＩ２）を必ず放出しなければならない。ところが、ＩＧＢＴＱ１単体では、インダクタンスに蓄えられたエネルギーを開放するための還流電流を流すことができない。そこで、このインダクタンスに蓄えられた電気エネルギーを還流するため、ＩＧＢＴＱ１と逆並列にダイオードＦＷＤを接続する。つまり、ダイオードＦＷＤは、インダクタンスに蓄えられた電気エネルギーを開放するために還流電流を流すという機能を有している。以上のことから、インダクタンスを含む負荷に接続されるインバータ回路においては、スイッチング素子であるＩＧＢＴＱ１と逆並列にダイオードＦＷＤを設ける必要性があることがわかる。このダイオードＦＷＤは、フリーホイールダイオードと呼ばれる。
＜ＩＧＢＴの構造＞
本実施の形態１におけるインバータ回路ＩＮＶを構成するＩＧＢＴＱ１とダイオードＦＷＤの構造について図面を参照しながら説明することにする。本実施の形態１におけるインバータ回路ＩＮＶには、ＩＧＢＴＱ１が含まれ、かつ、ダイオードＦＷＤが含まれる。
図４は、ＩＧＢＴＱ１が形成された半導体チップＣＨＰ１の外形形状を示す平面図である。図４では、半導体チップＣＨＰ１の主面（表面）が示されている。図４に示すように、本実施の形態１における半導体チップＣＨＰ１の平面形状は、長辺ＬＳ１と短辺ＳＳ１を有する長方形形状をしている。そして、長方形形状をした半導体チップＣＨＰ１の表面には、長方形形状をしたエミッタ電極パッドＥＰが形成されている。そして、半導体チップＣＨＰ１の長辺方向に沿って、複数の電極パッドが形成されている。具体的に、この電極パッドとして、図４の左側からゲート電極パッドＧＰ、温度検知用電極パッドＴＣＰ、温度検知用電極パッドＴＡＰ、電流検知用電極パッドＳＥＰ、ケルビン検知用電極パッドＫＰが配置されている。このように、長方形形状をした半導体チップＣＨＰ１の表面には、短辺方向に沿って、エミッタ電極パッドＥＰと電極パッドが配置され、かつ、長辺方向に沿って、複数の電極パッドが形成されていることになる。このとき、エミッタ電極パッドＥＰのサイズ（平面積）は、複数の電極パッドのそれぞれのサイズよりも遥かに大きくなっている。
図５は、半導体チップＣＨＰ１の表面とは反対側の裏面を示す平面図である。図５に示すように、半導体チップＣＨＰ１の裏面全体にわたって、長方形形状のコレクタ電極パッドＣＰが形成されていることがわかる。
続いて、半導体チップＣＨＰ１に形成されている回路構成について説明する。図６は、半導体チップＣＨＰ１に形成されている回路の一例を示す回路図である。図６に示すように、半導体チップＣＨＰ１には、ＩＧＢＴＱ１、検知用ＩＧＢＴＱＳおよび温度検知用ダイオードＴＤが形成されている。ＩＧＢＴＱ１はメインのＩＧＢＴであり、図３に示す３相誘導モータＭＴの駆動制御に使用される。このＩＧＢＴＱ１には、エミッタ電極、コレクタ電極およびゲート電極が形成されている。そして、ＩＧＢＴＱ１のエミッタ電極は、図４に示すエミッタ電極パッドＥＰを介してエミッタ端子ＥＴと電気的に接続され、ＩＧＢＴＱ１のコレクタ電極は、図５に示すコレクタ電極パッドＣＰを介してコレクタ端子ＣＴと電気的に接続されている。また、ＩＧＢＴＱ１のゲート電極は、図４に示すゲート電極パッドＧＰを介してゲート端子ＧＴと電気的に接続されている。
ＩＧＢＴＱ１のゲート電極は、図３に示すゲート制御回路ＧＣＣに接続されている。このとき、ゲート制御回路ＧＣＣからの信号がゲート端子ＧＴを介してＩＧＢＴＱ１のゲート電極に印加されることにより、ゲート制御回路ＧＣＣからＩＧＢＴＱ１のスイッチング動作を制御することができるようになっている。
検知用ＩＧＢＴＱＳは、ＩＧＢＴＱ１のコレクタ−エミッタ間を流れる過電流を検知するために設けられているものである。すなわち、インバータ回路ＩＮＶとしてＩＧＢＴＱ１のコレクタ−エミッタ間を流れる過電流を検知して、ＩＧＢＴＱ１を過電流による破壊から保護するために設けられている。この検知用ＩＧＢＴＱＳにおいて、検知用ＩＧＢＴＱＳのコレクタ電極は、ＩＧＢＴＱ１のコレクタ電極と電気的に接続され、かつ、検知用ＩＧＢＴＱＳのゲート電極は、ＩＧＢＴＱ１のゲート電極と電気的に接続されている。また、検知用ＩＧＢＴＱＳのエミッタ電極は、図４に示す電流検知用電極パッドＳＥＰを介して、ＩＧＢＴＱ１のエミッタ電極とは別の電流検知用端子ＳＥＴと電気的に接続されている。この電流検知用端子ＳＥＴは、外部に設けられる電流検知回路に接続される。そして、この電流検知回路は、検知用ＩＧＢＴＱＳのエミッタ電極の出力に基づいて、ＩＧＢＴＱ１のコレクタ−エミッタ間電流を検知し、過電流が流れたときに、ＩＧＢＴＱ１のゲート電極に印加されるゲート信号を遮断し、ＩＧＢＴＱ１を保護するようになっている。
具体的に、検知用ＩＧＢＴＱＳは、負荷短絡などでＩＧＢＴＱ１に過電流が流れないようにするための電流検出素子として使用される。例えば、メインのＩＧＢＴＱ１を流れる電流と、検出用ＩＧＢＴＱＳを流れる電流の電流比が、ＩＧＢＴＱ１：検知用ＩＧＢＴＱＳ＝１０００：１となるように設計される。つまり、メインのＩＧＢＴＱ１に２００Ａの電流を流す場合、検出用ＩＧＢＴＱＳには、２００ｍＡの電流が流れることになる。
実際のアプリケーションでは、検知用ＩＧＢＴＱＳのエミッタ電極と電気的に接続されるセンス抵抗を外付けし、このセンス抵抗の両端の電圧を制御回路にフィードバックする。そして、制御回路では、センス抵抗の両端の電圧が設定電圧以上になった場合に電源を遮断するように制御される。つまり、メインのＩＧＢＴＱ１に流れる電流が過電流となった場合、検知用ＩＧＢＴＱＳに流れる電流も増加する。この結果、センス抵抗を流れる電流も増加することになるから、センス抵抗の両端の電圧が大きくなり、この電圧が設定電圧以上になった場合にメインのＩＧＢＴＱ１に流れる電流が過電流状態になっていることを把握することができるのである。
温度検知用ダイオードＴＤは、ＩＧＢＴＱ１の温度（広く言えば、半導体チップＣＨＰ１の温度）を検知するために設けられている。すなわち、ＩＧＢＴＱ１の温度によって温度検知用ダイオードＴＤの電圧が変化することにより、ＩＧＢＴＱ１の温度を検知するようになっている。この温度検知用ダイオードＴＤには、ポリシリコンに異なる導電型の不純物を導入することによりｐｎ接合が形成されており、カソード電極（陰極）およびアノード電極（陽極）を有している。カソード電極は、内部配線により半導体チップＣＨＰ１の上面に形成された温度検知用電極パッドＴＣＰ（図４参照）を介して、図６に示す温度検知用端子ＴＣＴと電気的に接続されている。同様に、アノード電極は、内部配線により半導体チップＣＨＰ１の上面に形成された温度検知用電極パッドＴＡＰ（図４参照）を介して、図６に示す温度検知用端子ＴＡＴと電気的に接続されている。
温度検知用端子ＴＣＴおよび温度検知用端子ＴＡＴは、外部に設けられる温度検知回路に接続される。この温度検知回路は、温度検知用ダイオードＴＤのカソード電極およびアノード電極に接続されている温度検知用端子ＴＣＴと温度検知用端子ＴＡＴ間の出力に基づいて、間接的にＩＧＢＴＱ１の温度を検知し、検知した温度がある一定温度以上になったとき、ＩＧＢＴＱ１のゲート電極に印加されるゲート信号を遮断することにより、ＩＧＢＴＱ１を保護するようになっている。
上述したように、ｐｎ接合ダイオードからなる温度検知用ダイオードＴＤは、ある一定値以上の順方向電圧を印加すると、急激に温度検知用ダイオードＴＤを流れる順方向電流が増加する特性を有している。そして、急激に順方向電流が流れ始める電圧値は、温度によって変化し、温度が上昇すると、この電圧値は低下する。そこで、本実施の形態１では、温度検知用ダイオードＴＤのこの特性を利用している。つまり、温度検知用ダイオードに一定の電流を流し、温度検知用ダイオードＴＤの両端の電圧値を測定することにより、間接的に温度モニタが可能となる。実際のアプリケーションでは、このようにして測定した温度検知ダイオードＴＤの電圧値（温度信号）を制御回路へフィードバックすることにより、素子動作温度が保証値（例えば、１５０℃〜１７５℃）を超えないように制御している。
次に、図６において、ＩＧＢＴＱ１のエミッタ電極は、エミッタ端子ＥＴと電気的に接続されているとともに、エミッタ端子ＥＴとは別の端子であるケルビン端子ＫＴとも電気的に接続されている。このケルビン端子ＫＴは、内部配線により半導体チップＣＨＰ１の上面に形成されているケルビン検知用電極パッドＫＰ（図４参照）と電気的に接続されている。したがって、ＩＧＢＴＱ１のエミッタ電極は、ケルビン検知用電極パッドＫＰを介してケルビン端子ＫＴと電気的に接続されていることになる。このケルビン端子ＫＴは、メインのＩＧＢＴＱ１の検査用端子として使用される。すなわち、メインのＩＧＢＴＱ１に大電流を流す検査時において、電圧センスをＩＧＢＴＱ１のエミッタ端子ＥＴから取る場合、エミッタ端子ＥＴには、大電流が流れるため、配線抵抗に起因する電圧降下が無視できなくなり、正確なオン電圧の測定が困難になる。そこで、本実施の形態１では、ＩＧＢＴＱ１のエミッタ端子ＥＴと電気的に接続されるが、大電流が流れない電圧センス端子としてケルビン端子ＫＴを設けているのである。すなわち、大電流を流す検査時において、ケルビン端子ＫＴからエミッタ電極の電圧を測定することにより、大電流の影響を受けることなく、ＩＧＢＴＱ１のオン電圧を測定することができる。さらに、ケルビン端子ＫＴは、ゲート駆動出力用の電気的に独立した基準ピンとしても使用される。
以上のことから、本実施の形態１における半導体チップＣＨＰ１によれば、電流検知回路および温度検知回路などを含む制御回路と接続することができるように構成されているので、半導体チップＣＨＰ１に含まれるＩＧＢＴＱ１の動作信頼性を向上することができる。
＜ＩＧＢＴのデバイス構造＞
続いて、ＩＧＢＴＱ１のデバイス構造について説明する。図７は、本実施の形態１におけるＩＧＢＴＱ１のデバイス構造を示す断面図である。図７において、ＩＧＢＴＱ１は、半導体チップの裏面に形成されたコレクタ電極ＣＥ（コレクタ電極パッドＣＰ）を有し、このコレクタ電極ＣＥ上にｐ＋型半導体領域ＰＲ１が形成されている。ｐ＋型半導体領域ＰＲ１上にはｎ＋型半導体領域ＮＲ１が形成され、このｎ＋型半導体領域ＮＲ１上にｎ−型半導体領域ＮＲ２が形成されている。そして、ｎ−型半導体領域ＮＲ２上にはｐ型半導体領域ＰＲ２が形成され、このｐ型半導体領域ＰＲ２を貫通し、ｎ−型半導体領域ＮＲ２に達するトレンチＴＲが形成されている。さらに、トレンチＴＲに整合してエミッタ領域となるｎ＋型半導体領域ＥＲが形成されている。トレンチＴＲの内部には、例えば、酸化シリコン膜よりなるゲート絶縁膜ＧＯＸが形成され、このゲート絶縁膜ＧＯＸを介してゲート電極ＧＥが形成されている。このゲート電極ＧＥは、例えば、ポリシリコン膜から形成され、トレンチＴＲを埋め込むように形成されている。また、図７においては、トレンチゲート構造を示したが、それに限定されることはなく、例えば、図示していないが、シリコン基板上に形成されるプレーナゲート構造を用いたＩＧＢＴでもよい。
このように構成されたＩＧＢＴＱ１において、ゲート電極ＧＥは、図４に示すゲート電極パッドＧＰを介して、ゲート端子ＧＴと接続されている。同様に、エミッタ領域となるｎ＋型半導体領域ＥＲは、エミッタ電極ＥＥ（エミッタ電極パッドＥＰ）を介して、エミッタ端子ＥＴと電気的に接続されている。コレクタ領域となるｐ＋型半導体領域ＰＲ１は、半導体チップの裏面に形成されているコレクタ電極ＣＥと電気的に接続されている。
このように構成されているＩＧＢＴＱ１は、パワーＭＯＳＦＥＴの高速スイッチング特性および電圧駆動特性と、バイポーラトランジスタの低オン電圧特性を兼ね備えている。
なお、ｎ＋型半導体領域ＮＲ１は、バッファ層と呼ばれる。このｎ＋型半導体領域ＮＲ１は、ＩＧＢＴＱ１がターンオフしているときに、ｐ型半導体領域ＰＲ２からｎ−型半導体領域ＮＲ２内に成長する空乏層が、ｎ−型半導体領域ＮＲ２の下層に形成されているｐ＋型半導体領域ＰＲ１に接触してしまうパンチスルー現象を防止するために設けられている。また、ｐ＋型半導体領域ＰＲ１からｎ−型半導体領域ＮＲ２へのホール注入量の制限などの目的のために、ｎ＋型半導体領域ＮＲ１が設けられている。
＜ＩＧＢＴの動作＞
次に、本実施の形態１におけるＩＧＢＴＱ１の動作について説明する。まず、ＩＧＢＴＱ１がターンオンする動作について説明する。図７において、ゲート電極ＧＥと、エミッタ領域となるｎ＋型半導体領域ＥＲの間に充分な正の電圧を印加することにより、トレンチゲート構造をしたＭＯＳＦＥＴがターンオンする。この場合、コレクタ領域を構成するｐ＋型半導体領域ＰＲ１とｎ−型半導体領域ＮＲ２の間が順バイアスされ、ｐ＋型半導体領域ＰＲ１からｎ−型半導体領域ＮＲ２へ正孔注入が起こる。続いて、注入された正孔のプラス電荷と同じだけの電子がｎ−型半導体領域ＮＲ２に集まる。これにより、ｎ−型半導体領域ＮＲ２の抵抗低下が起こり（伝導度変調）、ＩＧＢＴＱ１はオン状態となる。
オン電圧には、ｐ＋型半導体領域ＰＲ１とｎ−型半導体領域ＮＲ２との接合電圧が加わるが、ｎ−型半導体領域ＮＲ２の抵抗値が伝導度変調により１桁以上低下するため、オン抵抗の大半を占めるような高耐圧では、パワーＭＯＳＦＥＴよりもＩＧＢＴＱ１の方が低オン電圧となる。したがって、ＩＧＢＴＱ１は、高耐圧化に有効なデバイスであることがわかる。すなわち、パワーＭＯＳＦＥＴでは、高耐圧化を図るためにドリフト層となるエピタキシャル層の厚さを厚くする必要があるが、この場合、オン抵抗も上昇することになる。これに対し、ＩＧＢＴＱ１においては、高耐圧化を図るために、ｎ−型半導体領域ＮＲ２の厚さを厚くしても、ＩＧＢＴＱ１のオン動作時には伝導度変調が生じる。このため、パワーＭＯＳＦＥＴよりもオン抵抗を低くすることができるのである。つまり、ＩＧＢＴＱ１によれば、パワーＭＯＳＦＥＴと比較して、高耐圧化を図る場合であっても、低オン抵抗なデバイスを実現することができるのである。
続いて、ＩＧＢＴＱ１がターンオフする動作について説明する。ゲート電極ＧＥと、エミッタ領域となるｎ＋型半導体領域ＥＲの間の電圧を低下させると、トレンチゲート構造をしたＭＯＳＦＥＴがターンオフする。この場合、ｐ＋型半導体領域ＰＲ１からｎ−型半導体領域ＮＲ２への正孔注入が停止し、すでに注入された正孔も寿命がつきて減少する。残留している正孔は、エミッタ電極ＥＥ側へ直接流出して（テイル電流）、流出が完了した時点でＩＧＢＴＱ１はオフ状態となる。このようにしてＩＧＢＴＱ１をオン／オフ動作させることができる。
＜ダイオードの構造＞
次に、図８は、ダイオードＦＷＤが形成された半導体チップＣＨＰ２の外形形状を示す平面図である。図８では、半導体チップＣＨＰ２の主面（表面）が示されている。図８に示すように、本実施の形態１における半導体チップＣＨＰ２の平面形状は、長辺ＬＳ２と短辺ＳＳ２を有する長方形形状をしている。そして、長方形形状をした半導体チップＣＨＰ２の表面には、長方形形状をしたアノード電極パッドＡＤＰが形成されている。一方、図示はしないが、半導体チップＣＨＰ２の表面とは反対側の裏面全体にわたって、長方形形状のカソード電極パッドが形成されている。
続いて、ダイオードＦＷＤのデバイス構造について説明する。図９は、ダイオードＦＷＤのデバイス構造を示す断面図である。図９において、半導体チップの裏面には、カソード電極ＣＤＥ（カソード電極パッドＣＤＰ）が形成されており、このカソード電極ＣＤＥ上にｎ＋型半導体領域ＮＲ３が形成されている。そして、ｎ＋型半導体領域ＮＲ３上にｎ−型半導体領域ＮＲ４が形成されており、ｎ−型半導体領域ＮＲ４上に、ｐ型半導体領域ＰＲ３が形成されている。ｐ型半導体領域ＰＲ３とｐ−型半導体領域ＰＲ４上には、アノード電極ＡＤＥ（アノード電極パッドＡＤＰ）が形成されている。アノード電極ＡＤＥは、例えば、アルミニウム−シリコンから構成されている。
＜ダイオードの動作＞
このように構成されたダイオードＦＷＤによれば、アノード電極ＡＤＥに正電圧を印加し、カソード電極ＣＤＥに負電圧を印加すると、ｎ−型半導体領域ＮＲ４とｐ型半導体領域ＰＲ３の間のｐｎ接合が順バイアスされ電流が流れる。一方、アノード電極ＡＤＥに負電圧を印加し、カソード電極ＣＤＥに正電圧を印加すると、ｎ−型半導体領域ＮＲ４とｐ型半導体領域ＰＲ３の間のｐｎ接合が逆バイアスされ電流が流れない。このようにして、整流機能を有するダイオードＦＷＤを動作させることができる。
＜改善の余地＞
上述した図３に示すインバータ回路ＩＮＶは、例えば、ＩＧＢＴＱ１が形成された半導体チップＣＨＰ１と、ダイオードＦＷＤが形成された半導体チップＣＨＰ２とを１パッケージ化した半導体装置を６つ使用することにより具現化されている。ここで、ＩＧＢＴＱ１が形成された半導体チップＣＨＰ１と、ダイオードＦＷＤが形成された半導体チップＣＨＰ２とを１パッケージ化した半導体装置の製造工程（関連技術）においては、半導体装置の信頼性を向上する観点から改善の余地が存在する。
以下に、この改善の余地について説明する。図１０は、インバータ回路ＩＮＶの構成要素となる関連技術における半導体装置の製造工程の一部を示す図である。図１０（ａ）は、関連技術における半導体装置の製造工程の一部（クリップ搭載工程）を示す平面図であり、図１０（ｂ）は、図１０（ａ）のＡ−Ａ線での断面図である。
図１０（ａ）および図１０（ｂ）に示すように、チップ搭載部ＴＡＢ上には、導電性接着材ＡＤＨ１を介して、ＩＧＢＴが形成された半導体チップＣＨＰ１とダイオードが形成された半導体チップＣＨＰ２とが搭載されている。そして、半導体チップＣＨＰ１のエミッタ電極パッドＥＰ上および半導体チップＣＨＰ２のアノード電極パッドＡＤＰ上には、導電性接着材ＡＤＨ２が形成されており、この導電性接着材ＡＤＨ２を介して、半導体チップＣＨＰ１と半導体チップＣＨＰ２とリードＬＤ１とにわたるクリップＣＬＰが配置されている。このように、図１０（ａ）および図１０（ｂ）には、半導体チップＣＨＰ１と半導体チップＣＨＰ２とリードＬＤ１とを電気的に接続するクリップＣＬＰを搭載するクリップ搭載工程が図示されている。このクリップ搭載工程までの工程は、例えば、治具に収納された状態で実施される。なぜなら、クリップ搭載工程よりも前の工程では、リードフレームＬＦとチップ搭載部ＴＡＢとが分離されている状態にあるからである。その後、クリップ搭載工程を経ることにより、半導体チップＣＨＰ１および半導体チップＣＨＰ２を搭載したチップ搭載部ＴＡＢとリードフレームＬＦとは、クリップＣＬＰによって接続され、一体構造体が形成されることになる。そして、クリップ搭載工程を実施した後は、例えば、上述した一体構造体を治具から取り出し、半導体チップＣＨＰ１とリードＬＤ２とをワイヤＷで接続するワイヤボンディング工程が実施されることになる。
図１１（ａ）は、関連技術における半導体装置の製造工程の一部（ワイヤボンディング工程）を示す平面図であり、図１１（ｂ）は、図１１（ａ）のＡ−Ａ線での断面図である。図１１（ａ）および図１１（ｂ）に示すワイヤボンディング工程を実施するには、クリップ搭載工程を実施することにより形成された一体構造体を治具から取り出し、この一体構造体を搬送する搬送工程が必然的に存在する。
ここで、図１１（ａ）および図１１（ｂ）に示すように、一体構造体においては、クリップＣＬＰによってだけ、半導体チップＣＨＰ１および半導体チップＣＨＰ２が搭載されたチップ搭載部ＴＡＢとリードフレームＬＦとが接続され、かつ、クリップＣＬＰが接続強度の弱い片持ち構造となっている。この結果、上述した搬送工程における衝撃や振動によって、クリップＣＬＰと半導体チップＣＨＰ１との接合部分や、クリップＣＬＰと半導体チップＣＨＰ２との接合部分にダメージが加わることが懸念され、さらには、クリップＣＬＰ自体の変形も懸念される（第１の改善の余地）。
また、クリップＣＬＰの片持ち構造では、クリップＣＬＰの位置固定が難しくなる結果、クリップＣＬＰの位置ずれが発生しやすく、この位置ずれに起因する電気的な接続不良が発生することが懸念される。特に、クリップＣＬＰと半導体チップＣＨＰ１との接続や、クリップＣＬＰと半導体チップＣＨＰ２との接続に半田接続を使用する場合、半田の広がり状態によって、クリップＣＬＰが所定方向に引き寄せられて、クリップＣＬＰの位置ずれが発生しやすい。すなわち、関連技術では、クリップＣＬＰの片持ち構造に起因するクリップＣＬＰの位置ずれが生じやすく、製造される半導体装置での電気的な接続不良の発生が懸念される。言い換えれば、関連技術においては、製造歩留りの低下が懸念される（第２の改善の余地）。
さらには、図１２に示すように、クリップＣＬＰの片持ち構造では、クリップ搭載工程において、クリップＣＬＰに加わる荷重およびクリップＣＬＰ自体の自重による沈み込みが発生しやすくなる。この結果、図１２に示すように、クリップＣＬＰの高さが一定とならずに傾くため、クリップＣＬＰと半導体チップＣＨＰ１とを接続する導電性接着材ＡＤＨ２や、クリップＣＬＰと半導体チップＣＨＰ２とを接続する導電性接着材ＡＤＨ２の薄膜化と不均一化が生じる。これにより、関連技術で製造された半導体装置では、導電性接着材ＡＤＨ２の薄膜化および不均一化によって、温度サイクル特性やパワーサイクル特性に代表される熱疲労耐性が低下することが懸念される（第３の改善の余地）。
以上のことから、関連技術においては、上述した第１の改善の余地と第２の改善の余地と第３の改善の余地とが存在し、半導体装置の信頼性を向上することが望まれている。そこで、本実施の形態１では、上述した改善の余地に対する工夫を施している。以下に、この工夫を施した本実施の形態１における技術的思想について説明する。
＜実施の形態１における半導体装置の実装構成＞
本実施の形態１における半導体装置は、図３に示すインバータ回路ＩＮＶに関するものであり、インバータ回路ＩＮＶの構成要素となる１つのＩＧＢＴＱ１と１つのダイオードＦＷＤとを１パッケージ化したものである。すなわち、本実施の形態１における半導体装置を６つ使用することにより、３相モータを駆動する３相のインバータ回路ＩＮＶとなる電子装置（パワーモジュール）が構成されることになる。
図１３は、本実施の形態１における半導体装置ＰＡＣ１の外観構成を示す図である。具体的に、図１３（ａ）は、本実施の形態１における半導体装置ＰＡＣ１の外観構成を示す上面図であり、図１３（ｂ）は、側面図であり、図１３（ｃ）は、下面図である。
図１３（ａ）に示すように、本実施の形態１における半導体装置ＰＡＣ１は、矩形形状をした樹脂からなる封止体ＭＲを有する。この封止体ＭＲは、図１３（ａ）に示す上面と、この上面とは反対側の下面（図１３（ｃ））と、その厚さ方向において上面と下面との間に位置する第１側面および第１側面と対向する第２側面とを有する。図１３（ａ）においては、第１側面を構成する辺Ｓ１が図示され、第２側面を構成する辺Ｓ２が図示されている。さらに、封止体ＭＲは、第１側面および第２側面と交差する第３側面と、第１側面および第２側面と交差し、第３側面と対向する第４側面とを有する。図１３（ａ）においては、第３側面を構成する辺Ｓ３が図示されているとともに、第４側面を構成する辺Ｓ４が図示されている。
ここで、本実施の形態１における半導体装置ＰＡＣ１では、図１３（ａ）に示すように、第１側面から複数のリードＬＤ１のそれぞれの一部分が突出し、かつ、第２側面から複数のリードＬＤ２のそれぞれの一部分が突出している。このとき、リードＬＤ１はエミッタ端子ＥＴを構成し、リードＬＤ２は信号端子ＳＧＴを構成している。そして、エミッタ端子ＥＴを構成する複数のリードＬＤ１のそれぞれの幅は、信号端子ＳＧＴを構成する複数のリードＬＤ２のそれぞれの幅よりも大きくなっている。言い換えれば、本実施の形態１において、複数のリードＬＤ１をまとめて第１リード（第１リード群）と呼び、複数のリードＬＤ２をまとめて第２リード（第２リード群）と呼ぶ場合、第１リードの封止体ＭＲから露出している部分は、複数の部分（複数のリードＬＤ１）から構成され、かつ、第２リードの封止体ＭＲから露出している部分は、複数の部分（複数のリードＬＤ２）から構成される。このとき、平面視において、第１リードの複数の部分のそれぞれの幅は、複数のリードＬＤ２のそれぞれの幅よりも広いということもできる。これは、エミッタ端子ＥＴには大電流が流れるため、できるだけ抵抗を低減する必要があるのに対し、信号端子ＳＧＴには微小な電流しか流れないことを考慮したものである。
本実施の形態１における半導体装置ＰＡＣ１では、後述する製造方法上の特徴を反映した構造上の痕跡が外観に顕在化している。具体的には、図１３（ａ）に示すように、支持部ＳＰＵの端部が第１側面（辺Ｓ１）から露出しているとともに、第２側面（辺Ｓ２）からも露出している。さらに、本実施の形態１における半導体装置ＰＡＣ１では、封止体ＭＲの上面に複数のピン跡ＰＭが形成されている。
続いて、図１３（ｂ）に示すように、本実施の形態１における半導体装置ＰＡＣ１では、封止体ＭＲから突き出たリードＬＤ１およびリードＬＤ２がガルウィング状に折り曲げ加工されている。これにより、半導体装置ＰＡＣ１の実装容易性が向上する。さらに、図１３（ｃ）に示すように、本実施の形態１における半導体装置ＰＡＣ１では、封止体ＭＲの下面（裏面）からチップ搭載部ＴＡＢの下面（裏面）が露出している。これにより、半導体装置の放熱効率を向上することができる。
次に、本実施の形態１における半導体装置ＰＡＣ１を構成する封止体ＭＲの内部構造について説明する。図１４は、本実施の形態１における半導体装置ＰＡＣ１の封止体ＭＲの内部構造を示す図であり、図１４（ａ）が平面図に対応し、図１４（ｂ）が図１４（ａ）のＡ−Ａ線での断面図に対応し、図１４（ｃ）が図１４（ａ）のＢ−Ｂ線での断面図に対応する。
まず、図１４（ａ）において、封止体ＭＲの内部には、矩形形状のチップ搭載部ＴＡＢが配置されている。このチップ搭載部ＴＡＢは、放熱効率を高めるためのヒートスプレッダとしても機能し、例えば、熱伝導率の高い銅を主成分とする材料から構成されている。ここで、「主成分」とは、部材を構成する構成材料のうち、最も多く含まれている材料成分のことをいい、例えば、「銅を主成分とする材料」とは、部材の材料が銅を最も多く含んでいることを意味している。本明細書で「主成分」という言葉を使用する意図は、例えば、部材が基本的に銅から構成されているが、その他に不純物を含む場合を排除するものではないことを表現するために使用している。
チップ搭載部ＴＡＢ上には、例えば、銀ペーストや高融点半田からなる導電性接着材ＡＤＨ１を介して、ＩＧＢＴが形成された半導体チップＣＨＰ１、および、ダイオードが形成された半導体チップＣＨＰ２が搭載されている。このとき、半導体チップＣＨＰ１および半導体チップＣＨＰ２が搭載されている面をチップ搭載部ＴＡＢの上面と定義し、この上面と反対側の面を下面と定義する。この場合、半導体チップＣＨＰ１および半導体チップＣＨＰ２は、チップ搭載部ＴＡＢの上面上に搭載されているということになる。特に、ダイオードが形成された半導体チップＣＨＰ２は、半導体チップＣＨＰ２の裏面に形成されたカソード電極パッドが、導電性接着材ＡＤＨ１を介して、チップ搭載部ＴＡＢの上面と接触するように配置される。この場合、半導体チップＣＨＰ２の表面に形成されているアノード電極パッドＡＤＰが上を向くことになる。一方、ＩＧＢＴが形成された半導体チップＣＨＰ１は、半導体チップＣＨＰ１の裏面に形成されたコレクタ電極ＣＥ（コレクタ電極パッドＣＰ）（図５参照）が、導電性接着材ＡＤＨ１を介して、チップ搭載部ＴＡＢの上面と接触するように配置される。この場合、半導体チップＣＨＰ１の表面に形成されているエミッタ電極パッドＥＰおよび複数の電極パッドが上を向くことになる。したがって、半導体チップＣＨＰ１のコレクタ電極パッドＣＰと半導体チップＣＨＰ２のカソード電極パッドとはチップ搭載部ＴＡＢを介して電気的に接続されることになる。
続いて、図１４（ａ）に示すように、半導体チップＣＨＰ１のエミッタ電極パッドＥＰ、および、半導体チップＣＨＰ２のアノード電極パッドＡＤＰ上には、例えば、銀ペーストや高融点半田からなる導電性接着材ＡＤＨ２を介して、導電性部材であるクリップＣＬＰが配置されている。そして、このクリップＣＬＰは、導電性接着材ＡＤＨ２を介して、エミッタ端子ＥＴと接続されている。したがって、半導体チップＣＨＰ１のエミッタ電極パッドＥＰと半導体チップＣＨＰ２のアノード電極パッドＡＤＰとは、クリップＣＬＰを介してエミッタ端子ＥＴと電気的に接続されていることになる。このクリップＣＬＰは、例えば、銅を主成分とする板状部材から構成される。つまり、本実施の形態１では、半導体チップＣＨＰ１のエミッタ電極パッドＥＰからエミッタ端子ＥＴにわたって大電流が流れるため、大電流を流すことができるように、大きな面積を確保できるクリップＣＬＰを使用している。
また、図１４（ａ）に示すように、半導体チップＣＨＰ１の表面には、複数の電極パッドが形成されており、この複数の電極パッドのそれぞれは、導電性部材であるワイヤＷによって、信号端子ＳＧＴと電気的に接続されている。具体的に、複数の電極パッドは、ゲート電極パッドＧＰ、温度検知用電極パッドＴＣＰ、温度検知用電極パッドＴＡＰ、電流検知用電極パッドＳＥＰ、ケルビン検知用電極パッドＫＰを含んでいる。そして、ゲート電極パッドＧＰは、信号端子ＳＧＴの１つであるゲート端子ＧＴとワイヤＷで電気的に接続されている。同様に、温度検知用電極パッドＴＣＰは、信号端子ＳＧＴの１つである温度検知用端子ＴＣＴとワイヤＷで電気的に接続され、温度検知用電極パッドＴＡＰは、信号端子ＳＧＴの１つである温度検知用端子ＴＡＴとワイヤＷで電気的に接続されている。また、電流検知用電極パッドＳＥＰは、信号端子ＳＧＴの１つである電流検知用端子ＳＥＴとワイヤＷで電気的に接続され、ケルビン検知用電極パッドＫＰは、ケルビン端子ＫＴとワイヤＷで電気的に接続されている。このとき、ワイヤＷは、例えば、金、銅もしくはアルミニウムを主成分とする導電性部材から構成されている。
ここで、図１４（ａ）に示すように、平面視において、半導体チップＣＨＰ２は、エミッタ端子ＥＴと半導体チップＣＨＰ１との間に位置するように、チップ搭載部ＴＡＢの上面上に搭載され、かつ、半導体チップＣＨＰ１は、半導体チップＣＨＰ２と信号端子ＳＧＴとの間に位置するように、チップ搭載部ＴＡＢの上面上に搭載されている。
言い換えれば、エミッタ端子ＥＴ、半導体チップＣＨＰ２、半導体チップＣＨＰ１および信号端子ＳＧＴは、第１方向であるｙ方向に沿って配置されている。具体的には、平面視において、半導体チップＣＨＰ２は、半導体チップＣＨＰ１よりもエミッタ端子ＥＴに近くなるように、チップ搭載部ＴＡＢの上面上に搭載され、かつ、半導体チップＣＨＰ１は、半導体チップＣＨＰ２よりも信号端子ＳＧＴに近くなるように、チップ搭載部ＴＡＢの上面上に搭載されていることになる。
そして、平面視において、ゲート電極パッドＧＰがエミッタ電極パッドＥＰよりも信号端子ＳＧＴに近くなるように、半導体チップＣＨＰ１はチップ搭載部ＴＡＢの上面上に搭載されている。さらに言えば、平面視において、ゲート電極パッドＧＰ、温度検知用電極パッドＴＣＰ、温度検知用電極パッドＴＡＰ、電流検知用電極パッドＳＥＰ、ケルビン検知用電極パッドＫＰを含む複数の電極パッドがエミッタ電極パッドＥＰよりも信号端子ＳＧＴに近くなるように、半導体チップＣＨＰ１はチップ搭載部ＴＡＢの上面上に搭載されていることになる。言い換えれば、半導体チップＣＨＰ１の複数の電極パッドは、平面視において、半導体チップＣＨＰ１の辺のうち、信号端子ＳＧＴに最も近い辺に沿って配置されているということもできる。このとき、図１４（ａ）に示すように、平面視において、クリップＣＬＰは、ゲート電極パッドＧＰを含む複数の電極パッドおよび複数のワイヤＷのいずれとも重ならないように配置されている。
このように内部構成されている半導体装置ＰＡＣ１においては、半導体チップＣＨＰ１、半導体チップＣＨＰ２、チップ搭載部ＴＡＢの一部、エミッタ端子ＥＴの一部、複数の信号端子ＳＧＴのそれぞれの一部、クリップＣＬＰおよびワイヤＷが、例えば、樹脂によって封止されることにより、封止体ＭＲが構成されている。
続いて、図１４（ｃ）において、チップ搭載部ＴＡＢの上面上には、導電性接着材ＡＤＨ１を介して、ＩＧＢＴが形成された半導体チップＣＨＰ１と、ダイオードが形成された半導体チップＣＨＰ２が搭載されている。そして、半導体チップＣＨＰ１の表面上から半導体チップＣＨＰ２の表面上にわたり、導電性接着材ＡＤＨ２を介して、クリップＣＬＰが配置されている。このクリップＣＬＰは、さらに、エミッタ端子ＥＴと導電性接着材ＡＤＨ２で接続されており、エミッタ端子ＥＴの一部は、封止体ＭＲから露出している。また、半導体チップＣＨＰ１は、エミッタ端子ＥＴ（リードＬＤ１）とは反対側に配置された信号端子ＳＧＴとワイヤＷで接続され、信号端子ＳＧＴ（リードＬＤ２）の一部も封止体ＭＲから露出している。
ここで、図１４（ｂ）に示すように、チップ搭載部ＴＡＢの下面は、封止体ＭＲの下面から露出しており、この露出しているチップ搭載部ＴＡＢの下面がコレクタ端子ＣＴとなる。そして、チップ搭載部ＴＡＢの下面は、半導体装置ＰＡＣ１を配線基板に実装した際、配線基板上に形成された配線と半田付け可能な面となる。
チップ搭載部ＴＡＢの上面上には、半導体チップＣＨＰ１と半導体チップＣＨＰ２が搭載されており、半導体チップＣＨＰ１のコレクタ電極パッドと、半導体チップＣＨＰ２のカソード電極パッドがチップ搭載部ＴＡＢに導電性接着材ＡＤＨ１を介して接触している。このことから、コレクタ電極パッドとカソード電極パッドは、チップ搭載部ＴＡＢを介して電気的に接続されていることになり、結局、コレクタ端子ＣＴと電気的に接続されることになる。さらに、図１４（ｃ）に示すように、チップ搭載部ＴＡＢの厚さは、エミッタ端子ＥＴや信号端子ＳＧＴの厚さよりも厚くなっている。
本実施の形態１における半導体装置ＰＡＣ１において、導電性接着材ＡＤＨ１および導電性接着材ＡＤＨ２には、例えば、エポキシ樹脂等の材料をバインダとして、銀フィラー（Ａｇフィラー）を含有させた銀ペーストを使用することができる。この銀ペーストは、成分に鉛を含まない鉛フリー材料であるため、環境に優しいという利点がある。また、銀ペーストは、温度サイクル性やパワーサイクル性に優れており、半導体装置ＰＡＣ１の信頼性を向上できる利点が得られる。さらに、銀ペーストを使用する場合には、例えば、半田のリフロー処理に使用される真空リフロー装置に対して、コストの安いベーク炉で銀ペーストの熱処理が可能なため、半導体装置ＰＡＣ１の組立設備が安価になるという利点も得ることができる。
ただし、導電性接着材ＡＤＨ１および導電性接着材ＡＤＨ２には、銀ペーストに限らず、例えば、半田を使用することもできる。導電性接着材ＡＤＨ１および導電性接着材ＡＤＨ２として半田を使用する場合には、半田の電気伝導率が高いことから、半導体装置ＰＡＣ１のオン抵抗を低減できる利点が得られる。つまり、半田を使用することにより、例えば、オン抵抗の低減が必要とされるインバータに使用される半導体装置ＰＡＣ１の性能向上を図ることができる。
ここで、本実施の形態１における半導体装置ＰＡＣ１が製品として完成した後は、回路基板（実装基板）に実装される。この場合、半導体装置ＰＡＣ１と実装基板の接続には、半田が使用される。半田による接続の場合、半田を溶融させて接続させるため、加熱処理（リフロー）が必要とされる。
したがって、半導体装置ＰＡＣ１と実装基板との接続に使用される半田と、上述した半導体装置ＰＡＣ１の内部で使用される半田が同じ材料である場合、半導体装置ＰＡＣ１と実装基板との接続の際に加えられる熱処理（リフロー）によって、半導体装置ＰＡＣ１の内部に使用されている半田も溶融することになる。この場合、半田の溶融による体積膨張で半導体装置ＰＡＣ１を封止している樹脂にクラックが発生したり、溶融した半田が外部へ漏れ出したりする不具合が発生することになる。
このことから、半導体装置ＰＡＣ１の内部では高融点半田が使用される。この場合、半導体装置ＰＡＣ１と実装基板との接続の際に加えられる熱処理（リフロー）によって、半導体装置ＰＡＣ１の内部に使用されている高融点半田は溶融することはない。この結果、高融点半田の溶融による体積膨張で半導体装置ＰＡＣ１を封止している樹脂にクラックが発生したり、溶融した半田が外部へ漏れ出したりする不具合を防止することができる。
半導体装置ＰＡＣ１と実装基板との接続に使用される半田は、例えば、Ｓｎ（すず）−銀（Ａｇ）−銅（Ｃｕ）に代表される融点が２２０℃程度の半田が使用され、リフローの際に、半導体装置ＰＡＣ１は、２６０℃程度まで加熱される。このことから、例えば、本明細書でいう高融点半田とは、２６０℃程度に加熱しても溶融しない半田を意図している。代表的なものを挙げると、例えば、融点が３００℃以上でリフロー温度が３５０℃程度であり、Ｐｂ（鉛）を９０重量％以上含んだ半田である。
基本的に、本実施の形態１における半導体装置ＰＡＣ１では、導電性接着材ＡＤＨ１と、導電性接着材ＡＤＨ２とは同じ材料成分であることを想定している。ただし、これに限らず、例えば、導電性接着材ＡＤＨ１を構成する材料と、導電性接着材ＡＤＨ２を構成する材料とを異なる材料成分から構成することもできる。
＜実施の形態１における半導体装置の特徴＞
次に、本実施の形態１における半導体装置ＰＡＣ１の特徴点について説明する。図１４（ａ）において、本実施の形態１における特徴点は、封止体ＭＲの内部に支持部ＳＰＵが設けられ、この支持部ＳＰＵによってクリップＣＬＰが支持されている点にある。具体的には、図１４（ａ）に示すように、半導体チップＣＨＰ１および半導体チップＣＨＰ２を挟むように一対の支持部ＳＰＵが設けられており、一対の支持部ＳＰＵのそれぞれは、リードＬＤ１およびリードＬＤ２の突出方向と並行するｙ方向に延在している。そして、本実施の形態１において、クリップＣＬＰは、リードＬＤ１と半導体チップＣＨＰ１と半導体チップＣＨＰ２とを接続する本体部ＢＤＵと、本体部ＢＤＵと接続され、ｘ方向に延在する一対の延在部ＥＸＵとから構成されている。つまり、クリップＣＬＰは、本体部ＢＤＵと、本体部ＢＤＵと連なる延在部ＥＸＵとを有する。このとき、図１４（ａ）に示すように、一対の延在部ＥＸＵのそれぞれは、一対の支持部ＳＰＵのそれぞれの上に搭載されており、これによって、クリップＣＬＰは、一対の支持部ＳＰＵによって支持されることになる。すなわち、本実施の形態１において、クリップＣＬＰは、リードＬＤ１上（１点）と一対の支持部ＳＰＵ上（２点）に搭載されており、クリップＣＬＰは、これらの３点で支持されていることになる。表現を換えて言えば、平面視において、クリップＣＬＰの延在部ＥＸＵの一部が、支持部ＳＰＵに重なるように配置されている。
したがって、本実施の形態１における半導体装置ＰＡＣ１では、半導体チップＣＨＰ１および半導体チップＣＨＰ２上に加わるクリップＣＬＰの自重を分散することができる。つまり、本実施の形態１によれば、クリップＣＬＰは、半導体チップＣＨＰ１上および半導体チップＣＨＰ２上だけでなく、一対の支持部ＳＰＵ上にも配置されることになるため、クリップＣＬＰの自重は、一対の支持部ＳＰＵにも分散されることになる。このことは、一対の支持部ＳＰＵを設けない場合に比べて、半導体チップＣＨＰ１および半導体チップＣＨＰ２に加わる荷重が軽減されることを意味し、これによって、クリップＣＬＰの自重による半導体チップＣＨＰ１および半導体チップＣＨＰ２に加わるダメージを抑制することができる。例えば、クリップＣＬＰの自重によって、少なからず、半導体チップＣＨＰ１および半導体チップＣＨＰ２に歪みが発生する場合があり、内部に形成されているデバイス構造に悪影響を及ぼすことも考えられる。この点に関し、本実施の形態１によれば、クリップＣＬＰの３点支持構造によって、クリップＣＬＰの自重が分散されるため、半導体チップＣＨＰ１および半導体チップＣＨＰ２に与える悪影響を低減できる。このことから、本実施の形態１によれば、半導体装置ＰＡＣ１の信頼性を向上することができる。
さらに、本実施の形態１の特徴点であるクリップＣＬＰの３点支持構造によれば、以下に示す利点も得ることができる。例えば、一対の支持部ＳＰＵは、リードＬＤ１およびリードＬＤ２と同じように、熱伝導率の高い銅材料から構成されている。この結果、半導体チップＣＨＰ１および半導体チップＣＨＰ２で発生した熱は、クリップＣＬＰに伝わるが、このクリップＣＬＰが３点支持構造をしているため、クリップＣＬＰと接続されているリードＬＤ１だけでなく、クリップＣＬＰの延在部ＥＸＵから一対の支持部ＳＰＵを介しても放散される。つまり、クリップＣＬＰの３点支持構造を採用している本実施の形態１における半導体装置ＰＡＣ１によれば、半導体チップＣＨＰ１および半導体チップＣＨＰ２で発生した熱を効率良く放散させることができる。このことは、本実施の形態１における半導体装置ＰＡＣ１によれば、熱暴走のポテンシャルを低減できることを意味し、これによっても、半導体装置ＰＡＣ１の信頼性を向上することができる。例えば、図１４（ａ）では、ｙ方向における半導体チップＣＨＰ１と半導体チップＣＨＰ２との間の位置に、クリップＣＬＰの本体部ＢＤＵからｘ方向に延在する延在部ＥＸＵが配置されている例が示されている。ただし、ＩＧＢＴが形成されている半導体チップＣＨＰ１からの発熱量が多いことを考慮して、半導体チップＣＨＰ１から発生する熱を効率良く放散させる観点から、例えば、クリップＣＬＰの延在部ＥＸＵの配置位置を半導体チップＣＨＰ１側にずらすこともできる。この場合、発熱量の多い半導体チップＣＨＰ１から発生した熱を効率良く、クリップＣＬＰの一対の延在部ＥＸＵから一対の支持部ＳＰＵへ放散させることができるため、半導体装置ＰＡＣ１のさらなる信頼性向上を実現することができる。
上述したように、半導体装置ＰＡＣ１の放熱効率を向上する観点からは、半導体チップＣＨＰ１と半導体チップＣＨＰ２との間の位置に延在部ＥＸＵを配置する構成よりも、延在部ＥＸＵの配置位置を半導体チップＣＨＰ１の表面に形成されたエミッタ電極パッドＥＰと重なるように半導体チップＣＨＰ１側にずらす構成が望ましいと考えられる。
一方、半導体チップＣＨＰ１と半導体チップＣＨＰ２との間の位置に延在部ＥＸＵを配置する構成は、半導体装置ＰＡＣ１の内部への水分の浸入を抑制する観点から、延在部ＥＸＵの配置位置を半導体チップＣＨＰ１の表面に形成されたエミッタ電極パッドＥＰと重なるように配置する構成よりも優位性を有する。以下に、この点について説明する。
図１４（ａ）に示すように、本実施の形態１における半導体装置ＰＡＣ１では、封止体ＭＲの第１側面（辺Ｓ１）と第２側面（辺Ｓ２）から支持部ＳＰＵの端部が露出している。このことから、本実施の形態１では、露出する支持部ＳＰＵの端部を介して、半導体装置ＰＡＣ１の外部から内部へ水分が浸入するポテンシャルが存在する。
ただし、図１４（ａ）に示すように、本実施の形態１における半導体装置ＰＡＣ１では、支持部ＳＰＵとクリップＣＬＰの延在部ＥＸＵとが別体で構成されている（第１点）。また、支持部ＳＰＵの延在方向（ｙ方向）とクリップＣＬＰの延在部ＥＸＵの延在方向（ｘ方向）とが直交していることにより、露出する支持部ＳＰＵの端部から半導体チップＣＨＰ１（半導体チップＣＨＰ２）までの距離が長くなっている（第２点）。したがって、まず、第１点によって、水分の浸入経路に支持部ＳＰＵとクリップＣＬＰの延在部ＥＸＵとの接合部分での段差障壁が形成されることになる。そして、第２点によって、半導体チップＣＨＰ１あるいは半導体チップＣＨＰ２までの水分の浸入経路が長くなる。この結果、上述した第１点と第２点によって、本実施の形態１における半導体装置ＰＡＣ１では、半導体装置ＰＡＣ１の外部から浸入した水分が半導体チップＣＨＰ１や半導体チップＣＨＰ２まで到達することを充分に抑制することができる。
さらに、半導体チップＣＨＰ１と半導体チップＣＨＰ２との間の位置に延在部ＥＸＵを配置する構成では、たとえ、クリップＣＬＰの延在部ＥＸＵまで水分が浸入したとしても、平面視において、延在部ＥＸＵが半導体チップＣＨＰ１および半導体チップＣＨＰ２と重なっていない。このため、浸入した水分が半導体チップＣＨＰ１の表面に形成されているエミッタ電極パッドＥＰや半導体チップＣＨＰ２の表面に形成されているアノード電極パッドＡＤＰまで到達するポテンシャルを低減することができる（第３点）。
したがって、半導体チップＣＨＰ１と半導体チップＣＨＰ２との間の位置に延在部ＥＸＵを配置する構成では、上述した第１点と第２点に加えて、第３点による利点も得ることができる。このため、特に、半導体チップＣＨＰ１と半導体チップＣＨＰ２との間の位置に延在部ＥＸＵを配置する構成では、半導体装置ＰＡＣ１の外部から内部へ水分が浸入することに起因する電極パッドの腐蝕を効果的に抑制することができる。すなわち、半導体チップＣＨＰ１や半導体チップＣＨＰ２にまで浸入した水分による半導体装置ＰＡＣ１の信頼性低下を抑制する観点からは、半導体チップＣＨＰ１と半導体チップＣＨＰ２との間の位置に延在部ＥＸＵを配置する構成に優位性があることになる。
なお、図１４（ａ）に示すように、本実施の形態１における半導体装置ＰＡＣ１では、平面視において、支持部ＳＰＵと延在部ＥＸＵとが重なる領域が、封止体ＭＲに内包されている。そして、支持部ＳＰＵと延在部ＥＸＵとの接続構造は、以下のようになっている。
図１４（ｂ）は、図１４（ａ）のＡ−Ａ線で切断した断面図である。図１４（ｂ）に示すように、クリップＣＬＰには、突起部ＰＪＵが設けられており、この突起部ＰＪＵが支持部ＳＰＵの側面に押し当てられている。そして、クリップＣＬＰは、突起部ＰＪＵを支持部ＳＰＵの側面（内側面）に押し当てた状態で、支持部ＳＰＵ上に搭載されている。これにより、本実施の形態１における半導体装置ＰＡＣ１によれば、突起部ＰＪＵを支持部ＳＰＵの側面に押し当てることによって、クリップＣＬＰの位置を固定することができ、かつ、支持部ＳＰＵ上にクリップＣＬＰを搭載することによって、支持部ＳＰＵでクリップＣＬＰを支持することができる。
＜実施の形態１における半導体装置の製造方法＞
続いて、本実施の形態１における半導体装置の製造方法について、図面を参照しながら説明する。
１．チップ搭載部の準備工程
まず、図１５に示すように、チップ搭載部ＴＡＢを準備する。このチップ搭載部ＴＡＢは、例えば、矩形形状をしており、銅を主成分とする材料から構成されている。
２．チップ搭載工程
次に、図１６に示すように、チップ搭載部ＴＡＢ上に、例えば、導電性接着材ＡＤＨ１を形成する。導電性接着材ＡＤＨ１には、例えば、銀ペーストや高融点半田を使用することができる。続いて、図１７に示すように、チップ搭載部ＴＡＢ上に、ＩＧＢＴが形成された半導体チップＣＨＰ１と、ダイオードが形成された半導体チップＣＨＰ２を搭載する。
ここで、ダイオードが形成された半導体チップＣＨＰ２においては、半導体チップＣＨＰ２の裏面に形成されたカソード電極パッドが、導電性接着材ＡＤＨ１を介してチップ搭載部ＴＡＢと接触するように配置される。この結果、半導体チップＣＨＰ２の表面に形成されているアノード電極パッドＡＤＰが上を向くことになる。
一方、ＩＧＢＴが形成された半導体チップＣＨＰ１においては、半導体チップＣＨＰ１の裏面に形成されたコレクタ電極パッドが、導電性接着材ＡＤＨ１を介してチップ搭載部ＴＡＢと接触するように配置される。これにより、半導体チップＣＨＰ２のカソード電極パッドと、半導体チップＣＨＰ１のコレクタ電極パッドは、チップ搭載部ＴＡＢを介して電気的に接続されることになる。また、半導体チップＣＨＰ１の表面に形成されているエミッタ電極パッドＥＰ、および、複数の電極パッド（複数の信号電極パッド）は上を向くことになる。
なお、ＩＧＢＴが形成された半導体チップＣＨＰ１と、ダイオードが形成された半導体チップＣＨＰ２の搭載順は、半導体チップＣＨＰ１が前で、半導体チップＣＨＰ２が後でもよいし、半導体チップＣＨＰ２が前で、半導体チップＣＨＰ１が後であってもよい。
その後、導電性接着材ＡＤＨ１が銀ペーストである場合には、加熱処理（ベーク処理）が実施される。
３．リードフレーム配置工程
次に、図１８に示すように、リードフレームＬＦを準備する。ここで、図１８に示すように、チップ搭載部ＴＡＢの厚さは、リードフレームＬＦの厚さよりも厚くなっている。また、リードフレームＬＦには、複数のリードＬＤ１と複数のリードＬＤ２と一対の支持部ＳＰＵとして機能する吊り部ＨＬが形成されている。なお、この吊り部ＨＬには、屈曲部ＢＥＵが形成されているとともに切り欠き部ＮＴＵが形成されている。
その後、図１８に示すように、半導体チップＣＨＰ１および半導体チップＣＨＰ２を搭載したチップ搭載部ＴＡＢの上方に、リードフレームＬＦを配置する。このとき、ＩＧＢＴが形成された半導体チップＣＨＰ１は、リードＬＤ２に近くなる位置に配置され、ダイオードが形成された半導体チップＣＨＰ２は、リードＬＤ１に近くなる位置に配置される。つまり、平面視において、リードＬＤ１と半導体チップＣＨＰ１の間に挟まれるように半導体チップＣＨＰ２が搭載され、リードＬＤ２と半導体チップＣＨＰ２の間に挟まれるように半導体チップＣＨＰ１が配置される。そして、ＩＧＢＴが形成された半導体チップＣＨＰ１は、エミッタ電極パッドＥＰがリードＬＤ１側に配置され、かつ、複数の電極パッド（信号電極パッド）がリードＬＤ２側に配置される。さらに、平面視において、吊り部ＨＬは、チップ搭載部ＴＡＢと部分的に重なる一方、半導体チップＣＨＰ１および半導体チップＣＨＰ２とは重ならないように配置される。このような配置関係で、半導体チップＣＨＰ１および半導体チップＣＨＰ２を搭載したチップ搭載部ＴＡＢの上方にリードフレームＬＦが配置される。
４．電気的接続工程
続いて、図１９に示すように、半導体チップＣＨＰ２のアノード電極パッドＡＤＰ上に、例えば、銀ペーストや高融点半田からなる導電性接着材ＡＤＨ２を形成する。その後、半導体チップＣＨＰ１のエミッタ電極パッドＥＰ上にも、例えば、銀ペーストや高融点半田からなる導電性接着材ＡＤＨ２を形成する。さらに、図１９に示すように、リードＬＤ１の一部領域上にも、例えば、銀ペーストや高融点半田からなる導電性接着材ＡＤＨ２を形成する。このとき形成される導電性接着材ＡＤＨ２は、上述した導電性接着材ＡＤＨ１と同じ材料成分であってもよいし、異なる材料成分であってもよい。
その後、図２０に示すように、本体部ＢＤＵと延在部ＥＸＵとを有するクリップＣＬＰを準備し、リードＬＤ１上と半導体チップＣＨＰ２上と半導体チップＣＨＰ１上にわたって、クリップＣＬＰを搭載する。具体的には、リードＬＤ１上と半導体チップＣＨＰ２上と半導体チップＣＨＰ１とに跨るように、導電性接着材ＡＤＨ２を介して、クリップＣＬＰの本体部ＢＤＵを配置し、かつ、リードフレームＬＦの吊り部ＨＬ上に、クリップＣＬＰの延在部ＥＸＵを配置する。つまり、平面視において、半導体チップＣＨＰ１のエミッタ電極パッドＥＰと半導体チップＣＨＰ２のアノード電極パッドＡＤＰとリードＬＤ１の一部とに重なるように、導電性接着材ＡＤＨ２を介して、クリップＣＬＰの本体部ＢＤＵを配置し、かつ、リードフレームＬＦの吊り部ＨＬ上に、クリップＣＬＰの延在部ＥＸＵを配置する。このとき、図２０に示すように、平面視において、クリップＣＬＰの延在部ＥＸＵは、チップ搭載部ＴＡＢに内包されている。そして、リードフレームＬＦの吊り部ＨＬは、リードＬＤ１の延在方向に延在し、クリップＣＬＰの延在部ＥＸＵは、リードＬＤ２の延在方向と交差する方向に延在している。
以上のことから、リードＬＤ１と半導体チップＣＨＰ２に形成されているアノード電極パッドＡＤＰと半導体チップＣＨＰ１に形成されているエミッタ電極パッドＥＰとがクリップＣＬＰによって電気的に接続されることになる。また、クリップＣＬＰは、リードＬＤ１と一対の吊り部ＨＬとの３点によって支持される。つまり、クリップＣＬＰの延在部ＥＸＵは、リードフレームＬＦの吊り部ＨＬで支持される。言い換えれば、クリップＣＬＰの延在部ＥＸＵは、リードフレームＬＦの吊り部ＨＬに固定される。さらに言えば、クリップＣＬＰの延在部ＥＸＵは、吊り部ＨＬと延在部ＥＸＵとの交差部によって、リードフレームＬＦの吊り部ＨＬに支持されている。これにより、クリップＣＬＰの３点支持構造が実現されることになる。なお、図２０に示すように、平面視において、吊り部ＨＬと延在部ＥＸＵとの交差部は、チップ搭載部ＴＡＢに内包される。そして、図１４に示すように、平面視において、チップ搭載部ＴＡＢは、後述する工程で形成される封止体ＭＲに内包されていることから、本実施の形態１において、吊り部ＨＬと延在部ＥＸＵとの交差部は、後述する工程で形成される封止体ＭＲに内包されることになる。
図２１は、本実施の形態１において、リードフレームＬＦの吊り部ＨＬとクリップＣＬＰの延在部ＥＸＵとの配置構造を示す図である。特に、図２１（ａ）は、リードフレームＬＦの吊り部ＨＬとクリップＣＬＰの延在部ＥＸＵとの配置構造を示す平面図であり、図２１（ｂ）は、図２１（ａ）のＡ−Ａ線で切断した断面図である。
図２１（ａ）および図２１（ｂ）に示すように、リードフレームＬＦの吊り部ＨＬには、切り欠き部ＮＴＵが設けられており、クリップＣＬＰの延在部ＥＸＵには、突起部ＰＪＵが設けられている。そして、切り欠き部ＮＴＵの内部に突起部ＰＪＵが押し当てられた状態で、リードフレームＬＦの吊り部ＨＬ上にクリップＣＬＰの延在部ＥＸＵが配置されている。これにより、クリップＣＬＰの延在部ＥＸＵは、リードフレームＬＦの吊り部ＨＬに固定される。このようにして、本実施の形態１におけるリードフレームＬＦの吊り部ＨＬとクリップＣＬＰの延在部ＥＸＵとの配置構造が実現されている。
ただし、リードフレームＬＦの吊り部ＨＬとクリップＣＬＰの延在部ＥＸＵとの配置構造は、これに限らず、以下に示す配置構造を採用することもできる。図２２（ａ）は、リードフレームＬＦの吊り部ＨＬとクリップＣＬＰの延在部ＥＸＵとの配置構造を示す平面図であり、図２２（ｂ）は、図２２（ａ）のＡ−Ａ線で切断した断面図である。
図２２（ａ）および図２２（ｂ）に示すように、リードフレームＬＦの吊り部ＨＬには、切り欠き部ＮＴＵが設けられておらず、かつ、クリップＣＬＰの延在部ＥＸＵには、突起部ＰＪＵが設けられていない。そして、単に、リードフレームＬＦの吊り部ＨＬ上にクリップＣＬＰの延在部ＥＸＵが配置されている。このようにしても、リードフレームＬＦの吊り部ＨＬとクリップＣＬＰの延在部ＥＸＵとの配置構造を実現することができる。
さらに、図２３（ａ）は、リードフレームＬＦの吊り部ＨＬとクリップＣＬＰの延在部ＥＸＵとの配置構造を示す平面図であり、図２３（ｂ）は、図２３（ａ）のＡ−Ａ線で切断した断面図である。
図２３（ａ）および図２３（ｂ）に示すように、リードフレームＬＦの吊り部ＨＬには、溝部ＤＩＴが設けられ、クリップＣＬＰの延在部ＥＸＵには、突起部ＰＪＵが設けられている。そして、溝部ＤＩＴの内部に突起部ＰＪＵが挿入された状態で、リードフレームＬＦの吊り部ＨＬ上にクリップＣＬＰの延在部ＥＸＵが配置されている。これにより、クリップＣＬＰの延在部ＥＸＵは、リードフレームＬＦの吊り部ＨＬに固定される。このようにしても、リードフレームＬＦの吊り部ＨＬとクリップＣＬＰの延在部ＥＸＵとの配置構造を実現することができる。
以上のようにして、リードＬＤ１上と半導体チップＣＨＰ２上と半導体チップＣＨＰ１とに跨るように、導電性接着材ＡＤＨ２を介して、クリップＣＬＰの本体部ＢＤＵを配置し、かつ、リードフレームＬＦの吊り部ＨＬ上に、クリップＣＬＰの延在部ＥＸＵを配置した後、加熱処理を実施する。具体的には、導電性接着材ＡＤＨ２が銀ペーストである場合には、ベーク処理が実施される。一方、導電性接着材ＡＤＨ２が高融点半田である場合には、リフロー処理が実施される。特に、導電性接着材ＡＤＨ１と導電性接着材ＡＤＨ２の両方が高融点半田である場合、本工程により、導電性接着材ＡＤＨ１と導電性接着材ＡＤＨ２とを一括リフロー処理を実施する。
以上までの工程は、組立治具を使用することにより実施され、半導体チップＣＨＰ１および半導体チップＣＨＰ２を搭載したチップ搭載部ＴＡＢとリードフレームＬＦとは、３点支持構造のクリップＣＬＰによって接続され、一体構造体が形成されることになる。そして、一体構造体を形成した後、例えば、一体構造体を組立治具から取り出してワイヤボンディング装置へ搬送し、半導体チップＣＨＰ１とリードＬＤ２とをワイヤＷで接続するワイヤボンディング工程を実施する。
具体的には、図２４（ａ）および図２４（ｂ）に示すように、リードフレームＬＦの吊り部ＨＬには、屈曲部ＢＥＵが設けられており、この屈曲部ＢＥＵによって、チップ搭載部ＴＡＢの四隅にスペースＳＰＣが確保されている。すなわち、リードフレームＬＦの吊り部ＨＬには、チップ搭載部ＴＡＢと部分的に重なる部分に、スペースＳＰＣを確保するための屈曲部ＢＥＵが形成されている。そして、屈曲部ＢＥＵによって確保されたスペースＳＰＣに治具ＪＧを押し当てることにより、チップ搭載部ＴＡＢを治具ＪＧで固定する。
次に、治具ＪＧでチップ搭載部ＴＡＢを固定した状態で、半導体チップＣＨＰ１の表面に形成されている信号電極パッドとリードフレームＬＦに形成されているリードＬＤ２（信号リード）とをワイヤＷで接続する。これにより、チップ搭載部ＴＡＢが動くことなく、確実にワイヤボンディング工程を実施することができる。このとき、本実施の形態１では、リードＬＤ２が、クリップＣＬＰが接続されているリードＬＤ１と反対側に配置されているため、クリップＣＬＰによる干渉を考慮することなく、ワイヤボンディング工程を実施することができる。その後、図２５に示すように、治具ＪＧを取り外して、ワイヤボンディング工程を終了する。
５．封止（モールド）工程
続いて、図２６（ａ）は、封止工程を示す平面図であり、図２６（ｂ）は、図２６（ａ）のＡ−Ａ線で切断した断面図である。図２６（ａ）および図２６（ｂ）に示すように、半導体チップＣＨＰ１、半導体チップＣＨＰ２、チップ搭載部ＴＡＢの一部、リードＬＤ１の一部、複数のリードＬＤ２のそれぞれの一部、クリップＣＬＰおよびワイヤＷ２を封止して封止体ＭＲを形成する。
このとき、封止体ＭＲは上面、上面とは反対側の下面、その厚さ方向において上面と下面との間に位置する第１側面および第１側面と対向する第２側面を有する。図２６（ａ）では、第１側面の辺Ｓ１と、第２側面の辺Ｓ２が図示されている。さらに、封止体ＭＲにおいては、リードＬＤ１が封止体ＭＲの第１側面（辺Ｓ１）から突出し、かつ、複数のリードＬＤ２が封止体ＭＲの第２側面（辺Ｓ２）から突出する。
ここで、本実施の形態１における封止工程では、図２６（ｂ）に示すように、押さえピンＰＮでチップ搭載部ＴＡＢを押さえ付けながら、封止体ＭＲが形成される。この結果、本実施の形態１によれば、チップ搭載部ＴＡＢの下面への樹脂の回り込みを抑制することができる。この結果、チップ搭載部ＴＡＢの下面を封止体ＭＲから露出することができる。
６．外装めっき工程
その後、図２７に示すように、リードフレームＬＦに設けられているタイバーを切断する。なお、図２６（ａ）および図２６（ｂ）に示す封止工程では、押さえピンＰＮでチップ搭載部ＴＡＢを押さえ付けながら封止体ＭＲが形成されるため、図２７に示すように、封止体ＭＲには、ピン跡ＰＭが形成される。そして、図２８に示すように、封止体ＭＲの下面から露出するチップ搭載部ＴＡＢ、リードＬＤ１の一部の表面、リードＬＤ２の一部の表面に導体膜であるめっき層（錫膜）を形成する。すなわち、リードＬＤ１の封止体ＭＲから露出した部分、複数のリードＬＤ２の封止体ＭＲから露出した部分およびチップ搭載部ＴＡＢの下面にめっき層を形成する。
７．マーキング工程
そして、樹脂からなる封止体ＭＲの表面に製品名や型番などの情報（マーク）を形成する。なお、マークの形成方法としては、印刷方式により印字する方法やレーザを封止体の表面に照射することによって刻印する方法を用いることができる。
８．個片化工程
続いて、リードＬＤ１の一部および複数のリードＬＤ２のそれぞれの一部を切断することにより、リードＬＤ１および複数のリードＬＤ２をリードフレームＬＦから分離する。これにより、本実施の形態１における半導体装置ＰＡＣ１を製造することができる。その後、リードＬＤ１および複数のリードＬＤ２のそれぞれを成形する。そして、例えば、電気的特性をテストするテスト工程を実施した後、良品と判定された半導体装置ＰＡＣ１が出荷される（図１３参照）。以上のようにして、本実施の形態１における半導体装置ＰＡＣ１を製造することができる。
＜製法上の特徴＞
ここで、本実施の形態１における半導体装置の製造方法上の特徴点について説明する。本実施の形態１における第１特徴点は、図２０に示すように、リードフレームＬＦに一対の吊り部ＨＬが設けられ、かつ、クリップＣＬＰが本体部ＢＤＵと一対の延在部ＥＸＵから構成されていることを前提として、一対の延在部ＥＸＵが一対の吊り部ＨＬ上に搭載されて支持されている点にある。これにより、クリップＣＬＰは、リードＬＤ１上（１点）と一対の吊り部ＨＬ上（２点）に搭載されることになり、クリップＣＬＰは、これらの３点で支持されていることになる。すなわち、本実施の形態１における半導体装置の製造方法においては、クリップ搭載工程を実施することによって、半導体チップＣＨＰ１および半導体チップＣＨＰ２を搭載したチップ搭載部ＴＡＢとリードフレームＬＦとは、３点支持構造のクリップＣＬＰによって接続され、一体構造体が形成されることになる。その後、例えば、一体構造体を組立治具から取り出してワイヤボンディング装置へ搬送し、半導体チップＣＨＰ１とリードＬＤ２とをワイヤＷで接続するワイヤボンディング工程が実施される。このとき、本実施の形態１によれば、半導体チップＣＨＰ１および半導体チップＣＨＰ２を搭載したチップ搭載部ＴＡＢとリードフレームＬＦとは、３点支持構造のクリップＣＬＰによって接続されている。このことから、ワイヤボンディング装置への搬送工程において、一体構造体に衝撃や振動が加わっても、クリップＣＬＰの３点支持構造によって接続強度が向上しているため、クリップＣＬＰと半導体チップＣＨＰ１や半導体チップＣＨＰ２との接合部分にダメージが加わることを抑制することができるとともに、クリップＣＬＰ自体の変形も抑制することができる。この結果、クリップＣＬＰの３点支持構造を実現する本実施の形態１における第１特徴点によれば、半導体装置の製造歩留りを向上することができ、これによって、信頼性の高い半導体装置を製造することができる。
続いて、本実施の形態１における第２特徴点は、例えば、図２１（ａ）および図２１（ｂ）に示すように、リードフレームの吊り部ＨＬに設けられた切り欠き部ＮＴＵに、クリップＣＬＰの延在部ＥＸＵに設けられた突起部ＰＪＵが押し付けられて固定されている点にある。これにより、クリップＣＬＰの位置が固定される結果、クリップＣＬＰの平面的な位置ずれを抑制することができ、これによって、クリップＣＬＰの平面的な位置ずれに起因する電気的な接続不良を抑制することができる。特に、本実施の形態１における第２特徴点によれば、クリップＣＬＰと半導体チップＣＨＰ１や半導体チップＣＨＰ２との接続に半田接続を使用する場合であっても、クリップＣＬＰの位置ずれを抑制することができる。つまり、本実施の形態１における第２特徴点によれば、リフローの際、溶融した半田の広がり方によって、クリップＣＬＰが所定方向に引き寄せられようとしても、クリップＣＬＰの位置が固定されているため、クリップＣＬＰの平面的な位置ずれを抑制することができるのである。特に、本実施の形態１によれば、一対の吊り部ＨＬに設けられた切り欠き部ＮＴＵのそれぞれに、一対の延在部ＥＸＵに設けられた突起部ＰＪＵのそれぞれが押し当てられて固定されている。したがって、本実施の形態１によれば、クリップＣＬＰは、対称関係にある２点で固定されることになり、クリップＣＬＰの平面的な位置ずれを効果的に防止することができる。
次に、本実施の形態１における第３特徴点について説明する。図２９は、図２５のＡ−Ａ線で切断した断面図である。図２９に示すように、本実施の形態１におけるクリップＣＬＰは、リードフレームＬＦの吊り部ＨＬ上に搭載されている。このことは、図２９に示すように、クリップＣＬＰと半導体チップＣＨＰ１との厚さ方向の隙間や、クリップＣＬＰと半導体チップＣＨＰ２との厚さ方向の隙間を確保できることを意味する。すなわち、本実施の形態１によれば、クリップ搭載工程において、クリップＣＬＰに加わる荷重およびクリップＣＬＰ自体の自重によって、クリップＣＬＰの高さの均一性が損なわれることを抑制することができる。つまり、本実施の形態１によれば、クリップＣＬＰは、リードフレームＬＦの吊り部ＨＬ上によって支持されるため、クリップＣＬＰに加わる荷重およびクリップＣＬＰ自体の自重によって、クリップＣＬＰの不均一な沈み込みが発生しにくくなるのである。この結果、図２９に示すように、クリップＣＬＰの高さが一定となるため、クリップＣＬＰと半導体チップＣＨＰ１とを接続する導電性接着材ＡＤＨ２や、クリップＣＬＰと半導体チップＣＨＰ２とを接続する導電性接着材ＡＤＨ２の薄膜化と不均一化を抑制することができる。これにより、本実施の形態１における製造方法で製造された半導体装置では、導電性接着材ＡＤＨ２の薄膜化および不均一化に起因する温度サイクル特性やパワーサイクル特性等の熱疲労耐性の低下を抑制することができる。
以上のことから、本実施の形態１における第１特徴点と第２特徴点と第３特徴点とを備えることにより、関連技術に存在する第１の改善の余地と第２の改善の余地と第３の改善の余地とを解消することができることがわかる。
続いて、本実施の形態１における第４特徴点について説明する。本実施の形態１における第４特徴点は、例えば、図２４に示すように、リードフレームＬＦに設けられた吊り部ＨＬに屈曲部ＢＥＵが形成されている点にある。これにより、リードフレームＬＦに吊り部ＨＬを設けながらも、チップ搭載部ＴＡＢにスペースＳＰＣを設けることができる。この場合、例えば、図２４に示すように、リードフレームＬＦに設けられた吊り部ＨＬに邪魔されることなく、屈曲部ＢＥＵによって確保されたスペースＳＰＣに治具ＪＧを押し当てながら、ワイヤボンディング工程を実施することができる。これにより、本実施の形態１によれば、チップ搭載部ＴＡＢが動くことなく、確実にワイヤボンディング工程を実施することができ、これによって、ワイヤＷの接続信頼性を向上することができる。さらに、本実施の形態１における第４特徴点によれば、例えば、チップ搭載部ＴＡＢに確保されたスペースＳＰＣに押さえピンＰＮを押し当てた状態で、封止体を形成することができる。これにより、本実施の形態１によれば、チップ搭載部ＴＡＢの下面への樹脂の回り込みを抑制することができ、これによって、チップ搭載部ＴＡＢの下面を封止体ＭＲから露出することができる。このように、リードフレームＬＦの吊り部ＨＬに屈曲部ＢＥＵを設けるという本実施の形態１における第４特徴点は、リードフレームＬＦに吊り部ＨＬを設けながらも、チップ搭載部ＴＡＢの四隅にスペースＳＰＣを確保する技術的意義を有し、特に、この技術的意義は、ワイヤボンディング工程および封止工程において発揮される。
さらに、本実施の形態１における第５特徴点は、図２５および図２６に示すように、リードフレームＬＦに形成されている吊り部ＨＬの大部分とクリップＣＬＰの延在部ＥＸＵとが封止体ＭＲの内部に内包され、かつ、吊り部ＨＬとクリップＣＬＰの延在部ＥＸＵとの交差部が封止体ＭＲの内部に配置されている点にある。これにより、本実施の形態１によれば、封止工程で使用するモールド金型の構造を簡素化することができる。
＜実施の形態１における電子装置の構成＞
本実施の形態１における半導体装置は、図３に示すインバータ回路ＩＮＶの構成要素となる１つのＩＧＢＴＱ１と１つのダイオードＦＷＤとを１パッケージ化したものである。このことから、本実施の形態１における半導体装置を６つ使用することにより、３相のインバータ回路ＩＮＶとなる電子装置（パワーモジュール）が構成されることになる。以下に、この電子装置の構成について、図面を参照しながら説明する。
図３０は、本実施の形態１における電子装置ＥＡの構成を示す図である。特に、図３０（ａ）は、本実施の形態１における電子装置ＥＡの構成を示す平面図であり、図３０（ｂ）は、図３０（ａ）の紙面下側から見た側面図である。
図３０（ａ）に示すように、本実施の形態１における電子装置ＥＡは、配線基板ＷＢを備えており、この配線基板ＷＢ上に６つの半導体装置ＰＡＣ１（Ａ）〜ＰＡＣ１（Ｆ）が搭載されている。
配線基板ＷＢは、例えば、絶縁金属基板（ＩＭＳ：Insulated Metal Substrate）から構成されている。この絶縁金属基板は、例えば、アルミニウムからなるＡｌベース上に樹脂絶縁層が形成され、この樹脂絶縁層上に配線を構成する銅箔を有している。そして、６つの半導体装置ＰＡＣ１（Ａ）〜ＰＡＣ１（Ｆ）は、絶縁金属基板の表面に形成されている銅箔からなる配線と半田によって接続されている。本実施の形態１では、配線基板ＷＢとして絶縁金属基板を使用することにより、熱抵抗を低減することができる。なぜなら、絶縁金属基板によれば、樹脂絶縁層は薄く、かつ、熱伝導率の高いＡｌベースが厚くなっていることから、放熱効率の向上を図ることができるからである。この結果、本実施の形態１における電子装置ＥＡの温度上昇を抑制することができ、これによって、電子装置ＥＡの信頼性を向上することができる。
本実施の形態１における電子装置ＥＡでは、例えば、図３０（ａ）に示すように、半導体装置ＰＡＣ１（Ａ）と半導体装置ＰＡＣ１（Ｂ）がｙ方向に並ぶように配置され、かつ、半導体装置ＰＡＣ１（Ｃ）と半導体装置ＰＡＣ１（Ｄ）がｙ方向に並ぶように配置され、かつ、半導体装置ＰＡＣ１（Ｅ）と半導体装置ＰＡＣ１（Ｆ）がｙ方向に並ぶように配置されている。
このとき、半導体装置ＰＡＣ１（Ａ）が、図３に示す第１レグＬＧ１の上アームを構成し、半導体装置ＰＡＣ１（Ｂ）が、図３に示す第１レグＬＧ１の下アームを構成する。同様に、半導体装置ＰＡＣ１（Ｃ）が、図３に示す第２レグＬＧ２の上アームを構成し、半導体装置ＰＡＣ１（Ｄ）が、図３に示す第２レグＬＧ２の下アームを構成する。また、半導体装置ＰＡＣ１（Ｅ）が、図３に示す第３レグＬＧ３の上アームを構成し、半導体装置ＰＡＣ１（Ｆ）が、図３に示す第３レグＬＧ３の下アームを構成する。
そして、例えば、図３０（ａ）あるいは図３０（ｂ）に示すように、半導体装置ＰＡＣ１（Ａ）と半導体装置ＰＡＣ１（Ｃ）と半導体装置ＰＡＣ１（Ｅ）がｘ方向に並ぶように配置され、半導体装置ＰＡＣ１（Ｂ）と半導体装置ＰＡＣ１（Ｄ）と半導体装置ＰＡＣ１（Ｆ）がｘ方向に並ぶように配置されている。したがって、本実施の形態１における電子装置ＥＡでは、配線基板ＷＢの下側にｘ方向に沿って並んで配置された３つの半導体装置ＰＡＣ１（Ａ）、ＰＡＣ１（Ｃ）、ＰＡＣ１（Ｅ）のそれぞれは、第１レグＬＧ１〜第３レグＬＧ３のそれぞれにおける上アームの構成要素となる一方、配線基板ＷＢの上側にｘ方向に沿って並んで配置された３つの半導体装置ＰＡＣ１（Ｂ）、ＰＡＣ１（Ｄ）、ＰＡＣ１（Ｆ）のそれぞれは、第１レグＬＧ１〜第３レグＬＧ３のそれぞれにおける下アームの構成要素となる。
このとき、例えば、半導体装置ＰＡＣ１（Ａ）と半導体装置ＰＡＣ１（Ｂ）に着目すると、平面視において、半導体装置ＰＡＣ１（Ａ）および半導体装置ＰＡＣ１（Ｂ）は、それぞれのリードＬＤ１同士が対向するようにｙ方向に沿って配置される。同様に、半導体装置ＰＡＣ１（Ｃ）および半導体装置ＰＡＣ１（Ｄ）は、それぞれのリードＬＤ１同士が対向するようにｙ方向に沿って配置されるとともに、半導体装置ＰＡＣ１（Ｅ）および半導体装置ＰＡＣ１（Ｆ）は、それぞれのリードＬＤ１同士が対向するようにｙ方向に沿って配置される。
一方、例えば、ｘ方向に並んでいる半導体装置ＰＡＣ１（Ａ）と半導体装置ＰＡＣ１（Ｃ）と半導体装置ＰＡＣ１（Ｅ）に着目すると、平面視において、半導体装置ＰＡＣ１（Ａ）と半導体装置ＰＡＣ１（Ｃ）と半導体装置ＰＡＣ１（Ｅ）は、それぞれのリードＬＤ１が同じ方向（＋ｙ方向）を向くようにｘ方向に沿って配置される。同様に、平面視において、半導体装置ＰＡＣ１（Ｂ）と半導体装置ＰＡＣ１（Ｄ）と半導体装置ＰＡＣ１（Ｆ）は、それぞれのリードＬＤ１が同じ方向（−ｙ方向）を向くようにｘ方向に沿って配置されることになる。
ここで、例えば、図３０（ａ）に示すように、第１方向であるｙ方向において、＋ｙ方向に突出している半導体装置ＰＡＣ１（Ａ）のリードＬＤ１（エミッタ端子）は、配線基板ＷＢの配線ＷＬ１（Ｕ）と電気的に接続されている。一方、−ｙ方向に突出している半導体装置ＰＡＣ１（Ａ）のリードＬＤ２（信号端子）は、配線基板ＷＢの配線ＷＬ２と電気的に接続されている。そして、半導体装置ＰＡＣ１（Ａ）の下面（コレクタ端子）は、配線基板ＷＢのｙ方向と直交するｘ方向に延在する配線ＷＬ３（Ｐ）と電気的に接続されている。
また、図３０（ａ）において、配線基板ＷＢに形成されている配線ＷＬ１（Ｕ）は、半導体装置ＰＡＣ１（Ｂ）の下面（コレクタ端子）と電気的に接続されている。そして、半導体装置ＰＡＣ１（Ｂ）のリードＬＤ２（信号端子）は、＋ｙ方向に突出しており、配線基板ＷＢの配線ＷＬ２と電気的に接続されている。また、半導体装置ＰＡＣ１（Ｂ）のリードＬＤ１（エミッタ端子）は、−ｙ方向に突出しており、配線基板ＷＢの配線ＷＬ４（Ｎ１）と電気的に接続されている。
さらに、図３０（ａ）において、配線基板ＷＢの配線ＷＬ３（Ｐ）は、半導体装置ＰＡＣ１（Ｃ）の下面（コレクタ端子）と電気的に接続されている。そして、半導体装置ＰＡＣ１（Ｃ）のリードＬＤ１（エミッタ端子）は、＋ｙ方向に突出しており、配線基板ＷＢの配線ＷＬ１（Ｖ）と電気的に接続されている。また、半導体装置ＰＡＣ１（Ｃ）のリードＬＤ２（信号端子）は、−ｙ方向に突出しており、配線基板ＷＢの配線ＷＬ２と電気的に接続されている。
また、図３０（ａ）において、配線基板ＷＢに形成されている配線ＷＬ１（Ｖ）は、半導体装置ＰＡＣ１（Ｄ）の下面（コレクタ端子）と電気的に接続されている。そして、半導体装置ＰＡＣ１（Ｄ）のリードＬＤ２（信号端子）は、＋ｙ方向に突出しており、配線基板ＷＢの配線ＷＬ２と電気的に接続されている。また、半導体装置ＰＡＣ１（Ｄ）のリードＬＤ１（エミッタ端子）は、−ｙ方向に突出しており、配線基板ＷＢの配線ＷＬ４（Ｎ２）と電気的に接続されている。
さらに、図３０（ａ）において、配線基板ＷＢの配線ＷＬ３（Ｐ）は、半導体装置ＰＡＣ１（Ｅ）の下面（コレクタ端子）と電気的に接続されている。そして、半導体装置ＰＡＣ１（Ｅ）のリードＬＤ１（エミッタ端子）は、＋ｙ方向に突出しており、配線基板ＷＢの配線ＷＬ１（Ｗ）と電気的に接続されている。また、半導体装置ＰＡＣ１（Ｅ）のリードＬＤ２（信号端子）は、−ｙ方向に突出しており、配線基板ＷＢの配線ＷＬ２と電気的に接続されている。
また、図３０（ａ）において、配線基板ＷＢに形成されている配線ＷＬ１（Ｗ）は、半導体装置ＰＡＣ１（Ｆ）の下面（コレクタ端子）と電気的に接続されている。そして、半導体装置ＰＡＣ１（Ｆ）のリードＬＤ２（信号端子）は、＋ｙ方向に突出しており、配線基板ＷＢの配線ＷＬ２と電気的に接続されている。また、半導体装置ＰＡＣ１（Ｆ）のリードＬＤ１（エミッタ端子）は、−ｙ方向に突出しており、配線基板ＷＢの配線ＷＬ４（Ｎ３）と電気的に接続されている。
なお、図３０（ａ）に示す配線ＷＬ１（Ｕ）は、図３に示す３相誘導モータＭＴのＵ相と電気的に接続され、図３０（ａ）に示す配線ＷＬ１（Ｖ）は、図３に示す３相誘導モータＭＴのＶ相と電気的に接続される。また、図３０（ａ）に示す配線ＷＬ１（Ｗ）は、図３に示す３相誘導モータＭＴのＷ相と電気的に接続され、図３０（ａ）に示す配線ＷＬ２は、図３に示すゲート制御回路ＧＣＣおよび図示しない電流検知回路や温度検知回路などを含む制御回路と電気的に接続される。さらに、図３０（ａ）に示す配線ＷＬ３（Ｐ）は、図３に示す正電位端子ＰＴと電気的に接続され、図３０（ａ）に示す配線ＷＬ４（Ｎ１）と配線ＷＬ４（Ｎ２）と配線ＷＬ４（Ｎ３）は、図３に示す負電位端子ＮＴと電気的に接続される。このようにして、本実施の形態１における電子装置ＥＡ（パワーモジュール）が、３相のインバータ回路ＩＮＶを構成するように実装構成されていることがわかる。
ここで、本実施の形態１における電子装置ＥＡの小型化を図る場合、例えば、図３０（ａ）において、互いに隣り合う半導体装置ＰＡＣ１（Ａ）と半導体装置ＰＡＣ１（Ｃ）とのｘ方向の距離を縮めることになる。この点に関し、本実施の形態１における半導体装置ＰＡＣ１では、例えば、図１３に示すように、支持部ＳＰＵは、辺Ｓ３あるいは辺Ｓ４からではなく、辺Ｓ１および辺Ｓ２から露出している。このため、例えば、図３０（ａ）において、互いに隣り合う半導体装置ＰＡＣ１（Ａ）と半導体装置ＰＡＣ１（Ｃ）とのｘ方向の距離を縮めた場合であっても、それぞれの支持部ＳＰＵが互いに対向する辺から露出していないので、半導体装置ＰＡＣ１（Ａ）と半導体装置ＰＡＣ１（Ｃ）との絶縁距離を確保できる利点を得ることができる。
＜変形例１＞
次に、実施の形態１の変形例１について説明する。図３１は、本変形例１における半導体装置ＰＡＣ２の外観構成を示す図である。具体的に、図３１（ａ）は、本変形例１における半導体装置ＰＡＣ２の外観構成を示す上面図であり、図３１（ｂ）は、側面図である。
本変形例１における半導体装置ＰＡＣ２の構成は、実施の形態１における半導体装置ＰＡＣ１とほぼ同様の構成をしているため、相違点を中心に説明する。
図３１（ａ）および図３１（ｂ）に示すように、本変形例１における半導体装置ＰＡＣ２では、クリップＣＬＰの延在部ＥＸＵの端部が第３側面（辺Ｓ３）から露出しているとともに、第４側面（辺Ｓ４）からも露出している。
図３２は、本変形例１における半導体装置ＰＡＣ２の封止体ＭＲの内部構造を示す図であり、図３２（ａ）が平面図に対応し、図３２（ｂ）が図３２（ａ）のＡ−Ａ線での断面図に対応し、図３２（ｃ）が図３２（ａ）のＢ−Ｂ線での断面図に対応する。
図３２（ａ）において、クリップＣＬＰは、本体部ＢＤＵと一対の延在部ＥＸＵとから構成され、延在部ＥＸＵの端部が封止体ＭＲから露出している。
図３３は、本変形例１の半導体装置の製造方法において、クリップ搭載工程およびワイヤボンディング工程を実施した後の状態を示す図である。なお、図３３においては、その後の封止工程で形成される封止体の輪郭を２点鎖線で示している。図３３に示すように、本変形例１においては、クリップＣＬＰの延在部ＥＸＵが封止体の外部にまで延在しており、このクリップＣＬＰの延在部ＥＸＵは、リードフレームＬＦのフレーム枠ＦＭ上に搭載されている。すなわち、本変形例１においては、リードフレームＬＦのフレーム枠ＦＭが、吊り部ＨＬとして機能する。この結果、本変形例１において、リードフレームＬＦの吊り部ＨＬ（フレーム枠ＦＭ）とクリップＣＬＰの延在部ＥＸＵとの交差部は、封止体の外部に存在することになる。つまり、本変形例１では、平面視において、クリップＣＬＰの延在部ＥＸＵは、チップ搭載部ＴＡＢから部分的にはみ出し、かつ、平面視において、リードフレームＬＦの吊り部ＨＬ（フレーム枠ＦＭ）は、チップ搭載部ＴＡＢと重ならないように構成されている。このように、本変形例１では、吊り部ＨＬとしてフレーム枠ＦＭを使用し、かつ、封止体の外部に吊り部ＨＬと延在部ＥＸＵとの交差部を設けることにより、リードフレームＬＦの構造および半導体装置の内部構造を簡素化することができる。さらに、本変形例１によれば、チップ搭載部ＴＡＢの四隅にスペースＳＰＣを確保することができる。これにより、ワイヤボンディング工程および封止工程において、チップ搭載部ＴＡＢを固定するための押さえ部として、このスペースＳＰＣを使用することができる。
＜変形例２＞
続いて、実施の形態１の変形例２について説明する。図３４は、本変形例２における半導体装置ＰＡＣ３の外観構成を示す図である。具体的に、図３４（ａ）は、本変形例２における半導体装置ＰＡＣ３の外観構成を示す上面図であり、図３４（ｂ）は、側面図である。本変形例２における半導体装置ＰＡＣ３の構成は、実施の形態１における半導体装置ＰＡＣ１とほぼ同様の構成をしているため、相違点を中心に説明する。
図３４（ａ）および図３４（ｂ）に示すように、本変形例２における半導体装置ＰＡＣ３では、支持部ＳＰＵの端部が第３側面（辺Ｓ３）から露出しているとともに、第４側面（辺Ｓ４）からも露出している。
図３５は、本変形例２における半導体装置ＰＡＣ３の封止体ＭＲの内部構造を示す図であり、図３５（ａ）が平面図に対応し、図３５（ｂ）が図３５（ａ）のＡ−Ａ線での断面図に対応し、図３５（ｃ）が図３５（ａ）のＢ−Ｂ線での断面図に対応する。
図３５（ａ）において、クリップＣＬＰは、本体部ＢＤＵと一対の延在部ＥＸＵとから構成され、一対の延在部ＥＸＵのそれぞれが一対の支持部ＳＰＵのそれぞれ上に搭載されている。そして、一対の支持部ＳＰＵのそれぞれは、ｙ方向に延在する部位とｘ方向に延在する部位とを有する屈曲形状をしており、ｘ方向に延在する部位の端部が封止体の第３側面（辺Ｓ３）および第４側面（辺Ｓ４）から露出している。
図３６は、本変形例２の半導体装置の製造方法において、クリップ搭載工程およびワイヤボンディング工程を実施した後の状態を示す図である。なお、図３６においては、その後の封止工程で形成される封止体の輪郭を２点鎖線で示している。図３６に示すように、本変形例２においては、クリップＣＬＰの延在部ＥＸＵが封止体の内部に収まっている。これに対し、一対の延在部ＥＸＵのそれぞれを支持する一対の吊り部ＨＬ（支持部ＳＰＵ）のそれぞれは、ｙ方向に延在する部位が封止体の内部に収まっている一方、屈曲してｘ方向に延在する部位は、封止体の外部にまで延在し、リードフレームＬＦのフレーム枠と接続されている。この結果、本変形例２において、リードフレームＬＦの吊り部ＨＬ（支持部ＳＰＵ）とクリップＣＬＰの延在部ＥＸＵとの交差部は、封止体の内部に存在することになる。つまり、平面視において、クリップＣＬＰの延在部ＥＸＵは、チップ搭載部ＴＡＢに内包され、かつ、平面視において、リードフレームＬＦの吊り部ＨＬは、チップ搭載部ＴＡＢと重なる領域と重ならない領域とを含むように構成されている。このように構成されている本変形例２によれば、リードフレームＬＦの吊り部ＨＬが屈曲している結果、チップ搭載部ＴＡＢの四隅にスペースＳＰＣを確保することができる。これにより、ワイヤボンディング工程および封止工程において、チップ搭載部ＴＡＢを固定するための押さえ部として、このスペースＳＰＣを使用することができる。
（実施の形態２）
本実施の形態２は、スイッチトリラクタンスモータ（Switched Reluctance Motor、これ以降は省略してＳＲモータと呼ぶ）を制御するインバータ回路を含むパワーモジュールに関する技術的思想である。ここで、概念的に、パワーモジュール全体が電子装置に対応し、パワーモジュールを構成する構成部品のうち、半導体チップを含む電子部品が半導体装置に対応する。
＜インバータ回路の構成＞
図３７は、直流電源ＥとＳＲモータＭＴとの間にインバータ回路ＩＮＶを配置した回路図である。図３７に示すように、インバータ回路ＩＮＶは、直流電源Ｅと並列接続された第１レグＬＧ１と第２レグＬＧ２と第３レグＬＧ３とを有している。そして、第１レグＬＧ１は、直列接続された上アームＵＡ（Ｕ）と下アームＢＡ（Ｕ）から構成され、第２レグＬＧ２は、直列接続された上アームＵＡ（Ｖ）と下アームＢＡ（Ｖ）から構成され、第３レグＬＧ３は、直列接続された上アームＵＡ（Ｗ）と下アームＢＡ（Ｗ）から構成されている。そして、上アームＵＡ（Ｕ）は、ＩＧＢＴＱ１とダイオードＦＷＤ１から構成され、かつ、下アームＢＡ（Ｕ）は、ＩＧＢＴＱ２とダイオードＦＷＤ２から構成されている。このとき、上アームＵＡ（Ｕ）のＩＧＢＴＱ１と、下アームＢＡ（Ｕ）のダイオードＦＷＤ２は、ともに端子ＴＥ（Ｕ１）と接続されており、ＩＧＢＴＱ１とダイオードＦＷＤ２は直列接続されている。一方、上アームＵＡ（Ｕ）のダイオードＦＷＤ１と、下アームＢＡ（Ｕ）のＩＧＢＴＱ２は、ともに端子ＴＥ（Ｕ２）と接続されており、ダイオードＦＷＤ１とＩＧＢＴＱ２は直列接続されている。さらに、端子ＴＥ（Ｕ１）は、ＳＲモータの端子Ｕ´と接続され、かつ、端子ＴＥ（Ｕ２）は、ＳＲモータの端子Ｕと接続されている。つまり、インバータ回路ＩＮＶの端子ＴＥ（Ｕ１）と端子ＴＥ（Ｕ２）の間には、ＳＲモータＭＴの端子Ｕと端子Ｕ´の間に存在するコイルＬ（Ｕ）が接続されていることになる。
同様に、上アームＵＡ（Ｖ）は、ＩＧＢＴＱ１とダイオードＦＷＤ１から構成され、かつ、下アームＢＡ（Ｖ）は、ＩＧＢＴＱ２とダイオードＦＷＤ２から構成されている。このとき、上アームＵＡ（Ｖ）のＩＧＢＴＱ１と、下アームＢＡ（Ｖ）のダイオードＦＷＤ２は、ともに端子ＴＥ（Ｖ１）と接続されており、ＩＧＢＴＱ１とダイオードＦＷＤ２は直列接続されている。一方、上アームＵＡ（Ｖ）のダイオードＦＷＤ１と、下アームＢＡ（Ｖ）のＩＧＢＴＱ２は、ともに端子ＴＥ（Ｖ２）と接続されており、ダイオードＦＷＤ１とＩＧＢＴＱ２は直列接続されている。さらに、端子ＴＥ（Ｖ１）は、ＳＲモータの端子Ｖ´と接続され、かつ、端子ＴＥ（Ｖ２）は、ＳＲモータの端子Ｖと接続されている。つまり、インバータ回路ＩＮＶの端子ＴＥ（Ｖ１）と端子ＴＥ（Ｖ２）の間には、ＳＲモータＭＴの端子Ｖと端子Ｖ´の間に存在するコイルＬ（Ｖ）が接続されていることになる。
また、上アームＵＡ（Ｗ）は、ＩＧＢＴＱ１とダイオードＦＷＤ１から構成され、かつ、下アームＢＡ（Ｗ）は、ＩＧＢＴＱ２とダイオードＦＷＤ２から構成されている。このとき、上アームＵＡ（Ｗ）のＩＧＢＴＱ１と、下アームＢＡ（Ｗ）のダイオードＦＷＤ２は、ともに端子ＴＥ（Ｗ１）と接続されており、ＩＧＢＴＱ１とダイオードＦＷＤ２は直列接続されている。一方、上アームＵＡ（Ｗ）のダイオードＦＷＤ１と、下アームＢＡ（Ｗ）のＩＧＢＴＱ２は、ともに端子ＴＥ（Ｗ２）と接続されており、ダイオードＦＷＤ１とＩＧＢＴＱ２は直列接続されている。さらに、端子ＴＥ（Ｗ１）は、ＳＲモータの端子Ｗ´と接続され、かつ、端子ＴＥ（Ｗ２）は、ＳＲモータの端子Ｗと接続されている。つまり、インバータ回路ＩＮＶの端子ＴＥ（Ｗ１）と端子ＴＥ（Ｗ２）の間には、ＳＲモータＭＴの端子Ｗと端子Ｗ´の間に存在するコイルＬ（Ｗ）が接続されていることになる。
次に、上アームＵＡ（Ｕ）と上アームＵＡ（Ｖ）と上アームＵＡ（Ｗ）のそれぞれの構成要素であるＩＧＢＴＱ１のゲート電極は、ゲート制御回路ＧＣＣと電気的に接続されている。そして、このゲート制御回路ＧＣＣからのゲート制御信号によって、上アームＵＡ（Ｕ）と上アームＵＡ（Ｖ）と上アームＵＡ（Ｗ）のそれぞれのＩＧＢＴＱ１のオン／オフ動作（スイッチング動作）が制御されるようになっている。同様に、下アームＢＡ（Ｕ）と下アームＢＡ（Ｖ）と下アームＢＡ（Ｗ）のそれぞれの構成要素であるＩＧＢＴＱ２のゲート電極も、ゲート制御回路ＧＣＣと電気的に接続され、このゲート制御回路ＧＣＣからのゲート制御信号によって、下アームＢＡ（Ｕ）と下アームＢＡ（Ｖ）と下アームＢＡ（Ｗ）のそれぞれのＩＧＢＴＱ２のオン／オフ動作が制御されるようになっている。
本実施の形態２におけるインバータ回路ＩＮＶでは、互いに並列接続された第１レグＬＧ１〜第３レグＬＧ３を有し、第１レグＬＧ１〜第３レグＬＧ３のそれぞれは、２つのＩＧＢＴ（ＩＧＢＴＱ１とＩＧＢＴＱ２）と、２つのダイオード（ダイオードＦＷＤ１とダイオードＦＷＤ２）とを備えている。このことから、本実施の形態２におけるインバータ回路ＩＮＶは、６つのＩＧＢＴと６つのダイオードから構成されていることになる。このように構成されたインバータ回路ＩＮＶにおいて、ゲート制御回路ＧＣＣで３つのＩＧＢＴＱ１および３つのＩＧＢＴＱ２のオン／オフ動作（スイッチング動作）を制御することにより、ＳＲモータＭＴを回転させることができる。以下では、ＳＲモータＭＴを回転させるためのインバータ回路ＩＮＶの動作について、図面を参照しながら説明する。
＜インバータ回路の動作＞
図３８は、本実施の形態２におけるインバータ回路ＩＮＶの動作を説明する図である。図３８に示すインバータ回路ＩＮＶは、ＳＲモータＭＴを回転駆動させるための回路であり、第１レグＬＧ１〜第３レグＬＧ３を有している。このとき、例えば、第１レグＬＧ１は、ＳＲモータＭＴの端子Ｕと端子Ｕ´との間（Ｕ−Ｕ´間）に設けられているコイルＬ（Ｕ）に流す電流を制御する回路であり、第２レグＬＧ２は、ＳＲモータＭＴの端子Ｖと端子Ｖ´との間（Ｖ−Ｖ´間）に設けられているコイルＬ（Ｖ）に流す電流を制御する回路である。同様に、第３レグＬＧ３は、ＳＲモータＭＴの端子Ｗと端子Ｗ´との間（Ｗ−Ｗ´間）に設けられているコイルＬ（Ｗ）に流す電流を制御する回路である。すなわち、図３８に示すインバータ回路ＩＮＶは、第１レグＬＧ１によってコイルＬ（Ｕ）に流れる電流を制御し、かつ、第２レグＬＧ２によってコイルＬ（Ｖ）に流れる電流を制御し、かつ、第３レグＬＧ３によってコイルＬ（Ｗ）に流れる電流を制御することになる。そして、図３８に示すインバータ回路ＩＮＶにおいては、第１レグＬＧ１によるコイルＬ（Ｕ）への電流制御と、第２レグＬＧ２よるコイルＬ（Ｖ）への電流制御と、第３レグＬＧ３によるコイルＬ（Ｗ）への電流制御は、タイミングを変えて同等に行なわれるため、以下では、例えば、第２レグＬＧ２によるコイルＬ（Ｖ）への電流制御を例に挙げて説明する。
図３８において、まず、ＳＲモータＭＴのコイルＬ（Ｖ）に電流を流し始める場合、励磁モードに示すように、ＩＧＢＴＱ１をオンし、かつ、ＩＧＢＴＱ２もオンする。このとき、直流電源ＥからオンしているＩＧＢＴＱ１を通り、端子ＴＥ（Ｖ１）からコイルＬ（Ｖ）に電流が供給される。そして、コイルＬ（Ｖ）から端子ＴＥ（Ｖ２）を介して、オンしているＩＧＢＴＱ２を通って、直流電源Ｅに電流が戻ることになる。このようにして、コイルＬ（Ｖ）に電流を流すことができる。この結果、ＳＲモータＭＴのステータＳＴのＶ−Ｖ´間に電磁石が形成され、この電磁石による引力がロータＲＴに加わることになる。その後、電磁石による引力を維持するため、ＳＲモータＭＴのコイルＬ（Ｖ）に流れる電流を維持する。具体的に、図３８のフリーホイールモードに示すように、ＩＧＢＴＱ１をオフし、かつ、ＩＧＢＴＱ２をオンしたままとする。この場合、図３８のフリーホイールモードに示すように、コイルＬ（Ｖ）と、オンしているＩＧＢＴＱ２と、ダイオードＦＷＤ２によって閉回路が形成され、この閉回路に電流が流れ続ける。この結果、コイルＬ（Ｖ）に流れる電流が維持され、コイルＬ（Ｖ）に起因する電磁石からの引力がロータＲＴに加わり続けることになる。続いて、コイルＬ（Ｖ）に流れる電流を消失させる。具体的には、図３８の減磁モードに示すように、ＩＧＢＴＱ１をオフし、かつ、ＩＧＢＴＱ２もオフする。この場合、図３８の減磁モードに示すように、コイルＬ（Ｖ）と、オンしているＩＧＢＴＱ２と、ダイオードＦＷＤ２からなる閉回路内でのコイルＬ（Ｖ）の残留電力が、ＩＧＢＴＱ２をオフすることにより、ダイオードＦＷＤ１を介して消失することになる。この結果、コイルＬ（Ｖ）に流れる電流が減少して停止することになり、コイルＬ（Ｖ）に流れる電流に起因する電磁石に発生する磁力が失われる。これにより、コイルＬ（Ｖ）に流れる電流に起因する電磁石からロータＲＴに加わる引力が無くなる。このような動作を第１レグＬＧ１〜第３レグＬＧ３でタイミングを変えて繰り返して実施することにより、ＳＲモータＭＴのロータＲＴを回転させることができる。以上のようにして、本実施の形態２におけるインバータ回路ＩＮＶによる電流制御によって、ＳＲモータＭＴを回転させることができることがわかる。
＜ＰＭモータ用のインバータ回路との相違点＞
次に、本実施の形態２におけるＳＲモータ用のインバータ回路と、一般的に使用されるＰＭモータ用のインバータ回路の相違点について説明する。図３９は、ＰＭモータ用のインバータ回路と、ＳＲモータ用のインバータ回路との相違点を説明する図である。特に、図３９（ａ）は、ＰＭモータ用のインバータ回路の一部を示す図であり、図３９（ｂ）は、ＳＲモータ用のインバータ回路の一部を示す図である。
図３９（ａ）では、ＰＭモータの端子Ｕ（Ｕ相）と電気的に接続されるインバータ回路の一部が図示されている。具体的には、上アームを構成するＩＧＢＴＱ１とダイオードＦＷＤ１が逆並列に接続され、かつ、下アームを構成するＩＧＢＴＱ２とダイオードＦＷＤ２が逆並列に接続されている。そして、上アームと下アームとの間に１つの端子ＴＥ（Ｕ）が設けられており、この端子ＴＥ（Ｕ）とＰＭモータの端子Ｕが接続されることになる。このように構成されているＰＭモータ用のインバータ回路では、図３９（ａ）に示すように、ＰＭモータのＵ相コイルとＶ相コイルとＷ相コイルとが３相結線（例えば、スター結線）されており、各コイルを駆動するアームの素子が上下同時動作をしないように制御される。このため、ＰＭモータ用のインバータ回路は、Ｕ相＋Ｖ相→Ｖ相＋Ｗ相→Ｗ相＋Ｕ相というように２相が対になって駆動するように制御される。このことから、ＰＭモータ用のインバータ回路では、ＩＧＢＴをオンしてコイルに電流を流した後、相転換のため、ＩＧＢＴをオフすると、これによって、アーム内のダイオードに残留電力に起因した回生電流が流れて、残留電力が消失することになる。したがって、ＰＭモータ用のインバータ回路では、ＩＧＢＴとダイオードが対になって構成される必要がある。この結果、ＰＭモータ用のインバータ回路では、図３９（ａ）に示すように上アームと下アームとの間に１つの端子ＴＥ（Ｕ）が設けられる構成となるのである。
一方、図３９（ｂ）では、ＳＲモータの端子Ｕおよび端子Ｕ´と電気的に接続されるインバータ回路の一部が図示されている。具体的には、上アームを構成するＩＧＢＴＱ１と下アームを構成するダイオードＦＷＤ２が直列接続され、上アームを構成するＩＧＢＴＱ１と下アームを構成するダイオードＦＷＤ２との間に端子ＴＥ（Ｕ１）が設けられている。また、上アームを構成するダイオードＦＷＤ１と下アームを構成するＩＧＢＴＱ２が直列接続され、上アームを構成するダイオードＦＷＤ１と下アームを構成するＩＧＢＴＱ２との間に端子ＴＥ（Ｕ２）が設けられている。そして、インバータ回路の端子ＴＥ（Ｕ１）がＳＲモータの端子Ｕ´と接続され、かつ、インバータ回路の端子ＴＥ（Ｕ２）がＳＲモータの端子Ｕと接続されることになる。このように構成されているＳＲモータ用のインバータ回路は、ＳＲモータの各相のコイルとＨブリッジ回路からなる閉回路を構成している。このため、例えば、図３９（ｂ）に示すように、タスキ掛けに配置された上アームのＩＧＢＴＱ１と下アームのＩＧＢＴＱ２をオンして、ＳＲモータのＵ−Ｕ´間に配置されたコイルに電流を流した後（図３の励磁モード参照）、相転換のため、ＩＧＢＴＱ１およびＩＧＢＴＱ２をオフさせる場合、上述した閉回路内でコイルの残留電力を消失させる必要がある。この場合、上述した閉回路でコイルの残留電力を消失させる必要はなく、ＳＲモータ用のインバータ回路では、上述した閉回路とは別の閉回路でコイルの残留電力を消失させている（図３の減磁モード）。つまり、ＳＲモータ用のインバータ回路では、図３の減磁モードに示すように、スイッチング素子であるＩＧＢＴＱ１およびＩＧＢＴＱ２ではなく、一方向だけを通電するダイオードＦＷＤ１およびダイオードＦＷＤ２によって、コイルの残留電力を消失させる別の閉回路を構成できる。このようにＳＲモータ用のインバータ回路では、図３の励磁モードでの閉回路と、図３の減磁モードでの閉回路とが別回路であるという特徴があり、この特徴によって、ＳＲモータ用のインバータ回路は、図３９（ｂ）に示すように、端子ＴＥ（Ｕ１）と端子ＴＥ（Ｕ２）という２つの端子を有していることになる。このことから、図３９（ｂ）に示すように、ＳＲモータ用のインバータ回路では、端子ＴＥ（Ｕ１）と端子ＴＥ（Ｕ２）という２つの端子を上アームと下アームとの間に有している点で、図３９（ａ）に示すように、端子ＴＥ（Ｕ）という１つの端子を上アームと下アームとの間に有しているＰＭモータ用のインバータ回路と相違することになる。
以上のことから、インバータ回路の相違に起因して、本実施の形態２におけるＳＲモータ用のインバータ回路を具現化する半導体装置の構成と、前記実施の形態１におけるＰＭモータ用のインバータ回路を具現化する半導体装置の構成とは相違することになる。本実施の形態２では、低コスト化の観点からニーズが急速に拡大しつつあるＳＲモータに着目し、このＳＲモータ用のインバータ回路を具現化する半導体装置について説明する。
＜実施の形態２における半導体装置の実装構成＞
図４０は、本実施の形態２における半導体装置ＰＡＣ４の外観構成を示す図である。具体的に、図４０（ａ）は、本実施の形態２における半導体装置ＰＡＣ４の外観構成を示す上面図であり、図４０（ｂ）は、側面図であり、図４０（ｃ）は、下面図である。
図４０（ａ）において、本実施の形態２における半導体装置ＰＡＣ４では、第１側面（辺Ｓ１）から支持部ＳＰＵ２の端部が露出し、かつ、第２側面（辺Ｓ２）から支持部ＳＰＵ１の端部が露出している。
続いて、本実施の形態２における半導体装置ＰＡＣ４では、図４０（ｃ）に示すように、封止体ＭＲの下面からチップ搭載部ＴＡＢ１とチップ搭載部ＴＡＢ２とが露出している。このチップ搭載部ＴＡＢ１とチップ搭載部ＴＡＢ２とは、封止体ＭＲによって物理的に分離されるように配置され、この結果、チップ搭載部ＴＡＢ１とチップ搭載部ＴＡＢ２とは、電気的に分離されている。すなわち、本実施の形態２における半導体装置ＰＡＣ４は、封止体ＭＲで電気的に分離されたチップ搭載部ＴＡＢ１とチップ搭載部ＴＡＢ２とを有し、チップ搭載部ＴＡＢ１の下面およびチップ搭載部ＴＡＢ２の下面は、封止体ＭＲの下面から露出している。このように本実施の形態２における半導体装置ＰＡＣ４では、図３９（ｂ）に示す端子ＴＥ（Ｕ１）と端子ＴＥ（Ｕ２）という２つの端子に対応して、互いに電気的に分離されたチップ搭載部ＴＡＢ１とチップ搭載部ＴＡＢ２とが設けられている。
次に、本実施の形態２における半導体装置ＰＡＣ４の内部構造について説明する。図４１は、本実施の形態２における半導体装置ＰＡＣ４の内部構造を示す図である。具体的に、図４１（ａ）が平面図に対応し、図４１（ｂ１）が図４１（ａ）のＡ１−Ａ１線での断面図に対応し、図４１（ｂ２）が図４１（ａ）のＡ２−Ａ２線での断面図に対応する。また、図４１（ｃ１）が図４１（ａ）のＢ１−Ｂ１線での断面図に対応し、図４１（ｃ２）が図４１（ａ）のＢ２−Ｂ２線での断面図に対応する。
まず、図４１（ａ）において、エミッタ端子ＥＴであるリードＬＤ１Ａは、封止体ＭＲで封止された部分（第１部分）と、封止体ＭＲから露出した部分（第２部分）と、を有し、リードＬＤ１Ａの第２部分は、スリットが形成されていることにより複数に分割されている。同様に、アノード端子ＡＴであるリードＬＤ１Ｂは、封止体ＭＲで封止された部分（第３部分）と、封止体ＭＲから露出した部分（第４部分）と、を有し、リードＬＤ１Ｂの第４部分は、スリットが形成されていることにより複数に分割されている。
次に、図４１（ａ）において、封止体ＭＲの内部には、矩形形状のチップ搭載部ＴＡＢ１と矩形形状のチップ搭載部ＴＡＢ２とが配置されており、チップ搭載部ＴＡＢ１とチップ搭載部ＴＡＢ２とは、互いに分離されている。これらのチップ搭載部ＴＡＢ１およびチップ搭載部ＴＡＢ２は、放熱効率を高めるためのヒートスプレッダとしても機能し、例えば、熱伝導率の高い銅を主成分とする材料から構成されている。
チップ搭載部ＴＡＢ１上には、導電性接着材ＡＤＨ１を介して、ＩＧＢＴが形成された半導体チップＣＨＰ１が搭載されている。一方、チップ搭載部ＴＡＢ２上には、導電性接着材ＡＤＨ１を介して、ダイオードが形成された半導体チップＣＨＰ２が搭載されている。
続いて、図４１（ａ）および図４１（ｃ１）に示すように、半導体チップＣＨＰ１のエミッタ電極パッドＥＰ上には、導電性接着材を介して、導電性部材であるクリップＣＬＰ１が配置されている。このクリップＣＬＰ１は、導電性接着材を介して、エミッタ端子ＥＴと接続されている。したがって、半導体チップＣＨＰ１のエミッタ電極パッドＥＰは、クリップＣＬＰ１を介してエミッタ端子ＥＴと電気的に接続されていることになる。
一方、図４１（ａ）および図４１（ｃ２）に示すように、半導体チップＣＨＰ２のアノード電極パッドＡＤＰ上には、導電性接着材を介して、導電性部材であるクリップＣＬＰ２が配置されている。このクリップＣＬＰ２は、導電性接着材を介して、アノード端子ＡＴと接続されている。したがって、半導体チップＣＨＰ２のアノード電極パッドＡＤＰは、クリップＣＬＰ２を介してアノード端子ＡＴと電気的に接続されていることになる。
ここで、本実施の形態２においても、封止体ＭＲの内部に支持部ＳＰＵ１が設けられ、この支持部ＳＰＵ１によってクリップＣＬＰ１が支持されている。具体的には、図４１（ａ）に示すように、半導体チップＣＨＰ１を挟むように一対の支持部ＳＰＵ１が設けられており、一対の支持部ＳＰＵ１のそれぞれは、リードＬＤ２の突出方向と並行するｙ方向に延在している。そして、本実施の形態２において、クリップＣＬＰ１は、リードＬＤ１Ａと半導体チップＣＨＰ１とを接続する本体部ＢＤＵ１と、本体部ＢＤＵ１と接続され、ｘ方向に延在する一対の延在部ＥＸＵ１とから構成されている。このとき、図４１（ａ）に示すように、一対の延在部ＥＸＵ１のそれぞれは、一対の支持部ＳＰＵ１のそれぞれの上に搭載されており、これによって、クリップＣＬＰ１は、一対の支持部ＳＰＵ１によって支持されることになる。すなわち、本実施の形態２において、クリップＣＬＰ１は、リードＬＤ１Ａ上（１点）と一対の支持部ＳＰＵ１上（２点）に搭載されており、クリップＣＬＰ１は、これらの３点で支持されていることになる。特に、図４１（ｂ２）に示すように、本実施の形態２おけるクリップＣＬＰ１には、突起部ＰＪＵ１が設けられており、この突起部ＰＪＵ１を支持部ＳＰＵ１に押し当てることにより、クリップＣＬＰ１は、支持部ＳＰＵ１に固定されていることになる。
同様に、封止体ＭＲの内部に支持部ＳＰＵ２が設けられ、この支持部ＳＰＵ２によってクリップＣＬＰ２が支持されている。具体的には、図４１（ａ）に示すように、半導体チップＣＨＰ２を挟むように一対の支持部ＳＰＵ２が設けられており、一対の支持部ＳＰＵ２のそれぞれは、リードＬＤ１ＡおよびリードＬＤ１Ｂの突出方向と並行するｙ方向に延在している。そして、本実施の形態２において、クリップＣＬＰ２は、リードＬＤ１Ｂと半導体チップＣＨＰ２とを接続する本体部ＢＤＵ２と、本体部ＢＤＵ２と接続され、ｘ方向に延在する一対の延在部ＥＸＵ２とから構成されている。このとき、図４１（ａ）に示すように、一対の延在部ＥＸＵ２のそれぞれは、一対の支持部ＳＰＵ２のそれぞれの上に搭載されており、これによって、クリップＣＬＰ２は、一対の支持部ＳＰＵ２によって支持されることになる。すなわち、本実施の形態２において、クリップＣＬＰ２は、リードＬＤ１Ｂ上（１点）と一対の支持部ＳＰＵ２上（２点）に搭載されており、クリップＣＬＰ２は、これらの３点で支持されていることになる。特に、図４１（ｂ１）に示すように、本実施の形態２おけるクリップＣＬＰ２には、突起部ＰＪＵ２が設けられており、この突起部ＰＪＵ２を支持部ＳＰＵ２に押し当てることにより、クリップＣＬＰ２は、支持部ＳＰＵ２に固定されていることになる。
このように構成されている本実施の形態２における半導体装置ＰＡＣ４においても、クリップＣＬＰ１およびクリップＣＬＰ２のそれぞれが３点支持構造をしているため、前記実施の形態１における半導体装置ＰＡＣ１と同様の効果を得ることができる。
＜実施の形態２における半導体装置の製造方法＞
続いて、本実施の形態２における半導体装置の製造方法について、図面を参照しながら説明する。
１．チップ搭載部の準備工程
まず、図４２に示すように、チップ搭載部ＴＡＢ１とチップ搭載部ＴＡＢ２とを準備する。このチップ搭載部ＴＡＢ１およびチップ搭載部ＴＡＢ２のそれぞれは、例えば、矩形形状をしており、銅を主成分とする材料から構成されている。
２．チップ搭載工程
次に、図４３に示すように、チップ搭載部ＴＡＢ１上およびチップ搭載部ＴＡＢ２上に、例えば、導電性接着材ＡＤＨ１を形成する。導電性接着材ＡＤＨ１には、例えば、銀ペーストや高融点半田を使用することができる。
続いて、図４４に示すように、チップ搭載部ＴＡＢ１上にＩＧＢＴが形成された半導体チップＣＨＰ１を搭載し、チップ搭載部ＴＡＢ２上にダイオードが形成された半導体チップＣＨＰ２を搭載する。
ここで、ダイオードが形成された半導体チップＣＨＰ２においては、半導体チップＣＨＰ２の裏面に形成されたカソード電極パッドが、導電性接着材ＡＤＨ１を介してチップ搭載部ＴＡＢ２と接触するように配置される。この結果、半導体チップＣＨＰ２の表面に形成されているアノード電極パッドＡＤＰが上を向くことになる。
一方、ＩＧＢＴが形成された半導体チップＣＨＰ１においては、半導体チップＣＨＰ１の裏面に形成されたコレクタ電極パッドが、導電性接着材ＡＤＨ１を介してチップ搭載部ＴＡＢ１と接触するように配置される。また、半導体チップＣＨＰ１の表面に形成されているエミッタ電極パッドＥＰ、および、複数の電極パッド（複数の信号電極パッド）は上を向くことになる。
その後、導電性接着材ＡＤＨ１が銀ペーストである場合には、加熱処理（ベーク処理）が実施される。
３．リードフレーム配置工程
次に、図４５に示すように、リードフレームＬＦを準備する。ここで、図４５に示すように、チップ搭載部ＴＡＢ１の厚さおよびチップ搭載部ＴＡＢ２の厚さは、リードフレームＬＦの厚さよりも厚くなっている。また、リードフレームＬＦには、リードＬＤ１ＡとリードＬＤ１Ｂと複数のリードＬＤ２と一対の支持部ＳＰＵ１として機能する吊り部ＨＬ１と一対の支持部ＳＰＵ２として機能する吊り部ＨＬ２とが形成されている。
なお、この吊り部ＨＬ１には、屈曲部ＢＥＵ１が形成されているとともに切り欠き部ＮＴＵ１が形成されている。同様に、吊り部ＨＬ２には、屈曲部ＢＥＵ２が形成されているとともに切り欠き部ＮＴＵ２が形成されている。
その後、図４５に示すように、半導体チップＣＨＰ１を搭載したチップ搭載部ＴＡＢ１と半導体チップＣＨＰ２を搭載したチップ搭載部ＴＡＢ２の上方に、リードフレームＬＦを配置する。このとき、ＩＧＢＴが形成された半導体チップＣＨＰ１は、リードＬＤ２に近くなる位置に配置され、ダイオードが形成された半導体チップＣＨＰ２は、リードＬＤ１ＡおよびリードＬＤ１Ｂに近くなる位置に配置される。つまり、平面視において、リードＬＤ１Ａ（リードＬＤ１Ｂ）と半導体チップＣＨＰ１の間に挟まれるように半導体チップＣＨＰ２が搭載され、リードＬＤ２と半導体チップＣＨＰ２の間に挟まれるように半導体チップＣＨＰ１が配置される。そして、ＩＧＢＴが形成された半導体チップＣＨＰ１は、エミッタ電極パッドＥＰがリードＬＤ１Ａ側に配置され、かつ、複数の電極パッド（信号電極パッド）がリードＬＤ２側に配置される。さらに、平面視において、吊り部ＨＬ１は、チップ搭載部ＴＡＢ１と部分的に重なる一方、半導体チップＣＨＰ１とは重ならないように配置される。同様に、平面視において、吊り部ＨＬ２は、チップ搭載部ＴＡＢ２と部分的に重なる一方、半導体チップＣＨＰ２とは重ならないように配置される。このような配置関係で、半導体チップＣＨＰ１を搭載したチップ搭載部ＴＡＢ１の上方および半導体チップＣＨＰ２を搭載したチップ搭載部ＴＡＢの上方にリードフレームＬＦが配置される。
４．電気的接続工程
続いて、図４６に示すように、半導体チップＣＨＰ２のアノード電極パッドＡＤＰ上に、例えば、銀ペーストや高融点半田からなる導電性接着材ＡＤＨ２を形成する。同様に、半導体チップＣＨＰ１のエミッタ電極パッドＥＰ上にも、例えば、銀ペーストや高融点半田からなる導電性接着材ＡＤＨ２を形成する。さらに、図４６に示すように、リードＬＤ１Ａの一部領域上およびリードＬＤ１Ｂの一部領域上にも、例えば、銀ペーストや高融点半田からなる導電性接着材ＡＤＨ２を形成する。このとき形成される導電性接着材ＡＤＨ２は、上述した導電性接着材ＡＤＨ１と同じ材料成分であってもよいし、異なる材料成分であってもよい。
その後、図４７に示すように、本体部ＢＤＵ２と延在部ＥＸＵ２とを有するクリップＣＬＰ２を準備し、リードＬＤ１Ｂ上と半導体チップＣＨＰ２上とにわたって、クリップＣＬＰ２を搭載する。具体的には、リードＬＤ１Ｂ上と半導体チップＣＨＰ２上とに跨るように、導電性接着材ＡＤＨ２を介して、クリップＣＬＰ２の本体部ＢＤＵ２を配置し、かつ、リードフレームＬＦの吊り部ＨＬ２上に、クリップＣＬＰ２の延在部ＥＸＵ２を配置する。このとき、図４７に示すように、平面視において、クリップＣＬＰ２の延在部ＥＸＵ２は、チップ搭載部ＴＡＢ２に内包されている。そして、リードフレームＬＦの吊り部ＨＬ２は、リードＬＤ１Ｂの延在方向に延在し、クリップＣＬＰ２の延在部ＥＸＵ２は、吊り部ＨＬ２の延在方向と交差する方向に延在している。
以上のことから、リードＬＤ１Ｂと半導体チップＣＨＰ２に形成されているアノード電極パッドＡＤＰとがクリップＣＬＰ２によって電気的に接続されることになる。また、クリップＣＬＰ２は、リードＬＤ１Ｂと一対の吊り部ＨＬ２との３点によって支持される。つまり、クリップＣＬＰ２の延在部ＥＸＵ２は、リードフレームＬＦの吊り部ＨＬ２で支持される。言い換えれば、クリップＣＬＰ２の延在部ＥＸＵ２は、リードフレームＬＦの吊り部ＨＬ２に固定される。さらに言えば、クリップＣＬＰ２の延在部ＥＸＵ２は、吊り部ＨＬ２と延在部ＥＸＵ２との交差部によって、リードフレームＬＦの吊り部ＨＬ２に支持されている。これにより、クリップＣＬＰ２の３点支持構造が実現されることになる。なお、図４７に示すように、平面視において、吊り部ＨＬ２と延在部ＥＸＵ２との交差部は、チップ搭載部ＴＡＢ２に内包される。
続いて、図４７に示すように、本体部ＢＤＵ１と延在部ＥＸＵ１とを有するクリップＣＬＰ１を準備し、リードＬＤ１Ａ上と半導体チップＣＨＰ１上とにわたって、クリップＣＬＰ１を搭載する。具体的には、クリップＣＬＰ２の上方を通って、リードＬＤ１Ａ上と半導体チップＣＨＰ１上とに跨るように、導電性接着材ＡＤＨ２を介して、クリップＣＬＰ１の本体部ＢＤＵ１を配置し、かつ、リードフレームＬＦの吊り部ＨＬ１上に、クリップＣＬＰ１の延在部ＥＸＵ１を配置する。このとき、図４７に示すように、平面視において、クリップＣＬＰ１の延在部ＥＸＵ１は、チップ搭載部ＴＡＢ１に内包されている。リードフレームＬＦの吊り部ＨＬ１は、リードＬＤ１Ａの延在方向に延在し、クリップＣＬＰ１の延在部ＥＸＵ１は、吊り部ＨＬ１の延在方向と交差する方向に延在している。
以上のことから、リードＬＤ１Ａと半導体チップＣＨＰ１に形成されているエミッタ電極パッドＥＰとがクリップＣＬＰ１によって電気的に接続されることになる。また、クリップＣＬＰ１は、リードＬＤ１Ａと一対の吊り部ＨＬ１との３点によって支持される。つまり、クリップＣＬＰ１の延在部ＥＸＵ１は、リードフレームＬＦの吊り部ＨＬ１で支持される。言い換えれば、クリップＣＬＰ１の延在部ＥＸＵ１は、リードフレームＬＦの吊り部ＨＬ１に固定される。さらに言えば、クリップＣＬＰ１の延在部ＥＸＵ１は、吊り部ＨＬ１と延在部ＥＸＵ１との交差部によって、リードフレームＬＦの吊り部ＨＬ１に支持されている。これにより、クリップＣＬＰ１の３点支持構造が実現されることになる。なお、図４７に示すように、平面視において、吊り部ＨＬ１と延在部ＥＸＵ１との交差部は、チップ搭載部ＴＡＢ１に内包される。
その後、加熱処理を実施する。具体的には、導電性接着材ＡＤＨ２が銀ペーストである場合には、ベーク処理が実施される。一方、導電性接着材ＡＤＨ２が高融点半田である場合には、リフロー処理が実施される。特に、導電性接着材ＡＤＨ１と導電性接着材ＡＤＨ２の両方が高融点半田である場合、本工程により、導電性接着材ＡＤＨ１と導電性接着材ＡＤＨ２とを一括リフロー処理を実施する。
以上までの工程は、組立治具を使用することにより実施され、半導体チップＣＨＰ１を搭載したチップ搭載部ＴＡＢ１と半導体チップＣＨＰ２を搭載したチップ搭載部ＴＡＢ２とリードフレームＬＦとは、３点支持構造のクリップＣＬＰ１およびクリップＣＬＰ２によって接続され、一体構造体が形成されることになる。そして、一体構造体を形成した後、例えば、一体構造体を組立治具から取り出してワイヤボンディング装置へ搬送し、半導体チップＣＨＰ１とリードＬＤ２とをワイヤＷで接続する。
具体的に、図４８に示すように、リードフレームＬＦの吊り部ＨＬ１には、屈曲部ＢＥＵ１が設けられており、この屈曲部ＢＥＵ１によって、チップ搭載部ＴＡＢ１の隅にスペースが確保される。同様に、リードフレームＬＦの吊り部ＨＬ２には、屈曲部ＢＥＵ２が設けられており、この屈曲部ＢＥＵ２によって、チップ搭載部ＴＡＢ２の隅にスペースが確保される。すなわち、リードフレームＬＦの吊り部ＨＬ１には、チップ搭載部ＴＡＢ１と部分的に重なる部分に、スペースを確保するための屈曲部ＢＥＵ１が形成されている。同様に、リードフレームＬＦの吊り部ＨＬ２には、チップ搭載部ＴＡＢ２と部分的に重なる部分に、スペースを確保するための屈曲部ＢＥＵ２が形成されている。そして、屈曲部ＢＥＵ１および屈曲部ＢＥＵ２のそれぞれによって確保されたスペースに治具を押し当てることにより、チップ搭載部ＴＡＢ１およびチップ搭載部ＴＡＢ２を治具で固定する。
次に、治具でチップ搭載部ＴＡＢ１およびチップ搭載部ＴＡＢ２を固定した状態で、半導体チップＣＨＰ１の表面に形成されている信号電極パッドとリードフレームＬＦに形成されているリードＬＤ２（信号リード）とをワイヤＷで接続する。これにより、チップ搭載部ＴＡＢ１およびチップ搭載部ＴＡＢ２が動くことなく、確実にワイヤボンディング工程を実施することができる。このとき、本実施の形態２では、リードＬＤ２が、クリップＣＬＰ１が接続されているリードＬＤ１Ａと反対側に配置されているため、クリップＣＬＰ１による干渉を考慮することなく、ワイヤボンディング工程を実施することができる。
その後、前記実施の形態１と同様に、封止工程と、外装めっき工程と、マーキング工程と、個片化工程とを経ることにより、図４０に示すような本実施の形態２における半導体装置ＰＡＣ４を製造することができる。このとき、本実施の形態２における半導体装置においても、前記実施の形態１の半導体装置と同様の特徴点（第１特徴点〜第５特徴点）を有しているため、前記実施の形態１と同様の効果を得ることができる。この結果、本実施の形態２における半導体装置の製造方法においても、関連技術に存在する改善の余地を解消することができる。
＜変形例＞
次に、実施の形態２の変形例について説明する。図４９は、本変形例における半導体装置ＰＡＣ５の外観構成を示す図である。具体的に、図４９（ａ）は、本変形例における半導体装置ＰＡＣ５の外観構成を示す上面図であり、図４９（ｂ）は、側面図である。
本変形例における半導体装置ＰＡＣ５の構成は、実施の形態２における半導体装置ＰＡＣ４とほぼ同様の構成をしているため、相違点を中心に説明する。
図４９（ａ）および図４９（ｂ）に示すように、本変形例における半導体装置ＰＡＣ５では、クリップＣＬＰ１の延在部ＥＸＵ１の端部が第３側面（辺Ｓ３）から露出しているとともに、第４側面（辺Ｓ４）からも露出している。同様に、本変形例における半導体装置ＰＡＣ５では、クリップＣＬＰ２の延在部ＥＸＵ２の端部が第３側面（辺Ｓ３）から露出しているとともに、第４側面（辺Ｓ４）からも露出している。
図５０は、本変形例における半導体装置ＰＡＣ５の封止体ＭＲの内部構造を示す図である。図５０（ａ）が平面図に対応し、図５０（ｂ１）が図５０（ａ）のＡ１−Ａ１線での断面図に対応し、図５０（ｂ２）が図５０（ａ）のＡ２−Ａ２線での断面図に対応する。また、図５０（ｃ１）が図５０（ａ）のＢ１−Ｂ１線での断面図に対応し、図５０（ｃ２）が図５０（ａ）のＢ２−Ｂ２線での断面図に対応する。
図５０（ａ）において、クリップＣＬＰ１は、本体部ＢＤＵ１と一対の延在部ＥＸＵ１とから構成され、延在部ＥＸＵ１の端部が封止体ＭＲから露出している。同様に、クリップＣＬＰ２は、本体部ＢＤＵ２と一対の延在部ＥＸＵ２とから構成され、延在部ＥＸＵ２の端部が封止体ＭＲから露出している。
図５１は、本変形例の半導体装置の製造方法において、クリップ搭載工程およびワイヤボンディング工程を実施した後の状態を示す図である。なお、図５１においては、その後の封止工程で形成される封止体の輪郭を２点鎖線で示している。図５１に示すように、本変形例においては、クリップＣＬＰ１の延在部ＥＸＵ１が封止体の外部にまで延在しており、このクリップＣＬＰ１の延在部ＥＸＵ１は、リードフレームＬＦのフレーム枠ＦＭ上に搭載されている。同様に、本変形例においては、クリップＣＬＰ２の延在部ＥＸＵ２が封止体の外部にまで延在しており、このクリップＣＬＰ２の延在部ＥＸＵ２は、リードフレームＬＦのフレーム枠ＦＭ上に搭載されている。すなわち、本変形例においては、リードフレームＬＦのフレーム枠ＦＭが、吊り部ＨＬとして機能する。この結果、本変形例において、リードフレームＬＦの吊り部ＨＬ（フレーム枠ＦＭ）とクリップＣＬＰ１の延在部ＥＸＵ１との交差部およびリードフレームＬＦの吊り部ＨＬ（フレーム枠ＦＭ）とクリップＣＬＰ２の延在部ＥＸＵ２との交差部は、封止体の外部に存在することになる。つまり、本変形例では、平面視において、クリップＣＬＰ１の延在部ＥＸＵ１は、チップ搭載部ＴＡＢ１から部分的にはみ出し、かつ、平面視において、リードフレームＬＦの吊り部ＨＬ（フレーム枠ＦＭ）は、チップ搭載部ＴＡＢ１と重ならないように構成されている。同様に、本変形例では、平面視において、クリップＣＬＰ２の延在部ＥＸＵ２は、チップ搭載部ＴＡＢ２から部分的にはみ出し、かつ、平面視において、リードフレームＬＦの吊り部ＨＬ（フレーム枠ＦＭ）は、チップ搭載部ＴＡＢ２と重ならないように構成されている。このように、本変形例では、吊り部ＨＬとしてフレーム枠ＦＭを使用し、かつ、封止体の外部に吊り部ＨＬと延在部ＥＸＵ１との交差部、および、吊り部ＨＬと延在部ＥＸＵ２との交差部を設けることにより、リードフレームＬＦの構造および半導体装置の内部構造を簡素化することができる。さらに、本変形例によれば、チップ搭載部ＴＡＢ１の隅とチップ搭載部ＴＡＢ２の隅にスペースを確保することができる。これにより、ワイヤボンディング工程および封止工程において、チップ搭載部ＴＡＢ１およびチップ搭載部ＴＡＢ２を固定するための押さえ部として、このスペースを使用することができる。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
前記実施の形態では、リードフレームに一対の吊り部を設け、かつ、クリップに一対の延在部を設ける例について説明したが、前記実施の形態における技術的思想はこれに限らず、リードフレームに１つの吊り部を設け、かつ、クリップに１つの延在部を設けて、吊り部で延在部を支持するように構成することもできる。
ＣＬＰ クリップ
ＥＸＵ 延在部
ＨＬ 吊り部
ＬＤ１ リード
ＬＦ リードフレーム
ＭＲ 封止体
ＴＡＢ チップ搭載部

Claims (18)

  1. （ａ）チップ搭載部を準備する工程、
    （ｂ）リードと吊り部とを有するリードフレームを準備する工程、
    （ｃ）本体部と延在部とを有する金属板を準備する工程、
    （ｄ）前記チップ搭載部の上面上に、第１導電性接着材を介して、半導体チップを搭載する工程、
    （ｅ）前記（ｄ）工程後、前記半導体チップを搭載した前記チップ搭載部の上方に、前記リードフレームを配置する工程、
    （ｆ）前記（ｅ）工程後、平面視において、前記半導体チップの電極パッドと前記リードの一部とに重なるように、第２導電性接着材を介して、前記金属板の前記本体部を配置し、かつ、前記リードフレームの前記吊り部上に、前記金属板の前記延在部を配置する工程、
    （ｇ）前記（ｆ）工程後、前記半導体チップを封止して封止体を形成する工程、
    を備える、半導体装置の製造方法。
  2. 請求項１に記載の半導体装置の製造方法において、
    前記（ｆ）工程において、前記金属板の前記延在部は、前記リードフレームの前記吊り部で支持される、半導体装置の製造方法。
  3. 請求項１に記載の半導体装置の製造方法において、
    前記（ｆ）工程において、前記金属板の前記延在部は、前記リードフレームの前記吊り部に固定される、半導体装置の製造方法。
  4. 請求項３に記載の半導体装置の製造方法において、
    前記リードフレームの前記吊り部には、切り欠き部が設けられ、
    前記金属板の前記延在部には、突起部が設けられ、
    前記金属板の前記延在部は、前記突起部を前記切り欠き部に押し当てることにより固定される、半導体装置の製造方法。
  5. 請求項３に記載の半導体装置の製造方法において、
    前記リードフレームの前記吊り部には、溝部が設けられ、
    前記金属板の前記延在部には、突起部が設けられ、
    前記金属板の前記延在部は、前記突起部を前記溝部内に挿入することにより固定される、半導体装置の製造方法。
  6. 請求項１に記載の半導体装置の製造方法において、
    前記（ｆ）工程において、前記金属板の前記延在部は、前記吊り部と前記延在部との交差部によって、前記リードフレームの前記吊り部に支持される、半導体装置の製造方法。
  7. 請求項６に記載の半導体装置の製造方法において、
    前記（ｇ）工程において、前記交差部は、前記封止体の内部に存在する、半導体装置の製造方法。
  8. 請求項７に記載の半導体装置の製造方法において、
    平面視において、前記金属板の前記延在部は、前記チップ搭載部に内包され、
    平面視において、前記リードフレームの前記吊り部は、前記チップ搭載部と部分的に重なる、半導体装置の製造方法。
  9. 請求項８に記載の半導体装置の製造方法において、
    前記リードフレームの前記吊り部には、前記チップ搭載部と部分的に重なる部分に、スペースを確保するための屈曲部が形成されている、半導体装置の製造方法。
  10. 請求項９に記載の半導体装置の製造方法において、
    前記（ｇ）工程は、前記チップ搭載部に確保された前記スペースにピンを押し当てた状態で、前記封止体を形成する、半導体装置の製造方法。
  11. 請求項９に記載の半導体装置の製造方法において、
    前記リードフレームは、さらに、信号リードを有し、
    前記半導体チップは、さらに、信号電極パッドを有し、
    前記（ｆ）工程の後、前記（ｇ）工程の前に、
    （ｈ）前記チップ搭載部に確保された前記スペースに治具を押し当てることにより、前記治具で前記チップ搭載部を固定した状態で、前記信号電極パッドと前記信号リードとをワイヤで接続する工程、
    を有する、半導体装置の製造方法。
  12. 請求項６に記載の半導体装置の製造方法において、
    前記（ｇ）工程において、前記交差部は、前記封止体の外部に存在する、半導体装置の製造方法。
  13. 請求項１２に記載の半導体装置の製造方法において、
    平面視において、前記金属板の前記延在部は、前記チップ搭載部から部分的にはみ出し、
    平面視において、前記リードフレームの前記吊り部は、前記チップ搭載部と重ならない、半導体装置の製造方法。
  14. 請求項１３に記載の半導体装置の製造方法において、
    前記リードフレームの前記吊り部は、前記リードフレームのフレーム枠である、半導体装置の製造方法。
  15. 請求項１に記載の半導体装置の製造方法において、
    前記リードフレームの前記吊り部は、前記リードの延在方向に延在し、
    前記金属板の前記延在部は、前記リードの前記延在方向と交差する方向に延在している、半導体装置の製造方法。
  16. 電極パッドが形成された表面を有する半導体チップ、
    前記半導体チップが搭載されたチップ搭載部、
    前記半導体チップの前記電極パッドとリードのそれぞれに導電性接着材を介して、電気的に接続された導電性部材、
    前記導電性部材を支持する支持部、
    前記半導体チップを封止する封止体、
    を有し、
    前記導電性部材は、本体部と、前記本体部と連なる延在部とを有し、
    平面視において、前記導電性部材の前記延在部の一部が、前記支持部に重なるように配置され、
    前記支持部と前記延在部とが重なる領域は、前記封止体に内包される、半導体装置。
  17. 請求項１６に記載の半導体装置において、
    前記リードの一部分は、前記封止体の第１側面から突出しており、
    前記支持部の端部は、前記第１側面から露出している、半導体装置。
  18. 請求項１６に記載の半導体装置において、
    前記リードの一部分は、前記封止体の第１側面から突出しており、
    前記支持部の端部は、前記第１側面と交差する側面から露出している、半導体装置。
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