KR20160036505A - 반도체 장치 및 그 제조 방법 - Google Patents

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KR20160036505A
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semiconductor device
lead
lead frame
igbt
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아끼라 무또
고지 반도
유끼히로 사또
가즈히로 미따무라
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르네사스 일렉트로닉스 가부시키가이샤
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    • H01L2224/29001—Core members of the layer connector
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    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/29116—Lead [Pb] as principal constituent
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    • H01L2224/2929—Material of the matrix with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
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    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298—Fillers
    • H01L2224/29299—Base material
    • H01L2224/293—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29338—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29339—Silver [Ag] as principal constituent
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    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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    • H01L2224/37001—Core members of the connector
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    • H01L2224/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
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    • H01L2224/37012—Cross-sectional shape
    • H01L2224/37013—Cross-sectional shape being non uniform along the connector
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    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L2224/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H01L2224/37001—Core members of the connector
    • H01L2224/37099—Material
    • H01L2224/371—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/37138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/37147—Copper [Cu] as principal constituent
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    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/4005—Shape
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    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/401—Disposition
    • H01L2224/40135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/40137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H01L2224/40139—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate with an intermediate bond, e.g. continuous strap daisy chain
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    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/401—Disposition
    • H01L2224/40151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/40221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/40245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/4099—Auxiliary members for strap connectors, e.g. flow-barriers, spacers
    • H01L2224/40996—Auxiliary members for strap connectors, e.g. flow-barriers, spacers being formed on an item to be connected not being a semiconductor or solid-state body
    • H01L2224/40998—Alignment aids
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    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
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    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
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    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73215—Layer and wire connectors
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    • H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/83399—Material
    • H01L2224/834—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/83438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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Abstract

본 발명은, 반도체 장치의 신뢰성을 향상시키는 것을 과제로 한다. 리드 프레임 LF에 한 쌍의 현수부 HL이 설치되며, 또한 클립 CLP가 본체부 BDU와 한 쌍의 연장부 EXU로 구성되어 있는 것을 전제로 하여, 한 쌍의 연장부 EXU가 한 쌍의 현수부 HL 위에 탑재되고 지지되어 있는 점에 있다. 이에 의해, 클립 CLP는, 리드 LD1 위(1점)와 한 쌍의 현수부 HL 위(2점)에 탑재됨으로써, 클립 CLP는, 이 3점에 의해 지지되어 있게 된다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은, 반도체 장치 및 그 제조 기술에 관한 것으로, 예를 들어 인버터의 구성 요소로서 기능하는 반도체 장치 및 그 제조 기술에 적용하기에 유효한 기술에 관한 것이다.
일본 특허공개 제2014-67880호 공보(특허문헌 1)에는, 반도체 칩과 금속판의 사이에 개재하는 도전성 재료의 두께를 충분히 확보하여, 반도체 칩과 금속판의 접속 신뢰성을 향상시키는 기술이 기재되어 있다. 구체적으로, 특허문헌 1에는, 지그 상에 리드 프레임을 배치하고, 또한 지그에 설치된 돌기부 위에 클립 프레임을 배치하는 것이 기재되어 있다. 이에 의해, 특허문헌 1에 기재된 기술에 의하면, 반도체 칩과 금속판의 사이에 충분한 공간을 확보할 수 있다.
일본 특허공개 제2014-67880호 공보
예를 들어, 반도체 칩을 탑재하는 칩 탑재부와 리드 프레임이 분리되어 있는 반도체 장치의 제조 공정에 있어서는, 칩 탑재부에 탑재된 반도체 칩과 리드 프레임에 형성되어 있는 리드를 접속하는 클립(금속판)에 의해서만 칩 탑재부와 리드 프레임이 접속된 상태에서 반송하는 경우가 있다. 이 경우, 반송 중의 충격이나 진동에 의해, 반도체 칩 자체에의 손상, 반도체 칩과 클립의 접속 부위나 리드와 클립의 접속 부위에의 손상, 클립 자체의 변형 등이 우려된다. 따라서, 반도체 칩을 탑재하는 칩 탑재부와 리드 프레임이 분리되어 있는 반도체 장치의 제조 공정에 있어서는, 반도체 장치의 신뢰성을 향상시키는 것이 요망되고 있다.
그 밖의 과제와 신규 특징은, 본 명세서의 기술(記述) 및 첨부 도면으로부터 명백해질 것이다.
일 실시 형태에서의 반도체 장치의 제조 방법은, 반도체 칩의 전극 패드와 리드에 걸치도록, 도전성 접착재를 개재하여, 금속판의 본체부를 배치하고, 또한 리드 프레임의 제1 현수부 위에 금속판의 제2 현수부를 배치하는 공정을 구비한다.
또한, 일 실시 형태에서의 반도체 장치에서는, 평면에서 볼 때, 금속판을 지지하는 지지부와 금속판의 연장부가 겹치는 영역이 밀봉체에 내포되어 있다.
일 실시 형태에 의하면, 반도체 장치의 신뢰성을 향상시킬 수 있다.
도 1은, 직류 전원과 3상(相) 유도 모터의 사이에 3상의 인버터 회로를 배치한 회로도이다.
도 2는, 3상의 인버터 회로의 동작을 설명하는 타이밍차트이다.
도 3은, 실시 형태 1에서의 인버터 회로 및 3상 유도 모터를 포함하는 모터 회로의 구성을 나타내는 회로도이다.
도 4는, IGBT가 형성된 반도체 칩의 외형 형상을 나타내는 평면도이다.
도 5는, 반도체 칩의 표면과는 반대측의 이면을 나타내는 평면도이다.
도 6은, 반도체 칩에 형성되어 있는 회로의 일례를 나타내는 회로도이다.
도 7은, 실시 형태 1에서의 IGBT의 디바이스 구조를 나타내는 단면도이다.
도 8은, 다이오드가 형성된 반도체 칩의 외형 형상을 나타내는 평면도이다.
도 9는, 다이오드의 디바이스 구조를 나타내는 단면도이다.
도 10의 (a)는, 관련 기술에서의 반도체 장치의 제조 공정의 일부(클립 탑재 공정)를 나타내는 평면도이며, (b)는, 도 10의 (a)의 A-A선에서의 단면도이다.
도 11의 (a)는, 관련 기술에서의 반도체 장치의 제조 공정의 일부(와이어 본딩 공정)를 나타내는 평면도이며, (b)는, 도 11의 (a)의 A-A선에서의 단면도이다.
도 12는, 관련 기술에서의 개선의 여지를 설명하는 도면이다.
도 13의 (a)는, 실시 형태 1에서의 반도체 장치의 외관 구성을 나타내는 상면도이며, (b)는, 측면도이며, (c)는, 하면도이다.
도 14는, 실시 형태 1에서의 반도체 장치의 밀봉체의 내부 구조를 나타내는 도면이며, (a)가 평면도이며, (b)가 도 14의 (a)의 A-A선에서의 단면도이며, (c)가 도 14의 (a)의 B-B선에서의 단면도이다.
도 15는, 실시 형태 1에서의 반도체 장치의 제조 공정을 나타내는 도면이다.
도 16은, 도 15에 계속되는 반도체 장치의 제조 공정을 나타내는 도면이다.
도 17은, 도 16에 계속되는 반도체 장치의 제조 공정을 나타내는 도면이다.
도 18은, 도 17에 계속되는 반도체 장치의 제조 공정을 나타내는 도면이다.
도 19는, 도 18에 계속되는 반도체 장치의 제조 공정을 나타내는 도면이다.
도 20은, 도 19에 계속되는 반도체 장치의 제조 공정을 나타내는 도면이다.
도 21의 (a)는, 리드 프레임의 현수부와 클립의 연장부의 배치 구조를 나타내는 평면도이며, (b)는, 도 21의 (a)의 A-A선으로 절단한 단면도이다.
도 22의 (a)는, 리드 프레임의 현수부와 클립의 연장부의 배치 구조를 나타내는 평면도이며, (b)는, 도 22의 (a)의 A-A선으로 절단한 단면도이다.
도 23의 (a)는, 리드 프레임의 현수부와 클립의 연장부의 배치 구조를 나타내는 평면도이며, (b)는, 도 23의 (a)의 A-A선으로 절단한 단면도이다.
도 24는, 도 20에 계속되는 반도체 장치의 제조 공정을 나타내는 도면이다.
도 25는, 도 24에 계속되는 반도체 장치의 제조 공정을 나타내는 도면이다.
도 26은, 도 25에 계속되는 반도체 장치의 제조 공정을 나타내는 도면이다.
도 27은, 도 26에 계속되는 반도체 장치의 제조 공정을 나타내는 도면이다.
도 28은, 도 27에 계속되는 반도체 장치의 제조 공정을 나타내는 도면이다.
도 29는, 도 25의 A-A선으로 절단한 단면도이다.
도 30은, 실시 형태 1에서의 전자 장치의 구성을 나타내는 도면이다.
도 31의 (a)는, 변형예 1에서의 반도체 장치의 외관 구성을 나타내는 상면도이며, (b)는 측면도이다.
도 32는, 변형예 1에서의 반도체 장치의 밀봉체의 내부 구조를 나타내는 도면으로, (a)는, 평면도이며, (b)는, 도 32의 (a)의 A-A선에서의 단면도이며, (c)는, 도 32의 (a)의 B-B선에서의 단면도이다.
도 33은, 변형예 1의 반도체 장치의 제조 방법에 있어서, 클립 탑재 공정 및 와이어 본딩 공정을 실시한 후의 상태를 나타내는 도면이다.
도 34의 (a)는, 변형예 2에서의 반도체 장치의 외관 구성을 나타내는 상면도이며, (b)는 측면도이다.
도 35는, 변형예 2에서의 반도체 장치의 밀봉체의 내부 구조를 나타내는 도면으로, (a)는 평면도이며, (b)는, 도 35의 (a)의 A-A선에서의 단면도이며, (c)는, 도 35의 (a)의 B-B선에서의 단면도이다.
도 36은, 변형예 2의 반도체 장치의 제조 방법에 있어서, 클립 탑재 공정 및 와이어 본딩 공정을 실시한 후의 상태를 나타내는 도면이다.
도 37은, 직류 전원과 SR 모터의 사이에 인버터 회로를 배치한 회로도이다.
도 38은, 실시 형태 2에서의 인버터 회로의 동작을 설명하는 도면이다.
도 39의 (a)는, PM 모터용 인버터 회로의 일부를 나타내는 도면이며, (b)는, SR 모터용 인버터 회로의 일부를 나타내는 도면이다.
도 40의 (a)는, 실시 형태 2에서의 반도체 장치의 외관 구성을 나타내는 상면도이며, (b)는, 측면도이며, (c)는, 하면도이다.
도 41의 (a)는, 실시 형태 2에서의 반도체 장치의 내부 구조를 나타내는 평면도이며, (b1)은, 도 41 (a)의 A1-A1선에서의 단면도이며, (b2)는, 도 41 (a)의 A2-A2선에서의 단면도이다. 또한, (c1)은, 도 41의 (a)의 B1-B1선에서의 단면도이며, (c2)는, 도 41의 (a)의 B2-B2선에서의 단면도이다.
도 42는, 실시 형태 2에서의 반도체 장치의 제조 공정을 나타내는 도면이다.
도 43은, 도 42에 계속되는 반도체 장치의 제조 공정을 나타내는 도면이다.
도 44는, 도 43에 계속되는 반도체 장치의 제조 공정을 나타내는 도면이다.
도 45는, 도 44에 계속되는 반도체 장치의 제조 공정을 나타내는 도면이다.
도 46은, 도 45에 계속되는 반도체 장치의 제조 공정을 나타내는 도면이다.
도 47은, 도 46에 계속되는 반도체 장치의 제조 공정을 나타내는 도면이다.
도 48은, 도 47에 계속되는 반도체 장치의 제조 공정을 나타내는 도면이다.
도 49의 (a)는, 변형예에서의 반도체 장치의 외관 구성을 나타내는 상면도이며, (b)는, 측면도이다.
도 50의 (a)는, 변형예에서의 반도체 장치의 밀봉체의 내부 구조를 나타내는 평면도이며, (b1)은, 도 50의 (a)의 A1-A1선에서의 단면도이며, (b2)는, 도 50의 (a)의 A2-A2선에서의 단면도이다. 또한, (c1)은, 도 50의 (a)의 B1-B1선에서의 단면도이며, (c2)는, 도 50의 (a)의 B2-B2선에서의 단면도이다.
도 51은, 변형예의 반도체 장치의 제조 방법에 있어서, 클립 탑재 공정 및 와이어 본딩 공정을 실시한 후의 상태를 나타내는 도면이다.
이하의 실시 형태에서는 편의상 그 필요가 있을 때에는, 복수의 섹션 또는 실시 형태로 분할하여 설명하지만, 특별히 명시한 경우를 제외하고, 그들은 서로 무관계한 것이 아니고, 한쪽은 다른 쪽의 일부 또는 전부의 변형예, 상세, 보충 설명 등의 관계에 있다.
또한, 이하의 실시 형태에서, 요소의 수 등(개수, 수치, 양, 범위 등을 포함함)에 언급하는 경우, 특별히 명시한 경우 및 원리적으로 명백하게 특정한 수로 한정되는 경우 등을 제외하고, 그 특정한 수로 한정되는 것은 아니라, 특정한 수 이상일 수도 있고 또한 이하일 수도 있다.
또한, 이하의 실시 형태에서, 그 구성 요소(요소 스텝 등도 포함함)는, 특별히 명시한 경우 및 원리적으로 명백하게 필수라고 생각되는 경우 등을 제외하고, 반드시 필수적인 것이 아님은 물론이다.
마찬가지로, 이하의 실시 형태에서, 구성 요소 등의 형상, 위치 관계 등에 언급할 때에는, 특별히 명시한 경우 및 원리적으로 명백하게 그렇지 않다고 생각되는 경우 등을 제외하고, 실질적으로 그 형상 등에 근사 또는 유사한 것 등을 포함하도록 한다. 이것은, 상기 수치 및 범위에 대해서도 마찬가지이다.
또한, 실시 형태를 설명하기 위한 전체 도면에 있어서, 동일한 부재에는 원칙으로서 동일한 부호를 붙이고, 그 반복되는 설명은 생략한다. 또한, 도면을 이해하기 쉽게 하기 위해서 평면도이더라도 해칭을 넣는 경우가 있다.
(실시 형태 1)
인버터 회로란, 직류 전력을 교류 전력으로 변환하는 회로이다. 예를 들어, 직류 전원의 플러스와 마이너스를 교대로 출력하면, 이것에 따라서 전류의 방향이 역전한다. 이 경우, 전류의 방향이 교대로 역전하므로, 출력은 교류 전력이라고 생각할 수 있다. 이것이 인버터 회로의 원리이다. 여기서, 교류 전력이라고 해도, 단상 교류 전력이나 3상(相) 교류 전력으로 대표되듯이 다양한 형태가 있게 된다. 따라서, 본 실시 형태 1에서는, 특히, 직류 전력을 3상의 교류 전력으로 변환하는 3상 인버터 회로를 예로 들어 설명하기로 한다. 단, 본 실시 형태 1에서의 기술적 사상은, 3상 인버터 회로에 적용하는 경우에 한하지 않고, 예를 들어 단상 인버터 회로 등에도 폭넓게 적용할 수 있다.
<3상 인버터 회로의 구성>
도 1은, 직류 전원 E와 3상 유도 모터 MT의 사이에 3상의 인버터 회로 INV를 배치한 회로도이다. 본 실시 형태 1에서는, 3상 유도 모터 MT의 일례로서, 영구 자석 동기 모터(Permanent Magnet Synchronous Motor, 이 이후에는 생략하여 'PM 모터'라 함)를 예로 들어 설명한다. 도 1에 도시한 바와 같이, 직류 전원 E로부터 3상 교류 전력으로 변환하기 위해서는, 스위치 SW1 내지 SW6의 6개의 스위치로 구성된 3상의 인버터 회로 INV를 사용한다. 구체적으로, 도 1에 도시한 바와 같이, 3상의 인버터 회로 INV는, 스위치 SW1과 스위치 SW2를 직렬 접속한 제1 레그 LG1과, 스위치 SW3과 스위치 SW4를 직렬 접속한 제2 레그 LG2와, 스위치 SW5와 스위치 SW6을 직렬 접속한 제3 레그 LG3을 갖고, 제1 레그 LG1 내지 제3 레그 LG3은 병렬로 접속되어 있다. 이때, 스위치 SW1, 스위치 SW3, 스위치 SW5는, 상부 아암을 구성하고, 스위치 SW2, 스위치 SW4, 스위치 SW6은, 하부 아암을 구성하게 된다.
그리고, 스위치 SW1과 스위치 SW2 사이의 점 U와 3상 유도 모터 MT의 U상(相)이 접속되어 있다. 마찬가지로, 스위치 SW3과 스위치 SW4 사이의 점 V와 3상 유도 모터 MT의 V상(相)이 접속되고, 스위치 SW5와 스위치 SW6 사이의 점 W와 3상 유도 모터 MT의 W상(相)이 접속되어 있다. 이와 같이 하여, 3상 인버터 회로 INV가 구성되어 있게 된다.
<3상 인버터 회로의 동작>
다음으로, 전술한 구성을 갖는 3상의 인버터 회로 INV의 동작에 대하여 설명한다. 도 2는, 3상의 인버터 회로 INV의 동작을 설명하는 타이밍차트이다. 도 2에 있어서, 3상의 인버터 회로 INV에서의 스위치 SW1과 스위치 SW2의 스위칭 동작은, 예를 들어 스위치 SW1이 온하고 있을 때, 스위치 SW2는 오프하고 있는 한편, 스위치 SW1이 오프하고 있을 때, 스위치 SW2는 온하도록 행해진다. 마찬가지로, 3상의 인버터 회로 INV에서의 스위치 SW3과 스위치 SW4의 스위칭 동작은, 스위치 SW3이 온하고 있을 때, 스위치 SW4는 오프하고 있는 한편, 스위치 SW3이 오프하고 있을 때, 스위치 SW4는 온하도록 행해진다. 또한, 3상의 인버터 회로 INV에서의 스위치 SW5와 스위치 SW6의 스위칭 동작은, 스위치 SW5가 온하고 있을 때, 스위치 SW6은 오프하고 있는 한편, 스위치 SW5가 오프하고 있을 때, 스위치 SW6은 온하도록 행해진다.
그리고, 도 2에 도시한 바와 같이, 3조의 스위치 페어의 스위칭 동작은, 120°의 위상차를 갖도록 행해진다. 이때, 점 U, 점 V, 점 W의 각각의 전위는, 3조의 스위치 페어의 스위칭 동작에 따라서, 0과 Eo으로 변화하게 된다. 그리고, 예를 들어 U상과 V상 사이의 선간 전압은, U상의 전위로부터 V상의 전위를 뺀 것으로 되기 때문에, +Eo, 0, -Eo으로 변화하게 된다. 한편, V상과 W상 사이의 선간 전압은, U상과 V상 사이의 선간 전압에 대하여 위상이 120°어긋난 전압 파형으로 되고, 또한 W상과 U상 사이의 선간 전압은, V상과 W상 사이의 선간 전압에 대하여 위상이 120°어긋난 전압 파형으로 된다. 이와 같이 스위치 SW1 내지 스위치 SW6을 스위칭 동작시킴으로써, 각각의 선간 전압은, 계단 형상의 교류 전압 파형으로 되며, 또한 서로의 선간 전압의 교류 전압 파형이 120°의 위상차를 갖게 된다. 따라서, 3상의 인버터 회로 INV에 의하면, 직류 전원 E로부터 공급되는 직류 전력을 3상 교류 전력으로 변환하는 것이 가능하게 된다.
<실제의 3상 인버터 회로의 구성예>
본 실시 형태 1에서의 반도체 장치는, 예를 들어 전기 자동차나 하이브리드차 등에 사용되는 3상 유도 모터의 구동 회로에 사용되는 것이다. 구체적으로, 이 구동 회로에는, 인버터 회로가 포함되고, 이 인버터 회로는 직류 전력을 교류 전력으로 변환하는 기능을 갖는 회로이다. 도 3은, 본 실시 형태 1에서의 인버터 회로 및 3상 유도 모터를 포함하는 모터 회로의 구성을 나타내는 회로도이다.
도 3에 있어서, 모터 회로는, 3상 유도 모터 MT 및 인버터 회로 INV를 갖고 있다. 3상 유도 모터 MT는, 위상이 서로 다른 3상의 전압에 의해 구동하도록 구성되어 있다. 구체적으로, 3상 유도 모터 MT에서는, 위상이 120°어긋난 U상, V상, W상이라 불리는 3상 교류를 이용하여 도체인 로터 RT의 주위에 회전 자계를 발생시킨다. 이 경우, 로터 RT의 주위를 자계가 회전하게 된다. 이러한 점은, 도체인 로터 RT를 가로지르는 자속이 변화되는 것을 의미한다. 이 결과, 도체인 로터 RT에 전자기 유도가 발생하여, 로터 RT에 유도 전류가 흐른다. 그리고, 회전 자계 중에서 유도 전류가 흐른다는 것은, 플레밍의 왼손의 법칙에 의해, 로터 RT에 힘이 가해지는 것을 의미하고, 이 힘에 의해, 로터 RT가 회전하게 된다. 이와 같이 3상 유도 모터 MT에서는, 3상 교류를 이용함으로써, 로터 RT를 회전시킬 수 있음을 알 수 있다. 즉, 3상 유도 모터 MT에서는, 3상 교류가 필요해진다. 따라서, 모터 회로에서는, 직류로부터 교류를 만들어 내는 인버터 회로 INV를 이용함으로써, 3상 유도 모터에 3상 교류를 공급하고 있다.
이하에, 이 인버터 회로 INV의 실제의 구성예에 대하여 설명한다. 도 3에 도시한 바와 같이, 예를 들어 본 실시 형태 1에서의 인버터 회로 INV에는, 3상에 대응하여 IGBTQ1과 다이오드 FWD가 설치되어 있다. 즉, 실제의 인버터 회로 INV에서는, 예를 들어 도 1에 도시한 스위치 SW1 내지 스위치 SW6의 각각은, 도 3에 도시한 바와 같은 IGBTQ1과 다이오드 FWD를 역병렬 접속한 구성 요소로 구성된다. 즉, 도 3에 있어서, 제1 레그 LG1의 상부 아암 및 하부 아암, 제2 레그 LG2의 상부 아암 및 하부 아암, 제3 레그 LG3의 상부 아암 및 하부 아암의 각각은, IGBTQ1과 다이오드 FWD를 역병렬 접속한 구성 요소로 구성되게 된다.
여기서, 예를 들어 인버터 회로 INV의 스위칭 소자로서, 파워 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)를 사용하는 것이 생각된다. 이 파워 MOSFET에 의하면, 온/오프 동작을 게이트 전극에 인가하는 전압으로 제어하는 전압 구동형이기 때문에, 고속 스위칭이 가능한 이점이 있다. 한편, 파워 MOSFET에서는, 고내압화를 도모하는 데 수반하여 온 저항이 높아져서 발열량이 커지는 성질이 있다. 왜냐하면, 파워 MOSFET에서는, 저농도의 에피택셜층(드리프트층)의 두께를 두껍게 함으로써 내압을 확보하고 있지만, 저농도의 에피택셜층의 두께가 두꺼워지면 부작용으로서 저항이 커지기 때문이다.
이에 반하여, 스위칭 소자로서, 큰 전력을 취급할 수 있는 바이폴라 트랜지스터도 존재하지만, 바이폴라 트랜지스터는, 베이스 전류에 의해 온/오프 동작을 제어하는 전류 구동형이기 때문에, 스위칭 속도가 전술한 파워 MOSFET에 비하여 일반적으로 느리다는 성질이 있다.
따라서, 대전력이며, 또한 고속 스위칭이 필요해지는 전기 자동차나 하이브리드 차의 모터 등의 용도에 있어서, 파워 MOSFET나 바이폴라 트랜지스터로는 대응이 곤란해진다. 따라서, 전술한 대전력이며, 또한 고속 스위칭이 필요해지는 용도에는, IGBT가 사용된다. 이 IGBT는, 파워 MOSFET와 바이폴라 트랜지스터의 조합으로 구성되어 있으며, 파워 MOSFET의 고속 스위칭 특성과, 바이폴라 트랜지스터의 고내압성을 겸비한 반도체 소자이다. 이러한 점에서, IGBT에 의하면, 대전력이며 또한 고속 스위칭이 가능하기 때문에, 대전류이며, 또한 고속 스위칭이 필요해지는 용도에 적합한 반도체 소자라고 할 수 있다. 이상의 점에서, 본 실시 형태 1에서의 인버터 회로 INV에는, 스위칭 소자로서 IGBT를 채용하고 있다.
그리고, 본 실시 형태 1에서의 인버터 회로 INV에서는, 정전위 단자 PT와 3상 유도 모터 MT의 각 상(U상, V상, W상)의 사이에 IGBTQ1과 다이오드 FWD가 역병렬로 접속되어 있으며, 또한 3상 유도 모터 MT의 각 상과 부전위 단자 NT의 사이에도 IGBTQ1과 다이오드 FWD가 역병렬로 접속되어 있다. 즉, 단상마다 2개의 IGBTQ1과 2개의 다이오드 FWD가 설치되어 있으며, 3상으로 6개의 IGBTQ1과 6개의 다이오드 FWD가 설치되어 있다. 그리고, 개개의 IGBTQ1의 게이트 전극에는, 게이트 제어 회로 GC가 접속되어 있으며, 이 게이트 제어 회로 GC에 의해, IGBTQ1의 스위칭 동작이 제어되도록 되어 있다. 이와 같이 구성된 인버터 회로 INV에 있어서, 게이트 제어 회로 GC에 의해 IGBTQ1의 스위칭 동작을 제어함으로써, 직류 전력을 3상 교류 전력으로 변환하여, 이 3상 교류 전력을 3상 유도 모터 MT에 공급하게 되어 있다.
<다이오드의 필요성>
전술한 바와 같이, 본 실시 형태 1에서의 인버터 회로 INV에는, 스위칭 소자로서, IGBTQ1이 사용되고 있지만, 이 IGBTQ1과 역병렬 접속되도록 다이오드 FWD가 설치되어 있다. 단순히, 스위칭 소자에 의해 스위치 기능을 실현하는 관점에서, 스위칭 소자로서의 IGBTQ1은 필요하지만, 다이오드 FWD를 설치할 필요성은 없으리라 생각된다. 이 점에 관하여, 인버터 회로 INV에 접속되는 부하에 인덕턴스가 포함되어 있는 경우에는, 다이오드 FWD를 설치할 필요가 있다. 이하에, 이 이유에 대하여 설명한다.
다이오드 FWD는, 부하가 인덕턴스를 포함하지 않는 순저항인 경우, 환류하는 에너지가 없기 때문에 불필요하다. 그러나, 부하에 모터와 같은 인덕턴스를 포함하는 회로가 접속되어 있는 경우, 온하고 있는 스위치와는 역방향으로 부하 전류가 흐르는 모드가 있다. 즉, 부하에 인덕턴스가 포함되어 있는 경우, 부하의 인덕턴스로부터 인버터 회로 INV로 에너지가 복귀되는 경우가 있다(전류가 역류하는 경우가 있음).
이때, IGBTQ1 단체에서는, 이 환류 전류를 흘릴 수 있는 기능을 갖지 않으므로, IGBTQ1과 역병렬로 다이오드 FWD를 접속할 필요가 있다. 즉, 인버터 회로 INV에 있어서, 모터 제어와 같이 부하에 인덕턴스를 포함하는 경우, IGBTQ1을 턴오프했을 때, 인덕턴스에 축적된 에너지(1/2LI2)를 반드시 방출해야만 한다. 그런데, IGBTQ1 단체에서는, 인덕턴스에 축적된 에너지를 개방하기 위한 환류 전류를 흘릴 수 없다. 따라서, 이 인덕턴스에 축적된 전기 에너지를 환류하기 위해서, IGBTQ1과 역병렬로 다이오드 FWD를 접속한다. 즉, 다이오드 FWD는, 인덕턴스에 축적된 전기 에너지를 개방하기 위해서 환류 전류를 흘린다는 기능을 갖고 있다. 이상의 점에서, 인덕턴스를 포함하는 부하에 접속되는 인버터 회로에 있어서는, 스위칭 소자인 IGBTQ1과 역병렬로 다이오드 FWD를 설치할 필요성이 있음을 알 수 있다. 이 다이오드 FWD는, 프리휠 다이오드라고 불린다.
<IGBT의 구조>
본 실시 형태 1에서의 인버터 회로 INV를 구성하는 IGBTQ1과 다이오드 FWD의 구조에 대하여 도면을 참조하면서 설명하기로 한다. 본 실시 형태 1에서의 인버터 회로 INV에는, IGBTQ1이 포함되며, 또한 다이오드 FWD가 포함된다.
도 4는, IGBTQ1이 형성된 반도체 칩 CHP1의 외형 형상을 나타내는 평면도이다. 도 4에서는, 반도체 칩 CHP1의 주면(표면)이 나타나 있다. 도 4에 도시한 바와 같이, 본 실시 형태 1에서의 반도체 칩 CHP1의 평면 형상은, 긴 변 LS1과 짧은 변 SS1을 갖는 직사각형 형상을 하고 있다. 그리고, 직사각형 형상을 한 반도체 칩 CHP1의 표면에는, 직사각형 형상을 한 이미터 전극 패드 EP가 형성되어 있다. 그리고, 반도체 칩 CHP1의 긴 변 방향을 따라서, 복수의 전극 패드가 형성되어 있다. 구체적으로, 이 전극 패드로서, 도 4의 좌측으로부터 게이트 전극 패드 GP, 온도 검지용 전극 패드 TCP, 온도 검지용 전극 패드 TAP, 전류 검지용 전극 패드 SEP, 켈빈 검지용 전극 패드 KP가 배치되어 있다. 이와 같이, 직사각형 형상을 한 반도체 칩 CHP1의 표면에는, 짧은 변 방향을 따라서, 이미터 전극 패드 EP와 전극 패드가 배치되고, 또한 긴 변 방향을 따라서, 복수의 전극 패드가 형성되어 있게 된다. 이때, 이미터 전극 패드 EP의 사이즈(평면적)는, 복수의 전극 패드의 각각의 사이즈보다도 훨씬 커지게 되어 있다.
도 5는, 반도체 칩 CHP1의 표면과는 반대측의 이면을 나타내는 평면도이다. 도 5에 도시한 바와 같이, 반도체 칩 CHP1의 이면 전체에 걸쳐서, 직사각형 형상의 콜렉터 전극 패드 CP가 형성되어 있음을 알 수 있다.
계속해서, 반도체 칩 CHP1에 형성되어 있는 회로 구성에 대하여 설명한다. 도 6은, 반도체 칩 CHP1에 형성되어 있는 회로의 일례를 나타내는 회로도이다. 도 6에 도시한 바와 같이, 반도체 칩 CHP1에는, IGBTQ1, 검지용 IGBTQS 및 온도 검지용 다이오드 TD가 형성되어 있다. IGBTQ1은 메인의 IGBT이며, 도 3에 도시한 3상 유도 모터 MT의 구동 제어에 사용된다. 이 IGBTQ1에는, 이미터 전극, 콜렉터 전극 및 게이트 전극이 형성되어 있다. 그리고, IGBTQ1의 이미터 전극은, 도 4에 도시한 이미터 전극 패드 EP를 개재하여 이미터 단자 ET와 전기적으로 접속되고, IGBTQ1의 콜렉터 전극은, 도 5에 도시한 콜렉터 전극 패드 CP를 개재하여 콜렉터 단자 CT와 전기적으로 접속되어 있다. 또한, IGBTQ1의 게이트 전극은, 도 4에 도시한 게이트 전극 패드 GP를 개재하여 게이트 단자 GT와 전기적으로 접속되어 있다.
IGBTQ1의 게이트 전극은, 도 3에 도시한 게이트 제어 회로 GCC에 접속되어 있다. 이때, 게이트 제어 회로 GCC로부터의 신호가 게이트 단자 GT를 개재하여 IGBTQ1의 게이트 전극에 인가됨으로써, 게이트 제어 회로 GCC로부터 IGBTQ1의 스위칭 동작을 제어할 수 있게 되어 있다.
검지용 IGBTQS는, IGBTQ1의 콜렉터-이미터 간을 흐르는 과전류를 검지하기 위해 설치되어 있는 것이다. 즉, 인버터 회로 INV로서 IGBTQ1의 콜렉터-이미터 간을 흐르는 과전류를 검지하여, IGBTQ1을 과전류에 의한 파괴로부터 보호하기 위해서 설치되어 있다. 이 검지용 IGBTQS에 있어서, 검지용 IGBTQS의 콜렉터 전극은, IGBTQ1의 콜렉터 전극과 전기적으로 접속되며, 또한 검지용 IGBTQS의 게이트 전극은, IGBTQ1의 게이트 전극과 전기적으로 접속되어 있다. 또한, 검지용 IGBTQS의 이미터 전극은, 도 4에 도시한 전류 검지용 전극 패드 SEP를 개재하여, IGBTQ1의 이미터 전극과는 다른 전류 검지용 단자 SET와 전기적으로 접속되어 있다. 이 전류 검지용 단자 SET는, 외부에 설치되는 전류 검지 회로에 접속된다. 그리고, 이 전류 검지 회로는, 검지용 IGBTQS의 이미터 전극의 출력에 기초하여, IGBTQ1의 콜렉터-이미터 간 전류를 검지하고, 과전류가 흘렀을 때, IGBTQ1의 게이트 전극에 인가되는 게이트 신호를 차단하고, IGBTQ1을 보호하도록 되어 있다.
구체적으로, 검지용 IGBTQS는, 부하 단락 등으로 IGBTQ1에 과전류가 흐르지 않도록 하기 위한 전류 검출 소자로서 사용된다. 예를 들어, 메인의 IGBTQ1을 흐르는 전류와, 검출용 IGBTQS를 흐르는 전류의 전류비가, IGBTQ1:검지용 IGBTQS=1000:1로 되도록 설계된다. 즉, 메인의 IGBTQ1에 200A의 전류를 흘리는 경우, 검출용 IGBTQS에는, 200㎃의 전류가 흐르게 된다.
실제의 애플리케이션에서는, 검지용 IGBTQS의 이미터 전극과 전기적으로 접속되는 감지 저항을 외부 부착하고, 이 감지 저항의 양단 전압을 제어 회로로 피드백한다. 그리고, 제어 회로에서는, 감지 저항의 양단 전압이 설정 전압 이상으로 된 경우에 전원을 차단하도록 제어된다. 즉, 메인의 IGBTQ1에 흐르는 전류가 과전류로 된 경우, 검지용 IGBTQS에 흐르는 전류도 증가한다. 이 결과, 감지 저항을 흐르는 전류도 증가하게 되기 때문에, 감지 저항의 양단의 전압이 커지게 되어, 이 전압이 설정 전압 이상이 된 경우에 메인의 IGBTQ1에 흐르는 전류가 과전류 상태가 되어 있음을 파악할 수 있는 것이다.
온도 검지용 다이오드 TD는, IGBTQ1의 온도(넓게 말하자면, 반도체 칩 CHP1의 온도)를 검지하기 위해 설치되어 있다. 즉, IGBTQ1의 온도에 의해 온도 검지용 다이오드 TD의 전압이 변화함으로써, IGBTQ1의 온도를 검지하도록 되어 있다. 이 온도 검지용 다이오드 TD에는, 폴리실리콘에 서로 다른 도전형의 불순물을 도입함으로써 pn 접합이 형성되어 있으며, 캐소드 전극(음극) 및 애노드 전극(양극)을 갖고 있다. 캐소드 전극은, 내부 배선에 의해 반도체 칩 CHP1의 상면에 형성된 온도 검지용 전극 패드 TCP(도 4 참조)를 개재하여, 도 6에 도시한 온도 검지용 단자 TCT와 전기적으로 접속되어 있다. 마찬가지로, 애노드 전극은, 내부 배선에 의해 반도체 칩 CHP1의 상면에 형성된 온도 검지용 전극 패드 TAP(도 4 참조)를 개재하여, 도 6에 도시한 온도 검지용 단자 TAT와 전기적으로 접속되어 있다.
온도 검지용 단자 TCT 및 온도 검지용 단자 TAT는, 외부에 설치되는 온도 검지 회로에 접속된다. 이 온도 검지 회로는, 온도 검지용 다이오드 TD의 캐소드 전극 및 애노드 전극에 접속되어 있는 온도 검지용 단자 TCT와 온도 검지용 단자 TAT간의 출력에 기초하여, 간접적으로 IGBTQ1의 온도를 검지하고, 검지한 온도가 어떤 일정 온도 이상이 되었을 때, IGBTQ1의 게이트 전극에 인가되는 게이트 신호를 차단함으로써, IGBTQ1을 보호하도록 되어 있다.
전술한 바와 같이, pn 접합 다이오드를 포함하는 온도 검지용 다이오드 TD는, 어떤 일정값 이상의 순방향 전압을 인가하면, 급격하게 온도 검지용 다이오드 TD를 흐르는 순방향 전류가 증가하는 특성을 갖고 있다. 그리고, 급격하게 순방향전류가 흐르기 시작하는 전압값은, 온도에 따라 변화하고, 온도가 상승하면, 이 전압값은 저하된다. 따라서, 본 실시 형태 1에서는, 온도 검지용 다이오드 TD의 이 특성을 이용하고 있다. 즉, 온도 검지용 다이오드에 일정한 전류를 흘리고, 온도 검지용 다이오드 TD의 양단의 전압값을 측정함으로써, 간접적으로 온도 모니터가 가능하게 된다. 실제의 애플리케이션에서는, 이와 같이 하여 측정한 온도 검지 다이오드 TD의 전압값(온도 신호)을 제어 회로로 피드백함으로써, 소자 동작 온도가 보증값(예를 들어, 150℃ 내지 175℃)을 초과하지 않도록 제어하고 있다.
다음으로, 도 6에 있어서, IGBTQ1의 이미터 전극은, 이미터 단자 ET와 전기적으로 접속되어 있음과 함께, 이미터 단자 ET와는 다른 단자인 켈빈 단자 KT와도 전기적으로 접속되어 있다. 이 켈빈 단자 KT는, 내부 배선에 의해 반도체 칩 CHP1의 상면에 형성되어 있는 켈빈 검지용 전극 패드 KP(도 4 참조)와 전기적으로 접속되어 있다. 따라서, IGBTQ1의 이미터 전극은, 켈빈 검지용 전극 패드 KP를 개재하여 켈빈 단자 KT와 전기적으로 접속되어 있게 된다. 이 켈빈 단자 KT는, 메인의 IGBTQ1의 검사용 단자로서 사용된다. 즉, 메인의 IGBTQ1에 대전류를 흘리는 검사 시에 있어서, 전압 감지를 IGBTQ1의 이미터 단자 ET로부터 취하는 경우, 이미터 단자 ET에는, 대전류가 흐르기 때문에, 배선 저항에 기인하는 전압 강하를 무시할 수 없게 되어, 정확한 온 전압의 측정이 곤란해진다. 따라서, 본 실시 형태 1에서는, IGBTQ1의 이미터 단자 ET와 전기적으로 접속되지만, 대전류가 흐르지 않는 전압 감지 단자로서 켈빈 단자 KT를 설치하고 있는 것이다. 즉, 대전류를 흘리는 검사 시에 있어서, 켈빈 단자 KT로부터 이미터 전극의 전압을 측정함으로써, 대전류의 영향을 받지 않아, IGBTQ1의 온 전압을 측정할 수 있다. 또한, 켈빈 단자 KT는, 게이트 구동 출력용의 전기적으로 독립된 기준 핀으로서도 사용된다.
이상의 점에서, 본 실시 형태 1에서의 반도체 칩 CHP1에 의하면, 전류 검지 회로 및 온도 검지 회로 등을 포함하는 제어 회로와 접속할 수 있도록 구성되어 있으므로, 반도체 칩 CHP1에 포함되는 IGBTQ1의 동작 신뢰성을 향상시킬 수 있다.
<IGBT의 디바이스 구조>
계속해서, IGBTQ1의 디바이스 구조에 대하여 설명한다. 도 7은, 본 실시 형태 1에서의 IGBTQ1의 디바이스 구조를 나타내는 단면도이다. 도 7에 있어서, IGBTQ1은, 반도체 칩의 이면에 형성된 콜렉터 전극 CE(콜렉터 전극 패드 CP)를 갖고, 이 콜렉터 전극 CE 위에 p+형 반도체 영역 PR1이 형성되어 있다. p+형 반도체 영역 PR1 위에는 n+형 반도체 영역 NR1이 형성되고, 이 n+형 반도체 영역 NR1 위에 n-형 반도체 영역 NR2가 형성되어 있다. 그리고, n-형 반도체 영역 NR2 위에는 p형 반도체 영역 PR2가 형성되고, 이 p형 반도체 영역 PR2를 관통하여, n-형 반도체 영역 NR2에 달하는 트렌치 TR이 형성되어 있다. 또한, 트렌치 TR에 정합하여 이미터 영역으로 되는 n+형 반도체 영역 ER이 형성되어 있다. 트렌치 TR의 내부에는, 예를 들어 산화실리콘막을 포함하는 게이트 절연막 GOX가 형성되고, 이 게이트 절연막 GOX를 개재하여 게이트 전극 GE가 형성되어 있다. 이 게이트 전극 GE는, 예를 들어 폴리실리콘막으로 형성되고, 트렌치 TR을 매립하도록 형성되어 있다. 또한, 도 7에 있어서는, 트렌치 게이트 구조를 나타냈지만, 그에 한정되지 않고, 예를 들어, 도시하지는 않았지만, 실리콘 기판 위에 형성되는 플래너 게이트 구조를 사용한 IGBT일 수도 있다.
이와 같이 구성된 IGBTQ1에 있어서, 게이트 전극 GE는, 도 4에 도시한 게이트 전극 패드 GP를 개재하여, 게이트 단자 GT와 접속되어 있다. 마찬가지로, 이미터 영역이 되는 n+형 반도체 영역 ER은, 이미터 전극 EE(이미터 전극 패드 EP)를 개재하여, 이미터 단자 ET와 전기적으로 접속되어 있다. 콜렉터 영역으로 되는 p+형 반도체 영역 PR1은, 반도체 칩의 이면에 형성되어 있는 콜렉터 전극 CE와 전기적으로 접속되어 있다.
이와 같이 구성되어 있는 IGBTQ1은, 파워 MOSFET의 고속 스위칭 특성 및 전압 구동 특성과, 바이폴라 트랜지스터의 저온 전압 특성을 겸비하고 있다.
또한, n+형 반도체 영역 NR1은, 버퍼층이라 불린다. 이 n+형 반도체 영역 NR1은, IGBTQ1이 턴오프하고 있을 때, p형 반도체 영역 PR2로부터 n-형 반도체 영역 NR2 내에 성장하는 공핍층이, n-형 반도체 영역 NR2의 하층에 형성되어 있는 p+형 반도체 영역 PR1에 접촉해버리는 펀치스루 현상을 방지하기 위해서 설치되어 있다. 또한, p+형 반도체 영역 PR1로부터 n-형 반도체 영역 NR2로의 홀 주입량의 제한 등의 목적을 위해, n+형 반도체 영역 NR1이 설치되어 있다.
<IGBT의 동작>
다음으로, 본 실시 형태 1에서의 IGBTQ1의 동작에 대하여 설명한다. 우선, IGBTQ1이 턴온하는 동작에 대하여 설명한다. 도 7에 있어서, 게이트 전극 GE와, 이미터 영역으로 되는 n+형 반도체 영역 ER의 사이에 충분한 정(正)의 전압을 인가함으로써, 트렌치 게이트 구조를 한 MOSFET가 턴온한다. 이 경우, 콜렉터 영역을 구성하는 p+형 반도체 영역 PR1과 n-형 반도체 영역 NR2의 사이가 순바이어스되고, p+형 반도체 영역 PR1로부터 n-형 반도체 영역 NR2로 정공 주입이 일어난다. 계속해서, 주입된 정공의 플러스 전하와 동일한 만큼의 전자가 n-형 반도체 영역 NR2에 모인다. 이에 의해, n-형 반도체 영역 NR2의 저항 저하가 일어나서(전도도 변조), IGBTQ1은 온 상태로 된다.
온 전압에는, p+형 반도체 영역 PR1과 n-형 반도체 영역 NR2의 접합 전압이 가해지지만, n-형 반도체 영역 NR2의 저항값이 전도도 변조에 의해 한자리 이상 저하되기 때문에, 온 저항의 대부분을 차지하는 고내압에서는, 파워 MOSFET보다도 IGBTQ1의 쪽이 저온 전압으로 된다. 따라서, IGBTQ1은, 고내압화에 유효한 디바이스임을 알 수 있다. 즉, 파워 MOSFET에서는, 고내압화를 도모하기 위해서 드리프트층으로 되는 에피택셜층의 두께를 두껍게 할 필요가 있지만, 이 경우, 온 저항도 상승하게 된다. 이에 반하여, IGBTQ1에 있어서는, 고내압화를 도모하기 위해서, n-형 반도체 영역 NR2의 두께를 두껍게 하여도, IGBTQ1의 온 동작 시에는 전도도 변조가 발생한다. 이로 인해, 파워 MOSFET보다도 온 저항을 낮게 할 수 있는 것이다. 즉, IGBTQ1에 의하면, 파워 MOSFET와 비교하여, 고내압화를 도모하는 경우에도, 저온 저항의 디바이스를 실현할 수 있는 것이다.
계속해서, IGBTQ1이 턴오프하는 동작에 대하여 설명한다. 게이트 전극 GE와, 이미터 영역으로 되는 n+형 반도체 영역 ER의 사이의 전압을 저하시키면, 트렌치 게이트 구조를 한 MOSFET가 턴오프한다. 이 경우, p+형 반도체 영역 PR1로부터 n-형 반도체 영역 NR2에의 정공 주입이 정지하고, 이미 주입된 정공도 수명이 떨어져서 감소된다. 잔류하고 있는 정공은, 이미터 전극 EE측으로 직접 유출되어(테일 전류), 유출이 완료된 시점에서 IGBTQ1은 오프 상태로 된다. 이와 같이 하여 IGBTQ1을 온/오프 동작시킬 수 있다.
<다이오드의 구조>
다음으로, 도 8은, 다이오드 FWD가 형성된 반도체 칩 CHP2의 외형 형상을 나타내는 평면도이다. 도 8에서는, 반도체 칩 CHP2의 주면(표면)이 나타나 있다. 도 8에 도시한 바와 같이, 본 실시 형태 1에서의 반도체 칩 CHP2의 평면 형상은, 긴 변 LS2와 짧은 변 SS2를 갖는 직사각형 형상을 하고 있다. 그리고, 직사각형 형상을 한 반도체 칩 CHP2의 표면에는, 직사각형 형상을 한 애노드 전극 패드 ADP가 형성되어 있다. 한편, 도시하지는 않았지만, 반도체 칩 CHP2의 표면과는 반대측의 이면 전체에 걸쳐서, 직사각형 형상의 캐소드 전극 패드가 형성되어 있다.
계속해서, 다이오드 FWD의 디바이스 구조에 대하여 설명한다. 도 9는, 다이오드 FWD의 디바이스 구조를 나타내는 단면도이다. 도 9에 있어서, 반도체 칩의 이면에는, 캐소드 전극 CDE(캐소드 전극 패드 CDP)가 형성되어 있으며, 이 캐소드 전극 CDE 위에 n+형 반도체 영역 NR3이 형성되어 있다. 그리고, n+형 반도체 영역 NR3 위에 n-형 반도체 영역 NR4가 형성되어 있으며, n-형 반도체 영역 NR4 위에 p형 반도체 영역 PR3이 형성되어 있다. p형 반도체 영역 PR3과 p-형 반도체 영역 PR4 위에는, 애노드 전극 ADE(애노드 전극 패드 ADP)가 형성되어 있다. 애노드 전극 ADE는, 예를 들어 알루미늄 실리콘으로 구성되어 있다.
<다이오드의 동작>
이와 같이 구성된 다이오드 FWD에 의하면, 애노드 전극 ADE에 정전압을 인가하고, 캐소드 전극 CDE에 마이너스 전압을 인가하면, n-형 반도체 영역 NR4와 p형 반도체 영역 PR3 사이의 pn 접합이 순바이어스되어 전류가 흐른다. 한편, 애노드 전극 ADE에 마이너스 전압을 인가하고, 캐소드 전극 CDE에 정전압을 인가하면, n-형 반도체 영역 NR4와 p형 반도체 영역 PR3 사이의 pn 접합이 역바이어스되어 전류가 흐르지 않는다. 이와 같이 하여, 정류 기능을 갖는 다이오드 FWD를 동작시킬 수 있다.
<개선의 여지>
전술한 도 3에 도시한 인버터 회로 INV는 , 예를 들어 IGBTQ1이 형성된 반도체 칩 CHP1과, 다이오드 FWD가 형성된 반도체 칩 CHP2를 1 패키지화한 반도체 장치를 6개 사용함으로써 구현화되어 있다. 여기서, IGBTQ1이 형성된 반도체 칩 CHP1과, 다이오드 FWD가 형성된 반도체 칩 CHP2를 1 패키지화한 반도체 장치의 제조 공정(관련 기술)에 있어서는, 반도체 장치의 신뢰성을 향상하는 관점에서 개선의 여지가 존재한다.
이하에, 이 개선의 여지에 대하여 설명한다. 도 10은, 인버터 회로 INV의 구성 요소로 되는 관련 기술에서의 반도체 장치의 제조 공정의 일부를 나타내는 도면이다. 도 10의 (a)는, 관련 기술에서의 반도체 장치의 제조 공정의 일부(클립 탑재 공정)를 나타내는 평면도이며, 도 10의 (b)는, 도 10의 (a)의 A-A선에서의 단면도이다.
도 10의 (a) 및 도 10의 (b)에 도시한 바와 같이, 칩 탑재부 TAB 위에는, 도전성 접착재 ADH1을 개재하여, IGBT가 형성된 반도체 칩 CHP1과 다이오드가 형성된 반도체 칩 CHP2가 탑재되어 있다. 그리고, 반도체 칩 CHP1의 이미터 전극 패드 EP 위 및 반도체 칩 CHP2의 애노드 전극 패드 ADP 위에는, 도전성 접착재 ADH2가 형성되어 있으며, 이 도전성 접착재 ADH2를 개재하여, 반도체 칩 CHP1과 반도체 칩 CHP2와 리드 LD1에 걸치는 클립 CLP가 배치되어 있다. 이와 같이, 도 10의 (a) 및 도 10의 (b)에는, 반도체 칩 CHP1과 반도체 칩 CHP2와 리드 LD1을 전기적으로 접속하는 클립 CLP를 탑재하는 클립 탑재 공정이 도시되어 있다. 이 클립 탑재 공정까지의 공정은, 예를 들어 지그에 수납된 상태에서 실시된다. 왜냐하면, 클립 탑재 공정보다도 앞의 공정에서는, 리드 프레임 LF와 칩 탑재부 TAB가 분리되어 있는 상태에 있기 때문이다. 그 후, 클립 탑재 공정을 거침으로써, 반도체 칩 CHP1 및 반도체 칩 CHP2를 탑재한 칩 탑재부 TAB와 리드 프레임 LF는, 클립 CLP에 의해 접속되고, 일체 구조체가 형성되게 된다. 그리고, 클립 탑재 공정을 실시한 후에는, 예를 들어 전술한 일체 구조체를 지그로부터 취출하고, 반도체 칩 CHP1과 리드 LD2를 와이어 W로 접속하는 와이어 본딩 공정이 실시되게 된다.
도 11의 (a)는, 관련 기술에서의 반도체 장치의 제조 공정의 일부(와이어 본딩 공정)를 나타내는 평면도이며, 도 11의 (b)는, 도 11의 (a)의 A-A선에서의 단면도이다. 도 11의 (a) 및 도 11의 (b)에 도시한 와이어 본딩 공정을 실시하기 위해서는, 클립 탑재 공정을 실시함으로써 형성된 일체 구조체를 지그로부터 취출하고, 이 일체 구조체를 반송하는 반송 공정이 필연적으로 존재한다.
여기서, 도 11의 (a) 및 도 11의 (b)에 도시한 바와 같이, 일체 구조체에 있어서는, 클립 CLP에 의해서만, 반도체 칩 CHP1 및 반도체 칩 CHP2가 탑재된 칩 탑재부 TAB와 리드 프레임 LF가 접속되며, 또한 클립 CLP가 접속 강도가 약한 외팔보 구조로 되어 있다. 이 결과, 전술한 반송 공정에서의 충격이나 진동에 의해, 클립 CLP와 반도체 칩 CHP1의 접합 부분이나, 클립 CLP와 반도체 칩 CHP2의 접합 부분에 손상이 가해질 것이 우려되고, 나아가, 클립 CLP 자체의 변형도 우려된다(제1 개선의 여지).
또한, 클립 CLP의 외팔보 구조에서는, 클립 CLP의 위치 고정이 어려워지는 결과, 클립 CLP의 위치 어긋남이 발생하기 쉽고, 이 위치 어긋남에 기인하는 전기적인 접속 불량이 발생할 것이 우려된다. 특히, 클립 CLP와 반도체 칩 CHP1의 접속이나, 클립 CLP와 반도체 칩 CHP2의 접속에 땜납 접속을 사용하는 경우, 땜납의 확대 상태에 따라서, 클립 CLP가 소정 방향으로 가까이 끌어 당겨져서, 클립 CLP의 위치 어긋남이 발생하기 쉽다. 즉, 관련 기술에서는, 클립 CLP의 외팔보 구조에 기인하는 클립 CLP의 위치 어긋남이 발생하기 쉽고, 제조되는 반도체 장치에서의 전기적인 접속 불량의 발생이 우려된다. 바꿔 말하면, 관련 기술에 있어서는, 제조 수율의 저하가 우려된다(제2 개선의 여지).
나아가서는, 도 12에 도시한 바와 같이, 클립 CLP의 외팔보 구조에서는, 클립 탑재 공정에 있어서, 클립 CLP에 가해지는 하중 및 클립 CLP 자체의 자중에 의한 가라앉음이 발생하기 쉬워진다. 이 결과, 도 12에 도시한 바와 같이, 클립 CLP의 높이가 일정해지지 않고 기울기 때문에, 클립 CLP와 반도체 칩 CHP1을 접속하는 도전성 접착재 ADH2나, 클립 CLP와 반도체 칩 CHP2를 접속하는 도전성 접착재 ADH2의 박막화와 불균일화가 발생한다. 이에 의해, 관련 기술에서 제조된 반도체 장치에서는, 도전성 접착재 ADH2의 박막화 및 불균일화에 의해, 온도 사이클 특성이나 파워 사이클 특성으로 대표되는 열 피로 내성이 저하될 것이 우려된다(제3 개선의 여지).
이상의 점에서, 관련 기술에 있어서는, 전술한 제1 개선의 여지와 제2 개선의 여지와 제3 개선의 여지가 존재하고, 반도체 장치의 신뢰성을 향상시키는 것이 요망되고 있다. 따라서, 본 실시 형태 1에서는, 전술한 개선의 여지에 대한 고안을 실시하고 있다. 이하에, 이 고안을 실시한 본 실시 형태 1에서의 기술적 사상에 대하여 설명한다.
<실시 형태 1에서의 반도체 장치의 실장 구성>
본 실시 형태 1에서의 반도체 장치는, 도 3에 도시한 인버터 회로 INV에 관한 것으로, 인버터 회로 INV의 구성 요소로 되는 1개의 IGBTQ1과 1개의 다이오드 FWD를 1 패키지화한 것이다. 즉, 본 실시 형태 1에서의 반도체 장치를 6개 사용함으로써, 3상 모터를 구동하는 3상의 인버터 회로 INV로 되는 전자 장치(파워 모듈)가 구성되게 된다.
도 13은, 본 실시 형태 1에서의 반도체 장치 PAC1의 외관 구성을 나타내는 도면이다. 구체적으로, 도 13의 (a)는, 본 실시 형태 1에서의 반도체 장치 PAC1의 외관 구성을 나타내는 상면도이며, 도 13의 (b)는, 측면도이며, 도 13의 (c)는, 하면도이다.
도 13의 (a)에 도시한 바와 같이, 본 실시 형태 1에서의 반도체 장치 PAC1은, 직사각형 형상을 한 수지를 포함하는 밀봉체 MR을 갖는다. 이 밀봉체 MR은, 도 13의 (a)에 도시한 상면과, 이 상면과는 반대측의 하면(도 13의 (c))과, 그 두께 방향에 있어서 상면과 하면의 사이에 위치하는 제1 측면 및 제1 측면과 대향하는 제2 측면을 갖는다. 도 13의 (a)에 있어서는, 제1 측면을 구성하는 변 S1이 도시되고, 제2 측면을 구성하는 변 S2가 도시되어 있다. 또한, 밀봉체 MR은, 제1 측면 및 제2 측면과 교차하는 제3 측면과, 제1 측면 및 제2 측면과 교차하고, 제3 측면과 대향하는 제4 측면을 갖는다. 도 13의 (a)에 있어서는, 제3 측면을 구성하는 변 S3이 도시되어 있음과 함께, 제4 측면을 구성하는 변 S4가 도시되어 있다.
여기서, 본 실시 형태 1에서의 반도체 장치 PAC1에서는, 도 13의 (a)에 도시한 바와 같이, 제1 측면으로부터 복수의 리드 LD1의 각각의 일부분이 돌출하며, 또한 제2 측면으로부터 복수의 리드 LD2의 각각의 일부분이 돌출되어 있다. 이때, 리드 LD1은 이미터 단자 ET를 구성하고, 리드 LD2는 신호 단자 SGT를 구성하고 있다. 그리고, 이미터 단자 ET를 구성하는 복수의 리드 LD1의 각각의 폭은, 신호 단자 SGT를 구성하는 복수의 리드 LD2의 각각의 폭보다도 크게 되어 있다. 바꿔 말하면, 본 실시 형태 1에 있어서, 복수의 리드 LD1을 총칭해서 제1 리드(제1 리드군)라 칭하고, 복수의 리드 LD2를 총칭해서 제2 리드(제2 리드군)라 칭하는 경우, 제1 리드의 밀봉체 MR로부터 노출되어 있는 부분은, 복수의 부분(복수의 리드 LD1)으로 구성되고, 또한 제2 리드의 밀봉체 MR로부터 노출되어 있는 부분은, 복수의 부분(복수의 리드 LD2)으로 구성된다. 이때, 평면에서 볼 때, 제1 리드의 복수의 부분의 각각의 폭은, 복수의 리드 LD2의 각각의 폭보다도 넓다고 할 수도 있다. 이것은, 이미터 단자 ET에는 대전류가 흐르기 때문에, 가능한 한 저항을 저감할 필요가 있는 데 비하여, 신호 단자 SGT에는 미소한 전류밖에 흐르지 않는 것을 고려한 것이다.
본 실시 형태 1에서의 반도체 장치 PAC1에서는, 후술하는 제조 방법상의 특징을 반영한 구조상의 흔적이 외관에 현재화되어 있다. 구체적으로는, 도 13의 (a)에 도시한 바와 같이, 지지부 SPU의 단부가 제1 측면(변 S1)으로부터 노출되어 있음과 함께, 제2 측면(변 S2)으로부터도 노출되어 있다. 또한, 본 실시 형태 1에서의 반도체 장치 PAC1에서는, 밀봉체 MR의 상면에 복수의 핀 자국 PM이 형성되어 있다.
계속해서, 도 13의 (b)에 도시한 바와 같이, 본 실시 형태 1에서의 반도체 장치 PAC1에서는, 밀봉체 MR로부터 돌출된 리드 LD1 및 리드 LD2가 갈매기날개 형상으로 절곡 가공되어 있다. 이에 의해, 반도체 장치 PAC1의 실장 용이성이 향상된다. 또한, 도 13의 (c)에 도시한 바와 같이, 본 실시 형태 1에서의 반도체 장치 PAC1에서는, 밀봉체 MR의 하면(이면)으로부터 칩 탑재부 TAB의 하면(이면)이 노출되어 있다. 이에 의해, 반도체 장치의 방열 효율을 향상시킬 수 있다.
다음으로, 본 실시 형태 1에서의 반도체 장치 PAC1을 구성하는 밀봉체 MR의 내부 구조에 대하여 설명한다. 도 14는, 본 실시 형태 1에서의 반도체 장치 PAC1의 밀봉체 MR의 내부 구조를 나타내는 도면이며, 도 14의 (a)가 평면도에 대응하고, 도 14의 (b)가 도 14의 (a)의 A-A선에서의 단면도에 대응하고, 도 14의 (c)가 도 14의 (a)의 B-B선에서의 단면도에 대응한다.
우선, 도 14의 (a)에 있어서, 밀봉체 MR의 내부에는, 직사각형 형상의 칩 탑재부 TAB가 배치되어 있다. 이 칩 탑재부 TAB는, 방열 효율을 높이기 위한 히트 스프레더로서도 기능하며, 예를 들어 열전도율이 높은 구리를 주성분으로 하는 재료로 구성되고 있다. 여기서, 「주성분」이란, 부재를 구성하는 구성 재료 중, 가장 많이 포함되어 있는 재료 성분을 말하며, 예를 들어 「구리를 주성분으로 하는 재료」란, 부재의 재료가 구리를 가장 많이 포함하고 있음을 의미하고 있다. 본 명세서에서 「주성분」이라는 단어를 사용하는 의도는, 예를 들어 부재가 기본적으로 구리로 구성되어 있지만, 기타 불순물을 포함하는 경우를 배제하는 것이 아님을 표현하기 위해 사용하고 있다.
칩 탑재부 TAB 위에는, 예를 들어 은 페이스트나 고융점 땜납을 포함하는 도전성 접착재 ADH1을 개재하여, IGBT가 형성된 반도체 칩 CHP1, 및 다이오드가 형성된 반도체 칩 CHP2가 탑재되어 있다. 이때, 반도체 칩 CHP1 및 반도체 칩 CHP2가 탑재되어 있는 면을 칩 탑재부 TAB의 상면이라 정의하고, 이 상면과 반대측의 면을 하면이라 정의한다. 이 경우, 반도체 칩 CHP1 및 반도체 칩 CHP2는, 칩 탑재부 TAB의 상면 위에 탑재되어 있게 된다. 특히, 다이오드가 형성된 반도체 칩 CHP2는, 반도체 칩 CHP2의 이면에 형성된 캐소드 전극 패드가, 도전성 접착재 ADH1을 개재하여, 칩 탑재부 TAB의 상면과 접촉하도록 배치된다. 이 경우, 반도체 칩 CHP2의 표면에 형성되어 있는 애노드 전극 패드 ADP가 위를 향하게 된다. 한편, IGBT가 형성된 반도체 칩 CHP1은, 반도체 칩 CHP1의 이면에 형성된 콜렉터 전극 CE(콜렉터 전극 패드 CP)(도 5 참조)가, 도전성 접착재 ADH1을 개재하여, 칩 탑재부 TAB의 상면과 접촉하도록 배치된다. 이 경우, 반도체 칩 CHP1의 표면에 형성되어 있는 이미터 전극 패드 EP 및 복수의 전극 패드가 위를 향하게 된다. 따라서, 반도체 칩 CHP1의 콜렉터 전극 패드 CP와 반도체 칩 CHP2의 캐소드 전극 패드는 칩 탑재부 TAB를 개재해서 전기적으로 접속되게 된다.
계속해서, 도 14의 (a)에 도시한 바와 같이, 반도체 칩 CHP1의 이미터 전극 패드 EP, 및 반도체 칩 CHP2의 애노드 전극 패드 ADP 위에는, 예를 들어 은 페이스트나 고융점 땜납을 포함하는 도전성 접착재 ADH2를 개재하여, 도전성 부재인 클립 CLP가 배치되어 있다. 그리고, 이 클립 CLP는, 도전성 접착재 ADH2를 개재하여, 이미터 단자 ET와 접속되어 있다. 따라서, 반도체 칩 CHP1의 이미터 전극 패드 EP와 반도체 칩 CHP2의 애노드 전극 패드 ADP는, 클립 CLP를 개재하여 이미터 단자 ET와 전기적으로 접속되어 있게 된다. 이 클립 CLP는, 예를 들어 구리를 주성분으로 하는 판 형상 부재로 구성된다. 즉, 본 실시 형태 1에서는, 반도체 칩 CHP1의 이미터 전극 패드 EP로부터 이미터 단자 ET에 걸쳐 대전류가 흐르기 때문에, 대전류를 흘리는 것이 가능하도록, 큰 면적을 확보할 수 있는 클립 CLP를 사용하고 있다.
또한, 도 14의 (a)에 도시한 바와 같이, 반도체 칩 CHP1의 표면에는, 복수의 전극 패드가 형성되어 있으며, 이 복수의 전극 패드의 각각은, 도전성 부재인 와이어 W에 의해, 신호 단자 SGT와 전기적으로 접속되어 있다. 구체적으로, 복수의 전극 패드는, 게이트 전극 패드 GP, 온도 검지용 전극 패드 TCP, 온도 검지용 전극 패드 TAP, 전류 검지용 전극 패드 SEP, 켈빈 검지용 전극 패드 KP를 포함하고 있다. 그리고, 게이트 전극 패드 GP는, 신호 단자 SGT의 하나인 게이트 단자 GT와 와이어 W로 전기적으로 접속되어 있다. 마찬가지로, 온도 검지용 전극 패드 TCP는, 신호 단자 SGT의 하나인 온도 검지용 단자 TCT와 와이어 W로 전기적으로 접속되고, 온도 검지용 전극 패드 TAP는, 신호 단자 SGT의 하나인 온도 검지용 단자 TAT와 와이어 W로 전기적으로 접속되어 있다. 또한, 전류 검지용 전극 패드 SEP는, 신호 단자 SGT의 하나인 전류 검지용 단자 SET와 와이어 W로 전기적으로 접속되고, 켈빈 검지용 전극 패드 KP는, 켈빈 단자 KT와 와이어 W로 전기적으로 접속되어 있다. 이때, 와이어 W는, 예를 들어 금, 구리 혹은 알루미늄을 주성분으로 하는 도전성 부재로 구성되어 있다.
여기서, 도 14의 (a)에 도시한 바와 같이, 평면에서 볼 때, 반도체 칩 CHP2는, 이미터 단자 ET와 반도체 칩 CHP1의 사이에 위치하도록, 칩 탑재부 TAB의 상면 위에 탑재되며, 또한 반도체 칩 CHP1은, 반도체 칩 CHP2와 신호 단자 SGT의 사이에 위치하도록, 칩 탑재부 TAB의 상면 위에 탑재되어 있다.
바꿔 말하면, 이미터 단자 ET, 반도체 칩 CHP2, 반도체 칩 CHP1 및 신호 단자 SGT는, 제1 방향인 y 방향을 따라서 배치되어 있다. 구체적으로는, 평면에서 볼 때, 반도체 칩 CHP2는, 반도체 칩 CHP1보다도 이미터 단자 ET에 근접하도록, 칩 탑재부 TAB의 상면 위에 탑재되며, 또한 반도체 칩 CHP1은, 반도체 칩 CHP2보다도 신호 단자 SGT에 근접하도록, 칩 탑재부 TAB의 상면 위에 탑재되어 있게 된다.
그리고, 평면에서 볼 때, 게이트 전극 패드 GP가 이미터 전극 패드 EP보다도 신호 단자 SGT에 근접하도록, 반도체 칩 CHP1은 칩 탑재부 TAB의 상면 위에 탑재되어 있다. 더 상세히 말하자면, 평면에서 볼 때, 게이트 전극 패드 GP, 온도 검지용 전극 패드 TCP, 온도 검지용 전극 패드 TAP, 전류 검지용 전극 패드 SEP, 켈빈 검지용 전극 패드 KP를 포함하는 복수의 전극 패드가 이미터 전극 패드 EP보다도 신호 단자 SGT에 근접하도록, 반도체 칩 CHP1은 칩 탑재부 TAB의 상면 위에 탑재되어 있게 된다. 바꿔 말하면, 반도체 칩 CHP1의 복수의 전극 패드는, 평면에서 볼 때, 반도체 칩 CHP1의 변 중, 신호 단자 SGT에 가장 가까운 변을 따라 배치되어 있다고 할 수도 있다. 이때, 도 14의 (a)에 도시한 바와 같이, 평면에서 볼 때, 클립 CLP는, 게이트 전극 패드 GP를 포함하는 복수의 전극 패드 및 복수의 와이어 W 중 어느 것과도 겹치지 않도록 배치되어 있다.
이와 같이 내부 구성되어 있는 반도체 장치 PAC1에 있어서는, 반도체 칩 CHP1, 반도체 칩 CHP2, 칩 탑재부 TAB의 일부, 이미터 단자 ET의 일부, 복수의 신호 단자 SGT의 각각의 일부, 클립 CLP 및 와이어 W가, 예를 들어 수지에 의해 밀봉 됨으로써, 밀봉체 MR이 구성되어 있다.
계속해서, 도 14의 (c)에 있어서, 칩 탑재부 TAB의 상면 위에는, 도전성 접착재 ADH1을 개재하여, IGBT가 형성된 반도체 칩 CHP1과, 다이오드가 형성된 반도체 칩 CHP2가 탑재되어 있다. 그리고, 반도체 칩 CHP1의 표면 위로부터 반도체 칩 CHP2의 표면 위에 걸쳐서, 도전성 접착재 ADH2를 개재하여, 클립 CLP가 배치되어 있다. 이 클립 CLP는, 또한 이미터 단자 ET와 도전성 접착재 ADH2로 접속되어 있으며, 이미터 단자 ET의 일부는, 밀봉체 MR로부터 노출되어 있다. 또한, 반도체 칩 CHP1은, 이미터 단자 ET(리드 LD1)와는 반대측에 배치된 신호 단자 SGT와 와이어 W로 접속되고, 신호 단자 SGT(리드 LD2)의 일부도 밀봉체 MR로부터 노출되어 있다.
여기서, 도 14의 (b)에 도시한 바와 같이, 칩 탑재부 TAB의 하면은, 밀봉체 MR의 하면으로부터 노출되어 있으며, 이 노출되어 있는 칩 탑재부 TAB의 하면이 콜렉터 단자 CT로 된다. 그리고, 칩 탑재부 TAB의 하면은, 반도체 장치 PAC1을 배선 기판에 실장했을 때, 배선 기판 위에 형성된 배선과 납땜 가능한 면으로 된다.
칩 탑재부 TAB의 상면 위에는, 반도체 칩 CHP1과 반도체 칩 CHP2가 탑재되어 있으며, 반도체 칩 CHP1의 콜렉터 전극 패드와, 반도체 칩 CHP2의 캐소드 전극 패드가 칩 탑재부 TAB에 도전성 접착재 ADH1을 개재하여 접촉하고 있다. 이러한 점에서, 콜렉터 전극 패드와 캐소드 전극 패드는, 칩 탑재부 TAB를 개재하여 전기적으로 접속되어 있게 되어, 결국, 콜렉터 단자 CT와 전기적으로 접속되게 된다. 또한, 도 14의 (c)에 도시한 바와 같이, 칩 탑재부 TAB의 두께는, 이미터 단자 ET나 신호 단자 SGT의 두께보다도 두껍게 되어 있다.
본 실시 형태 1에서의 반도체 장치 PAC1에 있어서, 도전성 접착재 ADH1 및 도전성 접착재 ADH2에는, 예를 들어 에폭시 수지 등의 재료를 바인더로서, 은 필러(Ag 필러)를 함유시킨 은 페이스트를 사용할 수 있다. 이 은 페이스트는, 성분에 납을 포함하지 않는 납 프리 재료이기 때문에, 친환경적이라는 이점이 있다. 또한, 은 페이스트는, 온도 사이클성이나 파워 사이클성이 우수하며, 반도체 장치 PAC1의 신뢰성을 향상시킬 수 있는 이점이 얻어진다. 또한, 은 페이스트를 사용하는 경우에는, 예를 들어 땜납의 리플로우 처리에 사용되는 진공 리플로우 장치에 대하여, 값이 싼 베이크 노(爐)에서 은 페이스트의 열처리가 가능하기 때문에, 반도체 장치 PAC1의 조립 설비가 저렴해진다는 이점도 얻을 수 있다.
단, 도전성 접착재 ADH1 및 도전성 접착재 ADH2에는, 은 페이스트에 한하지 않고, 예를 들어 땜납을 사용할 수도 있다. 도전성 접착재 ADH1 및 도전성 접착재 ADH2로서 땜납을 사용하는 경우에는, 땜납의 전기전도율이 높은 점에서, 반도체 장치 PAC1의 온 저항을 저감할 수 있는 이점이 얻어진다. 즉, 땜납을 사용함으로써, 예를 들어 온 저항의 저감이 필요해지는 인버터에 사용되는 반도체 장치 PAC1의 성능 향상을 도모할 수 있다.
여기서, 본 실시 형태 1에서의 반도체 장치 PAC1이 제품으로서 완성한 후에는, 회로 기판(실장 기판)에 실장된다. 이 경우, 반도체 장치 PAC1과 실장 기판의 접속에는, 땜납이 사용된다. 땜납에 의한 접속의 경우, 땜납을 용융시켜서 접속시키기 위해서, 가열 처리(리플로우)가 필요해진다.
따라서, 반도체 장치 PAC1과 실장 기판의 접속에 사용되는 땜납과, 전술한 반도체 장치 PAC1의 내부에서 사용되는 땜납이 동일한 재료인 경우, 반도체 장치 PAC1과 실장 기판의 접속 시에 가해지는 열처리(리플로우)에 의해, 반도체 장치 PAC1의 내부에 사용되고 있는 땜납도 용융하게 된다. 이 경우, 땜납의 용융에 의한 체적 팽창으로 반도체 장치 PAC1을 밀봉하고 있는 수지에 크랙이 발생하거나, 용융된 땜납이 외부로 누출되거나 하는 문제가 발생하게 된다.
이러한 점에서, 반도체 장치 PAC1의 내부에서는 고융점 땜납이 사용된다. 이 경우, 반도체 장치 PAC1과 실장 기판의 접속 시에 가해지는 열처리(리플로우)에 의해, 반도체 장치 PAC1의 내부에 사용되고 있는 고융점 땜납은 용융되지 않는다. 이 결과, 고융점 땜납의 용융에 의한 체적 팽창으로 반도체 장치 PAC1을 밀봉하고 있는 수지에 크랙이 발생하거나, 용융한 땜납이 외부로 누출되거나 하는 문제를 방지할 수 있다.
반도체 장치 PAC1과 실장 기판의 접속에 사용되는 땜납은, 예를 들어 Sn(주석)-은(Ag)-구리(Cu)로 대표되는 융점이 220℃ 정도의 땜납이 사용되고, 리플로우 시에, 반도체 장치 PAC1은, 260℃ 정도까지 가열된다. 이러한 점에서, 예를 들어 본 명세서에서 말하는 고융점 땜납이란, 260℃ 정도로 가열하여도 용융되지 않는 땜납을 의도하고 있다. 대표적인 것을 예로 들면, 예를 들어 융점이 300℃ 이상이고 리플로우 온도가 350℃ 정도이며, Pb(납)을 90중량％ 이상 포함한 땜납이다.
기본적으로, 본 실시 형태 1에서의 반도체 장치 PAC1에서는, 도전성 접착재 ADH1과, 도전성 접착재 ADH2는 동일한 재료 성분인 것을 상정하고 있다. 단, 이에 한정되지 않고, 예를 들어 도전성 접착재 ADH1을 구성하는 재료와, 도전성 접착재 ADH2를 구성하는 재료를 서로 다른 재료 성분으로 구성할 수도 있다.
<실시 형태 1에서의 반도체 장치의 특징>
다음으로, 본 실시 형태 1에서의 반도체 장치 PAC1의 특징점에 대하여 설명한다. 도 14의 (a)에 있어서, 본 실시 형태 1에서의 특징점은, 밀봉체 MR의 내부에 지지부 SPU가 설치되고, 이 지지부 SPU에 의해 클립 CLP가 지지되어 있는 점에 있다. 구체적으로는, 도 14의 (a)에 도시한 바와 같이, 반도체 칩 CHP1 및 반도체 칩 CHP2를 사이에 두고 끼워지도록 한 쌍의 지지부 SPU가 설치되어 있으며, 한 쌍의 지지부 SPU의 각각은, 리드 LD1 및 리드 LD2의 돌출 방향과 병행하는 y 방향으로 연장되어 있다. 그리고, 본 실시 형태 1에 있어서, 클립 CLP는, 리드 LD1과 반도체 칩 CHP1과 반도체 칩 CHP2를 접속하는 본체부 BDU와, 본체부 BDU와 접속되고, x 방향으로 연장되는 한 쌍의 연장부 EXU로 구성되어 있다. 즉, 클립 CLP는, 본체부 BDU와, 본체부 BDU와 이어지는 연장부 EXU를 갖는다. 이때, 도 14의 (a)에 도시한 바와 같이, 한 쌍의 연장부 EXU의 각각은, 한 쌍의 지지부 SPU의 각각의 위에 탑재되어 있으며, 이에 의해, 클립 CLP는, 한 쌍의 지지부 SPU에 의해 지지되게 된다. 즉, 본 실시 형태 1에 있어서, 클립 CLP는, 리드 LD1 위(1점)와 한 쌍의 지지부 SPU 위(2점)에 탑재되어 있으며, 클립 CLP는, 이 3점에 의해 지지되어 있게 된다. 표현을 바꾸어 말하자면, 평면에서 볼 때, 클립 CLP의 연장부 EXU의 일부가, 지지부 SPU에 겹치도록 배치되어 있다.
따라서, 본 실시 형태 1에서의 반도체 장치 PAC1에서는, 반도체 칩 CHP1 및 반도체 칩 CHP2 위에 가해지는 클립 CLP의 자중을 분산할 수 있다. 즉, 본 실시 형태 1에 의하면, 클립 CLP는, 반도체 칩 CHP1 위 및 반도체 칩 CHP2 위뿐만 아니라, 한 쌍의 지지부 SPU 위에도 배치되게 되기 때문에, 클립 CLP의 자중은, 한 쌍의 지지부 SPU에도 분산되게 된다. 이것은, 한 쌍의 지지부 SPU를 설치하지 않는 경우에 비하여, 반도체 칩 CHP1 및 반도체 칩 CHP2에 가해지는 하중이 경감되는 것을 의미하고, 이에 의해, 클립 CLP의 자중에 의한 반도체 칩 CHP1 및 반도체 칩 CHP2에 가해지는 손상을 억제할 수 있다. 예를 들어, 클립 CLP의 자중에 의해, 적지 않게 반도체 칩 CHP1 및 반도체 칩 CHP2에 왜곡이 발생하는 경우가 있으며, 내부에 형성되어 있는 디바이스 구조에 악영향을 미치는 것도 생각된다. 이 점에 관한 것으로, 본 실시 형태 1에 의하면, 클립 CLP의 3점 지지 구조에 의해, 클립 CLP의 자중이 분산되기 때문에, 반도체 칩 CHP1 및 반도체 칩 CHP2에 부여하는 악영향을 저감할 수 있다. 이러한 점에서, 본 실시 형태 1에 의하면, 반도체 장치 PAC1의 신뢰성을 향상시킬 수 있다.
또한, 본 실시 형태 1의 특징점인 클립 CLP의 3점 지지 구조에 의하면, 이하에 나타내는 이점도 얻을 수 있다. 예를 들어, 한 쌍의 지지부 SPU는, 리드 LD1 및 리드 LD2와 동일하게 열전도율이 높은 구리 재료로 구성되고 있다. 이 결과, 반도체 칩 CHP1 및 반도체 칩 CHP2에서 발생한 열은, 클립 CLP에 전해지지만, 이 클립 CLP가 3점 지지 구조를 하고 있기 때문에, 클립 CLP와 접속되어 있는 리드 LD1뿐만 아니라, 클립 CLP의 연장부 EXU로부터 한 쌍의 지지부 SPU를 개재하여도 방산된다. 즉, 클립 CLP의 3점 지지 구조를 채용하고 있는 본 실시 형태 1에서의 반도체 장치 PAC1에 의하면, 반도체 칩 CHP1 및 반도체 칩 CHP2에서 발생한 열을 효율적으로 방산시킬 수 있다. 이것은, 본 실시 형태 1에서의 반도체 장치 PAC1에 의하면, 열 폭주의 포텐셜을 저감할 수 있음을 의미하고, 이것에 의해서도, 반도체 장치 PAC1의 신뢰성을 향상시킬 수 있다. 예를 들어, 도 14의 (a)에서는, y 방향에서의 반도체 칩 CHP1과 반도체 칩 CHP2 사이의 위치에, 클립 CLP의 본체부 BDU로부터 x 방향으로 연장되는 연장부 EXU가 배치되어 있는 예가 나타나 있다. 단, IGBT가 형성되어 있는 반도체 칩 CHP1로부터의 발열량이 많은 것을 고려하여, 반도체 칩 CHP1로부터 발생하는 열을 효율적으로 방산시키는 관점에서, 예를 들어 클립 CLP의 연장부 EXU의 배치 위치를 반도체 칩 CHP1 측으로 어긋나게 할 수도 있다. 이 경우, 발열량이 많은 반도체 칩 CHP1로부터 발생한 열을 효율적으로, 클립 CLP의 한 쌍의 연장부 EXU로부터 한 쌍의 지지부 SPU로 방산시킬 수 있기 때문에, 반도체 장치 PAC1의 또 다른 신뢰성 향상을 실현할 수 있다.
전술한 바와 같이, 반도체 장치 PAC1의 방열 효율을 향상시키는 관점에서는, 반도체 칩 CHP1과 반도체 칩 CHP2 사이의 위치에 연장부 EXU를 배치하는 구성보다도, 연장부 EXU의 배치 위치를 반도체 칩 CHP1의 표면에 형성된 이미터 전극 패드 EP와 겹치도록 반도체 칩 CHP1 측으로 어긋나게 하는 구성이 바람직하다고 생각된다.
한편, 반도체 칩 CHP1과 반도체 칩 CHP2 사이의 위치에 연장부 EXU를 배치하는 구성은, 반도체 장치 PAC1의 내부에의 수분의 침입을 억제하는 관점에서, 연장부 EXU의 배치 위치를 반도체 칩 CHP1의 표면에 형성된 이미터 전극 패드 EP와 겹치도록 배치하는 구성보다도 우위성을 갖는다. 이하에, 이 점에 대하여 설명한다.
도 14의 (a)에 도시한 바와 같이, 본 실시 형태 1에서의 반도체 장치 PAC1에서는, 밀봉체 MR의 제1 측면(변 S1)과 제2 측면(변 S2)으로부터 지지부 SPU의 단부가 노출되어 있다. 이러한 점에서, 본 실시 형태 1에서는, 노출되는 지지부 SPU의 단부를 개재하여, 반도체 장치 PAC1의 외부로부터 내부로 수분이 침입하는 포텐셜이 존재한다.
단, 도 14의 (a)에 도시한 바와 같이, 본 실시 형태 1에서의 반도체 장치 PAC1에서는, 지지부 SPU와 클립 CLP의 연장부 EXU가 별체로 구성되어 있다(제1 점). 또한, 지지부 SPU의 연장 방향(y 방향)과 클립 CLP의 연장부 EXU의 연장 방향(x 방향)이 직교하고 있음으로써, 노출되는 지지부 SPU의 단부로부터 반도체 칩 CHP1(반도체 칩 CHP2)까지의 거리가 길어지게 되어 있다(제 2점). 따라서, 우선, 제1 점에 의해, 수분의 침입 경로에 지지부 SPU와 클립 CLP의 연장부 EXU의 접합 부분에서의 단차 장벽이 형성되게 된다. 그리고, 제2 점에 의해, 반도체 칩 CHP1 혹은 반도체 칩 CHP2까지의 수분의 침입 경로가 길어진다. 이 결과, 전술한 제1 점과 제2 점에 의해, 본 실시 형태 1에서의 반도체 장치 PAC1에서는, 반도체 장치 PAC1의 외부로부터 침입한 수분이 반도체 칩 CHP1이나 반도체 칩 CHP2까지 도달하는 것을 충분히 억제할 수 있다.
또한, 반도체 칩 CHP1과 반도체 칩 CHP2 사이의 위치에 연장부 EXU를 배치하는 구성에서는, 비록 클립 CLP의 연장부 EXU까지 수분이 침입했다고 하여도, 평면에서 볼 때, 연장부 EXU가 반도체 칩 CHP1 및 반도체 칩 CHP2와 겹치지 않고 있다. 이로 인해, 침입한 수분이 반도체 칩 CHP1의 표면에 형성되어 있는 이미터 전극 패드 EP나 반도체 칩 CHP2의 표면에 형성되어 있는 애노드 전극 패드 ADP까지 도달하는 포텐셜을 저감할 수 있다(제3 점).
따라서, 반도체 칩 CHP1과 반도체 칩 CHP2 사이의 위치에 연장부 EXU를 배치하는 구성에서는, 전술한 제1 점과 제2 점 외에, 제3 점에 의한 이점도 얻을 수 있다. 이로 인해, 특히, 반도체 칩 CHP1과 반도체 칩 CHP2 사이의 위치에 연장부 EXU를 배치하는 구성에서는, 반도체 장치 PAC1의 외부로부터 내부로 수분이 침입하는 데 기인하는 전극 패드의 부식을 효과적으로 억제할 수 있다. 즉, 반도체 칩 CHP1이나 반도체 칩 CHP2에까지 침입한 수분에 의한 반도체 장치 PAC1의 신뢰성 저하를 억제하는 관점에서는, 반도체 칩 CHP1과 반도체 칩 CHP2 사이의 위치에 연장부 EXU를 배치하는 구성에 우위성이 있게 된다.
또한, 도 14의 (a)에 도시한 바와 같이, 본 실시 형태 1에서의 반도체 장치 PAC1에서는, 평면에서 볼 때, 지지부 SPU와 연장부 EXU가 겹치는 영역이, 밀봉체 MR에 내포되어 있다. 그리고, 지지부 SPU와 연장부 EXU의 접속 구조는, 이하와 같이 되어 있다.
도 14의 (b)는, 도 14의 (a)의 A-A선으로 절단한 단면도이다. 도 14의 (b)에 도시한 바와 같이, 클립 CLP에는, 돌기부 PJU가 설치되어 있으며, 이 돌기부 PJU가 지지부 SPU의 측면으로 눌려져 있다. 그리고, 클립 CLP는, 돌기부 PJU를 지지부 SPU의 측면(내측면)으로 누른 상태에서, 지지부 SPU 위에 탑재되어 있다. 이에 의해, 본 실시 형태 1에서의 반도체 장치 PAC1에 의하면, 돌기부 PJU를 지지부 SPU의 측면으로 누름으로써, 클립 CLP의 위치를 고정할 수 있고, 또한 지지부 SPU 위에 클립 CLP를 탑재함으로써, 지지부 SPU에서 클립 CLP를 지지할 수 있다.
<실시 형태 1에서의 반도체 장치의 제조 방법>
계속해서, 본 실시 형태 1에서의 반도체 장치의 제조 방법에 대하여, 도면을 참조하면서 설명한다.
1. 칩 탑재부의 준비 공정
우선, 도 15에 도시한 바와 같이, 칩 탑재부 TAB를 준비한다. 이 칩 탑재부 TAB는, 예를 들어 직사각형 형상을 이루고 있으며, 구리를 주성분으로 하는 재료로 구성되어 있다.
2. 칩 탑재 공정
다음으로, 도 16에 도시한 바와 같이, 칩 탑재부 TAB 위에, 예를 들어 도전성 접착재 ADH1을 형성한다. 도전성 접착재 ADH1에는, 예를 들어 은 페이스트나 고융점 땜납을 사용할 수 있다. 계속해서, 도 17에 도시한 바와 같이, 칩 탑재부 TAB 위에 IGBT가 형성된 반도체 칩 CHP1과, 다이오드가 형성된 반도체 칩 CHP2를 탑재한다.
여기서, 다이오드가 형성된 반도체 칩 CHP2에 있어서는, 반도체 칩 CHP2의 이면에 형성된 캐소드 전극 패드가, 도전성 접착재 ADH1을 개재하여 칩 탑재부 TAB와 접촉하도록 배치된다. 이 결과, 반도체 칩 CHP2의 표면에 형성되어 있는 애노드 전극 패드 ADP가 위를 향하게 된다.
한편, IGBT가 형성된 반도체 칩 CHP1에 있어서는, 반도체 칩 CHP1의 이면에 형성된 콜렉터 전극 패드가, 도전성 접착재 ADH1을 개재하여 칩 탑재부 TAB와 접촉하도록 배치된다. 이에 의해, 반도체 칩 CHP2의 캐소드 전극 패드와, 반도체 칩 CHP1의 콜렉터 전극 패드는, 칩 탑재부 TAB를 개재하여 전기적으로 접속되게 된다. 또한, 반도체 칩 CHP1의 표면에 형성되어 있는 이미터 전극 패드 EP, 및 복수의 전극 패드(복수의 신호 전극 패드)는 위를 향하게 된다.
또한, IGBT가 형성된 반도체 칩 CHP1과, 다이오드가 형성된 반도체 칩 CHP2의 탑재 순서는, 반도체 칩 CHP1이 먼저일 수도, 반도체 칩 CHP2가 나중일 수도 있고, 반도체 칩 CHP2가 먼저일 수도, 반도체 칩 CHP1이 나중일 수도 있다.
그 후, 도전성 접착재 ADH1이 은 페이스트인 경우에는, 가열 처리(베이크 처리)가 실시된다.
3. 리드 프레임 배치 공정
다음으로, 도 18에 도시한 바와 같이, 리드 프레임 LF를 준비한다. 여기서, 도 18에 도시한 바와 같이, 칩 탑재부 TAB의 두께는, 리드 프레임 LF의 두께보다도 두껍게 되어 있다. 또한, 리드 프레임 LF에는, 복수의 리드 LD1과 복수의 리드 LD2와 한 쌍의 지지부 SPU로서 기능하는 현수부 HL이 형성되어 있다. 또한, 이 현수부 HL에는, 굴곡부 BEU가 형성되어 있음과 함께 절결부 NTU가 형성되어 있다.
그 후, 도 18에 도시한 바와 같이, 반도체 칩 CHP1 및 반도체 칩 CHP2를 탑재한 칩 탑재부 TAB의 상방에, 리드 프레임 LF를 배치한다. 이때, IGBT가 형성된 반도체 칩 CHP1은, 리드 LD2에 가까워지는 위치에 배치되고, 다이오드가 형성된 반도체 칩 CHP2는, 리드 LD1에 가까워지는 위치에 배치된다. 즉, 평면에서 볼 때, 리드 LD1과 반도체 칩 CHP1의 사이에 끼워지도록 반도체 칩 CHP2가 탑재되고, 리드 LD2와 반도체 칩 CHP2의 사이에 끼워지도록 반도체 칩 CHP1이 배치된다. 그리고, IGBT가 형성된 반도체 칩 CHP1은, 이미터 전극 패드 EP가 리드 LD1측에 배치되고 또한 복수의 전극 패드(신호 전극 패드)가 리드 LD2측에 배치된다. 또한, 평면에서 볼 때, 현수부 HL은, 칩 탑재부 TAB와 부분적으로 겹치는 한편, 반도체 칩 CHP1 및 반도체 칩 CHP2와는 겹치지 않도록 배치된다. 이러한 배치 관계에서, 반도체 칩 CHP1 및 반도체 칩 CHP2를 탑재한 칩 탑재부 TAB의 상방에 리드 프레임 LF가 배치된다.
4. 전기적 접속 공정
계속해서, 도 19에 도시한 바와 같이, 반도체 칩 CHP2의 애노드 전극 패드 ADP 위에, 예를 들어 은 페이스트나 고융점 땜납을 포함하는 도전성 접착재 ADH2를 형성한다. 그 후, 반도체 칩 CHP1의 이미터 전극 패드 EP 위에도, 예를 들어 은 페이스트나 고융점 땜납을 포함하는 도전성 접착재 ADH2를 형성한다. 또한, 도 19에 도시한 바와 같이, 리드 LD1의 일부 영역 위에도, 예를 들어 은 페이스트나 고융점 땜납을 포함하는 도전성 접착재 ADH2가 형성된다. 이 때 형성되는 도전성 접착재 ADH2는, 전술한 도전성 접착재 ADH1과 동일한 재료 성분일 수도 있고, 서로 다른 재료 성분일 수도 있다.
그 후, 도 20에 도시한 바와 같이, 본체부 BDU와 연장부 EXU를 갖는 클립 CLP를 준비하고, 리드 LD1 위와 반도체 칩 CHP2 위와 반도체 칩 CHP1 위에 걸쳐서, 클립 CLP를 탑재한다. 구체적으로는, 리드 LD1 위와 반도체 칩 CHP2 위와 반도체 칩 CHP1에 걸치도록, 도전성 접착재 ADH2를 개재하여, 클립 CLP의 본체부 BDU를 배치하며, 또한 리드 프레임 LF의 현수부 HL 위에, 클립 CLP의 연장부 EXU를 배치한다. 즉, 평면에서 볼 때, 반도체 칩 CHP1의 이미터 전극 패드 EP와 반도체 칩 CHP2의 애노드 전극 패드 ADP와 리드 LD1의 일부에 겹치도록, 도전성 접착재 ADH2를 개재하여, 클립 CLP의 본체부 BDU를 배치하며, 또한 리드 프레임 LF의 현수부 HL 위에, 클립 CLP의 연장부 EXU를 배치한다. 이때, 도 20에 도시한 바와 같이, 평면에서 볼 때, 클립 CLP의 연장부 EXU는, 칩 탑재부 TAB에 내포되어 있다. 그리고, 리드 프레임 LF의 현수부 HL은, 리드 LD1의 연장 방향으로 연장되고, 클립 CLP의 연장부 EXU는, 리드 LD2의 연장 방향과 교차하는 방향으로 연장되어 있다.
이상의 점에서, 리드 LD1과 반도체 칩 CHP2에 형성되어 있는 애노드 전극 패드 ADP와 반도체 칩 CHP1에 형성되어 있는 이미터 전극 패드 EP가 클립 CLP에 의해 전기적으로 접속되게 된다. 또한, 클립 CLP는, 리드 LD1과 한 쌍의 현수부 HL의 3점에 의해 지지된다. 즉, 클립 CLP의 연장부 EXU는, 리드 프레임 LF의 현수부 HL에서 지지된다. 바꿔 말하면, 클립 CLP의 연장부 EXU는, 리드 프레임 LF의 현수부 HL에 고정된다. 더 상세히 말하자면, 클립 CLP의 연장부 EXU는, 현수부 HL과 연장부 EXU의 교차부에 의해, 리드 프레임 LF의 현수부 HL에 지지되어 있다. 이에 의해, 클립 CLP의 3점 지지 구조가 실현되게 된다. 또한, 도 20에 도시한 바와 같이, 평면에서 볼 때, 현수부 HL과 연장부 EXU의 교차부는, 칩 탑재부 TAB에 내포된다. 그리고, 도 14에 도시한 바와 같이, 평면에서 볼 때, 칩 탑재부 TAB는, 후술하는 공정에서 형성되는 밀봉체 MR에 내포되어 있는 점에서, 본 실시 형태 1에 있어서, 현수부 HL과 연장부 EXU의 교차부는, 후술하는 공정에서 형성되는 밀봉체 MR에 내포되게 된다.
도 21은, 본 실시 형태 1에 있어서, 리드 프레임 LF의 현수부 HL과 클립 CLP의 연장부 EXU의 배치 구조를 나타내는 도면이다. 특히, 도 21의 (a)는, 리드 프레임 LF의 현수부 HL과 클립 CLP의 연장부 EXU의 배치 구조를 나타내는 평면도이며, 도 21의 (b)는, 도 21의 (a)의 A-A선으로 절단한 단면도이다.
도 21의 (a) 및 도 21의 (b)에 도시한 바와 같이, 리드 프레임 LF의 현수부 HL에는, 절결부 NTU가 설치되어 있으며, 클립 CLP의 연장부 EXU에는, 돌기부 PJU가 설치되어 있다. 그리고, 절결부 NTU의 내부에 돌기부 PJU가 눌러진 상태에서, 리드 프레임 LF의 현수부 HL 위에 클립 CLP의 연장부 EXU가 배치되어 있다. 이에 의해, 클립 CLP의 연장부 EXU는, 리드 프레임 LF의 현수부 HL에 고정된다. 이와 같이 하여, 본 실시 형태 1에서의 리드 프레임 LF의 현수부 HL과 클립 CLP의 연장부 EXU의 배치 구조가 실현되어 있다.
단, 리드 프레임 LF의 현수부 HL과 클립 CLP의 연장부 EXU의 배치 구조는, 이에 한정하지 않고, 이하에 나타내는 배치 구조를 채용할 수도 있다. 도 22의 (a)는 리드 프레임 LF의 현수부 HL과 클립 CLP의 연장부 EXU의 배치 구조를 나타내는 평면도이며, 도 22의 (b)는 도 22의 (a)의 A-A선으로 절단한 단면도이다.
도 22의 (a) 및 도 22의 (b)에 도시한 바와 같이, 리드 프레임 LF의 현수부 HL에는, 절결부 NTU가 설치되어 있지 않으며, 또한 클립 CLP의 연장부 EXU에는, 돌기부 PJU가 설치되어 있지 않다. 그리고, 단순히, 리드 프레임 LF의 현수부 HL위로 클립 CLP의 연장부 EXU가 배치되어 있다. 이와 같이 하여도, 리드 프레임 LF의 현수부 HL과 클립 CLP의 연장부 EXU의 배치 구조를 실현할 수 있다.
또한, 도 23의 (a)는, 리드 프레임 LF의 현수부 HL과 클립 CLP의 연장부 EXU의 배치 구조를 나타내는 평면도이며, 도 23의 (b)는, 도 23의 (a)의 A-A선으로 절단한 단면도이다.
도 23의 (a) 및 도 23의 (b)에 도시한 바와 같이, 리드 프레임 LF의 현수부 HL에는, 홈부 DIT가 설치되고, 클립 CLP의 연장부 EXU에는, 돌기부 PJU가 설치되어 있다. 그리고, 홈부 DIT의 내부에 돌기부 PJU가 삽입된 상태에서, 리드 프레임 LF의 현수부 HL 위에 클립 CLP의 연장부 EXU가 배치되어 있다. 이에 의해, 클립 CLP의 연장부 EXU는, 리드 프레임 LF의 현수부 HL에 고정된다. 이와 같이 하여도, 리드 프레임 LF의 현수부 HL과 클립 CLP의 연장부 EXU의 배치 구조를 실현할 수 있다.
이상과 같이 하여, 리드 LD1 위와 반도체 칩 CHP2 위와 반도체 칩 CHP1에 걸치도록, 도전성 접착재 ADH2를 개재하여, 클립 CLP의 본체부 BDU를 배치하고, 또한 리드 프레임 LF의 현수부 HL 위에 클립 CLP의 연장부 EXU를 배치한 후, 가열 처리를 실시한다. 구체적으로는, 도전성 접착재 ADH2가 은 페이스트인 경우에는, 베이크 처리가 실시된다. 한편, 도전성 접착재 ADH2가 고융점 땜납인 경우에는, 리플로우 처리가 실시된다. 특히, 도전성 접착재 ADH1과 도전성 접착재 ADH2의 양쪽이 고융점 땜납인 경우, 본 공정에 의해, 도전성 접착재 ADH1과 도전성 접착재 ADH2를 일괄 리플로우 처리를 실시한다.
이상까지의 공정은, 조립 지그를 사용함으로써 실시되고, 반도체 칩 CHP1 및 반도체 칩 CHP2를 탑재한 칩 탑재부 TAB와 리드 프레임 LF는, 3점 지지 구조의 클립 CLP에 의해 접속되고, 일체 구조체가 형성되게 된다. 그리고, 일체 구조체를 형성한 후, 예를 들어 일체 구조체를 조립 지그로부터 취출하여 와이어 본딩 장치로 반송하고, 반도체 칩 CHP1과 리드 LD2를 와이어 W로 접속하는 와이어 본딩 공정을 실시한다.
구체적으로는, 도 24의 (a) 및 도 24의 (b)에 도시한 바와 같이, 리드 프레임 LF의 현수부 HL에는, 굴곡부 BEU가 설치되어 있으며, 이 굴곡부 BEU에 의해, 칩 탑재부 TAB의 4 코너에 스페이스 SPC가 확보되어 있다. 즉, 리드 프레임 LF의 현수부 HL에는, 칩 탑재부 TAB와 부분적으로 겹치는 부분에, 스페이스 SPC를 확보하기 위한 굴곡부 BEU가 형성되어 있다. 그리고, 굴곡부 BEU에 의해 확보된 스페이스 SPC에 지그 JG를 누름으로써, 칩 탑재부 TAB를 지그 JG로 고정한다.
다음으로, 지그 JG로 칩 탑재부 TAB를 고정한 상태에서, 반도체 칩 CHP1의 표면에 형성되어 있는 신호 전극 패드와 리드 프레임 LF에 형성되어 있는 리드 LD2(신호 리드)를 와이어 W로 접속한다. 이에 의해, 칩 탑재부 TAB가 움직일 일 없고, 확실하게 와이어 본딩 공정을 실시할 수 있다. 이때, 본 실시 형태 1에서는, 리드 LD2가, 클립 CLP가 접속되어 있는 리드 LD1과 반대측에 배치되어 있기 때문에, 클립 CLP에 의한 간섭을 고려하지 않고, 와이어 본딩 공정을 실시할 수 있다. 그 후, 도 25에 도시한 바와 같이, 지그 JG를 제거하여, 와이어 본딩 공정을 종료한다.
5. 밀봉(몰드)공정
계속해서, 도 26의 (a)는, 밀봉 공정을 나타내는 평면도이며, 도 26의 (b)는, 도 26의 (a)의 A-A선으로 절단한 단면도이다. 도 26의 (a) 및 도 26의 (b)에 도시한 바와 같이, 반도체 칩 CHP1, 반도체 칩 CHP2, 칩 탑재부 TAB의 일부, 리드 LD1의 일부, 복수의 리드 LD2의 각각의 일부, 클립 CLP 및 와이어 W2를 밀봉해서 밀봉체 MR을 형성한다.
이때, 밀봉체 MR은 상면, 상면과는 반대측의 하면, 그 두께 방향에 있어서 상면과 하면의 사이에 위치하는 제1 측면 및 제1 측면과 대향하는 제2 측면을 갖는다. 도 26의 (a)에서는, 제1 측면의 변 S1과, 제2 측면의 변 S2가 도시되어 있다. 또한, 밀봉체 MR에 있어서는, 리드 LD1이 밀봉체 MR의 제1 측면(변 S1)으로부터 돌출하며, 또한 복수의 리드 LD2가 밀봉체 MR의 제2 측면(변 S2)으로부터 돌출한다.
여기서, 본 실시 형태 1에서의 밀봉 공정에서는, 도 26의 (b)에 도시한 바와 같이, 누름 핀 PN으로 칩 탑재부 TAB를 단단히 누르면서, 밀봉체 MR이 형성된다. 이 결과, 본 실시 형태 1에 의하면, 칩 탑재부 TAB의 하면으로 수지가 돌아들어가는 것을 억제할 수 있다. 이 결과, 칩 탑재부 TAB의 하면을 밀봉체 MR로부터 노출할 수 있다.
6. 외장 도금 공정
그 후, 도 27에 도시한 바와 같이, 리드 프레임 LF에 설치되어 있는 타이 바를 절단한다. 또한, 도 26의 (a) 및 도 26의 (b)에 도시한 밀봉 공정에서는, 누름 핀 PN으로 칩 탑재부 TAB를 단단히 누르면서 밀봉체 MR이 형성되기 때문에, 도 27에 도시한 바와 같이, 밀봉체 MR에는, 핀 자국 PM이 형성된다. 그리고, 도 28에 도시한 바와 같이, 밀봉체 MR의 하면으로부터 노출되는 칩 탑재부 TAB, 리드 LD1의 일부 표면, 리드 LD2의 일부 표면에 도체 막인 도금층(주석막)을 형성한다. 즉, 리드 LD1의 밀봉체 MR로부터 노출된 부분, 복수의 리드 LD2의 밀봉체 MR로부터 노출된 부분 및 칩 탑재부 TAB의 하면에 도금층을 형성한다.
7. 마킹 공정
그리고, 수지를 포함하는 밀봉체 MR의 표면에 제품명이나 형식 번호 등의 정보(마크)를 형성한다. 또한, 마크의 형성 방법으로서는, 인쇄 방식에 의해 인자하는 방법이나 레이저를 밀봉체의 표면에 조사함으로써 각인하는 방법을 이용할 수 있다.
8. 개편화 공정
계속해서, 리드 LD1의 일부 및 복수의 리드 LD2의 각각의 일부를 절단함으로써, 리드 LD1 및 복수의 리드 LD2를 리드 프레임 LF로부터 분리한다. 이에 의해, 본 실시 형태 1에서의 반도체 장치 PAC1을 제조할 수 있다. 그 후, 리드 LD1 및 복수의 리드 LD2의 각각을 성형한다. 그리고, 예를 들어 전기적 특성을 테스트하는 테스트 공정을 실시한 후, 양품이라 판정된 반도체 장치 PAC1이 출하된다(도 13 참조). 이상과 같이 하여, 본 실시 형태 1에서의 반도체 장치 PAC1을 제조할 수 있다.
<제법상의 특징>
여기서, 본 실시 형태 1에서의 반도체 장치의 제조 방법상의 특징점에 대하여 설명한다. 본 실시 형태 1에서의 제1 특징점은, 도 20에 도시한 바와 같이, 리드 프레임 LF에 한 쌍의 현수부 HL이 설치되며, 또한 클립 CLP가 본체부 BDU와 한 쌍의 연장부 EXU로 구성되어 있는 것을 전제로 하여, 한 쌍의 연장부 EXU가 한 쌍의 현수부 HL 위에 탑재되어 지지되어 있는 점에 있다. 이에 의해, 클립 CLP는, 리드 LD1 위(1점)와 한 쌍의 현수부 HL 위(2점)에 탑재됨으로써, 클립 CLP는, 이 3점에 의해 지지되어 있게 된다. 즉, 본 실시 형태 1에서의 반도체 장치의 제조 방법에 있어서는, 클립 탑재 공정을 실시함으로써, 반도체 칩 CHP1 및 반도체 칩 CHP2를 탑재한 칩 탑재부 TAB와 리드 프레임 LF는, 3점 지지 구조의 클립 CLP에 의해 접속되고, 일체 구조체가 형성되게 된다. 그 후, 예를 들어 일체 구조체를 조립 지그로부터 취출하여 와이어 본딩 장치로 반송하고, 반도체 칩 CHP1과 리드 LD2를 와이어 W로 접속하는 와이어 본딩 공정이 실시된다. 이때, 본 실시 형태 1에 의하면, 반도체 칩 CHP1 및 반도체 칩 CHP2를 탑재한 칩 탑재부 TAB와 리드 프레임 LF는, 3점 지지 구조의 클립 CLP에 의해 접속되어 있다. 이러한 점에서, 와이어 본딩 장치로의 반송 공정에 있어서, 일체 구조체에 충격이나 진동이 가해져도, 클립 CLP의 3점 지지 구조에 의해 접속 강도가 향상되어 있기 때문에, 클립 CLP와 반도체 칩 CHP1이나 반도체 칩 CHP2의 접합 부분에 손상이 가해지는 것을 억제할 수 있음과 함께, 클립 CLP 자체의 변형도 억제할 수 있다. 이 결과, 클립 CLP의 3점 지지 구조를 실현하는 본 실시 형태 1에서의 제1 특징점에 의하면, 반도체 장치의 제조 수율을 향상시킬 수 있어, 이에 의해, 신뢰성이 높은 반도체 장치를 제조할 수 있다.
계속해서, 본 실시 형태 1에서의 제2 특징점은, 예를 들어 도 21의 (a) 및 도 21의 (b)에 도시한 바와 같이, 리드 프레임의 현수부 HL에 설치된 절결부 NTU에, 클립 CLP의 연장부 EXU에 설치된 돌기부 PJU가 가압되어 고정되어 있는 점에 있다. 이에 의해, 클립 CLP의 위치가 고정된 결과, 클립 CLP의 평면적인 위치 어긋남을 억제할 수 있어, 이에 의해, 클립 CLP의 평면적인 위치 어긋남에 기인하는 전기적인 접속 불량을 억제할 수 있다. 특히, 본 실시 형태 1에서의 제2 특징점에 의하면, 클립 CLP와 반도체 칩 CHP1이나 반도체 칩 CHP2의 접속에 땜납 접속을 사용하는 경우이더라도, 클립 CLP의 위치 어긋남을 억제할 수 있다. 즉, 본 실시 형태 1에서의 제2 특징점에 의하면, 리플로우 시에 용융한 땜납이 넓어지는 것에 의해, 클립 CLP가 소정 방향으로 가까이 끌어 당겨져도, 클립 CLP의 위치가 고정되어 있기 때문에, 클립 CLP의 평면적인 위치 어긋남을 억제할 수 있는 것이다. 특히, 본 실시 형태 1에 의하면, 한 쌍의 현수부 HL에 설치된 절결부 NTU의 각각에, 한 쌍의 연장부 EXU에 설치된 돌기부 PJU의 각각이 눌려서 고정되어 있다. 따라서, 본 실시 형태 1에 의하면, 클립 CLP는, 대칭 관계에 있는 2점에서 고정되게 되어, 클립 CLP의 평면적인 위치 어긋남을 효과적으로 방지할 수 있다.
다음으로, 본 실시 형태 1에서의 제3 특징점에 대하여 설명한다. 도 29는, 도 25의 A-A선으로 절단한 단면도이다. 도 29에 도시한 바와 같이, 본 실시 형태 1에서의 클립 CLP는, 리드 프레임 LF의 현수부 HL 위에 탑재되어 있다. 이것은, 도 29에 도시한 바와 같이, 클립 CLP와 반도체 칩 CHP1의 두께 방향의 간극이나, 클립 CLP와 반도체 칩 CHP2의 두께 방향의 간극을 확보할 수 있음을 의미한다. 즉, 본 실시 형태 1에 의하면, 클립 탑재 공정에 있어서, 클립 CLP에 가해지는 하중 및 클립 CLP 자체의 자중에 의해, 클립 CLP의 높이의 균일성이 손상되는 것을 억제할 수 있다. 즉, 본 실시 형태 1에 의하면, 클립 CLP는, 리드 프레임 LF의 현수부 HL 위에 의해 지지되기 때문에, 클립 CLP에 가해지는 하중 및 클립 CLP 자체의 자중에 의해, 클립 CLP의 불균일한 가라앉음이 발생하기 어려워지는 것이다. 이 결과, 도 29에 도시한 바와 같이, 클립 CLP의 높이가 일정해지기 때문에, 클립 CLP와 반도체 칩 CHP1을 접속하는 도전성 접착재 ADH2나, 클립 CLP와 반도체 칩 CHP2를 접속하는 도전성 접착재 ADH2의 박막화와 불균일화를 억제할 수 있다. 이에 의해, 본 실시 형태 1에서의 제조 방법에 의해 제조된 반도체 장치에서는, 도전성 접착재 ADH2의 박막화 및 불균일화에 기인하는 온도 사이클 특성이나 파워 사이클 특성 등의 열 피로 내성의 저하를 억제할 수 있다.
이상의 점에서, 본 실시 형태 1에서의 제1 특징점과 제2 특징점과 제3 특징점을 구비함으로써, 관련 기술에 존재하는 제1 개선의 여지와 제2 개선의 여지와 제3 개선의 여지를 해소할 수 있음을 알 수 있다.
계속해서, 본 실시 형태 1에서의 제4 특징점에 대하여 설명한다. 본 실시 형태 1에서의 제4 특징점은, 예를 들어 도 24에 도시한 바와 같이, 리드 프레임 LF에 설치된 현수부 HL에 굴곡부 BEU가 형성되어 있는 점에 있다. 이에 의해, 리드 프레임 LF에 현수부 HL을 설치하면서도, 칩 탑재부 TAB에 스페이스 SPC를 설치할 수 있다. 이 경우, 예를 들어 도 24에 도시한 바와 같이, 리드 프레임 LF에 설치된 현수부 HL에 방해되지 않고, 굴곡부 BEU에 의해 확보된 스페이스 SPC에 지그 JG를 누르면서, 와이어 본딩 공정을 실시할 수 있다. 이에 의해, 본 실시 형태 1에 의하면, 칩 탑재부 TAB가 움직이지 않고, 확실하게 와이어 본딩 공정을 실시할 수 있어, 이에 의해, 와이어 W의 접속 신뢰성을 향상시킬 수 있다. 또한, 본 실시 형태 1에서의 제4 특징점에 의하면, 예를 들어 칩 탑재부 TAB에 확보된 스페이스 SPC에 누름 핀 PN을 누른 상태에서, 밀봉체를 형성할 수 있다. 이에 의해, 본 실시 형태 1에 의하면, 칩 탑재부 TAB의 하면으로 수지가 유입되는 것을 억제할 수 있어, 이에 의해, 칩 탑재부 TAB의 하면을 밀봉체 MR로부터 노출할 수 있다. 이와 같이, 리드 프레임 LF의 현수부 HL에 굴곡부 BEU를 설치하는 본 실시 형태 1에서의 제4 특징점은, 리드 프레임 LF에 현수부 HL을 설치하면서도, 칩 탑재부 TAB의 네 코너에 스페이스 SPC를 확보하는 기술적 의의를 갖고, 특히, 이 기술적 의의는, 와이어 본딩 공정 및 밀봉 공정에 있어서 발휘된다.
또한, 본 실시 형태 1에서의 제5 특징점은, 도 25 및 도 26에 도시한 바와 같이, 리드 프레임 LF에 형성되어 있는 현수부 HL의 대부분과 클립 CLP의 연장부 EXU가 밀봉체 MR의 내부에 내포되고, 또한 현수부 HL과 클립 CLP의 연장부 EXU의 교차부가 밀봉체 MR의 내부에 배치되어 있는 점에 있다. 이에 의해, 본 실시 형태 1에 의하면, 밀봉 공정에서 사용하는 몰드 금형의 구조를 간소화할 수 있다.
<실시 형태 1에서의 전자 장치의 구성>
본 실시 형태 1에서의 반도체 장치는, 도 3에 도시한 인버터 회로 INV의 구성 요소로 되는 하나의 IGBTQ1과 1개의 다이오드 FWD를 1 패키지화한 것이다. 이러한 점에서, 본 실시 형태 1에서의 반도체 장치를 6개 사용함으로써, 3상의 인버터 회로 INV로 되는 전자 장치(파워 모듈)가 구성되게 된다. 이하에, 이 전자 장치의 구성에 대하여, 도면을 참조하면서 설명한다.
도 30은, 본 실시 형태 1에서의 전자 장치 EA의 구성을 나타내는 도면이다. 특히, 도 30의 (a)는, 본 실시 형태 1에서의 전자 장치 EA의 구성을 나타내는 평면도이며, 도 30의 (b)는, 도 30의 (a)의 지면 하측에서 본 측면도이다.
도 30의 (a)에 도시한 바와 같이, 본 실시 형태 1에서의 전자 장치 EA는, 배선 기판 WB를 구비하고 있으며, 이 배선 기판 WB 위에 6개의 반도체 장치 PAC1(A) 내지 PAC1(F)가 탑재되어 있다.
배선 기판 WB는, 예를 들어 절연 금속 기판(IMS: Insulated Metal Substrate)으로 구성되어 있다. 이 절연 금속 기판은, 예를 들어 알루미늄을 포함하는 A1 베이스 위에 수지 절연층이 형성되고, 이 수지 절연층 위에 배선을 구성하는 구리박을 갖고 있다. 그리고, 6개의 반도체 장치 PAC1(A) 내지 PAC1(F)는 절연 금속 기판의 표면에 형성되어 있는 구리박을 포함하는 배선과 땜납에 의해 접속되어 있다. 본 실시 형태 1에서는, 배선 기판 WB로서 절연 금속 기판을 사용함으로써, 열 저항을 저감할 수 있다. 왜냐하면, 절연 금속 기판에 의하면, 수지 절연층은 얇고, 또한 열전도율이 높은 A1 베이스가 두껍게 되어 있는 점에서, 방열 효율의 향상을 도모할 수 있기 때문이다. 이 결과, 본 실시 형태 1에서의 전자 장치 EA의 온도 상승을 억제할 수 있어, 이에 의해, 전자 장치 EA의 신뢰성을 향상시킬 수 있다.
본 실시 형태 1에서의 전자 장치 EA에서는, 예를 들어 도 30의 (a)에 도시한 바와 같이, 반도체 장치 PAC1(A)와 반도체 장치 PAC1(B)가 y 방향으로 배열되도록 배치되며, 또한 반도체 장치 PAC1(C)와 반도체 장치 PAC1(D)가 y 방향으로 배열되도록 배치되며, 또한 반도체 장치 PAC1(E)와 반도체 장치 PAC1(F)가 y 방향으로 배열되도록 배치되어 있다.
이때, 반도체 장치 PAC1(A)가 도 3에 도시한 제1 레그 LG1의 상부 아암을 구성하고, 반도체 장치 PAC1(B)가 도 3에 도시한 제1 레그 LG1의 하부 아암을 구성한다. 마찬가지로, 반도체 장치 PAC1(C)가 도 3에 도시한 제2 레그 LG2의 상부 아암을 구성하고, 반도체 장치 PAC1(D)가 도 3에 도시한 제2 레그 LG2의 하부 아암을 구성한다. 또한, 반도체 장치 PAC1(E)가 도 3에 도시한 제3 레그 LG3의 상부 아암을 구성하고, 반도체 장치 PAC1(F)가 도 3에 도시한 제3 레그 LG3의 하부 아암을 구성한다.
그리고, 예를 들어 도 30의 (a) 혹은 도 30의 (b)에 도시한 바와 같이, 반도체 장치 PAC1(A)와 반도체 장치 PAC1(C)와 반도체 장치 PAC1(E)가 x 방향으로 배열되도록 배치되고, 반도체 장치 PAC1(B)와 반도체 장치 PAC1(D)와 반도체 장치 PAC1(F)가 x 방향으로 배열되도록 배치되어 있다. 따라서, 본 실시 형태 1에서의 전자 장치 EA에서는, 배선 기판 WB의 하측에 x 방향을 따라 배열되어 배치된 3개의 반도체 장치 PAC1(A), PAC1(C), PAC1(E)의 각각은, 제1 레그 LG1 내지 제3 레그 LG3의 각각에서의 상부 아암의 구성 요소로 되는 한편, 배선 기판 WB의 상측에 x 방향을 따라 배열되어 배치된 3개의 반도체 장치 PAC1(B), PAC1(D), PAC1(F)의 각각은, 제1 레그 LG1 내지 제3 레그 LG3의 각각에서의 하부 아암의 구성 요소로 된다.
이때, 예를 들어 반도체 장치 PAC1(A)와 반도체 장치 PAC1(B)에 착안하면, 평면에서 볼 때, 반도체 장치 PAC1(A) 및 반도체 장치 PAC1(B)는, 각각의 리드 LD1끼리가 대향하도록 y 방향을 따라 배치된다. 마찬가지로, 반도체 장치 PAC1(C) 및 반도체 장치 PAC1(D)는, 각각의 리드 LD1끼리가 대향하도록 y 방향을 따라서 배치됨과 함께, 반도체 장치 PAC1(E) 및 반도체 장치 PAC1(F)는, 각각의 리드 LD1끼리가 대향하도록 y 방향을 따라서 배치된다.
한편, 예를 들어 x 방향으로 배열되어 있는 반도체 장치 PAC1(A)와 반도체 장치 PAC1(C)와 반도체 장치 PAC1(E)에 착안하면, 평면에서 볼 때, 반도체 장치 PAC1(A)와 반도체 장치 PAC1(C)와 반도체 장치 PAC1(E)는, 각각의 리드 LD1이 동일한 방향(+y 방향)을 향하도록 x 방향을 따라 배치된다. 마찬가지로, 평면에서 볼 때, 반도체 장치 PAC1(B)와 반도체 장치 PAC1(D)와 반도체 장치 PAC1(F)는, 각각의 리드 LD1이 동일한 방향(-y 방향)을 향하도록 x 방향을 따라서 배치되게 된다.
여기서, 예를 들어 도 30의 (a)에 도시한 바와 같이, 제1 방향인 y 방향에 있어서, +y 방향으로 돌출되어 있는 반도체 장치 PAC1(A)의 리드 LD1(이미터 단자)은 배선 기판 WB의 배선 WL1(U)와 전기적으로 접속되어 있다. 한편, -y 방향으로 돌출되어 있는 반도체 장치 PAC1(A)의 리드 LD2(신호 단자)는, 배선 기판 WB의 배선 WL2와 전기적으로 접속되어 있다. 그리고, 반도체 장치 PAC1(A)의 하면(콜렉터 단자)은, 배선 기판 WB의 y 방향과 직교하는 x 방향으로 연장되는 배선 WL3(P)와 전기적으로 접속되어 있다.
또한, 도 30의 (a)에 있어서, 배선 기판 WB에 형성되어 있는 배선 WL1(U)은, 반도체 장치 PAC1(B)의 하면(콜렉터 단자)과 전기적으로 접속되어 있다. 그리고, 반도체 장치 PAC1(B)의 리드 LD2(신호 단자)는, +y 방향으로 돌출되어 있으며, 배선 기판 WB의 배선 WL2와 전기적으로 접속되어 있다. 또한, 반도체 장치 PAC1(B)의 리드 LD1(이미터 단자)은, -y 방향으로 돌출되어 있으며, 배선 기판 WB의 배선 WL4(N1)과 전기적으로 접속되어 있다.
또한, 도 30의 (a)에 있어서, 배선 기판 WB의 배선 WL3(P)는, 반도체 장치 PAC1(C)의 하면(콜렉터 단자)과 전기적으로 접속되어 있다. 그리고, 반도체 장치 PAC1(C)의 리드 LD1(이미터 단자)은, +y 방향으로 돌출되어 있으며, 배선 기판 WB의 배선 WL1(V)와 전기적으로 접속되어 있다. 또한, 반도체 장치 PAC1(C)의 리드 LD2(신호 단자)는, -y 방향으로 돌출되어 있으며, 배선 기판 WB의 배선 WL2와 전기적으로 접속되어 있다.
또한, 도 30의 (a)에 있어서, 배선 기판 WB에 형성되어 있는 배선 WL1(V)는, 반도체 장치 PAC1(D)의 하면(콜렉터 단자)과 전기적으로 접속되어 있다. 그리고, 반도체 장치 PAC1(D)의 리드 LD2(신호 단자)는 +y 방향으로 돌출되어 있으며, 배선 기판 WB의 배선 WL2와 전기적으로 접속되어 있다. 또한, 반도체 장치 PAC1(D)의 리드 LD1(이미터 단자)은, -y 방향으로 돌출되어 있으며, 배선 기판 WB의 배선 WL4(N2)와 전기적으로 접속되어 있다.
또한, 도 30의 (a)에 있어서, 배선 기판 WB의 배선 WL3(P)는, 반도체 장치 PAC1(E)의 하면(콜렉터 단자)과 전기적으로 접속되어 있다. 그리고, 반도체 장치 PAC1(E)의 리드 LD1(이미터 단자)은, +y 방향으로 돌출되어 있으며, 배선 기판 WB의 배선 WL1(W)과 전기적으로 접속되어 있다. 또한, 반도체 장치 PAC1(E)의 리드 LD2(신호 단자)는, -y 방향으로 돌출되어 있으며, 배선 기판 WB의 배선 WL2와 전기적으로 접속되어 있다.
또한, 도 30의 (a)에 있어서, 배선 기판 WB에 형성되어 있는 배선 WL1(W)은, 반도체 장치 PAC1(F)의 하면(콜렉터 단자)과 전기적으로 접속되어 있다. 그리고, 반도체 장치 PAC1(F)의 리드 LD2(신호 단자)는, +y 방향으로 돌출되어 있으며, 배선 기판 WB의 배선 WL2와 전기적으로 접속되어 있다. 또한, 반도체 장치 PAC1(F)의 리드 LD1(이미터 단자)은, -y 방향으로 돌출되어 있으며, 배선 기판 WB의 배선 WL4(N3)과 전기적으로 접속되어 있다.
또한, 도 30의 (a)에 도시한 배선 WL1(U)는, 도 3에 도시한 3상 유도 모터 MT의 U상과 전기적으로 접속되고, 도 30의 (a)에 도시한 배선 WL1(V)는, 도 3에 도시한 3상 유도 모터 MT의 V상과 전기적으로 접속된다. 또한, 도 30의 (a)에 도시한 배선 WL1(W)는, 도 3에 도시한 3상 유도 모터 MT의 W상과 전기적으로 접속되고, 도 30의 (a)에 도시한 배선 WL2는, 도 3에 도시한 게이트 제어 회로 GCC 및 도시하지 않은 전류 검지 회로나 온도 검지 회로 등을 포함하는 제어 회로와 전기적으로 접속된다. 또한, 도 30의 (a)에 도시한 배선 WL3(P)는, 도 3에 도시한 정전위 단자 PT와 전기적으로 접속되고, 도 30의 (a)에 도시한 배선 WL4(N1)과 배선 WL4(N2)와 배선 WL4(N3)은, 도 3에 도시한 부전위 단자 NT와 전기적으로 접속된다. 이와 같이 하여, 본 실시 형태 1에서의 전자 장치 EA(파워 모듈)가 3상의 인버터 회로 INV를 구성하도록 실장 구성되어 있음을 알 수 있다.
여기서, 본 실시 형태 1에서의 전자 장치 EA의 소형화를 도모하는 경우, 예를 들어 도 30의 (a)에 있어서, 서로 인접하는 반도체 장치 PAC1(A)와 반도체 장치 PAC1(C)의 x 방향의 거리를 단축하게 된다. 이 점에 관하여, 본 실시 형태 1에서의 반도체 장치 PAC1에서는, 예를 들어 도 13에 도시한 바와 같이, 지지부 SPU는, 변 S3 혹은 변 S4로부터가 아니라, 변 S1 및 변 S2로부터 노출되어 있다. 이러한 점에서, 예를 들어 도 30의 (a)에 있어서, 서로 인접하는 반도체 장치 PAC1(A)와 반도체 장치 PAC1(C)의 x 방향의 거리를 단축한 경우이더라도, 각각의 지지부 SPU가 서로 대향하는 변으로부터 노출되지 않으므로, 반도체 장치 PAC1(A)와 반도체 장치 PAC1(C)의 절연 거리를 확보할 수 있는 이점을 얻을 수 있다.
<변형예 1>
다음으로, 실시 형태 1의 변형예 1에 대하여 설명한다. 도 31은, 본 변형예 1에서의 반도체 장치 PAC2의 외관 구성을 나타내는 도면이다. 구체적으로, 도 31의 (a)는, 본 변형예 1에서의 반도체 장치 PAC2의 외관 구성을 나타내는 상면도이며, 도 31의 (b)는, 측면도이다.
본 변형예 1에서의 반도체 장치 PAC2의 구성은, 실시 형태 1에서의 반도체 장치 PAC1과 거의 마찬가지의 구성을 하고 있기 때문에, 상이점을 중심으로 설명한다.
도 31의 (a) 및 도 31의 (b)에 도시한 바와 같이, 본 변형예 1에서의 반도체 장치 PAC2에서는, 클립 CLP의 연장부 EXU의 단부가 제3 측면(변 S3)으로부터 노출되어 있음과 함께, 제4 측면(변 S4)으로부터도 노출되어 있다.
도 32는, 본 변형예 1에서의 반도체 장치 PAC2의 밀봉체 MR의 내부 구조를 나타내는 도면이며, 도 32의 (a)가 평면도에 대응하고, 도 32의 (b)가 도 32의 (a)의 A-A선에서의 단면도에 대응하고, 도 32의 (c)가 도 32의 (a)의 B-B선에서의 단면도에 대응한다.
도 32의 (a)에 있어서, 클립 CLP는, 본체부 BDU와 한 쌍의 연장부 EXU로 구성되고, 연장부 EXU의 단부가 밀봉체 MR로부터 노출되어 있다.
도 33은, 본 변형예 1의 반도체 장치의 제조 방법에 있어서, 클립 탑재 공정 및 와이어 본딩 공정을 실시한 후의 상태를 나타내는 도면이다. 또한, 도 33에 있어서는, 그 후의 밀봉 공정으로 형성되는 밀봉체의 윤곽을 2점 쇄선으로 나타내고 있다. 도 33에 도시한 바와 같이, 본 변형예 1에 있어서는, 클립 CLP의 연장부 EXU가 밀봉체의 외부로까지 연장되어 있으며, 이 클립 CLP의 연장부 EXU는, 리드 프레임 LF의 프레임 틀 FM 위에 탑재되어 있다. 즉, 본 변형예 1에 있어서는, 리드 프레임 LF의 프레임 틀 FM이, 현수부 HL로서 기능한다. 이 결과, 본 변형예 1에 있어서, 리드 프레임 LF의 현수부 HL(프레임 틀 FM)과 클립 CLP의 연장부 EXU의 교차부는, 밀봉체의 외부에 존재하게 된다. 즉, 본 변형예 1에서는, 평면에서 볼 때, 클립 CLP의 연장부 EXU는, 칩 탑재부 TAB로부터 부분적으로 비어져 나오고, 또한 평면에서 볼 때, 리드 프레임 LF의 현수부 HL(프레임 틀 FM)은 칩 탑재부 TAB와 겹치지 않도록 구성되어 있다. 이와 같이, 본 변형예 1에서는, 현수부 HL로서 프레임 틀 FM을 사용하고, 또한 밀봉체의 외부에 현수부 HL과 연장부 EXU의 교차부를 설치함으로써, 리드 프레임 LF의 구조 및 반도체 장치의 내부 구조를 간소화할 수 있다. 또한, 본 변형예 1에 의하면, 칩 탑재부 TAB의 네 코너에 스페이스 SPC를 확보할 수 있다. 이에 의해, 와이어 본딩 공정 및 밀봉 공정에 있어서, 칩 탑재부 TAB를 고정하기 위한 누름부로서, 이 스페이스 SPC를 사용할 수 있다.
<변형예 2>
계속해서, 실시 형태 1의 변형예 2에 대하여 설명한다. 도 34는, 본 변형예 2에서의 반도체 장치 PAC3의 외관 구성을 나타내는 도면이다. 구체적으로, 도 34의 (a)는, 본 변형예 2에서의 반도체 장치 PAC3의 외관 구성을 나타내는 상면도이며, 도 34의 (b)는, 측면도이다. 본 변형예 2에서의 반도체 장치 PAC3의 구성은, 실시 형태 1에서의 반도체 장치 PAC1과 거의 마찬가지의 구성을 하고 있기 때문에, 상이점을 중심으로 설명한다.
도 34의 (a) 및 도 34의 (b)에 도시한 바와 같이, 본 변형예 2에서의 반도체 장치 PAC3에서는, 지지부 SPU의 단부가 제3 측면(변 S3)으로부터 노출되어 있음과 함께, 제4 측면(변 S4)으로부터도 노출되어 있다.
도 35는, 본 변형예 2에서의 반도체 장치 PAC3의 밀봉체 MR의 내부 구조를 나타내는 도면이며, 도 35의 (a)가 평면도에 대응하고, 도 35의 (b)가 도 35의 (a)의 A-A선에서의 단면도에 대응하고, 도 35의 (c)가 도 35의 (a)의 B-B선에서의 단면도에 대응한다.
도 35의 (a)에 있어서, 클립 CLP는, 본체부 BDU와 한 쌍의 연장부 EXU로 구성되고, 한 쌍의 연장부 EXU 각각이 한 쌍의 지지부 SPU의 각각 위에 탑재되어 있다. 그리고, 한 쌍의 지지부 SPU의 각각은, y 방향으로 연장되는 부위와 x 방향으로 연장되는 부위를 갖는 굴곡 형상을 하고 있고, x 방향으로 연장되는 부위의 단부가 밀봉체의 제3 측면(변 S3) 및 제4 측면(변 S4)으로부터 노출되어 있다.
도 36은, 본 변형예 2의 반도체 장치의 제조 방법에 있어서, 클립 탑재 공정 및 와이어 본딩 공정을 실시한 후의 상태를 나타내는 도면이다. 또한, 도 36에 있어서는, 그 후의 밀봉 공정으로 형성되는 밀봉체의 윤곽을 2점 쇄선으로 나타내고 있다. 도 36에 도시한 바와 같이, 본 변형예 2에 있어서는, 클립 CLP의 연장부 EXU가 밀봉체의 내부에 수용되어 있다. 이에 반하여, 한 쌍의 연장부 EXU 각각을 지지하는 한 쌍의 현수부 HL(지지부 SPU)의 각각은, y 방향으로 연장되는 부위가 밀봉체의 내부에 수용되어 있는 한편, 굴곡해서 x 방향으로 연장되는 부위는, 밀봉체의 외부로까지 연장되고, 리드 프레임 LF의 프레임 틀과 접속되어 있다. 이 결과, 본 변형예 2에 있어서, 리드 프레임 LF의 현수부 HL(지지부 SPU)과 클립 CLP의 연장부 EXU의 교차부는, 밀봉체의 내부에 존재하게 된다. 즉, 평면에서 볼 때, 클립 CLP의 연장부 EXU는, 칩 탑재부 TAB에 내포되고, 또한 평면에서 볼 때, 리드 프레임 LF의 현수부 HL은, 칩 탑재부 TAB와 겹치는 영역과 겹치지 않는 영역을 포함하게 구성되어 있다. 이와 같이 구성되어 있는 본 변형예 2에 의하면, 리드 프레임 LF의 현수부 HL이 굴곡된 결과, 칩 탑재부 TAB의 네 코너에 스페이스 SPC를 확보할 수 있다. 이에 의해, 와이어 본딩 공정 및 밀봉 공정에 있어서, 칩 탑재부 TAB를 고정하기 위한 누름부로서, 이 스페이스 SPC를 사용할 수 있다.
(실시 형태 2)
본 실시 형태 2는, 스위치드 리럭턴스 모터(Switched Reluctance Motor, 이 이후에는 생략하여 'SR 모터'라 함)를 제어하는 인버터 회로를 포함하는 파워 모듈에 관한 기술적 사상이다. 여기서, 개념적으로, 파워 모듈 전체가 전자 장치에 대응하고, 파워 모듈을 구성하는 구성 부품 중, 반도체 칩을 포함하는 전자 부품이 반도체 장치에 대응한다.
<인버터 회로의 구성>
도 37은, 직류 전원 E와 SR 모터 MT의 사이에 인버터 회로 INV를 배치한 회로도이다. 도 37에 도시한 바와 같이, 인버터 회로 INV는, 직류 전원 E와 병렬 접속된 제1 레그 LG1과 제2 레그 LG2와 제3 레그 LG3을 갖고 있다. 그리고, 제1 레그 LG1은, 직렬 접속된 상부 아암 UA(U)과 하부 아암 BA(U)로 구성되고, 제2 레그 LG2는, 직렬 접속된 상부 아암 UA(V)과 하부 아암 BA(V)로 구성되고, 제3 레그 LG3은, 직렬 접속된 상부 아암 UA(W)과 하부 아암 BA(W)로 구성되어 있다. 그리고, 상부 아암 UA(U)는 IGBTQ1과 다이오드 FWD1로 구성되고, 또한 하부 아암 BA(U)는 IGBTQ2와 다이오드 FWD2로 구성되어 있다. 이때, 상부 아암 UA(U)의 IGBTQ1과, 하부 아암 BA(U)의 다이오드 FWD2는 모두 단자 TE(U1)과 접속되어 있으며, IGBTQ1과 다이오드 FWD2는 직렬 접속되어 있다. 한편, 상부 아암 UA(U)의 다이오드 FWD1과, 하부 아암 BA(U)의 IGBTQ2는 모두 단자 TE(U2)와 접속되어 있으며, 다이오드 FWD1과 IGBTQ2는 직렬 접속되어 있다. 또한, 단자 TE(U1)는, SR 모터의 단자 U'와 접속되며, 또한 단자 TE(U2)는 SR 모터의 단자 U와 접속되어 있다. 즉, 인버터 회로 INV의 단자 TE(U1)과 단자 TE(U2)의 사이에는, SR 모터 MT의 단자 U와 단자 U'의 사이에 존재하는 코일 L(U)가 접속되어 있게 된다.
마찬가지로, 상부 아암 UA(V)는, IGBTQ1과 다이오드 FWD1로 구성되고, 또한 하부 아암 BA(V)는, IGBTQ2와 다이오드 FWD2로 구성되어 있다. 이때, 상부 아암 UA(V)의 IGBTQ1과, 하부 아암 BA(V)의 다이오드 FWD2는, 모두 단자 TE(V1)과 접속되어 있으며, IGBTQ1과 다이오드 FWD2는 직렬 접속되어 있다. 한편, 상부 아암 UA(V)의 다이오드 FWD1과, 하부 아암 BA(V)의 IGBTQ2는, 모두 단자 TE(V2)와 접속되어 있으며, 다이오드 FWD1과 IGBTQ2는 직렬 접속되어 있다. 또한, 단자 TE(V1)은, SR 모터의 단자 V'와 접속되며 또한 단자 TE(V2)는, SR 모터의 단자 V와 접속되어 있다. 즉, 인버터 회로 INV의 단자 TE(V1)과 단자 TE(V2)의 사이에는, SR 모터 MT의 단자 V와 단자 V'의 사이에 존재하는 코일 L(V)이 접속되어 있게 된다.
또한, 상부 아암 UA(W)는, IGBTQ1과 다이오드 FWD1로 구성되고, 또한 하부 아암 BA(W)는, IGBTQ2와 다이오드 FWD2로 구성되어 있다. 이때, 상부 아암 UA(W)의 IGBTQ1과, 하부 아암 BA(W)의 다이오드 FWD2는, 모두 단자 TE(W1)과 접속되어 있으며, IGBTQ1과 다이오드 FWD2는 직렬 접속되어 있다. 한편, 상부 아암 UA(W)의 다이오드 FWD1과, 하부 아암 BA(W)의 IGBTQ2는 모두 단자 TE(W2)와 접속되어 있으며, 다이오드 FWD1과 IGBTQ2는 직렬 접속되어 있다. 또한, 단자 TE(W1)은, SR 모터의 단자 W'와 접속되며, 또한 단자 TE(W2)는, SR 모터의 단자 W와 접속되어 있다. 즉, 인버터 회로 INV의 단자 TE(W1)과 단자 TE(W2)의 사이에는, SR 모터 MT의 단자 W와 단자 W'의 사이에 존재하는 코일 L(W)이 접속되어 있게 된다.
다음으로, 상부 아암 UA(U)와 상부 아암 UA(V)와 상부 아암 UA(W)의 각각의 구성 요소인 IGBTQ1의 게이트 전극은, 게이트 제어 회로 GCC와 전기적으로 접속되어 있다. 그리고, 이 게이트 제어 회로 GCC로부터의 게이트 제어 신호에 의해, 상부 아암 UA(U)와 상부 아암 UA(V)와 상부 아암 UA(W)의 각각의 IGBTQ1의 온/오프 동작(스위칭 동작)이 제어되게 되어 있다. 마찬가지로, 하부 아암 BA(U)와 하부 아암 BA(V)와 하부 아암 BA(W)의 각각의 구성 요소인 IGBTQ2의 게이트 전극도, 게이트 제어 회로 GCC와 전기적으로 접속되고, 이 게이트 제어 회로 GCC로부터의 게이트 제어 신호에 의해, 하부 아암 BA(U)와 하부 아암 BA(V)와 하부 아암 BA(W)의 각각의 IGBTQ2의 온/오프 동작이 제어되게 되어 있다.
본 실시 형태 2에서의 인버터 회로 INV에서는, 서로 병렬 접속된 제1 레그 LG1 내지 제3 레그 LG3을 갖고, 제1 레그 LG1 내지 제3 레그 LG3의 각각은, 2개의 IGBT(IGBTQ1과 IGBTQ2)와, 2개의 다이오드(다이오드 FWD1과 다이오드 FWD2)를 구비하고 있다. 이러한 점에서, 본 실시 형태 2에서의 인버터 회로 INV는, 6개의 IGBT와 6개의 다이오드로 구성되어 있게 된다. 이와 같이 구성된 인버터 회로 INV에 있어서, 게이트 제어 회로 GCC에 의해 3개의 IGBTQ1 및 3개의 IGBTQ2의 온/오프 동작(스위칭 동작)을 제어함으로써, SR 모터 MT를 회전시킬 수 있다. 이하에서는, SR 모터 MT를 회전시키기 위한 인버터 회로 INV의 동작에 대하여, 도면을 참조하면서 설명한다.
<인버터 회로의 동작>
도 38은, 본 실시 형태 2에서의 인버터 회로 INV의 동작을 설명하는 도면이다. 도 38에 도시한 인버터 회로 INV는, SR 모터 MT를 회전 구동시키기 위한 회로이며, 제1 레그 LG1 내지 제3 레그 LG3을 갖고 있다. 이때, 예를 들어 제1 레그 LG1은, SR 모터 MT의 단자 U와 단자 U'의 사이(U-U' 간)에 설치되어 있는 코일 L(U)에 흘리는 전류를 제어하는 회로이며, 제2 레그 LG2는, SR 모터 MT의 단자 V와 단자 V'의 사이(V-V' 간)에 설치되어 있는 코일 L(V)에 흘리는 전류를 제어하는 회로이다. 마찬가지로, 제3 레그 LG3은, SR 모터 MT의 단자 W와 단자 W'의 사이(W-W' 간)에 설치되어 있는 코일 L(W)에 흘리는 전류를 제어하는 회로이다. 즉, 도 38에 나타내는 인버터 회로 INV는, 제1 레그 LG1에 의해 코일 L(U)에 흐르는 전류를 제어하며, 또한 제2 레그 LG2에 의해 코일 L(V)에 흐르는 전류를 제어하며, 또한 제3 레그 LG3에 의해 코일 L(W)에 흐르는 전류를 제어하게 된다. 그리고, 도 38에 도시한 인버터 회로 INV에 있어서는, 제1 레그 LG1에 의한 코일 L(U)에의 전류 제어와, 제2 레그 LG2에 의한 코일 L(V)에의 전류 제어와, 제3 레그 LG3에 의한 코일 L(W)에의 전류 제어는, 타이밍을 바꾸어 동등하게 행해지기 때문에, 이하에서는, 예를 들어 제2 레그 LG2에 의한 코일 L(V)에의 전류 제어를 예로 들어 설명한다.
도 38에 있어서, 우선, SR 모터 MT의 코일 L(V)에 전류를 흘리기 시작하는 경우, 여자 모드에 도시한 바와 같이, IGBTQ1을 온하며, 또한 IGBTQ2도 온한다. 이때, 직류 전원 E로부터 온하고 있는 IGBTQ1을 통하여, 단자 TE(V1)로부터 코일 L(V)에 전류가 공급된다. 그리고, 코일 L(V)로부터 단자 TE(V2)를 개재하여, 온하고 있는 IGBTQ2를 통하여, 직류 전원 E에 전류가 복귀되게 된다. 이와 같이 하여, 코일 L(V)에 전류를 흘릴 수 있다. 이 결과, SR 모터 MT의 스테이터 ST의 V-V' 간에 전자석이 형성되고, 이 전자석에 의한 인력이 로터 RT에 가해지게 된다. 그 후, 전자석에 의한 인력을 유지하기 위해서, SR 모터 MT의 코일 L(V)에 흐르는 전류를 유지한다. 구체적으로, 도 38의 프리휠 모드에 도시한 바와 같이, IGBTQ1을 오프하고, 또한 IGBTQ2를 온한 채로 한다. 이 경우, 도 38의 프리휠 모드에 도시한 바와 같이, 코일 L(V)과, 온하고 있는 IGBTQ2와, 다이오드 FWD2에 의해 폐회로가 형성되고, 이 폐회로에 전류가 계속해서 흐른다. 이 결과, 코일 L(V)에 흐르는 전류가 유지되고, 코일 L(V)에 기인하는 전자석으로부터의 인력이 로터 RT에 계속해서 가해지게 된다. 계속해서, 코일 L(V)에 흐르는 전류를 소실시킨다. 구체적으로는, 도 38의 감자 모드에 도시한 바와 같이, IGBTQ1을 오프하고, 또한 IGBTQ2도 오프한다. 이 경우, 도 38의 감자 모드에 도시한 바와 같이, 코일 L(V)와, 온하고 있는 IGBTQ2와, 다이오드 FWD2를 포함하는 폐회로 내에서의 코일 L(V)의 잔류 전력이, IGBTQ2를 오프함으로써, 다이오드 FWD1을 개재하여 소실하게 된다. 이 결과, 코일 L(V)에 흐르는 전류가 감소하여 정지함으로써, 코일 L(V)에 흐르는 전류에 기인하는 전자석에 발생하는 자력이 상실된다. 이에 의해, 코일 L(V)에 흐르는 전류에 기인하는 전자석으로부터 로터 RT에 가해지는 인력이 없어진다. 이와 같은 동작을 제1 레그 LG1 내지 제3 레그 LG3에서 타이밍을 바꾸어 반복해서 실시함으로써 , SR 모터 MT의 로터 RT를 회전시킬 수 있다. 이상과 같이 하여, 본 실시 형태 2에서의 인버터 회로 INV에 의한 전류 제어에 의해, SR 모터 MT를 회전시킬 수 있음을 알 수 있다.
<PM 모터용 인버터 회로와의 상이점>
다음으로, 본 실시 형태 2에서의 SR 모터용 인버터 회로와, 일반적으로 사용되는 PM 모터용 인버터 회로의 상이점에 대하여 설명한다. 도 39는, PM 모터용 인버터 회로와, SR 모터용 인버터 회로의 상이점을 설명하는 도면이다. 특히, 도 39의 (a)는, PM 모터용 인버터 회로의 일부를 나타내는 도면이며, 도 39의 (b)는, SR 모터용 인버터 회로의 일부를 나타내는 도면이다.
도 39의 (a)에서는, PM 모터의 단자 U(U상)와 전기적으로 접속되는 인버터 회로의 일부가 도시되어 있다. 구체적으로는, 상부 아암을 구성하는 IGBTQ1과 다이오드 FWD1이 역병렬로 접속되며, 또한 하부 아암을 구성하는 IGBTQ2와 다이오드 FWD2가 역병렬로 접속되어 있다. 그리고, 상부 아암과 하부 아암의 사이에 1개의 단자 TE(U)가 설치되어 있으며, 이 단자 TE(U)와 PM 모터의 단자 U가 접속되게 된다. 이와 같이 구성되어 있는 PM 모터용 인버터 회로에서는, 도 39의 (a)에 도시한 바와 같이, PM 모터의 U상의 코일과 V상의 코일과 W상의 코일이 3상 결선(예를 들어, 스타 결선)되어 있으며, 각 코일을 구동하는 아암의 소자가 상하 동시 동작을 하지 않도록 제어된다. 이로 인해, PM 모터용 인버터 회로는, U상+V상→V상+W상→W상+U상과 같이 2상이 쌍으로 되어 구동하도록 제어된다. 이러한 점에서, PM 모터용 인버터 회로에서는, IGBT를 온하여 코일에 전류를 흘린 후, 상(相) 전환을 위해, IGBT를 오프하면, 이에 의해, 아암 내의 다이오드에 잔류 전력에 기인한 회생 전류가 흘러서, 잔류 전력이 소실하게 된다. 따라서, PM 모터용 인버터 회로에서는, IGBT와 다이오드가 쌍으로 되어 구성될 필요가 있다. 이 결과, PM 모터용 인버터 회로에서는, 도 39의 (a)에 도시한 바와 같이 상부 아암과 하부 아암의 사이에 1개의 단자 TE(U)가 설치되는 구성으로 되는 것이다.
한편, 도 39의 (b)에서는, SR 모터의 단자 U 및 단자 U'와 전기적으로 접속되는 인버터 회로의 일부가 도시되어 있다. 구체적으로는, 상부 아암을 구성하는 IGBTQ1과 하부 아암을 구성하는 다이오드 FWD2가 직렬 접속되고, 상부 아암을 구성하는 IGBTQ1과 하부 아암을 구성하는 다이오드 FWD2의 사이에 단자 TE(U1)이 설치되어 있다. 또한, 상부 아암을 구성하는 다이오드 FWD1과 하부 아암을 구성하는 IGBTQ2가 직렬 접속되고, 상부 아암을 구성하는 다이오드 FWD1과 하부 아암을 구성하는 IGBTQ2의 사이에 단자 TE(U2)가 설치되어 있다. 그리고, 인버터 회로의 단자 TE(U1)이 SR 모터의 단자 U'와 접속되며, 또한 인버터 회로의 단자 TE(U2)가 SR 모터의 단자 U와 접속되게 된다. 이와 같이 구성되어 있는 SR 모터용 인버터 회로는, SR 모터의 각 상의 코일과 H 브리지 회로를 포함하는 폐회로를 구성하고 있다. 이를 위해서, 예를 들어 도 39의 (b)에 도시한 바와 같이, 비스듬히 교차해 배치된 상부 아암의 IGBTQ1과 하부 아암의 IGBTQ2를 온하여, SR 모터의 U-U' 간에 배치된 코일에 전류를 흘린 후(도 3의 여자 모드 참조), 상 전환을 위해, IGBTQ1 및 IGBTQ2를 오프시키는 경우, 전술한 폐회로 내에서 코일의 잔류 전력을 소실시킬 필요가 있다. 이 경우, 전술한 폐회로에서 코일의 잔류 전력을 소실시킬 필요는 없으며, SR 모터용 인버터 회로에서는, 전술한 폐회로와는 다른 폐회로에서 코일의 잔류 전력을 소실시키고 있다(도 3의 감자 모드). 즉, SR 모터용 인버터 회로에서는, 도 3의 감자 모드에 도시한 바와 같이, 스위칭 소자인 IGBTQ1 및 IGBTQ2가 아니라, 한 방향만을 통전하는 다이오드 FWD1 및 다이오드 FWD2에 의해, 코일의 잔류 전력을 소실시키는 별도의 폐회로를 구성할 수 있다. 이렇게 SR 모터용 인버터 회로에서는, 도 3의 여자 모드에서의 폐회로와, 도 3의 감자 모드에서의 폐회로가 별도의 회로라는 특징이 있으며, 이 특징에 의해, SR 모터용 인버터 회로는, 도 39의 (b)에 도시한 바와 같이, 단자 TE(U1)과 단자 TE(U2)라는 2개의 단자를 갖고 있게 된다. 이러한 점에서, 도 39의 (b)에 도시한 바와 같이, SR 모터용 인버터 회로에서는, 단자 TE(U1)과 단자 TE(U2)라는 2개의 단자를 상부 아암과 하부 아암의 사이에 갖고 있는 점에서, 도 39의 (a)에 도시한 바와 같이, 단자 TE(U)라는 1개의 단자를 상부 아암과 하부 아암의 사이에 갖고 있는 PM 모터용 인버터 회로와 상이하게 된다.
이상의 점에서, 인버터 회로의 상이에 기인하여, 본 실시 형태 2에서의 SR 모터용 인버터 회로를 구현화하는 반도체 장치의 구성과, 상기 실시 형태 1에서의 PM 모터용 인버터 회로를 구현화하는 반도체 장치의 구성과는 상이하게 된다. 본 실시 형태 2에서는, 저비용화의 관점에서 요구가 급속하게 확대되고 있는 SR 모터에 착안하여, 이 SR 모터용 인버터 회로를 구현화하는 반도체 장치에 대하여 설명한다.
<실시 형태 2에서의 반도체 장치의 실장 구성>
도 40은, 본 실시 형태 2에서의 반도체 장치 PAC4의 외관 구성을 나타내는 도면이다. 구체적으로, 도 40의 (a)는 본 실시 형태 2에서의 반도체 장치 PAC4의 외관 구성을 나타내는 상면도이며, 도 40의 (b)는 측면도이며, 도 40의 (c)는 하면도이다.
도 40의 (a)에 있어서, 본 실시 형태 2에서의 반도체 장치 PAC4에서는, 제1 측면(변 S1)으로부터 지지부 SPU2의 단부가 노출되고, 또한 제2 측면(변 S2)에서 지지부 SPU1의 단부가 노출되어 있다.
계속해서, 본 실시 형태 2에서의 반도체 장치 PAC4에서는, 도 40의 (c)에 도시한 바와 같이, 밀봉체 MR의 하면으로부터 칩 탑재부 TAB1과 칩 탑재부 TAB2가 노출되어 있다. 이 칩 탑재부 TAB1과 칩 탑재부 TAB2는, 밀봉체 MR에 의해 물리적으로 분리되도록 배치되고, 이 결과, 칩 탑재부 TAB1과 칩 탑재부 TAB2는, 전기적으로 분리되어 있다. 즉, 본 실시 형태 2에서의 반도체 장치 PAC4는, 밀봉체 MR으로 전기적으로 분리된 칩 탑재부 TAB1과 칩 탑재부 TAB2를 갖고, 칩 탑재부 TAB1의 하면 및 칩 탑재부 TAB2의 하면은, 밀봉체 MR의 하면으로부터 노출되어 있다. 이와 같이 본 실시 형태 2에서의 반도체 장치 PAC4에서는, 도 39의 (b)에 도시한 단자 TE(U1)과 단자 TE(U2)라는 2개의 단자에 대응하여, 서로 전기적으로 분리된 칩 탑재부 TAB1과 칩 탑재부 TAB2가 설치되어 있다.
다음으로, 본 실시 형태 2에서의 반도체 장치 PAC4의 내부 구조에 대하여 설명한다. 도 41은, 본 실시 형태 2에서의 반도체 장치 PAC4의 내부 구조를 나타내는 도면이다. 구체적으로, 도 41의 (a)가 평면도에 대응하고, 도 41의 (b1)이 도 41의 (a)의 A1-A1선에서의 단면도에 대응하며, 도 41의 (b2)가 도 41의 (a)의 A2-A2선에서의 단면도에 대응한다. 또한, 도 41의 (c1)이 도 41의 (a)의 B1-B1선에서의 단면도에 대응하고, 도 41의 (c2)가 도 41의 (a)의 B2-B2선에서의 단면도에 대응한다.
우선, 도 41의 (a)에 있어서, 이미터 단자 ET인 리드 LD1A는, 밀봉체 MR로 밀봉된 부분(제1 부분)과, 밀봉체 MR로부터 노출된 부분(제2 부분)을 갖고, 리드 LD1A의 제2 부분은, 슬릿이 형성되어 있음으로써 복수로 분할되어 있다. 마찬가지로, 애노드 단자 AT인 리드 LD1B는, 밀봉체 MR으로 밀봉된 부분(제3 부분)과, 밀봉체 MR로부터 노출된 부분(제4 부분)을 갖고, 리드 LD1B의 제4 부분은, 슬릿이 형성되어 있음으로써 복수로 분할되어 있다.
다음으로, 도 41의 (a)에 있어서, 밀봉체 MR의 내부에는, 직사각형 형상의 칩 탑재부 TAB1과 직사각형 형상의 칩 탑재부 TAB2가 배치되어 있으며, 칩 탑재부 TAB1과 칩 탑재부 TAB2는, 서로 분리되어 있다. 이들 칩 탑재부 TAB1 및 칩 탑재부 TAB2는, 방열 효율을 높이기 위한 히트 스프레더로서 기능하며, 예를 들어 열전도율이 높은 구리를 주성분으로 하는 재료로 구성되어 있다.
칩 탑재부 TAB1 위에는, 도전성 접착재 ADH1을 개재하여, IGBT가 형성된 반도체 칩 CHP1이 탑재되어 있다. 한편, 칩 탑재부 TAB2 위에는, 도전성 접착재 ADH1을 개재하여, 다이오드가 형성된 반도체 칩 CHP2가 탑재되어 있다.
계속해서, 도 41의 (a) 및 도 41의 (c1)에 도시한 바와 같이, 반도체 칩 CHP1의 이미터 전극 패드 EP 위에는, 도전성 접착재를 개재하여, 도전성 부재인 클립 CLP1이 배치되어 있다. 이 클립 CLP1은, 도전성 접착재를 개재하여, 이미터 단자 ET와 접속되어 있다. 따라서, 반도체 칩 CHP1의 이미터 전극 패드 EP는, 클립 CLP1을 개재하여 이미터 단자 ET와 전기적으로 접속되어 있게 된다.
한편, 도 41의 (a) 및 도 41의 (c2)에 도시한 바와 같이, 반도체 칩 CHP2의 애노드 전극 패드 ADP 위에는, 도전성 접착재를 개재하여, 도전성 부재인 클립 CLP2가 배치되어 있다. 이 클립 CLP2는, 도전성 접착재를 개재하여, 애노드 단자 AT와 접속되어 있다. 따라서, 반도체 칩 CHP2의 애노드 전극 패드 ADP는, 클립 CLP2를 개재하여 애노드 단자 AT와 전기적으로 접속되어 있게 된다.
여기서, 본 실시 형태 2에 있어서도, 밀봉체 MR의 내부에 지지부 SPU1이 설치되고, 이 지지부 SPU1에 의해 클립 CLP1이 지지되어 있다. 구체적으로는, 도 41의 (a)에 도시한 바와 같이, 반도체 칩 CHP1을 사이에 두도록 한 쌍의 지지부 SPU1이 설치되어 있으며, 한 쌍의 지지부 SPU1의 각각은, 리드 LD2의 돌출 방향과 병행하는 y 방향으로 연장되어 있다. 그리고, 본 실시 형태 2에 있어서, 클립 CLP1은, 리드 LD1A와 반도체 칩 CHP1을 접속하는 본체부 BDU1과, 본체부 BDU1과 접속되고, x 방향으로 연장되는 한 쌍의 연장부 EXU1로 구성되어 있다. 이때, 도 41의 (a)에 도시한 바와 같이, 한 쌍의 연장부 EXU1의 각각은, 한 쌍의 지지부 SPU1의 각각의 위에 탑재되어 있으며, 이에 의해, 클립 CLP1은, 한 쌍의 지지부 SPU1에 의해 지지되게 된다. 즉, 본 실시 형태 2에 있어서, 클립 CLP1은, 리드 LD1A 위(1점)와 한 쌍의 지지부 SPU1 위(2점)에 탑재되어 있으며, 클립 CLP1은, 이 3점에 의해 지지되어 있게 된다. 특히, 도 41의 (b2)에 도시한 바와 같이, 본 실시 형태 2에서의 클립 CLP1에는, 돌기부 PJU1이 설치되어 있으며, 이 돌기부 PJU1을 지지부 SPU1로 누름으로써, 클립 CLP1은, 지지부 SPU1에 고정되어 있게 된다.
마찬가지로, 밀봉체 MR의 내부에 지지부 SPU2가 설치되고, 이 지지부 SPU2에 의해 클립 CLP2가 지지되어 있다. 구체적으로는, 도 41의 (a)에 도시한 바와 같이, 반도체 칩 CHP2를 사이에 두고 끼워지도록 한 쌍의 지지부 SPU2가 설치되어 있으며, 한 쌍의 지지부 SPU2의 각각은, 리드 LD1A 및 리드 LD1B의 돌출 방향과 병행하는 y 방향으로 연장되어 있다. 그리고, 본 실시 형태 2에 있어서, 클립 CLP2는, 리드 LDIB와 반도체 칩 CHP2를 접속하는 본체부 BDU2와, 본체부 BDU2와 접속되고, x 방향으로 연장되는 한 쌍의 연장부 EXU2로 구성되어 있다. 이때, 도 41의 (a)에 도시한 바와 같이, 한 쌍의 연장부 EXU2의 각각은, 한 쌍의 지지부 SPU2의 각각의 위에 탑재되어 있으며, 이에 의해, 클립 CLP2는, 한 쌍의 지지부 SPU2에 의해 지지되게 된다. 즉, 본 실시 형태 2에 있어서, 클립 CLP2는, 리드 LD1B 위(1점)와 한 쌍의 지지부 SPU2 위(2점)에 탑재되어 있으며, 클립 CLP2는, 이 3점에 의해 지지되어 있게 된다. 특히, 도 41의 (b1)에 도시한 바와 같이, 본 실시 형태 2에서의 클립 CLP2에는, 돌기부 PJU2가 설치되어 있고, 이 돌기부 PJU2를 지지부 SPU2로 누름으로써, 클립 CLP2는, 지지부 SPU2에 고정되어 있게 된다.
이와 같이 구성되어 있는 본 실시 형태 2에서의 반도체 장치 PAC4에 있어서도, 클립 CLP1 및 클립 CLP2의 각각이 3점 지지 구조를 하고 있기 때문에, 상기 실시 형태 1에서의 반도체 장치 PAC1과 마찬가지의 효과를 얻을 수 있다.
<실시 형태 2에서의 반도체 장치의 제조 방법>
계속해서, 본 실시 형태 2에서의 반도체 장치의 제조 방법에 대하여, 도면을 참조하면서 설명한다.
1. 칩 탑재부의 준비 공정
우선, 도 42에 도시한 바와 같이, 칩 탑재부 TAB1과 칩 탑재부 TAB2를 준비한다. 이 칩 탑재부 TAB1 및 칩 탑재부 TAB2의 각각은, 예를 들어 직사각형 형상을 하고 있으며, 구리를 주성분으로 하는 재료로 구성되어 있다.
2. 칩 탑재 공정
다음으로, 도 43에 도시한 바와 같이, 칩 탑재부 TAB1 위 및 칩 탑재부 TAB2 위에, 예를 들어 도전성 접착재 ADH1을 형성한다. 도전성 접착재 ADH1에는 , 예를 들어 은 페이스트나 고융점 땜납을 사용할 수 있다.
계속해서, 도 44에 도시한 바와 같이, 칩 탑재부 TAB1 위에 IGBT가 형성된 반도체 칩 CHP1을 탑재하고, 칩 탑재부 TAB2 위에 다이오드가 형성된 반도체 칩 CHP2를 탑재한다.
여기서, 다이오드가 형성된 반도체 칩 CHP2에 있어서는, 반도체 칩 CHP2의 이면에 형성된 캐소드 전극 패드가, 도전성 접착재 ADH1을 개재하여 칩 탑재부 TAB2와 접촉하도록 배치된다. 이 결과, 반도체 칩 CHP2의 표면에 형성되어 있는 애노드 전극 패드 ADP가 위를 향하게 된다.
한편, IGBT가 형성된 반도체 칩 CHP1에 있어서는, 반도체 칩 CHP1의 이면에 형성된 콜렉터 전극 패드가, 도전성 접착재 ADH1을 개재하여 칩 탑재부 TAB1과 접촉하도록 배치된다. 또한, 반도체 칩 CHP1의 표면에 형성되어 있는 이미터 전극 패드 EP, 및 복수의 전극 패드(복수의 신호 전극 패드)는 위를 향하게 된다.
그 후, 도전성 접착재 ADH1이 은 페이스트인 경우에는, 가열 처리(베이크 처리)가 실시된다.
3. 리드 프레임 배치 공정
다음으로, 도 45에 도시한 바와 같이, 리드 프레임 LF를 준비한다. 여기서, 도 45에 도시한 바와 같이, 칩 탑재부 TAB1의 두께 및 칩 탑재부 TAB2의 두께는, 리드 프레임 LF의 두께보다도 두껍게 되어 있다. 또한, 리드 프레임 LF에는, 리드 LD1A와 리드 LD1B와 복수의 리드 LD2와 한 쌍의 지지부 SPU1로서 기능하는 현수부 HL1과 한 쌍의 지지부 SPU2로서 기능하는 현수부 HL2가 형성되어 있다.
또한, 이 현수부 HL1에는, 굴곡부 BEU1이 형성되어 있음과 함께 절결부 NTU1이 형성되어 있다. 마찬가지로, 현수부 HL2에는, 굴곡부 BEU2가 형성되어 있음과 함께 절결부 NTU2가 형성되어 있다.
그 후, 도 45에 도시한 바와 같이, 반도체 칩 CHP1을 탑재한 칩 탑재부 TAB1과 반도체 칩 CHP2를 탑재한 칩 탑재부 TAB2의 상방에, 리드 프레임 LF를 배치한다. 이때, IGBT가 형성된 반도체 칩 CHP1은, 리드 LD2에 가까워지는 위치에 배치되고, 다이오드가 형성된 반도체 칩 CHP2는, 리드 LD1A 및 리드 LD1B에 가까워지는 위치에 배치된다. 즉, 평면에서 볼 때, 리드 LD1A(리드 LD1B)와 반도체 칩 CHP1의 사이에 끼워지도록 반도체 칩 CHP2가 탑재되고, 리드 LD2와 반도체 칩 CHP2의 사이에 끼워지도록 반도체 칩 CHP1이 배치된다. 그리고, IGBT가 형성된 반도체 칩 CHP1은, 이미터 전극 패드 EP가 리드 LD1A 측에 배치되며, 또한 복수의 전극 패드(신호 전극 패드)가 리드 LD2 측에 배치된다. 또한, 평면에서 볼 때, 현수부 HL1은, 칩 탑재부 TAB1과 부분적으로 겹치는 한편, 반도체 칩 CHP1과는 겹치지 않도록 배치된다. 마찬가지로, 평면에서 볼 때, 현수부 HL2는, 칩 탑재부 TAB2와 부분적으로 겹치는 한편, 반도체 칩 CHP2는 겹치지 않도록 배치된다. 이러한 배치 관계로, 반도체 칩 CHP1을 탑재한 칩 탑재부 TAB1의 상방 및 반도체 칩 CHP2를 탑재한 칩 탑재부 TAB의 상방에 리드 프레임 LF가 배치된다.
4. 전기적 접속 공정
계속해서, 도 46에 도시한 바와 같이, 반도체 칩 CHP2의 애노드 전극 패드 ADP 위에, 예를 들어 은 페이스트나 고융점 땜납을 포함하는 도전성 접착재 ADH2를 형성한다. 마찬가지로, 반도체 칩 CHP1의 이미터 전극 패드 EP 위에도, 예를 들어 은 페이스트나 고융점 땜납을 포함하는 도전성 접착재 ADH2를 형성한다. 또한, 도 46에 도시한 바와 같이, 리드 LD1A의 일부 영역 위 및 리드 LD1B의 일부 영역 위에도, 예를 들어 은 페이스트나 고융점 땜납을 포함하는 도전성 접착재 ADH2가 형성한다. 이 때 형성되는 도전성 접착재 ADH2는, 전술한 도전성 접착재 ADH1과 동일한 재료 성분일 수도 있고, 서로 다른 재료 성분일 수도 있다.
그 후, 도 47에 도시한 바와 같이, 본체부 BDU2와 연장부 EXU2를 갖는 클립 CLP2를 준비하고, 리드 LD1B 위와 반도체 칩 CHP2 위에 걸쳐서, 클립 CLP2를 탑재한다. 구체적으로는, 리드 LD1B 위와 반도체 칩 CHP2 위에 걸치도록, 도전성 접착재 ADH2를 개재하여, 클립 CLP2의 본체부 BDU2를 배치하며, 또한 리드 프레임 LF의 현수부 HL2 위에 클립 CLP2의 연장부 EXU2를 배치한다. 이때, 도 47에 도시한 바와 같이, 평면에서 볼 때, 클립 CLP2의 연장부 EXU2는, 칩 탑재부 TAB2에 내포되어 있다. 그리고, 리드 프레임 LF의 현수부 HL2는, 리드 LD1B의 연장 방향으로 연장되고, 클립 CLP2의 연장부 EXU2는, 현수부 HL2의 연장 방향과 교차하는 방향으로 연장되어 있다.
이상의 점에서, 리드 LD1B와 반도체 칩 CHP2에 형성되어 있는 애노드 전극 패드 ADP가 클립 CLP2에 의해 전기적으로 접속되게 된다. 또한, 클립 CLP2는, 리드 LD1B와 한 쌍의 현수부 HL2의 3점에 의해 지지된다. 즉, 클립 CLP2의 연장부 EXU2는, 리드 프레임 LF의 현수부 HL2로 지지된다. 바꿔 말하면, 클립 CLP2의 연장부 EXU2는, 리드 프레임 LF의 현수부 HL2에 고정된다. 더 상세히 말하자면, 클립 CLP2의 연장부 EXU2는, 현수부 HL2와 연장부 EXU2의 교차부에 의해, 리드 프레임 LF의 현수부 HL2에 지지되어 있다. 이에 의해, 클립 CLP2의 3점 지지 구조가 실현되게 된다. 또한, 도 47에 도시한 바와 같이, 평면에서 볼 때, 현수부 HL2와 연장부 EXU2의 교차부는, 칩 탑재부 TAB2에 내포된다.
계속해서, 도 47에 도시한 바와 같이, 본체부 BDU1과 연장부 EXU1을 갖는 클립 CLP1을 준비하고, 리드 LD1A 위와 반도체 칩 CHP1 위에 걸쳐, 클립 CLP1을 탑재한다. 구체적으로는, 클립 CLP2의 상방을 통하여, 리드 LD1A 위와 반도체 칩 CHP1 위와에 걸치도록, 도전성 접착재 ADH2를 개재하여, 클립 CLP1의 본체부 BDU1을 배치하며 또한 리드 프레임 LF의 현수부 HL1 위에 클립 CLP1의 연장부 EXU1을 배치한다. 이때, 도 47에 도시한 바와 같이, 평면에서 볼 때, 클립 CLP1의 연장부 EXU1은, 칩 탑재부 TAB1에 내포되어 있다. 리드 프레임 LF의 현수부 HL1은, 리드 LD1A의 연장 방향으로 연장되고, 클립 CLP1의 연장부 EXU1은, 현수부 HL1의 연장 방향과 교차하는 방향으로 연장되어 있다.
이상의 점에서, 리드 LD1A와 반도체 칩 CHP1에 형성되어 있는 이미터 전극 패드 EP가 클립 CLP1에 의해 전기적으로 접속되게 된다. 또한, 클립 CLP1은, 리드 LD1A와 한 쌍의 현수부 HL1의 3점에 의해 지지된다. 즉, 클립 CLP1의 연장부 EXU1은, 리드 프레임 LF의 현수부 HL1로 지지된다. 바꿔 말하면, 클립 CLP1의 연장부 EXU1은, 리드 프레임 LF의 현수부 HL1에 고정된다. 더 상세히 말하자면, 클립 CLP1의 연장부 EXU1은, 현수부 HL1과 연장부 EXU1의 교차부에 의해, 리드 프레임 LF의 현수부 HL1에 지지되어 있다. 이에 의해, 클립 CLP1의 3점 지지 구조가 실현되게 된다. 또한, 도 47에 도시한 바와 같이, 평면에서 볼 때, 현수부 HL1과 연장부 EXU1의 교차부는, 칩 탑재부 TAB1에 내포된다.
그 후, 가열 처리를 실시한다. 구체적으로는, 도전성 접착재 ADH2가 은 페이스트인 경우에는, 베이크 처리가 실시된다. 한편, 도전성 접착재 ADH2가 고융점 땜납인 경우에는, 리플로우 처리가 실시된다. 특히, 도전성 접착재 ADH1과 도전성 접착재 ADH2의 양쪽이 고융점 땜납인 경우, 본 공정에 의해, 도전성 접착재 ADH1과 도전성 접착재 ADH2를 일괄 리플로우 처리를 실시한다.
이상까지의 공정은, 조립 지그를 사용함으로써 실시되고, 반도체 칩 CHP1을 탑재한 칩 탑재부 TAB1과 반도체 칩 CHP2를 탑재한 칩 탑재부 TAB2와 리드 프레임 LF는, 3점 지지 구조의 클립 CLP1 및 클립 CLP2에 의해 접속되고, 일체 구조체가 형성되게 된다. 그리고, 일체 구조체를 형성한 후 , 예를 들어 일체 구조체를 조립 지그로부터 취출하여 와이어 본딩 장치로 반송하고, 반도체 칩 CHP1과 리드 LD2를 와이어 W로 접속한다.
구체적으로, 도 48에 도시한 바와 같이, 리드 프레임 LF의 현수부 HL1에는, 굴곡부 BEU1이 설치되어 있으며, 이 굴곡부 BEU1에 의해, 칩 탑재부 TAB1의 코너에 스페이스가 확보된다. 마찬가지로, 리드 프레임 LF의 현수부 HL2에는, 굴곡부 BEU2가 설치되어 있으며, 이 굴곡부 BEU2에 의해, 칩 탑재부 TAB2의 코너에 스페이스가 확보된다. 즉, 리드 프레임 LF의 현수부 HL1에는, 칩 탑재부 TAB1과 부분적으로 겹치는 부분에, 스페이스를 확보하기 위한 굴곡부 BEU1이 형성되어 있다. 마찬가지로, 리드 프레임 LF의 현수부 HL2에는, 칩 탑재부 TAB2와 부분적으로 겹치는 부분에, 스페이스를 확보하기 위한 굴곡부 BEU2가 형성되어 있다. 그리고, 굴곡부 BEU1 및 굴곡부 BEU2의 각각에 의해 확보된 스페이스에 지그를 누름으로써, 칩 탑재부 TAB1 및 칩 탑재부 TAB2를 지그로 고정한다.
다음으로, 지그로 칩 탑재부 TAB1 및 칩 탑재부 TAB2를 고정한 상태에서, 반도체 칩 CHP1의 표면에 형성되어 있는 신호 전극 패드와 리드 프레임 LF에 형성되어 있는 리드 LD2(신호 리드)를 와이어 W로 접속한다. 이에 의해, 칩 탑재부 TAB1 및 칩 탑재부 TAB2가 움직이지 않고, 확실하게 와이어 본딩 공정을 실시할 수 있다. 이때, 본 실시 형태 2에서는, 리드 LD2가, 클립 CLP1이 접속되어 있는 리드 LD1A와 반대측에 배치되어 있기 때문에, 클립 CLP1에 의한 간섭을 고려하지 않고, 와이어 본딩 공정을 실시할 수 있다.
그 후, 상기 실시 형태 1과 마찬가지로, 밀봉 공정과, 외장 도금 공정과, 마킹 공정과, 개편화 공정을 거침으로써, 도 40에 도시한 바와 같은 본 실시 형태 2에서의 반도체 장치 PAC4를 제조할 수 있다. 이때, 본 실시 형태 2에서의 반도체 장치에 있어서도, 상기 실시 형태 1의 반도체 장치와 마찬가지의 특징점(제1 특징점 내지 제5 특징점)을 갖고 있기 때문에, 상기 실시 형태 1과 마찬가지의 효과를 얻을 수 있다. 이 결과, 본 실시 형태 2에서의 반도체 장치의 제조 방법에 있어서도, 관련 기술에 존재하는 개선의 여지를 해소할 수 있다.
<변형예>
다음으로, 실시 형태 2의 변형예에 대하여 설명한다. 도 49는, 본 변형예에서의 반도체 장치 PAC5의 외관 구성을 나타내는 도면이다. 구체적으로, 도 49의 (a)는 본 변형예에서의 반도체 장치 PAC5의 외관 구성을 나타내는 상면도이며, 도 49의 (b)는 측면도이다.
본 변형예에서의 반도체 장치 PAC5의 구성은, 실시 형태 2에서의 반도체 장치 PAC4와 거의 마찬가지의 구성을 하고 있기 때문에, 상이점을 중심으로 설명한다.
도 49의 (a) 및 도 49의 (b)에 도시한 바와 같이, 본 변형예에서의 반도체 장치 PAC5에서는, 클립 CLP1의 연장부 EXU1의 단부가 제3 측면(변 S3)으로부터 노출되어 있음과 함께, 제4 측면(변 S4)으로부터도 노출되어 있다. 마찬가지로, 본 변형예에서의 반도체 장치 PAC5에서는, 클립 CLP2의 연장부 EXU2의 단부가 제3 측면(변 S3)으로부터 노출되어 있음과 함께, 제4 측면(변 S4)으로부터도 노출되어 있다.
도 50은, 본 변형예에서의 반도체 장치 PAC5의 밀봉체 MR의 내부 구조를 나타내는 도면이다. 도 50의 (a)가 평면도에 대응하고, 도 50의 (b1)이 도 50의 (a)의 A1-A1선에서의 단면도에 대응하고, 도 50의 (b2)가 도 50의 (a)의 A2-A2선에서의 단면도에 대응한다. 또한, 도 50의 (c1)이 도 50의 (a)의 B1-B1선에서의 단면도에 대응하고, 도 50의 (c2)가 도 50의 (a)의 B2-B2선에서의 단면도에 대응한다.
도 50의 (a)에 있어서, 클립 CLP1은, 본체부 BDU1과 한 쌍의 연장부 EXU1로 구성되고, 연장부 EXU1의 단부가 밀봉체 MR로부터 노출되어 있다. 마찬가지로, 클립 CLP2는, 본체부 BDU2와 한 쌍의 연장부 EXU2로 구성되고, 연장부 EXU2의 단부가 밀봉체 MR로부터 노출되어 있다.
도 51은, 본 변형예의 반도체 장치의 제조 방법에 있어서, 클립 탑재 공정 및 와이어 본딩 공정을 실시한 후의 상태를 나타내는 도면이다. 또한, 도 51에 있어서는, 그 후의 밀봉 공정으로 형성되는 밀봉체의 윤곽을 2점 쇄선으로 나타내고 있다. 도 51에 도시한 바와 같이, 본 변형예에 있어서는, 클립 CLP1의 연장부 EXU1이 밀봉체의 외부로까지 연장되어 있으며, 이 클립 CLP1의 연장부 EXU1은, 리드 프레임 LF의 프레임 틀 FM 위에 탑재되어 있다. 마찬가지로, 본 변형예에 있어서는, 클립 CLP2의 연장부 EXU2가 밀봉체의 외부로까지 연장되어 있으며, 이 클립 CLP2의 연장부 EXU2는, 리드 프레임 LF의 프레임 틀 FM 위에 탑재되어 있다. 즉, 본 변형예에 있어서는, 리드 프레임 LF의 프레임 틀 FM이, 현수부 HL로서 기능한다. 이 결과, 본 변형예에 있어서, 리드 프레임 LF의 현수부 HL(프레임 틀 FM)과 클립 CLP1의 연장부 EXU1의 교차부 및 리드 프레임 LF의 현수부 HL(프레임 틀 FM)과 클립 CLP2의 연장부 EXU2의 교차부는, 밀봉체의 외부에 존재하게 된다. 즉, 본 변형예에서는, 평면에서 볼 때, 클립 CLP1의 연장부 EXU1은, 칩 탑재부 TAB1로부터 부분적으로 비어져 나오고, 또한 평면에서 볼 때, 리드 프레임 LF의 현수부 HL(프레임 틀 FM)은, 칩 탑재부 TAB1과 겹치지 않도록 구성되어 있다. 마찬가지로, 본 변형예에서는, 평면에서 볼 때, 클립 CLP2의 연장부 EXU2는, 칩 탑재부 TAB2로부터 부분적으로 비어져 나오고, 또한 평면에서 볼 때, 리드 프레임 LF의 현수부 HL(프레임 틀 FM)은 칩 탑재부 TAB2와 겹치지 않도록 구성되어 있다. 이와 같이, 본 변형예에서는, 현수부 HL로서 프레임 틀 FM을 사용하고, 또한 밀봉체의 외부에 현수부 HL과 연장부 EXU1의 교차부, 및 현수부 HL과 연장부 EXU2의 교차부를 설치함으로써, 리드 프레임 LF의 구조 및 반도체 장치의 내부 구조를 간소화할 수 있다. 또한, 본 변형예에 의하면, 칩 탑재부 TAB1의 코너와 칩 탑재부 TAB2의 코너에 스페이스를 확보할 수 있다. 이에 의해, 와이어 본딩 공정 및 밀봉 공정에 있어서, 칩 탑재부 TAB1 및 칩 탑재부 TAB2를 고정하기 위한 누름부로서, 이 스페이스를 사용할 수 있다.
이상, 본 발명자에 의해 이루어진 발명을 그 실시 형태에 기초하여 구체적으로 설명하였지만, 본 발명은 상기 실시 형태에 한정되는 것이 아니라, 그 요지를 일탈하지 않는 범위에서 다양하게 변경 가능한 것은 물론이다.
상기 실시 형태에서는, 리드 프레임에 한 쌍의 현수부를 설치하고, 또한 클립에 한 쌍의 연장부를 설치하는 예에 대하여 설명하였지만, 상기 실시 형태에서의 기술적 사상은 이에 한정하지 않고, 리드 프레임에 1개의 현수부를 설치하고, 또한 클립에 1개의 연장부를 설치하고, 현수부에서 연장부를 지지하도록 구성할 수도 있다.
CLP: 클립
EXU: 연장부
HL: 현수부
LD1: 리드
LF: 리드 프레임
MR: 밀봉체
TAB: 칩 탑재부

Claims (18)

  1. (a) 칩 탑재부를 준비하는 공정,
    (b) 리드와 현수부를 갖는 리드 프레임을 준비하는 공정,
    (c) 본체부와 연장부를 갖는 금속판을 준비하는 공정,
    (d) 상기 칩 탑재부의 상면 위에, 제1 도전성 접착재를 개재하여, 반도체 칩을 탑재하는 공정,
    (e) 상기 (d) 공정 후, 상기 반도체 칩을 탑재한 상기 칩 탑재부의 상방에, 상기 리드 프레임을 배치하는 공정,
    (f) 상기 (e) 공정 후, 평면에서 볼 때, 상기 반도체 칩의 전극 패드와 상기 리드의 일부에 겹치도록, 제2 도전성 접착재를 개재하여, 상기 금속판의 상기 본체부를 배치하고, 또한 상기 리드 프레임의 상기 현수부 위에 상기 금속판의 상기 연장부를 배치하는 공정,
    (g) 상기 (f) 공정 후, 상기 반도체 칩을 밀봉하여 밀봉체를 형성하는 공정
    을 구비하는, 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 (f) 공정에 있어서, 상기 금속판의 상기 연장부는, 상기 리드 프레임의 상기 현수부로 지지되는, 반도체 장치의 제조 방법.
  3. 제1항에 있어서,
    상기 (f) 공정에 있어서, 상기 금속판의 상기 연장부는, 상기 리드 프레임의 상기 현수부에 고정되는, 반도체 장치의 제조 방법.
  4. 제3항에 있어서,
    상기 리드 프레임의 상기 현수부에는, 절결부가 설치되고,
    상기 금속판의 상기 연장부에는, 돌기부가 설치되고,
    상기 금속판의 상기 연장부는, 상기 돌기부를 상기 절결부로 누름으로써 고정되는, 반도체 장치의 제조 방법.
  5. 제3항에 있어서,
    상기 리드 프레임의 상기 현수부에는, 홈부가 설치되고,
    상기 금속판의 상기 연장부에는, 돌기부가 설치되고,
    상기 금속판의 상기 연장부는, 상기 돌기부를 상기 홈부 내에 삽입함으로써 고정되는, 반도체 장치의 제조 방법.
  6. 제1항에 있어서,
    상기 (f) 공정에 있어서, 상기 금속판의 상기 연장부는, 상기 현수부와 상기 연장부의 교차부에 의해, 상기 리드 프레임의 상기 현수부에 지지되는, 반도체 장치의 제조 방법.
  7. 제6항에 있어서,
    상기 (g) 공정에 있어서, 상기 교차부는, 상기 밀봉체의 내부에 존재하는, 반도체 장치의 제조 방법.
  8. 제7항에 있어서,
    평면에서 볼 때, 상기 금속판의 상기 연장부는, 상기 칩 탑재부에 내포되고,
    평면에서 볼 때, 상기 리드 프레임의 상기 현수부는, 상기 칩 탑재부와 부분적으로 겹치는, 반도체 장치의 제조 방법.
  9. 제8항에 있어서,
    상기 리드 프레임의 상기 현수부에는, 상기 칩 탑재부와 부분적으로 겹치는 부분에, 스페이스를 확보하기 위한 굴곡부가 형성되어 있는, 반도체 장치의 제조 방법.
  10. 제9항에 있어서,
    상기 (g) 공정은, 상기 칩 탑재부에 확보된 상기 스페이스에 핀을 누른 상태에서, 상기 밀봉체를 형성하는, 반도체 장치의 제조 방법.
  11. 제9항에 있어서,
    상기 리드 프레임은, 신호 리드를 더 갖고,
    상기 반도체 칩은, 신호 전극 패드를 더 갖고,
    상기 (f) 공정의 후, 상기 (g) 공정 전에,
    (h) 상기 칩 탑재부에 확보된 상기 스페이스로 지그를 누름으로써, 상기 지그로 상기 칩 탑재부를 고정한 상태에서, 상기 신호 전극 패드와 상기 신호 리드를 와이어로 접속하는 공정
    을 갖는 반도체 장치의 제조 방법.
  12. 제6항에 있어서,
    상기 (g) 공정에 있어서, 상기 교차부는, 상기 밀봉체의 외부에 존재하는, 반도체 장치의 제조 방법.
  13. 제12항에 있어서,
    평면에서 볼 때, 상기 금속판의 상기 연장부는, 상기 칩 탑재부로부터 부분적으로 비어져 나오고,
    평면에서 볼 때, 상기 리드 프레임의 상기 현수부는, 상기 칩 탑재부와 겹치지 않는, 반도체 장치의 제조 방법.
  14. 제13항에 있어서,
    상기 리드 프레임의 상기 현수부는, 상기 리드 프레임의 프레임 틀인, 반도체 장치의 제조 방법.
  15. 제1항에 있어서,
    상기 리드 프레임의 상기 현수부는, 상기 리드의 연장 방향으로 연장되고,
    상기 금속판의 상기 연장부는, 상기 리드의 상기 연장 방향과 교차하는 방향으로 연장되어 있는, 반도체 장치의 제조 방법.
  16. 전극 패드가 형성된 표면을 갖는 반도체 칩,
    상기 반도체 칩이 탑재된 칩 탑재부,
    상기 반도체 칩의 상기 전극 패드와 리드의 각각에 도전성 접착재를 개재하여, 전기적으로 접속된 도전성 부재,
    상기 도전성 부재를 지지하는 지지부,
    상기 반도체 칩을 밀봉하는 밀봉체
    를 갖고,
    상기 도전성 부재는, 본체부와, 상기 본체부와 연결되는 연장부를 갖고,
    평면에서 볼 때, 상기 도전성 부재의 상기 연장부의 일부가, 상기 지지부에 겹치도록 배치되고,
    상기 지지부와 상기 연장부가 겹치는 영역은, 상기 밀봉체에 내포되는, 반도체 장치.
  17. 제16항에 있어서,
    상기 리드의 일부분은, 상기 밀봉체의 제1 측면으로부터 돌출되어 있으며,
    상기 지지부의 단부는, 상기 제1 측면으로부터 노출되어 있는, 반도체 장치.
  18. 제16항에 있어서,
    상기 리드의 일부분은, 상기 밀봉체의 제1 측면으로부터 돌출되어 있으며,
    상기 지지부의 단부는, 상기 제1 측면과 교차하는 측면으로부터 노출되어 있는, 반도체 장치.
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