JP6130238B2 - 半導体装置および電子装置 - Google Patents

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Description

本発明は、半導体装置および電子装置に関し、例えば、インバータの構成要素として機能する半導体装置および電子装置に適用して有効な技術に関する。
特開２００８−６０２５６号公報（特許文献１）には、封止体の一辺から出力用ピンが突出し、かつ、封止体の一辺と対向する辺から制御ピンが突出している半導体装置が記載されている。
特開２００８−２１７９６号公報（特許文献２）には、絶縁ゲートバイポーラトランジスタ（以下、ＩＧＢＴ（Insulated Gate Bipolar Transistor）という）が形成された第１半導体チップと、ダイオードが形成された第２半導体チップとを備える半導体装置が記載されている。
特開２０１１−８６８８９号公報（特許文献３）には、ＩＧＢＴが形成された第１半導体チップと、ダイオードが形成された第２半導体チップとを同一の封止体で封止した単体パッケージを複数備える複合パッケージが記載されている。
特開２００８−６０２５６号公報 特開２００８−２１７９６号公報 特開２０１１−８６８８９号公報
例えば、電気自動車やハイブリッド自動車などには、モータが搭載されている。このモータの一例として、３相誘導モータがあり、この３相誘導モータは、直流電力を交流電力に変換するインバータ回路（電子装置）によって制御される。近年、このインバータ回路には、大電流に対応して性能向上を図ることが望まれている。例えば、インバータ回路は、ＩＧＢＴとダイオードを含む半導体装置を構成要素に含んでいることから、この半導体装置においても、大電流に対応して性能向上を図ることが望まれている。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態における半導体装置は、平面視において、第１リードと、ＩＧＢＴが形成された第１半導体チップとの間に位置するように、ダイオードが形成された第２半導体チップが配置され、かつ、第２半導体チップと複数の第２リードとの間に位置するように、第１半導体チップが配置されている。
また、一実施の形態における電子装置は、配線基板の主面上に搭載された前記半導体装置を備える。このとき、第１方向において、第１リードは封止体の第１側面から突出し、かつ、配線基板の第１配線と電気的に接続されている。そして、第１方向において、第２リードは封止体の第２側面から突出し、かつ、配線基板の第２配線と電気的に接続されている。さらに、チップ搭載部の第２面は、配線基板の第１方向とは直交する第２方向に延在する第３配線と電気的に接続されている。
一実施の形態によれば、大電流に対応して半導体装置および電子装置の性能向上を図ることができる。
直流電源と３相誘導モータの間に３相のインバータ回路を配置した回路図である。 ３相のインバータ回路の動作を説明するタイミングチャートである。 実施の形態１におけるインバータ回路および３相誘導モータを含むモータ回路の構成を示す回路図である。 ＩＧＢＴが形成された半導体チップの外形形状を示す平面図である。 半導体チップの表面とは反対側の裏面を示す平面図である。 半導体チップに形成されている回路の一例を示す回路図である。 実施の形態１におけるＩＧＢＴのデバイス構造を示す断面図である。 ダイオードが形成された半導体チップの外形形状を示す平面図である。 実施の形態１におけるダイオードのデバイス構造を示す断面図である。 パワーＭＯＳＦＥＴのデバイス構造と回路素子の対応関係を示す断面図である。 ＩＧＢＴのデバイス構造と回路素子との対応関係を示す図である。 実施の形態１における半導体装置の外観構成を示す平面図である。 実施の形態１における半導体装置の封止体の内部構造を示す図であり、（ａ）は平面図であり、（ｂ）は図１３（ａ）のＡ−Ａ線での断面図である。 変形例１における半導体装置の外観構成を示す平面図である。 変形例１における半導体装置の封止体の内部構造を示す図であり、（ａ）は平面図であり、（ｂ）が図１５（ａ）のＡ−Ａ線での断面図である。 変形例２における半導体装置の外観構成を示す平面図である。 変形例２における半導体装置の封止体の内部構造を示す図であり、（ａ）は平面図であり、（ｂ）は図１７（ａ）のＡ−Ａ線での断面図である。 実施の形態１における電子装置の構成を示す図であり、（ａ）は、電子装置の構成を示す平面図であり、（ｂ）は、図１８（ａ）の紙面下側から見た側面図である。 電子装置を樹脂ケースに実装した完成品を示す図であり、（ａ）は、完成品の構成を示す平面図であり、（ｂ）は、図１９（ａ）の紙面下側から見た側面図である。 （ａ）は、関連技術１における半導体装置において、封止体の内部構成を示す平面図であり、（ｂ）は、図２０（ａ）のＡ−Ａ線で切断した断面図である。 関連技術１の半導体装置において、大電流を流す際に発生する電磁誘導ノイズの影響を説明する図である。 関連技術１における電子装置の構成を示す平面図である。 関連技術２における半導体装置において、封止体の内部構成を示す図である。 実施の形態１における半導体装置の製造工程を示す図であって、（ａ）は平面図であり、（ｂ）は断面図である。 図２４に続く半導体装置の製造工程を示す図であって、（ａ）は平面図であり、（ｂ）は断面図である。 図２５に続く半導体装置の製造工程を示す図であって、（ａ）は平面図であり、（ｂ）は断面図である。 図２６に続く半導体装置の製造工程を示す図であって、（ａ）は平面図であり、（ｂ）は側面図である。 図２７に続く半導体装置の製造工程を示す図であって、（ａ）は平面図であり、（ｂ）は側面図である。 実施の形態１における半導体装置の外観構成を示す図である。 変形例における半導体装置の製造工程を示す図であって、（ａ）は平面図であり、（ｂ）は断面図である。 図３０に続く半導体装置の製造工程を示す図であって、（ａ）は平面図であり、（ｂ）は断面図である。 実施の形態２における半導体装置の封止体の内部構成を示す図である。 実施の形態２における半導体装置の製造工程を示す図である。 図３３に続く半導体装置の製造工程を示す図である。 図３４に続く半導体装置の製造工程を示す図である。 図３５に続く半導体装置の製造工程を示す図である。 図３６に続く半導体装置の製造工程を示す図である。 実施の形態２における半導体装置の外観構成を示す図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
（実施の形態１）
インバータ回路とは、直流電力を交流電力に変換する回路である。例えば、直流電源のプラスとマイナスを交互に出力すれば、これに応じて電流の向きが逆転する。この場合、電流の向きが交互に逆転するので、出力は交流電力と考えることができる。これがインバータ回路の原理である。ここで、交流電力といっても、単相交流電力や３相交流電力に代表されるように様々な形態があることになる。そこで、本実施の形態１では、特に、直流電力を３相の交流電力に変換する３相インバータ回路を例に挙げて説明することにする。ただし、本実施の形態１における技術的思想は、３相インバータ回路に適用する場合に限らず、例えば、単相インバータ回路などにも幅広く適用することができる。
＜３相インバータ回路の構成＞
図１は、直流電源Ｅと３相誘導モータＭＴの間に３相のインバータ回路ＩＮＶを配置した回路図である。図１に示すように、直流電源Ｅから３相交流電力に変換するためには、スイッチＳＷ１〜ＳＷ６の６個のスイッチで構成された３相のインバータ回路ＩＮＶを使用する。具体的に、図１に示すように、３相のインバータ回路ＩＮＶは、スイッチＳＷ１とスイッチＳＷ２を直列接続した第１レグＬＧ１と、スイッチＳＷ３とスイッチＳＷ４を直列接続した第２レグＬＧ２と、スイッチＳＷ５とスイッチＳＷ６を直列接続した第３レグＬＧ３とを有し、第１レグＬＧ１〜第３レグＬＧ３は並列に接続されている。このとき、スイッチＳＷ１、スイッチＳＷ３、スイッチＳＷ５は、上アームを構成し、スイッチＳＷ２、スイッチＳＷ４、スイッチＳＷ６は、下アームを構成することになる。
そして、スイッチＳＷ１とスイッチＳＷ２の間の点Ｕと３相誘導モータＭＴのＵ相が接続されている。同様に、スイッチＳＷ３とスイッチＳＷ４の間の点Ｖと３相誘導モータＭＴのＶ相が接続され、スイッチＳＷ５とスイッチＳＷ６の間の点Ｗと３相誘導モータＭＴのＷ相が接続されている。このようにして、３相インバータ回路ＩＮＶが構成されていることになる。
＜３相インバータ回路の動作＞
次に、上述した構成を有する３相のインバータ回路ＩＮＶの動作について説明する。図２は、３相のインバータ回路ＩＮＶの動作を説明するタイミングチャートである。図２において、３相のインバータ回路ＩＮＶでのスイッチＳＷ１とスイッチＳＷ２のスイッチング動作は、例えば、スイッチＳＷ１がオンしているとき、スイッチＳＷ２はオフしている一方、スイッチＳＷ１がオフしているとき、スイッチＳＷ２はオンするように行なわれる。同様に、３相のインバータ回路ＩＮＶでのスイッチＳＷ３とスイッチＳＷ４のスイッチング動作は、スイッチＳＷ３がオンしているとき、スイッチＳＷ４はオフしている一方、スイッチＳＷ３がオフしているとき、スイッチＳＷ４はオンするように行なわれる。また、３相のインバータ回路ＩＮＶでのスイッチＳＷ５とスイッチＳＷ６のスイッチング動作は、スイッチＳＷ５がオンしているとき、スイッチＳＷ６はオフしている一方、スイッチＳＷ５がオフしているとき、スイッチＳＷ６はオンするように行なわれる。
そして、図２に示すように、３組のスイッチペアのスイッチング動作は、１２０度の位相差を有するように行なわれる。このとき、点Ｕ、点Ｖ、点Ｗのそれぞれの電位は、３組のスイッチペアのスイッチング動作に応じて、０とＥ０とに変化することになる。そして、例えば、Ｕ相とＶ相との間の線間電圧は、Ｕ相の電位からＶ相の電位を引いたものとなることから、＋Ｅ０、０、−Ｅ０と変化することになる。一方、Ｖ相とＷ相との間の線間電圧は、Ｕ相とＶ相との間の線間電圧に対して位相が１２０度ずれた電圧波形となり、さらに、Ｗ相とＵ相との間の線間電圧は、Ｖ相とＷ相との間の線間電圧に対して位相が１２０度ずれた電圧波形となる。このようにスイッチＳＷ１〜スイッチＳＷ６をスイッチング動作させることにより、それぞれの線間電圧は、階段状の交流電圧波形となり、かつ、互いの線間電圧の交流電圧波形が１２０度の位相差を有するようになる。したがって、３相のインバータ回路ＩＮＶによれば、直流電源Ｅから供給される直流電力を３相交流電力に変換することができることになる。
＜実際の３相インバータ回路の構成例＞
本実施の形態１における半導体装置は、例えば、電気自動車やハイブリッド車などに使用される３相誘導モータの駆動回路に使用されるものである。具体的に、この駆動回路には、インバータ回路が含まれ、このインバータ回路は直流電力を交流電力に変換する機能を有する回路である。図３は、本実施の形態１におけるインバータ回路および３相誘導モータを含むモータ回路の構成を示す回路図である。
図３において、モータ回路は、３相誘導モータＭＴおよびインバータ回路ＩＮＶを有している。３相誘導モータＭＴは、位相の異なる３相の電圧により駆動するように構成されている。具体的に、３相誘導モータＭＴでは、位相が１２０度ずれたＵ相、Ｖ相、Ｗ相と呼ばれる３相交流を利用して導体であるロータＲＴの回りに回転磁界を発生させる。この場合、ロータＲＴの回りを磁界が回転することになる。このことは、導体であるロータＲＴを横切る磁束が変化することを意味する。この結果、導体であるロータＲＴに電磁誘導が生じて、ロータＲＴに誘導電流が流れる。そして、回転磁界中で誘導電流が流れるということは、フレミングの左手の法則によって、ロータＲＴに力が加わることを意味し、この力によって、ロータＲＴが回転することになる。このように３相誘導モータＭＴでは、３相交流を利用することにより、ロータＲＴを回転させることができることがわかる。つまり、３相誘導モータＭＴでは、３相交流が必要となる。そこで、モータ回路では、直流から交流を作り出すインバータ回路ＩＮＶを利用することにより、３相誘導モータに３相交流を供給している。
以下に、このインバータ回路ＩＮＶの実際の構成例について説明する。図３に示すように、例えば、本実施の形態１におけるインバータ回路ＩＮＶには、３相に対応してＩＧＢＴＱ１とダイオードＦＷＤが設けられている。すなわち、実際のインバータ回路ＩＮＶでは、例えば、図１に示すスイッチＳＷ１〜スイッチＳＷ６のそれぞれは、図３に示すようなＩＧＢＴＱ１とダイオードＦＷＤを逆並列接続した構成要素から構成される。すなわち、図３において、第１レグＬＧ１の上アームおよび下アーム、第２レグＬＧ２の上アームおよび下アーム、第３レグＬＧ３の上アームおよび下アームのそれぞれは、ＩＧＢＴＱ１とダイオードＦＷＤを逆並列接続した構成要素から構成されることになる。
ここで、例えば、インバータ回路ＩＮＶのスイッチング素子として、パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を使用することが考えられる。このパワーＭＯＳＦＥＴによれば、オン／オフ動作をゲート電極に印加する電圧で制御する電圧駆動型であるため、高速スイッチングが可能な利点がある。一方、パワーＭＯＳＦＥＴでは、高耐圧化を図るに伴ってオン抵抗が高くなり発熱量が大きくなる性質がある。なぜなら、パワーＭＯＳＦＥＴでは、低濃度のエピタキシャル層（ドリフト層）の厚さを厚くすることにより耐圧を確保しているが、低濃度のエピタキシャル層の厚さが厚くなると副作用として抵抗が大きくなるからである。
これに対し、スイッチング素子として、大きな電力を取り扱うことができるバイポーラトランジスタも存在するが、バイポーラトランジスタは、ベース電流によりオン／オフ動作を制御する電流駆動型であるため、スイッチング速度が前述のパワーＭＯＳＦＥＴに比べて一般的に遅いという性質がある。
したがって、大電力で、かつ、高速スイッチングが必要とされる電気自動車やハイブリッド車のモータなどの用途において、パワーＭＯＳＦＥＴやバイポーラトランジスタでは対応が困難となる。そこで、上述した大電力で、かつ、高速スイッチングが必要とされる用途には、ＩＧＢＴが使用される。このＩＧＢＴは、パワーＭＯＳＦＥＴとバイポーラトランジスタの組み合わせから構成されており、パワーＭＯＳＦＥＴの高速スイッチング特性と、バイポーラトランジスタの高耐圧性を兼ね備えた半導体素子である。このことから、ＩＧＢＴによれば、大電力で、かつ、高速スイッチングが可能であるため、大電流で、かつ、高速スイッチングが必要とされる用途に適している半導体素子ということになる。以上より、本実施の形態１におけるインバータ回路ＩＮＶには、スイッチング素子としてＩＧＢＴを採用している。
そして、本実施の形態１におけるインバータ回路ＩＮＶでは、正電位端子ＰＴと３相誘導モータＭＴの各相（Ｕ相、Ｖ相、Ｗ相）との間にＩＧＢＴＱ１とダイオードＦＷＤが逆並列に接続されており、かつ、３相誘導モータＭＴの各相と負電位端子ＮＴとの間にもＩＧＢＴＱ１とダイオードＦＷＤが逆並列に接続されている。すなわち、単相ごとに２つのＩＧＢＴＱ１と２つのダイオードＦＷＤが設けられており、３相で６つのＩＧＢＴＱ１と６つのダイオードＦＷＤが設けられている。そして、個々のＩＧＢＴＱ１のゲート電極には、ゲート制御回路ＧＣが接続されており、このゲート制御回路ＧＣによって、ＩＧＢＴＱ１のスイッチング動作が制御されるようになっている。このように構成されたインバータ回路ＩＮＶにおいて、ゲート制御回路ＧＣでＩＧＢＴＱ１のスイッチング動作を制御することにより、直流電力を３相交流電力に変換して、この３相交流電力を３相誘導モータＭＴに供給するようになっている。
＜ダイオードの必要性＞
上述したように、本実施の形態１におけるインバータ回路ＩＮＶには、スイッチング素子として、ＩＧＢＴＱ１が使用されているが、このＩＧＢＴＱ１と逆並列接続するようにダイオードＦＷＤが設けられている。単に、スイッチング素子によってスイッチ機能を実現する観点から、スイッチング素子としてのＩＧＢＴＱ１は必要であるが、ダイオードＦＷＤを設ける必要性はないものと考えられる。この点に関し、インバータ回路ＩＮＶに接続される負荷にインダクタンスが含まれている場合には、ダイオードＦＷＤを設ける必要があるのである。以下に、この理由について説明する。
ダイオードＦＷＤは、負荷がインダクタンスを含まない純抵抗である場合、還流するエネルギーがないため不要である。しかし、負荷にモータのようなインダクタンスを含む回路が接続されている場合、オンしているスイッチとは逆方向に負荷電流が流れるモードがある。すなわち、負荷にインダクタンスが含まれている場合、負荷のインダクタンスからインバータ回路ＩＮＶへエネルギーが戻ることがある（電流が逆流することがある）。
このとき、ＩＧＢＴＱ１単体では、この還流電流を流し得る機能をもたないので、ＩＧＢＴＱ１と逆並列にダイオードＦＷＤを接続する必要がある。すなわち、インバータ回路ＩＮＶにおいて、モータ制御のように負荷にインダクタンスを含む場合、ＩＧＢＴＱ１をターンオフしたとき、インダクタンスに蓄えられたエネルギー（１／２ＬＩ２）を必ず放出しなければならない。ところが、ＩＧＢＴＱ１単体では、インダクタンスに蓄えられたエネルギーを開放するための還流電流を流すことができない。そこで、このインダクタンスに蓄えられた電気エネルギーを還流するため、ＩＧＢＴＱ１と逆並列にダイオードＦＷＤを接続する。つまり、ダイオードＦＷＤは、インダクタンスに蓄えられた電気エネルギーを開放するために還流電流を流すという機能を有している。以上のことから、インダクタンスを含む負荷に接続されるインバータ回路においては、スイッチング素子であるＩＧＢＴＱ１と逆並列にダイオードＦＷＤを設ける必要性があることがわかる。このダイオードＦＷＤは、フリーホイールダイオードと呼ばれる。
＜ＩＧＢＴの構造＞
次に、本実施の形態１におけるインバータ回路ＩＮＶを構成するＩＧＢＴＱ１とダイオードＦＷＤの構造について図面を参照しながら説明することにする。
図４は、ＩＧＢＴＱ１が形成された半導体チップＣＨＰ１の外形形状を示す平面図である。図４では、半導体チップＣＨＰ１の主面（表面）が示されている。図４に示すように、本実施の形態１における半導体チップＣＨＰ１の平面形状は、長辺ＬＳ１と短辺ＳＳ１を有する長方形形状をしている。そして、長方形形状をした半導体チップＣＨＰ１の表面には、長方形形状をしたエミッタ電極パッドＥＰが形成されている。そして、半導体チップＣＨＰ１の長辺方向に沿って、複数の電極パッドが形成されている。具体的に、この電極パッドとして、図４の左側からゲート電極パッドＧＰ、温度検知用電極パッドＴＣＰ、温度検知用電極パッドＴＡＰ、電流検知用電極パッドＳＥＰ、ケルビン検知用電極パッドＫＰが配置されている。このように、長方形形状をした半導体チップＣＨＰ１の表面には、短辺方向に沿って、エミッタ電極パッドＥＰと電極パッドが配置され、かつ、長辺方向に沿って、複数の電極パッドが形成されていることになる。このとき、エミッタ電極パッドＥＰのサイズ（平面積）は、複数の電極パッドのそれぞれのサイズよりも遥かに大きくなっている。
図５は、半導体チップＣＨＰ１の表面とは反対側の裏面を示す平面図である。図５に示すように、半導体チップＣＨＰ１の裏面全体にわたって、長方形形状のコレクタ電極パッドＣＰが形成されていることがわかる。
続いて、半導体チップＣＨＰ１に形成されている回路構成について説明する。図６は、半導体チップＣＨＰ１に形成されている回路の一例を示す回路図である。図６に示すように、半導体チップＣＨＰ１には、ＩＧＢＴＱ１、検知用ＩＧＢＴＱ２および温度検知用ダイオードＴＤが形成されている。ＩＧＢＴＱ１はメインのＩＧＢＴであり、図３に示す３相誘導モータＭＴの駆動制御に使用される。このＩＧＢＴＱ１には、エミッタ電極、コレクタ電極およびゲート電極が形成されている。そして、ＩＧＢＴＱ１のエミッタ電極は、図４に示すエミッタ電極パッドＥＰを介してエミッタ端子ＥＴと電気的に接続され、ＩＧＢＴＱ１のコレクタ電極は、図５に示すコレクタ電極パッドＣＰを介してコレクタ端子ＣＴと電気的に接続されている。また、ＩＧＢＴＱ１のゲート電極は、図４に示すゲート電極パッドＧＰを介してゲート端子ＧＴと電気的に接続されている。
ＩＧＢＴＱ１のゲート電極は、図３に示すゲート制御回路ＧＣに接続されている。このとき、ゲート制御回路ＧＣからの信号がゲート端子ＧＴを介してＩＧＢＴＱ１のゲート電極に印加されることにより、ゲート制御回路ＧＣからＩＧＢＴＱ１のスイッチング動作を制御することができるようになっている。
検知用ＩＧＢＴＱ２は、ＩＧＢＴＱ１のコレクタ−エミッタ間を流れる過電流を検知するために設けられているものである。すなわち、インバータ回路ＩＮＶとしてＩＧＢＴＱ１のコレクタ−エミッタ間を流れる過電流を検知して、ＩＧＢＴＱ１を過電流による破壊から保護するために設けられている。この検知用ＩＧＢＴＱ２において、検知用ＩＧＢＴＱ２のコレクタ電極は、ＩＧＢＴＱ１のコレクタ電極と電気的に接続され、かつ、検知用ＩＧＢＴＱ２のゲート電極は、ＩＧＢＴＱ１のゲート電極と電気的に接続されている。また、検知用ＩＧＢＴＱ２のエミッタ電極は、図４に示す電流検知用電極パッドＳＥＰを介して、ＩＧＢＴＱ１のエミッタ電極とは別の電流検知用端子ＳＥＴと電気的に接続されている。この電流検知用端子ＳＥＴは、外部に設けられる電流検知回路に接続される。そして、この電流検知回路は、検知用ＩＧＢＴＱ２のエミッタ電極の出力に基づいて、ＩＧＢＴＱ１のコレクタ−エミッタ間電流を検知し、過電流が流れたときに、ＩＧＢＴＱ１のゲート電極に印加されるゲート信号を遮断し、ＩＧＢＴＱ１を保護するようになっている。
具体的に、検知用ＩＧＢＴＱ２は、負荷短絡などでＩＧＢＴＱ１に過電流が流れないようにするための電流検出素子として使用される。例えば、メインのＩＧＢＴＱ１を流れる電流と、検出用ＩＧＢＴＱ２を流れる電流の電流比が、ＩＧＢＴＱ１：検知用ＩＧＢＴＱ２＝１０００：１となるように設計される。つまり、メインのＩＧＢＴＱ１に２００Ａの電流を流す場合、検出用ＩＧＢＴＱ２には、２００ｍＡの電流が流れることになる。
実際のアプリケーションでは、検知用ＩＧＢＴＱ２のエミッタ電極と電気的に接続されるセンス抵抗を外付けし、このセンス抵抗の両端の電圧を制御回路にフィードバックする。そして、制御回路では、センス抵抗の両端の電圧が設定電圧以上になった場合に電源を遮断するように制御される。つまり、メインのＩＧＢＴＱ１に流れる電流が過電流となった場合、検知用ＩＧＢＴＱ２に流れる電流も増加する。この結果、センス抵抗を流れる電流も増加することになるから、センス抵抗の両端の電圧が大きくなり、この電圧が設定電圧以上になった場合にメインのＩＧＢＴＱ１に流れる電流が過電流状態になっていることを把握することができるのである。
温度検知用ダイオードＴＤは、ＩＧＢＴＱ１の温度（広く言えば、半導体チップＣＨＰ１の温度）を検知するために設けられている。すなわち、ＩＧＢＴＱ１の温度によって温度検知用ダイオードＴＤの電圧が変化することにより、ＩＧＢＴＱ１の温度を検知するようになっている。この温度検知用ダイオードＴＤには、ポリシリコンに異なる導電型の不純物を導入することによりｐｎ接合が形成されており、カソード電極（陰極）およびアノード電極（陽極）を有している。カソード電極は、内部配線により半導体チップＣＨＰ１の上面に形成された温度検知用電極パッドＴＣＰ（図４参照）を介して、図６に示す温度検知用端子ＴＣＴと電気的に接続されている。同様に、アノード電極は、内部配線により半導体チップＣＨＰ１の上面に形成された温度検知用電極パッドＴＡＰ（図４参照）を介して、図６に示す温度検知用端子ＴＡＴと電気的に接続されている。
温度検知用端子ＴＣＴおよび温度検知用端子ＴＡＴは、外部に設けられる温度検知回路に接続される。この温度検知回路は、温度検知用ダイオードＴＤのカソード電極およびアノード電極に接続されている温度検知用端子ＴＣＴと温度検知用端子ＴＡＴ間の出力に基づいて、間接的にＩＧＢＴＱ１の温度を検知し、検知した温度がある一定温度以上になったとき、ＩＧＢＴＱ１のゲート電極に印加されるゲート信号を遮断することにより、ＩＧＢＴＱ１を保護するようになっている。
上述したように、ｐｎ接合ダイオードからなる温度検知用ダイオードＴＤは、ある一定値以上の順方向電圧を印加すると、急激に温度検知用ダイオードＴＤを流れる順方向電流が増加する特性を有している。そして、急激に順方向電流が流れ始める電圧値は、温度によって変化し、温度が上昇すると、この電圧値は低下する。そこで、本実施の形態１では、温度検知用ダイオードＴＤのこの特性を利用している。つまり、温度検知用ダイオードに一定の電流を流し、温度検知用ダイオードＴＤの両端の電圧値を測定することにより、間接的に温度モニタが可能となる。実際のアプリケーションでは、このようにして測定した温度検知ダイオードＴＤの電圧値（温度信号）を制御回路へフィードバックすることにより、素子動作温度が保証値（例えば、１５０℃〜１７５℃）を超えないように制御している。
次に、図６において、ＩＧＢＴＱ１のエミッタ電極は、エミッタ端子ＥＴと電気的に接続されているとともに、エミッタ端子ＥＴとは別の端子であるケルビン端子ＫＴとも電気的に接続されている。このケルビン端子ＫＴは、内部配線により半導体チップＣＨＰ１の上面に形成されているケルビン検知用電極パッドＫＰ（図４参照）と電気的に接続されている。したがって、ＩＧＢＴＱ１のエミッタ電極は、ケルビン検知用電極パッドＫＰを介してケルビン端子ＫＴと電気的に接続されていることになる。このケルビン端子ＫＴは、メインのＩＧＢＴＱ１の検査用端子として使用される。すなわち、メインのＩＧＢＴＱ１に大電流を流す検査時において、電圧センスをＩＧＢＴＱ１のエミッタ端子ＥＴから取る場合、エミッタ端子ＥＴには、大電流が流れるため、配線抵抗に起因する電圧降下が無視できなくなり、正確なオン電圧の測定が困難になる。そこで、本実施の形態１では、ＩＧＢＴＱ１のエミッタ端子ＥＴと電気的に接続されるが、大電流が流れない電圧センス端子としてケルビン端子ＫＴを設けているのである。すなわち、大電流を流す検査時において、ケルビン端子からエミッタ電極の電圧を測定することにより、大電流の影響を受けることなく、ＩＧＢＴＱ１のオン電圧を測定することができる。さらに、ケルビン端子ＫＴは、ゲート駆動出力用の電気的に独立した基準ピンとしても使用される。
以上のことから、本実施の形態１における半導体チップＣＨＰ１によれば、電流検知回路および温度検知回路などを含む制御回路と接続することができるように構成されているので、半導体チップＣＨＰ１に含まれるＩＧＢＴＱ１の動作信頼性を向上することができる。
＜ＩＧＢＴのデバイス構造＞
続いて、ＩＧＢＴＱ１のデバイス構造について説明する。図７は、本実施の形態１におけるＩＧＢＴＱ１のデバイス構造を示す断面図である。図７において、ＩＧＢＴＱ１は、半導体チップの裏面に形成されたコレクタ電極ＣＥ（コレクタ電極パッドＣＰ）を有し、このコレクタ電極ＣＥ上にｐ＋型半導体領域ＰＲ１が形成されている。ｐ＋型半導体領域ＰＲ１上にはｎ＋型半導体領域ＮＲ１が形成され、このｎ＋型半導体領域ＮＲ１上にｎ−型半導体領域ＮＲ２が形成されている。そして、ｎ−型半導体領域ＮＲ２上にはｐ型半導体領域ＰＲ２が形成され、このｐ型半導体領域ＰＲ２を貫通し、ｎ−型半導体領域ＮＲ２に達するトレンチＴＲが形成されている。さらに、トレンチＴＲに整合してエミッタ領域となるｎ＋型半導体領域ＥＲが形成されている。トレンチＴＲの内部には、例えば、酸化シリコン膜よりなるゲート絶縁膜ＧＯＸが形成され、このゲート絶縁膜ＧＯＸを介してゲート電極ＧＥが形成されている。このゲート電極ＧＥは、例えば、ポリシリコン膜から形成され、トレンチＴＲを埋め込むように形成されている。
このように構成されたＩＧＢＴＱ１において、ゲート電極ＧＥは、図４に示すゲート電極パッドＧＰを介して、ゲート端子ＧＴと接続されている。同様に、エミッタ領域となるｎ＋型半導体領域ＥＲは、エミッタ電極ＥＥ（エミッタ電極パッドＥＰ）を介して、エミッタ端子ＥＴと電気的に接続されている。コレクタ領域となるｐ＋型半導体領域ＰＲ１は、半導体チップの裏面に形成されているコレクタ電極ＣＥと電気的に接続されている。
このように構成されているＩＧＢＴＱ１は、パワーＭＯＳＦＥＴの高速スイッチング特性および電圧駆動特性と、バイポーラトランジスタの低オン電圧特性を兼ね備えている。
なお、ｎ＋型半導体領域ＮＲ１は、バッファ層と呼ばれる。このｎ＋型半導体領域ＮＲ１は、ＩＧＢＴＱ１がターンオフしているときに、ｐ型半導体領域ＰＲ２からｎ−型半導体領域ＮＲ２内に成長する空乏層が、ｎ−型半導体領域ＮＲ２の下層に形成されているｐ＋型半導体領域ＰＲ１に接触してしまうパンチスルー現象を防止するために設けられている。また、ｐ＋型半導体領域ＰＲ１からｎ−型半導体領域ＮＲ２へのホール注入量の制限などの目的のために、ｎ＋型半導体領域ＮＲ１が設けられている。
＜ＩＧＢＴの動作＞
次に、本実施の形態１におけるＩＧＢＴＱ１の動作について説明する。まず、ＩＧＢＴＱ１がターンオンする動作について説明する。図７において、ゲート電極ＧＥと、エミッタ領域となるｎ＋型半導体領域ＥＲの間に充分な正の電圧を印加することにより、トレンチゲート構造をしたＭＯＳＦＥＴがターンオンする。この場合、コレクタ領域を構成するｐ＋型半導体領域ＰＲ１とｎ−型半導体領域ＮＲ２の間が順バイアスされ、ｐ＋型半導体領域ＰＲ１からｎ−型半導体領域ＮＲ２へ正孔注入が起こる。続いて、注入された正孔のプラス電荷と同じだけの電子がｎ−型半導体領域ＮＲ２に集まる。これにより、ｎ−型半導体領域ＮＲ２の抵抗低下が起こり（電導度変調）、ＩＧＢＴＱ１はオン状態となる。
オン電圧には、ｐ＋型半導体領域ＰＲ１とｎ−型半導体領域ＮＲ２との接合電圧が加わるが、ｎ−型半導体領域ＮＲ２の抵抗値が電導度変調により１桁以上低下するため、オン抵抗の大半を占めるようなる高耐圧では、パワーＭＯＳＦＥＴよりもＩＧＢＴＱ１の方が低オン電圧となる。したがって、ＩＧＢＴＱ１は、高耐圧化に有効なデバイスであることがわかる。すなわち、パワーＭＯＳＦＥＴでは、高耐圧化を図るためにドリフト層となるエピタキシャル層の厚さを厚くする必要があるが、この場合、オン抵抗も上昇することになる。これに対し、ＩＧＢＴＱ１においては、高耐圧化を図るために、ｎ−型半導体領域ＮＲ２の厚さを厚くしても、ＩＧＢＴＱ１のオン動作時には電導度変調が生じる。このため、パワーＭＯＳＦＥＴよりもオン抵抗を低くすることができるのである。つまり、ＩＧＢＴＱ１によれば、パワーＭＯＳＦＥＴと比較して、高耐圧化を図る場合であっても、低オン抵抗なデバイスを実現することができるのである。
続いて、ＩＧＢＴＱ１がターンオフする動作について説明する。ゲート電極ＧＥと、エミッタ領域となるｎ＋型半導体領域ＥＲの間の電圧を低下させると、トレンチゲート構造をしたＭＯＳＦＥＴがターンオフする。この場合、ｐ＋型半導体領域ＰＲ１からｎ−型半導体領域ＮＲ２への正孔注入が停止し、すでに注入された正孔も寿命がつきて減少する。残留している正孔は、ｐ＋型半導体領域ＰＲ１へ直接流出して（テイル電流）、流出が完了した時点でＩＧＢＴＱ１はオフ状態となる。このようにしてＩＧＢＴＱ１をオン／オフ動作させることができる。
＜フリーホイールダイオードの構造＞
次に、図８は、ダイオードＦＷＤが形成された半導体チップＣＨＰ２の外形形状を示す平面図である。図８では、半導体チップＣＨＰ２の主面（表面）が示されている。図８に示すように、本実施の形態１における半導体チップＣＨＰ２の平面形状は、長辺ＬＳ２と短辺ＳＳ２を有する長方形形状をしている。そして、長方形形状をした半導体チップＣＨＰ２の表面には、長方形形状をしたアノード電極パッドＡＤＰが形成されている。一方、図示はしないが、半導体チップＣＨＰ２の表面とは反対側の裏面全体にわたって、長方形形状のカソード電極パッドが形成されている。
続いて、ダイオードＦＷＤのデバイス構造について説明する。図９は、ダイオードＦＷＤのデバイス構造を示す断面図である。図９において、半導体チップの裏面には、カソード電極ＣＤＥ（カソード電極パッドＣＤＰ）が形成されており、このカソード電極ＣＤＥ上にｎ＋型半導体領域ＮＲ３が形成されている。そして、ｎ＋型半導体領域ＮＲ３上にｎ−型半導体領域ＮＲ４が形成されており、ｎ−型半導体領域ＮＲ４上に、互いに離間したｐ型半導体領域ＰＲ３が形成されている。ｐ型半導体領域ＰＲ３の間には、ｐ−型半導体領域ＰＲ４が形成されている。ｐ型半導体領域ＰＲ３とｐ−型半導体領域ＰＲ４上には、アノード電極ＡＤＥ（アノード電極パッドＡＤＰ）が形成されている。アノード電極ＡＤＥは、例えば、アルミニウム−シリコンから構成されている。
＜ダイオードの動作＞
このように構成されたダイオードＦＷＤによれば、アノード電極ＡＤＥに正電圧を印加し、カソード電極ＣＤＥに負電圧を印加すると、ｎ−型半導体領域ＮＲ４とｐ型半導体領域ＰＲ３の間のｐｎ接合が順バイアスされ電流が流れる。一方、アノード電極ＡＤＥに負電圧を印加し、カソード電極ＣＤＥに正電圧を印加すると、ｎ−型半導体領域ＮＲ４とｐ型半導体領域ＰＲ３の間のｐｎ接合が逆バイアスされ電流が流れない。このようにして、整流機能を有するダイオードＦＷＤを動作させることができる。
＜ＩＧＢＴとダイオードを別チップに形成している理由＞
上述したように、本実施の形態１では、ＩＧＢＴＱ１を半導体チップＣＨＰ１に形成し、ダイオードＦＷＤを半導体チップＣＨＰ２に形成している。つまり、本実施の形態１では、ＩＧＢＴＱ１とダイオードＦＷＤを別チップに形成している。この理由について、パワーＭＯＳＦＥＴと比較しながら説明することにする。
図１０は、パワーＭＯＳＦＥＴのデバイス構造と回路素子の対応関係を示す断面図である。図１０に示すパワーＭＯＳＦＥＴのデバイス構造は、図７に示すＩＧＢＴＱ１とほぼ同様の構成をしており、ＩＧＢＴＱ１の構成要素であるｐ＋型半導体領域ＰＲ１を取り除くと、図１０に示すパワーＭＯＳＦＥＴＱ３のデバイス構造となる。このパワーＭＯＳＦＥＴＱ３において、ＩＧＢＴＱ１のコレクタ電極ＣＥはドレイン電極ＤＥに対応し、このドレイン電極ＤＥはドレイン端子ＤＴと電気的に接続されている。また、パワーＭＯＳＦＥＴＱ３において、ＩＧＢＴＱ１のエミッタ領域であるｎ＋型半導体領域ＥＲはソース領域であるｎ＋型半導体領域ＳＲに対応し、ＩＧＢＴＱ１のエミッタ電極ＥＥはソース電極ＳＥに対応する。そして、パワーＭＯＳＦＥＴＱ３のエミッタ領域であるｎ＋型半導体領域ＳＲは、ソース電極ＳＥと電気的に接続され、このソース電極ＳＥはソース端子ＳＴと電気的に接続されている。さらに、パワーＭＯＳＦＥＴＱ３のゲート電極ＧＥはゲート端子ＧＴと電気的に接続されている。
このように構成されているパワーＭＯＳＦＥＴＱ３は、図１０に示すように、トレンチゲート構造からなるＭＯＳＦＥＴ１０を含んでいるとともに、ｐ型半導体領域ＰＲ２とｎ−型半導体領域ＮＲ２によって形成されるｐｎ接合ダイオードを含むことになる。すなわち、パワーＭＯＳＦＥＴＱ３では、デバイス構造上ＭＯＳＦＥＴとともに寄生的にｐｎ接合ダイオードも形成されることになる。このｐｎ接合ダイオードは、パワーＭＯＳＦＥＴと一体的に形成されることからボディダイオード１１と呼ばれる。つまり、パワーＭＯＳＦＥＴＱ３では、ＭＯＳＦＥＴ１０を形成すると必然的にボディダイオード１１も形成されることになる。このことから、インバータ回路にパワーＭＯＳＦＥＴを使用する場合、パワーＭＯＳＦＥＴに内蔵してボディダイオード１１が形成されることになり、このボディダイオード１１がフリーホイールダイオードとして機能することになる。したがって、インバータ回路にパワーＭＯＳＦＥＴを使用する場合、別チップでダイオードを形成する必要性はないのである。
一方、図１１は、ＩＧＢＴＱ１のデバイス構造と回路素子との対応関係を示す図である。図１１において、ＩＧＢＴＱ１は、トレンチゲート構造のＭＯＳＦＥＴ１０を含むとともに、ｐ型半導体領域ＰＲ２とｎ−型半導体領域ＮＲ２とｐ＋型半導体領域ＰＲ１からなるＰＮＰバイポーラトランジスタ１２を含むことになる。すなわち、ＩＧＢＴＱ１においては、ボディダイオード１１の替わりにＰＮＰバイポーラトランジスタ１２が形成されることになる。これは、図１０に示すパワーＭＯＳＦＥＴＱ３においては、ｐ型半導体領域ＰＲ２とｎ−型半導体領域ＮＲ２によってボディダイオード１１が必然的に形成されるが、ＩＧＢＴＱ１の場合には、パワーＭＯＳＦＥＴＱ３のデバイス構造に対してｐ＋型半導体領域ＰＲ１が追加されることから、ボディダイオード１１ではなく、ＰＮＰバイポーラトランジスタ１２が形成されることになるのである。したがって、ＩＧＢＴＱ１では、デバイス構造上必然的にボディダイオード１１は形成されることはないため、新たにフリーホイールダイオードを設ける必要性が生じるのである。
ここで、ＩＧＢＴＱ１と同じ半導体チップにフリーホイールダイオードとして機能するダイオードＦＷＤを形成することが考えられる。ところが、以下に示す理由によって、同一の半導体チップにＩＧＢＴＱ１とダイオードＦＷＤを形成しないで、別々の半導体チップにＩＧＢＴＱ１とダイオードＦＷＤを形成している。
ダイオードＦＷＤにおいては、スイッチング特性を改善するため、現状では、電子線を照射することにより、キャリアのライフタイムをコントロールしている。つまり、電子線を照射することにより結晶欠陥が生成され、この結晶欠陥によってキャリアの消滅が速くなるため、ダイオードＦＷＤのスイッチング特性が改善されるのである。同様に、ＩＧＢＴＱ１においても特性を改善するため、電子線の照射が行なわれる。ただし、ダイオードＦＷＤへの電子線照射の条件と、ＩＧＢＴＱ１への電子線照射の条件は異なっている。
このとき、例えば、ＩＧＢＴＱ１とダイオードＦＷＤを同一の半導体チップに形成した場合、ダイオードＦＷＤのスイッチング特性を改善するために電子線を照射すると、ＩＧＢＴＱ１にも同一条件の電子線照射が行なわれることになる。この結果、ダイオードＦＷＤの特性向上とＩＧＢＴＱ１の特性向上の整合性を図ることが困難になる。逆に、ダイオードＦＷＤの特性向上を図ることはできても、ＩＧＢＴＱ１の特性が劣化するおそれもある。なぜなら、ＩＧＢＴＱ１の特性向上のための電子線照射の条件と、ダイオードＦＷＤの特性向上のための電子線照射の条件は異なっているからである。
この点に関し、ＩＧＢＴＱ１とダイオードＦＷＤとを別々の半導体チップに形成する場合には、ＩＧＢＴＱ１への電子線照射の条件と、ダイオードＦＷＤへの電子線照射の条件を別々に設定することができる。言い換えれば、ＩＧＢＴＱ１とダイオードＦＷＤとを別々の半導体チップに形成する場合には、ＩＧＢＴＱ１の特性向上の観点から最適な条件での電子線照射を行なうことができるとともに、ダイオードＦＷＤの特性向上の観点から最適な条件での電子線照射を行なうことができるのである。つまり、本実施の形態１では、ＩＧＢＴＱ１の特性向上とダイオードＦＷＤの特性向上の両立を図る観点から、ＩＧＢＴＱ１とダイオードＦＷＤとを別々の半導体チップに形成しているのである。
ＩＧＢＴＱ１の場合には、そもそも、デバイス構造上、寄生的にボディダイオードが形成されないことから、同一の半導体チップにＩＧＢＴＱ１とダイオードＦＷＤを一緒に形成するというインセンティブが働くことは少ない。さらには、ＩＧＢＴＱ１の特性改善とダイオードＦＷＤの特性改善の両立を図る観点に着目すると、ＩＧＢＴＱ１とダイオードＦＷＤとを同一の半導体チップに形成するよりは、別々の半導体チップに形成するほうが望ましいことになる。以上のような理由によって、本実施の形態１では、ＩＧＢＴＱ１とダイオードＦＷＤとを別々の半導体チップに形成しているのである。
＜実施の形態１における半導体装置の実装構成＞
次に、本実施の形態１における半導体装置の実装構成について説明する。本実施の形態１における半導体装置は、図３に示すインバータ回路ＩＮＶに関するものであり、インバータ回路ＩＮＶの構成要素となる１つのＩＧＢＴＱ１と１つのダイオードＦＷＤとを１パッケージ化したものである。すなわち、本実施の形態１における半導体装置を６つ使用することにより、３相モータを駆動する３相のインバータ回路ＩＮＶとなる電子装置（パワーモジュール）が構成されることになる。
図１２は、本実施の形態１における半導体装置ＰＡＣ１の外観構成を示す平面図である。図１２に示すように、本実施の形態１における半導体装置ＰＡＣ１は、矩形形状をした樹脂からなる封止体ＭＲを有する。この封止体ＭＲは、図１２に示す上面と、この上面とは反対側の下面と、その厚さ方向において上面と下面との間に位置する第１側面および第１側面と対向する第２側面とを有する。図１２においては、第１側面を構成する辺Ｓ１が図示され、第２側面を構成する辺Ｓ２が図示されている。さらに、封止体ＭＲは、第１側面および第２側面と交差する第３側面と、第１側面および第２側面と交差し、第３側面と対向する第４側面とを有する。図１２においては、第３側面を構成する辺Ｓ３が図示されているとともに、第４側面を構成する辺Ｓ４が図示されている。
ここで、本実施の形態１における半導体装置ＰＡＣ１では、図１２に示すように、第１側面から複数のリードＬＤ１のそれぞれの一部分が突出し、かつ、第２側面から複数のリードＬＤ２のそれぞれの一部分が突出している。このとき、リードＬＤ１はエミッタ端子ＥＴを構成し、リードＬＤ２は信号端子ＳＧＴを構成している。そして、エミッタ端子ＥＴを構成する複数のリードＬＤ１のそれぞれの幅は、信号端子ＳＧＴを構成する複数のリードＬＤ２のそれぞれの幅よりも大きくなっている。言い換えれば、本実施の形態１において、複数のリードＬＤ１をまとめて第１リード（第１リード群）と呼び、複数のリードＬＤ２をまとめて第２リード（第２リード群）と呼ぶ場合、第１リードの封止体ＭＲから露出している部分は、複数の部分（複数のリードＬＤ１）から構成され、かつ、第２リードの封止体ＭＲから露出している部分は、複数の部分（複数のリードＬＤ２）から構成される。このとき、平面視において、第１リードの複数の部分のそれぞれの幅は、複数のリードＬＤ２のそれぞれの幅よりも広いということもできる。これは、エミッタ端子ＥＴには大電流が流れるため、できるだけ抵抗を低減する必要があるのに対し、信号端子ＳＧＴには微小な電流しか流れないことを考慮したものである。
続いて、本実施の形態１における半導体装置ＰＡＣ１を構成する封止体ＭＲの内部構造について説明する。図１３は、本実施の形態１における半導体装置ＰＡＣ１の封止体ＭＲの内部構造を示す図であり、図１３（ａ）が平面図に対応し、図１３（ｂ）が図１３（ａ）のＡ−Ａ線での断面図に対応する。
まず、図１３（ａ）において、封止体ＭＲの内部には、矩形形状のチップ搭載部ＴＡＢが配置されている。このチップ搭載部ＴＡＢは、放熱効率を高めるためのヒートスプレッダとしても機能し、例えば、熱伝導率の高い銅を主成分とする材料から構成されている。ここで、「主成分」とは、部材を構成する構成材料のうち、最も多く含まれている材料成分のことをいい、例えば、「銅を主成分とする材料」とは、部材の材料が銅を最も多く含んでいることを意味している。本明細書で「主成分」という言葉を使用する意図は、例えば、部材が基本的に銅から構成されているが、その他に不純物を含む場合を排除するものではないことを表現するために使用している。
チップ搭載部ＴＡＢ上には、例えば、高融点半田からなる導電性接着材ＡＤＨ１を介して、ＩＧＢＴが形成された半導体チップＣＨＰ１、および、ダイオードが形成された半導体チップＣＨＰ２が搭載されている。このとき、半導体チップＣＨＰ１および半導体チップＣＨＰ２が搭載されている面をチップ搭載部ＴＡＢの第１面と定義し、この第１面と反対側の面を第２面と定義する。この場合、半導体チップＣＨＰ１および半導体チップＣＨＰ２は、チップ搭載部ＴＡＢの第１面上に搭載されているということになる。特に、ダイオードが形成された半導体チップＣＨＰ２は、半導体チップＣＨＰ２の裏面に形成されたカソード電極パッドが、導電性接着剤ＡＤＨ１を介して、チップ搭載部ＴＡＢの第１面と接触するように配置される。この場合、半導体チップＣＨＰ２の表面に形成されているアノード電極パッドＡＤＰが上を向くことになる。一方、ＩＧＢＴが形成された半導体チップＣＨＰ１は、半導体チップＣＨＰ１の裏面に形成されたコレクタ電極ＣＥ（コレクタ電極パッドＣＰ）（図５参照）が、導電性接着剤ＡＤＨ１を介して、チップ搭載部ＴＡＢの第１面と接触するように配置される。この場合、半導体チップＣＨＰ１の表面に形成されているエミッタ電極パッドＥＰおよび複数の電極パッドが上を向くことになる。したがって、半導体チップＣＨＰ１のコレクタ電極パッドＣＰと半導体チップＣＨＰ２のカソード電極パッドとはチップ搭載部ＴＡＢを介して電気的に接続されることになる。
さらに、図１３（ａ）において、チップ搭載部ＴＡＢの平面積は、半導体チップＣＨＰ１および半導体チップＣＨＰ２の合計平面積よりも大きくなっている。そして、平面視において、チップ搭載部ＴＡＢの半導体チップＣＨＰ１および半導体チップＣＨＰ２が重ならない部分には、チップ搭載部ＴＡＢの第１面から第２面にかけて貫通した貫通孔ＴＨが形成されており、この貫通孔ＴＨ内には、封止体ＭＲの一部が充填されている。
続いて、図１３（ａ）に示すように、半導体チップＣＨＰ１のエミッタ電極パッドＥＰ、および、半導体チップＣＨＰ２のアノード電極パッドＡＤＰ上には、例えば、高融点半田からなる導電性接着材ＡＤＨ２を介して、導電性部材であるクリップＣＬＰが配置されている。そして、このクリップＣＬＰは、導電性接着材ＡＤＨ２を介して、エミッタ端子ＥＴと接続されている。したがって、半導体チップＣＨＰ１のエミッタ電極パッドＥＰと半導体チップＣＨＰ２のアノード電極パッドＡＤＰとは、クリップＣＬＰを介してエミッタ端子ＥＴと電気的に接続されていることになる。このクリップＣＬＰは、例えば、銅を主成分とする板状部材から構成される。つまり、本実施の形態１では、半導体チップＣＨＰ１のエミッタ電極パッドＥＰからエミッタ端子ＥＴにわたって大電流が流れるため、大電流を流すことができるように、大きな面積を確保できるクリップＣＬＰを使用している。
また、図１３（ａ）に示すように、半導体チップＣＨＰ１の表面には、複数の電極パッドが形成されており、この複数の電極パッドのそれぞれは、導電性部材であるワイヤＷによって、信号端子ＳＧＴと電気的に接続されている。具体的に、複数の電極パッドは、ゲート電極パッドＧＰ、温度検知用電極パッドＴＣＰ、温度検知用電極パッドＴＡＰ、電流検知用電極パッドＳＥＰ、ケルビン検知用電極パッドＫＰを含んでいる。そして、ゲート電極パッドＧＰは、信号端子ＳＧＴの１つであるゲート端子ＧＴとワイヤＷで電気的に接続されている。同様に、温度検知用電極パッドＴＣＰは、信号端子ＳＧＴの１つである温度検知用端子ＴＣＴとワイヤＷで電気的に接続され、温度検知用電極パッドＴＡＰは、信号端子ＳＧＴの１つである温度検知用端子ＴＡＴとワイヤＷで電気的に接続されている。また、電流検知用電極パッドＳＥＰは、信号端子ＳＧＴの１つである電流検知用端子ＳＥＴとワイヤＷで電気的に接続され、ケルビン検知用電極パッドＫＰは、ケルビン端子ＫＴとワイヤＷで電気的に接続されている。このとき、ワイヤＷは、例えば、金、銅もしくはアルミニウムを主成分とする導電部材から構成されている。
ここで、図１３（ａ）に示すように、平面視において、半導体チップＣＨＰ２は、エミッタ端子ＥＴと半導体チップＣＨＰ１との間に位置するように、チップ搭載部ＴＡＢの第１面上に搭載され、かつ、半導体チップＣＨＰ１は、半導体チップＣＨＰ２と信号端子ＳＧＴとの間に位置するように、チップ搭載部ＴＡＢの第１面上に搭載されている。
言い換えれば、エミッタ端子ＥＴ、半導体チップＣＨＰ２、半導体チップＣＨＰ１および信号端子ＳＧＴは、第１方向であるｙ方向に沿って配置されている。具体的には、平面視において、半導体チップＣＨＰ２は、半導体チップＣＨＰ１よりもエミッタ端子ＥＴに近くなるように、チップ搭載部ＴＡＢの第１面上に搭載され、かつ、半導体チップＣＨＰ１は、半導体チップＣＨＰ２よりも信号端子ＳＧＴに近くなるように、チップ搭載部ＴＡＢの第１面上に搭載されていることになる。
そして、平面視において、ゲート電極パッドＧＰがエミッタ電極パッドＥＰよりも信号端子ＳＧＴに近くなるように、半導体チップＣＨＰ１はチップ搭載部ＴＡＢの第１面上に搭載されている。さらに言えば、平面視において、ゲート電極パッドＧＰ、温度検知用電極パッドＴＣＰ、温度検知用電極パッドＴＡＰ、電流検知用電極パッドＳＥＰ、ケルビン検知用電極パッドＫＰを含む複数の電極パッドがエミッタ電極パッドＥＰよりも信号端子ＳＧＴに近くなるように、半導体チップＣＨＰ１はチップ搭載部ＴＡＢの第１面上に搭載されていることになる。言い換えれば、半導体チップＣＨＰ１の複数の電極パッドは、平面視において、半導体チップＣＨＰ１の辺のうち、信号端子ＳＧＴに最も近い辺に沿って配置されているということもできる。このとき、図１３（ａ）に示すように、平面視において、クリップＣＬＰは、ゲート電極パッドＧＰを含む複数の電極パッドおよび複数のワイヤＷのいずれとも重ならないように配置されている。
このように内部構成されている半導体装置ＰＡＣ１においては、半導体チップＣＨＰ１、半導体チップＣＨＰ２、チップ搭載部ＴＡＢの一部、エミッタ端子ＥＴの一部、複数の信号端子ＳＧＴのそれぞれの一部、クリップＣＬＰおよびワイヤＷが、例えば、樹脂によって封止されることにより、封止体ＭＲが構成されている。
続いて、図１３（ｂ）において、チップ搭載部ＴＡＢの第１面上には、導電性接着材ＡＤＨ１を介して、ＩＧＢＴが形成された半導体チップＣＨＰ１と、ダイオードが形成された半導体チップＣＨＰ２が搭載されている。そして、半導体チップＣＨＰ１の表面上から半導体チップＣＨＰ２の表面上にわたり、導電性接着剤ＡＤＨ２を介して、クリップＣＬＰが配置されている。このクリップＣＬＰは、さらに、エミッタ端子ＥＴと導電性接着材ＡＤＨ２で接続されており、エミッタ端子ＥＴの一部は、封止体ＭＲから露出している。また、半導体チップＣＨＰ１は、エミッタ端子ＥＴとは反対側に配置された信号端子ＳＧＴとワイヤＷで接続され、信号端子ＳＧＴの一部も封止体ＭＲから露出している。
ここで、図１３（ｂ）に示すように、チップ搭載部ＴＡＢの第２面は、封止体ＭＲの下面から露出しており、この露出しているチップ搭載部ＴＡＢの第２面がコレクタ端子ＣＴとなる。そして、チップ搭載部ＴＡＢの第２面は、半導体装置ＰＡＣ１を配線基板に実装した際、配線基板上に形成された配線と半田付け可能な面となる。
チップ搭載部ＴＡＢ上の第１面上には、半導体チップＣＨＰ１と半導体チップＣＨＰ２が搭載されており、半導体チップＣＨＰ１のコレクタ電極パッドと、半導体チップＣＨＰ２のカソード電極パッドがチップ搭載部ＴＡＢに導電性接着剤ＡＤＨ１を介して接触している。このことから、コレクタ電極パッドとカソード電極パッドは、チップ搭載部ＴＡＢを介して電気的に接続されていることになり、結局、コレクタ端子ＣＴと電気的に接続されることになる。さらに、図１３（ｂ）に示すように、チップ搭載部ＴＡＢの厚さは、エミッタ端子ＥＴや信号端子ＳＧＴの厚さよりも厚くなっている。
以上のようにして、本実施の形態１における半導体装置ＰＡＣ１が実装構成されていることになる。ここで、本実施の形態１における半導体装置ＰＡＣ１の実装構成についての別表現について説明する。
例えば、本実施の形態１における半導体装置ＰＡＣ１は、第１外部電極、第２外部電極、第３外部電極を有し、第１外部電極と第２外部電極とに挟まれるように配置された半導体チップＣＨＰ１と、第１外部電極と第２外部電極とに挟まれるように配置された半導体チップＣＨＰ２を有する。そして、ＩＧＢＴが形成された半導体チップＣＨＰ１およびダイオードが形成された半導体チップＣＨＰ２、第１外部電極の一部、第２外部電極の一部および第３外部電極の一部が封止体ＭＲで封止されている。
このとき、半導体チップＣＨＰ１のエミッタ電極パッドＥＰと半導体チップＣＨＰ２のアノード電極パッドＡＤＰとは、第１外部電極の第１部分を介して電気的に接続され、半導体チップＣＨＰ１のゲート電極パッドＧＰは、第２外部電極と電気的に接続されている。また、半導体チップＣＨＰ１のコレクタ電極パッドと半導体チップＣＨＰ２のカソード電極パッドとは、第３外部電極を介して電気的に接続される。
さらに、第１外部電極の第２部分および第２外部電極は、封止体ＭＲから露出し、平面視において、半導体チップＣＨＰ２は、半導体チップＣＨＰ１と第１外部電極の第２部分との間に位置し、かつ、半導体チップＣＨＰ１は、半導体チップＣＨＰ２と第２外部電極との間に位置する。
このような表現で本実施の形態１における半導体装置ＰＡＣ１の実装構成を説明する場合、図１３（ａ）および図１３（ｂ）において、第１外部電極は、エミッタ端子ＥＴとクリップＣＬＰを組み合わせた構成要素に対応し、第２外部電極は、信号端子ＳＧＴとワイヤＷを組み合わせた構成要素に対応する。さらに、第３外部電極は、コレクタ端子ＣＴとなるチップ搭載部ＴＡＢに対応する。そして、第１外部電極の第１部分がクリップＣＬＰに対応し、第１外部電極の第２部分がエミッタ端子ＥＴに対応する。したがって、本実施の形態１における半導体装置ＰＡＣ１において、第１外部電極の第１部分（クリップＣＬＰ）と第２部分（エミッタ端子ＥＴ）とは別体構造であり、かつ、第１外部電極の第１部分と第２部分は、導電性接着材ＡＤＨ２を介して電気的に接続されていることになる。
なお、本実施の形態１における半導体装置ＰＡＣ１では、オン抵抗を低減する観点から、チップ搭載部ＴＡＢと、このチップ搭載部ＴＡＢ上に搭載される半導体チップＣＨＰ１や半導体チップＣＨＰ２との接続に使用される導電性接着材ＡＤＨ１や、半導体チップＣＨＰ１や半導体チップＣＨＰ２とクリップＣＬＰとの接続に使用される導電性接着材ＡＤＨ２、半田が用いられる。つまり、オン抵抗の低減が必要とされるインバータ回路に使用される半導体装置ＰＡＣ１においては、電気伝導率の大きな半田が使用され、これによって、オン抵抗を低減している。
ただし、本実施の形態１における半導体装置ＰＡＣ１が製品として完成した後は、回路基板（実装基板）に実装される。この場合、半導体装置ＰＡＣ１と実装基板の接続には、半田が使用される。半田による接続の場合、半田を溶融させて接続させるため、加熱処理（リフロー）が必要とされる。
ここで、半導体装置ＰＡＣ１と実装基板との接続に使用される半田と、上述した半導体装置ＰＡＣ１の内部で使用される半田が同じ材料である場合、半導体装置ＰＡＣ１と実装基板との接続の際に加えられる熱処理（リフロー）によって、半導体装置ＰＡＣ１の内部に使用されている半田も溶融することになる。この場合、半田の溶融による体積膨張で半導体装置ＰＡＣ１を封止している樹脂にクラックが発生したり、溶融した半田が外部へ漏れ出したりする不具合が発生することになる。
このことから、半導体装置ＰＡＣ１の内部では高融点半田が使用される。この場合、半導体装置ＰＡＣ１と実装基板との接続の際に加えられる熱処理（リフロー）によって、半導体装置ＰＡＣ１の内部に使用されている高融点半田は溶融することはない。したがって、高融点半田の溶融による体積膨張で半導体装置ＰＡＣ１を封止している樹脂にクラックが発生したり、溶融した半田が外部へ漏れ出したりする不具合を防止することができる。
ここで、半導体装置ＰＡＣ１と実装基板との接続に使用される半田は、例えば、Ｓｎ（すず）−銀（Ａｇ）−銅（Ｃｕ）に代表される融点が２２０℃程度の半田が使用され、リフローの際に、半導体装置ＰＡＣ１は、２６０℃程度まで加熱される。このことから、例えば、本明細書でいう高融点半田とは、２６０℃程度に加熱しても溶融しない半田を意図している。代表的なものを挙げると、例えば、融点が３００℃以上でリフロー温度が３５０℃程度であり、Ｐｂ（鉛）を９０重量％以上含んだ半田である。
基本的に、本実施の形態１における半導体装置ＰＡＣ１では、導電性接着材ＡＤＨ１に使用される高融点半田と、導電性接着材ＡＤＨ２に使用される高融点半田とは同じ材料成分であることを想定している。ただし、これに限らず、例えば、導電性接着材ＡＤＨ１を構成する高融点半田と、導電性接着材ＡＤＨ２を構成する高融点半田とを異なる材料成分から構成することもできる。
＜実施の形態１における半導体装置の特徴＞
続いて、本実施の形態１における半導体装置ＰＡＣ１の特徴点について説明する。図１３（ａ）において、本実施の形態１における第１特徴点は、封止体ＭＲの辺Ｓ１からエミッタ端子ＥＴが突出しており、かつ、封止体ＭＲの辺Ｓ２から信号端子ＳＧＴが突出している点にある。すなわち、エミッタ端子ＥＴが突出している封止体ＭＲの辺と、信号端子ＳＧＴが突出している封止体ＭＲの辺が異なる点に本実施の形態１における第１特徴点がある。さらに詳細には、エミッタ端子ＥＴが突出している封止体ＭＲの辺と対向する辺から、信号端子ＳＧＴが突出している。この場合、例えば、以下に示す利点を得ることができる。
第１利点は、図１３（ａ）に示すように、エミッタ端子ＥＴを封止体ＭＲの辺Ｓ１にわたって配置できる点である。つまり、本実施の形態１における半導体装置ＰＡＣ１は、例えば、数百Ａの大電流を流すインバータ回路に適用することを想定している。このため、大電流が流れるエミッタ端子ＥＴにおける電流経路を充分に確保する必要がある。この点に関し、本実施の形態１では、封止体ＭＲの一辺である辺Ｓ１にわたってエミッタ端子ＥＴを配置することができる。このことは、エミッタ端子ＥＴにおける電流経路を充分に確保できることを意味する。この結果、本実施の形態１によれば、電流経路となるエミッタ端子ＥＴを充分に確保できるため、数百Ａという大電流を流すインバータ回路に適用することが可能となるとともに、エミッタ端子ＥＴにおける抵抗も低減することができる。これにより、本実施の形態１によれば、インバータ回路における直流電力から交流電力への変換効率も向上することができる。すなわち、本実施の形態１では、エミッタ端子ＥＴが突出する封止体ＭＲの辺と、信号端子ＳＧＴが突出する封止体ＭＲの辺が相違するため、信号端子ＳＧＴの占有スペースを考慮することなく、エミッタ端子ＥＴの幅を広くすることができるのである。このことから、本実施の形態１によれば、エミッタ端子ＥＴの占有面積を充分に確保できることに起因して、大電流に対応可能で、かつ、抵抗低減による消費電力の削減にも寄与する高性能な半導体装置ＰＡＣ１を提供することができる。
次に、第２利点は、図１３（ａ）に示すように、エミッタ端子ＥＴと信号端子ＳＧＴが互いに対向する辺に配置されているため、クリップＣＬＰの配置位置に制約を受けることなく、ワイヤＷを配置することができる点である。例えば、図１３（ａ）において、ダイオードが形成されている半導体チップＣＨＰ２の表面のアノード電極パッドＡＤＰと、ＩＧＢＴが形成されている半導体チップＣＨＰ１の表面のエミッタ電極パッドＥＰとは、封止体ＭＲの辺Ｓ１側に配置されているエミッタ端子ＥＴとクリップＣＬＰで電気的に接続されている。一方、半導体チップＣＨＰ１の表面に形成されている複数の電極パッドは、封止体ＭＲの辺Ｓ２側に配置されている信号端子ＳＧＴとワイヤＷで電気的に接続されている。したがって、エミッタ端子ＥＴが辺Ｓ１側に配置され、かつ、信号端子ＳＧＴが辺Ｓ２側に配置されていることから、エミッタ端子ＥＴと接続するクリップＣＬＰと、信号端子ＳＧＴと接続するワイヤＷは、互いに制約を受けることなく配置することができるのである。
特に、半導体チップＣＨＰ１において、辺Ｓ１側にエミッタ電極パッドＥＰを配置し、かつ、辺Ｓ２側に複数の電極パッドを配置するように、エミッタ電極パッドＥＰと複数の電極パッドとをレイアウト構成することとの相乗効果によって、図１３（ａ）に示すように、クリップＣＬＰとワイヤＷは、互いに制約を受けることなく配置できる。このことは、例えば、信号端子ＳＧＴと複数の電極パッドの距離が小さくなるようにして、ワイヤＷの長さを短くすることができることを意味する。この結果、ワイヤＷに存在する寄生インダクタンスを小さくすることができ、これによって、回路動作の安定性を向上することができる。
さらに、第３利点は、図１３（ｂ）に示すように、封止体ＭＲの両側からリード（エミッタ端子ＥＴおよび信号端子ＳＧＴ）が突出することになり、半導体装置ＰＡＣ１を配線基板に実装する際の実装安定性が向上する点である。詳細には、本実施の形態１における半導体装置ＰＡＣ１は、封止体ＭＲから突き出たリードをガルウィング形状に加工して、この加工したリードによって、配線基板の端子と電気的に接続する。したがって、封止体ＭＲの両側からリードが突き出ている構造の場合、バランスが良く、半導体装置ＰＡＣ１の配線基板への実装安定性が向上し、これによって、半導体装置ＰＡＣ１の実装時の位置精度の向上および半田接続信頼性を向上することができる。
続いて、第４利点は、特に、数百Ａという大電流用途で顕著になる。例えば、図１３（ａ）および図１３（ｂ）において、本実施の形態１における半導体装置ＰＡＣ１では、チップ搭載部ＴＡＢの第２面であるコレクタ端子ＣＴから、半導体チップＣＨＰ１の内部に形成されたＩＧＢＴ→半導体チップＣＨＰ１の表面に形成されたエミッタ電極パッドＥＰ→クリップＣＬＰ→エミッタ端子ＥＴという電流経路で大電流が流れる。ここで、アンペールの法則により、電流が流れると必然的に電流の周囲に磁界が発生する。この磁界の強さは、電流の大きさが大きくなるほど大きくなる。したがって、大電流を流すほど発生する磁界が大きくなる。このとき、大電流が流れるエミッタ端子ＥＴの近傍に信号端子ＳＧＴが存在する場合、信号端子ＳＧＴに磁界の影響が及ぶことになる。具体的には、発生した磁界に起因する電磁誘導ノイズが信号端子ＳＧＴに印加されることになる。この場合、特に、信号端子ＳＧＴのうち、ゲート端子ＧＴに電磁誘導ノイズが加わると、例えば、設定値以上の電圧がＩＧＢＴのゲート電極に印加される事態が生じ、これによって、ＩＧＢＴが破壊されるおそれがある。また、ゲート端子ＧＴ以外の信号端子ＳＧＴにおいても、ノイズが重畳することによって、電流検知回路や温度検知回路などの誤動作を引き起こすおそれがある。つまり、大電流の流れるエミッタ端子ＥＴの近傍に信号端子ＳＧＴを配置すると、大電流に起因する大きな磁界によって、電磁誘導ノイズも大きくなり、信号端子ＳＧＴに悪影響が及ぶことになる。つまり、信号端子ＳＧＴは、微弱な電流信号や電圧信号が伝達する経路であることから、大電流での強い磁界による電磁誘導ノイズの影響を極力抑制する必要があるのである。
この点に関し、本実施の形態１における半導体装置ＰＡＣ１では、上述した第１特徴点により、大電流の流れるエミッタ端子ＥＴと、微弱な信号が伝達する信号端子ＳＧＴとは、互いに対向する辺に配置されており、最も離れるように配置されている。したがって、本実施の形態１によれば、エミッタ端子ＥＴに大電流が流れ、この大電流で発生する大きな磁界に起因する電磁誘導ノイズの悪影響が、信号端子ＳＧＴに及ぶことを抑制することができるのである。このことは、本実施の形態１によれば、大電流を取り扱う場合であっても、半導体装置ＰＡＣ１の信頼性を向上できることを意味している。この点が第１特徴点による第４利点である。
さらに、第５利点は、信号端子ＳＧＴも封止体ＭＲの辺Ｓ２にわたって配置できる点である。例えば、本実施の形態１における半導体装置ＰＡＣ１では、信号端子ＳＧＴとして、ゲート端子ＧＴ、温度検知用端子ＴＣＴ、温度検知用端子ＴＡＴ、電流検知用端子ＳＥＴおよびケルビン端子ＫＴを使用しているが、さらなる信号端子ＳＧＴの追加も容易となる。つまり、本実施の形態１における第１特徴点によれば、さらなる高性能化や高信頼性の観点から、信号端子ＳＧＴの追加による多機能化も図りやすくなる。
次に、本実施の形態１における第２特徴点は、例えば、図１３（ａ）に示すように、平面視において、エミッタ端子ＥＴと、ＩＧＢＴが形成された半導体チップＣＨＰ１との間に位置するように、ダイオードが形成された半導体チップＣＨＰ２がチップ搭載部ＴＡＢの第１面上に搭載されている点である。言い換えれば、本実施の形態１における第２特徴点は、ＩＧＢＴが形成された半導体チップＣＨＰ１よりもエミッタ端子ＥＴに近くなるように、ダイオードが形成された半導体チップＣＨＰ２が配置されているということもできる。
これにより、以下に示す利点を得ることができる。すなわち、本実施の形態１において、ダイオードは、負荷に含まれるインダクタンスに蓄えられた電気エネルギーを開放するために還流電流を流すという機能を有している。このとき、負荷からの還流電流は、エミッタ端子ＥＴを介して、半導体チップＣＨＰ２に形成されているダイオードに流れ込む。この場合、例えば、エミッタ端子ＥＴと、ダイオードが形成された半導体チップＣＨＰ２との間の距離が長くなると、エミッタ端子ＥＴとダイオードとの間を結ぶ配線の寄生インダクタンスが大きくなる。この結果、この配線の寄生インダクタンスによって、エミッタ端子ＥＴからダイオードへの還流電流の流入が阻害されるのである。つまり、寄生インダクタンスは、なるべく電流の変化を起こりにくくする機能があることから、例えば、エミッタ端子ＥＴからダイオードへ還流電流が流れ始めようとすることを阻害することになる。したがって、エミッタ端子ＥＴとダイオードとの間を結ぶ配線の寄生インダクタンスが大きくなると、ダイオードへの還流電流の流れ込みが生じにくくなるのである。
このことから、還流電流を流すためにダイオードを設けたとしても、エミッタ端子ＥＴとダイオードとを結ぶ配線の寄生インダクタンスが大きくなると、フリーホイールダイオードとしての機能が充分に発揮されなくなるのである。このため、エミッタ端子ＥＴとダイオードとを結ぶ配線の長さをなるべく短くして、配線の寄生インダクタンスを低減することが望まれることになる。
この点に関し、本実施の形態１では、ダイオードを形成した半導体チップＣＨＰ２がエミッタ端子ＥＴに近くなるように配置されている。このため、エミッタ端子ＥＴとダイオードとを結ぶ配線の長さが短くなり、これによって、配線の寄生インダクタンスを低減することができる。これにより、本実施の形態１によれば、エミッタ端子ＥＴからダイオードへ還流電流が流入しやすくなり、フリーホイールダイオードとしての機能を充分に発揮させることができるのである。この結果、本実施の形態１によれば、半導体チップＣＨＰ２に形成されたダイオードへの還流電流の流れ込みが容易となるため、ＩＧＢＴを効果的に保護することができる。
続いて、本実施の形態１における第３特徴点は、例えば、図１３（ａ）に示すように、ＩＧＢＴが形成された半導体チップＣＨＰ１、および、ダイオードが形成された半導体チップＣＨＰ２が長方形形状をしており、長方形形状の長辺が、ｘ方向に延在する封止体ＭＲの辺Ｓ１や辺Ｓ２と並行するように、半導体チップＣＨＰ１および半導体チップＣＨＰ２が配置されている点にある。これにより、クリップＣＬＰのｘ方向の幅を大きくすることができ、大電流に対応可能となる。さらに、クリップＣＬＰのｘ方向の幅を大きくすることで、クリップＣＬＰの抵抗を低減することができ、これによって、エミッタ端子ＥＴと半導体チップＣＨＰ１と半導体チップＣＨＰ２の接続抵抗を低減することもできる。
つまり、本実施の形態１では、半導体チップＣＨＰ１および半導体チップＣＨＰ２の平面形状を長方形形状にすることにより、半導体チップＣＨＰ１や半導体チップＣＨＰ２が長さの長い長辺を有するように構成している。そして、本実施の形態１では、長さの長い長辺を、エミッタ端子ＥＴの突出方向（ｙ方向）と交差するように、半導体チップＣＨＰ１および半導体チップＣＨＰ２を配置している。これにより、エミッタ端子ＥＴの突出方向（ｙ方向）に沿うようにクリップＣＬＰを配置した場合、長さの長い長辺に相当する分だけ、クリップＣＬＰのｘ方向の幅を拡大することができる。このことは、本実施の形態１によれば、封止体ＭＲの辺Ｓ１にわたって配置されているエミッタ端子ＥＴだけでなく、クリップＣＬＰのｘ方向の幅も拡大できることを意味する。この結果、本実施の形態１によれば、クリップＣＬＰからエミッタ端子ＥＴに至る広い電流経路を確保することができる。これにより、本実施の形態１における半導体装置ＰＡＣ１が大電流に対応可能となるとともに、オン抵抗を低減することができる。
さらに、本実施の形態１では、上述した第３特徴点に関連して、長方形形状をした半導体チップＣＨＰ１および半導体チップＣＨＰ２の短辺が、エミッタ端子ＥＴの突出方向（ｙ方向）と並行するように、半導体チップＣＨＰ１および半導体チップＣＨＰ２が配置されることになる。この結果、本実施の形態１によれば、ＩＧＢＴを形成した半導体チップＣＨＰ１とエミッタ端子ＥＴとの間のｙ方向の距離を短くできることになる。言い換えれば、ＩＧＢＴを形成した半導体チップＣＨＰ１とエミッタ端子ＥＴとを接続するクリップＣＬＰのｙ方向の長さを短くすることができる。このことから、本実施の形態１によれば、ＩＧＢＴを形成した半導体チップＣＨＰ１とエミッタ端子ＥＴとの間の距離を小さくすることができるので、半導体装置ＰＡＣ１のオン抵抗を低減することができる。
以上のことから、本実施の形態１における第３特徴点では、半導体チップＣＨＰ１および半導体チップＣＨＰ２の平面形状を長方形形状にすることを前提とする。そして、長方形の長辺を電流の流れる方向であるｙ方向と直交するｘ方向に沿って配置することにより、クリップＣＬＰのｘ方向の幅（電流の流れる方向と直交する方向）を広くすることができる。一方、長方形の短辺は、電流の流れる方向であるｙ方向に沿って配置されることになるため、クリップＣＬＰのｙ方向の長さ（電流の流れる方向の長さ）を短くすることができる。すなわち、本実施の形態１における第３特徴点によれば、クリップＣＬＰにおいて、電流の流れる方向と直交するｘ方向の幅を広くすることができ、かつ、電流の流れる方向であるｙ方向の長さを短くすることができるため、半導体装置ＰＡＣ１のオン抵抗を充分に低減することができるのである。
次に、本実施の形態１における第４特徴点は、例えば、図１３（ａ）に示すように、チップ搭載部ＴＡＢの第１面から第２面にかけて貫通した貫通孔ＴＨが形成されており、この貫通孔ＴＨ内には、封止体ＭＲの一部が充填されている点にある。つまり、本実施の形態１において、チップ搭載部ＴＡＢの平面積は、半導体チップＣＨＰ１および半導体チップＣＨＰ２の合計平面積よりも大きくなっている。そして、平面視において、チップ搭載部ＴＡＢの半導体チップＣＨＰ１および半導体チップＣＨＰ２が重ならない部分には、貫通孔ＴＨが形成されており、この貫通孔ＴＨ内には、封止体ＭＲの一部が充填されている。
これにより、本実施の形態１によれば、貫通孔ＴＨに充填された封止体ＭＲの一部によるアンカー効果によって、封止体ＭＲとチップ搭載部ＴＡＢとの密着強度を向上することができる。つまり、封止体ＭＲは樹脂から構成される一方、チップ搭載部ＴＡＢは金属材料から構成されており、封止体ＭＲとチップ搭載部ＴＡＢは異なる材料から構成されていることになる。このため、封止体ＭＲとチップ搭載部ＴＡＢとの剥離が発生するおそれがある。この点に関し、本実施の形態１の第４特徴点によれば、チップ搭載部ＴＡＢに貫通孔ＴＨを形成し、この貫通孔ＴＨの内部に封止体ＭＲを構成する樹脂を充填している。この場合、貫通孔ＴＨに充填された樹脂に起因するアンカー効果によって、チップ搭載部ＴＡＢと封止体ＭＲの密着強度が向上するため、本実施の形態１におけるチップ搭載部ＴＡＢと封止体ＭＲとの剥離を抑制することができる。この結果、チップ搭載部ＴＡＢと封止体ＭＲとの剥離に起因する半導体装置ＰＡＣ１の内部への異物や水分の浸入を効果的に防止することができる。以上のことから、本実施の形態１における第４特徴点によれば、半導体装置ＰＡＣ１の信頼性を向上することができる。
続いて、本実施の形態１における第５特徴点は、例えば、図１３（ｂ）に示すように、チップ搭載部ＴＡＢの厚さが、エミッタ端子ＥＴや信号端子ＳＧＴを構成するリードの厚さよりも厚く、かつ、チップ搭載部ＴＡＢの第２面（下面）が封止体ＭＲから露出している点にある。これにより、まず、チップ搭載部ＴＡＢの第２面が封止体ＭＲから露出しているため、半導体装置ＰＡＣ１の放熱効率を向上することができる。さらに、本実施の形態１によれば、チップ搭載部ＴＡＢの厚さが厚くなっているため、この点からも、半導体装置ＰＡＣ１の放熱効率を向上することができる。また、チップ搭載部ＴＡＢの厚さが厚くなっているということは、チップ搭載部ＴＡＢの体積が大きくなっていることを意味し、これによって、チップ搭載部ＴＡＢの熱容量が大きくなることを意味している。これにより、半導体装置ＰＡＣ１の温度上昇を抑制することができる。すなわち、本実施の形態１における半導体装置ＰＡＣ１は、チップ搭載部ＴＡＢが封止体ＭＲから露出している点と、チップ搭載部ＴＡＢの厚さが厚くなっている点の相乗効果によって、放熱効率の向上と熱容量の増大を図ることができる。したがって、本実施の形態１における半導体装置ＰＡＣ１によれば、放熱効率の向上と熱容量の増大によって、発熱に起因する温度上昇を抑制することができる。この結果、本実施の形態１における半導体装置ＰＡＣ１によれば、内部温度の上昇に起因する素子の破壊を抑制することができ、これによって、半導体装置ＰＡＣ１の信頼性を向上することができる。
なお、本実施の形態１における半導体装置ＰＡＣ１では、チップ搭載部ＴＡＢの第２面が封止体ＭＲから露出しており、この露出面がコレクタ端子ＣＴとしても機能する。このように本実施の形態１では、チップ搭載部ＴＡＢが、半導体チップＣＨＰ１および半導体チップＣＨＰ２を搭載する機能だけでなく、その他に、放熱効率を向上させるヒートスプレッダとしての機能や、コレクタ端子ＣＴとしての機能も備えていることになる。
＜変形例１＞
次に、本実施の形態１における半導体装置ＰＡＣ１の変形例１について説明する。図１４は、本変形例１における半導体装置ＰＡＣ１の外観構成を示す平面図である。また、図１５は、本変形例１における半導体装置ＰＡＣ１の封止体ＭＲの内部構造を示す図であり、図１５（ａ）が平面図に対応し、図１５（ｂ）が図１５（ａ）のＡ−Ａ線での断面図に対応する。
図１４および図１５（ａ）において、封止体ＭＲは、上面と、この上面とは反対側の下面と、その厚さ方向において上面と下面との間に位置する第１側面および第１側面と対向する第２側面とを有する。図１４および図１５（ａ）においては、第１側面を構成する辺Ｓ１が図示され、第２側面を構成する辺Ｓ２が図示されている。さらに、封止体ＭＲは、第１側面および第２側面と交差する第３側面と、第１側面および第２側面と交差し、第３側面と対向する第４側面とを有する。図１４および図１５（ａ）においては、第３側面を構成する辺Ｓ３が図示されているとともに、第４側面を構成する辺Ｓ４が図示されている。
ここで、本変形例１における半導体装置ＰＡＣ１の特徴は、封止体ＭＲの側面からチップ搭載部ＴＡＢの一部が突出している点にある。つまり、チップ搭載部ＴＡＢの一部は、封止体ＭＲの第３側面および第４側面から突出している点に本変形例１の特徴がある。
これにより、本変形例１によれば、以下に示す利点を得ることができる。例えば、大電流を測定するテスト工程などにおいて、封止体ＭＲの側面から露出しているチップ搭載部ＴＡＢ１の一部にテスト端子を接触させることができるため、テスト工程におけるコンタクト性を向上することができる。
また、本変形例１における半導体装置ＰＡＣ１では、封止体ＭＲからチップ搭載部ＴＡＢの一部を突出させるため、封止体ＭＲ自体のサイズが小さくなる。このことは、本変形例１における半導体装置ＰＡＣ１のパッケージサイズ（封止体ＭＲのサイズ）が小さくなることを意味し、これによって、半導体装置ＰＡＣ１の実装面積を小さくできる。
さらに、本変形例１では、封止体ＭＲの側面からチップ搭載部ＴＡＢの一部が突出し、かつ、露出していることから、この部分に半田フィレットを形成することができる。つまり、本変形例１における半導体装置ＰＡＣ１によれば、エミッタ端子ＥＴや信号端子ＳＧＴだけでなく、チップ搭載部ＴＡＢの突出している部分も半田によって配線基板と接続することができる。このため、半導体装置ＰＡＣ１の配線基板への実装信頼性を向上することができる。この点に関して、さらに、半導体装置ＰＡＣ１の実装時における半田付けの外観視認性も向上することができる。
＜変形例２＞
続いて、本実施の形態１における半導体装置ＰＡＣ１の変形例２について説明する。図１６は、本変形例２における半導体装置ＰＡＣ１の外観構成を示す平面図である。また、図１７は、本変形例２における半導体装置ＰＡＣ１の封止体ＭＲの内部構造を示す図であり、図１７（ａ）が平面図に対応し、図１７（ｂ）が図１７（ａ）のＡ−Ａ線での断面図に対応する。
ここで、本変形例２における半導体装置ＰＡＣ１の特徴は、図１６および図１７（ａ）に示すように、エミッタ端子ＥＴと信号端子ＳＧＴのそれぞれの本数が削減されている点にある。これにより、半導体装置ＰＡＣ１の構成を簡略化することができるとともに、製造コストも削減することができる。つまり、ＩＧＢＴを形成した半導体チップＣＨＰ１において、機能を削減してもよい場合には、信号端子ＳＧＴの本数を削減することができる。また、本変形例２では、エミッタ端子ＥＴの本数を削減しているが、それぞれのエミッタ端子ＥＴの幅を大きくすることにより、大電流に対応することが可能となる。
なお、図１２および図１３に示す実施の形態１における半導体装置ＰＡＣ１、図１４および図１５に示す変形例１における半導体装置ＰＡＣ１、図１６および図１７に示す変形例２における半導体装置ＰＡＣ１においては、エミッタ端子ＥＴの本数が、信号端子ＳＧＴの本数と同じになっている。ただし、これに限らず、エミッタ端子ＥＴの本数は、信号端子ＳＧＴの本数よりも多くても少なくてもよく、また、エミッタ端子ＥＴの幅は、半導体装置ＰＡＣ１に流す電流の大きさに対応して、適宜、設定することができる。
＜実施の形態１における電子装置の構成＞
本実施の形態１における半導体装置は、図３に示すインバータ回路ＩＮＶの構成要素となる１つのＩＧＢＴＱ１と１つのダイオードＦＷＤとを１パッケージ化したものである。このことから、本実施の形態１における半導体装置を６つ使用することにより、３相のインバータ回路ＩＮＶとなる電子装置（パワーモジュール）が構成されることになる。以下に、この電子装置の構成について、図面を参照しながら説明する。
図１８は、本実施の形態１における電子装置ＥＡの構成を示す図である。特に、図１８（ａ）は、本実施の形態１における電子装置ＥＡの構成を示す平面図であり、図１８（ｂ）は、図１８（ａ）の紙面下側から見た側面図である。
図１８（ａ）に示すように、本実施の形態１における電子装置ＥＡは、配線基板ＷＢを備えており、この配線基板ＷＢ上に６つの半導体装置ＰＡＣ１〜ＰＡＣ６が搭載されている。
配線基板ＷＢは、例えば、絶縁金属基板（ＩＭＳ：Insulated Metal Substrate）から構成されている。この絶縁金属基板は、例えば、アルミニウムからなるＡｌベース上に樹脂絶縁層が形成され、この樹脂絶縁層上に配線を構成する銅箔を有している。そして、６つの半導体装置ＰＡＣ１〜ＰＡＣ６は、絶縁金属基板の表面に形成されている銅箔からなる配線と半田によって接続されている。本実施の形態１では、配線基板ＷＢとして絶縁金属基板を使用することにより、熱抵抗を低減することができる。なぜなら、絶縁金属基板によれば、樹脂絶縁層は薄く、かつ、熱伝導率の高いＡｌベースが厚くなっていることから、放熱効率の向上を図ることができるからである。この結果、本実施の形態１における電子装置ＥＡの温度上昇を抑制することができ、これによって、電子装置ＥＡの信頼性を向上することができる。
本実施の形態１における電子装置ＥＡでは、例えば、図１８（ａ）に示すように、半導体装置ＰＡＣ１と半導体装置ＰＡＣ２がｙ方向に並ぶように配置され、かつ、半導体装置ＰＡＣ３と半導体装置ＰＡＣ４がｙ方向に並ぶように配置され、かつ、半導体装置ＰＡＣ５と半導体装置ＰＡＣ６がｙ方向に並ぶように配置されている。
このとき、半導体装置ＰＡＣ１が、図３に示す第１レグＬＧ１の上アームを構成し、半導体装置ＰＡＣ２が、図３に示す第１レグＬＧ１の下アームを構成する。同様に、半導体装置ＰＡＣ３が、図３に示す第２レグＬＧ２の上アームを構成し、半導体装置ＰＡＣ４が、図３に示す第２レグＬＧ２の下アームを構成する。また、半導体装置ＰＡＣ５が、図３に示す第３レグＬＧ３の上アームを構成し、半導体装置ＰＡＣ６が、図３に示す第３レグＬＧ３の下アームを構成する。
そして、例えば、図１８（ａ）あるいは図１８（ｂ）に示すように、半導体装置ＰＡＣ１と半導体装置ＰＡＣ３と半導体装置ＰＡＣ５がｘ方向に並ぶように配置され、半導体装置ＰＡＣ２と半導体装置ＰＡＣ４と半導体装置ＰＡＣ６がｘ方向に並ぶように配置されている。したがって、本実施の形態１における電子装置ＥＡでは、配線基板ＷＢの下側にｘ方向に沿って並んで配置された３つの半導体装置ＰＡＣ１、ＰＡＣ３、ＰＡＣ５のそれぞれは、第１レグＬＧ１〜第３レグＬＧ３のそれぞれにおける上アームの構成要素となる一方、配線基板ＷＢの上側にｘ方向に沿って並んで配置された３つの半導体装置ＰＡＣ２、ＰＡＣ４、ＰＡＣ６のそれぞれは、第１レグＬＧ１〜第３レグＬＧ３のそれぞれにおける下アームの構成要素となる。
このとき、例えば、半導体装置ＰＡＣ１と半導体装置ＰＡＣ２に着目すると、平面視において、半導体装置ＰＡＣ１および半導体装置ＰＡＣ２は、それぞれのリードＬＤ１同士が対向するようにｙ方向に沿って配置される。同様に、半導体装置ＰＡＣ３および半導体装置ＰＡＣ４は、それぞれのリードＬＤ１同士が対向するようにｙ方向に沿って配置されるとともに、半導体装置ＰＡＣ５および半導体装置ＰＡＣ６も、それぞれのリードＬＤ１同士が対向するようにｙ方向に沿って配置される。
一方、例えば、ｘ方向に並んでいる半導体装置ＰＡＣ１と半導体装置ＰＡＣ３と半導体装置ＰＡＣ５に着目すると、平面視において、半導体装置ＰＡＣ１と半導体装置ＰＡＣ３と半導体装置ＰＡＣ５は、それぞれのリードＬＤ１が同じ方向（＋ｙ方向）を向くようにｘ方向に沿って配置される。同様に、平面視において、半導体装置ＰＡＣ２と半導体装置ＰＡＣ４と半導体装置ＰＡＣ６は、それぞれのリードＬＤ１が同じ方向（−ｙ方向）を向くようにｘ方向に沿って配置されることになる。
ここで、例えば、図１８（ａ）に示すように、第１方向であるｙ方向において、＋ｙ方向に突出している半導体装置ＰＡＣ１のリードＬＤ１（エミッタ端子）は、配線基板ＷＢの配線ＷＬ１（Ｕ）と電気的に接続されている。一方、−ｙ方向に突出している半導体装置ＰＡＣ１のリードＬＤ２（信号端子）は、配線基板ＷＢの配線ＷＬ２と電気的に接続されている。そして、半導体装置ＰＡＣ１の下面（コレクタ端子）は、配線基板ＷＢのｙ方向と直交するｘ方向に延在する配線ＷＬ３（Ｐ）と電気的に接続されている。
また、図１８（ａ）において、配線基板ＷＢに形成されている配線ＷＬ１（Ｕ）は、半導体装置ＰＡＣ２の下面（コレクタ端子）と電気的に接続されている。そして、半導体装置ＰＡＣ２のリードＬＤ２（信号端子）は、＋ｙ方向に突出しており、配線基板ＷＢの配線ＷＬ２と電気的に接続されている。また、半導体装置ＰＡＣ２のリードＬＤ１（エミッタ端子）は、−ｙ方向に突出しており、配線基板ＷＢの配線ＷＬ４（Ｎ１）と電気的に接続されている。
さらに、図１８（ａ）において、配線基板ＷＢの配線ＷＬ３（Ｐ）は、半導体装置ＰＡＣ３の下面（コレクタ端子）と電気的に接続されている。そして、半導体装置ＰＡＣ３のリードＬＤ１（エミッタ端子）は、＋ｙ方向に突出しており、配線基板ＷＢの配線ＷＬ１（Ｖ）と電気的に接続されている。また、半導体装置ＰＡＣ３のリードＬＤ２（信号端子）は、−ｙ方向に突出しており、配線基板ＷＢの配線ＷＬ２と電気的に接続されている。
また、図１８（ａ）において、配線基板ＷＢに形成されている配線ＷＬ１（Ｖ）は、半導体装置ＰＡＣ４の下面（コレクタ端子）と電気的に接続されている。そして、半導体装置ＰＡＣ４のリードＬＤ２（信号端子）は、＋ｙ方向に突出しており、配線基板ＷＢの配線ＷＬ２と電気的に接続されている。また、半導体装置ＰＡＣ４のリードＬＤ１（エミッタ端子）は、−ｙ方向に突出しており、配線基板ＷＢの配線ＷＬ４（Ｎ２）と電気的に接続されている。
さらに、図１８（ａ）において、配線基板ＷＢの配線ＷＬ３（Ｐ）は、半導体装置ＰＡＣ５の下面（コレクタ端子）と電気的に接続されている。そして、半導体装置ＰＡＣ５のリードＬＤ１（エミッタ端子）は、＋ｙ方向に突出しており、配線基板ＷＢの配線ＷＬ１（Ｗ）と電気的に接続されている。また、半導体装置ＰＡＣ５のリードＬＤ２（信号端子）は、−ｙ方向に突出しており、配線基板ＷＢの配線ＷＬ２と電気的に接続されている。
また、図１８（ａ）において、配線基板ＷＢに形成されている配線ＷＬ１（Ｗ）は、半導体装置ＰＡＣ６の下面（コレクタ端子）と電気的に接続されている。そして、半導体装置ＰＡＣ６のリードＬＤ２（信号端子）は、＋ｙ方向に突出しており、配線基板ＷＢの配線ＷＬ２と電気的に接続されている。また、半導体装置ＰＡＣ６のリードＬＤ１（エミッタ端子）は、−ｙ方向に突出しており、配線基板ＷＢの配線ＷＬ４（Ｎ３）と電気的に接続されている。
なお、図１８（ａ）に示す配線ＷＬ１（Ｕ）は、図３に示す３相誘導モータＭＴのＵ相と電気的に接続され、図１８（ａ）に示す配線ＷＬ１（Ｖ）は、図３に示す３相誘導モータＭＴのＶ相と電気的に接続される。また、図１８（ａ）に示す配線ＷＬ１（Ｗ）は、図３に示す３相誘導モータＭＴのＷ相と電気的に接続され、図１８（ａ）に示す配線ＷＬ２は、図３に示すゲート制御回路ＧＣおよび図示しない電流検知回路や温度検知回路などを含む制御回路と電気的に接続される。さらに、図１８（ａ）に示す配線ＷＬ３（Ｐ）は、図３に示す正電位端子ＰＴと電気的に接続され、図１８（ａ）に示す配線ＷＬ４（Ｎ１）と配線ＷＬ４（Ｎ２）と配線ＷＬ４（Ｎ３）は、図３に示す負電位端子ＮＴと電気的に接続される。このようにして、本実施の形態１における電子装置ＥＡ（パワーモジュール）が、３相のインバータ回路ＩＮＶを構成するように実装構成されていることがわかる。
次に、図１９は、図１８に示す電子装置ＥＡを樹脂ケースＣＳに実装した完成品ＣＰＴを示す図である。特に、図１９（ａ）は、完成品ＣＰＴの構成を示す平面図であり、図１９（ｂ）は、図１９（ａ）の紙面下側から見た側面図である。
図１９に示すように、完成品ＣＰＴは、電子装置ＥＡを樹脂ケースＣＳに実装した構成をしている。そして、図１９において、配線ＷＬ１（Ｕ）は、バスバーＢＢ（Ｕ）によって端子ＵＴと接続され、配線ＷＬ１（Ｖ）は、バスバーＢＢ（Ｖ）によって端子ＶＴと接続されている。また配線ＷＬ１（Ｗ）は、バスバーＢＢ（Ｗ）によって端子ＷＴと電気的に接続されている。このとき、端子ＵＴは、３相誘導モータのＵ相と電気的に接続され、端子ＶＴは、３相誘導モータのＶ相と電気的に接続され、端子ＷＴは、３相誘導モータのＷ相と電気的に接続されることになる。
また、配線ＷＬ３（Ｐ）は、バスバーＢＢ（Ｐ）によって正電位端子ＰＴと電気的に接続される。また、配線ＷＬ４（Ｎ１）と配線ＷＬ４（Ｎ２）と配線ＷＬ４（Ｎ３）は、バスバーＢＢ（Ｎ）によって負電位端子ＮＴと電気的に接続される。
さらに、配線ＷＬ２は、接続端子ＣＮＴと接続されており、この接続端子ＣＮＴは、ｚ方向に折り曲げられている。この結果、例えば、図１９（ｂ）に示すように、ｚ方向に折り曲げられた接続端子ＣＮＴは、樹脂ケースＣＳの上方に配置された制御基板ＣＢを貫通して制御基板ＣＢと接続されるようになっている。これにより、例えば、図１９に示す半導体装置ＰＡＣ１〜ＰＡＣ６のそれぞれのリードＬＤ２（信号端子）は、配線ＷＬ２→垂直に折り曲げられた接続端子→制御基板ＣＢと接続されることになり、最終的に、制御基板ＣＢに搭載された半導体チップを含む制御回路と電気的に接続されることになる。この結果、半導体装置ＰＡＣ１〜ＰＡＣ６は、制御基板ＣＢ上に搭載された制御回路によって制御されることがわかる。なお、図１９（ｂ）で示されている制御基板ＣＢは、図１９（ａ）においては、下層の構成要素が見えなくなることから省略している。
以上のようにして、本実施の形態１における電子装置ＥＡ（完成品ＣＰＴ）が実装構成されていることになる。
＜関連技術１に対する優位性＞
続いて、本実施の形態１における半導体装置ＰＡＣ１および電子装置ＥＡの優位性を関連技術１と比較しながら説明する。図２０は、関連技術１における半導体装置ＦＲＡ１において、封止体ＭＲの内部構成を示す図である。特に、図２０（ａ）は、関連技術１における半導体装置ＦＲＡ１において、封止体ＭＲの内部構成を示す平面図であり、図２０（ｂ）は、図２０（ａ）のＡ−Ａ線で切断した断面図である。
図２０（ａ）に示すように、関連技術１における半導体装置ＦＲＡ１では、平面視において、エミッタ端子ＥＴと、ダイオードが形成された半導体チップＣＨＰ２との間に位置するように、ＩＧＢＴが形成された半導体チップＣＨＰ１がチップ搭載部ＴＡＢの第１面上に搭載されている。言い換えれば、関連技術１における半導体装置ＦＲＡ１では、ダイオードが形成された半導体チップＣＨＰ２よりもエミッタ端子ＥＴに近くなるように、ＩＧＢＴが形成された半導体チップＣＨＰ２が配置されている。
そして、このように構成されている関連技術１における半導体装置ＦＲＡ１では、図２０（ａ）に示すように、封止体ＭＲの辺Ｓ１に沿って、エミッタ端子ＥＴと信号端子ＳＧＴが配置されている。すなわち、関連技術１においては、エミッタ端子ＥＴと信号端子ＳＧＴが同一の辺Ｓ１から突出するように構成されている。
（１）この場合、関連技術１によれば、エミッタ端子ＥＴと信号端子ＳＧＴが同一辺に配置されているため、信号端子ＳＧＴの占有スペースを確保しなければならない結果、エミッタ端子ＥＴの幅を充分に確保することができない。さらに、信号端子ＳＧＴと接続するワイヤボンディング領域を確保する必要があるため、エミッタ端子ＥＴと電気的に接続されるクリップＣＬＰの幅も充分に確保することができない。このように、関連技術１においては、エミッタ端子ＥＴの幅およびクリップＣＬＰの幅を充分に大きくすることができないことから、電流経路が狭くなる。これにより、関連技術１における半導体装置ＦＲＡ１では、数百Ａという大電流に対応することが困難になるとともに、オン抵抗も上昇するため、性能の向上を図ることが困難になる。
これに対し、本実施の形態１における半導体装置ＰＡＣ１によれば、図１３（ａ）に示すように、エミッタ端子ＥＴと信号端子ＳＧＴが別々の辺から突出するように構成されている。このため、本実施の形態１によれば、例えば、図１３（ａ）の辺Ｓ１にわたってエミッタ端子ＥＴを配置することができるとともに、クリップＣＬＰにおいてもワイヤボンディング領域との干渉を考える必要がないため、クリップＣＬＰの幅も大きくすることができる。つまり、本実施の形態１における半導体装置ＰＡＣ１では、エミッタ端子ＥＴの幅とクリップＣＬＰの幅を充分に確保することができる。このため、数百Ａという大電流に対応可能であるとともに、オン抵抗も低減できることから、大電流に対応しつつ、性能向上を図ることができる（第１優位性）。
（２）次に、関連技術１では、図２０（ａ）に示すように、ＩＧＢＴが形成された半導体チップＣＨＰ１の複数の電極パッドと信号端子ＳＧＴとをワイヤＷで電気的に接続している。このとき、関連技術１では、エミッタ端子ＥＴと信号端子ＳＧＴが同一辺に配置されているため、エミッタ端子ＥＴと接続されるクリップＣＬＰを避けるように、複数の電極パッドおよびワイヤＷを配置する必要がある。すなわち、関連技術１においては、クリップＣＬＰと干渉しないように、複数の電極パッドのレイアウト配置や、ワイヤＷの配置を考慮する必要がある。この結果、複数の電極パッドのレイアウト配置やワイヤＷの配置に制約を受けることになり、電気的特性や構造上から最適な配置を実現できなくなる。
これに対し、本実施の形態１における半導体装置ＰＡＣ１によれば、図１３（ａ）に示すように、エミッタ端子ＥＴと信号端子ＳＧＴが別々の辺から突出するように構成されている。このため、本実施の形態１によれば、エミッタ端子ＥＴと接続されるクリップＣＬＰによる配置に制限を受けることなく、自由に複数の電極パッドのレイアウト配置やワイヤＷの配置を実現することができる。この結果、本実施の形態１によれば、ワイヤＷの長さが最短になるように、複数の電極パッドやワイヤＷを配置することが可能となり、これによって、寄生インダクタンスの低減に代表される電気的特性を向上できる最適な配置を実現できる効果を得ることができる（第２優位性）。
（３）続いて、関連技術１では、図２０（ａ）および図２０（ｂ）に示すように、エミッタ端子ＥＴと信号端子ＳＧＴが同一辺から突出しており、かつ、対向する辺からはリードが突出しないように構成されている。この結果、関連技術１によれば、封止体ＭＲの片側から突出したリード（エミッタ端子ＥＴおよび信号端子ＳＧＴ）によってだけ、配線基板に半導体装置ＦＲＡ１が実装されることになる。このことは、関連技術１における実装状態では、封止体ＭＲのうちリードが突出していない側の部分が浮いてしまうことも考えられ、実装確実性が低下することが懸念される。つまり、関連技術１における片側だけの実装形態では、基板実装の観点から不利であり、実装時の位置精度や半田接続信頼性の観点から改善の余地が存在することになる。
これに対し、本実施の形態１における半導体装置ＰＡＣ１では、例えば、図１３（ａ）および図１３（ｂ）に示すように、封止体ＭＲの両側からリード（エミッタ端子ＥＴおよび信号端子ＳＧＴ）が突出することになり、半導体装置ＰＡＣ１を配線基板に実装する際の実装安定性が向上する。つまり、本実施の形態１における半導体装置ＰＡＣ１に示すように封止体ＭＲの両側からリードが突き出ている構造の場合、バランスが良く、半導体装置ＰＡＣ１の配線基板への実装安定性が向上する。この結果、本実施の形態１によれば、半導体装置ＰＡＣ１の実装時の位置精度の向上および半田接続信頼性を向上することができ、これによって、本実施の形態１における半導体装置ＰＡＣ１の実装信頼性が向上する（第３優位性）。
（４）次に、図２１は、関連技術１の半導体装置ＦＲＡ１において、大電流を流す際に発生する電磁誘導ノイズの影響を説明する図である。図２１において、関連技術１における半導体装置ＦＲＡ１では、チップ搭載部ＴＡＢの第２面であるコレクタ端子ＣＴから、半導体チップＣＨＰ１の内部に形成されたＩＧＢＴ→半導体チップＣＨＰ１の表面に形成されたエミッタ電極パッド→クリップＣＬＰ→エミッタ端子ＥＴという電流経路で大電流が流れる。ここで、電流が流れると必然的に電流の周囲に磁界が発生する。この磁界の強さは、電流の大きさが大きくなるほど大きくなる。したがって、大電流を流すほど発生する磁界が大きくなる。このとき、関連技術１では、エミッタ端子ＥＴと信号端子ＳＧＴが同一辺に配置されているため、大電流が流れるエミッタ端子ＥＴの近傍に信号端子ＳＧＴが配置されることになる。この場合、信号端子ＳＧＴに磁界の影響が及ぶことになる。
具体的には、図２１に示すように、関連技術１では、エミッタ端子ＥＴの近傍に信号端子ＳＧＴが配置されることになるため、エミッタ端子ＥＴを大電流が流れることにより発生した磁界に起因する電磁誘導ノイズが信号端子ＳＧＴに印加されることになる。この場合、特に、信号端子ＳＧＴのうち、ゲート端子ＧＴに電磁誘導ノイズが加わると、例えば、設定値以上の電圧がＩＧＢＴのゲート電極に印加される事態が生じ、これによって、ＩＧＢＴが破壊されるおそれがある。また、ゲート端子ＧＴ以外の信号端子ＳＧＴにおいても、ノイズが重畳することによって、電流検知回路や温度検知回路などの誤動作を引き起こすおそれがある。つまり、大電流の流れるエミッタ端子ＥＴの近傍に信号端子ＳＧＴを配置する関連技術１の構成では、大電流に起因する大きな磁界によって、電磁誘導ノイズも大きくなり、信号端子ＳＧＴに悪影響が及ぶことになる。
これに対し、本実施の形態１における半導体装置ＰＡＣ１では、例えば、図１３（ａ）に示すように、大電流の流れるエミッタ端子ＥＴと、微弱な信号が伝達する信号端子ＳＧＴとは、互いに対向する辺に配置されており、最も離れるように配置されている。したがって、本実施の形態１によれば、エミッタ端子ＥＴに大電流が流れ、この大電流で発生する大きな磁界に起因する電磁誘導ノイズが発生しても、この電磁誘導ノイズの悪影響が信号端子ＳＧＴに及ぶことを抑制することができるのである。つまり、本実施の形態１における半導体装置ＰＡＣ１によれば、エミッタ端子ＥＴと信号端子ＳＧＴが対向する別々の辺に配置されていることから、大電流を取り扱う場合であっても、大電流で発生する磁界に起因する電磁誘導ノイズの影響を低減することができ、これによって、本実施の形態１における半導体装置ＰＡＣ１の信頼性を向上することができる（第４優位性）。
（５）続いて、図２０（ａ）に示すように、関連技術１では、平面視において、エミッタ端子ＥＴと、ダイオードが形成された半導体チップＣＨＰ２との間に位置するように、ＩＧＢＴが形成された半導体チップＣＨＰ１がチップ搭載部ＴＡＢの第１面上に搭載されている。言い換えれば、関連技術１では、ＩＧＢＴが形成された半導体チップＣＨＰ１よりもエミッタ端子ＥＴから離れるように、ダイオードが形成された半導体チップＣＨＰ２が配置されていることになる。このことは、エミッタ端子ＥＴと、ダイオードが形成された半導体チップＣＨＰ２との間の距離が長くなることを意味する。さらに、関連技術１では、ダイオードが形成された半導体チップＣＨＰ２とエミッタ端子ＥＴとを接続するクリップＣＬＰの幅も狭くなっている。
この場合、エミッタ端子ＥＴとダイオードとの間を結ぶ配線の寄生インダクタンスが大きくなる。これにより、この配線の寄生インダクタンスによって、エミッタ端子ＥＴからダイオードへの還流電流の流入が阻害されるおそれがある。すなわち、エミッタ端子ＥＴとダイオードとの間を結ぶ配線の寄生インダクタンスが大きくなると、ダイオードへの還流電流の流れ込みが生じにくくなるのである。
このことから、関連技術１においては、還流電流を流すためにダイオードを設けたとしても、エミッタ端子Ｅとダイオードとを結ぶ配線の寄生インダクタンスが大きくなるため、フリーホイールダイオードとしての機能が充分に発揮されなくなるおそれがある。
これに対し、本実施の形態１における半導体装置ＰＡＣ１では、図１３（ａ）に示すように、ダイオードを形成した半導体チップＣＨＰ２がエミッタ端子ＥＴに近くなるように配置されている。このため、エミッタ端子ＥＴとダイオードとを結ぶ配線の長さが短くなり、これによって、配線の寄生インダクタンスを低減することができる。また、本実施の形態１における半導体装置ＰＡＣ１によれば、関連技術１における半導体装置ＦＲＡ１よりもクリップＣＬＰの幅も大きくできることから、この観点からも、エミッタ端子ＥＴとダイオードとを結ぶ配線の寄生インダクタンスを低減することができる。
この結果、本実施の形態１における半導体装置ＰＡＣ１によれば、エミッタ端子ＥＴからダイオードへ還流電流が流入しやすくなり、フリーホイールダイオードとしての機能を充分に発揮させることができるのである。つまり、本実施の形態１における半導体装置ＰＡＣ１によれば、半導体チップＣＨＰ２に形成されたダイオードへの還流電流の流れ込みが容易となるため、ＩＧＢＴを効果的に保護することができる（第５優位性）。
（６）次に、図２０（ａ）に示すように、関連技術１では、ダイオードを形成した半導体チップＣＨＰ２よりも、ＩＧＢＴを形成した半導体チップＣＨＰ１の方がエミッタ端子ＥＴに近くなるように配置されている。このとき、大電流は、ＩＧＢＴを形成した半導体チップＣＨＰ１からエミッタ端子ＥＴに流れる。このことから、ＩＧＢＴを形成した半導体チップＣＨＰ１がエミッタ端子ＥＴに近くなるように配置されているということは、一見すると、電流経路のオン抵抗を低減することができるように思われる。ところが、関連技術１では、エミッタ端子ＥＴと信号端子ＳＧＴが同一辺（辺Ｓ１）に配置されることに起因して、エミッタ端子ＥＴの幅とクリップＣＬＰの幅が狭くなる。このことは、クリップＣＬＰを経由してエミッタ端子ＥＴへ流れる電流経路のオン抵抗が大きくなることを意味する。すなわち、関連技術１においては、一見すると、電流経路のオン抵抗を低減することができるように思われるが、実際には、オン抵抗の低減効果はそれほど顕在化しないと考えることができるのである。
この点に関し、本実施の形態１における半導体装置ＰＡＣ１においては、図１３（ａ）に示すように、ダイオードを形成した半導体チップＣＨＰ２よりも、ＩＧＢＴを形成した半導体チップＣＨＰ１の方がエミッタ端子ＥＴから離れるように配置されている。したがって、本実施の形態１における半導体装置ＰＡＣ１によれば、一見、電流経路のオン抵抗が大きくなるように思われる。ところが、本実施の形態１では、図１３（ａ）に示すように、エミッタ端子ＥＴと信号端子ＳＧＴとは、互いに対向する辺に配置されており、辺Ｓ１にわたってエミッタ端子ＥＴを配置することができるとともに、クリップＣＬＰの幅も関連技術１に比べて大きくすることができる。さらには、ダイオードを形成した半導体チップＣＨＰ２よりも、ＩＧＢＴを形成した半導体チップＣＨＰ１の方がエミッタ端子ＥＴから離れるように配置されているとはいっても、半導体チップＣＨＰ１および半導体チップＣＨＰ２は長方形形状をしており、エミッタ端子ＥＴと半導体チップＣＨＰ２と半導体チップＣＨＰ１が並んでいる方向が短辺方向となっている。このことから、エミッタ端子ＥＴと、ＩＧＢＴが形成された半導体チップＣＨＰ１との間に、ダイオードが形成された半導体チップＣＨＰ２が配置されるとはいっても、エミッタ端子ＥＴと、ＩＧＢＴが形成された半導体チップＣＨＰ１との間の距離はそれほど大きくならないと考えられる。
以上のことから、エミッタ端子ＥＴが辺Ｓ１にわたって大きく形成できる点、クリップＣＬＰの幅も大きく形成できる点、および、半導体チップＣＨＰ１および半導体チップＣＨＰ２が長方形形状をしており、短辺方向に並んでいる点を総合的に考慮することによって、本実施の形態１における半導体装置ＰＡＣ１では、電流経路のオン抵抗を低減することができると考えることができる（第６優位性）。
（７）続いて、本実施の形態１における電子装置ＥＡの優位性について説明する。図２２は、関連技術１における電子装置ＥＡ（ＲＡ）の構成を示す平面図である。図２２において、関連技術１における電子装置ＥＡ（ＲＡ）は、配線基板ＷＢ上に６つの半導体装置ＦＲＡ１〜ＦＲＡ６を有している。図２２に示すように、半導体装置ＦＲＡ１、ＦＲＡ３、ＦＲＡ５が配線基板ＷＢのｙ方向の上側において、ｘ方向に沿って並ぶように配置され、半導体装置ＦＲＡ２、ＦＲＡ４、ＦＲＡ６が配線基板ＷＢのｙ方向の下側において、ｘ方向に沿って並ぶように配置されている。
このとき、関連技術１における半導体装置ＦＲＡ１〜ＦＲＡ６は、図２２に示すように、同じ辺からリードＬＤ１（エミッタ端子）とリードＬＤ２（信号端子）が突出している。このため、関連技術１においては、リードＬＤ１の幅（ｘ方向の幅）が狭くなっている。この結果、関連技術１では、リードＬＤ１と接続される配線ＷＬ１（Ｕ）、配線ＷＬ１（Ｖ）、配線ＷＬ１（Ｗ）および配線ＷＬ４（Ｎ）の幅も狭くなる。さらに、関連技術１における半導体装置ＦＲＡ１〜ＦＲＡ６では、同じ辺からリードＬＤ１（エミッタ端子）とリードＬＤ２（信号端子）が突出していることに起因して、配線ＷＬ１（Ｕ）、配線ＷＬ１（Ｖ）、配線ＷＬ１（Ｗ）および配線ＷＬ４（Ｎ）の引き回しも複雑化され、配線長も長くなる。
この結果、関連技術１における電子装置ＥＡ（ＲＡ）全体としてオン抵抗を考えた場合も、配線ＷＬ１（Ｕ）、配線ＷＬ１（Ｖ）、配線ＷＬ１（Ｗ）および配線ＷＬ４（Ｎ）の幅が狭くなる点と長さが長くなる点によって、オン抵抗が大きくなると考えられる。
これに対し、本実施の形態１における電子装置ＥＡでは、図１８に示すように、エミッタ端子ＥＴと信号端子ＳＧＴとは、互いに対向する辺に配置されている。このため、例えば、図１８に示すように、それぞれのリードＬＤ１同士が対向するように、半導体装置ＰＡＣ１〜ＰＡＣ６を配置することにより、配線ＷＬ１（Ｕ）、配線ＷＬ１（Ｖ）および配線ＷＬ１（Ｗ）の引き回しが簡素化されて、配線長が短くなる。さらに、本実施の形態１では、エミッタ端子ＥＴと信号端子ＳＧＴとが互いに対向する辺に配置されており、辺Ｓ１にわたってエミッタ端子ＥＴを配置することができるため、このエミッタ端子ＥＴと接続される配線ＷＬ１（Ｕ）、配線ＷＬ１（Ｖ）および配線ＷＬ１（Ｗ）の幅も大きくすることができる。この結果、本実施の形態１では、半導体装置ＰＡＣ１〜ＰＡＣ６自体でのオン抵抗も低減できる上に、電子装置ＥＡ全体としてオン抵抗を考えた場合も、配線ＷＬ１（Ｕ）、配線ＷＬ１（Ｖ）および配線ＷＬ１（Ｗ）の引き回し構成が簡素化されて長さが短くなるとともに、配線ＷＬ１（Ｕ）、配線ＷＬ１（Ｖ）および配線ＷＬ１（Ｗ）のそれぞれの幅が大きくなることによる相乗効果によって、オン抵抗を低減することができるのである。すなわち、本実施の形態１における電子装置ＥＡによれば、個々の半導体装置ＰＡＣ１〜ＰＡＣ６の電気的特性だけでなく、電子装置ＥＡ全体としての電気的特性も向上することができる（第７優位性）。
（８）次に、関連技術１における電子装置ＥＡ（ＲＡ）では、図２２に示すように、リードＬＤ１（エミッタ端子）の幅が狭くなることに起因して、配線ＷＬ１（Ｕ）、配線ＷＬ１（Ｖ）、配線ＷＬ１（Ｗ）および配線ＷＬ４（Ｎ）の幅が狭くなり、配線幅を充分に確保することができなくなる。この場合、これらの配線に大電流が流れると、この配線幅の狭い領域での温度上昇が顕著となる。つまり、この配線幅の狭い領域では、半導体装置ＦＲＡ１〜ＦＲＡ６からの発熱と、配線自体（銅箔）の発熱が重なって、最も温度が高温となると考えられる。したがって、なるべく、配線幅を大きくすることが望まれる。
この点に関し、本実施の形態１における電子装置ＥＡでは、図１８に示すように、関連技術１に比べて、エミッタ端子ＥＴと接続される配線ＷＬ１（Ｕ）、配線ＷＬ１（Ｖ）および配線ＷＬ１（Ｗ）の幅を大きくすることができる。このことは、これらの配線に大電流が流れても、比較的温度上昇を抑制することができることを意味している。この結果、本実施の形態１によれば、電子装置ＥＡの局所的な温度上昇を抑制することができる（第８優位性）。
（９）さらに、図２２に示すように、関連技術１における半導体装置ＦＲＡ１〜ＦＲＡ６では、同じ辺からリードＬＤ１（エミッタ端子）とリードＬＤ２（信号端子）が突出していることに起因して、配線ＷＬ１（Ｕ）、配線ＷＬ１（Ｖ）、配線ＷＬ１（Ｗ）および配線ＷＬ４（Ｎ）の引き回しも複雑化され、配線長が長くなる。このため、関連技術１における電子装置ＥＡ（ＲＡ）では、配線基板ＷＢのサイズが大きくなる。
これに対し、図１８に示すように、本実施の形態１における電子装置ＥＡでは、リードＬＤ１（エミッタ端子）とリードＬＤ２（信号端子）とは、互いに対向する辺に配置されている。このため、例えば、図１８に示すように、それぞれのリードＬＤ１同士が対向するように、半導体装置ＰＡＣ１〜ＰＡＣ６を配置することにより、配線ＷＬ１（Ｕ）、配線ＷＬ１（Ｖ）および配線ＷＬ１（Ｗ）の引き回しが簡素化されて、配線長が短くなる。
さらに、図１９に示すように、それぞれのリードＬＤ１同士が対向するように、半導体装置ＰＡＣ１〜ＰＡＣ６を配置することにより、リードＬＤ２は、配線基板ＷＢ上で引き回しされずに、配線基板ＷＢの外縁部から接続端子ＣＮＴによって垂直方向（ｚ方向）に立ち上げる実装構造となっている。したがって、本実施の形態１における電子装置ＥＡでは、信号配線となる配線ＷＬ２の複雑化や電力配線となる配線ＷＬ１（Ｕ）、配線ＷＬ１（Ｖ）および配線ＷＬ１（Ｗ）などとの交差は存在しない。
以上のことから、本実施の形態１における電子装置ＥＡによれば、配線ＷＬ１（Ｕ）、配線ＷＬ１（Ｖ）および配線ＷＬ１（Ｗ）の引き回しが簡素化されて、配線長が短くなるとともに、信号配線となる配線ＷＬ２の複雑化や電力配線となる配線ＷＬ１（Ｕ）、配線ＷＬ１（Ｖ）および配線ＷＬ１（Ｗ）などとの交差を考慮する必要がなく、配線レイアウト構成の簡素化を図ることができる。つまり、本実施の形態１における電子装置ＥＡによれば、配線レイアウト構成の簡素化を図ることができ、これによって、電子装置ＥＡとしての小型化を図ることができる（第９優位性）。
＜関連技術２に対する優位性＞
（１０）続いて、本実施の形態１における半導体装置ＰＡＣ１の優位性を関連技術２と比較しながら説明する。図２３は、関連技術２における半導体装置ＳＲＡにおいて、封止体ＭＲの内部構成を示す図である。
図２３において、関連技術２における半導体装置ＳＲＡは、ＩＧＢＴが形成された半導体チップＣＨＰ１と、ダイオードが形成された半導体チップＣＨＰ２を有し、ダイオードが形成された半導体チップＣＨＰ２がエミッタ端子ＥＴに近くなるように配置されている。したがって、この関連技術２によれば、ダイオードとエミッタ端子ＥＴが近づくことから、エミッタ端子ＥＴとダイオードとの間を結ぶ配線の寄生インダクタンスを小さくすることができると考えられる。ただし、図２３に示すように、関連技術２においては、エミッタ端子ＥＴと信号端子ＳＧＴが封止体ＭＲの同じ辺に配置されていることから、エミッタ端子ＥＴの幅やクリップＣＬＰの幅は、信号端子ＳＧＴの配置スペースを確保する必要性から制限される。すなわち、関連技術２においては、エミッタ端子ＥＴの幅やクリップＣＬＰの幅を充分に確保することができない。
このことから、関連技術２では、たとえ、ダイオードとエミッタ端子ＥＴが近づくように配置されていても、エミッタ端子ＥＴ自体の幅が狭くなるため、エミッタ端子ＥＴとダイオードとの間を結ぶ配線の寄生インダクタンスを効果的に低減することはできないのである。つまり、エミッタ端子ＥＴとダイオードとの間を結ぶ配線の寄生インダクタンスを効果的に低減するためには、エミッタ端子ＥＴとダイオードの配置関係だけでなく、エミッタ端子ＥＴやクリップＣＬＰ自体の幅も考慮する必要があるのである。したがって、関連技術２の構成では、エミッタ端子ＥＴとダイオードとの間を結ぶ配線の寄生インダクタンスを効果的に低減する観点から充分とはいえないのである。
この点に関し、本実施の形態１における半導体装置ＰＡＣ１では、図１３（ａ）に示すように、ダイオードを形成した半導体チップＣＨＰ２がエミッタ端子ＥＴに近くなるように配置されている。このため、エミッタ端子ＥＴとダイオードとを結ぶ配線の長さが短くなり、これによって、配線の寄生インダクタンスを低減することができる。また、本実施の形態１における半導体装置ＰＡＣ１によれば、関連技術１における半導体装置ＦＲＡ１よりもクリップＣＬＰの幅も大きくできることから、この観点からも、エミッタ端子ＥＴとダイオードとを結ぶ配線の寄生インダクタンスを低減することができる。さらに、本実施の形態１における半導体装置ＰＡＣ１によれば、エミッタ端子ＥＴと信号端子ＳＧＴが対向する別々の辺に形成されており、エミッタ端子ＥＴの幅を辺Ｓ１にわたって大きくすることができるとともに、このエミッタ端子ＥＴと電気的に接続されるクリップＣＬＰの幅も大きくすることができる。すなわち、本実施の形態１では、ダイオードを形成した半導体チップＣＨＰ２をエミッタ端子ＥＴに近くなるように配置するとともに、エミッタ端子ＥＴやクリップＣＬＰ自体の幅も関連技術２に比べて大きくすることができる。このように本実施の形態１では、エミッタ端子ＥＴとダイオードの配置関係だけでなく、エミッタ端子ＥＴやクリップＣＬＰ自体の幅も考慮されているため、エミッタ端子ＥＴとダイオードとの間を結ぶ配線の寄生インダクタンスを効果的に低減することができる。
この結果、本実施の形態１における半導体装置ＰＡＣ１によれば、エミッタ端子ＥＴからダイオードへ還流電流が流入しやすくなり、フリーホイールダイオードとしての機能を充分に発揮させることができるのである。つまり、本実施の形態１における半導体装置ＰＡＣ１によれば、関連技術２に比べて、半導体チップＣＨＰ２に形成されたダイオードへの還流電流の流れ込みが容易となるため、ＩＧＢＴを効果的に保護することができる（第１０優位性）。
＜実施の形態１における半導体装置の製造方法＞
次に、本実施の形態１における半導体装置の製造方法について、図面を参照しながら説明する。
１．基材（リードフレーム）準備工程
まず、図２４（ａ）および図２４（ｂ）に示すように、リードフレームＬＦおよびチップ搭載部ＴＡＢを準備する。本実施の形態１では、リードフレームＬＦとチップ搭載部ＴＡＢは、別体として構成されており、リードフレームＬＦとチップ搭載部ＴＡＢは、例えば、位置決め用治具を使用して、リードフレームＬＦとチップ搭載部ＴＡＢの位置関係が調整される。ここで、図２４（ｂ）に示すように、チップ搭載部ＴＡＢの厚さは、リードフレームＬＦの厚さよりも厚くなっている。
なお、リードフレームＬＦには、複数のリードＬＤ１と複数のリードＬＤ２が形成されている。また、チップ搭載部ＴＡＢには、チップ搭載部ＴＡＢの第２面（裏面）から第１面（表面）に貫通するように貫通孔ＴＨが設けられている。
２．チップ搭載工程
次に、図２４（ａ）および図２４（ｂ）に示すように、チップ搭載部ＴＡＢ上に、例えば、高融点半田からなる導電性接着材ＡＤＨ１を形成する。具体的には、例えば、半田印刷法を使用することにより、チップ搭載部ＴＡＢ上に高融点半田からなる導電性接着材ＡＤＨ１を印刷する。
ここでいう高融点半田とは、２６０℃程度に加熱しても溶融しない半田を意図しており、例えば、融点が３００℃以上でリフロー温度が３５０℃程度のＰｂ（鉛）を多く含んだＰｂリッチな高融点半田を挙げることができる。
続いて、チップ搭載部ＴＡＢ上に、ＩＧＢＴが形成された半導体チップＣＨＰ１と、ダイオードが形成された半導体チップＣＨＰ２を搭載する。このとき、ＩＧＢＴが形成された半導体チップＣＨＰ１は、リードＬＤ２に近くなる位置に配置され、ダイオードが形成された半導体チップＣＨＰ２は、リードＬＤ１に近くなる位置に配置される。つまり、平面視において、リードＬＤ１と半導体チップＣＨＰ１の間に挟まれるように半導体チップＣＨＰ２が搭載され、リードＬＤ２と半導体チップＣＨＰ２の間に挟まれるように半導体チップＣＨＰ１が配置される。
ここで、ダイオードが形成された半導体チップＣＨＰ２においては、半導体チップＣＨＰ２の裏面に形成されたカソード電極パッドが、導電性接着材ＡＤＨ１を介してチップ搭載部ＴＡＢと接触するように配置される。この結果、半導体チップＣＨＰ２の表面に形成されているアノード電極パッドＡＤＰが上を向くことになる。
一方、ＩＧＢＴが形成された半導体チップＣＨＰ１においては、半導体チップＣＨＰ１の裏面に形成されたコレクタ電極パッドが、導電性接着材ＡＤＨ１を介してチップ搭載部ＴＡＢと接触するように配置される。これにより、半導体チップＣＨＰ２のカソード電極パッドと、半導体チップＣＨＰ１のコレクタ電極パッドは、チップ搭載部ＴＡＢを介して電気的に接続されることになる。
また、半導体チップＣＨＰ２の表面に形成されているエミッタ電極パッドＥＰ、および、複数の電極パッドであるゲート電極パッドＧＰ、温度検知用電極パッドＴＣＰ、温度検知用電極パッドＴＡＰ、電流検知用電極パッドＳＥＰ、ケルビン検知用電極パッドＫＰは上を向くことになる。そして、ＩＧＢＴが形成された半導体チップＣＨＰ１は、エミッタ電極パッドＥＰがリードＬＤ１側に配置され、かつ、複数の電極パッドがリードＬＤ２側に配置されるように、チップ搭載部ＴＡＢ上に搭載されることになる。
なお、ＩＧＢＴが形成された半導体チップＣＨＰ１と、ダイオードが形成された半導体チップＣＨＰ２の搭載順は、半導体チップＣＨＰ１が前で、半導体チップＣＨＰ２が後でもよいし、半導体チップＣＨＰ２が前で、半導体チップＣＨＰ１が後であってもよい。
３．電気的接続工程
次に、図２５（ａ）および図２５（ｂ）に示すように、半導体チップＣＨＰ２のアノード電極パッドＡＤＰ上に、例えば、高融点半田からなる導電性接着材ＡＤＨ２を形成する。その後、半導体チップＣＨＰ１のエミッタ電極パッドＥＰ上に、例えば、高融点半田からなる導電性接着材ＡＤＨ２を形成する。さらに、図２５（ａ）および図２５（ｂ）に示すように、リードＬＤ１の一部領域上にも、例えば、高融点半田からなる導電性接着材ＡＤＨ２を形成する。
具体的には、例えば、塗布法を使用することにより、半導体チップＣＨＰ１上、半導体チップＣＨＰ２上およびリードＬＤ１の一部領域上にも、例えば、高融点半田からなる導電性接着材ＡＤＨ２を塗布する。このとき形成される導電性接着材ＡＤＨ２は、上述した導電性接着材ＡＤＨ１と同じ材料成分であってもよいし、異なる材料成分であってもよい。
その後、図２５（ａ）および図２５（ｂ）に示すように、リードＬＤ１上と、半導体チップＣＨＰ２上と、半導体チップＣＨＰ１上にわたって、クリップＣＬＰを搭載する。
これにより、リードＬＤ１と、半導体チップＣＨＰ２に形成されているアノード電極パッドＡＤＰと、半導体チップＣＨＰ１に形成されているエミッタ電極パッドＥＰがクリップＣＬＰによって電気的に接続されることになる。
続いて、例えば、高融点半田からなる導電性接着材ＡＤＨ１および高融点半田からなる導電性接着材ＡＤＨ２に対してリフローを実施する。具体的には、導電性接着剤ＡＤＨ１および導電性接着材ＡＤＨ２を含むリードフレームＬＦを、例えば、３５０℃程度の温度で加熱する。これにより、高融点半田からなる導電性接着材ＡＤＨ１および高融点半田からなる導電性接着材ＡＤＨ２を溶融させることができる。
その後、高融点半田に含まれているフラックスを除去するため、フラックス洗浄を実施する。そして、その後の工程で行われるワイヤボンディング工程におけるワイヤのボンディング特性を向上させる観点から、リードフレームＬＦ１の表面に対してプラズマ処理を実施することにより、リードフレームＬＦの表面を清浄化する。
続いて、図２６（ａ）および図２６（ｂ）に示すように、ワイヤボンディング工程を実施する。例えば、図２６（ａ）に示すように、リードＬＤ２とゲート電極パッドＧＰがワイヤＷで電気的に接続され、リードＬＤ２と温度検知用電極パッドＴＣＰがワイヤＷで電気的に接続される。また、リードＬＤ２と温度検知用電極パッドＴＡＰがワイヤＷで電気的に接続され、リードＬＤ２と電流検知用電極パッドＳＥＰがワイヤＷで電気的に接続される。さらに、リードＬＤ２とケルビン検知用電極パッドＫＰがワイヤＷで電気的に接続される。このとき、本実施の形態１では、リードＬＤ２が、クリップＣＬＰが接続されているリードＬＤ１と反対側に配置されているため、クリップＣＬＰによる干渉を考慮することなく、ワイヤボンディング工程を実施することができる。
４．封止（モールド）工程
次に、図２７（ａ）および図２７（ｂ）に示すように、半導体チップＣＨＰ１、半導体チップＣＨＰ２、チップ搭載部ＴＡＢの一部、リードＬＤ１の一部、複数のリードＬＤ２のそれぞれの一部、クリップＣＬＰおよびワイヤＷ２を封止して封止体ＭＲを形成する。
このとき、封止体ＭＲは上面、上面とは反対側の下面、その厚さ方向において上面と下面との間に位置する第１側面および第１側面と対向する第２側面を有する。図２７（ａ）では、第１側面の辺Ｓ１と、第２側面の辺Ｓ２が図示されている。さらに、封止体ＭＲにおいては、リードＬＤ１が封止体ＭＲの第１側面（辺Ｓ１）から突出し、かつ、複数のリードＬＤ２が封止体ＭＲの第２側面（辺Ｓ２）から突出する。
なお、図２７（ａ）および図２７（ｂ）では図示されていないが、上述した封止体ＭＲの下面からは、チップ搭載部ＴＡＢの第２面（裏面）が露出する。また、図２５（ａ）に示すように、チップ搭載部ＴＡＢの平面積は、半導体チップＣＨＰ１および半導体チップＣＨＰ２の合計平面積よりも大きく、平面視において、チップ搭載部ＴＡＢの半導体チップＣＨＰ１および半導体チップＣＨＰ２が重ならない部分には、第１面（表面）から第２面（裏面）にかけて貫通した貫通孔ＴＨが形成されている。そして、貫通孔ＴＨ内は封止体ＭＲの一部で充填される。これにより、本実施の形態１によれば、貫通孔ＴＨに埋め込まれた樹脂によるアンカー効果によって、封止体ＭＲとチップ搭載部ＴＡＢとの密着強度が向上する。
さらに、本実施の形態１における封止工程では、封止体ＭＲの側面からチップ搭載部ＴＡＢの一部が突出しないように構成しているが、これに限らず、例えば、封止体ＭＲの側面からチップ搭載部ＴＡＢの一部が突出するように封止体ＭＲを形成することもできる。すなわち、この場合、封止体ＭＲは、図２７（ａ）に示すように、第１側面（辺Ｓ１）および第２側面（辺Ｓ２）と交差する第３側面（辺Ｓ３）と、第１側面および第２側面と交差し、第３側面と対向する第４側面（辺Ｓ４）と、を有し、チップ搭載部ＴＡＢの一部が封止体ＭＲの第３側面および第４側面から突出するように、封止体ＭＲを形成してもよい。
５．外装めっき工程
その後、図２８（ａ）および図２８（ｂ）に示すように、封止体ＭＲの裏面から露出するチップ搭載部ＴＡＢ、リードＬＤ１の一部の表面およびリードＬＤ２の一部の表面に導体膜であるめっき層ＰＦ（錫膜）を形成する。すなわち、リードＬＤ１の封止体ＭＲから露出した部分、複数のリードＬＤの封止体ＭＲから露出した部分およびチップ搭載部ＴＡＢの第２面（裏面）にめっき層ＰＦを形成する。
６．マーキング工程
そして、樹脂からなる封止体ＭＲの表面に製品名や型番などの情報（マーク）を形成する。なお、マークの形成方法としては、印刷方式により印字する方法やレーザを封止体の表面に照射することによって刻印する方法を用いることができる。
７．個片化工程
続いて、複数のリードＬＤ１のそれぞれの一部および複数のリードＬＤ２のそれぞれの一部を切断することにより、複数のリードＬＤ１および複数のリードＬＤ２をリードフレームＬＦから分離する。これにより、図２９に示すように、本実施の形態１における半導体装置ＰＡＣ１を製造することができる。その後、複数のリードＬＤ１のそれぞれおよび複数の第２リードＬＤ２のそれぞれを成形する。そして、例えば、電気的特性をテストするテスト工程を実施した後、良品と判定された半導体装置ＰＡＣ１が出荷される。
＜変形例＞
本実施の形態１においては、導電性接着材ＡＤＨ１および導電性接着材ＡＤＨ２として、高融点半田を使用する例について説明したが、これに限らず、例えば、エポキシ樹脂等の材料をバインダとして、銀フィラー（Ａｇフィラー）を含有させた銀ペーストを導電性材料ＡＤＨ１および導電性材料ＡＤＨ２に使用してもよい。
以下に、導電性材料ＡＤＨ１および導電性材料ＡＤＨ２として、銀ペーストを使用した半導体装置の製造方法について図面を参照しながら説明する。
まず、実施の形態１と同様に、リードフレームＬＦおよびチップ搭載部ＴＡＢを準備する。その後、図３０（ａ）および図３０（ｂ）に示すように、チップ搭載部ＴＡＢ上に、例えば、銀ペーストＡＧＰ１を形成する。続いて、チップ搭載部ＴＡＢ上に、ＩＧＢＴが形成された半導体チップＣＨＰ１と、ダイオードが形成された半導体チップＣＨＰ２を搭載する。
次に、図３１（ａ）および図３１（ｂ）に示すように、半導体チップＣＨＰ２のアノード電極パッドＡＤＰ上に、例えば、銀ペーストＡＧＰ２を形成する。その後、半導体チップＣＨＰ１のエミッタ電極パッドＥＰ上に、例えば、銀ペーストＡＧＰ２を形成する。さらに、リードＬＤ１の一部領域上にも、例えば、銀ペーストＡＧＰ２を形成する。
その後、図３１（ａ）および図３１（ｂ）に示すように、リードＬＤ１上と、半導体チップＣＨＰ２上と、半導体チップＣＨＰ１上にわたって、クリップＣＬＰを搭載する。そして、銀ペーストＡＧＰ１および銀ペーストＡＧＰ２に対してベーク処理を実施する。
これにより、リードＬＤ１と、半導体チップＣＨＰ２に形成されているアノード電極パッドＡＤＰと、半導体チップＣＨＰ１に形成されているエミッタ電極パッドＥＰがクリップＣＬＰによって電気的に接続されることになる。
以降の工程は実施の形態１における半導体装置の製造方法と同様である。以上のようにして、本変形例における半導体装置を製造することができる。
（実施の形態２）
本実施の形態２では、リードフレームとチップ搭載部が機械的に締結されている構成例について説明する。すなわち、本実施の形態２においては、リードフレームは吊りリードを有し、チップ搭載部と吊りリードとは、機械的に締結されている点に特徴点がある。なお、リードフレームに設けられている吊リードは、リードフレームを切断して半導体装置を取得する際、切断され、半導体装置には、吊りリードの切断後の残骸が残存することになる。本明細書では、半導体装置に残存する吊りリードの切断後の残骸も、表現の便宜上、「吊りリード」と呼ぶことにする。
図３２は、本実施の形態２における半導体装置ＰＡＣ１の封止体ＭＲの内部構造を示す図である。図３２に示す本実施の形態２における半導体装置ＰＡＣ１は、図１３（ａ）に示す前記実施の形態１における半導体装置ＰＡＣ１とほぼ同様の構成をしているため、相違点を中心に説明することにする。
図３２に示すように、本実施の形態２における半導体装置ＰＡＣ１は、チップ搭載部ＴＡＢと機械的に締結されている吊リードＨＬＤが封止体ＭＲの内部に残存している。そして、この吊リードＨＬＤの先端部（切断部）が封止体ＭＲの側面から露出している。
以下に、このように構成されている本実施の形態２における半導体装置ＰＡＣ１の製造方法について図面を参照しながら説明する。
１．基材（リードフレーム）準備工程
まず、図３３に示すように、リードフレームＬＦおよびチップ搭載部ＴＡＢを準備する。このとき、本実施の形態２では、リードフレームＬＦとチップ搭載部ＴＡＢは、吊りリードＨＬＤによって機械的に締結されている。このため、本実施の形態２では、リードフレームＬＦとチップ搭載部ＴＡＢの間の位置決め治具を使用する必要がなくなり、リードフレームＬＦとチップ搭載部ＴＡＢとの間の位置合わせが不要となる利点が得られる。なお、図示はしないが、チップ搭載部ＴＡＢの厚さは、リードフレームＬＦの厚さよりも厚くなっている。つまり、本実施の形態２では、リードフレームＬＦの厚さと、チップ搭載部ＴＡＢの厚さが異なっていることから、リードフレームＬＦと一体的にチップ搭載部ＴＡＢが形成されておらず、別体となっている。ただし、本実施の形態２では、別体として構成されているリードフレームＬＦとチップ搭載部ＴＡＢとを吊りリードＨＬＤで機械的に締結することにより、製造工程における取扱いを容易にしている。
２．チップ搭載工程
次に、図３３に示すように、チップ搭載部ＴＡＢ上に、例えば、高融点半田からなる導電性接着材ＡＤＨ１を形成する。続いて、チップ搭載部ＴＡＢ上に、ＩＧＢＴが形成された半導体チップＣＨＰ１と、ダイオードが形成された半導体チップＣＨＰ２を搭載する。このとき、ＩＧＢＴが形成された半導体チップＣＨＰ１は、リードＬＤ２に近くなる位置に配置され、ダイオードが形成された半導体チップＣＨＰ２は、リードＬＤ１に近くなる位置に配置される。つまり、平面視において、リードＬＤ１と半導体チップＣＨＰ１の間に挟まれるように半導体チップＣＨＰ２が搭載され、リードＬＤ２と半導体チップＣＨＰ２の間に挟まれるように半導体チップＣＨＰ１が配置される。
３．電気的接続工程
次に、図３４に示すように、半導体チップＣＨＰ２のアノード電極パッドＡＤＰ上に、例えば、高融点半田からなる導電性接着材ＡＤＨ２を形成する。その後、半導体チップＣＨＰ１のエミッタ電極パッドＥＰ上に、例えば、高融点半田からなる導電性接着材ＡＤＨ２を形成する。さらに、図３４に示すように、リードＬＤ１の一部領域上にも、例えば、高融点半田からなる導電性接着材ＡＤＨ２を形成する。
その後、図３４に示すように、リードＬＤ１上と、半導体チップＣＨＰ２上と、半導体チップＣＨＰ１上にわたって、クリップＣＬＰを搭載する。
これにより、リードＬＤ１と、半導体チップＣＨＰ２に形成されているアノード電極パッドＡＤＰと、半導体チップＣＨＰ１に形成されているエミッタ電極パッドＥＰがクリップＣＬＰによって電気的に接続されることになる。
続いて、例えば、高融点半田からなる導電性接着材ＡＤＨ１および高融点半田からなる導電性接着材ＡＤＨ２に対してリフローを実施する。その後、高融点半田に含まれているフラックスを除去するため、フラックス洗浄を実施する。そして、その後の工程で行われるワイヤボンディング工程におけるワイヤのボンディング特性を向上させる観点から、リードフレームＬＦ１の表面に対してプラズマ処理を実施することにより、リードフレームＬＦの表面を清浄化する。
続いて、図３５に示すように、ワイヤボンディング工程を実施する。例えば、図３５に示すように、リードＬＤ２とゲート電極パッドＧＰがワイヤＷで電気的に接続され、リードＬＤ２と温度検知用電極パッドＴＣＰがワイヤＷで電気的に接続される。また、リードＬＤ２と温度検知用電極パッドＴＡＰがワイヤＷで電気的に接続され、リードＬＤ２と電流検知用電極パッドＳＥＰがワイヤＷで電気的に接続される。さらに、リードＬＤ２とケルビン検知用電極パッドＫＰがワイヤＷで電気的に接続される。
４．封止（モールド）工程
次に、図３６に示すように、半導体チップＣＨＰ１、半導体チップＣＨＰ２、チップ搭載部ＴＡＢの一部、リードＬＤ１の一部、複数のリードＬＤ２のそれぞれの一部、クリップＣＬＰおよびワイヤＷ２を封止して封止体ＭＲを形成する。
５．外装めっき工程
その後、図３７に示すように、封止体ＭＲの裏面から露出するチップ搭載部ＴＡＢ、リードＬＤ１の一部の表面およびリードＬＤ２の一部の表面に導体膜であるめっき層ＰＦ（錫膜）を形成する。すなわち、リードＬＤ１の封止体ＭＲから露出した部分、複数のリードＬＤの封止体ＭＲから露出した部分およびチップ搭載部ＴＡＢの第２面（裏面）にめっき層ＰＦを形成する。
６．マーキング工程
そして、樹脂からなる封止体ＭＲの表面に製品名や型番などの情報（マーク）を形成する。なお、マークの形成方法としては、印刷方式により印字する方法やレーザを封止体の表面に照射することによって刻印する方法を用いることができる。
７．個片化工程
続いて、複数のリードＬＤ１のそれぞれの一部および複数のリードＬＤ２のそれぞれの一部を切断することにより、複数のリードＬＤ１および複数のリードＬＤ２をリードフレームＬＦから分離する。このとき、リードフレームＬＦとチップ搭載部ＴＡＢを接続している吊リードも切断される。これにより、図３８に示すように、本実施の形態２における半導体装置ＰＡＣ１を製造することができる。
このとき、図３８に示すように、封止体ＭＲの側面から吊りリードＨＬＤの切断面が露出する。これによって、本実施の形態２における半導体装置の製造方法において、リードフレームＬＦとチップ搭載部ＴＡＢが吊りリードＨＬＤで締結されていたことがわかることになる。もちろん、封止体ＭＲの内部を見れば、図３２に示すように、チップ搭載部ＴＡＢの四隅に吊りリードＨＬＤとチップ搭載部ＴＡＢとを機械的に締結した痕跡が残ることになる。その後、複数のリードＬＤ１のそれぞれおよび複数の第２リードＬＤ２のそれぞれを成形する。そして、例えば、電気的特性をテストするテスト工程を実施した後、良品と判定された半導体装置ＰＡＣ１が出荷される。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
前記実施の形態は、下記の形態を含む。
（付記１）
（ａ）第１リードおよび複数の第２リードを備えるリードフレームを準備する工程、
（ｂ）絶縁ゲートバイポーラトランジスタを備え、エミッタ電極パッドおよびゲート電極パッドが形成された第１表面と、コレクタ電極が形成され、前記第１表面とは反対側の第１裏面と、を有する第１半導体チップと、ダイオードを備え、アノード電極パッドが形成された第２表面と、カソード電極が形成され、前記第２表面とは反対側の第２裏面と、を有する第２半導体チップとを、チップ搭載部の第１面上に搭載する工程、
（ｃ）前記第１半導体チップの前記第１表面および前記第２半導体チップの前記第２表面上に第１導電性部材を配置する工程、
（ｄ）前記第１半導体チップの前記コレクタ電極と前記第２半導体チップのカソード電極とを前記チップ搭載部を介して電気的に接続し、かつ、前記第１半導体チップの前記エミッタ電極パッド、前記第２半導体チップの前記アノード電極パッドおよび前記第１リードを前記第１導電性部材を介して電気的に接続する工程、
（ｅ）前記（ｄ）工程の後、前記第１半導体チップの前記第１表面上に形成された前記ゲート電極パッドと前記複数の第２リードのうちの１つのリードとを第２導電性部材を介して電気的に接続する工程、
（ｆ）前記第１半導体チップ、前記第２半導体チップ、前記チップ搭載部の一部、前記第１リードの一部、前記複数の第２リードのそれぞれの一部、前記第１導電性部材および前記第２導電性部材を封止する封止体を形成する工程、
を有し、
前記（ｂ）工程は、平面視において、前記第２半導体チップが前記第１リードと前記第１半導体チップとの間に位置し、かつ、前記第１半導体チップが前記複数の第２リードと前記第２半導体チップの間に位置するように、前記チップ搭載部の前記第１面上に前記第１半導体チップおよび前記第２半導体チップを搭載する半導体装置の製造方法。
（付記２）
付記１に記載の半導体装置の製造方法において、
前記（ｆ）工程は、前記封止体が上面、前記上面とは反対側の下面、その厚さ方向において前記上面と前記下面との間に位置する第１側面および前記第１側面と対向する第２側面を有するように行ない、かつ、前記第１リードが前記封止体の前記第１側面から突出し、前記複数の第２リードが前記封止体の前記第２側面から突出するように行う半導体装置の製造方法。
（付記３）
付記２に記載の半導体装置の製造方法において、
前記（ｆ）工程は、前記チップ搭載部の前記第１面とは反対側の第２面が露出するように前記封止体を形成する半導体装置の製造方法。
（付記４）
付記１に記載の半導体装置の製造方法において、
前記（ｂ）工程は、導電性接着材を介して、前記第１半導体チップおよび前記第２半導体チップを前記チップ搭載部の前記第１面上に搭載し、
前記（ｃ）工程は、前記導電性接着材を介して、前記第１導電性部材を前記第１半導体チップの前記第１表面および前記第２半導体チップの前記第２表面上に配置し、
前記（ｄ）工程は、前記導電性接着材を加熱することにより行う半導体装置の製造方法。
（付記５）
付記４に記載の半導体装置の製造方法において、
前記導電性接着材は、半田である半導体装置の製造方法。
（付記６）
付記１に記載の半導体装置の製造方法において、
前記封止体の断面視において、前記チップ搭載部の厚さは、前記第１リードの厚さよりも厚い半導体装置の製造方法。
（付記７）
付記６に記載の半導体装置の製造方法において、
前記リードフレームは吊りリードを有し、
前記チップ搭載部と前記吊りリードとは、機械的に締結されている半導体装置の製造方法。
（付記８）
付記１に記載の半導体装置の製造方法において、
前記チップ搭載部の平面積は、前記第１半導体チップおよび前記第２半導体チップの合計平面積よりも大きく、
平面視において、前記チップ搭載部の前記第１半導体チップおよび前記第２半導体チップが重ならない部分には、前記第１面から前記第２面にかけて貫通した貫通孔が形成され、
前記（ｆ）工程は、前記貫通孔内が前記封止体の一部で充填されるように行う半導体装置の製造方法。
（付記９）
付記３に記載の半導体装置の製造方法において、
前記封止体は、前記第１側面および前記第２側面と交差する第３側面と、前記第１側面および前記第２側面と交差し、前記第３側面と対向する第４側面と、を有し、
前記（ｆ）工程は、前記チップ搭載部の一部が前記封止体の前記第３側面および前記第４側面から突出するように行う半導体装置の製造方法。
（付記１０）
付記３に記載の半導体装置の製造方法において、
（ｇ）前記（ｆ）工程の後、前記第１リードの前記封止体から露出した部分、前記複数の第２リードの前記封止体から露出した部分および前記チップ搭載部の前記第２面にめっき層を形成する工程、
（ｈ）前記（ｇ）工程の後、前記第１リードの一部および前記複数の第２リードのそれぞれの一部を切断することにより、前記第１リードおよび前記複数の第２リードを前記リードフレームから分離する工程、
（ｉ）前記（ｈ）工程の後、前記第１リードおよび前記複数の第２リードのそれぞれを成形する工程、
を有する半導体装置の製造方法。
１０ ＭＯＳＦＥＴ
１１ ボディダイオード
１２ ＰＮＰバイポーラトランジスタ
ＡＤＥ アノード電極
ＡＤＨ１ 導電性接着材
ＡＤＨ２ 導電性接着材
ＡＤＰ アノード電極パッド
ＡＧＰ１ 銀ペースト
ＡＧＰ２ 銀ペースト
ＢＢ（Ｎ） バスバー
ＢＢ（Ｐ） バスバー
ＢＢ（Ｕ） バスバー
ＢＢ（Ｖ） バスバー
ＢＢ（Ｗ） バスバー
ＣＢ 制御基板
ＣＤＥ カソード電極
ＣＤＰ カソード電極パッド
ＣＥ コレクタ電極
ＣＨＰ１ 半導体チップ
ＣＨＰ２ 半導体チップ
ＣＮＴ 接続端子
ＣＰ コレクタ電極パッド
ＣＳ 樹脂ケース
ＣＴ コレクタ端子
Ｅ 直流電源
ＥＡ 電子装置
ＥＥ エミッタ電極
ＥＰ エミッタ電極パッド
ＥＲ ｎ＋型半導体領域
ＥＴ エミッタ端子
ＦＲＡ１ 半導体装置
ＦＲＡ２ 半導体装置
ＦＲＡ３ 半導体装置
ＦＲＡ４ 半導体装置
ＦＲＡ５ 半導体装置
ＦＲＡ６ 半導体装置
ＦＷＤ ダイオード
ＧＣ ゲート制御回路
ＧＥ ゲート電極
ＧＯＸ ゲート絶縁膜
ＧＰ ゲート電極パッド
ＧＴ ゲート端子
ＨＬＤ 吊りリード
ＩＮＶ インバータ回路
ＫＰ ケルビン検知用電極パッド
ＫＴ ケルビン端子
ＬＤ１ リード
ＬＤ２ リード
ＬＦ リードフレーム
ＬＧ１ 第１レグ
ＬＧ２ 第２レグ
ＬＧ３ 第３レグ
ＬＳ１ 長辺
ＬＳ２ 長辺
ＭＲ 封止体
ＭＴ ３相誘導モータ
ＮＲ１ ｎ＋型半導体領域
ＮＲ２ ｎ−型半導体領域
ＮＲ３ ｎ＋型半導体領域
ＮＲ４ ｎ−型半導体領域
ＮＴ 負電位端子
ＰＡＣ１ 半導体装置
ＰＡＣ２ 半導体装置
ＰＡＣ３ 半導体装置
ＰＡＣ４ 半導体装置
ＰＡＣ５ 半導体装置
ＰＡＣ６ 半導体装置
ＰＲ１ ｐ＋型半導体領域
ＰＲ２ ｐ型半導体領域
ＰＲ３ ｐ型半導体領域
ＰＲ４ ｐ−型半導体領域
ＰＴ 正電位端子
Ｑ１ ＩＧＢＴ
Ｑ２ 検知用ＩＧＢＴ
Ｑ３ パワーＭＯＳＦＥＴ
ＲＴ ロータ
ＳＥＰ 電流検知用電極パッド
ＳＥＴ 電流検知用端子
ＳＧＴ 信号端子
ＳＲＡ 半導体装置
ＳＳ１ 短辺
ＳＳ２ 短辺
ＳＷ１ スイッチ
ＳＷ２ スイッチ
ＳＷ３ スイッチ
ＳＷ４ スイッチ
ＳＷ５ スイッチ
ＳＷ６ スイッチ
Ｓ１ 辺
Ｓ２ 辺
Ｓ３ 辺
Ｓ４ 辺
ＴＡＢ チップ搭載部
ＴＡＰ 温度検知用電極パッド
ＴＡＴ 温度検知用端子
ＴＣＰ 温度検知用電極パッド
ＴＣＴ 温度検知用端子
ＴＤ 温度検知用ダイオード
ＴＨ 貫通孔
ＴＲ トレンチ
ＵＴ 端子
ＶＴ 端子
Ｗ ワイヤ
ＷＢ 配線基板
ＷＬ１（Ｕ） 配線
ＷＬ１（Ｖ） 配線
ＷＬ１（Ｗ） 配線
ＷＬ２ 配線
ＷＬ３（Ｐ） 配線
ＷＬ４（Ｎ１） 配線
ＷＬ４（Ｎ２） 配線
ＷＬ４（Ｎ３） 配線
ＷＴ 端子

Claims (15)

  1. 第１絶縁ゲートバイポーラトランジスタを備え、エミッタ電極パッドおよびゲート電極パッドが形成された第１表面と、コレクタ電極が形成され、前記第１表面とは反対側の第１裏面と、を有する第１半導体チップと、
    ダイオードを備え、アノード電極パッドが形成された第２表面と、カソード電極が形成され、前記第２表面とは反対側の第２裏面と、を有する第２半導体チップと、
    前記第１半導体チップおよび前記第２半導体チップが搭載された第１面と、前記第１面とは反対側の第２面とを有するチップ搭載部と、
    第１リードと、
    複数の第２リードと、
    前記第１リードと電気的に接続された第１導電性部材と、
    前記複数の第２リードのうちの１つのリードと前記第１半導体チップの前記第１表面上に形成された前記ゲート電極パッドとを電気的に接続する第２導電性部材と、
    前記チップ搭載部の前記第１面と同じ側の面である上面、前記上面とは反対側の下面、その厚さ方向において前記上面と前記下面との間に位置する第１側面、およびその厚さ方向において前記上面と前記下面との間に位置し、かつ、前記第１側面と対向する第２側面、を有し、前記第１半導体チップ、前記第２半導体チップ、前記チップ搭載部の一部、前記第１リードの一部、前記複数の第２リードのそれぞれの一部、前記第１導電性部材および前記第２導電性部材を封止する封止体と、
    を備え、
    前記第１半導体チップは、前記第１半導体チップの前記第１裏面が前記チップ搭載部の前記第１面と対向するように、前記チップ搭載部の前記第１面上に搭載され、
    前記第２半導体チップは、前記第２半導体チップの前記第２裏面が前記チップ搭載部の前記第１面と対向するように、前記チップ搭載部の前記第１面上に搭載され、
    前記第１半導体チップの前記エミッタ電極パッドと前記第２半導体チップの前記アノード電極パッドとは前記第１導電性部材を介して前記第１リードと電気的に接続され、
    前記第１半導体チップの前記コレクタ電極と前記第２半導体チップの前記カソード電極とは前記チップ搭載部を介して電気的に接続され、
    平面視において、前記第２半導体チップは、前記第１リードと前記第１半導体チップとの間に位置するように、前記チップ搭載部の前記第１面上に搭載され、かつ、前記第１半導体チップは、前記第２半導体チップと前記複数の第２リードとの間に位置するように、前記チップ搭載部の前記第１面上に搭載されており、
    前記第１リードは、前記封止体の前記第１側面から突出し、
    前記複数の第２リードのそれぞれは、前記封止体の前記第２側面から突出し、
    前記チップ搭載部は、前記チップ搭載部の前記第２面が前記第１半導体チップ、前記第２半導体チップ、前記第１リード、前記複数の第２リード、前記第１導電性部材および前記第２導電性部材を含む他の部材で覆われずに前記封止体の前記下面から露出し、かつ、前記チップ搭載部が前記封止体の前記第２側面から露出しないように、前記封止体で封止されている、半導体装置。
  2. 請求項１に記載の半導体装置において、
    平面視において、前記ゲート電極パッドが前記エミッタ電極パッドよりも前記複数の第２リードに近くなるように、前記第１半導体チップは前記チップ搭載部の前記第１面上に搭載されている半導体装置。
  3. 請求項２に記載の半導体装置において、
    前記第１半導体チップの前記第１表面上には複数の電極パッドが形成され、
    前記複数の電極パッドのそれぞれは、前記複数の第２リードのうち、前記ゲート電極パッドと電気的に接続されたリード以外の複数のリードと複数の第３導電性部材を介して電気的に接続され、
    平面視において、前記複数の電極パッドが前記エミッタ電極パッドよりも前記複数の第２リードに近くなるように、前記第１半導体チップは前記チップ搭載部の前記第１面上に搭載されている半導体装置。
  4. 請求項３に記載の半導体装置において、
    前記第１半導体チップの前記ゲート電極パッドおよび前記複数の電極パッドは、平面視において、前記第１半導体チップの辺のうち、前記複数の第２リードに最も近い辺に沿って配置されている半導体装置。
  5. 請求項４に記載の半導体装置において、
    平面視において、前記第１導電性部材は、前記ゲート電極パッド、前記複数の電極パッド、前記第２導電性部材、および前記複数の第３導電性部材のいずれとも重なっていない半導体装置。
  6. 請求項４に記載の半導体装置において、
    前記第１導電性部材は、銅を主要な成分とする板状部材であり、
    前記第２導電部材および複数の第３導電部材のそれぞれは、金、銅もしくはアルミニウムを主要な成分とする金属ワイヤである半導体装置。
  7. 請求項１に記載の半導体装置において、
    前記チップ搭載部の平面積は、前記第１半導体チップおよび前記第２半導体チップの合計平面積よりも大きく、
    平面視において、前記チップ搭載部の前記第１半導体チップおよび前記第２半導体チップが重ならない部分には、前記第１面から前記第２面にかけて貫通した貫通孔が形成され、
    前記貫通孔内には、前記封止体の一部が充填されている半導体装置。
  8. 請求項１に記載の半導体装置において、
    前記封止体は、前記第１側面および前記第２側面と交差する第３側面と、前記第１側面および前記第２側面と交差し、前記第３側面と対向する第４側面と、を有し、
    前記チップ搭載部の一部は、前記第１リードおよび前記複数の第２リードのそれぞれが露出しない前記封止体の前記第３側面および前記第４側面から突出している半導体装置。
  9. 請求項１に記載の半導体装置において、
    前記第１リードの前記封止体から露出している部分は、複数の部分に分割され、
    平面視において、前記第１リードの前記複数の部分のそれぞれの幅は、前記複数の第２リードのそれぞれの幅よりも広い半導体装置。
  10. 請求項３に記載の半導体装置において、
    前記第１半導体チップの前記複数の電極パッドは、前記第１半導体チップの温度を検知する温度検知ダイオードと電気的に接続されたパッド、前記第１絶縁ゲートバイポーラトランジスタの過電流を検知する第２絶縁ゲートバイポーラトランジスタと電気的に接続されたパッド、および前記第１絶縁ゲートバイポーラトランジスタのエミッタ電極と電気的に接続されたパッド、を含む半導体装置。
  11. 請求項１に記載の半導体装置において、
    前記チップ搭載部の前記第２面は、前記半導体装置を配線基板に実装した際、前記配線基板上に形成された配線と半田付け可能な面である半導体装置。
  12. 主面に複数の配線が形成された配線基板と、
    前記配線基板の前記主面上に搭載され、前記複数の配線のそれぞれと電気的に接続された第１半導体装置と、を含み、
    前記第１半導体装置は、
    絶縁ゲートバイポーラトランジスタを備え、エミッタ電極パッドとゲート電極パッドが形成された第１表面と、コレクタ電極が形成され、前記第１表面とは反対側の第１裏面と、を有する第１半導体チップと、
    ダイオードを備え、アノード電極パッドが形成された第２表面と、カソード電極が形成され、前記第２表面とは反対側の第２裏面と、を有する第２半導体チップと、
    前記第１半導体チップおよび前記第２半導体チップが搭載された第１面と、前記第１面とは反対側の第２面とを有するチップ搭載部と、
    第１リードと、
    第２リードと
    前記第１リードと電気的に接続された第１導電性部材と、
    前記第２リードと電気的に接続された第２導電性部材と、
    前記チップ搭載部の前記第１面と同じ側の面である上面、前記上面とは反対側の下面、その厚さ方向において前記上面と前記下面との間に位置する第１側面、およびその厚さ方向において前記上面と前記下面との間に位置し、かつ、前記第１側面と対向する第２側面と、を有し、前記第１半導体チップ、前記第２半導体チップ、前記チップ搭載部の一部、前記第１リードの一部、前記第２リードの一部、前記第１導電性部材および前記第２導電性部材を封止する封止体と、
    を備え、
    前記第１半導体チップは、前記第１半導体チップの前記第１裏面が前記チップ搭載部の前記第１面と対向するように、前記チップ搭載部の前記第１面上に搭載され、
    前記第２半導体チップは、前記第２半導体チップの前記第２裏面が前記チップ搭載部の前記第１面と対向するように、前記チップ搭載部の前記第１面上に搭載され、
    前記第１半導体チップの前記エミッタ電極パッドと前記第２半導体チップの前記アノード電極パッドとは前記第１導電性部材を介して前記第１リードと電気的に接続され、
    前記第１半導体チップの前記ゲート電極パッドと前記第２リードとは前記第２導電性部材を介して電気的に接続され、
    前記第１半導体チップの前記コレクタ電極と前記第２半導体チップの前記カソード電極とは前記チップ搭載部を介して電気的に接続され、
    平面視において、前記第１リード、前記第２リード、前記第１半導体チップおよび前記第２半導体チップは、第１方向に沿って配置され、
    前記第１半導体チップおよび前記第２半導体チップは、前記第１リードと前記第２リードとの間に配置され、
    前記第１半導体チップは、前記第２半導体チップよりも前記第２リードに近くなるように、かつ、前記第２半導体チップは、前記第１半導体チップよりも前記第１リードに近くなるように前記チップ搭載部の前記第１面上に搭載され、
    前記第１方向において、前記第１リードは前記封止体の前記第１側面から突出し、かつ、前記配線基板の第１配線と電気的に接続され、
    前記第１方向において、前記第２リードは前記封止体の前記第２側面から突出し、かつ、前記配線基板の第２配線と電気的に接続され、
    前記チップ搭載部は、前記チップ搭載部の前記第２面が前記第１半導体チップ、前記第２半導体チップ、前記第１リード、前記第２リード、前記第１導電性部材および前記第２導電性部材を含む他の部材で覆われずに前記封止体の前記下面から露出し、かつ、前記チップ搭載部が前記封止体の前記第２側面から露出しないように、前記封止体で封止されており、
    前記チップ搭載部の前記第２面は、平面視において前記配線基板の前記第１方向とは直交する第２方向に延在する前記配線基板の第３配線と電気的に接続されている電子装置。
  13. 請求項１２に記載の電子装置において、
    前記配線基板の前記主面上に前記第１半導体装置と同型の第２半導体装置が搭載され、
    前記配線基板の前記第１配線は、前記第２半導体装置の前記チップ搭載部の前記第２面と電気的に接続されている電子装置。
  14. 請求項１３に記載の電子装置において、
    前記配線基板の前記主面上に前記第１半導体装置と同型の第３半導体装置が搭載され、
    前記配線基板の前記第３配線は、前記第３半導体装置の前記チップ搭載部の前記第２面と電気的に接続されている電子装置。
  15. 請求項１４に記載の電子装置において、
    平面視において、前記第１半導体装置および前記第２半導体装置は、それぞれの前記第１リード同士が対向するように前記第１方向に沿って配置され、
    平面視において、前記第１半導体装置および前記第３半導体装置は、それぞれの前記第１リードが前記第１方向を向くように前記第２方向に沿って配置されている電子装置。
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