JP2015002229A - 半導体装置および電子装置 - Google Patents
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- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
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- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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- H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
- H01L2224/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
- H01L2224/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
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- H01L2224/37138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/37147—Copper [Cu] as principal constituent
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- H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
- H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
- H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
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- H01L2224/40135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/40137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
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- H01L2224/40135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/40137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
- H01L2224/40139—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate with an intermediate bond, e.g. continuous strap daisy chain
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- H01L2224/401—Disposition
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- H01L2224/40221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/40245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
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Abstract
【解決手段】封止体MRの辺S1からエミッタ端子ETが突出しており、かつ、封止体MRの辺S2から信号端子SGTが突出している。すなわち、エミッタ端子ETが突出している封止体MRの辺と、信号端子SGTが突出している封止体MRの辺が異なる。さらに詳細には、エミッタ端子ETが突出している封止体MRの辺と対向する辺から、信号端子SGTが突出している。また、平面視において、エミッタ端子ETと、IGBTが形成された半導体チップCHP1との間に位置するように、ダイオードが形成された半導体チップCHP2がチップ搭載部TABの第1面上に搭載されている。
【選択図】図13
Description
インバータ回路とは、直流電力を交流電力に変換する回路である。例えば、直流電源のプラスとマイナスを交互に出力すれば、これに応じて電流の向きが逆転する。この場合、電流の向きが交互に逆転するので、出力は交流電力と考えることができる。これがインバータ回路の原理である。ここで、交流電力といっても、単相交流電力や3相交流電力に代表されるように様々な形態があることになる。そこで、本実施の形態1では、特に、直流電力を3相の交流電力に変換する3相インバータ回路を例に挙げて説明することにする。ただし、本実施の形態1における技術的思想は、3相インバータ回路に適用する場合に限らず、例えば、単相インバータ回路などにも幅広く適用することができる。
図1は、直流電源Eと3相誘導モータMTの間に3相のインバータ回路INVを配置した回路図である。図1に示すように、直流電源Eから3相交流電力に変換するためには、スイッチSW1〜SW6の6個のスイッチで構成された3相のインバータ回路INVを使用する。具体的に、図1に示すように、3相のインバータ回路INVは、スイッチSW1とスイッチSW2を直列接続した第1レグLG1と、スイッチSW3とスイッチSW4を直列接続した第2レグLG2と、スイッチSW5とスイッチSW6を直列接続した第3レグLG3とを有し、第1レグLG1〜第3レグLG3は並列に接続されている。このとき、スイッチSW1、スイッチSW3、スイッチSW5は、上アームを構成し、スイッチSW2、スイッチSW4、スイッチSW6は、下アームを構成することになる。
次に、上述した構成を有する3相のインバータ回路INVの動作について説明する。図2は、3相のインバータ回路INVの動作を説明するタイミングチャートである。図2において、3相のインバータ回路INVでのスイッチSW1とスイッチSW2のスイッチング動作は、例えば、スイッチSW1がオンしているとき、スイッチSW2はオフしている一方、スイッチSW1がオフしているとき、スイッチSW2はオンするように行なわれる。同様に、3相のインバータ回路INVでのスイッチSW3とスイッチSW4のスイッチング動作は、スイッチSW3がオンしているとき、スイッチSW4はオフしている一方、スイッチSW3がオフしているとき、スイッチSW4はオンするように行なわれる。また、3相のインバータ回路INVでのスイッチSW5とスイッチSW6のスイッチング動作は、スイッチSW5がオンしているとき、スイッチSW6はオフしている一方、スイッチSW5がオフしているとき、スイッチSW6はオンするように行なわれる。
本実施の形態1における半導体装置は、例えば、電気自動車やハイブリッド車などに使用される3相誘導モータの駆動回路に使用されるものである。具体的に、この駆動回路には、インバータ回路が含まれ、このインバータ回路は直流電力を交流電力に変換する機能を有する回路である。図3は、本実施の形態1におけるインバータ回路および3相誘導モータを含むモータ回路の構成を示す回路図である。
上述したように、本実施の形態1におけるインバータ回路INVには、スイッチング素子として、IGBTQ1が使用されているが、このIGBTQ1と逆並列接続するようにダイオードFWDが設けられている。単に、スイッチング素子によってスイッチ機能を実現する観点から、スイッチング素子としてのIGBTQ1は必要であるが、ダイオードFWDを設ける必要性はないものと考えられる。この点に関し、インバータ回路INVに接続される負荷にインダクタンスが含まれている場合には、ダイオードFWDを設ける必要があるのである。以下に、この理由について説明する。
次に、本実施の形態1におけるインバータ回路INVを構成するIGBTQ1とダイオードFWDの構造について図面を参照しながら説明することにする。
続いて、IGBTQ1のデバイス構造について説明する。図7は、本実施の形態1におけるIGBTQ1のデバイス構造を示す断面図である。図7において、IGBTQ1は、半導体チップの裏面に形成されたコレクタ電極CE(コレクタ電極パッドCP)を有し、このコレクタ電極CE上にp+型半導体領域PR1が形成されている。p+型半導体領域PR1上にはn+型半導体領域NR1が形成され、このn+型半導体領域NR1上にn−型半導体領域NR2が形成されている。そして、n−型半導体領域NR2上にはp型半導体領域PR2が形成され、このp型半導体領域PR2を貫通し、n−型半導体領域NR2に達するトレンチTRが形成されている。さらに、トレンチTRに整合してエミッタ領域となるn+型半導体領域ERが形成されている。トレンチTRの内部には、例えば、酸化シリコン膜よりなるゲート絶縁膜GOXが形成され、このゲート絶縁膜GOXを介してゲート電極GEが形成されている。このゲート電極GEは、例えば、ポリシリコン膜から形成され、トレンチTRを埋め込むように形成されている。
次に、本実施の形態1におけるIGBTQ1の動作について説明する。まず、IGBTQ1がターンオンする動作について説明する。図7において、ゲート電極GEと、エミッタ領域となるn+型半導体領域ERの間に充分な正の電圧を印加することにより、トレンチゲート構造をしたMOSFETがターンオンする。この場合、コレクタ領域を構成するp+型半導体領域PR1とn−型半導体領域NR2の間が順バイアスされ、p+型半導体領域PR1からn−型半導体領域NR2へ正孔注入が起こる。続いて、注入された正孔のプラス電荷と同じだけの電子がn−型半導体領域NR2に集まる。これにより、n−型半導体領域NR2の抵抗低下が起こり(電導度変調)、IGBTQ1はオン状態となる。
次に、図8は、ダイオードFWDが形成された半導体チップCHP2の外形形状を示す平面図である。図8では、半導体チップCHP2の主面(表面)が示されている。図8に示すように、本実施の形態1における半導体チップCHP2の平面形状は、長辺LS2と短辺SS2を有する長方形形状をしている。そして、長方形形状をした半導体チップCHP2の表面には、長方形形状をしたアノード電極パッドADPが形成されている。一方、図示はしないが、半導体チップCHP2の表面とは反対側の裏面全体にわたって、長方形形状のカソード電極パッドが形成されている。
このように構成されたダイオードFWDによれば、アノード電極ADEに正電圧を印加し、カソード電極CDEに負電圧を印加すると、n−型半導体領域NR4とp型半導体領域PR3の間のpn接合が順バイアスされ電流が流れる。一方、アノード電極ADEに負電圧を印加し、カソード電極CDEに正電圧を印加すると、n−型半導体領域NR4とp型半導体領域PR3の間のpn接合が逆バイアスされ電流が流れない。このようにして、整流機能を有するダイオードFWDを動作させることができる。
上述したように、本実施の形態1では、IGBTQ1を半導体チップCHP1に形成し、ダイオードFWDを半導体チップCHP2に形成している。つまり、本実施の形態1では、IGBTQ1とダイオードFWDを別チップに形成している。この理由について、パワーMOSFETと比較しながら説明することにする。
次に、本実施の形態1における半導体装置の実装構成について説明する。本実施の形態1における半導体装置は、図3に示すインバータ回路INVに関するものであり、インバータ回路INVの構成要素となる1つのIGBTQ1と1つのダイオードFWDとを1パッケージ化したものである。すなわち、本実施の形態1における半導体装置を6つ使用することにより、3相モータを駆動する3相のインバータ回路INVとなる電子装置(パワーモジュール)が構成されることになる。
続いて、本実施の形態1における半導体装置PAC1の特徴点について説明する。図13(a)において、本実施の形態1における第1特徴点は、封止体MRの辺S1からエミッタ端子ETが突出しており、かつ、封止体MRの辺S2から信号端子SGTが突出している点にある。すなわち、エミッタ端子ETが突出している封止体MRの辺と、信号端子SGTが突出している封止体MRの辺が異なる点に本実施の形態1における第1特徴点がある。さらに詳細には、エミッタ端子ETが突出している封止体MRの辺と対向する辺から、信号端子SGTが突出している。この場合、例えば、以下に示す利点を得ることができる。
次に、本実施の形態1における半導体装置PAC1の変形例1について説明する。図14は、本変形例1における半導体装置PAC1の外観構成を示す平面図である。また、図15は、本変形例1における半導体装置PAC1の封止体MRの内部構造を示す図であり、図15(a)が平面図に対応し、図15(b)が図15(a)のA−A線での断面図に対応する。
続いて、本実施の形態1における半導体装置PAC1の変形例2について説明する。図16は、本変形例2における半導体装置PAC1の外観構成を示す平面図である。また、図17は、本変形例2における半導体装置PAC1の封止体MRの内部構造を示す図であり、図17(a)が平面図に対応し、図17(b)が図17(a)のA−A線での断面図に対応する。
本実施の形態1における半導体装置は、図3に示すインバータ回路INVの構成要素となる1つのIGBTQ1と1つのダイオードFWDとを1パッケージ化したものである。このことから、本実施の形態1における半導体装置を6つ使用することにより、3相のインバータ回路INVとなる電子装置(パワーモジュール)が構成されることになる。以下に、この電子装置の構成について、図面を参照しながら説明する。
続いて、本実施の形態1における半導体装置PAC1および電子装置EAの優位性を関連技術1と比較しながら説明する。図20は、関連技術1における半導体装置FRA1において、封止体MRの内部構成を示す図である。特に、図20(a)は、関連技術1における半導体装置FRA1において、封止体MRの内部構成を示す平面図であり、図20(b)は、図20(a)のA−A線で切断した断面図である。
(10)続いて、本実施の形態1における半導体装置PAC1の優位性を関連技術2と比較しながら説明する。図23は、関連技術2における半導体装置SRAにおいて、封止体MRの内部構成を示す図である。
次に、本実施の形態1における半導体装置の製造方法について、図面を参照しながら説明する。
まず、図24(a)および図24(b)に示すように、リードフレームLFおよびチップ搭載部TABを準備する。本実施の形態1では、リードフレームLFとチップ搭載部TABは、別体として構成されており、リードフレームLFとチップ搭載部TABは、例えば、位置決め用治具を使用して、リードフレームLFとチップ搭載部TABの位置関係が調整される。ここで、図24(b)に示すように、チップ搭載部TABの厚さは、リードフレームLFの厚さよりも厚くなっている。
次に、図24(a)および図24(b)に示すように、チップ搭載部TAB上に、例えば、高融点半田からなる導電性接着材ADH1を形成する。具体的には、例えば、半田印刷法を使用することにより、チップ搭載部TAB上に高融点半田からなる導電性接着材ADH1を印刷する。
次に、図25(a)および図25(b)に示すように、半導体チップCHP2のアノード電極パッドADP上に、例えば、高融点半田からなる導電性接着材ADH2を形成する。その後、半導体チップCHP1のエミッタ電極パッドEP上に、例えば、高融点半田からなる導電性接着材ADH2を形成する。さらに、図25(a)および図25(b)に示すように、リードLD1の一部領域上にも、例えば、高融点半田からなる導電性接着材ADH2を形成する。
次に、図27(a)および図27(b)に示すように、半導体チップCHP1、半導体チップCHP2、チップ搭載部TABの一部、リードLD1の一部、複数のリードLD2のそれぞれの一部、クリップCLPおよびワイヤW2を封止して封止体MRを形成する。
その後、図28(a)および図28(b)に示すように、封止体MRの裏面から露出するチップ搭載部TAB、リードLD1の一部の表面およびリードLD2の一部の表面に導体膜であるめっき層PF(錫膜)を形成する。すなわち、リードLD1の封止体MRから露出した部分、複数のリードLDの封止体MRから露出した部分およびチップ搭載部TABの第2面(裏面)にめっき層PFを形成する。
そして、樹脂からなる封止体MRの表面に製品名や型番などの情報(マーク)を形成する。なお、マークの形成方法としては、印刷方式により印字する方法やレーザを封止体の表面に照射することによって刻印する方法を用いることができる。
続いて、複数のリードLD1のそれぞれの一部および複数のリードLD2のそれぞれの一部を切断することにより、複数のリードLD1および複数のリードLD2をリードフレームLFから分離する。これにより、図29に示すように、本実施の形態1における半導体装置PAC1を製造することができる。その後、複数のリードLD1のそれぞれおよび複数の第2リードLD2のそれぞれを成形する。そして、例えば、電気的特性をテストするテスト工程を実施した後、良品と判定された半導体装置PAC1が出荷される。
本実施の形態1においては、導電性接着材ADH1および導電性接着材ADH2として、高融点半田を使用する例について説明したが、これに限らず、例えば、エポキシ樹脂等の材料をバインダとして、銀フィラー(Agフィラー)を含有させた銀ペーストを導電性材料ADH1および導電性材料ADH2に使用してもよい。
本実施の形態2では、リードフレームとチップ搭載部が機械的に締結されている構成例について説明する。すなわち、本実施の形態2においては、リードフレームは吊りリードを有し、チップ搭載部と吊りリードとは、機械的に締結されている点に特徴点がある。なお、リードフレームに設けられている吊リードは、リードフレームを切断して半導体装置を取得する際、切断され、半導体装置には、吊りリードの切断後の残骸が残存することになる。本明細書では、半導体装置に残存する吊りリードの切断後の残骸も、表現の便宜上、「吊りリード」と呼ぶことにする。
まず、図33に示すように、リードフレームLFおよびチップ搭載部TABを準備する。このとき、本実施の形態2では、リードフレームLFとチップ搭載部TABは、吊りリードHLDによって機械的に締結されている。このため、本実施の形態2では、リードフレームLFとチップ搭載部TABの間の位置決め治具を使用する必要がなくなり、リードフレームLFとチップ搭載部TABとの間の位置合わせが不要となる利点が得られる。なお、図示はしないが、チップ搭載部TABの厚さは、リードフレームLFの厚さよりも厚くなっている。つまり、本実施の形態2では、リードフレームLFの厚さと、チップ搭載部TABの厚さが異なっていることから、リードフレームLFと一体的にチップ搭載部TABが形成されておらず、別体となっている。ただし、本実施の形態2では、別体として構成されているリードフレームLFとチップ搭載部TABとを吊りリードHLDで機械的に締結することにより、製造工程における取扱いを容易にしている。
次に、図33に示すように、チップ搭載部TAB上に、例えば、高融点半田からなる導電性接着材ADH1を形成する。続いて、チップ搭載部TAB上に、IGBTが形成された半導体チップCHP1と、ダイオードが形成された半導体チップCHP2を搭載する。このとき、IGBTが形成された半導体チップCHP1は、リードLD2に近くなる位置に配置され、ダイオードが形成された半導体チップCHP2は、リードLD1に近くなる位置に配置される。つまり、平面視において、リードLD1と半導体チップCHP1の間に挟まれるように半導体チップCHP2が搭載され、リードLD2と半導体チップCHP2の間に挟まれるように半導体チップCHP1が配置される。
次に、図34に示すように、半導体チップCHP2のアノード電極パッドADP上に、例えば、高融点半田からなる導電性接着材ADH2を形成する。その後、半導体チップCHP1のエミッタ電極パッドEP上に、例えば、高融点半田からなる導電性接着材ADH2を形成する。さらに、図34に示すように、リードLD1の一部領域上にも、例えば、高融点半田からなる導電性接着材ADH2を形成する。
次に、図36に示すように、半導体チップCHP1、半導体チップCHP2、チップ搭載部TABの一部、リードLD1の一部、複数のリードLD2のそれぞれの一部、クリップCLPおよびワイヤW2を封止して封止体MRを形成する。
その後、図37に示すように、封止体MRの裏面から露出するチップ搭載部TAB、リードLD1の一部の表面およびリードLD2の一部の表面に導体膜であるめっき層PF(錫膜)を形成する。すなわち、リードLD1の封止体MRから露出した部分、複数のリードLDの封止体MRから露出した部分およびチップ搭載部TABの第2面(裏面)にめっき層PFを形成する。
そして、樹脂からなる封止体MRの表面に製品名や型番などの情報(マーク)を形成する。なお、マークの形成方法としては、印刷方式により印字する方法やレーザを封止体の表面に照射することによって刻印する方法を用いることができる。
続いて、複数のリードLD1のそれぞれの一部および複数のリードLD2のそれぞれの一部を切断することにより、複数のリードLD1および複数のリードLD2をリードフレームLFから分離する。このとき、リードフレームLFとチップ搭載部TABを接続している吊リードも切断される。これにより、図38に示すように、本実施の形態2における半導体装置PAC1を製造することができる。
(a)第1リードおよび複数の第2リードを備えるリードフレームを準備する工程、
(b)絶縁ゲートバイポーラトランジスタを備え、エミッタ電極パッドおよびゲート電極パッドが形成された第1表面と、コレクタ電極が形成され、前記第1表面とは反対側の第1裏面と、を有する第1半導体チップと、ダイオードを備え、アノード電極パッドが形成された第2表面と、カソード電極が形成され、前記第2表面とは反対側の第2裏面と、を有する第2半導体チップとを、チップ搭載部の第1面上に搭載する工程、
(c)前記第1半導体チップの前記第1表面および前記第2半導体チップの前記第2表面上に第1導電性部材を配置する工程、
(d)前記第1半導体チップの前記コレクタ電極と前記第2半導体チップのカソード電極とを前記チップ搭載部を介して電気的に接続し、かつ、前記第1半導体チップの前記エミッタ電極パッド、前記第2半導体チップの前記アノード電極パッドおよび前記第1リードを前記第1導電性部材を介して電気的に接続する工程、
(e)前記(d)工程の後、前記第1半導体チップの前記第1表面上に形成された前記ゲート電極パッドと前記複数の第2リードのうちの1つのリードとを第2導電性部材を介して電気的に接続する工程、
(f)前記第1半導体チップ、前記第2半導体チップ、前記チップ搭載部の一部、前記第1リードの一部、前記複数の第2リードのそれぞれの一部、前記第1導電性部材および前記第2導電性部材を封止する封止体を形成する工程、
を有し、
前記(b)工程は、平面視において、前記第2半導体チップが前記第1リードと前記第1半導体チップとの間に位置し、かつ、前記第1半導体チップが前記複数の第2リードと前記第2半導体チップの間に位置するように、前記チップ搭載部の前記第1面上に前記第1半導体チップおよび前記第2半導体チップを搭載する半導体装置の製造方法。
付記1に記載の半導体装置の製造方法において、
前記(f)工程は、前記封止体が上面、前記上面とは反対側の下面、その厚さ方向において前記上面と前記下面との間に位置する第1側面および前記第1側面と対向する第2側面を有するように行ない、かつ、前記第1リードが前記封止体の前記第1側面から突出し、前記複数の第2リードが前記封止体の前記第2側面から突出するように行う半導体装置の製造方法。
付記2に記載の半導体装置の製造方法において、
前記(f)工程は、前記チップ搭載部の前記第1面とは反対側の第2面が露出するように前記封止体を形成する半導体装置の製造方法。
付記1に記載の半導体装置の製造方法において、
前記(b)工程は、導電性接着材を介して、前記第1半導体チップおよび前記第2半導体チップを前記チップ搭載部の前記第1面上に搭載し、
前記(c)工程は、前記導電性接着材を介して、前記第1導電性部材を前記第1半導体チップの前記第1表面および前記第2半導体チップの前記第2表面上に配置し、
前記(d)工程は、前記導電性接着材を加熱することにより行う半導体装置の製造方法。
付記4に記載の半導体装置の製造方法において、
前記導電性接着材は、半田である半導体装置の製造方法。
付記1に記載の半導体装置の製造方法において、
前記封止体の断面視において、前記チップ搭載部の厚さは、前記第1リードの厚さよりも厚い半導体装置の製造方法。
付記6に記載の半導体装置の製造方法において、
前記リードフレームは吊りリードを有し、
前記チップ搭載部と前記吊りリードとは、機械的に締結されている半導体装置の製造方法。
付記1に記載の半導体装置の製造方法において、
前記チップ搭載部の平面積は、前記第1半導体チップおよび前記第2半導体チップの合計平面積よりも大きく、
平面視において、前記チップ搭載部の前記第1半導体チップおよび前記第2半導体チップが重ならない部分には、前記第1面から前記第2面にかけて貫通した貫通孔が形成され、
前記(f)工程は、前記貫通孔内が前記封止体の一部で充填されるように行う半導体装置の製造方法。
付記3に記載の半導体装置の製造方法において、
前記封止体は、前記第1側面および前記第2側面と交差する第3側面と、前記第1側面および前記第2側面と交差し、前記第3側面と対向する第4側面と、を有し、
前記(f)工程は、前記チップ搭載部の一部が前記封止体の前記第3側面および前記第4側面から突出するように行う半導体装置の製造方法。
付記3に記載の半導体装置の製造方法において、
(g)前記(f)工程の後、前記第1リードの前記封止体から露出した部分、前記複数の第2リードの前記封止体から露出した部分および前記チップ搭載部の前記第2面にめっき層を形成する工程、
(h)前記(g)工程の後、前記第1リードの一部および前記複数の第2リードのそれぞれの一部を切断することにより、前記第1リードおよび前記複数の第2リードを前記リードフレームから分離する工程、
(i)前記(h)工程の後、前記第1リードおよび前記複数の第2リードのそれぞれを成形する工程、
を有する半導体装置の製造方法。
11 ボディダイオード
12 PNPバイポーラトランジスタ
ADE アノード電極
ADH1 導電性接着材
ADH2 導電性接着材
ADP アノード電極パッド
AGP1 銀ペースト
AGP2 銀ペースト
BB(N) バスバー
BB(P) バスバー
BB(U) バスバー
BB(V) バスバー
BB(W) バスバー
CB 制御基板
CDE カソード電極
CDP カソード電極パッド
CE コレクタ電極
CHP1 半導体チップ
CHP2 半導体チップ
CNT 接続端子
CP コレクタ電極パッド
CS 樹脂ケース
CT コレクタ端子
E 直流電源
EA 電子装置
EE エミッタ電極
EP エミッタ電極パッド
ER n+型半導体領域
ET エミッタ端子
FRA1 半導体装置
FRA2 半導体装置
FRA3 半導体装置
FRA4 半導体装置
FRA5 半導体装置
FRA6 半導体装置
FWD ダイオード
GC ゲート制御回路
GE ゲート電極
GOX ゲート絶縁膜
GP ゲート電極パッド
GT ゲート端子
HLD 吊りリード
INV インバータ回路
KP ケルビン検知用電極パッド
KT ケルビン端子
LD1 リード
LD2 リード
LF リードフレーム
LG1 第1レグ
LG2 第2レグ
LG3 第3レグ
LS1 長辺
LS2 長辺
MR 封止体
MT 3相誘導モータ
NR1 n+型半導体領域
NR2 n−型半導体領域
NR3 n+型半導体領域
NR4 n−型半導体領域
NT 負電位端子
PAC1 半導体装置
PAC2 半導体装置
PAC3 半導体装置
PAC4 半導体装置
PAC5 半導体装置
PAC6 半導体装置
PR1 p+型半導体領域
PR2 p型半導体領域
PR3 p型半導体領域
PR4 p−型半導体領域
PT 正電位端子
Q1 IGBT
Q2 検知用IGBT
Q3 パワーMOSFET
RT ロータ
SEP 電流検知用電極パッド
SET 電流検知用端子
SGT 信号端子
SRA 半導体装置
SS1 短辺
SS2 短辺
SW1 スイッチ
SW2 スイッチ
SW3 スイッチ
SW4 スイッチ
SW5 スイッチ
SW6 スイッチ
S1 辺
S2 辺
S3 辺
S4 辺
TAB チップ搭載部
TAP 温度検知用電極パッド
TAT 温度検知用端子
TCP 温度検知用電極パッド
TCT 温度検知用端子
TD 温度検知用ダイオード
TH 貫通孔
TR トレンチ
UT 端子
VT 端子
W ワイヤ
WB 配線基板
WL1(U) 配線
WL1(V) 配線
WL1(W) 配線
WL2 配線
WL3(P) 配線
WL4(N1) 配線
WL4(N2) 配線
WL4(N3) 配線
WT 端子
Claims (19)
- 第1絶縁ゲートバイポーラトランジスタを備え、エミッタ電極パッドおよびゲート電極パッドが形成された第1表面と、コレクタ電極が形成され、前記第1表面とは反対側の第1裏面と、を有する第1半導体チップと、
ダイオードを備え、アノード電極パッドが形成された第2表面と、カソード電極が形成され、前記第2表面とは反対側の第2裏面と、を有する第2半導体チップと、
前記第1半導体チップおよび前記第2半導体チップが搭載された第1面と、前記第1面とは反対側の第2面とを有するチップ搭載部と、
第1リードと、
前記第1リードと電気的に接続された第1導電性部材と、
複数の第2リードと、
前記複数の第2リードのうちの1つのリードと前記第1半導体チップの前記第1表面上に形成された前記ゲート電極パッドとを電気的に接続する第2導電性部材と、
前記第1半導体チップ、前記第2半導体チップ、前記チップ搭載部の一部、前記第1リードの一部、前記複数の第2リードのそれぞれの一部、前記第1導電性部材および前記第2導電性部材を封止する封止体と、
を有し、
前記第1半導体チップの前記エミッタ電極パッドと前記第2半導体チップの前記アノード電極パッドとは前記第1導電性部材を介して前記第1リードと電気的に接続され、
前記第1半導体チップの前記コレクタ電極と前記第2半導体チップの前記カソード電極とは前記チップ搭載部を介して電気的に接続され、
平面視において、前記第2半導体チップは、前記第1リードと前記第1半導体チップとの間に位置するように、前記チップ搭載部の前記第1面上に搭載され、かつ、前記第1半導体チップは、前記第2半導体チップと前記複数の第2リードとの間に位置するように、前記チップ搭載部の前記第1面上に搭載されている、半導体装置。 - 請求項1に記載の半導体装置において、
平面視において、前記ゲート電極パッドが前記エミッタ電極パッドよりも前記複数の第2リードに近くなるように、前記第1半導体チップは前記チップ搭載部の前記第1面上に搭載されている半導体装置。 - 請求項2に記載の半導体装置において、
前記第1半導体チップの前記第1表面上には複数の電極パッドが形成され、
前記複数の電極パッドのそれぞれは、前記複数の第2リードのうち、前記ゲート電極パッドと電気的に接続されたリード以外の複数のリードと複数の第3導電性部材を介して電気的に接続され、
平面視において、前記複数の電極パッドが前記エミッタ電極パッドよりも前記複数の第2リードに近くなるように、前記第1半導体チップは前記チップ搭載部の前記第1面上に搭載されている半導体装置。 - 請求項3に記載の半導体装置において、
前記第1半導体チップの前記ゲート電極パッドおよび前記複数の電極パッドは、平面視において、前記第1半導体チップの辺のうち、前記複数の第2リードに最も近い辺に沿って配置されている半導体装置。 - 請求項4に記載の半導体装置において、
平面視において、前記第1導電性部材は、前記ゲート電極パッド、前記複数の電極パッド、前記第2導電性部材、および前記複数の第3導電性部材のいずれとも重なっていない半導体装置。 - 請求項4に記載の半導体装置において、
前記第1導電性部材は、銅を主要な成分とする板状部材であり、
前記第2導電部材および複数の第3導電部材のそれぞれは、金、銅もしくはアルミニウムを主要な成分とする金属ワイヤである半導体装置。 - 請求項1に記載の半導体装置において、
前記封止体は、上面、前記上面とは反対側の下面、その厚さ方向において前記上面と前記下面との間に位置する第1側面、および前記第1側面と対向する第2側面、を有し、
前記第1リードは、前記封止体の前記第1側面から突出し、
前記複数の第2リードのそれぞれは、前記封止体の前記第2側面から突出し、
前記チップ搭載部の前記第2面は、前記封止体の前記下面から露出している半導体装置。 - 請求項7に記載の半導体装置において、
前記チップ搭載部の平面積は、前記第1半導体チップおよび前記第2半導体チップの合計平面積よりも大きく、
平面視において、前記チップ搭載部の前記第1半導体チップおよび前記第2半導体チップが重ならない部分には、前記第1面から前記第2面にかけて貫通した貫通孔が形成され、
前記貫通孔内には、前記封止体の一部が充填されている半導体装置。 - 請求項7に記載の半導体装置において、
前記封止体は、前記第1側面および前記第2側面と交差する第3側面と、前記第1側面および前記第2側面と交差し、前記第3側面と対向する第4側面と、を有し、
前記チップ搭載部の一部は、前記封止体の前記第3側面および前記第4側面から突出している半導体装置。 - 請求項1に記載の半導体装置において、
前記第1リードの前記封止体から露出している部分は、複数の部分に分割され、
平面視において、前記第1リードの前記複数の部分のそれぞれの幅は、前記複数の第2リードのそれぞれの幅よりも広い半導体装置。 - 請求項3に記載の半導体装置において、
前記第1半導体チップの前記複数の電極パッドは、前記第1半導体チップの温度を検知する温度検知ダイオードと電気的に接続されたパッド、前記第1絶縁ゲートバイポーラトランジスタの過電流を検知する第2絶縁ゲートバイポーラトランジスタと電気的に接続されたパッド、および前記第1絶縁ゲートバイポーラトランジスタのエミッタ電極と電気的に接続されたパッド、を含む半導体装置。 - 請求項7に記載の半導体装置において、
前記チップ搭載部の前記第2面は、前記半導体装置を配線基板に実装した際、前記配線基板上に形成された配線と半田付け可能な面である半導体装置。 - 絶縁ゲートバイポーラトランジスタを備え、エミッタ電極パッドおよびゲート電極パッドが形成された第1表面と、コレクタ電極が形成され、前記第1表面とは反対側の第1裏面と、を有する第1半導体チップと、
ダイオードを備え、アノード電極パッドが形成された第2表面と、カソード電極が形成され、前記第2表面とは反対側の第2裏面と、を有する第2半導体チップと、
前記第1半導体チップおよび前記第2半導体チップが搭載された第1面と、前記第1面とは反対側の第2面とを有するチップ搭載部と、
第1リードと、
前記第1リードと電気的に接続された第1導電性部材と、
複数の第2リードと、
前記複数の第2リードのうちの1つのリードと前記第1半導体チップの前記第1表面上に形成された前記ゲート電極パッドとを電気的に接続する第2導電性部材と、
前記第1半導体チップ、前記第2半導体チップ、前記チップ搭載部の一部、前記第1リードの一部、前記複数の第2リードのそれぞれの一部、前記第1導電性部材、および前記第2導電性部材、を封止する封止体と、
を有し、
前記第1半導体チップの前記エミッタ電極パッドと前記第2半導体チップの前記アノード電極パッドとは前記第1導電性部材を介して前記第1リードと電気的に接続され、
前記第1半導体チップの前記コレクタ電極と前記第2半導体チップの前記カソード電極とは前記チップ搭載部を介して電気的に接続され、
前記第1リード、前記第1半導体チップ、第2半導体チップ、および前記複数の第2リードは、第1方向に沿って配置され、
平面視において、前記第2半導体チップは、前記第1半導体チップよりも前記第1リードに近くなるように、前記チップ搭載部の前記第1面上に搭載され、かつ、前記第1半導体チップは、前記第2半導体チップよりも前記複数の第2リードに近くなるように、前記チップ搭載部の前記第1面上に搭載されている半導体装置。 - 第1外部電極と、
第2外部電極と、
第3外部電極と、
前記第1外部電極と前記第2外部電極とに挟まれるように配置された第1半導体チップと、
前記第1外部電極と前記第2外部電極とに挟まれるように配置された第2半導体チップと、
前記第1半導体チップ、前記第2半導体チップ、前記第1外部電極の一部、前記第2外部電極の一部、および前記第3外部電極の一部、を封止する封止体と、を有し、
前記第1半導体チップは、絶縁ゲートバイポーラトランジスタを備え、エミッタ電極パッドおよびゲート電極パッドが形成された第1表面と、コレクタ電極が形成され、前記第1表面とは反対側の第1裏面と、
を有し、
前記第2半導体チップは、ダイオードを備え、アノード電極パッドが形成された第2表面と、カソード電極が形成され、前記第2表面とは反対側の第2裏面と、を有し、
前記第1半導体チップの前記エミッタ電極パッドと前記第2半導体チップの前記アノード電極パッドとは、前記第1外部電極の第1部分を介して電気的に接続され、
前記第1半導体チップの前記ゲート電極パッドは、前記第2外部電極と電気的に接続され、
前記第1半導体チップの前記コレクタ電極と前記第2半導体チップの前記カソード電極パッドとは、前記第3外部電極を介して電気的に接続され、
前記第1外部電極の第2部分および前記第2外部電極は、前記封止体から露出し、
平面視において、前記第2半導体チップは、前記第1半導体チップと前記第1外部電極の前記第2部分との間に位置し、かつ、前記第1半導体チップは、前記第2半導体チップと前記第2外部電極との間に位置する半導体装置。 - 請求項14に記載された半導体装置において、
前記第1外部電極の前記第1部分と前記第2部分とは別体構造であって、前記第1部分と前記第2部分は、導電性接着材を介して電気的に接続されている半導体装置。 - 主面に複数の配線が形成された配線基板と、
前記配線基板の前記主面上に搭載され、前記複数の配線のそれぞれと電気的に接続された第1半導体装置を有し、
前記第1半導体装置は、
絶縁ゲートバイポーラトランジスタを備え、エミッタ電極パッドとゲート電極パッドが形成された第1表面と、コレクタ電極が形成され、前記第1表面とは反対側の第1裏面と、を有する第1半導体チップと、
ダイオードを備え、アノード電極パッドが形成された第2表面と、カソード電極が形成され、前記第2表面とは反対側の第2裏面と、を有する第2半導体チップと、
前記第1半導体チップおよび前記第2半導体チップが搭載された第1面と、前記第1面とは反対側の第2面とを有するチップ搭載部と、
第1リードと、
第2リードと
前記第1リードと電気的に接続された第1導電性部材と、
前記第2リードと電気的に接続された第2導電性部材と、
上面、前記上面とは反対側の下面、その厚さ方向において前記上面と前記下面との間に位置する第1側面および前記第1側面と対向する第2側面と、を有し、前記第1半導体チップ、第2半導体チップ、前記チップ搭載部の一部、前記第1リードの一部、前記第2リードの一部、前記第1導電性部材および前記第2導電性部材を封止する封止体と、
を有し、
前記第1半導体チップの前記エミッタ電極パッドと前記第2半導体チップの前記アノード電極パッドとは前記第1導電性部材を介して前記第1リードと電気的に接続され、
前記第1半導体チップの前記ゲート電極パッドと前記第2リードとは前記第2導電性部材を介して電気的に接続され、
前記第1半導体チップの前記コレクタ電極と前記第2半導体チップの前記カソード電極とは前記チップ搭載部を介して電気的に接続され、
前記第1リード、前記第2リード、前記第1半導体チップおよび前記第2半導体チップは、第1方向に沿って配置され、
前記第1半導体チップおよび前記第2半導体チップは、前記第1リードと前記第2リードとの間に配置され、
前記第1半導体チップは、前記第2半導体チップよりも前記第2リードに近くなるように、かつ、前記第2半導体チップは、前記第1半導体チップよりも前記第1リードに近くなるように前記チップ搭載部の前記第1面上に搭載され、
前記第1方向において、前記第1リードは前記封止体の前記第1側面から突出し、かつ、前記配線基板の第1配線と電気的に接続され、
前記第1方向において、前記第2リードは前記封止体の前記第2側面から突出し、かつ、前記配線基板の第2配線と電気的に接続され、
前記チップ搭載部の前記第2面は、前記配線基板の前記第1方向とは直交する第2方向に延在する第3配線と電気的に接続されている電子装置。 - 請求項16に記載の電子装置において、
前記配線基板の前記主面上に前記第1半導体装置と同型の第2半導体装置が搭載され、
前記配線基板の前記第1配線は、前記第2半導体装置の前記チップ搭載部の前記第2面と電気的に接続されている電子装置。 - 請求項17に記載の電子装置において、
前記配線基板の前記主面上に前記第1半導体装置と同型の第3半導体装置が搭載され、
前記配線基板の前記第3配線は、前記第3半導体装置の前記チップ搭載部の前記第2面と電気的に接続されている電子装置。 - 請求項18に記載の電子装置において、
平面視において、前記第1半導体装置および前記第2半導体装置は、それぞれの前記第1リード同士が対向するように前記第1方向に沿って配置され、
平面視において、前記第1半導体装置および前記第3半導体装置は、それぞれの前記第1リードが前記第1方向を向くように前記第2方向に沿って配置されている電子装置。
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