CN104241259A - 半导体器件和电子器件 - Google Patents

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CN104241259A
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semiconductor chip
lead
wire
semiconductor device
electrode pad
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武藤晃
小池信也
小辻雅挥
成田幸弘
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Renesas Electronics Corp
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Abstract

改进了半导体器件和电子器件支持大电流的性能。发射极端子从密封主体的第一侧边突出，而信号端子从密封主体的第二侧边突出。也即，发射极端子突出的密封主体的侧边与信号端子突出的密封主体的侧边是不同的。更具体地，信号端子从与发射极端子突出的侧边相对的密封主体的侧边突出。此外，包括在其中形成二极管的第二半导体芯片以如此方式安装在芯片安装部分的第一表面之上以使其在平面图中位于发射极端子与包括在其中形成IGBT的第一半导体芯片之间。

Description

半导体器件和电子器件
相关申请的交叉引用
在此将2013年6月14日提交的日本专利申请案号2013-125288的包括说明书、附图和摘要的公开文本通过引用整体并入本文。
技术领域
本发明涉及一种半导体器件和电子器件，并且涉及例如一种可有效地应用于均用作反相器的构成元件的半导体器件和电子器件的技术。
背景技术
日本未审查专利公开案号2008-60256(专利文献1)描述了一种半导体器件，其中输出引脚从密封主体的一侧突出，并且控制引脚从密封主体的与该一侧相对的一侧突出。
日本未审查专利公开案号2008-21796(专利文献2)描述了一种半导体器件，包括包含了在其中形成的绝缘栅双极晶体管(下文中将称作IGBT)的第一半导体芯片，以及包含了在其中形成的二极管的第二半导体芯片。
日本未审查专利公开案号2011-86889(专利文献3)描述了一种复合封装，包括多个单独封装，在每个单独封装中由相同的密封主体密封了包括在其中形成的IGBT的第一半导体芯片、以及包括在其中形成的二极管的第二半导体芯片。
[专利文献]
[专利文献1]日本未审查专利公开案号2008-60256
[专利文献2]日本未审查专利公开案号2008-21796
[专利文献3]日本未审查专利公开案号2011-86889
发明内容
电机例如安装在电动车或混合动力车中。作为电机的一个示例，存在三相感应电机。三相感应电机由反相器电路(电子器件)控制以用于将DC电源转换为AC电源。近年来，已经需要反相器电路以支持大电流，并且由此改进性能。例如，反相器电路包括包含了IGBT和二极管作为构成元件的半导体器件。因此，也已经需要半导体器件以支持大电流，并且由此改进性能。
从该说明书和附图的描述将明确其它目的和新颖特征。
在根据一个实施例的半导体器件中，包括了设置在其中的二极管的第二半导体芯片被设置成位于第一引线与包括在其中形成的IGBT的第一半导体芯片之间，并且第一半导体芯片被设置成位于第二半导体芯片与多个第二引线之间。
此外，在一个实施例中的电子器件具有安装在接线板的主表面之上的半导体器件。在该情形中，在第一方向上，第一引线从密封主体的第一侧表面突出，并且与接线板的第一接线电耦合。随后，在第一方向上，第二引线从密封主体的第二侧表面突出，并且与接线板的第二接线电耦合。此外，芯片安装部分的第二表面与在垂直于接线板的第一方向的第二方向上延伸的第三接线电耦合。
根据一个实施例，可以通过支持大电流而改进半导体器件和电子器件的性能。
附图说明
图1是其中三相反相器电路设置在DC电源与三相感应电机之间的电路图；
图2是用于示出三相反相器电路的操作的时序图；
图3是示出了包括第一实施例中的三相感应电机的反相器电路与电机电路的配置的电路图；
图4是示出了包括在其中形成的IGBT的半导体芯片的外侧形状的平面图；
图5是示出了半导体芯片的与其正表面相对的背表面的平面图；
图6是示出了形成在半导体芯片中的电路的一个示例的电路图；
图7是示出了第一实施例中IGBT的器件结构的截面图；
图8是示出了包括在其中形成的二极管的半导体芯片的外侧形状的平面图；
图9是示出了第一实施例中二极管的器件结构的截面图；
图10是示出了在功率MOSFET的器件结构和电路元件之间的相关性的截面图；
图11是示出了在IGBT的器件结构和电路元件之间的相关性的示意图；
图12是示出了第一实施例中半导体器件的外侧配置的平面图；
图13A和图13B是均示出了第一实施例中半导体器件的密封主体的内部结构的示意图，其中图13A是平面图，而图13B是沿着图13A的线A-A的截面图；
图14是示出了修改示例1中半导体器件的外侧配置的平面图；
图15A和图15B是均示出了修改示例1中半导体器件的密封主体的内部结构的示意图，其中图15A是平面图，而图15B是沿着线A-A看到的截面图；
图16是示出了修改示例2中半导体器件的外侧配置的平面图；
图17A和图17B是均示出了修改示例2中半导体器件的内部结构的示意图，其中图17A是平面图，而图17B是沿着图17A的线A-A看到的截面图；
图18A和图18B是均示出了第一实施例中电子器件的配置的示意图，其中图18A是示出了电子器件的配置的平面图，而图18B是从图18A的纸平面底侧看到的侧视图；
图19A和图19B是均示出了其中电子器件安装在树脂壳体中的最终产品的示意图，其中图19A是示出了最终产品的配置的平面图，而图19B是从图19A的纸平面底部看到的侧视图；
图20A是示出了在相关技术1中半导体器件中密封主体的内部配置的平面图，而图20B是沿着图20A的线A-A切得的截面图；
图21是用于示出当大电流流过相关技术1的半导体器件中时所产生的电磁感应噪声的效应的示意图；
图22是示出了相关技术1中电子器件的配置的平面图；
图23是示出了相关技术2中半导体器件中密封主体的配置的示意图；
图24A和图24B是均示出了在第一实施例中制造步骤期间半导体器件的示意图，其中图24A是平面图，而图24B是截面图；
图25A和图25B是均分别示出了在图24A和图24B之后的制造步骤期间半导体器件的示意图，其中图25A是平面图，而图25B是截面图；
图26A和图26B是均分别示出了在图25A和图25B之后的制造步骤期间半导体器件的示意图，其中图26A是平面图，而图26B是截面图；
图27A和图27B是均分别示出了在图26A和图26B之后的制造步骤期间半导体器件的示意图，其中图27A是平面图，而图27B是侧视图；
图28A和图28B是均分别示出了在图27A和图27B之后的制造步骤期间半导体器件的示意图，其中图28A是平面图，而图28B是侧视图；
图29是示出了第一实施例中半导体器件的外侧配置的示意图；
图30A和图30B是均示出了修改示例中半导体器件的制造步骤的示意图，其中图30A是平面图，而图30B是截面图；
图31A和图31B是均分别示出了在图30A和图30B之后的制造步骤期间半导体器件的示意图，其中图31A是平面图，而图31B是截面图；
图32是示出了第二实施例中半导体器件的密封主体的内部配置的示意图；
图33是示出了在第二实施例中制造步骤期间的半导体器件的示意图；
图34是示出了在图33之后的制造步骤期间半导体器件的示意图；
图35是示出了在图34之后的制造步骤期间半导体器件的示意图；
图36是示出了在图35之后的制造步骤期间半导体器件的示意图；
图37是示出了在图36之后的制造步骤期间半导体器件的示意图；以及
图38是示出了在第二实施例中半导体器件的外侧配置的示意图。
具体实施方式
在以下实施例中，如果需要的话，为了方便，实施例可以描述为多个划分的区段或者实施例。然而，除非上下文明确给出相反指示，它们并非是彼此独立的，而是处于这样的关系，其中一个是另一个的一部分或整体的修改示例、细节、补充解释等等。
此外，在以下实施例中，当涉及元件数目等等(包括数目、数值、数量、范围等等)时，元件的数目不限于具体数目，而是可以大于或者小于具体数目，除非上下文明确给出相反指示，并且除了其中数目明显原则上限定于具体数目的情形、以及其它情形之外。
此外，在以下实施例中，无需多言的是构成元素(包括基本步骤等等)并非总是必需的，除非上下文明确给出相反指示，除了其中它们明显原则上视为必需的情形、以及其它情形之外。
类似地，在以下实施例中，当涉及构成元件等的形状、位置关系等时，应该理解的是，它们包括基本上类似于或等同于该形状等的那些，除非上下文明确给出相反指示，除非原则上明确地考虑的情形，以及除了其它情形之外。这也适用于前述数值和范围。
然而，在用于描述实施例的所有附图中，相同部件给定相同附图标记和数字，并且省略了对其重复描述。顺带提及，为了便于理解附图，即便在平面图中也可以提供阴影。
第一实施例
反相器电路是用于将DC电源转换为AC电源的电路。例如，当DC电源的正负极交替输出时，相应地翻转了电流的方向。在该情形中，电流的方向是交替翻转的。因此，输出可以视作AC电源。这是反相器电路的原理。在此，AC电源包括了由单相AC电源和三相AC电源所代表的各种形式。因此，在本第一实施例中，特别地，将采用用于将DC电源转换为三相AC电源的三相反相器电路作为用于描述说明的示例。然而，本发明第一实施例中的技术理念也广泛地适用于不限于适用于三相反相器电路的情形的例如单相反相器电路。
<三相反相器电路的配置>
图1是其中三相反相器电路INV设置在DC电源E与三相感应电机MT之间的电路图。如图1所示，为了将来自DC电源E的电能转换为三相AC电能，使用了由SW1至SW6的六个开关构成的三相反相器电路INV。具体地，如图1所示，三相反相器电路INV具有包括彼此串联的开关SW1和开关SW2的第一支路LG1、以及包括彼此串联的开关SW3和开关SW4的第二支路LG2、以及包括彼此串联的开关SW5和开关SW6的第三支路LG3。第一支路LG1至第三支路LG3并联。在该步骤处，开关SW1、开关SW3和开关SW5形成了上部臂，而开关SW2、开关SW4和开关SW6形成了下部臂。
随后，开关SW1和开关SW2之间的点U与三相感应电机MT的U相位耦合。类似地，开关SW3和开关SW4之间的点V与三相感应电机MT的V相位耦合；并且开关SW5和开关SW6之间的点W与三相感应电机MT的W相位耦合。如此方式，形成了三相反相器电路INV。
<三相反相器电路的操作>
随后，将描述具有前述配置的三相反相器电路INV的操作。图2是用于描述三相反相器电路INV的操作的时序图。在图2中，以如下方式执行三相反相器电路INV的开关SW1和开关SW2的开关操作：例如，当开关SW1处于导通状态时，开关SW2处于关断状态；另一方面，当开关SW1处于关断状态时，开关SW2处于导通状态。类似地，以如下方式执行三相反相器电路INV的开关SW3和开关SW4的开关操作：当开关SW3处于导通状态时，开关SW4处于关断状态；另一方面，当开关SW3处于关断状态时，开关SW4处于导通状态。此外，以如下方式执行三相反相器电路INV的开关SW5和开关SW6的开关操作：当开关SW5处于导通状态时，开关SW6处于关断状态；另一方面，当开关SW5处于关断状态时，开关SW6处于导通状态。
接着，如图2所示，执行开关配对的三个单元的开关操作以便产生120度的相位差。在该步骤处，根据开关配对的三个单元的开关操作而将点U、点V和点W处相应电势改变至0或E0。随后，例如，通过从U相位的电势减去V相位的电势获得了在U相位和V相位之间的线路电压，并且改变至+E0、0、或E0。另一方面，V相位和W相位之间的线路电压相对于U相位和V相位之间的线路电压而具有120度相位偏移的电压波形。此外，W相位和U相位之间的线路电压相对于V相位和W相位之间的线路电压而具有120度相位偏移的电压波形。通过如此允许开关SW1至开关SW6执行开关操作，相应的线路电压具有步进式交变电压波形，并且彼此线路电压的交变电压波形具有120度的相位差。因此，采用三相反相器电路INV，来自DC电源E的DC电能可以转换为三相AC电能。
<实际三相反相器电路的配置示例>
本发明第一实施例中的半导体器件用在用于例如电动车或混合动力车的三相感应电机的驱动电路中。具体地，驱动电路包括反相器电路。反相器电路具有将DC电能转换为AC电能的功能。图3是示出了包括了本发明实施例中三相感应电机的反相器电路和电机电路的配置的电路图。
在图3中，电机电路具有三相感应电机MT和反相器电路INV。三相感应电机MT由具有不同相位的三相电压驱动。具体地，采用三相感应电机MT，通过使用以120度相位偏移的、称作U相位、V相位和W相位的三相交变电流而在作为导体的转子RT周围产生旋转的磁场。在该情形中，磁场围绕转子RT旋转。这意味着穿过作为导体的转子RT的磁通量改变。结果，在作为导体的转子RT中引起了电磁感应，使得在转子RT中流过感应电流。随后，在旋转磁场中流动的感应电流的事实意味着：通过弗莱明左手定则而施加力至转子。通过该力旋转了转子RT。因此，这指示如下：采用三相感应电机MT，可以通过使用三相交变电流而旋转了转子RT。换言之，三相感应电机MT要求三相交变电流。由此，通过使用反相器电路INV从直流形成了交变电流，三相交变电流被馈送至三相感应电机。
以下，将说明反相器电路INV的实际配置示例。如图3所示，例如，在本发明第一实施例中反相器电路INV中，IGBT Q1和二极管FWD提供对应于三个相位的每个。也即，在实际反相器电路INV中，例如，如图1所示开关SW1至开关SW6的每个由其中IGBT Q1和二极管FWD如图3所示彼此反向并联耦合的构成元件形成。也即，在图3中，第一支路LG1的上部臂和下部臂、第二支路LG2的上部臂和下部臂、以及第三支路的上部臂和下部臂由其中IGBT Q1和二极管FWD彼此反向并联耦合的构成元件所形成。
此处，例如，可以考虑的是，功率MOSFET(金属氧化物半导体场效应晶体管)用作反相器电路INV的开关元件。功率MOSFET是电压驱动型，其中通过施加至栅电极的电压而控制导通/关断操作，并且因此具有其中能够实现高速开关切换的优点。另一方面，功率MOSFET具有导通电阻增大以及热值随着击穿电压增大而增大的特性。这是由于以下因素：采用功率MOSFET，增大了低密度外延层(漂移层)的厚度，由此确保了击穿电压；然而作为副作用，低密度外延层厚度的增大导致了阻抗的增大。
与之相反，作为开关元件，也存在能够处理大的电气功率的双极晶体管。然而，双极晶体管是电流驱动型，其通过基极电流控制了导通/关断操作，并且因此具有通常比功率MOSFET更慢的开关速度的特性。
因此，功率MOSFET或双极晶体管显示出不太适用于需要大的电气功率和高速开关的电动车或混合动力车等的电机。因此，IGBT用于需要大的电气功率和高速开关的用途。IGBT是由功率MOSFET和双极晶体管的组合所形成的半导体元件，并且既具有功率MOSFET的高速开关特性也具有双极晶体管的高击穿电压特性。因此，IGBT确保了大的电气功率和高速开关，并且因此是适用于使用需要大电流和高速开关的半导体元件。从说明书直至该处，采用IGBT作为用于本发明第一实施例中反相器电路INV的开关元件。
因此，在本发明第一实施例中反相器电路INV中，IGBT Q1和二极管FWD在正性电势端子PT与三相感应电机MT的相应相位(U相位、V相位和W相位)之间反向并联耦合。此外，IGBT Q1和二极管FWD在三相感应电机MT的相应相位与负性电势端子NT之间反向并联耦合。也即，对于每个相位提供了两个IGBT Q1和两个二极管FWD，使得对于三个相位提供了六个IGBT Q1和六个二极管FWD。接着，栅极控制电路GC耦合至每个单独IGBT Q1的栅电极。因此，栅极控制电路GC控制了IGBT Q1的开关操作。在如此配置的反相器电路INV中，栅极控制电路GC控制了每个IGBT Q1的开关操作。结果，DC电能转换为三相AC电能，并且三相AC电能被馈送至三相感应电机MT。
<二极管的必需性>
如上所述，在本发明第一实施例中反相器INV中，IGBT Q1用作开关元件，并且提供二极管FWD以便与IGBT Q1反向并联耦合。从简单实施由开关元件执行的开关功能的角度看，必需要IGBT作为开关元件。然而，考虑到并未需要提供二极管FWD。关于这点，当耦合至反相器电路INV的负载包括电感时，需要提供二极管FWD。以下，将描述为此的原因。
二极管FWD不是必需的，因为当负载是不包括电感的纯电阻时没有能量返回。然而，当负载与诸如电机的包括电感的电路耦合时，存在其中负性电流沿与处于导通状态下的开关相反反向流动的模式。也即，当负载包括电感时，能够可以从负载的电感返回至反相器电路INV(电流可以回流)。
在该步骤处，IGBT Q1单独并不具有能够传导流过其中的回流电流的功能。因此，需要二极管FWD以与IGBT Q1反向并联耦合。也即，在反相器电路INV中，在其中负载包括电感以作为采用电机控制的情形下，当IGBT Q1关断时，在电感中累积的能量(1/2LI2)必需必要地释放。然而，IGBT Q1单独并不传导回流电流以用于释放电感中累积的能量。因此，为了允许返回电感中累积的电能，二极管FWD与IGBT Q1反向并联耦合。换言之，二极管FWD具有传导流经其中回流电流以用于释放电感中累积的电能的功能。从说明书直至该处，指示如下：在待耦合至包括电感的负载的反相器电路中，需要提供二极管FWD以与作为开关元件的IGBT Q1反向并联耦合。二极管FWD称作续流二极管。
<IGBT的结构>
接着，将参照附图描述在本发明第一实施例中形成了反相器电路INV的IGBT Q1和二极管FWD的结构。
图4是示出了包括了在其中形成的IGBT Q1的半导体芯片CHP1的外侧形状的平面图。图4示出了半导体芯片CHP1的主表面(正表面)。如图4所示，在本发明第一实施例中半导体芯片CHP1的平面形状是具有长侧边LS1和短侧边SS1的矩形形状。接着，在矩形形状的半导体芯片CHP1的正表面处，形成了矩形形状的发射极电极焊盘EP。随后，沿着半导体芯片CHP1的长侧边方向，形成了多个电极焊盘。具体地，作为电极焊盘，从图4的左手侧设置了栅电极焊盘GP、温度检测电极焊盘TCP、温度检测电极焊盘TAP、电流检测电极焊盘SEP、以及Kelvin检测电极焊盘KP。因此，在矩形形状的半导体芯片CHP1的正表面处，沿着短侧边方向设置发射极电极焊盘EP和电极焊盘，并且沿着长侧边方向形成多个电极焊盘。在该步骤处，发射极电极焊盘EP的尺寸(平面面积)远大于多个电极焊盘的相应尺寸。
图5是示出了与其正表面相对的半导体芯片CHP1的背表面的平面图。如图5所示，指示了矩形形状的集电极电极焊盘CP完全形成在半导体芯片CHP1的背表面之上。
随后，将描述在半导体芯片CHP1处形成的电路的配置。图6是示出了形成在半导体芯片CHP1处的电路的一个示例的电路图。如图6所示，在半导体芯片CHP1处，形成了IGBT Q1、检测IGBTQ2、以及温度检测二极管TD。IGBT Q1是主IGBT，并且用于如图3所示三相感应电机MT的驱动控制。在IGBT Q1中，形成了发射极电极、集电极电极以及栅极电极。随后，IGBT Q1的发射极电极经由如图4所示的发射极电极焊盘EP而与发射极端子ET电耦合。IGBT Q1的集电极电极经由如图5所述的集电极电极焊盘CP而与集电极端子CT电耦合。此外，IGBT Q1的栅极电极经由如图4所示的的栅极电极焊盘GP而与栅极端子GT电耦合。
IGBT Q1的栅极电极耦合至如图3所示的栅极控制电路GC。在该步骤处，来自栅极控制电路GC的信号经由栅极端子GT施加至IGBT Q1的栅极电极。结果，栅极控制电路GC可以控制IGBT Q1的开关操作。
检测IGBT Q2提供以用于检测在IGBT Q1的集电极与发射极之间的过量电流。也即，检测IGBT Q2提供以用于检测在作为电路INV的IGBT Q1的集电极与发射极之间的过量电流，并且保护IGBT Q2免受由于过量电流导致的失效。在检测IGBT Q2中，检测IGBT Q2的集电极电极与IGBT Q1的集电极电极电耦合，并且检测IGBT Q2的栅极电极与IGBT Q1的栅极电极电耦合。然而，检测IGBT Q2的发射极电极经由如图4所示的电流检测电极焊盘SEP而与不同于IGBT Q1的发射极电极的电流检测端子SET电耦合。电流检测端子SET耦合至提供在外部的电流检测电路。随后，电流检测电路基于来自检测IGBT Q2的发射极电极的输出而检测在IGBT Q1的集电极和发射极之间的电流。因此，当过量电流流过时，阻断了施加至IGBTQ1的栅极电极的栅极信号，由此保护了IGBT Q1。
具体地，检测IGBT Q2用作电流检测元件以用于防止由于负载短路等等引起的过量电流流过IGBT Q1。实施设计以使得例如流过主IGBT Q1的电流与流过检测IGBT Q2的电流的比例成为IGBT Q1:检测IGBT Q2＝1000:1。换言之，当200A的电流流过主IGBT Q1时，200mA的电流流过检测IGBT Q2。
在实际应用中，外部附加了待与检测IGBT Q2的发射极电极电耦合的传感电阻。跨传感电阻的相对端部的电压反馈至控制电路。接着，控制电路执行控制，使得当跨传感电阻的相对端部的电压变得等于或者大于设定电压时阻断电源。换言之，当流过主IGBT Q1的电流变为过量电流时，流过检测IGBT Q2的电流也增大。结果，流过传感电阻的电流也增大，导致了传感电阻的相对端部之上电压的增大。因此，能够领会的是，当电压变得等于或者大于设定电压时，流过主IGBT Q1的电流是过量电流。
提供温度检测二极管TD以用于检测IGBT Q1的温度(广义而言，半导体芯片CHP1的温度)。也即，温度检测二极管TD的电压根据IGBT Q1的温度而变化。结果，检测了IGBT Q1的温度。温度检测二级TD包括通过使用不同导电类型杂质掺杂多晶硅而在其中形成的pn结，并且具有阴极电极(负性电极)和阳极电极(正性电极)。阴极电极经由通过内部接线而形成在半导体芯片CHP1的顶表面处的温度检测电极焊盘TCP(参见图4)而与图6中所示温度检测端子TCT电耦合。类似地，阳极电极经由通过内部接线而形成在半导体芯片CHP1的顶表面处的温度检测电极焊盘TAP(参见图4)而与图6所示温度检测端子TAT电耦合。
温度检测端子TCT和温度检测端子TAT与外部提供的温度检测电路耦合。温度检测电路基于在分别耦合至温度检测二极管TD的阴极电极和阳极电极的温度检测端子TCT与温度检测端子TAT之间的输出，而间接地检测IGBT Q1的温度。当检测到的温度变得等于或大于给定温度时，阻断了将要施加至IGBT Q1的栅极电极的栅极信号。结果，保护了IGBT Q1。
如上所述，由pn结二极管形成的温度检测二极管TD具有以下特性：当施加等于或者大于给定电压的正向电压时，流过温度检测二极管TD的正向电流急剧地增大。接着，在正向电流急剧地开始流动时的电压值随着温度而变化。当温度提高时，电压值下降。因此，在本发明第一实施例中，使用了温度检测二极管TD得特性。换言之，给定的电流流过温度检测二极管。随后，测量在温度检测二极管TD的相对端部之上的电压值。这使得能够执行温度监控。在实际应用中，由此测得的温度检测二极管TD的电压值(温度信号)反馈至控制电路。结果，控制元件操作温度以便不超过保证值(例如150℃至175℃)。
接着，在图6中，IGBT Q1的发射极电极与发射极端子ET电耦合，并且也与作为不同于发射极端子ET的另一端子的Kelvin端子KT电耦合。Kelvin端子KT通过内部接线与在半导体芯片CHP1的顶表面处形成的Kelvin检测电极焊盘KP(参见图4)电耦合。因此，IGBT Q1的发射极电极经由Kelvin检测电极焊盘KP而与Kelvin端子KT电耦合。Kelvin端子KT用作主IGBT Q1的测试端子。也即，当在大电流流过主IGBT Q1的测试时刻从IGBT Q1的发射极端子ET取得电压传感时，大电流流过了发射极端子ET。因此，由于接线电阻导致的电压降变得不可忽略，这使得难以精确测量导通电压。因此，在本发明第一实施例中，提供了Kelvin端子KT作为与IGBTQ1的发射极端子ET电耦合、而其中不流过大电流的电压传感端子。也即，在测试流过大电流的时刻，从Kelvin端子测量发射极电极的电压。结果，可以不受大电流影响地测量IGBT Q1的导通电阻。此外，Kelvin端子KT也用作用于栅极驱动输出的电独立的参考引脚。
从说明书直至该处，在本发明第一实施例中半导体芯片CHP1可以与包括电流检测电路、温度检测电路等等的控制电路耦合。因此，其能够改进包括在半导体芯片CHP1中的IGBT Q1的操作可靠性。
<IGBT的器件结构>
随后，将描述IGBT Q1的器件结构。图7是示出了在本发明第一实施例中IGBT Q1的器件结构的截面图。在图7中，IGBT Q1具有形成在半导体芯片的背表面处的集电极电极CE(集电极电极焊盘CP)。在集电极电极CE之上，形成了p+型半导体区域PR1。在p+型半导体区域PR1之上，形成了n+型半导体区域NR1。在n+型半导体区域NR1之上，形成了n－型半导体区域NR2。接着，在n－型半导体区域NR2之上，形成了p型半导体区域PR2，以及形成了穿透p型半导体区域PR2、并且到达n－型半导体区域NR2的沟槽TR。此外，待作为发射极区域的n+型半导体区域ER形成为与沟槽TR对准。在沟槽TR的内侧中，形成了例如由氧化硅薄膜形成的栅极绝缘薄膜GOX。经由栅极绝缘薄膜GOX形成栅极电极GE。栅极电极GE例如由多晶硅薄膜形成，并且以如此方式形成以填充沟槽TR。
在如此配置的IGBT Q1中，栅极电极GE经由如图4所示的栅极电极焊盘GP而耦合至栅极端子GT。类似地，在待作为发射极区域的n+型半导体区域ER经由发射极电极EE(发射极电极焊盘EP)而与发射极端子ET电耦合。待作为集电极区域的p+型半导体区域PR1与形成在半导体芯片的背表面处的集电极电极CE电耦合。
如此配置的IGBT Q1既具有功率MOSFET的高速开关特性和电压驱动特性，也具有双极晶体管的低导通电压特性。
顺带提及，n+型半导体区域NR1称作缓冲层。提供n+型半导体区域NR1以便防止以下穿通现象：当IGBT Q1关断时，从p型半导体区域PR2生长进入n－型半导体区域NR2的耗尽层变得与形成在位于n-型半导体区域NR2下方的层处的p+型半导体区域PR1接触。此外，为了限制从p+型半导体区域PR1注入n－型半导体区域NR2的空穴注入量的目的、以及其它目的，提供了n+型半导体区域NR1。
<IGBT的操作>
接着，将描述本发明实施例中IGBT Q1的操作。首先，将描述IGBT Q1的导通操作。在图7中，足够的正性电压施加在栅极电极GE与待作为发射极区域的n+型半导体区域ER之间。结果，沟槽栅结构的MOSFET导通。在该情形下，在形成集电极区域的p+型半导体区域PR1与n－型半导体区域NR2之间引起了正向偏置。这使得空穴从p+型半导体区域PR1注入进入n－型半导体区域NR2。随后，在n-型半导体区域NR2中汇集了与所注入空穴等量的电子。这导致了n－型半导体区域NR2的电阻的减小(电导率调制)，使得IGBT处于导通状态。
对于导通电压，在p+型半导体区域PR1与n－型半导体区域NR2之间添加了结电压。然而，通过导电率调制将n－型半导体区域NR2的电阻值减小一个数字或更多，并且因此对于高击穿电压而言，使得电阻值占据了大多数导通电阻，IGBT Q1提供了比功率MOSFET更低的导通电压。因此，这意味着IGBT Q1是能有效实现更高击穿电压的器件。也即，采用功率MOSFET，为了实现更高的击穿电压，必需增大将要作为漂移层的外延层的厚度。与之相反，采用IGBTQ1，即便当增大n－型半导体区域NR2的厚度以便实现更高击穿电压时，在IGBT Q1的导通操作时刻也发生了导电率调制。因此，导通电阻可以设置得比采用功率MOSFET的更低。换言之，与功率MOSFET相比，IGBT Q1可以实现即便当实现更高击穿电压时也能具有更低导通电阻的器件。
随后，将描述IGBT Q1的关断操作。当栅极电极GE与将要作为发射极区域的n+型半导体区域ER之间的电压减小时，沟槽栅结构的MOSFET关断。在该情形下，从p+型半导体区域PR1至n－型半导体区域NR2的空穴注入停止，并且已经注入的空穴也寿命期满并且减少。残留的空穴直接流出进入p+型半导体区域PR1中(拖尾电流)。在流动完成的时刻，IGBT Q1处于关断状态。因此，可以导通/关断地操作IGBT Q1。
<续流二极管的结构>
接着，图8是示出了包括在其中形成的二极管FWD的半导体芯片CHP2的外侧形状的平面图。图8示出了半导体芯片CHP2的主表面(正表面)。如图8所示，在本发明第一实施例中半导体芯片CHP2的平面形状是具有长侧边LS2和短侧边SS2的矩形形状。随后，在矩形形状的半导体芯片CHP2的正表面处，形成了矩形形状的阳极电极焊盘ADP。另一方面，尽管并未示出，矩形形状的阴极电极焊盘完全形成在半导体芯片CHP2的与正表面相对的背表面之上。
随后，将描述二极管FWD的器件结构。图9是示出了二极管FWD的器件结构的截面图。在图9中，在半导体芯片的背表面处，形成了阴极电极CDE(阴极电极焊盘CDP)。在阴极电极CDE之上，形成了n+型半导体区域NR3。接着，在n+型半导体区域NR3之上，形成了n－型半导体区域NR4。在n－型半导体区域NR4之上，形成了彼此间隔开的p型半导体区域PR3。在p型半导体区域PR3之间，分别形成了p－型半导体区域PR4。在p型半导体区域PR3和p－型半导体区域PR4之上，形成了阳极电极ADE(阳极电极焊盘ADP)。阳极电极ADE例如由铝-硅形成。
<二极管的操作>
采用如此配置的二极管FWD，当阳极电极ADE被施加正性电压而阴极电极CDE被施加负性电压时，在n－型半导体区域NR4与p型半导体区域PR3之间的pn结是正向偏置的，从而其中流过了电流。另一方面，当阳极电极ADE被施加负性电压而阴极电极CDE被施加正性电压时，在n－型半导体区域NR4与p型半导体区域PR3之间的pn结是反向偏置的，从而其中无电流流过。如此方式，可以操作具有整流功能的二极管FWD。
<在分立芯片处形成IGBT和二极管的原因>
如上所述，在本发明第一实施例中，IGBT Q1形成在半导体芯片CHP1处，而二极管FWD形成在半导体芯片CHP2处。换言之，在本发明第一实施例中，IGBT Q1和二极管FWD形成在分立芯片处。将与功率MOSFET作比较而描述为此的原因。
图10是示出了在功率MOSFET的器件结构与电路元件之间相关性的截面图。如图10中所示的功率MOSFET的器件结构具有与如图7中所示IGBT的器件结构几乎相同的配置。移除了作为IGBTQ1的构成元件的p+型半导体区域PR1，得到了如图10中所示的功率MOSFET Q3的器件结构。在功率MOSFET Q3中，IGBT Q1的集电极电极CE对应于漏极电极DE，并且漏极电极DE与漏极端子DT电耦合。此外，在功率MOSFET Q3中，作为IGBT Q1的发射极区域的n+型半导体区域ER对应于作为源极区域的n+型半导体区域SR。IGBT Q1的发射极电极EE对应于源极电极SE。随后，作为功率MOSFET Q3的发射极区域的n+型半导体区域SR与源极电极SE电耦合。源极电极SE与源极端子ST电耦合。此外，功率MOSFET Q3的栅极电极GE与栅极端子GT电耦合。
如图10所示，如此配置的功率MOSFET Q3包括由沟槽栅结构形成的MOSFET10，并且包括由p型半导体区域PR2和n－型半导体区域NR2形成的pn结二极管。也即，在功率MOSFET Q3中，pn结二极管也根据器件结构而与MOSFET寄生形成。pn结二极管与功率MOSFET一体形成，并且因此称作主体二极管11。换言之，在功率MOSFET Q3中，MOSFET10的形成也必需地导致主体二极管11的形成。结果，当功率MOSFET用于反相器电路时，主体二极管11形成在功率MOSFET的内部。主体二极管11用作续流二极管。因此，当功率MOSFET用于反相器电路时，无需在另一芯片处形成二极管。
另一方面，图11是示出了在IGBT Q1的器件结构与电路元件之间相关性的示意图。在图11中，IGBT Q1包括沟槽栅结构的MOSFET10，并且包括由p型半导体区域PR2、n－型半导体区域NR2、以及p+型半导体区域PR1形成的PNP双极晶体管12。也即，在IGBTQ1中，形成了PNP双极晶体管12而替代了主体二极管11。这是由于以下原因：在如图10所示功率MOSFET Q3中，p型半导体区域PR2和n－型半导体区域NR2必需地形成了主体二极管11；然而，在IGBT Q1的情形中，p+型半导体区域PR1添加至功率MOSFET Q3的器件结构；因此，形成了PNP双极晶体管12，而不是主体二极管11。因此，在IGBT Q1中，根据器件结构并非必需地形成主体二极管11。这产生了新近提供续流二极管的必要性。
此处，可以考虑的是，在与IGBT Q1相同的半导体芯片处形成用作续流二极管的二极管FWD。然而，为了以下原因，IGBT Q1和二极管FWD不形成在相同半导体芯片处，而是IGBT Q1和二极管FWD形成在不同半导体芯片处。
在采用二极管FWD时，为了改进开关特性，在当前情况下，施加了电子束，由此控制载流子的寿命。换言之，电子束的应用导致晶体缺陷的形成。晶体缺陷加速了载流子的消除。因此，改进了二极管FWD的开关特性。类似地，也对于IGBT Q1，施加电子束以便改进特性。然而，用于施加电子束至二极管FWD的条件与用于施加电子束至IGBT Q1的条件是不同的。
在该步骤处，例如，在其中在相同半导体芯片处形成IGBT Q1和二极管FWD的情形中，当施加电子束以便改进二极管FWD的开关特性时，电子束也在相同条件下施加至IGBT Q1。结果，变得难以在二极管FWD的特性改进与IGBT Q1的特性改进之间实现一致性。与此相反，即便可以改进二极管FWD的特性，也可能恶化IGBTQ1的特性。这是因为用于施加电子束以改进IGBT Q1的特性的条件与用于施加电子束以改进二极管FWD的特性的条件是不同的。
就此而言，当在分立半导体芯片处形成IGBT Q1和二极管FWD时，可以不同地设置用于施加电子束至IGBT Q1的条件与用于施加电子束至二极管FWD的条件。换言之，当在分立半导体芯片处形成IGBT Q1和二极管FWD时，能够在从改进IGBT Q1的特性的角度的最佳条件下执行电子束施加，并且能够在从改进二极管FWD的特性的角度的最佳条件下执行电子束施加。换言之，在本发明第一实施例中，从在改进IGBT Q1特性与改进二极管FWD特性之间实现兼容性的角度，在分立半导体芯片处形成IGBT Q1和二极管FWD。
对于IGBT Q1而言，主体二极管最初并未以器件结构的方式寄生地形成。这较少地产生了在相同半导体芯片处形成IGBT Q1和二极管FWD的动机。此外，注意到在IGBT Q1的特性改进与二极管FWD的特性改进之间实现兼容性的观点。这意味着与在相同半导体芯片处相比，更需要在分立半导体芯片处形成IGBT Q1和二极管FWD。为了前述原因，在本发明第一实施例中，在分立半导体芯片处形成IGBT Q1和二极管FWD。
<第一实施例中半导体器件的安装配置>
接着，将描述本发明第一实施例中半导体器件的安装配置。在本发明第一实施例中半导体器件涉及如图3所示的反相器电路，并且包括用作在一个封装中形成的反相器电路INV的构成元件的一个IGBT Q1和一个二极管FWD。也即，在本发明第一实施例中使用六个半导体器件，由此形成了用作用于驱动三相电机的三相反相器电路INV的电子器件(功率模块)。
图12是示出了本发明第一实施例中半导体器件PAC1的外侧配置的平面图。如图12所示，本发明第一实施例中半导体器件PAC1具有形成为矩形形状、并且由树脂制成的密封主体MR。密封主体MR具有如图12所示的顶表面，与顶表面相对的底表面，位于顶表面和底表面之间沿厚度方向的第一侧表面，以及与第一侧表面相对的第二侧表面。在图12中，示出了形成了第一侧表面的侧边S1，以及示出了形成第二侧表面的侧边S2。此外，密封主体MR具有与第一侧表面和第二侧表面交叉的第三侧表面，以及与第一侧表面和第二侧表面交叉并且与第三侧表面相对的第四侧表面。在图12中，示出了形成了第三侧表面的侧边S3，以及示出了形成了第四侧表面的侧边S4。
此处，在本发明第一实施例中半导体器件PAC1中，如图12所示，多个引线LD1的相应一个部分从第一侧表面突出，并且多个引线LD2的相应一个部分从第二侧表面突出。在该情形下，引线LD1形成了发射极端子ET，并且引线2形成了信号端子SGT。随后，形成了发射极端子ET的多个引线LD1的每个宽度要大于形成了信号端子SGT的多个引线LD2的每个宽度。换言之，在本发明第一实施例中，多个引线LD1共同地称作第一引线(第一引线组)，并且多个引线LD2共同地称作第二引线(第二引线组)。在该情形下，第一引线的从密封主体MR暴露的那部分由多个部分(多个引线LD1)形成，并且第二引线的从密封主体MR暴露的那部分由多个部分(多个引线LD2)形成。在该情形下，在平面图中，也可以说的是，第一引线的多个部分的每个宽度要大于多个引线LD2的每个宽度。这也考虑到以下因素而实施：大电流流过发射极端子ET，并且因此需要减小电阻；与之相反，仅有微量电流流过信号端子SGT。
随后，将描述形成了本发明第一实施例中半导体器件PAC1的密封主体MR的内部结构。图13A和图13B是示出了形成本发明第一实施例中半导体器件PAC1的密封主体MR的内部结构的示意图，其中图13A对应于平面图，而图13B对应于沿着图13A的线A-A的截面图。
首先，在图13A中，在密封主体MR的内侧中，设置了矩形形状的芯片安装部分TAB。芯片安装部分TAB也用作用于提高热辐射效率的散热器，并且例如由包括具有高热导率的铜作为主要组分的材料形成。此处，术语“主要组分”表示形成部件的构成材料的最大量的材料组分。例如，术语“包括铜作为主要组分的材料”意味着用于部件的材料包括最大量的铜。用在本说明书中的术语“主要组分”意在表示不排除例如其中部件基本上由铜形成、并且额外的包含杂质的情形。
在芯片安装部分TAB之上，经由例如由高熔点焊料形成的导电粘附剂ADH1而安装了包括在其中形成的IGBT的半导体芯片CHP1、以及包括在其中形成的二极管的半导体芯片CHP2。在该步骤处，包括了安装在其之上的半导体芯片CHP1和半导体芯片CHP2的表面定义为芯片安装部分TAB的第一表面，以及与第一表面相对的表面定义为第二表面。在该情形下，半导体芯片CHP1和半导体芯片CHP2安装在芯片安装部分TAB的第一表面之上。特别地，包括在其中形成的二极管的半导体芯片CHP2被设置成使得在半导体芯片CHP2的背表面处形成的阴极电极焊盘经由导电粘附剂ADH1而与芯片安装部分TAB的第一表面接触。在该情形下，在半导体芯片CHP2的正表面处形成的阳极电极焊盘ADP朝上指向。另一方面，包括在其中形成的IGBT的半导体芯片CHP1被设置成使得形成在半导体芯片CHP1的背表面处的集电极电极CE(集电极电极焊盘CP)(参见图5)经由导电粘附剂ADH1而与芯片安装部分TAB的第一表面接触。在该情形下，在半导体芯片CHP1的正表面处形成的发射极焊盘EP和多个电极焊盘朝上指向。因此，半导体芯片CHP1的集电极电极焊盘CP与半导体芯片CHP2的阴极电极焊盘经由芯片安装部分TAB而彼此电耦合。
此外，在附图13A中，芯片安装部分TAB的平面面积大于半导体芯片CHP1和半导体芯片CHP2的总平面面积。接着，在平面图中，在芯片安装部分TAB的其中半导体芯片CHP1和半导体芯片CHP2并未彼此叠置的位置处的部分中，形成了从芯片安装部分TAB的第一表面穿透至第二表面的穿通孔TH。在穿通孔TH中，填充了密封主体MR的一部分。
随后，如图13A所示，在半导体芯片CHP1的发射极电极焊盘EP以及半导体芯片CHP2的阳极电极焊盘ADP之上，经由例如由高熔点焊料形成的导电粘附剂ADH2而设置了作为导电部件的夹件CLP。接着，夹件CLP经由导电粘附剂ADH2而与发射极端子ET耦合。因此，半导体芯片CHP1的发射极电极焊盘EP和半导体芯片CHP2的阳极电极焊盘ADP经由夹件CLP而与发射极端子ET电耦合。夹件CLP由板状部件形成，包括例如铜作为主要组分。换言之，在本发明第一实施例中，大电流从发射极电极焊盘EP流至半导体芯片CHP1的发射极端子ET。因此，使用了能够确保大面积的夹件CLP以便能够在其之中传导大电流。
此外，如图13A所示，在半导体芯片CHP1的正表面处，形成了多个电极焊盘。多个电极焊盘经由作为导电部件的接线W而分别与信号端子SGT电耦合。具体地，多个电极焊盘包括栅极电极焊盘GP、温度检测电极焊盘TCP、温度检测电极焊盘TAP、电流检测电极焊盘SEP、以及Kelvin检测电极焊盘KP。接着，栅极电极焊盘GP经由接线W而与作为信号端子SGT中的一个端子的栅极端子GT电耦合。类似地，温度检测电极焊盘TCP经由接线W而与作为一个信号端子SGT的温度检测端子TCT电耦合。温度检测电极焊盘TAP经由接线而与作为一个信号端子SGT的温度检测端子TAT电耦合。然而，电流检测电极焊盘SEP经由接线W而与作为一个信号端子SGT的电流检测端子SET电耦合。Kelvin检测电极焊盘KP经由接线W而与Kelvin检测端子KT电耦合。在该情形下，接线W由包括例如金、铜和铝作为主要组分的导电部件形成。
此处，如图13A所示，在平面图中，半导体芯片CHP2被安装在芯片安装部分TAB的第一表面之上，以便位于发射极端子ET与半导体芯片CHP1之间，并且半导体芯片CHP1被安装在芯片安装部分TAB的第一表面之上，以便位于半导体芯片CHP2与信号端子SGT之间。
换言之，沿着作为第一方向的y方向设置发射极端子ET、半导体芯片CHP2、半导体芯片CHP1、以及信号端子SGT。具体地，在平面图中，半导体芯片CHP2被安装在芯片安装部分TAB的第一表面之上以便比半导体芯片CHP1更接近发射极端子ET，并且半导体芯片CHP1被安装在芯片安装部分TAB的第一表面之上以便比半导体芯片CHP2更接近信号端子SGT。
接着，在平面图中，在芯片安装部分TAB的第一表面之上安装半导体芯片CHP1，使得栅极电极焊盘GP比发射极电极焊盘EP更靠近信号端子SGT。更具体地，在平面图中，在芯片安装部分TAB的第一表面之上安装半导体芯片CHP1以使得包括栅极电极焊盘GP、温度检测电极焊盘TCP、温度检测电极焊盘TAP、电流检测电极焊盘SEP、以及Kelvin检测电极焊盘KP的多个电极焊盘比发射极电极焊盘EP更靠近信号端子SGT。换言之，也可以说，沿着在平面图中最靠近半导体芯片CHP1的侧边的信号端子SGT的侧边而设置半导体芯片CHP1的多个电极焊盘。在该步骤处，如图13A所示，在平面图中，夹件CLP被设置成不与包括栅极电极焊盘GP的多个电极焊盘以及多个接线W的任何一个叠置。
在内部如此配置的半导体器件PAC1中，通过例如树脂密封了芯片安装部分TAB的一部分、发射极端子ET的一部分、多个芯片端子SGT的相应部分、夹件CLP、以及接线W，由此形成密封主体MR。
随后，在图13B中，在芯片安装部分TAB的第一表面之上，经由导电粘附剂ADH1而安装了包括在其中形成的IGBT的半导体芯片CHP1、以及包括在其中形成的二极管的半导体芯片CHP2。接着，在从半导体芯片CHP1的正表面之上至半导体芯片CHP2的正表面之上，经由导电粘附剂ADH2而设置了夹件CLP。夹件CLP进一步经由导电粘附剂ADH2而与发射极端子ET耦合，并且发射极端子ET的一部分从密封主体MR暴露。此外，半导体芯片CHP1经由接线W而与从发射极端子ET而在其相对侧边上设置的信号端子SGT耦合。每个信号端子SGT的一部分也从密封主体MR暴露。
此处，如图13B所示，芯片安装部分TAB的第二表面从密封主体MR的底表面暴露。芯片安装部分TAB的暴露的第二表面用作集电极端子CT。接着，当在接线板上安装半导体器件PAC1时，芯片安装部分TAB的第二表面成为能够与形成在接线板之上的接线焊接的表面。
在芯片安装部分TAB的第一表面之上，安装了半导体芯片CHP1和半导体芯片CHP2。半导体芯片CHP1的集电极电极焊盘和半导体芯片CHP2的阴极电极焊盘经由导电粘附剂ADH1与芯片安装部分TAB接触。结果，集电极焊盘和阴极电极焊盘经由芯片安装部分TAB而彼此电耦合，并且最终与集电极端子CT电耦合。此外，如图13B所示，芯片安装部分TAB的厚度要大于发射极端子ET和信号端子SGT的厚度。
以如上所述直至该处的方式，安装并且配置了本发明第一实施例中的半导体器件。此处，将对于本发明第一实施例中半导体器件PAC1的安装配置给出另一种表述。
例如，本发明第一实施例中的半导体器件PAC1具有第一外部电极、第二外部电极、以及第三外部电极，并且具有被设置成插入在第一外部电极与第二外部电极之间的半导体芯片CHP1以及被设置成插入在第一外部电极与第二外部电极之间的导体芯片CHP2。接着，通过密封主体MR密封了包括在其中形成IGBT的半导体芯片CHP1以及包括在其中形成二极管的半导体芯片CHP2、第一外部电极的一部分、第二外部电极的一部分、以及第三外部电极的一部分。
在该情形下，半导体芯片CHP1的发射极电极焊盘EP与半导体芯片CHP2的阳极电极焊盘ADP经由第一外部电极的第一部分而彼此电耦合；半导体芯片CHP1的栅极电极焊盘GP与第二外部电极电耦合。然而，半导体芯片CHP1的集电极焊盘和半导体芯片CHP2的阴极电极焊盘经由第三外部电极而彼此电耦合。
此外，第一外部电极的第二部分和第二外部电极从密封主体MR暴露。在平面图中，半导体芯片CHP2位于半导体芯片CHP1与第一外部电极的第二部分之间，并且半导体芯片CHP1位于半导体芯片CHP2与第二外部电极之间。
当通过这种表达方式描述本发明第一实施例中半导体器件PAC1的安装配置时，在图13A和图13B中，第一外部电极对应于发射极端子ET和夹件CLP的组合的构成元件，并且第二外部电极对应于信号端子SGT和接线W的组合的构成元件。此外，第三外部电极对应于将要作为集电极端子CT的芯片安装部分TAB。接着，第一外部电极的第一部分对应于夹件CLP，以及第一外部电极的第二部分对应于发射极端子ET。因此，在本发明第一实施例中半导体器件PAC1中，第一外部电极的第一部分(夹件CLP)和第二部分(发射极端子ET)是分立结构。此外，第一外部电极的第一部分和第二部分经由导电粘附剂ADH2而彼此电耦合。
顺带提及，对于本发明第一实施例中半导体器件PAC1而言，从减小导通电阻的角度来看，对于用于在芯片安装部分TAB与安装在芯片安装部分TAB之上的半导体芯片CHP1和半导体芯片CHP2之间耦合的导电粘附剂ADH1，或者对于用于耦合在半导体芯片CHP1和半导体芯片CHP2和夹件CLP之间的导电粘附剂ADH2，使用了焊料。换言之，对于用于需要减小导通电阻的反相器电路的半导体器件PAC1，使用了具有大电导率的焊料。结果，减小了导通电阻。
然而，在完成了本发明第一实施例中半导体器件PAC1作为产品之后，在电路板(安装衬底)上安装半导体器件PAC1。在该情形下，为了在半导体器件PAC1与安装衬底之间耦合，使用了焊料。在通过焊料耦合的情形中，必需加热处理以便熔化用于耦合的焊料。
此处，当用于在半导体器件PAC1与安装衬底之间耦合的焊料以及在半导体器件PAC1内部使用的焊料是相同材料时，施加以用于耦合在半导体器件PAC1和安装衬底之间的加热处理(回流)也导致了用于半导体器件PAC1内部的焊料的熔化。在该情形下，发生以下缺陷条件：由于焊料熔化导致的体积膨胀将引起密封了半导体器件PAC1的树脂中的裂缝，并且熔化的焊料泄漏至外部。
因此，在半导体器件PAC1的内部使用高熔点焊料。在该情形下，施加以用于耦合在半导体器件PAC1与安装衬底之间的加热处理(回流)不会引起用于半导体器件PAC1内部的高熔点焊料的熔化。因此，其能够防止以下缺陷条件：由于高熔点焊料的熔化而导致的体积膨胀将引起密封了半导体器件PAC1的树脂中的裂缝，并且熔化的焊料泄漏至外部。
此处，对于用于耦合在半导体器件PAC1与安装衬底之间的焊料，使用具有约220℃熔点的焊料，由例如Sn(锡)-银(Ag)-铜(Cu)所代表。在回流的时刻，加热半导体器件PAC1至高达260℃。这意味着例如在本说明书中使用的术语“高熔点焊料”意在意味着即便加热至约260℃也不会熔化的焊料。其代表性示例可以包括具有300℃或更高熔点、以及约350℃的回流温度、并且包括90wt％或更多的量的Pb(铅)的焊料。
基本上，对于本发明第一实施例中半导体器件PAC1，假设的是用于导电粘附剂ADH1的高熔点焊料以及用于导电粘附剂ADH2的高熔点焊料是由相同材料组分构成。然而，不限于此，例如，形成导电粘附剂ADH1的高熔点焊料与形成导电粘附剂ADH2的高熔点焊料可以由不同材料组分构成。
<第一实施例中半导体器件的特征>
随后，将描述本发明第一实施例中半导体器件PAC1的特征。在图13A中，本发明第一实施例中第一特征在于以下点：发射极端子ET从密封主体MR的侧边S1突出，并且信号端子SGT从密封主体MR的侧边S2突出。也即，本发明第一实施例中第一特征在于：发射极端子ET从密封主体MR突出的侧边、与信号端子SGT从密封主体MR突出的侧边是不同的。更具体地，信号端子SGT从密封主体MR的与发射极端子ET从其突出的侧边相对的侧边突出。在该情形中，例如，可以获得以下优点。
第一优点在于，如图13A所示，可以沿着密封主体MR的侧边S1设置发射极端子ET。换言之，在本发明第一实施例中半导体器件PAC1假设适用于反相器电路，以在其之中传输例如数百安培的大电流。因此，必需充分地确保在大电流流经的发射极端子ET处的电流路径。就此而言，在本发明第一实施例中，可以沿着作为密封主体MR的一个侧边的侧边S1而设置发射极端子ET。这意味着可以充分地确保在发射极端子ET处的电流路径。结果，根据本发明第一实施例，其能够充分地确保发射极端子ET用作电流路径。因此，其能够使得半导体器件PAC1应用于反相器电路以用于在其之中传输数百安培的大电流。此外，能够减小发射极端子ET处的电阻。结果，根据本发明第一实施例，也能够改进在反相器电路处从DC电能转换为AC电能的转换效率。也即，在本发明第一实施例中，发射极端子MT从其突出的密封主体MR的侧边、与信号端子SGT从其突出的密封主体MR的侧边是不同的。因此，发射极端子ET的宽度可以增大，而不用考虑信号端子SGT的占用空间。因此，根据本发明第一实施例，由于可以充分地确保发射极端子ET占用面积的该事实，能够提供能够支持大电流的高性能半导体器件PAC1，并且由于电阻减小而也有助于减小功耗。
接着，第二优点在于如下点：如图13A所示，在彼此相对的侧边处设置发射极端子ET和信号端子SGT；因此，可以不受夹件CLP布图位置的限制而设置接线W。例如，在图13A中，在包括了在其中形成的二极管的半导体芯片CHP2的正表面处的阳极电极焊盘ADP、以及在包括了在其中形成的IGBT的半导体芯片CHP1的正表面处的发射极电极焊盘EP经由夹件CLP而与设置在密封主体MR的侧边S1上的发射极端子ET电耦合。另一方面，形成在半导体芯片CHP1的正表面处的多个电极焊盘经由接线W而分别与设置在密封主体MR的侧边S2上的信号端子SGT电耦合。因此，发射极端子ET设置在侧边S1上，而信号端子SGT设置在侧边S2上。因此，可以不受彼此限制地设置待与发射极端子ET耦合的夹件CLP以及待与信号端子SGT耦合的接线W。
特别地，在半导体芯片CHP1处，发射极电极焊盘EP设置在侧边S1上，并且多个电极焊盘设置在侧边S2上。通过采用发射极焊盘EP和多个电极焊盘的这种布图配置的协同效应，能够如图13A所示不受彼此限制地设置夹件CLP和接线W。这意味着可以例如通过减小在信号端子SGT与多个电极焊盘之间的距离来缩短每个接线W的长度。结果，可以减小了存在于接线W中的寄生电感，这可以改进电路操作的稳定性。
此外，第三优点在于以下点：如图13B所示，引线(发射极端子ET和信号端子SGT)从密封主体MR的相对侧边突出；这导致了当在接线板上安装半导体器件PAC1时对安装稳定性的改进。特别地，对于本发明第一实施例中的半导体器件PAC1，从密封主体MR突出的每个引线被处理为鸥翼形，并且通过处理过的引线来建立与接线板的端子的电耦合。因此，在其中引线从密封主体MR的相对侧边突出的结构的情形中，平衡是良好的，这改进了在接线板上安装半导体器件PAC1的稳定性。结果，能够改进用于安装半导体器件PAC1的位置精度以及改进焊料耦合可靠性。
接着，第四优点成为特别显而易见地可用于数百安培的大电流。例如，在图13A和图13B中，在本发明第一实施例的半导体器件PAC1中，大电流流过如下电流路径：从作为芯片安装部分TAB的第二表面的集电极端子CT，穿过形成在半导体芯片CHP1内部中的IGBT、形成在半导体芯片CHP1的正表面处的发射极电极焊盘EP以及夹件CLP至发射极端子ET。此处，依照安培定律，当电流流过时，在电流周围必然会产生磁场。磁场强度随着电流幅度增大而增大。因此，随着穿过的电流幅度更大，得到的磁场也变得更强。在该步骤处，当在流过了大电流的发射极端子ET附近存在信号端子SGT时，信号SGT受到磁场的影响。具体地，由所产生的磁场引起的电磁感应噪声施加至信号端子SGT。在该情形下，特别地，当信号端子SGT的栅极端子GT施加具有电磁感应噪声时，例如，等于或大于设定数值的电压施加至IGBT的栅极电极。结果，IGBT可以崩溃。此外，在除了栅极电极GT之外的其它信号端子SGT处，噪声的叠加可以引起电流检测电路、温度检测电路等等的故障。换言之，当信号端子SGT设置在其中流过大电流的发射极端子ET附近时，由大电流引起的大磁场也提高了电磁感应噪声。这不利地影响了信号端子SGT。换言之，信号端子SGT是用于在其之中传输弱电流信号或电压信号的路径。因此，必需减小由于在大电流时的强磁场所导致的电磁感应噪声的效应。
就此而言，对于本发明第一实施例中半导体器件PAC1而言，根据前述第一特征，其中流过大电流的发射极端子ET与其中传输弱信号的信号端子SGT设置在彼此相对侧边处，并且设置成彼此最远间隔开。因此，根据本发明第一实施例，能够防止以下的发生：大电流流过发射极端子ET，以及由大电流引起的电磁感应噪声不利地影响了信号端子SGT。这意味着，根据本发明第一实施例，即便在支持大电流的情形中，也可以改进半导体器件PAC1的可靠性。这是从第一特征得到的第四优点。
此外，第五优点在于：信号端子SGT也可以沿着密封主体MR的侧边S2设置。例如，在本发明第一实施例中半导体器件PAC1中，作为信号端子SGT，使用了栅极端子GT、温度检测端子TCT、温度检测端子TAT、电流检测端子SET、以及Kelvin端子KT；并且增加其它额外信号端子SGT也变得容易。换言之，根据本发明第一实施例的第一特征，从进一步增强性能和可靠性的观点，也变得易于通过增加信号端子SGT实现多功能能力。
接着，在本发明第一实施例中的第二特征在于以下点：例如，如图13A所示，在平面图中，包括了在其中形成的二极管的半导体芯片CHP2被安装在芯片安装部分TAB的第一表面之上，以便位于发射极端子ET与包括了在其中形成的IGBT的半导体芯片CHP1之间。换言之，本发明第一实施例中第二特征在于，包括了在其中形成的二极管的半导体芯片CHP2被设置成使其比包括了在其中形成的IGBT的半导体芯片CHP1更靠近发射极端子ET。
结果，可以获得以下优点。也即，在本发明第一实施例中，二极管具有在其中传输回流电流以用于释放在负载中包括的电感中积累的电能的功能。在该步骤处，回流电流经由发射极端子ET从负载流入形成在半导体芯片CHP2处的二极管。在该情形中，例如，当发射极端子ET与包括在其中形成的二极管的半导体芯片CHP2之间的距离增大时，耦合了发射极端子ET和二极管的接线的寄生电感增大。结果，接线的寄生电感抑制了回流电流从发射极端子ET流入二极管中。换言之，寄生电感具有减小发生变化的可能性的功能。因此，例如，寄生电感抑制了回流电流开始从发射极端子ET流至二极管。因此，耦合了发射极端子ET和二极管的接线的寄生电感的增大使得回流电流难以流至二极管。
这意味着如下：即便当提供二极管以便在其之中传输回流电流时，耦合了发射极端子ET和二极管的接线的寄生电感的增大抑制了作为续流二极管的功能的充分发挥。因此，期望减小耦合了发射极端子ET和二极管的接线的长度，由此减小接线的寄生电感。
就此而言，在本发明第一实施例中，包括在其中形成的二极管的半导体芯片CHP2被设置成更靠近发射极端子ET。因此，缩短了耦合发射极端子ET和二极管的接线的长度。结果，能够减小接线的寄生电感。结果，根据本发明第一实施例，回流电流变得更可能从发射极端子ET流至二极管，这确保了用作续流二极管功能的充分发挥。结果，根据本发明第一实施例，回流电流变得易于流至形成在半导体芯片CHP2处的二极管。因此，可以有效地保护IGBT。
接着，本发明第一实施例中第三特征在于以下点：例如，如图13A所示，包括了在其中形成的IGBT的半导体芯片CHP1、与包括了在其中形成二极管的半导体芯片CHP2均为矩形形状；并且半导体芯片CHP1和半导体芯片CHP2被设置成使得矩形形状的长侧边平行于沿x方向延伸的密封主体MR的侧边S1和侧边S2而延伸。结果，可以增大沿x方向的夹件CLP的宽度，这允许支持大电流。此外，沿x方向夹件CLP宽度的增大可以减小夹件CLP的电阻。结果，也能够减小在发射极端子ET与半导体芯片CHP1、以及半导体芯片CHP2之间的耦合电阻。
换言之，在本发明第一实施例中，半导体芯片CHP1和半导体芯片CHP2的平面形状均形成为矩形形状。结果，半导体芯片CHP1和半导体芯片CHP2均具有大长度的长侧边。接着，在本发明第一实施例中，设置半导体芯片CHP1和半导体芯片CHP2，使得大长度的长侧边与发射极端子ET的突出方向(y方向)交叉。结果，当设置夹件CLP以便沿着发射极端子ET的突出方向(y方向)时，可以以等于大长度长侧边长度的长度来增大沿x方向夹件CLP的宽度。这意味着，根据本发明第一实施例，不仅可以增大沿着密封主体MR的侧边S1设置的发射极端子ET的沿x方向的宽度，还可以增大夹件CLP的沿x方向的宽度。结果，根据本发明第一实施例，能够确保宽电流路径从夹件CLP延伸至发射极端子ET。这允许本发明第一实施例中的半导体器件PAC1支持大电流，并且可以减小导通电阻。
此外，在本发明第一实施例中，与第三特征有关，设置半导体芯片CHP1和半导体芯片CHP2以使得均为矩形形状的半导体芯片CHP1和半导体芯片CHP2的短侧边与发射极端子ET的突出方向(y方向)平行。结果，根据本发明第一实施例，能够缩短沿y方向在包括在其中形成IGBT的半导体芯片CHP1与发射极端子ET之间的距离。换言之，能够缩短耦合了包括在其中形成IGBT的半导体芯片CHP1与发射极端子ET的夹件CLP的沿y方向的长度。这意味着如下：根据本发明第一实施例，能够减小在包括在其中形成IGBT的半导体芯片CHP1与发射极端子ET之间的距离。因此，能够减小半导体器件PAC1的导通电阻。
从说明书直至该处，根据本发明第一实施例中第三特征，假设的是半导体芯片CHP1和半导体芯片CHP2的平面形状均形成为矩形形状。接着，沿着垂直于作为电流流动方向的y方向的x方向设置矩形长侧边。结果，能够增大夹件CLP的沿x方向(垂直于电流流动方向的方向)的宽度。另一方面，沿着作为电流流动方向的y方向而设置矩形短侧边。因此，能够缩短沿夹件CLP的y方向长度(沿电流流动方向的长度)。也即，根据本发明第一实施例的第三特征，能够增大夹件CLP的沿垂直于电流流动方向的x方向的宽度。此外，能够缩短沿作为电流流动方向的y方向的长度。因此，能够充分地减小半导体器件PAC1的导通电阻。
接着，本发明第一实施例中第四特征在于以下点：例如，如图13A所示，形成了穿通孔TH，从芯片安装部分TAB的第一表面穿透至第二表面；并且在每个穿通孔TH中填充了密封主体MR的一部分。换言之，在本发明第一实施例中，芯片安装部分TAB的平面面积要大于半导体芯片CHP1和半导体芯片CHP2的总平面面积。接着，在平面图中，在芯片安装部分TAB的半导体芯片CHP1和半导体芯片CHP2并未彼此叠置处的一部分中，形成了穿通孔TH。密封主体MR的一部分填充在每个穿通孔TH中。
结果，根据本发明第一实施例，可以通过由填充在每个穿通孔TH中密封主体MR的一部分导致的锚定效应而改进密封主体MR与芯片安装部分TAB之间的粘附强度。换言之，当密封主体MR由树脂形成时，芯片安装部分TAB由金属材料形成，并且密封主体MR与芯片安装部分TAB由不同材料形成。这可以引起在密封主体MR与芯片安装部分TAB之间的剥离。就此而言，根据本发明第一实施例的第四特征，穿通孔TH形成在芯片安装部分TAB中。形成了密封主体MR的树脂填充在穿通孔TH的内部中。在该情形下，由填充在穿通孔TH中的树脂导致的锚定效应改进了在芯片安装部分TAB与密封主体MR之间的粘附强度。因此，能够抑制在本发明第一实施例中芯片安装部分TAB与密封主体MR之间的剥离。结果，能够有效地防止由于芯片安装部分TAB和密封主体MR之间剥离而导致外来物质或湿气穿透进入半导体器件PAC1的内部。从说明书直至该处，根据本发明第一实施例中第四特征，能够改进半导体器件PAC1的可靠性。
接着，本发明第一实施例中第五特征在于以下点：例如，如图13B所示，芯片安装部分TAB的厚度要大于形成了发射极端子ET或信号端子SGT的引线的厚度，并且芯片安装部分TAB的第二表面(底表面)从密封主体MR暴露。结果，首先，芯片安装部分TAB的第二表面从密封主体MR暴露。因此，能够改进半导体器件PAC1的散热效率。此外，根据本发明第一实施例，芯片安装部分TAB的厚度是大的。因此，也从该角度而言，能够改进半导体器件PAC1的散热效率。此外，芯片安装部分TAB的厚度是大的，这意味着芯片安装部分TAB的体积是大的。这意味着由此增大了芯片安装部分TAB的热容量。结果，能够抑制半导体器件PAC1的温度上升。也即，采用本发明第一实施例中的半导体器件PAC1，通过芯片安装部分TAB从密封主体MR暴露的点、以及芯片安装部分TAB厚度为大的点的协同效应，能够改进散热效率并且增大热容量。因此，根据本发明第一实施例中半导体器件PAC1，散热效率的改进和热容量的增大可以抑制由热量产生引起的温度上升。结果，根据本发明第一实施例的半导体器件PAC1，能够抑制由于内部温度增大引起的元件失效。因此，能够改进半导体器件PAC1的可靠性。
顺带提及，在本发明第一实施例中半导体器件PAC1中，芯片安装部分TAB的第二表面从密封主体MR暴露，并且暴露的表面也用作集电极端子CT。因此，在本发明第一实施例中，芯片安装部分TAB不仅具有在其之上安装半导体芯片CHP1和半导体芯片CHP2的功能，而且还额外的具有用于改进散热效率的散热器的功能，以及作为集电极端子CT的功能。
<修改示例1>
接着，将描述本发明第一实施例中半导体器件PAC1的修改示例1。图14是示出了本发明修改示例1中半导体器件PAC1的外侧配置的平面图。然而，图15A和图15B是均示出了本发明修改示例1中半导体器件PAC1的密封主体MR的内部结构的示意图，其中图15A对应于平面图，而图15B对应于沿着图15A的线A-A看到的截面图。
在图14和图15A中，密封主体MR具有顶表面，与顶表面相对的底表面，沿厚度方向位于顶表面和底表面之间的第一侧表面，以及与第一侧表面相对的第二侧表面。在图14和图15A中，示出了形成第一侧表面的侧边S1，以及示出了形成第二侧表面的侧边S2。此外，密封主体MR具有与第一侧表面和第二侧表面交叉的第三侧表面，以及与第一侧表面和第二侧表面交叉、并且与第三侧表面相对的第四侧表面。在图14和图15A中，示出了形成第三侧表面的侧边S3，以及示出了形成第四侧表面的侧边S4。
此处，本发明修改示例1的半导体器件PAC1的特征在于：芯片安装部分TAB的一部分从密封主体MR的侧表面突出。换言之，本发明修改示例1的特征在于：芯片安装部分TAB的一部分从密封主体MR的第三侧表面和第四侧表面突出。
结果，根据本发明修改示例1，能够获得以下优点。例如，在测量大电流的测试步骤等等中，测试端子可以与从密封主体MR的侧表面突出的芯片安装部分TAB接触。因此，能够改进测试步骤的可接触性。
此外，对于本发明修改示例1中半导体器件PAC1，芯片安装部分TAB的一部分从密封主体MR突出，导致了密封主体MR自身尺寸的减小。这意味着减小了本发明修改示例1中半导体器件PAC1的封装尺寸(密封主体MR的尺寸)。结果，能够减小半导体器件PAC1的安装面积。
此外，在本发明修改示例1中，芯片安装部分TAB的一部分从密封主体MR的侧表面突出并且暴露。因此，焊料倒角(fillet)可以形成在该部分处。换言之，根据本发明修改示例1的半导体器件PAC1，不仅是发射极端子ET和信号端子SGT，芯片安装部分TAB的突出部分也可以通过焊料与接线板耦合。因此，能够改进将半导体器件PAC1安装至接线板的可靠性。此外，就此而言，也能够改进在半导体器件PAC1的安装中焊接的外部可视性。
<修改示例2>
接着，将描述本发明第一实施例中半导体器件PAC1的修改示例2。图16是示出了本发明修改示例2中半导体器件PAC1的外部配置的平面图。此外，图17A和图17B是每个示出了本发明修改示例2中半导体器件PAC1的密封主体MR的内部结构的示意图，其中图17A对应于平面图，而图17B对应于沿着图17A的线A-A看到的截面图。
此处，本发明修改示例2中半导体器件PAC1的特征在于：如图16和图17A所示，减少了发射极端子ET和信号端子SGT的相应数目。结果，可以简化半导体器件PAC1的配置，并且也可以减小制造成本。换言之，对于包括了在其中形成的IGBT的半导体芯片CHP1，当可以减少功能时，可以减少信号端子SGT的数目。此外，在本发明修改示例2中，减少了发射极端子ET的数目。然而，发射极端子ET的相应宽度的增大允许支持大电流。
顺带提及，在如图12和图13A以及图13B所示第一实施例中半导体器件PAC1中，在如图14和图15A以及图15B所示修改示例1中半导体器件PAC1中，以及在如图16和图17A以及图17B所示修改示例2中半导体器件PAC1中，发射极端子ET的数目等于信号端子SGT的数目。然而，并非限定于此，发射极端子ET的数目可以大于或者小于信号端子SGT的数目。此外，可以根据将要流过半导体器件PAC1的电流的幅度而合适地设置发射极端子ET的宽度。
<第一实施例中电子器件的配置>
通过将即将作为如图3所示反相器电路INV的构成元件的一个IGBT Q1和一个二极管FWD集成在一个封装中而获得本发明第一实施例中的半导体器件。这意味着本发明第一实施例中六个半导体器件用于形成将作为三相反相器电路INV的电子器件(功率模块)。以下，将参照附图描述电子器件的配置。
图18A和图18B是每个示出了本发明第一实施例中电子器件EA的配置的示意图。特别地，图18A是示出了本发明第一实施例中电子器件EA的配置的平面图，而图18B是从图18A的纸平面底部看到的侧视图。
如图18A所示，本发明第一实施例中电子器件EA包括接线板WB。在接线板WB之上，安装了六个半导体器件PAC1至PAC6。
接线板WB例如由IMS：绝缘的金属衬底形成。绝缘的金属衬底包括形成在例如由铝形成的Al基底之上的树脂绝缘层，并且具有在树脂绝缘层之上形成了接线的铜箔。随后，通过在绝缘的金属衬底和焊料表面处形成的由铜箔形成的接线而耦合了六个半导体器件PAC1至PAC6。在本发明第一实施例中，通过使用绝缘的金属衬底作为接线板WB，可以减小热阻。这是由于以下事实：根据绝缘的金属衬底，树脂绝缘层是薄的，并且具有高热导率的Al基底是厚的，并且因此能够改进散热效率。结果，能够抑制本发明第一实施例中电子器件EA的温度上升。这使得能够改进电子器件EA的可靠性。
在本发明第一实施例中电子器件EA中，例如如图18A所示，半导体器件PAC1和半导体器件PAC2被设置成以使其沿y方向排列；半导体器件PAC3和半导体器件PAC4被设置成使其沿y方向排列；并且半导体器件PAC5和半导体器件PAC6被设置成使其沿y方向排列。
在该情形下，半导体器件PAC1形成了如图3所示第一支路LG1的上部臂，并且半导体器件PAC2形成了如图3所示第一支路LG1的下部臂。类似地，半导体器件PAC3形成了如图3所示第二支路LG2的上部臂，而半导体器件PAC4形成了如图3所示第二支路LG2的下部臂。此外，半导体器件PAC5形成了如图3所示第三支路LG3的上部臂，而半导体器件PAC6形成了如图3所示第三支路LG3的下部臂。
接着，例如如图18A或图18B所示，半导体器件PAC1、半导体器件PAC3、和半导体器件PAC5被设置成使其沿x方向排列。半导体器件PAC2、半导体器件PAC4和半导体器件PAC6被设置成使其沿x方向排列。因此，在本发明第一实施例中电子器件EA中，在接线板WB的底侧边上沿x方向并排设置的三个半导体器件PAC1、PAC3、PAC5分别成为第一支路LG1至第三支路LG3的相应上部臂的构成元件。另一方面，在接线板WB的顶侧边上沿x方向并排设置的三个半导体器件PAC2、PAC4和PAC6分别成为第一支路LG1至第三支路LG3的相应下部臂的构成元件。
在该情形下，例如，关注半导体器件PAC1和半导体器件PAC2。接着，在平面图中，沿着y方向设置半导体器件PAC1和半导体器件PAC2以使得相应引线LD1彼此相对。类似地，沿着y方向设置半导体器件PAC3和半导体器件PAC4以使得相应引线LD1彼此相对。此外，也沿着y方向设置半导体器件PAC5和半导体器件PAC6以使得相应引线LD1彼此相对。
另一方面，例如，关注沿x方向排列的半导体器件PAC1、半导体器件PAC3和半导体器件PAC5。接着，在平面图中，沿x方向设置半导体器件PAC1、半导体器件PAC3和半导体器件PAC5以使得相应引线LD1朝向相同方向(+y方向)。类似地，在平面图中，沿着x方向设置半导体器件PAC2、半导体器件PAC4和半导体器件PAC6，使得相应引线LD1朝向相同方向(－y方向)。
此处，例如，如图18A所示，沿作为第一方向的y方向中+y方向突出的半导体器件PAC1的引线LD1(发射极端子)与接线板WB的接线WL1(U)电耦合。另一方面，在－y方向上突出的半导体器件PAC1的引线LD2(信号端子)与接线板WB的接线WL2电耦合。接着，半导体器件PAC1的底表面(集电极端子)与沿接线板WB的y方向正交的x方向延伸的接线WL3(P)电耦合。
然而，在图18A中，在接线板WB处形成的接线WL1(U)与半导体器件PAC2的底表面(集电极端子)电耦合。接着，半导体器件PAC2的引线LD2(信号端子)在+y方向上突出，并且与接线板WB的接线WL2电耦合。此外，半导体器件PAC2的引线LD1(发射极端子)在－y方向上突出，并且与接线板WB的接线WL4(N1)电耦合。
此外，在图18A中，接线板WB的接线WL3(P)与半导体器件PAC3的底表面(集电极端子)电耦合。接着，半导体器件PAC3的引线LD1(发射极端子)在+y方向上突出，并且与接线板WB的接线WL1(V)电耦合。此外，半导体器件PAC3的引线LD2(信号端子)在－y方向上突出，并且与接线板WB的接线WL2电耦合。
此外，在图18A中，形成在接线板WB处的接线WL1(V)与半导体器件PAC4的底表面(集电极端子)电耦合。接着，半导体器件PAC4的引线LD2(信号端子)在+y方向上突出，并且与接线板WB的接线WL2电耦合。此外，半导体器件PAC4的引线LD1(发射极端子)在－y方向上突出，并且与接线板WB的接线WL4(N2)电耦合。
此外，在图18A中，接线板WB的接线WL3(P)与半导体器件PAC5的底表面(集电极端子)电耦合。接着，半导体器件PAC5的引线LD1(发射极端子)在+y方向上突出，并且与接线板WB的接线WL1(W)电耦合。然而，半导体器件PAC5的引线LD2(信号端子)在－y方向上突出，并且与接线板WB的接线WL2电耦合。
此外，在图18A中，在接线板WB处形成的接线WL1(W)与半导体器件PAC6的底表面(集电极端子)电耦合。接着，半导体器件PAC6的引线LD2(信号端子)在+y方向上突出，并且与接线板WB的接线WL2电耦合。然而，半导体器件PAC6的引线LD1(发射极端子)在－y方向上突出，并且与接线板WB的接线WL4(N3)电耦合。
顺带提及，如图18A所示接线WL1(U)与如图3所示三相感应电机MT的U相位电耦合。如图18A所示接线WL1(V)与如图3所示三相感应电机MT的V相位电耦合。然而，如图18A所示接线WL1(W)与如图3所示三相感应电机MT的W相位电耦合。如图18A所示接线WL2与如图3所示包括了栅极控制电路GC的控制电路、以及未示出的电流检测电路和温度检测电路等等电耦合。此外，如图18A所示接线WL3(P)与如图3所示正性电势端子PT电耦合。如图18A所示接线WL4(N1)、接线WL4(N2)、和接线WL4(N3)与如图3所示负性电势端子NT电耦合。这意味着本发明第一实施例中电子器件EA(功率模块)具有安装配置，以便由此形成三相反相器电路INV。
接着，图19A和图19B是每个示出了最终产品CPT的示意图，其中如图18A所示电子器件EA安装在树脂外壳CS中。特别地，图19A是示出了最终产品CPT的配置的平面图，而图19B是从图19A的纸平面的底侧看到的侧视图。
如图19A和图19B所示，最终产品CPT具有其中电子器件EA安装在树脂外壳CS中的配置。接着，在图19A中，接线WL1(U)经由总线汇流条BB(U)而与端子UT耦合，并且接线WL1(V)经由总线汇流条BB(V)而与端子VT耦合。然而，接线WL1(W)经由总线汇流条BB(W)而与端子WT耦合。在该情形下，端子UT与三相感应电机的U相位电耦合，端子VT与三相感应电机的V相位电耦合，以及端子WT与三相感应电机的W相位电耦合。
此外，接线WL3(P)经由总线汇流条BB(P)与正性电势端子PT电耦合。然而，接线WL4(N1)、接线WL4(N2)和接线WL4(N3)经由总线汇流条BB(N)与负性电势端子NT电耦合。
此外，接线WL2与耦合端子CNT耦合，并且耦合端子CNT沿z方向弯曲。结果，例如，如图19B所示，沿z方向弯曲的耦合端子CNT穿过设置在树脂外壳CS之上的控制板CB，并且与控制板CB耦合。结果，例如，如图19A所示半导体器件PAC1至PAC6的相应引线LD2(信号端子)经由接线WL2和垂直弯曲的耦合端子而与控制板CB耦合，并且最终均与安装在控制部CB之上的包括了半导体芯片的控制电路电耦合。结果，意味着由安装在控制板CB之上的控制电路来控制半导体器件PAC1至PAC6。顺带提及，省略了如图19B所示的控制板CB，因为在图19A中下层的构成元件变得不可见。
以如上所述直至该处的方式，本发明第一实施例中的电子器件EA(最终产品CPT)已经实现了安装配置。
<优于相关技术1的优点>
接着，将与相关技术1作比较而描述本发明第一实施例中半导体器件PAC1和电子器件EA的优越性。图20A和图20B是均示出了相关技术1中半导体器件FRA1中密封主体MR的内部配置的示意图。特别地，图20A是示出了相关技术1中半导体器件FRA1中密封主体MR的内部配置的平面图，而图20B是沿着图20A的线A-A切得的截面图。
如图20A所示，在相关技术1中半导体器件FRA1中，包括了在其中形成的IGBT的半导体芯片CHP1被安装在芯片安装部分TAB的第一表面之上以使其位于发射极端子ET与包括了在其中形成的二极管的半导体芯片CHP2之间。换言之，在相关技术1中半导体器件FRA1中，包括了在其中形成的IGBT的半导体芯片CHP1被设置成使其比包括了在其中形成二极管的半导体芯片CHP2更靠近发射极端子ET。
接着，对于如此配置的相关技术1中的半导体器件FRA1，如图20A所示，沿着密封主体MR的侧边S1，设置了发射极端子ET和信号端子SGT。也即，在相关技术1中，发射极端子ET和信号端子SGT从相同侧边突出。
(1)在该情形下，根据相关技术1，发射极端子ET和信号端子SGT沿着相同侧边设置。因此，必需确保信号端子SGT的占用空间。结果，无法充分地确保发射极端子ET的宽度。此外，必需确保用于与信号端子SGT耦合所需的接线键合区域。因此，也无法充分地确保将要与发射极端子ET电耦合的夹件CLP的宽度。因此，在相关技术1中，发射极端子ET的宽度和夹件CLP的宽度无法设置足够大，导致狭窄的电流路径。结果，采用相关技术1中的半导体器件FRA1，支持数百安培的大电流变得困难，并且导通电阻也增大，导致难以改进性能。
与之相反，根据本发明第一实施例中半导体器件PAC1，如图13A所示，发射极端子ET和信号端子SGT从不同侧边突出。因此，根据本发明第一实施例，例如，发射极端子ET可以沿着图13A的侧边S1设置。此外，同样对于夹件CLP而言，无需考虑与接线接合区域的串扰，使得也可以增大夹件CLP的宽度。换言之，对于本发明第一实施例中的半导体器件PAC1，可以充分地确保每个发射极端子ET的宽度以及夹件CLP的宽度。这使得能够支持数百安培的大电流，并且可以减小导通电阻。因此，能够改进性能而同时支持大电流(第一优点)。
(2)接着，在相关技术1中，如图20A所示，包括了在其中形成的IGBT的半导体芯片CHP1的多个电极焊盘与信号端子SGT分别经由接线W而彼此电耦合。在该情形下，在相关技术1中，发射极端子ET和信号端子SGT沿着相同侧边设置。因此，需要设置多个电极焊盘和接线W以便避免夹件CLP与发射极端子ET耦合。也即，在相关技术1中，需要考虑多个电极焊盘的布图设置以及接线W的设置以便不干扰夹件CLP。结果，限制了多个电极焊盘的布图设置和接线W的设置。因此，无法根据电学特性和结构实施最优设置。
与之相反，根据本发明第一实施例中半导体器件PAC1，如图13A所示，发射极端子ET和信号端子SGT从不同侧边突出。因此，根据本发明第一实施例，能够自由地实施对多个电机焊盘的布图布置以及接线W的布置，而不会受到待与发射极端子ET耦合的夹件CLP的布置的限制。结果，根据本发明第一实施例，变得能够设置多个电极焊盘和接线W以便减小每个接线W的长度。这可以提供实施最优设置的效果，例如能够通过减小寄生电感而改进电学特性(第二优点)。
(3)接着，在相关技术1中，如图20A和图20B所示，发射极端子ET和信号端子SGT从相同侧边突出，并且引线并不从相对侧边突出。结果，根据相关技术1，仅通过引线(发射极端子ET和信号端子SGT)从密封主体MR的一个侧边突出，半导体器件FRA1安装在接线板上。这也意味着，在相关技术1中的安装状态下，密封主体MR的引线并未从其突出的侧边上的部分可以是悬置的，从而导致对减小安装可靠性的担心。换言之，相关技术1中仅一个侧边的安装形式从衬底安装的角度而言是不利的。从安装中位置精度和焊料耦合可靠性的角度而言，存在改进空间。
与之相反，在本发明第一实施例中半导体器件PAC1中，例如，如图13A和图13B所示，引线(发射极端子ET和信号端子SGT)从密封主体MR的相对侧边突出。这导致对将半导体器件PAC1安装在接线板上的安装稳定性的改进。换言之，如本发明第一实施例中半导体器件PAC1中所示，在其中引线从密封主体相对侧边突出的结构的情形中，平衡是良好的，从而导致对于将半导体器件PAC1安装在接线板上的稳定性的改进。结果，根据本发明第一实施例，能够改进安装半导体器件PAC1的位置精确度，并且改进焊料耦合的稳定性。这导致了对本发明第一实施例中半导体器件PAC1的安装稳定性的改进(第三优点)。
(4)接着，图12是用于示出当大电流流过相关技术1中半导体器件FAR1时引起的电磁感应噪声的效应的示意图。在图21中，在相关技术1中半导体器件FAR1中，大电流流过如下电流路径：从作为芯片安装部分TAB的第二表面的集电极端子CT，通过在半导体芯片CHP1的内部形成的IGBT、在半导体芯片CHP1的正表面处形成的发射极电极焊盘EP、以及夹件CLP至发射极端子ET。此处，电流的流动必然在电流周围产生磁场。磁场强度随着电流幅度增大而增大。因此，流过的电流幅度越大，则得到的磁场变得越大。在该步骤处，在相关技术1中，发射极端子ET和信号端子SGT沿着相同侧边设置。因此，信号端子SGT设置在其中流过大电流的发射极端子ET的附近。在该情形下，信号端子SGT受到磁场的影响。
具体地，如图21所示，在相关技术1中，信号端子SGT设置在发射极端子ET附近。因此，由流过发射极端子ET的大电流所产生的磁场所引起的电磁感应噪声被施加至信号端子SGT。在该情形中，特别地，当信号端子SGT的栅极端子GT施加了电磁感应噪声时，例如，等于或大于设定数值的电压施加至IGBT的栅极电极。结果，IGBT可以崩溃。此外，在除了栅极端子GT之外的其它信号端子SGT处，噪声的叠加可以引起电流检测电路、温度检测电路等等的故障。换言之，在采用其中信号端子SGT设置在流过大电流的发射极端子ET的附近的相关技术1的配置时，由大电流引起的大磁场也增大了电子感应噪声。这不利地影响了信号端子SGT。
与之相反，采用本发明第一实施例中的半导体器件PAC1，例如，如图13A所示，其中流过大电流的发射极端子ET以及其中传输弱信号的信号端子SGT设置在彼此相对的侧边处，并且设置以使其彼此间隔最远。因此，根据本发明第一实施例，即便当大电流流过发射极端子ET、并且由大电流产生的大磁场所引起的电磁感应噪声发生时，可以防止电磁感应噪声不利地影响信号端子SGT。换言之，采用本发明第一实施例中半导体器件PAC1，发射极端子ET和信号端子SGT设置在彼此相对的不同侧边处。因此，即便当支持大电流时，也能够减小由大电流产生的磁场所引起的电磁感应噪声。结果，能够改进本发明第一实施例中半导体器件PAC1的可靠性(第四优点)。
(5)接着，如图20A所示，在相关技术1中，在平面图中，在芯片安装部分TAB的第一表面之上安装包括了在其中形成的IGBT的半导体芯片CHP1，以使其位于发射极ET与包括了在其中形成的二极管的半导体芯片CHP2之间。换言之，在相关技术1中，设置包括了在其中形成二极管的半导体芯片CHP2以便使其比包括了在其中形成IGBT的半导体芯片CHP1更远离发射极端子ET。这意味着在发射极端子ET与包括了在其中形成二极管的半导体芯片CHP2之间的距离变得更大。此外，在相关技术1中，用于耦合包括了在其中形成二极管的半导体芯片CHP2与发射极端子ET的夹件CLP的宽度也更窄。
在该情形下，用于耦合发射极端子ET和二极管的接线的寄生电感增大。结果，接线的寄生电感可以抑制回流电流从发射极端子ET流至二极管。也即，用于耦合发射极端子ET和二极管的接线的寄生电感的增大使得回流电流难以流至二极管。
这意味着如下：在相关技术1中，即便当提供二极管以便其中流过回流电流时，耦合了发射极端子ET和二极管的接线的寄生电感增大。这可以防止续流二极管的功能充分地施展。
与之相反，在本发明第一实施例中半导体器件PAC1中，如图13A所示，设置包括了在其中形成的二极管的半导体芯片CHP2，以使其靠近发射极端子ET。因此，耦合了发射极端子ET和二极管的接线的长度变得更短。这可以减小接线的寄生电感。此外，根据本发明第一实施例中半导体器件PAC1，夹件CLP的宽度也可以大于相关技术1中半导体器件FRA1中的宽度。从该观点看，也能够减小耦合了发射极端子ET和二极管的接线的寄生电感。
结果，根据本发明第一实施例中半导体器件PAC1，回流电流变得更可能从发射极端子ET流至二极管。这可以允许充分地施展作为续流二极管的功能。换言之，根据本发明第一实施例中半导体器件PAC1，回流电流变得更可能流至在半导体芯片CHP2处形成的二极管。因此，可以有效地保护IGBT(第五优点)。
(6)接着，如图20A所示，在相关技术1中，实现了布置，使得包括了在其中形成的IGBT的半导体芯片CHP1比包括了在其中形成的二极管的半导体芯片CHP2更靠近发射极端子ET。在该情形下，大电流从包括了在其中形成IGBT的半导体芯片CHP1流至发射极端子ET。这意味着如下：以如此方式设置包括了在其中形成的IGBT的半导体芯片CHP1以使其更靠近发射极端子ET；表面上，这可以减小电流路径的导通电阻。然而，在相关技术1中，发射极端子ET和信号端子SGT设置在相同侧边(侧边S1)处，导致发射极端子ET的宽度与夹件CLP的宽度减小。这意味着对于电流经由夹件CLP流至发射极端子ET的路径的导通电阻增大。也即，在相关技术1中，表面上，电流路径的导通电阻看起来可以减小。然而，实际上，可以考虑的是减小导通电阻的效果变得不那么显著。
就此而言，在本发明第一实施例中半导体器件PAC1中，如图13A所示，实现了布置，使得包括了在其中形成的IGBT的半导体芯片CHP1比包括了在其中形成二极管的半导体芯片CHP2更远离发射极端子ET。因此，根据本发明第一实施例中半导体器件PAC1，表面上，电流路径的导通电阻看起来增大了。然而，在本发明第一实施例中，如图13A所示，发射极端子ET和信号端子SGT设置在彼此相对的侧边处。发射极端子可以沿着侧边S1设置，并且夹件CLP的宽度也可以设置为大于相关技术1中的宽度。此外，实现了设置，使得包括了在其中形成的IGBT的半导体芯片CHP1比包括了在其中形成的二极管的半导体芯片CHP2更远离发射极端子ET。然而，半导体芯片CHP1和半导体芯片CHP2均为矩形形状，并且其中排列了发射极端子ET、半导体芯片CHP2和半导体芯片CHP1的方向为短侧边方向。这意味着如下：尽管包括了在其中形成的二极管的半导体芯片CHP2设置在发射极端子ET与包括了在其中形成的IGBT的半导体芯片CHP1之间，在发射极端子ET与包括了在其中形成的IGBT的半导体芯片CHP1之间的距离也并未增大多少。
从说明书直至该处，通过完整的考虑了发射极端子ET可以沿着侧边S1形成为大的考虑点，夹件CLP的宽度也可以形成为大的考虑点，以及半导体芯片CHP1和半导体芯片CHP2每个形成为矩形形状、并且沿短侧边方向设置的考虑点，采用本发明第一实施例的半导体器件PAC1，可以减小电流路径的导通电阻(第六优点)。
(7)接着，将描述本发明第一实施例中电子器件EA的优点。图22是示出了相关技术1中电子器件EA(RA)的配置的平面图。在图22中，相关技术1中的电子器件EA(RA)具有在接线板WB之上的六个半导体器件FRA1至FRA6。如图22所示，半导体器件FRA1、FRA3和FRA5被设置成使其在x方向上排列在接线板WB的y方向的上侧边上。半导体器件FRA2、FRA4和FRA6被设置成使其在x方向上排列在接线板WB的y方向的下侧边上。
在该情形中，在相关技术1中半导体器件FRA1至FRA6中，如图22所示，引线LD1(发射极端子)和引线LD2(信号端子)从相同侧边突出。因此，在相关技术1中，每个引线LD1的宽度(在x方向上的宽度)较窄。结果，在相关技术1中，耦合至引线LD1的接线WL1(U)、接线WL1(V)、接线WL1(W)和接线WL4(N)的每个宽度也较窄。此外，在相关技术1中半导体器件FRA1至FRA6中，引线LD1(发射极端子)和引线LD2(信号端子)从相同侧边突出。这也使得接线WL1(U)、接线WL1(V)、接线WL1(W)和接线WL4(N)的复杂化，导致接线长度增大。
结果，也当导通电阻被认为是相关技术1中整个电子器件EA(RA)时，其可以被认为通过减小接线WL1(U)、接线WL1(V)、接线WL1(W)和接线WL4(N)的宽度而增大导通电阻，并且增大其长度。
与之相反，在本发明第一实施例中电子器件EA中，如图18A所示，发射极端子ET和信号端子SGT设置在彼此相对的侧边处。因此，例如，如图18A所示，设置半导体器件PAC1至PAC6，使得相应的引线LD1彼此相对。结果，简化了接线WL1(U)、接线WL1(V)和接线WL1(W)的布线，导致接线长度的减小。结果，在本发明第一实施例中，发射极端子ET和信号端子SGT设置在彼此相对的侧边处。发射极端子ET可以沿着侧边S1设置。因此，也能够增大将要分别与发射极端子ET耦合的接线WL1(U)、接线WL1(V)和接线WL1(W)的每个宽度。结果，在本发明第一实施例中，也可以减小半导体器件PAC1至PAC6的每个导通电阻。此外，也当导通电阻被认为是整个电子器件EA时，简化了接线WL1(U)、接线WL1(V)和接线WL1(W)的布线，导致更短的长度。此外，增大了接线WL1(U)、接线WL1(V)和接线WL1(W)的每个的宽度。通过其协同效应，可以减小导通电阻。也即，根据本发明第一实施例中电子器件EA，不仅能够改进单个半导体器件PAC1至PAC6的电学特性，也可以改进作为整个电子器件EA的电学特性(第七优点)。
(8)接着，在相关技术1中电子器件EA(RA)中，如图22所示，引线LD1(发射极端子)的每个宽度变得狭窄，导致接线WL1(U)、接线WL1(V)、接线WL1(W)和接线WL4(N)的每个宽度减小。因此，变得难以充分确保接线宽度。在该情形下，当大电流流过接线时，狭窄接线宽度区域中温度上升变得显著。换言之，可以理解，在狭窄接线宽度区域中，从半导体器件FRA1至FRA6产生热量以及从接线自身(铜箔)产生热量一起发生，使得温度变得最高。因此，需要的是，最大化接线宽度。
就此而言，在本发明第一实施例中电子器件EA中，如图18A所示，与相关技术1相比，能够使得待与发射极端子ET耦合的接线WL1(U)、接线WL1(V)和接线WL1(W)的每个的宽度设置的更大。这意味着，即便当大电流流过接线时，可以相对抑制温度上升。结果，根据本发明第一实施例，能够抑制电子器件EA的局部温度上升(第八优点)。
(9)此外，如图22所示，在相关技术1中半导体器件FRA1至FRA6中，引线LD1(发射极端子)和引线LD2(信号端子)从相同侧边突出。这使得接线WL1(U)、接线WL1(V)、接线WL1(W)和接线WL4(N)的布线复杂化，导致接线长度增大。因此，在相关技术1中的电子器件EA(RA)中，接线板WB的尺寸变得更大。
与之相反，如图18A所示，在本发明第一实施例中电子器件EA中，引线LD1(发射极端子)和引线LD2(信号端子)沿着彼此相对侧边设置。因此，例如如图18A所示，半导体器件PAC1至PAC6被设置成使得相应引线LD1彼此相对。结果，简化了接线WL1(U)、接线WL1(V)和接线WL1(W)的布线，导致接线长度减小。
此外，如图19A所示，半导体器件PAC1至PAC6被设置成使得相应的引线LD1彼此相对。这导致了其中引线LD2并未在接线板WB之上布线、而是通过耦合端子CNT从接线板WB的外边缘在垂直方向(z方向)上凸起的安装结构。因此，在本发明第一实施例中电子器件EA中，并未使得接线WL2至信号接线的复杂化，并且接线WL1(U)、接线WL1(V)和接线WL1(W)不与电源接线等等交叉。
从说明书直至该处，根据本发明第一实施例中电子器件EA，简化了接线WL1(U)、接线WL1(V)和接线WL1(W)的布线，从而导致接线长度减小。此外，无需考虑接线WL2到信号接线的复杂化，并且无需考虑接线WL1(U)、接线WL1(V)和接线WL1(W)与电源接线等等的交叉。因此，可以简化接线布图配置。换言之，根据本发明第一实施例中的电子器件EA，可以简化接线布图配置。结果，可以减小电子器件EA的尺寸(第九优点)。
<优于相关技术2的优点>
(10)接着，将描述与相关技术2相比的本发明第一实施例中半导体器件PAC1的优点。图23是示出了相关技术2中半导体器件SRA中密封主体MR的内部配置的示意图。
在图23中，相关技术2中的半导体器件SRA具有包括了在其中形成的IGBT的半导体芯片CHP1、以及包括了在其中形成的二极管的半导体芯片CHP2。包括了在其中形成的二极管的半导体芯片CHP2被设置成使其更靠近发射极端子ET。因此，根据相关技术2，可以理解，二极管和发射极端子ET彼此更靠近，并且因此可以减小耦合了发射极端子ET和二极管的接线的寄生电感。然而，如图23所示，在相关技术2中，发射极端子ET和信号端子SGT设置在密封主体MR的相同侧边处。因此，限制了发射极端子ET的宽度以及夹件CLP的宽度，因为必需确保用于信号端子SGT的布置空间。也即，在相关技术2中，无法充分地确保发射极端子ET的宽度以及夹件CLP的宽度。
这意味着如下：在相关技术2中，即便当二极管和发射极端子ET被设置成使其彼此更靠近时，发射极端子ET自身的宽度减小；因此，难以有效地减小耦合了发射极端子ET和二极管的接线的寄生电感。换言之，为了有效地减小耦合了发射极端子ET和二极管的接线的寄生电感，必需不仅考虑发射极端子ET和二极管之间的设置关系，还必需考虑发射极端子ET与夹件CLP自身的宽度。因此，从有效减小耦合了发射极端子ET和二极管的接线的寄生电感的角度而言，相关技术2的配置不能说是充分的。
就此而言，在本发明第一实施例中半导体器件PAC1中，如图13A所示，包括了在其中形成的二极管的半导体芯片CHP2被设置成使其更靠近发射极端子ET。这导致了耦合了发射极端子ET和二极管的接线的长度的减小。结果，能够减小接线的寄生电感。此外，根据本发明第一实施例中半导体器件PAC1，夹件CLP的宽度也可以设置得大于相关技术1中半导体器件FRA1的宽度。此外，从该观点看，能够减小耦合了发射极端子ET和二极管的接线的寄生电感。此外，根据本发明第一实施例中半导体器件PAC1，发射极端子ET和信号端子SGT形成在彼此相对的分立侧边处。发射极端子ET的宽度可以设置成沿侧边S1较大，并且待与发射极端子ET电耦合的夹件CLP的宽度也可以设置的更大。也即，在本发明第一实施例中，可以将包括了在其中形成的二极管的半导体芯片CHP2设置成使其更靠近发射极端子ET，并且与相关技术2相比，发射极端子ET和夹件CLP自身的宽度也可以设置的更大。因此，在本发明第一实施例中，不仅考虑了发射极端子ET和二极管之间的布置关系，也考虑了发射极端子ET和夹件CLP自身的宽度。因此，能够有效地减小耦合了发射极端子ET和二极管的接线的寄生电感。
结果，根据本发明第一实施例中半导体器件PAC1，回流电流变得更可能从发射极端子ET流至二极管。这确保了用作续流二极管的功能的充分施展。换言之，根据本发明第一实施例中半导体器件PAC1，与相关技术2相比，回流电流变得更可能流至形成在半导体芯片CHP2处的二极管。因此，可以有效地保护IGBT(第十优点)。
<用于制造第一实施例中半导体器件的方法>
随后，将参考附图描述用于制造本发明第一实施例中半导体器件的方法。
基本材料(引线框架)提供步骤
首先，如图24A和图24B所示，提供了引线框架LF和芯片安装部分TAB。在本发明第一实施例中，引线框架LF和芯片安装部分TAB形成作为分立的主体。对于引线框架LF和芯片安装部分TAB，例如使用定位夹具，调整在引线框架LF与芯片安装部分TAB之间的位置关系。此处，如图24B所示，芯片安装部分TAB的厚度要大于引线框架LF的厚度。
顺带提及，在引线框架LF处，形成了多个引线LD1和多个引线LD2。此外，在芯片安装部分TAB中，提供穿通孔TH以便从芯片安装部分TAB的第二表面(背表面)穿透至第一表面(正表面)。
芯片安装步骤
随后，如图24A和图24B所示，在芯片安装部分TAB之上，形成了例如由高熔点焊料形成的导电粘附剂ADH1。具体地，例如使用焊料印刷方法，在芯片安装部分TAB上印刷由高熔点焊料形成的导电粘附剂ADH1。
在此使用的术语“高熔点焊料”意在意味着即便当加热至约260℃时也不会熔化的焊料。例如，所述焊料可以由包括大量Pb(铅)的富-Pb的高熔点焊料形成，其中焊料具有300℃或更高的熔点、以及约350℃的回流温度。
接着，在芯片安装部分TAB之上，安装包括了在其中形成的IGBT的半导体芯片CHP1、以及包括了在其中形成的二极管的半导体芯片CHP2。在该步骤处，将包括了在其中形成的IGBT的半导体芯片CHP1设置在使其更靠近引线LD2的位置处。将包括在其中形成的二极管的半导体芯片CHP2设置在使其更靠近引线LD1的位置处。换言之，在平面图中，半导体芯片CHP2被安装成使其插入在引线LD1与半导体芯片CHP1之间，并且半导体芯片CHP1被设置成使其插入在引线LD2与半导体芯片CHP2之间。
此处，包括在其中形成的二极管的半导体芯片CHP2被设置成使得形成在半导体芯片CHP2的背表面处的阴极电极焊盘经由导电粘附剂ADH1而与芯片安装部分TAB接触。结果，在半导体芯片CHP2的正表面处形成的阳极电极焊盘ADP朝上指向。
另一方面，包括在其中形成的IGBT的半导体芯片CHP1被设置成使得在半导体芯片CHP1的背表面处形成的集电极电极焊盘经由导电粘附剂ADH1与芯片安装部分TAB接触。结果，半导体芯片CHP2的阴极电极焊盘与半导体芯片CHP1的集电极电极焊盘经由芯片安装部分TAB而彼此电耦合。
此外，在半导体芯片CHP2的表面处形成的发射极电极焊盘EP，以及作为多个电极焊盘的栅极电极焊盘GP、温度检测电极焊盘TCP、温度检测电极焊盘TAP、电流检测电极焊盘SEP、和Kelvin电极焊盘KP，均朝上指向。接着，在芯片安装部分TAB之上安装包括在其中形成的IGBT的半导体芯片CHP1，使得发射极电极焊盘EP设置在引线LD1侧边上，并且使得多个电极焊盘被设置在引线LD2侧边上。
顺带提及，对于包括在其中形成的IGBT的半导体芯片CHP1和包括在其中形成的二极管的半导体芯片CHP2的安装顺序，以下情形均是可接受的：半导体芯片CHP1在前面，而半导体芯片CHP2在后面；以及半导体芯片CHP2在前面，而半导体芯片CHP1在后面。
3.电气耦合步骤
接着，如图25A和图25B所示，在半导体芯片CHP2的阳极电极焊盘ADP之上，形成了例如由高熔点焊料形成的导电粘附剂ADH2。随后，在半导体芯片CHP1的发射极电极焊盘EP之上，形成了由例如高熔点焊料形成的导电粘附剂ADH2。此外，如图25A和图25B所示，也在每个引线LD1的部分区域之上，形成了例如由高熔点焊料形成的导电粘附剂ADH2。
具体地，例如，通过使用涂覆方法，在半导体芯片CHP1之上、在半导体芯片CHP2之上、以及也在每个引线LD1的局部区域之上，涂覆了例如由高熔点焊料形成的导电粘附剂ADH2。在该步骤处形成的导电粘附剂ADH2可以是与用于导电粘附剂ADH1相同的材料组分，或者可以是不同的材料组分。
接着，如图25A和图25B所示，夹件CLP跨引线LD1地安装在引线LD1之上、在半导体芯片CHP2之上、以及在半导体芯片CHP1之上。
结果，由夹件CLP电耦合了引线LD1、在半导体芯片CHP2处形成的阳极电极焊盘ADP、以及在半导体芯片CHP1处形成的发射极电极焊盘EP。
接着，例如，对由高熔点焊料形成的导电粘附剂ADH1、以及由高熔点焊料形成的导电粘附剂ADH2执行回流。具体地，在例如约350℃温度下加热包括了导电粘附剂ADH1和导电粘附剂ADH2的引线框架LF。这可以熔化由高熔点焊料形成的导电粘附剂ADH1、和由高熔点焊料形成的导电粘附剂ADH2。
随后，为了移除包括在高熔点焊料中包括的焊剂，执行焊剂清除。接着，从在稍后步骤中将要执行的接线接合步骤中改进接线的接合特性的角度而言，对引线框架LF1的表面执行等离子处理。结果，清洁了引线框架LF的表面。
接着，如图26A和图26B所示，执行接线键合步骤。例如，如图26A所示，通过接线W电耦合引线LD2和栅极电极焊盘GP，并且通过接线W电耦合引线LD2和温度检测电极焊盘TCP。此外，通过接线W电耦合引线LD2和温度检测电极焊盘TAP，以及通过接线W电耦合引线LD2和电流检测电极焊盘SEP。此外，通过接线W电耦合引线LD2和Kelvin检测电极焊盘KP。在该步骤处，在本发明第一实施例中，引线LD2设置在与耦合至夹件CLP的引线LD1相对的侧边上。因此，可以执行接线键合步骤，而不考虑由于夹件CLP导致的干扰。
4.密封(成型)步骤
接着，如图27A和图27B所示，将半导体芯片CHP1、半导体芯片CHP2、芯片安装部分TAB的一部分、引线LD1的一部分、多个引线LD2的相应部分、夹件CLP以及接线W2密封以形成密封主体MR。
在该步骤处，密封主体MR具有顶表面，与顶表面相对的底表面，在厚度方向上位于顶表面与底表面之间的第一侧表面，以及与第一侧表面相对的第二侧表面。在图27A中，示出了第一侧表面的侧边S1，以及第二侧表面的侧边S2。此外，在密封主体MR处，引线LD1从密封主体MR的第一侧表面(侧边S1)突出，并且多个引线LD2从密封主体MR的第二侧表面(侧边S2)突出。
顺带提及，尽管图27A和图27B中并未示出，芯片安装部分TAB的第二表面(背表面)从密封主体MR的底表面暴露。此外，如图25A所示，芯片安装部分TAB的平面面积要大于半导体芯片CHP1和半导体芯片CHP2的总平面面积。在平面图中，在芯片安装部分TAB的其中半导体芯片CHP1和半导体芯片CHP2并未叠置的部分中，形成了从第一表面(正表面)穿透至第二表面(背表面)的穿通孔TH。接着，在穿通孔TH中填充密封主体MR的一部分。结果，根据本发明第一实施例，由填充在穿通孔TH中的树脂导致的锚定效应改进了密封主体MR与芯片安装部分TAB之间的粘附强度。
此外，在本发明第一实施例中的密封步骤中，芯片安装部分TAB的一部分并未从密封主体MR的侧表面突出。然而，不限于此，可以形成密封主体MR，使得例如芯片安装部分TAB的一部分从密封主体MR的侧表面突出。也即，在该情形下，如图27A所示，密封主体MR具有与第一侧表面(侧边S1)和第二侧表面(侧边S2)交叉的第三侧表面(侧边S3)，以及与第一侧表面和第二侧表面交叉、并且与第三侧表面相对的第四侧表面(侧边S4)。可以形成密封主体MR，使得芯片安装部分TAB的一部分分别从密封主体MR的第三侧表面和第四侧表面突出。
5.外部电镀步骤
接着，如图28A和图28B所示，在从密封主体MR的背表面暴露的芯片安装部分TAB处、每个引线LD1的一部分的表面处、以及每个引线LD2的一部分的表面处，形成了作为导体膜的电镀层PF(锡膜)。也即，在从密封主体MR暴露的引线LD1的部分处、从密封主体MR暴露的多个引线LD的部分处、以及芯片安装部分TAB的第二表面(背表面)处形成电镀层PF。
6.标记步骤
接着，在由树脂形成的密封主体MR的表面上，形成诸如产品名称或模型数字的信息(标记)。顺带提及，作为标记形成方法，可以使用通过印刷工艺的印刷方法，以及通过采用激光照射密封主体的表面的标记方法。
7.划片步骤
接着，切割多个引线LD1的相应部分以及多个引线LD2的相应部分。因此，从引线框架LF分离出多个引线LD1和多个引线LD2。结果，如图29所示，可以制造本发明第一实施例中的半导体器件PAC1。随后，形成了多个引线LD1的每个引线、以及多个第二引线LD2的每个引线。接着，例如，在执行测试电气特性的测试步骤之后，交运确定为无缺陷产品的半导体器件PAC1。
修改示例
在本发明第一实施例中，已经描述了其中高熔点焊料用作导电粘附剂ADH1和导电粘附剂ADH2的示例。然而，不限于此，例如，包括了银填充剂(Ag填充剂)的使用诸如环氧树脂材料作为粘合剂的银膏可以用作导电粘附剂ADH1和导电粘附剂ADH2。
以下，将参照附图描述使用银膏作为导电粘附剂ADH1和导电粘附剂ADH2的用于制造半导体器件的方法。
首先，如第一实施例，提供了引线框架LF和芯片安装部分TAB。接着，如图30A和图30B所示，在芯片安装部分TAB之上，例如形成银膏AGP1。接着，在芯片安装部分TAB之上，形成了包括在其中形成的IGBT的半导体芯片CHP1、以及包括在其中形成的二极管的半导体芯片CHP2。
随后，如图31A和图31B所示，在半导体芯片CHP2的阳极电极焊盘ADP之上，形成了例如银膏AGP2。接着，在半导体芯片CHP1的发射极电极焊盘EP之上，形成了例如银膏AGP2。此外，也在每个引脚LD1的部分区域之上，形成了例如银膏AGP2。
接着，如图31A和图31B所示，跨越引脚LD1之上、在半导体芯片CHP2之上、以及在半导体芯片CHP1之上，安装了夹件CLP。随后，银膏AGP1和银膏AGP2经受烘烤处理。
结果，由夹件CLP电耦合了在半导体芯片CHP2处形成的阳极电极焊盘ADP、以及在半导体芯片CHP1处形成的发射极电极焊盘EP。
后续步骤与第一实施例中用于制造半导体器件的方法的那些步骤相同。以如上所述直至该处的方式，可以制造本发明修改示例中的半导体器件。
第二实施例
在本发明第二实施例中，将描述其中引线框架和芯片安装部分彼此机械紧固的配置示例。也即，本发明第二实施例具有特征在于：引线框架是悬置的引线，并且芯片安装部分和悬置引线彼此机械地紧固。顺带提及，当切割引线框架以获得半导体器件时，切割了在引线框架处提供的悬置引线。因此，在半导体器件中，留下了在切割之后剩余的悬置引线。在本说明书中，为了表达方便，在半导体器件中切割之后留下的悬置引线的剩余部分也称作“悬置引线”。
图32是示出了在本发明第二实施例中半导体器件PAC1的密封主体MR的内部结构的示意图。如图32所示本发明第二实施例中的半导体器件PAC1具有几乎与如图13A所示第一实施例中半导体器件PAC1相同的配置。因此，将主要描述不同点。
如图32所示，在本发明第二实施例中的半导体器件PAC1中，机械固定至芯片安装部分TAB的悬置引线HLD保留在密封主体MR的内部中。随后，悬置引线HLD的尖端部分(切割部分)从密封主体MR的侧表面暴露。
以下，将参考附图描述如此配置的本发明第二实施例中用于制造半导体器件PAC1的方法。
1.基底材料(引线框架)提供步骤
首先，如图33所示，提供了引线框架LF和芯片安装部分TAB。在该步骤处，在本发明第二实施例中，通过悬置引线HLD机械地紧固了引线框架LF和芯片安装部分TAB。这消除了在本发明第二实施例中使用用于在引线框架LF与芯片安装部分TAB之间定位的夹具的必要性。这有利地消除了在引线框架LF与芯片安装部分TAB之间定位的必要性。顺带提及，尽管未示出，芯片安装部分TAB的厚度要大于引线框架LF的厚度。换言之，在本发明第二实施例中，引线框架LF的厚度与芯片安装部分TAB的厚度是彼此不同的。因此，芯片安装部分TAB和引线框架LF不是整体成形的，而是因此是分立的主体。然而，在本发明第二实施例中，形成作为分立主体的引线框架LF和芯片安装部分TAB通过悬置引线HLD而彼此机械地紧固。这有利于在制造步骤中的处理加工。
2.芯片安装步骤
接着，如图33所示，在芯片安装部分TAB之上，形成了例如由高熔点焊料形成的导电粘附剂ADH1。随后，在芯片安装部分TAB之上，安装了包括在其中形成的IGBT的半导体芯片CHP1、以及包括在其中形成的二极管的半导体芯片CHP2。在该步骤处，包括了在其中形成的IGBT的半导体芯片CHP1被设置在使其更靠近引线LD2的位置处。包括了在其中形成的二极管的半导体芯片CHP2被设置在使其更靠近引线LD1的位置处。换言之，在平面图中，半导体芯片CHP2被安装成插入在引线LD1与半导体芯片CHP1之间，并且半导体芯片CHP1被设置成插入在引线LD2与半导体芯片CHP2之间。
3.电气耦合步骤
接着，如图34所示，在半导体芯片CHP2的阳极电极焊盘ADP之上，形成了例如由高熔点焊料形成的导电粘附剂ADH2。随后，在半导体芯片CHP1的发射极电极焊盘EP之上，形成了例如由高熔点焊料形成的导电粘附剂ADH2。此外，也如图34所示，也在每个引线LD1的部分区域之上，形成了例如由高熔点焊料形成的导电粘附剂ADH2。
随后，如图34所示，夹件CLP跨越引线LD1安装在引线LD1之上、在半导体芯片CHP2之上、以及在半导体芯片CHP1之上。
结果，由夹件CLP电耦合了引线LD1、在半导体芯片CHP2处形成的阳极电极焊盘ADP、以及在半导体芯片CHP1处形成的发射极电极焊盘EP。
随后，例如，对由高熔点焊料形成的导电粘附剂ADH1以及由高熔点焊料形成的导电粘附剂ADH2执行回流。接着，为了移除包括在高熔点焊料中的焊剂，执行焊剂清除。随后，从将要在稍后步骤中执行的接线接合步骤中改进接线的键合特性的角度而言，对引线框架LF1的表面执行等离子处理。结果，清洁了引线框架LF的表面。
接着，如图35所示，执行接线键合步骤。例如，如图35所示，通过接线W电耦合了引线LD2和栅极电极焊盘GP，并且通过接线W电耦合了引线LD2和温度检测电极焊盘TCP。此外，通过接线W电耦合了引线LD2和温度检测电极焊盘TAP，并且通过接线W电耦合了引线LD2和电流检测电极焊盘SEP。此外，由接线W电耦合了引线LD2和Kelvin检测电极焊盘KP。
4.密封(成型)步骤
接着，如图36所示，将半导体芯片CHP1、半导体芯片CHP2、芯片安装部分TAB的一部分、引线LD1的一部分、多个引线LD2的相应部分、夹件CLP、以及接线W2密封以形成密封主体MR。
5.外部电镀步骤
随后，如图37所示，在从密封主体MR的背表面暴露的芯片安装部分TAB处、每个引线LD1的一部分的表面处、以及每个引线LD2的一部分的表面处，形成了作为导体膜的电镀层PF(锡膜)。也即，在从密封主体MR暴露的引线LD1的部分处、从密封主体MR暴露的多个引线LD的部分处、以及芯片安装部分TAB的第二表面(背表面)处形成电镀层PF。
6.标记步骤
随后，在由树脂形成的密封主体MR的表面上，形成了诸如产品名称或模型数字的信息(标记)。顺带提及，作为标记形成方法，可以使用通过印刷工艺的印刷方法，以及通过采用激光照射密封主体的表面的标记方法。
7.划片步骤
接着，切割了多个引线LD1的相应部分以及多个引线LD2的相应部分。因此，从引线框架LF分离了多个引线LD1和多个引线LD2。在该步骤处，也切割了耦合了引线框架LF和芯片安装部分TAB的悬置引线。结果，如图38所示，可以制造本发明第二实施例中的半导体器件PAC1。
在该步骤处，如图38所示，从密封主体MR的侧表面暴露了悬置引线HLD的切割表面。这意味着如下：在用于制造本发明第二实施例中半导体器件的方法中，引线框架LF和芯片安装部分TAB通过悬置引线HLD而彼此紧固。当然，窥视密封主体MR的内部显示了：如图32所示，芯片安装部分TAB的四个角部承担了在悬置引线HLD与芯片安装部分TAB之间的机械紧固的作用。接着，形成了多个引线LD1的每个、以及多个第二引线LD2的每个。随后，例如，在执行测试电气特性的测试步骤之后，交运确定作为无缺陷产品的半导体器件PAC1。
直至该处，借由其实施例的方式详细描述了本发明人完成的本发明。然而，自然能理解的是本发明不限于实施例，并且可以在不脱离其本质的范围内做出各种改变。
实施例包括以下形式。
(附加声明)
一种用于制造半导体器件的方法，包括步骤：
(a)提供引线框架，包括第一引线和多个第二引线，
(b)在芯片安装部分的第一表面之上安装第一半导体芯片和第二半导体芯片，第一半导体芯片包括绝缘栅双极晶体管，具有包括在其之上形成的发射极电极焊盘和栅极电极焊盘的第一正表面，以及包括在其之上形成的集电极焊盘并且与第一正表面相对的第一背表面，第二半导体芯片包括二极管以及包括在其之上形成的阳极电极焊盘的第二正表面以及包括在其之上形成的阴极电极、并且与在芯片安装部分的第一表面之上的第二正表面相对的第二背表面，
(c)在第一半导体芯片的第一正表面以及第二半导体芯片的第二正表面之上设置第一导电部件，
(d)经由芯片安装部分电耦合了第一半导体芯片的集电极与第二半导体芯片的阴极电极，并且经由第一导电部件电耦合了第一半导体芯片的发射极电极焊盘、第二半导体芯片的阳极电极焊盘、以及第一引线，
(e)在步骤(d)之后，经由第二导电部件电耦合了在第一半导体芯片的第一正表面之上形成的栅极电极焊盘以及第二引线中的一个引线，以及
(f)形成密封主体以用于密封第一半导体芯片、第二半导体芯片、芯片安装部分的一部分、第一引线的一部分、第二引线的相应部分、第一导电部件、以及第二导电部件，
其中，在步骤(b)中，第一半导体芯片和第二半导体芯片安装在芯片安装部分的第一表面之上，使得在平面图中，第二半导体芯片位于第一引线和第一半导体芯片之间，并且使得第一半导体芯片位于第二引线和第二半导体芯片之间。
(附加声明2)
根据附加声明1的用于制造半导体器件的方法，
其中，执行步骤(f)，使得密封主体具有顶表面，与顶表面相对的底表面，在厚度方向上位于顶表面和底表面之间的第一侧表面，以及与第一侧表面相对的第二侧表面，并且使得第一引线从密封主体的第一侧表面突出，并且第二引线从密封主体的第二侧表面突出。
(附加声明3)
根据附加声明2的用于制造半导体器件的方法，
其中，在步骤(f)中，形成密封主体，使得暴露了芯片安装部分的与第一表面相对的第二表面。
(附加声明4)
根据附加声明1的用于制造半导体器件的方法，
其中，在步骤(b)中，第一半导体芯片和第二半导体芯片经由导电粘附剂而安装在芯片安装部分的第一表面之上，
其中在步骤(c)中，第一导电部件经由导电粘附剂而设置在第一半导体芯片的第一正表面、以及第二半导体芯片的第二正表面之上，以及
其中通过加热导电粘附剂执行步骤(d)。
(附加声明5)
根据附加声明4的用于制造半导体器件的方法，
其中，导电粘附剂是焊料。
(附加声明6)
根据附加声明1的用于制造半导体器件的方法，
其中，在密封主体的截面图中，芯片安装部分的厚度要大于第一引线的厚度。
(附加声明7)
根据附加声明6的用于制造半导体器件的方法，
其中，引线框架具有悬置引线，以及
芯片安装部分和悬置引线彼此机械地紧固。
(附加声明8)
根据附加声明1的用于制造半导体器件的方法，
其中，芯片安装部分的平面面积大于第一半导体芯片和第二半导体芯片的总平面面积，
其中在平面图中在芯片安装部分的其中第一半导体芯片和第二半导体芯片并未彼此叠置的部分中形成从第一表面穿透第二表面的穿通孔，以及
其中执行步骤(f)，使得密封主体的一部分填充在穿通孔中。
(附加声明9)
根据附加声明3的用于制造半导体器件的方法，
其中，密封主体具有与第一侧表面和第二侧表面交叉的第三侧表面，以及与第一侧表面和第二侧表面交叉、并且与第三侧表面相对的第四侧表面，以及
其中，执行步骤(f)，使得芯片安装部分的一些部分分别从密封主体的第三侧表面和第四侧表面突出。
(附加声明10)
根据附加声明3的用于制造半导体器件的方法，包括如下步骤：
(g)在步骤(f)之后，在从密封主体暴露的第一引线的部分处、在从密封主体暴露的第二引线的部分处、以及芯片安装部分的第二表面处形成电镀层，
(h)在步骤(g)之后，切割第一引线的一部分以及第二引线的相应部分，并且由此将第一引线和第二引线从引线框架分离，以及
(i)在步骤(h)之后，形成了第一引线和第二引线中的每个。

Claims (19)

1.一种半导体器件，包括：
第一半导体芯片，包括第一绝缘栅双极晶体管，并且具有第一正表面以及与所述第一正表面相对的第一背表面，所述第一正表面包括在其之上形成的发射极电极焊盘和栅极电极焊盘，以及所述第一背表面包括在其之上形成的集电极电极；
第二半导体芯片，包括二极管，并且具有第二正表面以及与所述第二正表面相对的第二背表面，所述第二正表面包括在其之上形成的阳极电极焊盘，以及所述第二背表面包括在其之上形成的阴极电极；
芯片安装部分，具有第一表面以及与所述第一表面相对的第二表面，所述第一半导体芯片和所述第二半导体芯片安装在所述第一表面之上；
第一引线；
第一导电部件，与所述第一引线电耦合；
多个第二引线；
第二导电部件，用于电耦合所述第二引线的一个引线和在所述第一半导体芯片的所述第一正表面之上形成的所述栅极电极焊盘；以及
密封主体，用于密封所述第一半导体芯片、所述第二半导体芯片、所述芯片安装部分的一部分、所述第一引线的一部分、所述第二引线的相应部分、所述第一导电部件、以及所述第二导电部件，
其中，所述第一半导体芯片的所述发射极电极焊盘和所述第二半导体芯片的所述阳极电极焊盘经由所述第一导电部件与所述第一引线电耦合，
其中，所述第一半导体芯片的所述集电极电极和所述第二半导体芯片的所述阴极电极经由所述芯片安装部分而彼此电耦合，以及
其中，在平面图中，所述第二半导体芯片安装在所述芯片安装部分的所述第一表面之上以使其位于所述第一引线和所述第一半导体芯片之间，并且所述第一半导体芯片安装在所述芯片安装部分的第一表面之上以使其位于所述第二半导体芯片和所述第二引线之间。
2.根据权利要求1所述的半导体器件，
其中，所述第一半导体芯片安装在所述芯片安装部分的所述第一表面之上，使得所述栅极电极焊盘比所述发射极电极焊盘更靠近所述第二引线。
3.根据权利要求2所述的半导体器件，
其中，多个电极焊盘形成在所述第一半导体芯片的所述第一正表面之上，
其中，所述电极焊盘经由多个第三导电部件分别与除了与所述第二引线的所述栅极电极焊盘耦合的引线之外的其它引线电耦合，以及
其中，所述第一半导体芯片安装在所述芯片安装部分的所述第一表面之上，使得所述电极焊盘在平面图中比所述发射极电极焊盘更靠近所述第二引线。
4.根据权利要求3所述的半导体器件，
其中，在平面图中沿着所述第一半导体芯片的侧边中的最靠近所述第二引线的侧边设置所述栅极电极焊盘和所述第一半导体芯片的电极焊盘。
5.根据权利要求4所述的半导体器件，
其中，在平面图中，所述第一导电部件不与所述栅极电极焊盘、所述电极焊盘、所述第二导电部件和所述第三导电部件中的任何一个叠置。
6.根据权利要求4所述的半导体器件，
其中，所述第一导电部件是包括铜作为主要组分的板状部件，以及
其中所述第二导电部件和所述第三导电部件均是包括金、铜或铝作为主要组分的金属接线。
7.根据权利要求1所述的半导体器件，
其中，所述密封主体具有顶表面、与所述顶表面相对的底表面、在厚度方向上位于所述顶表面和所述底表面之间的第一侧表面、以及与所述第一侧表面相对的第二侧表面，
其中，所述第一引线从所述密封主体的所述第一侧表面突出，
其中，所述第二引线均从所述密封主体的所述第二侧表面突出，以及
其中，所述芯片安装部分的所述第二表面从所述密封主体的所述底表面突出。
8.根据权利要求7所述的半导体器件，
其中，所述芯片安装部分的平面面积要大于所述第一半导体芯片和所述第二半导体芯片的总平面面积，
其中，在平面图中，在所述芯片安装部分的其中所述第一半导体芯片和所述第二半导体芯片并未彼此叠置的部分中形成从所述第一表面穿透至所述第二表面的穿通孔，以及
其中，所述密封主体的一部分填充在所述穿通孔中。
9.根据权利要求7所述的半导体器件，
其中，所述密封主体具有与所述第一侧表面和所述第二侧表面交叉的第三侧表面，以及与所述第一侧表面和所述第二侧表面交叉、并且与所述第三侧表面相对的第四侧表面，以及
其中，所述芯片安装部分的一些部分分别从所述密封主体的第三侧表面和第四侧表面突出。
10.根据权利要求1所述的半导体器件，
其中，所述第一引线的从所述密封主体突出的部分被划分为多个部分，以及
其中，在平面图中，所述第一引线的所述多个部分的每个宽度大于所述第二引线的每个宽度。
11.根据权利要求3所述的半导体器件，
其中，所述第一半导体芯片的所述电极焊盘包括与用于检测所述第一半导体芯片的温度的温度检测二极管电耦合的焊盘、与用于检测所述第一绝缘栅双极晶体管的过量电流的第二绝缘栅双极晶体管电耦合的焊盘、以及与所述第一绝缘栅双极晶体管的发射极电极电耦合的焊盘。
12.根据权利要求7所述的半导体器件，
其中，所述芯片安装部分的所述第二表面是当所述半导体器件安装在所述接线板之上时能够与在所述接线板之上形成的接线焊接的表面。
13.一种半导体器件，包括：
第一半导体芯片，包括绝缘栅双极晶体管，并且具有第一正表面以及与所述第一正表面相对的第一背表面，所述第一正表面包括在其之上形成的发射极电极焊盘和栅极电极焊盘，所述第一背表面包括在其之上形成的集电极电极；
第二半导体芯片，包括二极管，并且具有第二正表面以及与所述第二正表面相对的第二背表面，所述第二正表面包括在其之上形成的阳极电极焊盘，所述第二背表面包括在其之上形成的阴极电极；
芯片安装部分，具有第一表面以及与所述第一表面相对的第二表面，所述第一表面包括在其之上安装的所述第一半导体芯片和所述第二半导体芯片；
第一引线；
第一导电部件，与所述第一引线电耦合；
多个第二引线；
第二导电部件，用于电耦合所述第二引线的一个引线和在所述第一半导体芯片的所述第一正表面之上形成的所述栅极电极焊盘；以及
密封主体，用于密封所述第一半导体芯片、所述第二半导体芯片、所述芯片安装部分的一部分、所述第一引线的一部分、所述第二引线的相应部分、所述第一导电部件以及所述第二导电部件，
其中，所述第一半导体芯片的所述发射极电极焊盘和所述第二半导体芯片的所述阳极电极焊盘经由所述第一导电部件与所述第一引线电耦合，
其中，所述第一半导体芯片的所述集电极电极和所述第二半导体芯片的所述阴极电极经由所述芯片安装部分而彼此电耦合，
其中，所述第一引线、所述第一半导体芯片、所述第二半导体芯片以及所述第二引线沿第一方向设置，以及
其中，在平面图中，所述第二半导体芯片被安装在所述芯片安装部分的第一表面之上以便比所述第一半导体芯片更靠近所述第一引线，以及所述第一半导体芯片被安装在所述芯片安装部分的第一表面之上以便比所述第二半导体芯片更靠近所述第二引线。
14.一种半导体器件，包括：
第一外部电极；
第二外部电极；
第三外部电极；
第一半导体芯片，被设置成插入在所述第一外部电极与所述第二外部电极之间；
第二半导体芯片，被设置成插入在所述第一外部电极和所述第二外部电极之间；以及
密封主体，用于密封所述第一半导体芯片、所述第二半导体芯片、所述第一外部电极的一部分、所述第二外部电极的一部分以及所述第三外部电极的一部分，
其中，所述第一半导体芯片包括绝缘栅双极晶体管，并且具有第一正表面以及与所述第一正表面相对的第一背表面，所述第一正表面包括在其之上形成的发射极电极焊盘和栅极电极焊盘，所述第一背表面包括在其之上形成的集电极电极，
其中，所述第二半导体芯片包括二极管，并且具有第二正表面以及与所述第二正表面相对的第二背表面，所述第二正表面包括在其之上形成的阳极电极焊盘，所述第二背表面包括在其之上形成的阴极电极，
其中，所述第一半导体芯片的所述发射极电极焊盘和所述第二半导体芯片的所述阳极电极焊盘经由所述第一外部电极的第一部分彼此电耦合，
其中，所述第一半导体芯片的所述栅极电极焊盘与所述第二外部电极电耦合，
其中，所述第一半导体芯片的所述集电极电极和所述第二半导体芯片的所述阴极电极焊盘经由所述第三外部电极而彼此电耦合，
其中，所述第一外部电极的第二部分和所述第二外部电极从所述密封主体突出，以及
其中，在平面图中，所述第二半导体芯片位于所述第一半导体芯片与所述第一外部电极的所述第二部分之间，并且所述第一半导体芯片位于所述第二半导体芯片与所述第二外部电极之间。
15.根据权利要求14所述的半导体器件，其中，所述第一外部电极的所述第一部分和所述第二部分是分立的结构，并且所述第一部分和所述第二部分经由导电粘附剂而彼此电耦合。
16.一种电子器件，包括：
接线板，包括在其主表面之上形成的多个接线；以及
第一半导体器件，安装在所述接线板的所述主表面之上，并且与所述接线的每个接线电耦合，
所述第一半导体器件包括：
第一半导体芯片，包括绝缘栅双极晶体管，并且具有第一正表面以及与所述第一正表面相对的第一背表面，所述第一正表面包括在其之上形成的发射极电极焊盘和栅极电极焊盘，所述第一背表面包括在其之上形成的集电极；
第二半导体芯片，包括二极管，并且具有第二正表面以及与所述第二正表面相对的第二背表面，所述第二正表面包括在其之上形成的阳极电极焊盘，所述第二背表面包括在其之上形成的阴极电极；
芯片安装部分，具有第一表面以及与所述第一表面相对的第二表面，所述第一半导体芯片和所述第二半导体芯片安装在所述第一表面之上；
第一引线；
第二引线；
第一导电部件，与所述第一引线电耦合；
第二导电部件，与所述第二引线电耦合；以及
密封主体，具有顶表面、与所述顶表面相对的底表面、在厚度方向上位于所述顶表面和所述底表面之间的第一侧表面、以及与所述第一侧表面相对的第二侧表面，并且所述密封主体用于密封所述第一半导体芯片、所述第二半导体芯片、所述芯片安装部分的一部分、所述第一引线的一部分、所述第二引线的一部分、所述第一导电部件、以及所述第二导电部件，
其中，所述第一半导体芯片的所述发射极电极焊盘和所述第二半导体芯片的所述阳极电极焊盘经由所述第一导电部件与所述第一引线电耦合，
其中，所述第一半导体芯片的所述栅极电极焊盘和所述第二引线经由所述第二导电部件彼此电耦合，
其中，所述第一半导体芯片的所述集电极电极和所述第二半导体芯片的所述阴极电极经由所述芯片安装部分彼此电耦合，
其中，所述第一引线、第二引线、第一半导体芯片、和第二半导体芯片沿第一方向设置，
其中，所述第一半导体芯片和第二半导体芯片设置在所述第一引线和所述第二引线之间，
其中，所述第一半导体芯片和所述第二半导体芯片安装在所述芯片安装部分的所述第一表面之上，使得所述第一半导体芯片比所述第二半导体芯片更靠近所述第二引线，以及使得所述第二半导体芯片比所述第一半导体芯片更靠近所述第一引线，
其中，在所述第一方向上，所述第一引线从所述密封主体的所述第一侧表面突出，并且与所述接线板的第一接线电耦合，
其中，在所述第一方向上，所述第二引线从所述密封主体的所述第二侧表面突出，并且与所述接线板的第二接线电耦合，以及
其中，所述芯片安装部分的所述第二表面与在正交于所述接线板的所述第一方向的第二方向上延伸的第三接线电耦合。
17.根据权利要求16所述的电子器件，包括，
第二半导体器件，与安装在所述接线板的所述主表面之上的所述第一半导体器件类型相同，
其中，所述接线板的所述第一接线与所述第二半导体器件的所述芯片安装部分的所述第二表面电耦合。
18.根据权利要求17所述的电子器件，包括：
第三半导体器件，与安装在所述接线板的所述主表面之上的所述第一半导体器件类型相同，
其中，所述接线板的所述第三接线与所述第三半导体器件的所述芯片安装部分的所述第二表面电耦合。
19.根据权利要求18所述的电子器件，
其中，在平面图中，所述第一半导体器件和所述第二半导体器件沿所述第一方向设置，使得相应的所述第一引线彼此相对，以及
其中，在平面图中，所述第一半导体器件和所述第三半导体器件沿着所述第二方向设置,使得相应的所述第一引线指向所述第一方向。
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