CN102856309A - 半导体器件 - Google Patents

半导体器件 Download PDF

Info

Publication number
CN102856309A
CN102856309A CN2012102296415A CN201210229641A CN102856309A CN 102856309 A CN102856309 A CN 102856309A CN 2012102296415 A CN2012102296415 A CN 2012102296415A CN 201210229641 A CN201210229641 A CN 201210229641A CN 102856309 A CN102856309 A CN 102856309A
Authority
CN
China
Prior art keywords
semiconductor chip
mosfet
pad
type surface
electrically connected
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2012102296415A
Other languages
English (en)
Other versions
CN102856309B (zh
Inventor
宇野友彰
女屋佳隆
加藤浩一
工藤良太郎
七种耕治
船津胜彦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Publication of CN102856309A publication Critical patent/CN102856309A/zh
Application granted granted Critical
Publication of CN102856309B publication Critical patent/CN102856309B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49575—Assemblies of semiconductor devices on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/4824—Pads with extended contours, e.g. grid structure, branch structure, finger structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H01L23/49524—Additional leads the additional leads being a tape carrier or flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49562—Geometry of the lead-frame for devices being provided for in H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L24/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L24/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L24/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L24/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7815—Vertical DMOS transistors, i.e. VDMOS transistors with voltage or current sensing structure, e.g. emulator section, overcurrent sensing cell
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L2224/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H01L2224/37001—Core members of the connector
    • H01L2224/3701—Shape
    • H01L2224/37011—Shape comprising apertures or cavities
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L2224/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H01L2224/37001—Core members of the connector
    • H01L2224/37099—Material
    • H01L2224/371—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L2224/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H01L2224/37001—Core members of the connector
    • H01L2224/37099—Material
    • H01L2224/371—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/37117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/37124—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L2224/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H01L2224/37001—Core members of the connector
    • H01L2224/37099—Material
    • H01L2224/371—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/37138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/37147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L2224/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H01L2224/3754—Coating
    • H01L2224/37599—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/4005—Shape
    • H01L2224/4009—Loop shape
    • H01L2224/40095—Kinked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/401—Disposition
    • H01L2224/40151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/40221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/40245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73221—Strap and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/83801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
    • H01L2224/848—Bonding techniques
    • H01L2224/84801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
    • H01L2224/848—Bonding techniques
    • H01L2224/8485—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/183—Connection portion, e.g. seal
    • H01L2924/18301—Connection portion, e.g. seal being an anchoring portion, i.e. mechanical interlocking between the encapsulation resin and another package part
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M1/00—Details of apparatus for conversion
    • H02M1/0003—Details of control, feedback or regulation circuits
    • H02M1/0009—Devices or circuits for detecting current in a converter
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
    • H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
    • H02M3/10—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
    • H02M3/145—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
    • H02M3/155—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only
    • H02M3/156—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only with automatic control of output voltage or current, e.g. switching regulators
    • H02M3/158—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only with automatic control of output voltage or current, e.g. switching regulators including plural semiconductor devices as final control devices for a single load
    • H02M3/1588—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only with automatic control of output voltage or current, e.g. switching regulators including plural semiconductor devices as final control devices for a single load comprising at least one synchronous rectifier element
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K2217/00—Indexing scheme related to electronic switching or gating, i.e. not by contact-making or -breaking covered by H03K17/00
    • H03K2217/0027—Measuring means of, e.g. currents through or voltages across the switch
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02B—CLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO BUILDINGS, e.g. HOUSING, HOUSE APPLIANCES OR RELATED END-USER APPLICATIONS
    • Y02B70/00—Technologies for an efficient end-user side electric power management and consumption
    • Y02B70/10—Technologies improving the efficiency by using switched-mode power supplies [SMPS], i.e. efficient power electronics conversion e.g. power factor correction or reduction of losses in power supplies or efficient standby modes

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Dc-Dc Converters (AREA)

Abstract

本发明公开了一种提高半导体器件可靠性的方法。在一个半导体芯片(CPH)内形成有开关用功率MOSFET、以及用于侦测流经所述功率MOSFET的电流且面积比所述功率MOSFET小的感应MOSFET，而且，所述半导体芯片(CPH)经由导电性接合材料搭载于芯片搭载部上，且被树脂封装。其中，在半导体芯片(CPH)的主表面上，形成有感应MOSFET的感应MOSFET区域(RG2)位于感应MOSFET的源极用焊盘(PDHS4)的内侧。而且，在半导体芯片(CPH)的主表面上，感应MOSFET区域(RG2)由形成有功率MOSFET的区域所包围。

Description

半导体器件
技术领域
本发明涉及一种半导体器件，尤其涉及一种适用于对形成有开关用晶体管的半导体芯片进行树脂封装的半导体器件的有效技术。
背景技术
近年来，为了实现电源电路等的小型化及支持高速响应，正在推进电源电路中所用的功率金属氧化物半导体场效应晶体管(MetalOxide Semiconductor Field Effect Transistor，MOSFET)的高频化。
尤其是桌面型或笔记本式的个人电脑、服务器或游戏机等的CPU(Central Processing Unit：中央处理器)或DSP(Digital Signal Processor：数字信号处理器)等趋于大电流化及高频化。为此，也在推进构成对所述CPU或DSP的电源进行控制的非绝缘型DC-DC转换器的功率MOSFET的技术开发，以应对大电流及高频化的趋势。
被广泛用作电源电路的一例的DC-DC转换器具有使高侧开关用功率MOSFET与低侧开关用功率MOSFET串联的结构。高侧开关用功率MOSFET具有DC-DC转换器控制用开关功能，低侧开关用功率MOSFET具有同步整流用开关功能，通过这两个功率MOSFET在取得同步时的交替导通/断开，来进行电源电压的转换。
在日本特开2005-322781号公报(专利文献1)中，公开了设有电流感应部的半导体芯片相关的技术。
在日本特开平07-058293号公报(专利文献2)中，公开了设有温度检测用二极管的半导体芯片相关的技术。
在日本特开2011-49273号公报(专利文献3)中，公开了设有温度侦测元件的半导体芯片相关的技术。
在日本特开2009-268336号公报(专利文献4)中，公开了设有感温二极管的半导体芯片相关的技术。
在日本特开2006-302977号公报(专利文献5)中，公开了设有温度检测用二极管的半导体芯片相关的技术。
在日本特开2008-17620号公报(专利文献6)中，公开了以下半导体器件相关的技术，即，将第一、第二及第三半导体芯片搭载到同一个封装中，其中，所述第一半导体芯片为第一功率MOSFET，所述第二半导体芯片为第二功率MOSFET，所述第三半导体芯片包含驱动第一、第二功率MOSFET的驱动电路。
专利文献1日本特开2005-322781号公报
专利文献2日本特开平07-058293号公报
专利文献3日本特开2011-49273号公报
专利文献4日本特开2009-268336号公报
专利文献5日本特开2006-302977号公报
专利文献6日本特开2008-17620号公报
发明内容
根据本案发明人的研究，可得出以下结论。
本案发明人对通过以下方式制造的半导体器件进行了研究，即，在一个半导体芯片内形成开关用功率MOSFET、以及面积比所述功率MOSFET小的用于侦测流经所述功率MOSFET的电流的感应MOSFET，并将所述半导体芯片经由导电性接合材料搭载到芯片搭载部上并进行封装。所述半导体器件通过感应MOSFET来侦测流经功率MOSFET的电流，并根据流经感应MOSFET的电流来控制功率MOSFET。例如，根据流经感应MOSFET的电流而判断流经功率MOSFET的电流为过剩时，将强制性地切断功率MOSFET，以保护半导体器件及使用所述半导体器件的电子器件。
但是，如果对所述半导体器件施加热应力(例如使用中的热负载或温度循环测试等)，则介隔在半导体芯片与芯片搭载部之间的导电性接合材料可能产生裂痕或剥离。在导电性接合材料中，产生了裂痕或剥离的区域将使电流难以通过，基本无法发挥作为电流路径的功能。流经功率MOSFET的电流与流经感应MOSFET的电流具有规定的比率，但当介隔在半导体芯片与芯片搭载部之间的导电性接合材料产生裂痕或剥离时，所述比率会发生变动，因而在通过感应MOSFET来侦测流经功率MOSFET的电流时有可能导致精度下降。这将导致半导体器件的可靠性下降。
本发明的目的在于提供一种能够提高半导体器件的可靠性的技术。
本发明的所述内容及所述内容以外的目的和新特征在本说明书的描述及附图说明中写明。
下面简要说明本专利申请书中所公开的发明中具有代表性的实施方式的概要。
具有代表性的实施方式所涉及的半导体器件是将半导体芯片经由导电性接合材料而接合到具有导电性的芯片搭载部上，并经树脂封装的半导体器件。所述半导体芯片中形成有主MOSFET和面积比主MOSFET小且用于侦测流经主MOSFET的电流的感应MOSFET。并且，在所述半导体芯片的主表面上，形成有所述感应MOSFET的区域位于所述感应MOSFET的源极用焊盘的内侧。
此外的具有代表性的实施方式所涉及的半导体器件是将半导体芯片经由导电性接合材料而接合到具有导电性的芯片搭载部上，并经树脂封装的半导体器件。所述半导体芯片中形成有主MOSFET和面积比主MOSFET小且用于侦测流经主MOSFET的电流的感应MOSFET。并且，在所述半导体芯片的主表面中，形成有所述感应MOSFET的区域被形成有所述主MOSFET的区域所包围。
下面简要说明关于本专利申请书中所公开的发明中根据具有代表性的实施方式所获得的效果。
根据代表性的实施方式，能够提高半导体器件的可靠性。
附图说明
图1所示的是使用本发明一实施方式的半导体器件的电子器件的一例的电路图。
图2所示的是本发明一实施方式的半导体器件的俯视透视图。
图3所示的是本发明一实施方式的半导体器件的俯视透视图。
图4所示的是本发明一实施方式的半导体器件的俯视透视图。
图5所示的是本发明一实施方式的半导体器件的剖面图。
图6所示的是本发明一实施方式的半导体器件的剖面图。
图7所示的是本发明一实施方式的半导体器件的剖面图。
图8所示的是本发明一实施方式的半导体器件的安装例的主要部分俯视图。
图9所示的是图8的安装例的侧视图。
图10所示的是本发明一实施方式的半导体器件中所用的半导体芯片的芯片布局的俯视图。
图11所示的是本发明一实施方式的半导体器件中所用的半导体芯片的芯片布局的俯视图。
图12所示的是本发明一实施方式的半导体器件中所用的半导体芯片的芯片布局的俯视图。
图13所示的是本发明一实施方式的半导体器件中所用的半导体芯片的主要部分剖面图。
图14所示的是本发明一实施方式的半导体器件中所用的半导体芯片的主要部分剖面图。
图15所示的是本发明一实施方式的半导体器件中所用的半导体芯片的主要部分剖面图。
图16所示的是本发明一实施方式的半导体器件中所用的半导体芯片的主要部分剖面图。
图17所示的是课题的说明图。
图18所示的是课题的说明图。
图19所示的是图17的状态的等效电路图。
图20所示的是图18的状态的等效电路图。
图21所示的是本发明一实施方式的半导体器件的说明图。
图22所示的是本发明一实施方式的半导体器件的说明图。
图23所示的是本发明一实施方式的半导体器件中所用的半导体芯片的芯片布局的俯视图。
图24所示的是本发明一实施方式的半导体器件中所用的半导体芯片的芯片布局的俯视图。
图25所示的是本发明一实施方式的半导体器件中所用的半导体芯片的芯片布局的俯视图。
图26所示的是第一变形例的半导体芯片的芯片布局的俯视图。
图27所示的是第一变形例的半导体芯片的芯片布局的俯视图。
图28所示的是第一变形例的半导体芯片的芯片布局的俯视图。
图29所示的是第一变形例的半导体芯片的主要部分剖面图。
图30所示的是第二变形例的半导体芯片的芯片布局的俯视图。
图31所示的是第二变形例的半导体芯片的芯片布局的俯视图。
图32所示的是第二变形例的半导体芯片的芯片布局的俯视图。
图33所示的是第二变形例的半导体芯片的主要部分剖面图。
图34所示的是第二变形例的半导体芯片的主要部分剖面图。
图35所示的是使用图30～图34所示的第二变形例的半导体芯片CPH时的半导体器件的俯视透视图。
图36所示的是图35的半导体器件的剖面图。
图37所示的是第三变形例的半导体芯片的芯片布局的俯视图。
图38所示的是第三变形例的半导体芯片的芯片布局的俯视图。
图39所示的是第三变形例的半导体芯片的芯片布局的俯视图。
图40所示的是第三变形例的半导体芯片的主要部分剖面图。
图41所示的是第4变形例的半导体器件的俯视透视图。
图42所示的是图41的半导体器件的剖面图。
图43所示的是图41的半导体器件的剖面图。
图44所示的是第5变形例的半导体器件的俯视透视图。
图45所示的是图44的半导体器件的剖面图。
图46所示的是第6变形例的半导体器件的俯视透视图。
图47所示的是图46的半导体器件的剖面图。
图48所示的是图46的半导体器件的剖面图。
图49所示的是第7变形例的半导体器件的俯视透视图。
图50所示的是图49的半导体器件的剖面图。
图51所示的是用接合引线来代替金属板时的本发明一实施方式的半导体器件的俯视透视图。
图52所示的是本发明另一实施方式的半导体芯片的主要部分剖面图。
图53所示的是本发明另一实施方式的半导体芯片的主要部分剖面图。
图54所示的是本发明另一实施方式的半导体芯片的芯片布局的俯视图。
图55所示的是本发明另一实施方式的半导体芯片的芯片布局的俯视图。
图56所示的是本发明另一实施方式的半导体芯片的芯片布局的俯视图。
图57所示的是使用图52～图56的半导体芯片的半导体器件的俯视透视图。
图58所示的是图57的半导体器件的剖面图。
图59所示的是图57的半导体器件的剖面图。
图60所示的是使用本发明另一实施方式的半导体器件的电子器件的一例的电路图。
符号说明
1                基板(半导体基板)
1a               基板本体
1b               外延层
2                场绝缘膜
3                        半导体区域
4                        半导体区域
5                        槽
6                        栅极绝缘膜
7                        栅极电极
7a                       布线部
8                        绝缘膜
9a、9b                   接触孔
10                       导电体膜
10G                      栅极布线
10G1                     栅极布线
10S1                     源极布线
10S2                     源极布线
11                       半导体区域
12                       保护膜
13                       开口部
14                       金属层
20                       箭头
21                       布线基板
22a、22b、22c、22d、22e  布线
31                       基板(半导体基板)
31a                      基板本体
31b                      外延层
33                       p型阱
34                       栅极绝缘膜
35                       栅极电极
36                       侧墙隔离层
37                       第一n-型漏极区域
38                       第二n-型漏极区域
39                            n+型漏极区域
40                            n-型源极区域
41                            金属层
41                            n+型源极区域
44                            p型穿孔层
45                            p+型半导体区域
46                            绝缘膜
48                            栓塞
49                            金属硅化物层
50                            保护膜
51                            开口部
111                           焊锡
112、112a、112b               电流
113                           裂痕
AMP1                          放大器电路
BE1、BE2                      背面电极
CA、CB、CC                    芯片部件
CLC                           控制电路
CMP1                          比较器电路
CPH、CPH101、CPL              半导体芯片
Cout                          输出电容器
DP 1、DP2、DP3                芯片焊盘
DR1、DR2                      驱动器电路
Idh、Iref、Ise                电流
Ilm                           允许上限值
L1                            线圈
LB                            导线布线
LD、LD 1、LD2、LD3、LD4、LD5  导线
LOD                           负载
M1                                布线
M1D1、M1D2                        漏极布线
M1G                               栅极布线
MP1                               金属板
MP1a                              第一部分
MP1b                              第二部分
MP1c                              第三部分
MP2                               金属板
MP2a                              第一部分
MP2b                              第二部分
MP2c                              第三部分
MR                                封装部
MRa                               上表面
MRb                               背面
N1                                输出节点
OCP                               过流保护电路
OP                                开口部
PD、PDC1、PDC2、PDC3、PDC4、PDC5  焊盘
PDHG、PDHS1、PDHS1a、PDHS1b       焊盘
PDHS2、PDHS3、PDHS4               焊盘
PDLG、PDLS1、PDLS3、PDLS4         焊盘
PF、PG                            封装
PWL                               p型阱
QH1                               功率MOSFET
QL                                功率MOSFET
QS1                               感应MOSFET
R101、R102、R103、R104            电阻
RG1                               主MOSFET区域
RG2                               感应MOSFET区域
RST                    电阻
SD1、SD2、SD3、SD4     粘合层
SM1、SM1a、SM1b、SM1c  半导体器件
SM1d、SM1e、SM1f       半导体器件
TE1、TE2、TE3          端子
TR1                    晶体管
VIN                    电位
WA                     引线(接合引线)
X                      第一方向
Y                      第二方向
具体实施方式
在以下实施方式中，为了方便，在必要时将几个部分或将实施方式分割来说明，除了需要特别说明的以外，这些都不是彼此独立且无关系的，而是与其它一部分或者全部的变形例、应用例、详细内容及补充说明等相互关联的。另外，在以下实施方式中提及要素数等(包括个数、数值、量、范围等)时，除了特别说明及原理上已经明确限定了特定的数量等除外，所述的特定数并非指固定的数量，而是可大于等于该特定数或可小于等于该特定数。而且，在以下实施方式中，除了特别说明及原理上已经明确了是必要时除外，所述的构成要素(包括要素步骤等)也并非是必须的要素。同样地，在以下实施方式中提及的构成要素等的形状、位置关系等时，除了特别说明时及原理上已经明确了并非如此时，实质上包括与前述形状等相近或者类似的。同理，上述的数值及范围也是同样的。
以下根据附图详细说明本发明的实施方式。另外，为了说明实施方式的所有图中，原则上对具有同一功能的构件采用同一符号，省略掉重复的说明。另外，在除了需要特别说明的以外，对具有同一或同样的部分原则上不进行重复说明。
另外，在实施方式所用的图中，为了使图面简单易懂，有时会省略掉剖面图的剖面线。或者也会给俯视图加上剖面线。
而且，在本专利申请书中，将场效应晶体管写成MOSFET(MetalOxide Semiconductor Field Effect Transistor)，但栅极绝缘膜也包括非氧化膜。
(实施方式1)
<关于电路结构>图1所示的是使用本发明一实施方式的半导体器件(半导体封装)SM1的电子器件的一例的电路图，图中所示的是使用半导体器件SM1构成非绝缘型DC-DC转换器时的电路图。
图1所示的非绝缘型DC-DC转换器如可用于桌面型个人电脑、笔记本型个人电脑、服务器或游戏机之类的电子设备的电源电路等。
图1所示的非绝缘型DC-DC转换器中所用的半导体器件SM1具有：两个功率MOSFET(Metal Oxide Semiconductor Field EffectTransistor)即MOSFETQH1和MOSFETQL1；用于侦测流经功率MOSFETQH1的电流的感应MOSFETQS 1；以及控制电路CLC。简单说就是，控制电路CLC形成于半导体芯片(控制用半导体芯片)CPC内，功率MOSFETQH1及感应MOSFETQS1形成于半导体芯片(高侧用半导体芯片)CPH内，功率MOSFETQL1形成于半导体芯片(低侧用半导体芯片)CPL内，这三个半导体芯片CPC、CPH、CPL被封装在同一个封装中，从而形成半导体器件SM1。下面说明其详细内容。
控制电路CLC具有作为驱动电路的两个驱动器电路(驱动电路)DR1、DR2，驱动器电路DR1、DR2是根据从半导体器件SM1的外部(的控制电路)向控制电路CLC供应的脉宽调制(Pulse WidthModulation：PWM)信号等，分别控制功率MOSFETQH1及功率MOSFETQL1的栅极端子的电位，以控制功率MOSFETQH1及功率MOSFETQL1的动作的电路。而且，作为其他形态，也可将生成脉宽调制(PWM)信号的电路设置在控制电路CLC内。
驱动器电路DR1的输出与功率MOSFETQH1的栅极端子电连接，驱动器电路DR2的输出与功率MOSFETQL1的栅极端子电连接。驱动器电路DR1、DR2可视为功率MOSFETQH1及功率MOSFETQL1的驱动器电路(驱动电路)。
功率MOSFETQH1和功率MOSFETQL1串联在输入电压供应用端子(半导体器件SM1的外部连接用端子)TE1与基准电位供应用端子(半导体器件SM1的外部连接用端子)TE2之间。即，功率MOSFETQH1的源极/漏极路径串联在输入电压供应用端子TE1与输出节点(半导体器件SM1的输出端子)N1之间，功率MOSFETQL1的源极/漏极路径串联在输出节点N1与基准电位供应用端子TE2之间。另外，对输入电压供应用端子TE1供给半导体器件SM1外部的电源(输入用电源)的高电位侧的电位(电源电位)VIN，例如供给12V，对基准电位供应用端子TE2供应比对输入电压供应用端子TE1供应的输入电压(电位VIN)低的基准电位，如供给接地电位(接地电位、0V)。而且，在图1中，符号D 1表示功率MOSFETQH1的漏极，符号S 1表示功率MOSFETQH1的源极，符号D2表示功率MOSFETQL1的漏极，符号S2表示功率MOSFETQL1的源极。输出节点N1经由线圈(例如扼流线圈)L1而连接到负载LOD上。
功率MOSFET(场效应晶体管、功率晶体管)QH1是高侧开关(高电位侧：第一动作电压；以下简称为“高侧”)用场效应晶体管，具有用于向上述线圈L1内蓄积能量的开关功能。即，功率MOSFETQH1是开关用晶体管(开关元件)。线圈L1是对非绝缘型DC-DC转换器的输出(即负载LOD的输入)供应电力的元件。
如后所述，所述高侧用功率MOSFETQH1形成于半导体芯片(高侧用半导体芯片)CPH中。而且，所述功率MOSFETQH1例如由n沟道型的场效应晶体管形成。本实施方式中，所述场效应晶体管的沟道是沿半导体芯片CPH的厚度方向形成。此时，与沿着半导体芯片CPH的主表面(与半导体芯片CPH的厚度方向正交的面)形成沟道的场效应晶体管相比，能够增加单位面积的沟道宽度，并可降低导通电阻，因此能够实现元件的小型化，从而实现封装的小型化。
另一方面，功率MOSFET(场效应晶体管、功率晶体管)QL1是低侧开关(低电位侧：第二动作电压；以下简称为“低侧”)用场效应晶体管，具有与从半导体器件SM1的外部(的控制电路)对控制电路CLC供应的信号的频率同步并降低晶体管的电阻以进行整流的功能。即，功率MOSFETQL1是整流用(同步整流用)的晶体管，本实施方式中为非绝缘型DC-DC转换器的整流用晶体管。
如后所述，所述低侧用功率MOSFETQL1形成于半导体芯片(低侧用半导体芯片)CPL。所述功率MOSFETQL1例如由n沟道型的功率MOSFET形成，且与上述功率MOSFETQH1同样地沿半导体芯片CPL的厚度方向形成沟道。使用沿半导体芯片CPL的厚度方向形成沟道的功率MOSFET的理由是：对于低侧用功率MOSFETQL1而言，其导通时间(施加电压的期间的时间)比高侧用功率MOSFETQH1的导通时间长，因导通电阻造成的损失也比开关损失大。因此，使用沿半导体芯片CPL的厚度方向形成沟道的场效应晶体管与使用以沿着半导体芯片CPL主表面的方式形成沟道的场效应晶体管的情况相比，能够增加单位面积的沟道宽度。即，通过使低侧用功率MOSFETQL1由沿半导体芯片CPL的厚度方向形成沟道的场效应晶体管形成，能够减小导通电阻，因此即使流经非绝缘型DC-DC转换器的电流增大，也能够提高电压转换效率。
另外，上述高侧用功率MOSFETQH1可视为DC-DC转换器(本实施方式中为非绝缘型DC-DC转换器)的高侧MOSFET(高侧用MOSFET)，上述低侧用功率MOSFETQL1可视为DC-DC转换器(本实施方式中为非绝缘型DC-DC转换器)的低侧MOSFET(低侧用MOSFET)。
在连结功率MOSFETQH1的源极与功率MOSFETQL1的漏极的布线上，设有将输出用电源电位供应到半导体器件SM1的外部的上述输出节点N1。所述输出节点N1经由输出布线而与线圈L1电连接，再经由输出布线而与负载LOD电连接。作为负载LOD，例如有硬碟驱动器HDD、ASIC(Application Specific Integrated Circuit：特定用途集成电路)、FPGA(Field Programmable Gate Array：现场可编程门阵列)、扩展卡(PCI CARD)、存储器(DDR存储器、动态随机存取存储器(DynamicRAM，DRAM)、闪存等)、CPU(Central Processing Unit)等。
而且，输出电容器Cout电连接于连结线圈L1和负载LOD的输出布线与基准电位GND供应用端子之间。
在上述非绝缘型DC-DC转换器中，在由功率MOSFETQH1及功率MOSFETQL1在取得同步的同时通过交替地导通/断开来进行电源电压的转换。即，当高侧用功率MOSFETQH1导通时，电流从端子TE1通过功率MOSFETQH1流向输出节点N1。另一方面，当高侧用功率MOSFETQH1断开时，因线圈L1的逆电压而有电流流动，当所述电流流动时，通过导通低侧用功率MOSFETQL1，即可减少电压降。
流经功率MOSFETQH1的电流被感应MOSFETQS1侦测到，根据流经感应MOSFETQH1的电流来控制功率MOSFETQH1。例如，当根据流经感应MOSFETQS1的电流而将流经功率MOSFETQH1的电流判断(侦测)为过剩时，将强制性地断开功率MOSFETQH1，从而能够保护半导体器件SM1及使用所述半导体器件SM1的电子器件。
感应MOS(场效应晶体管)QS1如后所述，与高侧用功率MOSFETQH1一同形成于半导体芯片CPH。感应MOSFETQS1以在半导体芯片CPH内与功率MOSFETQH1构成电流镜电路的方式而形成，例如大小为功率MOSFETQH1的1/20000。大小比可根据需要而改变，下面以大小比为1/20000为例进行说明。
感应MOSFETQS 1与功率MOSFETQH1共用漏极及栅极。即，感应MOSFETQS1与功率MOSFETQH1的漏极彼此电连接而共用，所述共用漏极连接于端子TE1，以对感应MOSFETQS1的漏极及功率MOSFETQH1的漏极供应相同的电位。而且，感应MOSFETQS1与功率MOSFETQH1的栅极彼此电连接而共用，所述共用栅极连接到驱动器电路DR1上，以从驱动器电路DR1对感应MOSFETQS1的栅极及功率MOSFETQH1的栅极输入相同的栅极信号。
另一方面，感应MOSFETQS1的源极并不与功率MOSFETQH1的源极共用，功率MOSFETQH1的源极连接到输出节点N1上，与此相对，感应MOSFETQS1的源极经由晶体管TR1而连接到端子(外部端子、半导体器件SM1的外部连接用端子)TE3上。具体地说就是，感应MOSFETQS1的源极连接到后述的形成于半导体芯片CPC上的晶体管(p沟道型MOSFET)TR1的源极上，所述晶体管TR1的漏极连接到端子TE3上。而且，也可在功率MOSFETQH1的源极与感应MOSFETQS1的源极之间连接保护用二极管(图中未示出)。
在放大器电路AMP1(所述放大器电路AMP1形成于后述的半导体芯片CPC)的两个输入节点上分别连接有功率MOSFETQH1的源极与感应MOSFETQS1的源极，通过放大器电路AMP1的输出节点来驱动晶体管TR1的栅极。感应MOSFETQS1是用于检测流经功率MOSFETQH1的电流Idh的元件。在感应MOSFETQS1中，当感应MOSFETQS1与功率MOSFETQH1的源极电压相等时，由于前述的电流镜结构而流过电流Idh的规定比率(本实施方式中为1/20000)的电流。即，功率MOSFETQH1与感应MOSFETQS 1的尺寸比被设定成，当电流Idh流经功率MOSFETQH1时，流经感应MOSFETQS1的电流Ise为电流Idh的1/20000(即Ise＝Idh/20000)。为了使所述感应MOSFETQS1与功率MOSFETQH1的源极电压相等，并且高精度地检测功率MOSFETQH1的电流Idh，而设有放大器电路AMP1及晶体管TR1。
端子(半导体器件SM1的端子)TE3连接在设于半导体器件SM1外部的电阻RST，所述电阻RST是电流/电压转换用外部电阻(外置电阻、电阻元件)。具体地说就是，电阻RST的一端连接于端子TE3，另一端连接于接地电位(接地电位，0V)。通过将电阻RST连接到端子TE3，便可将流经感应MOSFETQS1的电流值转换为端子TE3的电压值(流经感应MOSFETQS1的电流Ise越大，端子TE3的电压值就越大，具体地说就是，端子TE3的电压值与流经感应MOSFETQS1的电流Ise的值大致成正比)。
端子TE3的电压由控制电路CLC内的比较器电路CMP1与比较电压(例如1.5V)进行比较。当由比较器电路CMP1检测到端子TE3的电压值大于比较电压(例如1.5V)时，控制电路CLC内的过流保护电路OCP将启动并控制驱动器电路DR1、DR2，以将功率MOSFETQH1及功率MOSFETQL1设为断开状态(即断开对功率MOSFETQH1及功率MOSFETQL1的栅极输入的栅极信号)。
即，当判断(检测)为端子TE3的电压值大于比较电压(例如1.5V)时，(即判断(检测)流经感应MOSFETQS1的电流Ise过大时)，控制电路CLC将功率MOSFETQH1及功率MOSFETQL1设为断开(断开状态、非导通状态)。流经功率MOSFETQH1的电流Idh被感应MOSFETQS 1(作为流经感应MOSFETQS 1的电流Ise)侦测到，且判断(检测)流经感应MOSFETQS1的电流Ise过大时，控制电路CLC断开功率MOSFETQH1及功率MOSFETQL1，从而能够在流经功率MOSFETQH1的电流过大时强制性地断开功率MOSFETQH1及功率MOSFETQL1。
具体地说就是，将电阻RST的电阻值设定如下：当有功率MOSFETQH1的电流Idh的允许上限值Ilm的1/20000的电流流经感应MOSFETQS 1时(即为Ise＝Ilm/20000时)，端子TE3的电压达到上述比较电压(例如1.5V)。由此，当允许上限值Ilm以上的电流流经功率MOSFETQH1时，将有Ilm/20000以上的电流流经感应MOSFETQS1，而端子TE3的电压将达到上述比较电压(例如1.5V)以上，因此控制电路CLC将强制性断开功率MOSFETQH1及功率MOSFETQL1。由此，能够防止允许上限值Ilm以上的电流流经功率MOSFETQH1，从而可提高半导体器件SM1及使用所述半导体器件SM1的电子器件的可靠性。
<关于半导体器件的结构>
图2～图4所示的是本实施方式的半导体器件SM1的俯视透视图，图5～图7所示的是半导体器件SM1的剖面图(侧面剖面图)。图2中所示的是从上面侧观察半导体器件SM1，且透过封装部(封装树脂部)MR所看到的俯视图(俯视图)。图3是在图2中进一步去除金属板MP1、MP2及接合引线WA(透过金属板MP1、MP2及接合引线WA所看到)的状态的半导体器件SM1的俯视透视图，图4是在图3中进一步去除半导体芯片CPC、CPH、CPL(透过半导体芯片CPC、CPH、CPL所看到)的状态的半导体器件SM1的俯视透视图。另外，图8虽为俯视图，但为了使图面简单易懂，对芯片焊盘DP1、DP2、DP3、导线布线LB及导线LD标注斜线的剖面线。而且，图5大致对应于图2的A-A线的剖面图，图6大致对应于图2的B-B线的剖面图，图7大致对应于图2的C-C线的剖面图。另外，符号X表示第一方向，符号Y表示与第一方向X正交的第二方向。
本实施方式中，如上所述，将形成有控制电路CLC的半导体芯片CPC、形成有高侧开关用场效应晶体管即功率MOSFETQH1的半导体芯片CPH以及形成有低侧开关用场效应晶体管即功率MOSFETQL1的半导体芯片CPL集成(封装)在一个半导体封装内，构成一个半导体器件SM1。由此，除了能够实现电子器件(例如非绝缘型DC-DC转换器)的小型化及薄型化以外，还能减小布线寄生电感，因而也能实现高频化及高效率化。另外，在半导体芯片CPH中，还内置有用于侦测流经功率MOSFETQH1的电流的感应MOSFETQS1。
本实施方式的半导体器件SM1具有：芯片焊盘(焊垫、芯片搭载部)DP1、DP2、DP3；搭载在所述芯片焊盘DP1、DP2、DP3各自的主表面(上表面)上的半导体芯片CPC、CPH、CPL；金属板(导体板)MP 1、MP2；多根接合引线(以下简称为“引线”)WA；多根导线LD；导线布线(布线部)LB；以及将其进行封装的封装部(封装树脂部)MR。
封装部(封装树脂部)MR例如由热固性树脂材料等树脂材料等构成，也可含有填充剂等。例如，可使用含有填充剂的环氧树脂等形成封装部MR。除了环氧类树脂以外，基于实现低应力化等的理由，例如也可将添加有苯酚类固化剂、硅酮橡胶及填充剂等的联苯类热固性树脂用作封装部MR的材料。
本实施方式的半导体器件SM1例如采用QFN(Quad FlatNon-leaded package：四方扁平无引脚封装)型的面安装型的半导体封装。
封装部MR具有：一个主表面即上表面(表面)MRa；上表面MRa的相反侧的主表面即背面(下表面、底面)MRb；以及与上表面MRa及背面MRb交叉的侧面(四个侧面)。即，封装部MR的外观呈由上表面MRa、背面MRb及侧面围成的薄板状。封装部MR的上表面MRa及背面MRb的平面形状例如形成为矩形形状，也可切除所述矩形(平面矩形)的角(倒角)，或者使所述矩形(平面矩形)的角带有弧度。当将封装部MR的上表面MRa及背面MRb的平面形状设为矩形时，封装部MR与所述厚度交叉的平面形状(外形形状)呈矩形(四边形)。
在封装部MR的侧面(MRc1、MRc2、MRc3、MRc4)及背面(MRb)外周，多根导线LD沿着封装部MR的外周露出。本实施方式中，导线LD未向封装部MR的外侧大幅突出而形成，且半导体器件SM1采用QFN结构。而且，在封装部MR的背面MRb中露出如平面大致呈矩形形状的三个芯片焊盘(芯片搭载部)DP1、DP2、DP3的背面(下表面)。其中，芯片焊盘DP3的露出面积最大，其次是芯片焊盘DP2的露出面积。
但是，半导体器件SM1的结构并不限定于QFN结构，还可进行各种变更，例如也可采用QFP(Quad Flat Package：四方扁平封装)结构或SOp(Small Out-line Package：小外形封装)结构等其他扁平封装结构。在QFP结构的情况下，多根导线LD以从封装部MR的四边(侧面及背面外周)向外侧大幅突出的状态而露出。在SOP结构的情况下，多根导线LD以从封装部MR的两边(侧面及背面外周)向外侧大幅突出的状态而露出。
芯片焊盘DP1、DP2、DP3以彼此具备规定的间隔而分离的状态而相邻地配置。芯片焊盘DP1、DP2、DP3各自的中心偏离半导体器件SM1(封装部MR)的中心而配置。其中，芯片焊盘DP3的整体面积(平面尺寸)最大，其次是芯片焊盘DP2的整体面积(平面尺寸)，芯片焊盘DP 1的整体面积(平面尺寸)最小。芯片焊盘DP 1、DP2、DP3以各自的长边彼此沿顺的方式而配置。芯片焊盘DP1以一边沿着芯片焊盘DP2的短边，且芯片焊盘DP1中与上述一边交叉的另一边沿着芯片焊盘DP3的长边的方式而配置。芯片焊盘DP1是搭载半导体芯片CPC的芯片搭载部(驱动器用芯片搭载部、控制用芯片搭载部)，芯片焊盘DP2是搭载半导体芯片CPH的芯片搭载部(高侧用芯片搭载部)，芯片焊盘DP3是搭载半导体芯片CPL的芯片搭载部(低侧用芯片搭载部)。
各芯片焊盘DP1、DP2、DP3的至少一部分由封装部MR所封装，本实施方式中，各芯片焊盘DP1、DP2、DP3的背面(下表面)之一部分从封装部MR的背面MRb露出。由此，能够使半导体芯片CPC、CPH、CPL在动作时产生的热主要从半导体芯片CPC、CPH、CPL的背面(下表面)通过芯片焊盘DP1、DP2、DP3散发到半导体器件SM1的外部。各芯片焊盘DP1、DP2、DP3的面积比其上搭载的各半导体芯片CPC、CPH、CPL的面积大，从而能够提高散热性。
芯片焊盘DP1、DP2、DP3、导线LD及导线布线LB由导电体构成，优选包含铜(Cu)或铜合金等金属材料。铜(Cu)或铜(Cu)合金具有易加工、导热性高及相对较廉价等优点，因此适合用作芯片焊盘DP1、DP2、DP3、导线LD及导线布线LB的主材料。而且，如果芯片焊盘DP1、DP2、DP3、导线LD及导线布线LB由相同的材料(相同的金属材料)形成，便能够使用相同的引线框来制造半导体器件SM1，从而使半导体器件SM1的制造变得容易。
而且，在芯片焊盘DP1、DP2、DP3、导线LD及导线布线LB的主表面(上表面)上，在半导体芯片CPC、CPH、CPL所接触的区域、引线WA所接触的区域、金属板MP1、MP2所接触的区域中，也可形成包含银(Ag)等的镀层(图中未示出)。由此，能够将半导体芯片CPC、CPH、CPL、金属板MP1、MP2及引线WA更可靠地连接到芯片焊盘DP1、DP2、DP3、导线LD及导线布线LB。
而且，芯片焊盘DP1、DP2、DP3、导线布线LB及导线LD的背面(下表面)侧之一部分的总厚度(与其他部分相比)相对较薄。因此，封装部MR的封装材料(封装树脂材料)将进入芯片焊盘DP1、DP2、DP3、导线布线LB及导线LD的背面侧的较薄的部分。由此，能够提高芯片焊盘DP1、DP2、DP3、导线布线LB及导线LD与封装部MR的密接性，并且芯片焊盘DP1、DP2、DP3、导线布线LB及导线LD难以从封装部MR脱落，因此能够减少或防止芯片焊盘DP1、DP2、DP3、导线布线LB及导线LD发生剥离或变形不良等。
而且，在封装部MR的背面MRb露出的芯片焊盘DP1、DP2、DP3、导线布线LB及导线LD的各下表面，也可形成焊锡镀层等的镀层(图中未示出)。由此，便于将半导体器件SM1安装(焊锡安装)到安装基板(对应于后述的布线基板21)等之上。
芯片焊盘(高侧用芯片搭载部)DP2形成为第一方向X的长度比第二方向Y的长度长的平面矩形形状。芯片焊盘DP2彼此交叉的两边(沿着封装部MR的外周的两边)，并沿着所述两边而一体地连接着上述多根导线LD中的多根导线LD1。即，芯片焊盘DP2与多根导线LD1一体地形成。所述多根导线LD1(有时也可为芯片焊盘DP2)成为上述端子TE1，半导体器件SM1的外部电源(输入用电源)的高电位侧的上述电位(电源电位)VIN被供应至导线LD1(端子TE1)。
在芯片焊盘DP2的主表面(上表面)上，以主表面(表面、上表面)朝上且背面(下表面)朝向芯片焊盘DP2的状态而搭载有上述功率晶体管用半导体芯片(半导体芯片)CPH。即，半导体芯片CPH经由导电性的粘合层(接合材料)SD1而搭载(面朝上接合)并接合(固定)在芯片焊盘DP2上。半导体芯片CPH的主表面与背面互为相反侧的面。
所述半导体芯片CPH形成为比半导体芯片CPC更细长的平面长方形形状，且以半导体芯片CPH的长边沿着芯片焊盘DP2的长度方向的方式而配置。在所述半导体芯片CPH的背面(整个背面)上形成有背面电极(电极)BE1，所述背面电极BE1经由导电性的粘合层SD1而接合并与芯片焊盘DP2电连接。所述半导体芯片CPH的背面电极BE1与形成于半导体芯片CPH内的上述高侧用功率MOSFETQH1的漏极电连接，并且也与上述感应MOSFETQS 1的漏极电连接。即，半导体芯片CPH的背面电极BE1兼用作上述高侧用功率MOSFETQH1的漏极电极与上述感应MOSFETQS1的漏极电极。粘合层SD1由导电性接合材料(粘合材料)构成，优选由焊锡构成，但也可使用银膏等膏型导电性粘合材料(所述膏型粘合材料呈已固化的状态)。
而且，在所述半导体芯片CPH的主表面(表面、上表面)上，配置有栅极用焊盘(以下简称为“焊盘”)PDHG和源极用焊盘(以下简称为“焊盘”)PDHS1、PDHS2、PDHS3、PDHS4。其中，栅极用焊盘PDHG与源极用焊盘PDHS2、PDHS3、PDHS4是引线WA连接用电极(焊盘电极、电极焊盘、焊盘)，源极用焊盘PDHS1是金属板MP1连接用电极(焊盘电极、电极焊盘、焊盘)。
半导体芯片CPH的栅极用焊盘PDHG与形成于半导体芯片CPH内的上述高侧用功率MOSFETQH1的栅极电极及上述感应MOSFETQS1的栅极电极电连接。即，半导体芯片CPH的栅极用焊盘PDHG兼用作上述高侧用功率MOSFETQH1的栅极用焊盘(焊盘)与上述感应MOSFETQS1的栅极用焊盘(焊盘)。所述栅极用焊盘PDHG配置于半导体芯片CPH的长度方向的一端侧(与半导体芯片CPC相向的一侧的端部)。即，栅极用焊盘PDHG在半导体芯片CPH的主表面上，沿着与半导体芯片CPC相向的一侧的边(更特定而言，是在所述边的中央附近)而配置。半导体芯片CPH以栅极用焊盘PDHG朝向半导体芯片CPC侧的状态而配置。栅极用焊盘PDHG通过引线WA(单根或多根)而与半导体芯片CPC的主表面的焊盘PDC1电连接。即，引线WA的一端与半导体芯片CPH的栅极用焊盘PDHG接合，而另一端与半导体芯片CPC的焊盘PDC1接合。引线WA例如由金(Au)等金属的细线形成。
半导体芯片CPH的源极用焊盘PDHS1、PDHS2、PDHS3与形成于半导体芯片CPH内的上述高侧用功率MOSFETQH1的源极电连接，另一方面，半导体芯片CPH的源极用焊盘PDHS4与形成于半导体芯片CPH内的上述感应MOSFETQS1的源极电连接。即，半导体芯片CPH的源极用焊盘PDHS1、PDHS2、PDHS3对应于上述高侧用功率MOSFETQH1的源极用焊盘(焊盘)，半导体芯片CPH的源极用焊盘PDHS4对应于上述感应MOSFETQS1的源极用焊盘(焊盘)。源极用焊盘PDHS1比上述栅极用焊盘PDHG或源极用焊盘PDHS2、PDHS3、PDHS4大。另一方面，源极用焊盘PDHS2、PDHS3、PDHS4配置在上述栅极用焊盘PDHG所配置的半导体芯片CPH的长度方向的一端侧(与半导体芯片CPH相向的一侧的端部)。即，源极用焊盘PDHS2、PDHS3、PDHS4在半导体芯片CPH的主表面上，沿着与半导体芯片CPC相向的一侧的边而配置。因而，栅极用焊盘PDHG及源极用焊盘PDHS2、PDHS3、PDHS4在半导体芯片CPH的主表面上，沿着与半导体芯片CPC相向的一侧的边而配置。源极用焊盘PDHS1、PDHS2、PDHS3彼此通过半导体芯片CPH的最上层的保护膜(绝缘膜，对应于后述的保护膜12)而分离，但如后所述，在所述保护膜(半导体芯片CPH的最上层的保护膜)的下层一体地形成并电连接。
半导体芯片CPH的源极用焊盘PDHS1(即上述高侧用功率MOSFETQH1的源极)通过金属板(高侧用金属板)MP1而与芯片焊盘DP3电连接。即，金属板MP1经由导电性的粘合层(接合材料)SD2与半导体芯片CPH的源极用焊盘PDHS1接合，而且，经由导电性的粘合层(接合材料)SD3与芯片焊盘DP3的上表面接合。粘合层SD2、SD3由导电性接合材料(粘合材料)构成，优选由焊锡构成，但也可使用银膏等膏型导电性粘合材料(所述膏型粘合材料呈已固化的状态)。通过使用金属板MP1，与通过引线将半导体芯片CPH的源极用焊盘PDHS1与芯片焊盘DP3进行连接的情况相比，可降低高侧用功率MOSFETQH1的导通电阻。因此，能够降低封装电阻，并减少导通损失。
金属板MP 1为包含导电体的导体板，优选由铜(Cu)、铜(Cu)合金、铝(Al)或铝(Al)合金类的导电性及导热性高的金属(金属材料)构成。从易加工、导热性高及相对较廉价等方面考虑，优选金属板MP1由铜(Cu)或铜(Cu)合金形成。如前所述，金属板MP 1中，通过使用比金廉价的金属材料来代替由金(Au)形成的引线，即可降低半导体器件SM1的成本。金属板MP 1的第一方向X及第二方向Y的尺寸(宽度)都比引线WA的直径大。
金属板MP1一体地具有如下所述的第一部分MP1a、第二部分MP1b及第三部分MP1c。
第一部分(芯片接触部、高侧芯片接触部)MP1a是经由导电性的粘合层SD2而与源极用焊盘PDHS 1接合并电连接的部分，例如呈矩形形状。第一部分MP1a如图5所示，从剖面观察时以沿着半导体芯片CPH主表面的方式平坦地形成。
第二部分(搭载部接触部、芯片搭载部接触部)MP1b是经由导电性的粘合层SD3而与芯片焊盘DP3(的主表面)接合并电连接的部分。第二部分MP1b如图5所示，从剖面观察时以沿着芯片焊盘DP3主表面的方式平坦地形成。
第三部分(中间部)MP 1c是连接(连结)第一部分MP1a与第二部分MP1b的部分。第三部分MP1c及第二部分MP1b以从第一部分MP1的长边侧沿着第二方向Y延伸的方式而设置，以连接第一部分MP1a与芯片焊盘DP3。而且，如图5所示，从剖面观察时，第三部分MP1c在半导体芯片CPH与芯片焊盘DP3之间，以远离半导体芯片CPH主表面的方式而高过第一部分MP1a及第二部分MP1b的高度。另外，此处所说的高度是指，以芯片焊盘DP1、DP2、DP3的背面为基准，从此处到朝向封装部MR的厚度方向(相对于半导体芯片CPH的主表面而垂直地交叉的方向)离开的位置为止的距离。
半导体芯片CPH及半导体芯片CPL呈平面矩形形状，分别具有一组长边和与其交叉的一组短边，但半导体芯片CPH与半导体芯片CPL相互的长边彼此相向，金属板MP1以与相向于半导体芯片CPL的半导体芯片CPH的长边交叉的方式而配置。
金属板MP1以覆盖成为发热源的半导体芯片CPH的主表面之一部分的方式而配置，半导体芯片CPH由金属板MP1及芯片焊盘DP2所包夹。因此，半导体芯片CPH所产生的热从半导体芯片CPH的背面通过芯片焊盘DP2散热，此外，还从半导体芯片CPH的主表面通过金属板MP1散热，结果，可提高半导体芯片CPH所产生的热的散热性。
而且，半导体芯片CPH的源极用焊盘PDHS2通过引线WA(单根或多根)而与多根导线LD中的未连接于芯片焊盘DP1、DP2、DP3的导线LD5电连接。即，引线WA的一端与半导体芯片CPH的源极用焊盘PDHS2接合，而另一端与导线LD5接合。
另外，半导体芯片CPH的源极用焊盘PDHS3通过引线WA(单根或多根)而与半导体芯片CPC的主表面的焊盘PDC2电连接。即，引线WA的一端与半导体芯片CPH的源极用焊盘PDHS3接合，而另一端与半导体芯片CPC的焊盘PDC2接合。
而且，半导体芯片CPH的源极用焊盘PDHS4通过引线WA(单根或多根)而与半导体芯片CPC的主表面的焊盘PDC3电连接。即，引线WA的一端与半导体芯片CPH的源极用焊盘PDHS4接合，而另一端与半导体芯片CPC的焊盘PDC3接合。
芯片焊盘(低侧用芯片搭载部)DP3形成为第一方向X的长度比第二方向Y的长度长的平面矩形形状。上述多根导线LD中的多根导线LD2一体地连接到芯片焊盘DP3上。即，芯片焊盘DP3与多根导线LD2一体地形成。所述多根导线LD2(视情况也有芯片焊盘DP3)成为上述输出节点N1。
在所述芯片焊盘DP3的主表面(上表面)上，以使主表面(表面、上表面)朝上且背面(下表面)朝向芯片焊盘DP3的状态而搭载有上述功率晶体管用半导体芯片CPL。即，半导体芯片CPL经由导电性的粘合层SD 1而搭载(面朝上接合)并接合(固定)于芯片焊盘DP3上。半导体芯片CPL的主表面与背面互为相反侧的面。
半导体芯片CPL形成为平面长方形形状，且以半导体芯片CPL的长边沿着芯片焊盘DP3的长度方向的方式而配置。半导体芯片CPL的平面面积比上述半导体芯片CPH及半导体芯片CPC各自的平面面积大。低侧用功率MOSFETQL1的导通时间比高侧用功率MOSFETQH1长，因此功率MOSFETQL1的导通电阻必须比功率MOSFETQH1的导通电阻更低，因此，半导体芯片CPL的外形尺寸(面积)比半导体芯片CPH的外形尺寸(面积)大。在所述半导体芯片CPL的背面(整个背面)上形成有背面电极(电极)BE2，所述背面电极BE2经由导电性的粘合层SD1而接合并与芯片焊盘DP3电连接。所述半导体芯片CPL的背面电极BE2与形成于半导体芯片CPL内的上述低侧用功率MOSFETQL1的漏极电连接。即，半导体芯片CPL的背面电极BE2对应于上述低侧用功率MOSFETQL1的漏极电极。
而且，在所述半导体芯片CPL的主表面(表面、上表面)上，配置有栅极用焊盘(以下简称为“焊盘”)PDLG以及源极用焊盘(以下简称为“焊盘”)焊盘PDLS1、PDLS2、PDLS3、PDLS4。其中，栅极用焊盘PDLG与源极用焊盘PDLS4是引线WA连接用电极(焊盘电极、电极焊盘)，源极用焊盘PDLS1、PDLS2、PDLS3是金属板MP2连接用电极(焊盘电极、电极焊盘)。
半导体芯片CPL的栅极用焊盘PDLG与形成于半导体芯片CPL内的上述低侧用功率MOSFETQL1的栅极电极电连接。即，半导体芯片CPL的栅极用焊盘PDLG对应于上述低侧用功率MOSFETQL1的栅极用焊盘(焊盘)。所述栅极用焊盘PDLG配置于半导体芯片CPL的长度方向的一端侧的角部附近。半导体芯片CPL以上述栅极用焊盘PDLG朝向上述半导体芯片CPC侧的状态而配置。栅极用焊盘PDLG通过引线WA(单根或多根)而与上述半导体芯片CPC的主表面的焊盘PDC4电连接。即，引线WA的一端与半导体芯片CPL的栅极用焊盘PDLG接合，而另一端与半导体芯片CPC的焊盘PDC4接合。
半导体芯片CPL的源极用焊盘PDLS1、PDLS2、PDLS3、PDLS4与形成于半导体芯片CPL内的上述低侧用功率MOSFETQL1的源极电连接。即，半导体芯片CPL的源极用焊盘PDLS1、PDLS2、PDLS3、PDLS4对应于上述低侧用功率MOSFETQL1的源极用焊盘(焊盘)。源极用焊盘PDLS1、PDLS2、PDLS3比上述栅极用焊盘PDLG或源极用焊盘PDLS4大，例如形成为沿着半导体芯片CPL的长度方向(第一方向X)而延伸的长方形形状。另一方面，源极用焊盘PDLS4配置于上述栅极用焊盘PDLG所配置的半导体芯片CPL的长度方向的一端侧的角部附近。源极用焊盘PDLS1、PDLS2、PDLS3、PDLS4彼此通过半导体芯片CPL的最上层的保护膜(绝缘膜，对应于后述的保护膜12)而分离，但在所述保护膜(半导体芯片CPL的最上层的保护膜)的下层一体地形成并电连接。
源极用焊盘PDLS1、PDLS2、PDLS3(即上述低侧用功率MOSFETQL1的源极)通过金属板(低侧用金属板)MP2而与导线布线LB电连接。由此，与通过引线将源极用焊盘PDLS1、PDLS2、PDLS3与导线布线LB进行连接的情况相比，能够降低低侧用功率MOSFETQL1的导通电阻。因此，能够降低封装电阻，减少导通损失。
所述金属板MP2为包含导电体的导体板，优选由与上述金属板MP1相同的材料(金属材料)构成，优选由铜(Cu)、铜(Cu)合金、铝(Al)或铝(Al)合金之类的导电性及导热性高的金属构成。在易加工、导热性高及相对较廉价等方面，金属板MP2与上述金属板MP1一样，优选由铜(Cu)或铜(Cu)合金形成。如上所述，通过使用由比金廉价的金属材料形成的金属板MP2来代替由金(Au)形成的引线，便可降低半导体器件SM1的成本。金属板MP2的第一方向X及第二方向Y的尺寸(宽度)分别大于引线WA的直径。而且，金属板MP2的平面面积大于金属板MP 1的平面面积。金属板MP2具有下述的一体形成的第一部分MP2a、第二部分MP2b及第三部分MP2c。
第一部分(芯片接触部、低侧芯片接触部)MP2a是经由导电性的粘合层SD2而与源极用焊盘PDLS1、PDLS2、PDLS3接合并电连接的部分，例如呈矩形形状。第一部分MP2a如图5及图6所示，从剖面观察时以沿着半导体芯片CPL主表面的方式平坦地形成。
第二部分(导线接触部)MP2b是经由导电性的粘合层SD3而与导线布线LB接合并电连接的部分。第二部分MP2b在平面上与导线布线LB的一部分重合。第二部分MP2b如图5及图6所示，从剖面观察时以沿着导线布线LB主表面的方式平坦地形成。
第三部分(中间部)MP2c是连接(连结)第一部分MP2a与第二部分MP2b的部分。
第三部分MP2c及第二部分MP2b的组可设有单个或多个，在图2的情况下，以从第一部分MP2a的短边侧沿第一方向X延伸的方式设有1组，以连接第一部分MP2a和导线布线LB，以从第一部分MP2a的长边侧沿第二方向Y延伸的方式设有3组，以连接第一部分MP2a和导线布线LB。而且，第三部分MP2c如图5及图6所示，从剖面观察时，在半导体芯片CPL与导线布线LB之间，以远离半导体芯片CPL主表面的方式使第三部分MP2c比第一部分MP2a及第二部分MP2b高。
金属板MP2以覆盖成为发热源的半导体芯片CPL的主表面之一部分的方式而配置，半导体芯片CPL由金属板MP2及芯片焊盘DP3所包夹。因此，半导体芯片CPL所产生的热从半导体芯片CPL的背面通过芯片焊盘DP3散热，除此以外，还从半导体芯片CPL的主表面通过金属板MP2散热，结果，可提高半导体芯片CPL所产生的热的散热性。
而且，半导体芯片CPL的源极用焊盘PDLS4通过引线WA(单根或多根)而与半导体芯片CPC的主表面的焊盘PDC5电连接。即，引线WA的一端与半导体芯片CPL的源极用焊盘PDLS4接合，而另一端与半导体芯片CPC的焊盘PDC5接合。
导线布线LB在芯片焊盘DP3的一个角部的附近，以远离芯片焊盘DP3的状态而相邻地配置。导线布线LB的平面形状成为沿着夹着芯片焊盘DP3的一个角部而交叉的短边与长边而延伸的平面L字形的图形。由此可缩短主电路的电流路径，因此能够降低电感。
而且，上述多根导线LD中的多根导线LD3一体地连接到导线布线LB上。即，导线布线LB与多根导线LD3一体地形成。所述多根导线LD3成为上述端子TE2，将上述基准电位GND供应至导线LD3(端子TE2)。因而，导线布线LB及与其一体地连接的多根导线LD3可视为接地电位供应用接地端子部。
如上所述，通过将多根导线LD3统一连接到导线布线LB上，与将多根导线LD3分割开来的情况相比可增加体积，因此能够降低布线电阻，从而能够强化基准电位GND。此种结构是考虑到了低侧用功率MOSFETQL1的源极侧的导通电阻的增大会对开关损失的增大造成较大影响的结构。即，通过采用如上所述的结构，能够降低功率MOSFETQL1的源极侧的导通电阻，因此能够降低功率MOSFETQL1的导通损失。而且，能够强化基准电位GND，因此能够提高动作稳定性。
上述芯片焊盘(控制用芯片搭载部)DP1的平面大致呈矩形形状。上述多根导线LD中的多根导线LD4一体地连接到所述芯片焊盘DP 1上。即，芯片焊盘DP 1与多根导线LD4一体地形成。在所述芯片焊盘DP 1的主表面(上表面)上，以主表面(表面、上表面)朝上且背面(下表面)朝向芯片焊盘DP 1的状态而搭载有形成有上述控制电路CLC的半导体芯片CPC。半导体芯片CPC经由粘合层SD4而搭载(面朝上接合)并接合(固定)在芯片焊盘DP1上，所述粘合层SD4既可为导电性粘合层，也可为绝缘性粘合层。所述半导体芯片CPC也形成为平面矩形形状。半导体芯片CPC的主表面上形成的焊盘中通过引线WA与半导体芯片CPH(功率MOSFETQH1及感应MOSFETQS1)连接的焊盘PDC1、PDC2、PDC3在半导体芯片CPC的主表面上，以靠近与半导体芯片CPH相邻的一侧的边的方式而配置。而且，通过引线WA与半导体芯片CPL(功率MOSFETQL1)连接的焊盘PDC4、PDC5在半导体芯片CPC的主表面上，以靠近与半导体芯片CPL相邻的一侧的边的方式而配置。由此，能够进一步缩短引线WA的长度，因此能够进一步降低布线路径上产生的寄生电感。
而且，在半导体芯片CPC的主表面上配置的多个焊盘PD中，除了上述焊盘PDC1～PDC5以外，还包括驱动器电路DR1、DR2各自的信号输入或信号输出用焊盘及基准电位GND供应用焊盘等。这些焊盘(PD)通过多根引线WA而与多根导线LD中的未与芯片焊盘DP1、DP2、DP3连接的导线LD5电连接。而且，半导体芯片CPC的主表面上配置的多个焊盘PD也可包括通过引线WA与上述导线LD4的焊盘电连接。
<关于半导体器件SM1的安装例>
图8所示的是半导体器件SM1的安装例的主要部分俯视图，图9所示的是从箭头20所示的方向观察图8的侧视图。
布线基板(安装基板)21例如包含印刷布线基板，在其主表面上搭载有半导体器件SM1、封装PF、PG及芯片部件CA、CB、CC。另外，图8是透过半导体器件SM1而示出的图，以使布线基板21的布线22a～22e的情况清楚易懂。而且，图8虽为俯视图，但为了使图面简单易懂，对布线基板21的布线22a、22b、22c、22d、22e标注了剖面线。
在封装PF中，形成有控制半导体器件SM1的半导体芯片CPC(控制电路CLC)的控制电路等，在封装PG中，形成有上述负载LOD，在芯片部件CA中，形成有上述线圈L1，在芯片部件CB中，形成有输入电容器，在芯片部件CC中，形成有上述输出电容器Cout。
输入电源的电位(电源电位)VIN通过布线基板21的布线22a被供应至半导体器件SM1的导线LD1及芯片焊盘DP2，接地电位GND通过布线基板21的布线22b被供应至半导体器件SM1的导线LD3。
封装PF的导线(端子)23通过布线基板21的布线22c与半导体器件SM1的导线LD5电连接。半导体器件SM1的输出用端子(对应于上述输出节点N1)即导线LD2及芯片焊盘DP3通过布线基板21的布线22d与芯片部件CA(线圈L1)的一端电连接。芯片部件CA(线圈L1)的另一端与布线基板21的布线22e电连接。
封装PG(负载LOD)的输入用导线(端子)与所述布线22e电连接。封装PG(负载LOD)的基准电位用导线(端子)与上述布线22b电连接。而且，上述芯片部件CC(输出电容器Cout)电连接于布线22b、22e之间。
而且，将半导体器件SM1经由焊锡安装于布线基板21。即，在半导体器件SM1的背面(下表面)露出的导线LD及芯片焊盘DP2，DP3经由焊锡而与布线基板21的布线22a～22d接合并电连接。
<关于半导体芯片CPH的结构>
接下来，对形成有上述功率MOSFETQH1及感应MOSFETQS1的半导体芯片CPH的结构进行说明。
图10～图12所示的是半导体芯片CPH的芯片布局的俯视图，图13～图16所示的是半导体芯片CPH的主要部分剖面图。其中，图10对应于半导体芯片CPH的俯视图，图10虽为俯视图，但为了便于理解，对焊盘(焊盘PDHG、PDHS1、PDHS2、PDHS3、PDHS4)标注了剖面线，而且，以虚线示出感应MOSFET区域RG2的位置。图11对半导体芯片CPH中的主MOSFET区域RG1及感应MOSFET区域RG2标注了剖面线，而且，以虚线示出焊盘(焊盘PDHG、PDHS1、PDHS2、PDHS3、PDHS4)的位置。图12以粗线示出半导体芯片CPH中的对金属布线(栅极布线10G及源极布线10S1、10S2)的布局加了剖面线的区域，而且，以虚线示出焊盘(焊盘PDHG、PDHS1、PDHS2、PDHS3、PDHS4)的位置。另外，在图10及图11中以虚线示出的焊盘(焊盘PDHG、PDHS1、PDHS2、PDHS3、PDHS4)的位置对应于图10中标注了剖面线的区域。在图13中，符号RG1所示的部分(范围)对应于主MOSFET区域RG1的主要部分剖面图，在图14中，符号RG2所示的部分(范围)对应于感应MOSFET区域RG2的主要部分剖面图。而且，图15大致对应于图10的D-D线的剖面图，图16大致对应于图10的E-E线的剖面图。另外，以下参照图10～图16来说明半导体芯片CPH的结构，但对于半导体芯片CPL的结构，除了无感应MOSFET区域RG2及源极布线10S2以外，基本上也能适用此说明。
上述功率MOSFETQH1形成于构成半导体芯片CPH的半导体基板(以下简称为“基板”)1的主表面。如图13～图16所示，基板1具有：由导入了砷(As)的n+型单晶硅等构成的基板本体(半导体基板、半导体晶片)1a、以及形成于基板本体1a的主表面上，且由如n-型单晶硅构成的外延层(半导体层)1b。因此，基板1即是所谓的外延晶片。在所述外延层1b的主表面上，形成有如由氧化硅等构成的场绝缘膜(元件分离区域)2。所述场绝缘膜2由氧化硅等绝缘体构成，具有用于规定(划分)活性区域的元件分离区域的作用。
在主MOSFET区域RG1中，在由场绝缘膜2和其下层的p型阱PWL围成的活性区域中，形成有构成功率MOSFETQH1的多个单位晶体管单元，功率MOSFETQH1是通过使主MOSFET区域RG1中所设的所述多个单位晶体管单元并联而形成。而且，在感应MOSFET区域RG2中，在由场绝缘膜2和其下层的p型阱PWL围成的活性区域中，形成有构成感应MOSFETQS1的多个单位晶体管单元，感应MOSFETQS1是通过使感应MOSFET区域RG2中所设的所述多个单位晶体管单元并联而形成。主MOSFET区域RG1中形成的各单位晶体管单元与感应MOSFET区域RG2中形成的各单位晶体管单元具有基本相同的结构(构造)，主MOSFET区域RG1与感应MOSFET区域RG2的面积不同，主MOSFET区域RG1的面积比感应MOSFET区域RG2大。换言之，感应MOSFET区域RG2的面积比主MOSFET区域RG1小。因此，功率MOSFETQH1与感应MOSFETQS1中的单位晶体管单元的连接数不同，构成感应MOSFETQS1的并联的单位晶体管单元的数量比构成功率MOSFETQH1的并联的单位晶体管单元的数量少。因此，如果在感应MOSFETQS1与功率MOSFETQH1中源极电位相同，则流经感应MOSFETQS1的电流将比流经功率MOSFETQH1的电流小。主MOSFET区域RG1及感应MOSFET区域RG2的各单位晶体管单元例如由沟槽栅极结构的n沟道型的MOSFET形成。
上述基板本体1a及外延层1b具有作为上述单位晶体管单元的漏极区域的功能。在基板1(半导体芯片CPH)的背面(整个背面)上，形成有漏极用背面电极(背面漏极电极、漏极电极)BE1。所述背面电极BE1例如从基板1的背面开始依次重叠形成有钛(Ti)层、镍(Ni)层及金(Au)层。在上述半导体器件SM1中，半导体芯片CPH的所述背面电极BE1经由上述粘合层SD1而接合并与上述芯片焊盘DP2电连接。
另外，在主MOSFET区域RG1及感应MOSFET区域RG2中，外延层1b中形成的p型半导体区域3具有作为上述单位晶体管单元的沟道形成区域的功能。此外，形成在所述p型半导体区域3上部的n+型半导体区域4具有作为上述单位晶体管单元的源极区域的功能。因而，半导体区域4为源极用半导体区域。
在主MOSFET区域RG1及感应MOSFET区域RG2中，在基板1上形成有从主表面沿基板1的厚度方向延伸的槽5。槽5以从n+型半导体区域4的上表面贯穿n+型半导体区域4及p型半导体区域3，并在下层的外延层1b中终止的方式而形成。在所述槽5的底面及侧面上形成有由氧化硅等构成的栅极绝缘膜6。而且，在槽5内，经由上述栅极绝缘膜6而埋入有栅极电极7。栅极电极7包含例如导入有n型杂质(例如磷)的多晶硅膜。栅极电极7具有作为上述单位晶体管单元的栅极电极的功能。
在场绝缘膜2上之一部分上，还形成有由与栅极电极7为同一层的导电性膜构成的栅极引出用布线部7a，栅极电极7与栅极引出用布线部7a是一体地形成且彼此电连接。栅极引出用布线部7a通过覆盖其上的绝缘膜8中形成的接触孔(开口部、贯穿孔)9a而与栅极布线10G电连接。
栅极布线10G通过栅极引出用布线部7a与主MOSFET区域RG1上形成的多个栅极电极7电连接，并且通过栅极引出用布线部7a与感应MOSFET区域RG2上形成的多个栅极电极7电连接。因此，栅极布线10G与主MOSFET区域RG1的栅极电极7(即上述功率MOSFETQH1用栅极电极7)和感应MOSFET区域RG2的栅极电极7(即上述感应MOSFETQS 1用栅极电极7)电连接。
另一方面，源极布线10S1通过主MOSFET区域RG1的绝缘膜8上形成的接触孔(开口部、贯穿孔)9b而与主MOSFET区域RG1上形成的源极用n+型半导体区域4电连接。而且，所述源极布线10S 1在主MOSFET区域RG1中，与形成于p型半导体区域3的上部且在相邻的n+型半导体区域4之间的p+型半导体区域11电连接，并通过所述p+型半导体区域11而与主MOSFET区域RG1中的沟道形成用p型半导体区域3电连接。
而且，源极布线10S2通过感应MOSFET区域RG2的绝缘膜8上形成的接触孔(开口部、贯穿孔)9b而与感应MOSFET区域RG2中形成的源极用n+型半导体区域4电连接。而且，所述源极布线10S2在感应MOSFET区域RG2中，与形成于p型半导体区域3的上部且在相邻的n+型半导体区域4之间的p+型半导体区域11电连接，并通过所述p+型半导体区域11而与感应MOSFET区域RG2中的沟道形成用p型半导体区域3电连接。
栅极布线10G及源极布线10S 1、10S2是通过在形成有接触孔9a、9b的绝缘膜8上以填埋接触孔9a、9b的方式形成导电体膜10，并对所述导电体膜10进行图形化而形成。即，栅极布线10G及源极布线10S1、10S2由图形化的导电体膜10形成。而且，也可将图形化后的导电体膜10视为布线。导电体膜10可由金属膜构成，优选由铝膜或铝合金膜构成。因此，栅极布线10G、源极布线10S1及源极布线10S2虽由同层的导电体膜10构成但彼此分离。
导电体膜10(包括栅极布线10G及源极布线10S1、10S2)被由聚酰亚胺树脂等构成的绝缘性的保护膜(绝缘膜)12所覆盖。即，在绝缘膜8上，以覆盖导电体膜10(包括栅极布线10G及源极布线10S1、10S2)的方式形成有保护膜12。所述保护膜12为半导体芯片CPH最上层的膜(绝缘膜)。在保护膜12上形成有多个开口部13，导电体膜10的一部分从各开口部13露出。从开口部13露出的导电体膜10成为焊盘电极(焊盘)，所述焊盘PDHG、PDHS1、PDHS2、PDHS3、PDHS4分别由从开口部13露出的导电体膜10所形成。
即，由从开口部13露出的栅极布线10G形成上述功率MOSFETQH1及感应MOSFETQS1的栅极用焊盘(焊盘电极)PDHG。而且，由从开口部13露出的源极布线10S1形成上述功率MOSFETQH1的源极用焊盘(焊盘电极)PDHS1、PDHS2、PDHS3。由从开口部13露出的源极布线10S2形成上述感应MOSFETQS1的源极用焊盘(焊盘电极)PDHS4。如上所述，上述功率MOSFETQH1的源极用焊盘PDHS1、PDHS2、PDHS3通过最上层的保护膜12而彼此分离，但通过源极布线10S1彼此电连接。另一方面，由于源极布线10S2与源极布线10S1彼此分离，因此感应MOSFETQS1的源极用焊盘PDHS4与功率MOSFETQH1的源极用焊盘PDHS1、PDHS2、PDHS3被电分离而不会发生短路。
在焊盘PDHS1、PDHS2、PDHS3、PDHS4、PDHG的表面(即在开口部13的底部露出的部分的导电体膜10上)，有时可利用镀敷法等形成金属层14。所述金属层14例如包含从下到上依次形成有铜(Cu)膜、镍(Ni)膜和金(Au)膜的层叠膜，或者从下到上依次形成有钛(Ti)膜、镍(Ni)膜和金(Au)膜的层叠膜等。通过形成金属层14，便可抑制或防止导电体膜10的铝的表面发生氧化。
在半导体器件SM1中，由图2～图7可知，在半导体芯片CPH的多个焊盘电极中的焊盘PDHS 1上接合有金属板MP1，在除此以外的焊盘电极(本实施方式中为焊盘PDHS2、PDHS3、PDHS4、PDHG)上连接有引线WA。
在上述结构的半导体芯片CPH中，上述功率MOSFETQH1及感应MOSFETQS 1的单位晶体管的动作电流在漏极用外延层1b与源极用n+型半导体区域4之间沿着栅极电极7的侧面(即槽5的侧面)而在基板1的厚度方向上流动。即，沟道是沿半导体芯片CPH的厚度方向形成。
如上所述，半导体芯片CPH是形成有具有沟槽型栅极结构的纵型MOSFET的半导体芯片，上述功率MOSFETQH1及感应MOSFETQS1分别由沟槽栅极型MISFET形成。本实施方式中，纵型MOSFET对应于源极/漏极间的电流沿半导体基板(基板1)的厚度方向(与半导体基板的主表面大致垂直的方向)流动的MOSFET。
而且，本实施方式中对形成n沟道型的沟槽栅极型MISFET作为上述功率MOSFETQH1及感应MOSFETQS 1的情况进行了说明。其他情况下，也可使n型与p型的导电型相反，形成p沟道型的沟槽栅极型MISFET作为功率MOSFETQH1及感应MOSFETQS1。但是，当形成p沟道型的沟槽栅极型MISFET作为功率MOSFETQH1及感应MOSFETQS1时，优选应用后述的图60的电路图而非利用图1的电路，即，将功率MOSFETQH1的漏极侧及感应MOSFETQS1的漏极侧连接于输出节点N1的电路结构(即在图60的电路图中将功率MOSFETQH1及感应MOSFETQS1的源极侧与漏极侧颠倒的电路结构)。
而且，半导体芯片CPL的结构(剖面结构)与半导体芯片CPH的结构(剖面结构)基本上相同，半导体芯片CPL是在与上述基板1同样的基板上形成有具有沟槽型栅极结构的纵型MOSFET的半导体芯片，形成在半导体芯片CPL上的各单位晶体管单元的结构与半导体芯片CPH中的各单位晶体管单元基本上相同。但是，在半导体芯片CPL中，未形成感应MOSFETQS1，而是在上述主MOSFET区域RG1和感应MOSFET区域RG2合起来的整个区域内形成有构成功率MOSFETQL1的多个单位晶体管单元，通过使所述多个单位晶体管单元并联而形成功率MOSFETQL1。由于在半导体芯片CPL中未形成感应MOSFETQS1，因此也未形成上述源极布线10S2。并且，在半导体芯片CPL的情况下，由从半导体芯片CPL的最上层的上述保护膜12的开口部13露出的栅极布线10G形成上述功率MOSFETQL1的栅极用焊盘(焊盘电极)PDLG，由从开口部13露出的源极布线10S1形成上述焊盘PDLS1、PDLS2、PDL3、PDL4。
<关于课题>
在半导体芯片CPH中，不仅形成有功率MOSFETQH1，还形成有用于侦测流经功率MOSFETQH1的电流的感应MOSFETQS1，将所述半导体芯片CPH经由导电性接合材料(粘合层SD1)而接合到芯片搭载部即导电性的芯片焊盘DP2上，并对其进行树脂封装，从而形成半导体器件SM1。在半导体芯片CPH的整个背面形成有背面电极BE1，成为电流经由导电性接合材料而在所述半导体芯片CPH的背面电极BE1与芯片焊盘DP2之间流动的结构。
但是，本案发明人经研究发现：当对上述半导体器件施加热应力(例如使用中的热负载或温度循环测试等)时，将半导体芯片CPH和芯片焊盘DP2进行接合的接合材料会产生裂痕或剥离，在通过感应MOSFETQS1来侦测流经功率MOSFETQH1的电流时将可能因所述裂痕或剥离将而导致侦测精度下降。下面，参照图17～图20进行详细说明。
图17及图18是课题的说明图，所示的是除了相当于半导体芯片CPH的半导体芯片CPH101经由焊锡111而搭载并与芯片焊盘DP2接合的状态。实际上，将上述金属板MP 1或引线WA连接于半导体芯片CPH101，并进行树脂封装从而形成上述半导体器件SM1之类的半导体器件(半导体封装)，成为芯片焊盘DP2的下表面在封装树脂的下表面露出的状态，但图17及图18中，省略了上述封装部MR、金属板MP1及引线WA的图示。另外，图17及图18虽为剖面图，但为了使图面简单易懂，省略了感应MOSFET区域RG2以外部分的剖面线。
在图17的半导体芯片CPH101与上述半导体芯片CPH中，感应MOSFET区域RG2的位置不同，在图17的半导体芯片CPH101中，感应MOSFET区域RG2位于半导体芯片CPH101的周边部，另一方面，在上述半导体芯片CPH中，与图17的半导体芯片CPH101相比，感应MOSFET区域RG2的位置更靠内侧(远离周边部的一侧)。
在图17中，在半导体芯片CPH101的整个背面形成有上述背面电极BE1，成为电流经由焊锡111而在半导体芯片CPH101的背面电极BE1与芯片焊盘DP2之间流动的结构。所述焊锡111相当于上述粘合层SD1。在图17中，以箭头示出了在半导体芯片CPH101的背面电极BE1与芯片焊盘DP2之间流动的电流112。对所述电流112中的流经上述主MOSFET区域RG1(中形成的多个单位晶体管单元)的电流加注符号112a并称作电流112a，对流经感应MOSFET区域RG2(中形成的多个单位晶体管单元)的电流加注符号112b并称作电流112b。电流112a与电流112b的合计电流对应于电流112，流经功率MOSFETQH1的电流(即上述电流Idh)对应于电流112a，流经感应MOSFETQS1的电流(即上述电流Ise)对应于电流112b。
但是，当施加热应力(例如使用中的热负载或温度循环测试等)时，焊锡111有可能产生裂痕(下面对所述裂痕加注符号113并称作裂痕113)。另外，尽管也有可能产生剥离，但本实施方式中将剥离作为裂痕之一种进行说明。
图18所示的是在图17中因热应力导致焊锡111产生了裂痕113的状态。焊锡111介隔在半导体芯片CPH101的整个背面与芯片焊盘DP2的上表面之间，裂痕113从焊锡111的周边部(外周部)开始产生，并朝向内侧方向(内部方向)行进。产生了裂痕113的区域会导致电流112难以通过，从而无法发挥作为电流112的路径的作用。因此，在半导体芯片CPH101的背面电极BE1与芯片焊盘DP2之间流动的电流112如图18所示，避开裂痕113而流经焊锡111中未产生裂痕113的区域。
但是，当焊锡111产生裂痕113而电流112避开所述裂痕113流动时，在通过感应MOSFETQS1来侦测流经功率MOSFETQH1的电流时可能导致侦测精度下降。以下进行详细说明。
在上述半导体芯片CPH和图17及图18所示的半导体芯片CPH101中，存在形成有构成功率MOSFETQH1的MOSFET的区域即主MOSFET区域RG1、以及形成有构成感应MOSFETQS1的MOSFET的区域即感应MOSFET区域RG2。并且，假定主MOSFET区域RG1与感应MOSFET区域RG2的面积不同(主MOSFET区域RG1的面积比感应MOSFET区域RG2对面积大)，半导体芯片CPH、CPH101中的主MOSFET区域RG1与感应MOSFET区域RG2的面积比假设为：流经功率MOSFETQH1的电流与流经感应MOSFETQS 1的电流成为规定的比率，如为20000∶1。
当焊锡111产生裂痕113而电流112避开所述裂痕113流动时，主MOSFET区域RG1的面积比感应MOSFET区域RG2大，占据了半导体芯片CPH101中的相当大的面积，因此电流112a经由焊锡111从芯片焊盘DP2流向主MOSFET区域RG1(的晶体管)的路径的电阻不会因裂痕113的有无而受到太大影响。但是，当感应MOSFET区域RG2的面积远小于主MOSFET区域RG1的面积，且如图18所示，裂痕113延伸到感应MOSFET区域RG2的下方时，对于电流112b经由焊锡111从芯片焊盘DP2流向感应MOSFET区域RG2(的晶体管)的路径的电阻而言，由于电流112b绕过裂痕113流动而造成路径绕远，因此电阻值变得相当大。
图19所示的是图17的状态的等效电路图，图20所示的是图18的状态的等效电路图。图19中，电流112a(对应于上述电流Idh)经由电阻R101流向功率MOSFETQH1，电流112b(对应于上述电流Ise)经由电阻R102流向感应MOSFETQS1，所述电阻R101、R102由焊锡111的电阻和构成半导体芯片CPH101的基板1的电阻(基板电阻)形成。如图17所示在未产生裂痕113的状态下，电阻R101与电阻R102大致相同。另一方面，在产生了图18所示的裂痕113的状态下，电流112a经由电阻R103流向功率MOSFETQH1，电流112b经由电阻R103、R104流向感应MOSFETQS1，所述电阻R103、R104由焊锡111的电阻和构成半导体芯片CPH101的基板1的电阻(基板电阻)形成。如果在感应MOSFET区域RG2的下方产生了图18所示的裂痕113的状态下，电阻R104将远大于电阻R103。
因此，当未产生裂痕113时，电流112b为电流112a的1/20000，但是，如果图18所示的裂痕113延伸到感应MOSFET区域RG2的下方时，所述电流比(电流112a∶电流112b＝20000∶1)将遭到破坏，电流112b将小于电流112a的1/20000。
因此，即使原本将半导体芯片CPH101设计成流经感应MOSFETQS1的电流112b为流经功率MOSFETQH1的电流112a的1/20000，一旦焊锡111中产生的裂痕113如图18所示延伸到感应MOSFET区域RG2的下方时，则流经感应MOSFETQS1的电流112b会变得比流经功率MOSFETQH1的电流112a的1/20000还小。例如，在半导体芯片CPH101中，流经感应MOSFETQS1的电流112b在无裂痕113时为流经功率MOSFETQH1的电流112a的1/20000，但当存在图18所示的裂痕113时，则变为流经功率MOSFETQH1的电流112a的1/24000。因此，即使想要通过感应MOSFETQS1来侦测流经功率MOSFETQH1的电流，其精度也会下降，而侦测到比实际流动的电流还低的电流。
因此，当要通过感应MOSFETQS 1来侦测流经功率MOSFETQH1的电流112a是否超过某限制值时，如果未产生裂痕113，则能够通过感应MOSFETQS1来进行精度良好地侦测，但如果产生了延伸到感应MOSFET区域RG2下方的裂痕113，则感应MOSFETQS1将无法很好地进行侦测，对于流经功率MOSFETQH1的电流112a超过某限制值的瞬间有可能漏过检测。例如，流经感应MOSFETQS1的电流112b在无裂痕113时为流经功率MOSFETQH1的电流112a的1/20000，但因产生裂痕113而导致其变成流经功率MOSFETQH1的电流112a的1/24000时，只有当电流112a已超过限制值的1.2倍而非限制值时，感应MOSFETQS1才能侦测到超过限制值。
如上所述，因裂痕113的产生而导致感应MOSFETQS1对流经功率MOSFETQH1的电流的侦测精度下降的现象将因在感应MOSFET区域RG2的下方产生裂痕113而进一步加剧。为防止出现这种现象，本实施方式中，对半导体芯片CPH中的感应MOSFET区域RG2等的布局进行了精心设计，如将感应MOSFET区域RG2配置在即使产生了裂痕113也难以受到影响的位置上。图21及图22是本实施方式的半导体器件SM1的说明图，分别对应于图18及图19。
在图21中，焊锡111介隔在半导体芯片CPH的整个背面与芯片焊盘DP2的上表面之间，裂痕113从焊锡111的周边部(外周部)开始产生，并朝向内侧方向(内部方向)行进。因此，如果如图17及图18所示，在半导体芯片CPH101的周边部(外周部)附近配置了感应MOSFET区域RG2时，则容易在感应MOSFET区域RG2的下方产生裂痕113。由此，在本实施方式中，不是将感应MOSFET区域RG2配置在下方容易产生裂痕113的半导体芯片CPH1的周边部(外周部)附近，而是如图21及图22所示，配置在半导体芯片CPH的周边部(外周部)附近。图20及图21的例子中，将感应MOSFET区域RG2配置在半导体芯片CPH的主表面的中央附近。由此，由于在感应MOSFET区域RG2的下方难于产生裂痕113(裂痕113难以到达感应MOSFET区域RG2的下方)，因此即使产生了裂痕113时，也容易维持电流112a∶电流112b＝20000∶1的关系。因此，能够抑制或防止因裂痕113的产生而导致的感应MOSFETQS1对流经功率MOSFETQH1的电流的侦测精度下降的现象。由此，能够提高半导体器件的可靠性。
另外，参照图17～图20所说明的起因于裂痕113的问题，此问题在用于将半导体芯片CPH101芯焊于芯片焊盘DP2的接合材料(芯焊材料)为焊锡时尤其显著，但在使用焊锡以外的导电性接合材料(芯焊材料)的情况下也可能产生。因此，在用于将半导体芯片CPH101芯焊于芯片焊盘DP2的接合材料(即上述粘合层SD1)为焊锡的情况下，本实施方式的效果特别好，但在使用焊锡以外的导电性接合材料如银膏等膏型导电性接合材料的情况下也有效。
如上所述，本实施方式的技术思想是对半导体芯片CPH中的感应MOSFET区域RG2的配置位置进行设计，以使得即使介隔在半导体芯片CPH与芯片焊盘DP2之间的导电性的粘合层SD1产生相当于上述裂痕113的裂痕，所述裂痕也尽可能不存在于感应MOSFET区域RG2的正下方。即，将感应MOSFET区域RG2配置在如下的位置上：即，即使介隔在半导体芯片CPH与芯片焊盘DP2之间的导电性的粘合层SD1产生相当于上述裂痕113的裂痕，所述裂痕存在于感应MOSFET区域RG2正下方的概率也尽可能低的位置。
<关于半导体芯片CPH的主表面内的布局>
下面参照图10～图12对包括感应MOSFET区域RG2的配置位置在内的、半导体芯片CPH的主表面内的布局的主要特征进行具体说明。
半导体芯片CPH不仅形成有功率MOSFETQH1，还形成有用于侦测流经功率MOSFETQH1的电流的感应MOSFETQS1。本实施方式中，由图10及图11可知，在半导体芯片CPH的主表面上，并非将感应MOSFETQS1的源极用焊盘PDHS4与形成有构成感应MOSFETQS1的MOSFET的感应MOSFET区域RG2配置于相同的平面位置(上下重合的位置)上。本实施方式中，焊盘PDHS4是与感应MOSFETQS1的源极的焊盘电极(焊盘)电连接，感应MOSFET区域RG2是形成有构成感应MOSFETQS1的MOSFET(即感应MOSFETQS1用的并联的多个单位晶体管单元)的区域。
具体地说就是，由图10及图11可知，在半导体芯片CPH的主表面上，将感应MOSFET区域RG2配置在比感应MOSFETQS1的源极用焊盘PDHS4更靠内侧的位置上。换言之即是，在半导体芯片CPH的主表面上，以焊盘PDHS4比感应MOSFET区域RG2更靠近半导体芯片CPH的主表面的外周部的方式来配置感应MOSFET区域RG2及焊盘PDHS4。即，在半导体芯片CPH的主表面上，从半导体芯片CPH的主表面的外周到感应MOSFET区域RG2的距离(间隔)比从半导体芯片CPH的主表面的外周到焊盘PDHS4的距离(间隔)大(长)。
另外，在半导体芯片CPH的主表面上，判断两个位置中的哪个位于内侧时，将与半导体芯片CPH的主表面的外周相距的距离(间隔)较大的一方视为内侧。
在半导体芯片CPH的主表面上，将感应MOSFET区域RG2配置于感应MOSFETQS1的源极用焊盘PDHS4的内侧是基于如下理由。即，是为了：即使粘合层SD1产生了相当于上述裂痕113的裂痕，所述裂痕也尽可能不会在粘合层SD1中延伸到感应MOSFET区域RG2下方的位置。在半导体芯片CPH的主表面上，将感应MOSFET区域RG2尽可能配置于内侧而非外周部，从而能够抑制或防止在粘合层SD1中的感应MOSFET区域RG2的下方的位置产生相当于上述裂痕113的裂痕。由此，能够抑制或防止因裂痕113导致感应MOSFETQS1对流经功率MOSFETQH1的电流的侦测精度下降，因此能够提高感应MOSFETQS1对流经功率MOSFETQH1的电流的侦测精度。因而，能够提高半导体器件的可靠性。另一方面，感应MOSFETQS1的源极用焊盘PDHS4在半导体芯片CPH的主表面上配置于比内侧靠近外周部的位置的做法，便于连接引线WA之类的导电性部件。因此，本实施方式中，在半导体芯片CPH的主表面上，将感应MOSFET区域RG2配置于感应MOSFETQS1的源极用焊盘PDHS4的内侧。由此，能够抑制或防止在粘合层SD1中的感应MOSFET区域RG2下方的位置上形成裂痕，从而能够提高感应MOSFETQS1对流经功率MOSFETQH1的电流的侦测精度，并且能够便于将引线WA之类的导电性部件连接到感应MOSFETQS1的源极用焊盘PDHS4上。
例如，在图10的情况下，在半导体芯片CPH的主表面上，沿着与上述半导体芯片CPC相向的边来配置焊盘PDHS2、焊盘PDHG、焊盘PDHS3及焊盘PDHS4，且在所述边的中央附近配置栅极用焊盘PDHG，在所述边的端部附近配置焊盘PDHS4。由此，便于对半导体芯片CPH中的连接引线WA的各焊盘进行打线接合。
另外，本实施方式中，在半导体芯片CPH的主表面上，将感应MOSFET区域RG2配置于感应MOSFETQS1的源极用焊盘PDHS4的内侧，因此感应MOSFETQS1的源极用焊盘PDHS4不位于感应MOSFET区域RG2的正上方。因此，由图10～图12及图14～图16可知，感应MOSFET区域RG2中形成的感应MOSFETQS 1用源极区域(对应于感应MOSFET区域RG2的上述半导体区域4)与感应MOSFETQS1的源极用焊盘PDHS4经由(通过)半导体芯片CPH中形成的源极布线(源极用布线)10S2而电连接。由此，在半导体芯片CPH的主表面上，将感应MOSFET区域RG2配置于感应MOSFETQS1的源极用焊盘PDHS4的内侧，能够将感应MOSFET区域RG2中形成的源极区域(对应于上述半导体区域4)与感应MOSFETQS1的源极用焊盘PDHS4经由源极布线10S2而可靠地连接。另外，半导体芯片CPH的焊盘PDHS1、PDHS2、PDHS3经由(通过)半导体芯片CPH内形成的源极布线(源极用布线)10S1而与主MOSFET区域RG1中形成的功率MOSFETQH1用源极区域(对应于主MOSFET区域RG1的上述半导体区域4)电连接。
本实施方式中，由图10及图11可知，在半导体芯片CPH的主表面上，将感应MOSFET区域RG2配置于栅极用焊盘PDHG的内侧。换言之即是，在半导体芯片CPH的主表面上，以栅极用焊盘PDHG比感应MOSFET区域RG2更靠近半导体芯片CPH的主表面的外周部的方式来配置感应MOSFET区域RG2及焊盘PDHG。即，在半导体芯片CPH的主表面上，从半导体芯片CPH的主表面的外周到感应MOSFET区域RG2的距离(间隔)比从半导体芯片CPH的主表面的外周到焊盘PDHG的距离(间隔)大(长)。
如上所述，在半导体芯片CPH的主表面上，将感应MOSFET区域RG2尽可能配置于内侧而非外周部，从而能够抑制或防止在粘合层SD 1中的感应MOSFET区域RG2下方的位置上形成相当于上述裂痕113的裂痕，由此，可提高感应MOSFETQS1对流经功率MOSFETQH1的电流的侦测精度。因而，可提高半导体器件的可靠性。另一方面，栅极用焊盘PDHG在半导体芯片CPH的主表面上，配置在比内侧更靠近外周部的位置上，便于将引线WA之类的导电性部件连接到栅极用焊盘PDHG上。因此，本实施方式中，在半导体芯片CPH的主表面上，将感应MOSFET区域RG2配置于栅极用焊盘PDHG的内侧。由此，能够抑制或防止在粘合层SD 1中的感应MOSFET区域RG2下方的位置上形成裂痕，从而能够提高感应MOSFETQS1对流经功率MOSFETQH1的电流的侦测精度，并且便于将引线WA之类的导电性部件连接到栅极用焊盘PDHG上。
而且，本实施方式中，在半导体芯片CPH的主表面上，将感应MOSFET区域RG2配置于感应MOSFETQS1的源极用焊盘PDHS4的内侧，但优选配置在半导体芯片CPH的主表面上，俯视时感应MOSFET区域RG2被主MOSFET区域RG1所包围。即，优选在对形成有构成功率MOSFETQH1的MOSFET(即功率MOSFETQH1用的并联的多个单位晶体管单元)的主MOSFET区域RG1的周围进行包围的位置上配置感应MOSFET区域RG2。由此，能够加大半导体芯片CPH的主表面上的源极用焊盘PDHS4与感应MOSFET区域RG2之间的距离(间隔)，并且能够增大主MOSFET区域RG1在半导体芯片CPH的主表面上所占的面积。通过加大半导体芯片CPH的主表面上的源极用焊盘PDHS4与感应MOSFET区域RG2之间的距离(间隔)，能够进一步降低在粘合层SD1中的感应MOSFET区域RG2下方的位置上产生相当于上述裂痕113的裂痕的可能性，由此，能够进一步提高感应MOSFETQS 1对流经功率MOSFETQH1的电流的侦测精度。因而，能够提高半导体器件的可靠性。而且，通过加大主MOSFET区域RG1在半导体芯片CPH的主表面上所占的面积，能够加大流经主MOSFET区域RG1中形成的功率MOSFETQH1的电流(对应于上述电流Idh)，从而能够加大输出电流(从上述节点N1输出的电流)。
另外，本文中的“俯视”是指以与半导体芯片CPH的主表面平行的平面观察时的情况。
而且，本实施方式中，优选如下配置：在半导体芯片CPH的主表面上，俯视时感应MOSFET区域RG2被功率MOSFETQH1的源极用焊盘PDHS 1所包围。即，优选在对功率MOSFETQH1的源极用焊盘PDHS1的周围进行包围的位置上配置感应MOSFET区域RG2。由此，能够加大半导体芯片CPH的主表面上的源极用焊盘PDHS4与感应MOSFET区域RG2之间的距离(间隔)，并且能够加大功率MOSFETQH1的源极用焊盘PDHS 1的面积。通过加大半导体芯片CPH的主表面上的源极用焊盘PDHS4与感应MOSFET区域RG2之间的距离(间隔)，能够进一步降低在粘合层SD1中的感应MOSFET区域RG2下方的位置上产生相当于上述裂痕113的裂痕的可能性，由此，能够进一步提高感应MOSFETQS1对流经功率MOSFETQH1的电流的侦测精度。而且，通过加大功率MOSFETQH1的源极用焊盘PDHS1的面积，便于将金属板MP1之类的导电性部件连接到源极用焊盘PDHS1上。而且，通过加大功率MOSFETQH1的源极用焊盘PDHS1的面积，也能够加大源极用焊盘PDHS1与金属板MP1的连接面积，能够降低功率MOSFETQH1的导通电阻，而且，容易使大电流流经功率MOSFETQH1，从而能够降低导通损失。
另外，在半导体芯片CPH的主表面上，只要在与感应MOSFET区域RG2的各边相向的位置上存在主MOSFET区域RG1，便可视为俯视时感应MOSFET区域RG2被主MOSFET区域RG1所包围。而且，在半导体芯片CPH的主表面上，只要在与感应MOSFET区域RG2的各边相向的位置上存在功率MOSFETQH1的源极用焊盘PDHS1，便可视为俯视时感应MOSFET区域RG2被功率MOSFETQH1的源极用焊盘PDHS1所包围。
如上所述，必须将感应MOSFET区域RG2的源极区域(对应于上述半导体区域4)与感应MOSFETQS 1的源极用焊盘PDHS4经由源极布线10S2而电连接，在所述源极布线10S2及栅极布线10G所延伸的平面区域上，无法配置主MOSFET区域RG1及源极布线10S1。因此，除了源极布线10S2及栅极布线10G所延伸的平面区域，感应MOSFET区域RG2被主MOSFET区域RG1所包围，而且，除了源极布线10S2及栅极布线10G所延伸的平面区域，感应MOSFET区域RG2被焊盘PDHS1所包围。
图23～图25所示的是使感应MOSFET区域RG2的配置位置比图10～图12的情况更靠近半导体芯片CPH的主表面的外周部时的半导体芯片CPH的芯片布局的俯视图，图23对应于图10，图24对应于图11，图25对应于图12。在图23～图25的芯片布局的情况下，如上所述，在半导体芯片CPH的主表面上，将感应MOSFET区域RG2配置于感应MOSFETQS1的源极用焊盘PDHS4的内侧等，也可获得上述效果，但优选图10～图12所示的、在半导体芯片CPH的主表面的中央附近配置感应MOSFET区域RG2。当粘合层SD1产生上述裂痕113时，上述裂痕113从粘合层SD1的周边部(外周部)开始产生，并且朝向内侧方向(内部方向)行进。因此，半导体芯片CPH的中央附近的下方的粘合层SD1是最难产生裂痕的区域。因此，只要在半导体芯片CPH的主表面的中央附近配置感应MOSFET区域RG2，便能够将在粘合层SD1中的感应MOSFET区域RG2下方的位置上形成相当于上述裂痕113的裂痕的可能性降到最低，由此，能够进一步提高感应MOSFETQS1对流经功率MOSFETQH1的电流的侦测精度。因而，能够提高半导体器件的可靠性。同理，此方法也可适用于以下的各变形例。
下面，对本实施方式的各种变形例进行说明。
<关于半导体芯片CPH的主表面内的布局的第一变形例>
图26～图28所示的是本实施方式的半导体芯片CPH的第一变形例的芯片布局的俯视图，图26对应于图10，图27对应于图11，图28对应于图12。而且，图29是图26的E-E线的剖面图，对应于图16。
图26～图29所示的第一变形例中，在半导体芯片CPH的主表面上，形成源极用焊盘PDHS1a、PDHS1b以取代源极用焊盘PDHS1。源极用焊盘PDHS1a、PDHS1b与上述焊盘PDHS1同样，为金属板MP1连接用电极(焊盘电极、电极焊盘、焊盘)。而且，与上述焊盘PDHS1同样，源极用焊盘PDHS1a、PDHS1b经由(通过)半导体芯片CPH内形成的源极布线(源极用布线)10S1而与主MOSFET区域RG1中形成的功率MOSFETQH1用源极区域(对应于上述半导体区域4)电连接。即，与上述焊盘PDHS1同样地，源极用焊盘PDHS1a、PDHS1b是与功率MOSFETQH1的源极电连接的焊盘。
源极用焊盘PDHS1a、PDHS1b比栅极用焊盘PDHG或源极用焊盘PDHS2、PDHS3、PDHS4大，且分别沿半导体芯片CPH的主表面的长度方向(第一方向X)延伸而形成为大致呈长方形的形状。在半导体芯片CPH的主表面上，焊盘PDHS1a与焊盘PDHS1b在第二方向Y上空出规定的间隔而配置。但是，俯视时，源极用焊盘PDHS1a的长方形形状的四边中与源极用焊盘PDHS1b相向的一侧的边之一部分(优选所述边的中央部分附近)向远离源极用焊盘PDHS 1b的方向后退，并在所述后退的区域中配置感应MOSFET区域RG2。
源极用焊盘PDHS1a、PDHS1b与源极用焊盘PDHS1同样，也是金属板MP1连接用电极(焊盘电极、电极焊盘、焊盘)，上述金属板MP1的第一部分MP1a经由粘合层SD2而与半导体芯片CPH的源极用焊盘PDHS1a、PDHS1b接合并电连接。因此，半导体芯片CPH的源极焊盘PDHS1a、PDHS1b与上述芯片焊盘DP3经由上述金属板MP1而电连接。
由图26～图29可知，在半导体芯片CPH的主表面上，俯视时，栅极布线(栅极用布线)10G在源极用焊盘PDHS1a与源极用焊盘PDHS1b之间延伸(具体地说就是沿第一方向X延伸)。对于栅极布线10G中的俯视时在源极用焊盘PDHS1a与源极用焊盘PDHS1b之间延伸的栅极布线10G加注符号10G1并称作栅极布线10G1。栅极布线10G1连接到上述布线部(栅极引出用布线部)7a上，并经由所述布线部7a而与形成于主MOSFET区域RG1中的多个栅极电极7电连接，且经由布线部7a而与感应MOSFET区域RG2中形成的多个栅极电极7电连接。栅极布线10G1(包含栅极布线10G1以外的栅极布线10G)是对栅极用焊盘PDHG与主MOSFET区域RG1中形成的功率MOSFETQH1用栅极电极7及感应MOSFET区域RG2中形成的感应MOSFETQS1用栅极电极7进行电连接的布线(栅极用布线)，且与源极布线10S1、10S2形成在同层。
即，在图10～图12的情况下，沿着半导体芯片CPH的主表面的外周部而形成栅极布线10G，但在图26～图29的第一变形例的情况下，不仅在沿着半导体芯片CPH的主表面的外周部形成有栅极布线10G，还形成有在源极用焊盘PDHS1a与源极用焊盘PDHS1b之间延伸的栅极布线10G(即栅极布线10G1)。
功率MOSFETQH1用各源极区域(对应于主MOSFET区域RG1的上述半导体区域4)连接于在其正上方延伸的源极布线10S1，感应MOSFETQS1用各源极区域(对应于感应MOSFET区域RG2的上述半导体区域4)连接于在其正上方延伸的源极布线10S2，但是，包括有栅极布线10G1的栅极布线10G与源极布线10S1、10S2形成于同一层。因此，在源极用焊盘PDHS1a与源极用焊盘PDHS1b之间延伸的栅极布线10G1的正下方，不形成上述单位晶体管单元，而在源极布线10S1的正下方形成上述单位晶体管单元。
在半导体芯片CPH的主表面上，俯视时通过使栅极布线10G1延伸在源极用焊盘PDHS1a与源极用焊盘PDHS 1b之间，便可降低栅极电阻。因此，能够抑制或防止主MOSFET区域RG1的各单位晶体管单元动作的延迟，而且，能够抑制或防止感应MOSFET区域RG2的各单位晶体管单元动作的延迟。
而且，图26～图29所示的第一变形例中，在半导体芯片CPH的主表面上，俯视时源极布线10S2沿着栅极布线10G1延伸(具体地说就是，沿第一方向X延伸)在源极用焊盘PDHS 1a与源极用焊盘PDHS1b之间。
功率MOSFETQH1用各源极区域(对应于主MOSFET区域RG1的上述半导体区域4)必须连接于在其正上方延伸的源极布线10S1，因此在源极布线10S2的正下方无法形成功率MOSFETQH1用单位晶体管单元。而且，如上所述，在栅极布线10G1的正下方也无法形成上述单位晶体管单元。即，在栅极布线10G1及源极布线10S 1的正下方均无法形成功率MOSFETQH1用单位晶体管单元。因此，如图26～图29所示，在半导体芯片CPH的主表面上，在源极用焊盘PDHS1a与源极用焊盘PDHS 1b之间，使栅极布线10G1与源极布线10S2以彼此沿顺的方式而延伸(具体地说就是，沿第一方向X延伸)，从而能够缩小在半导体芯片CPH的主表面上无法形成功率MOSFETQH1用单位晶体管单元的区域(的面积)。由此，能够加大主MOSFET区域RG1在半导体芯片CPH的主表面上所占的面积(即形成有功率MOSFETQH1用单位晶体管单元的面积)。因而，能够加大流经主MOSFET区域RG1中形成的功率MOSFETQH1的电流，从而能够加大输出电流(从上述节点N1输出的电流)。
而且，图10～图12的芯片布局中，在半导体芯片CPH的主表面上，俯视时感应MOSFET区域RG2被焊盘PDHS 1所包围，但在图26～图29所示的第一变形例中，在半导体芯片CPH的主表面上，俯视时感应MOSFET区域RG2被焊盘PDHS1a、PDHS1b所包围。
另外，如上所述，在半导体芯片CPH的主表面上，只要在与感应MOSFET区域RG2的各边相向的位置上存在焊盘PDHS1a、PDHS1b，便可视为俯视时感应MOSFET区域RG2被焊盘PDHS1a、PDHS1b所包围。在图26的情况下，成为感应MOSFET区域RG2的三边(除了源极布线10S2及栅极布线10G1所延伸的一侧以外的三边)与功率MOSFETQH1的源极用焊盘PDHS1a相向且感应MOSFET区域RG2的剩余的一边与焊盘PDHS1b相向的状态，可视为俯视时感应MOSFET区域RG2被功率MOSFETQH1的源极用焊盘PDHS1a、PDHS1b所包围。在图26的情况下，也可称之为，在半导体芯片CPH的主表面上，俯视时感应MOSFET区域RG2的三边被焊盘PDHS1a所包围。另外，在图30～图32的第二变形例的情况下，成为感应MOSFET区域RG2的三边(除了源极布线10S2及栅极布线10G1所延伸的一侧以外的三边)与主MOSFET区域RG1相向且感应MOSFET区域RG2的剩余的一边与其他主MOSFET区域RG1相向的状态，可视为俯视时感应MOSFET区域RG2被主MOSFET区域RG1所包围。
图26～图29所示的第一变形例的芯片布局的其他结构与图10～图16的芯片布局基本相同，因此不再进行重复说明。
<关于半导体芯片CPH的主表面内的布局的第二变形例>
图30～图32所示的是本实施方式的半导体芯片CPH的第二变形例的芯片布局的俯视图，图30对应于图10及图26，图31对应于图11及图27，图32对应于图12及图28。而且，图33是图30的E-E线的剖面图，对应于图16及图29，图34是图30的F-F线的剖面图。
图30～图34所示的第二变形例的芯片布局相对于图10～图16的芯片布局而言，主要的不同点在于，将感应MOSFETQS1的源极用焊盘PDHS4配置在俯视时与感应MOSFET区域RG2重合的位置上。下面进行具体说明。
比较图31与图11可知，关于半导体芯片CPH的主表面上的主MOSFET区域RG1及感应MOSFET区域RG2的布局，图31的第二变形例与图11基本相同(但不同点是，在图11中配置有感应MOSFETQS1的源极用焊盘PDHS4的区域在图31的第二变形例中也包含在主MOSFET区域RG1中)。因此，在图30～图34的第二变形例中，在半导体芯片CPH的主表面上，俯视时感应MOSFET区域RG2被主MOSFET区域RG1所包围，即，在对形成有构成功率MOSFETQH1的MOSFET(即功率MOSFETQH1用的并联的多个单位晶体管单元)的主MOSFET区域RG1的周围进行包围的位置上配置感应MOSFET区域RG2。
图30～图34的第二变形例的布局相对于图10～图16的布局或图26～图28的第一变形例的布局而言，主要的不同点在于感应MOSFETQS1的源极用焊盘PDHS4与感应MOSFET区域RG2的相对位置关系。即，在图10～图16的布局或图26～图28的第一变形例的布局中，在半导体芯片CPH的主表面上，将感应MOSFET区域RG2配置于感应MOSFETQS 1的源极用焊盘PDHS4的内侧。与此相对，在图30～图34所示的第二变形例中，在半导体芯片CPH的主表面上，俯视时感应MOSFETQS 1的源极用焊盘PDHS4配置在与感应MOSFET区域RG2重合的位置上。即，图30～图34所示的第二变形例中，感应MOSFETQS 1的源极用焊盘PDHS4配置在感应MOSFET区域RG2的正上方。
如上所述，如果将焊盘PDHS4配置于半导体芯片CPH的主表面的外周部，则在粘合层SD1中的感应MOSFET区域RG2下方的位置上形成相当于上述裂痕113的裂痕的可能性较高，因此在图30～图34的第二变形例中，在半导体芯片CPH的主表面上，将感应MOSFET区域RG2尽可能配置于内侧而非外周部。因此，图30～图34的第二变形例中，在半导体芯片CPH的主表面上，俯视时感应MOSFET区域RG2配置于被主MOSFET区域RG1包围的位置上，由此能够加大从半导体芯片CPH的主表面上的外周到焊盘PDHS4的距离(间隔)，并且能够加大主MOSFET区域RG1在半导体芯片CPH的主表面上所占的面积。通过加大从半导体芯片CPH的主表面上的外周到焊盘PDHS4的距离(间隔)，能够降低在粘合层SD1中的感应MOSFET区域RG2下方的位置上形成相当于上述裂痕113的裂痕的可能性，由此，能够提高感应MOSFETQS1对流经功率MOSFETQH1的电流的侦测精度。因而，能够提高半导体器件的可靠性。而且，通过加大主MOSFET区域RG1在半导体芯片CPH的主表面上所占的面积，能够加大流经主MOSFET区域RG1中形成的功率MOSFETQH1的电流，从而能够加大输出电流(从上述节点N1输出的电流)。
接下来，在图30～图34所示的第二变形例中，在半导体芯片CPH的主表面上，在俯视时与感应MOSFET区域RG2重合的位置上配置感应MOSFETQS 1的源极用焊盘PDHS4。由此，无须利用长的源极布线来连接感应MOSFET区域RG2中形成的感应MOSFETQS1用源极区域(对应于感应MOSFET区域RG2的上述半导体区域4)与感应MOSFETQS1的源极用焊盘PDHS4，因此可使在感应MOSFET区域RG2的正上方延伸(存在)的源极布线10S2从上述开口部13露出而形成焊盘PDHS4。因此，能够缩短(小面积化)源极布线10S2，因此能够加大主MOSFET区域RG 1在半导体芯片CPH的主表面上所占的面积。通过加大主MOSFET区域RG1在半导体芯片CPH的主表面上所占的面积，能够加大流经主MOSFET区域RG1中形成的功率MOSFETQH1的电流，从而能够加大输出电流(从上述节点N1输出的电流)。
而且，在图30～图34的第二变形例中，在半导体芯片CPH的主表面上，也将感应MOSFET区域RG2配置在栅极用焊盘PDHG的内侧，这方面与图10或图26的布局相同。但是，在图30～图34的第二变形例中，将感应MOSFETQS1的源极用焊盘PDHS4配置在俯视时与感应MOSFET区域RG2重合的位置上，因此成为在半导体芯片CPH的主表面上，感应MOSFETQS1的源极用焊盘PDHS4配置在栅极用焊盘PDHG的内侧的状态。换言之，在半导体芯片CPH的主表面上，将焊盘PDHG、PDHS4配置为：栅极用焊盘PDHG比感应MOSFETQS1的源极用焊盘PDHS4更靠近半导体芯片CPH的主表面的外周部。即，在半导体芯片CPH的主表面上，从半导体芯片CPH的主表面的外周到感应MOSFETQS1的源极用焊盘PDHS4的距离(间隔)比从半导体芯片CPH的主表面的外周到栅极用焊盘PDHG的距离(间隔)大(长)。由此，能够抑制或防止在粘合层SD1中的感应MOSFET区域RG2下方的位置上形成裂痕，从而能够提高感应MOSFETQS1对流经功率MOSFETQH1的电流的侦测精度，并且便于将引线WA之类的导电性部件连接到栅极用焊盘PDHG上。
而且，图30～图34的第二变形例中，在半导体芯片CPH的主表面上，俯视时感应MOSFET区域RG2被功率MOSFETQH1的源极用焊盘PDHS 1所包围，这方面与图10或图26的布局相同。但是，在图30～图34的第二变形例中，将感应MOSFETQS1的源极用焊盘PDHS4配置在俯视时与感应MOSFET区域RG2重合的位置上，因此在半导体芯片CPH的主表面上，感应MOSFETQS1的源极用焊盘PDHS4在俯视时被功率MOSFETQH1的源极用焊盘PDHS1所包围。即，在包围功率MOSFETQH1的源极用焊盘PDHS1的周围位置上配置感应MOSFETQS1的源极用焊盘PDHS4。由此，能够加大半导体芯片CPH的主表面上的源极用焊盘PDHS4与感应MOSFET区域RG2之间的距离(间隔)，并且能够加大功率MOSFETQH1的源极用焊盘PDHS1的面积。通过加大功率MOSFETQH1的源极用焊盘PDHS1的面积，便于将金属板MP1之类的导电性部件连接到源极用焊盘PDHS1上。另外，通过加大功率MOSFETQH1的源极用焊盘PDHS1的面积，也能够加大源极用焊盘PDHS1与金属板MP1的连接面积，能够降低功率MOSFETQH1的导通电阻，而且，容易使大电流流经功率MOSFETQH1，也能够降低导通损失。
图30～图34所示的第二变形例的半导体芯片CPH的芯片布局的其他结构与图10～图16所示的芯片布局基本相同，因此不再进行重复说明。
而且，将金属板MP 1连接到功率MOSFETQH1的源极用焊盘PDHS1，将引线WA连接到感应MOSFETQS1的源极用焊盘PDHS4，但在图30～图34所示的第二变形例的布局的情况下，金属板MP1有可能妨碍引线WA与焊盘PDHS4的连接。因此，当使用图30～图34所示的第二变形例的半导体芯片CPH来制造半导体器件SM1时，优选图35及图36所示的半导体器件SM1(即半导体器件SM1a)，即，在通过引线WA对金属板MP1与半导体芯片CPH的焊盘PDHS4和半导体芯片CPC的焊盘PDC3进行连接方面进行了精心设计的半导体器件。图35对应于图2，所示的是使用图30～图34所示的第二变形例的半导体芯片CPH时半导体器件SM1(即半导体器件SM1a)的俯视透视图，图36是图35的C-C线的剖面图，对应于图7。
图35及图36中的半导体器件SM1(以下称作半导体器件SM1a)在以下方面与图2～图7的半导体器件SM1不同。即，图35及图36的半导体器件SM1a中，在金属板MP1上形成有开口部(孔、贯穿孔)OP，所述开口部OP形成为使半导体芯片CPH的焊盘PDHS4露出的位置及形状。并且，通过引线WA将半导体芯片CPH的焊盘PDHS4与半导体芯片CPC的焊盘PDC3进行连接，但所述引线WA穿过金属板MP1的开口部OP。
当制造半导体器件SM1a时，在打线接合工序之前，要进行金属板MP 1相对于半导体芯片CPH及芯片焊盘DP3的接合以及金属板MP2相对于半导体芯片CPL及导线布线LB的接合，此时，以半导体芯片CPH的焊盘PDHS4俯视时从金属板MP1的开口部OP露出的方式将金属板MP1与半导体芯片CPH的焊盘PDHS1接合。随后进行打线接合工序，此时，通过引线WA将从金属板MP1的开口部OP露出的半导体芯片CPH的焊盘PDHS4与半导体芯片CPC的焊盘PDC3进行连接。即，将引线WA的一端连接到从金属板MP1的开口部OP露出的半导体芯片CPH的焊盘PDHS4，将另一端连接到半导体芯片CPC的焊盘PDC3。
如上所述，一端连接到半导体芯片CPH的焊盘PDHS4的引线WA穿过设在金属板MP 1上的开口部OP，另一端连接到半导体芯片CPC的焊盘PDC3。由此，即使在使用图30～图34所示的第二变形例的半导体芯片CPH的情况下，金属板MP1不会妨碍引线WA与焊盘PDHS4的连接，由此可制造出半导体器件SM1a，而且，由于可确实防止与焊盘PDHS4连接的引线WA接触到金属板MP1，因此可进一步提高半导体器件SM1a的可靠性。
图35及图36所示的半导体器件SM1a的其他结构与图2～图7所示的半导体器件SM1基本相同，因此不再进行重复说明。而且，图35及图36的半导体器件SM1a也能适用于接下来要说明的第三变形例的半导体芯片CPH。
<关于半导体芯片CPH的主表面内的布局的第三变形例>
图37～图39所示的是本实施方式的半导体芯片CPH的第三变形例的芯片布局的俯视图，图37对应于图10、图26及图30，图38对应于图11、图27及图31，图39对应于图12、图28及图32，图40是图37的E-E线的剖面图，对应于图16、图29及图33。而且，图37的F-F线的剖面图与图34同样。
比较图38与图27可知，关于半导体芯片CPH的主表面上的主MOSFET区域RG1及感应MOSFET区域RG2的布局，图38的第三变形例与图27的第一变形例基本相同(但不同点是，在图27中配置有感应MOSFETQS 1的源极用焊盘PDHS4的区域在图38的第三变形例中包含在主MOSFET区域RG1中)。因此，在图37～图40的第三变形例中，在半导体芯片CPH的主表面上，俯视时感应MOSFET区域RG2被主MOSFET区域RG1所包围，即，在包围着形成有构成功率MOSFETQH1的MOSFET(即功率MOSFETQH1用的并联的多个单位晶体管单元)的主MOSFET区域RG1的周围位置上配置感应MOSFET区域RG2。
图37～图40所示的第三变形例的芯片布局相对于图26～图29的第一变形例的芯片布局而言，主要的不同点在于，在俯视时与感应MOSFET区域RG2重合的位置上配置感应MOSFETQS1的源极用焊盘PDHS4，除此以外，与图26～图29的第一变形例基本相同。从其他观点看，图30～图34的第二变形例和图37～图40所示的第三变形例的共同点在于，在俯视时与感应MOSFET区域RG2重合的位置上配置感应MOSFETQS1的源极用焊盘PDHS4。但是，相对于形成有源极用焊盘PDHS 1且未形成栅极布线10G1的图30～图34的第二变形例，在图37～图40的第三变形例中，形成源极用焊盘PDHS1a、PDHS1b以取代源极用焊盘PDHS1，且还形成有栅极布线10G1。
图37～图40所示的第三变形例中，在半导体芯片CPH中，形成有与图26～图29的第一变形例同样的源极用焊盘PDHS1a、PDHS1b及栅极布线10G1。但是，在图37～图40所示的第三变形例中，在半导体芯片CPH的主表面上，在俯视时与感应MOSFET区域RG2重合的位置上配置感应MOSFETQS1的源极用焊盘PDHS4，因此无须利用长的源极布线来连接感应MOSFET区域RG2中形成的感应MOSFETQS1用源极区域(对应于感应MOSFET区域RG2的上述半导体区域4)与感应MOSFETQS1的源极用焊盘PDHS4。第一变形例中，在半导体芯片CPH的主表面上，源极布线10S2在源极用焊盘PDHS1a与源极用焊盘PDHS1b之间沿着栅极布线10G1而延伸，但在图37～图40的第三变形例中，在俯视时与感应MOSFET区域RG2重合的位置上配置感应MOSFETQS1的源极用焊盘PDHS4，因此源极布线10S2未沿着栅极布线10G1而延伸。图37～图40的第三变形例中，将源极布线10S2配置在感应MOSFET区域RG2的正上方，使所述源极布线10S2从上述开口部13露出，从而能够形成焊盘PDHS4。由于可缩短(小面积化)源极布线10S2，因此能够加大主MOSFET区域RG1在半导体芯片CPH的主表面上所占的面积。通过加大主MOSFET区域RG1在导体芯片CPH的主表面上所占的面积，能够加大流经主MOSFET区域RG1中形成的功率MOSFETQH1的电流，从而能够加大输出电流(从上述节点N1输出的电流)。
而且，与图26～图29的第一变形例一样，在图37～图40的第三变形例中，在半导体芯片CPH的主表面上，俯视时使栅极布线10G1在源极用焊盘PDHS1a与源极用焊盘PDHS1b之间延伸，从而能够降低栅极电阻。因此，能够抑制或防止主MOSFET区域RG1的各单位晶体管单元动作的延迟，而且，能够抑制或防止感应MOSFET区域RG2的各单位晶体管单元动作的延迟。
本实施方式中，图10～图16的芯片布局及上述第一、第二及第三变形例的芯片布局中的共同之处在于，在半导体芯片CPH的主表面上，俯视时感应MOSFET区域RG2被主MOSFET区域RG1所包围。而且，图10～图16的芯片布局及上述第一、第二及第三变形例的芯片布局的共同之处在于，在半导体芯片CPH的主表面上，俯视时感应MOSFET区域RG2配置于栅极用焊盘PDHG的内侧。而且，上述第二及第三变形例的芯片布局的共同之处在于，在半导体芯片CPH的主表面上，将感应MOSFETQS1的源极用焊盘PDHS4配置在俯视时为栅极用焊盘PDHG的内侧上。另外，图10～图16的芯片布局及上述第二变形例的芯片布局的共同之处在于，在半导体芯片CPH的主表面上，俯视时感应MOSFET区域RG2被焊盘PDHS1所包围。而且，上述第一及第三变形例的芯片布局的共同之处在于，在半导体芯片CPH的主表面上，俯视时感应MOSFET区域RG2被焊盘PDHS1a、PDHS1b所包围。而且，在上述第二变形例的芯片布局中，在半导体芯片CPH的主表面上，俯视时感应MOSFETQS1的源极用焊盘PDHS4被焊盘PDHS1所包围，而在上述第三变形例的芯片布局中，在半导体芯片CPH的主表面上，俯视时感应MOSFETQS1的源极用焊盘PDHS4被焊盘PDHS1a、PDHS1b所包围。
第二变形例的半导体芯片CPH及第三变形例的半导体芯片CPH也可用于图2～图7的半导体器件SM1，如用于图35及图36的半导体器件SM1a则效果更佳。使用第三变形例的芯片布局的半导体芯片CPH时的半导体器件SM1a的结构与在上述第二变形例中参照图35及图36所说明的一致，因此不再进行重复说明。
而且，图10～图16的芯片布局及图23及图24的芯片布局或者上述第一变形例的芯片布局的半导体芯片CPH用于图2～图7的半导体器件SM1效果更佳，但也可用于图35及图36的半导体器件SM1a。
因此，当使用图10～图16的芯片布局及图23及图24的芯片布局或者上述第一变形例的芯片布局的半导体芯片CPH时，优选采用图2～图7所示结构的半导体器件SM1，另一方面，当使用上述第二变形例或者第三变形例的芯片布局的半导体芯片CPH时，优选采用图35及图36所示结构的半导体器件SM1a。
而且，在图2～图7的半导体器件SM1、后述的图41～图43的半导体器件SM1b及后述的图46～图48的半导体器件SM1d的情况下，优选在半导体芯片CPH的主表面上，俯视时感应MOSFET区域RG2与金属板MP1重合的结构。由此，可使感应MOSFET区域RG2远离半导体芯片CPH的主表面的外周，并且还可加大金属板MP1与半导体芯片CPH(更具体地说就是功率MOSFETQH1的源极用焊盘)的接合面积。由此，通过使感应MOSFET区域RG2远离半导体芯片CPH的主表面的外周，能够抑制或防止起因于上述裂痕113的感应MOSFETQS1的侦测精度的劣化，并且，通过加大金属板MP1与半导体芯片CPH的接合面积，能够降低功率MOSFETQH1的导通电阻，从而能够降低导通损失。而且，此时，通过使得感应MOSFETQS1的源极用焊盘PDHS4在俯视时不与金属板MP 1重合，可保证引线WA能确实可靠地连接到感应MOSFETQS1的源极用焊盘PDHS4。
另外，在上述35及图36的半导体器件SM1a、后述的图44及图45的半导体器件SM1c、图49及图50的半导体器件SM1e的情况下，优选在半导体芯片CPH的主表面上，感应MOSFETQS 1的源极用焊盘PDHS4俯视时从金属板MP1的开口部OP露出的结构。由此，能够将引线WA连接到感应MOSFETQS1的源极用焊盘PDHS4而不会接触到金属板MP1。
<关于半导体器件SM1的第4及第5变形例>
图41所示的是本实施方式的半导体器件SM1的第4变形例(即半导体器件SM1b)的俯视透视图，对应于图2。而且，图42及图43所示的是图41的半导体器件SM1b的剖面图，图41的G-G线的剖面图对应于图42，图41的H-H线的剖面图对应于图43。下面，将图41～图43所示的第4变形例的半导体器件SM1称作半导体器件SM1b。
图41～图43的半导体器件SM1b与图2～图7的半导体器件SM1的不同之处在于：半导体器件SM1b不具有半导体芯片CPC和搭载半导体芯片CPC的芯片焊盘DP1。
图41～图43的半导体器件SM1b中，不具有半导体芯片CPC，与此对应地，半导体芯片CPH的栅极用焊盘PDHG及源极用焊盘PDHS4通过引线WA(单根或多根)与各不相同的导线LD5电连接。导线LD5是多根导线LD中未与芯片焊盘DP2、DP3连接的导线。而且，图41～图43中，使用了相当于上述第一变形例的半导体芯片CPH的半导体芯片，但在半导体芯片CPH上未示出上述焊盘PDHS2、PDHS3。当在半导体芯片CPH上设有上述焊盘PDHS2、PDHS3时，所述焊盘PDHS2、PDHS3分别通过引线WA(单根或多根)与导线LD5(与焊盘PDHG、PDHS4均未以引线WA连接的导线LD5)电连接。
而且，图41～图43的半导体器件SM1b中，不具有半导体芯片CPC，与此对应地，半导体芯片CPL的栅极用焊盘PDLG通过引线WA(单根或多根)与不同的导线LD5电连接。而且，图41～图43中未示出上述焊盘PDLS3、PDLS4。当在半导体芯片CPL设有上述焊盘PDLS3时，所述焊盘PDLS3经由粘合层SD2而与金属板MP2的第一部分MP2a接合。而且，当在半导体芯片CPL设有上述焊盘PDLS4时，所述焊盘PDLS4通过引线WA(单根或多根)与导线LD5(与焊盘PDHG、PDHS2、PDHS3、PDHS4均不通过引线WA连接的导线LD5)电连接。
半导体器件SM1b的其他结构与图2～图7所示的半导体器件SM1基本相同，因此不再进行重复说明。
相当于半导体芯片CPC的半导体芯片未内置在半导体器件SM1b中，相当于半导体芯片CPC的半导体芯片(或者将所述半导体芯片封装而成的半导体器件)例如与半导体器件SM1b一同安装在上述布线基板21上。所述安装在上述布线基板21上的半导体芯片(相当于半导体芯片CPC的半导体芯片)与半导体器件SM1b的导线LD通过上述布线基板21的布线而电连接，由此便可获得如图1所示的电路图的结构。因此，内置在半导体器件SM1b中的半导体芯片CPH、CPL上形成的功率MOSFETQH1、功率MOSFETQL1及感应MOSFETQS 1由半导体器件SM1b外部的半导体芯片(或者将所述半导体芯片封装而成的半导体器件)来控制。
图41～图43的半导体器件SM1b与后述的图44及图45的半导体器件SM 1c中，作为半导体芯片CPH，图10～图16的芯片布局、图23～图25的芯片布局、上述第一、第二及第三变形例的芯片布局均可适用。但是，当使用图10～图16的芯片布局、图23～图25的芯片布局及上述第一变形例的芯片布局的半导体芯片CPH时，优选适用于图41～图43的半导体器件SM1b，当使用上述第二及第三变形例的芯片布局的半导体芯片CPH，优选适用于后述的图44及图45的半导体器件SM1c。
图44所示的是本实施方式的半导体器件SM1的第5变形例(即半导体器件SM1c)的俯视透视图，对应于图2或图41。而且，图45所示的是图44的半导体器件SM1c的剖面图，图44的H1-H1线的剖面图对应于图45。下面将图44及图45所示的第5变形例的半导体器件SM1称作半导体器件SM1c。
图44及图45的半导体器件SM1c在以下方面与图41～图43的半导体器件SM1b存在不同。即，在图44及图45的半导体器件SM1c中，在金属板MP1上形成有开口部(孔、贯穿孔)OP，所述开口部OP形成为使半导体芯片CPH的焊盘PDHS4露出的位置及形状。并且，通过引线WA将半导体芯片CPH的焊盘PDHS4与导线LD5进行连接，但所述引线WA穿过金属板MP 1的开口部OP。即，一端连接到半导体芯片CPH的焊盘PDHS4的引线WA穿过设在金属板MP1上的开口部OP，另一端连接到导线LD5。由此，即使在使用图44及图45所示的第二及第三变形例的半导体芯片CPH的情况下，金属板MP1也不会妨碍引线WA与焊盘PDHS4的连接，由此可制造出半导体器件SM1c，而且，由于可确实防止与焊盘PDHS4连接的引线WA接触到金属板MP1，因此可进一步提高半导体器件SM1c的可靠性。
另外，半导体器件SM1c也可视为从图35及图36的半导体器件SM1a中去除了半导体芯片CPC和搭载半导体芯片CPC的芯片焊盘DP1以外的部分。即，图2～图7的半导体器件SM1与图41～图43的半导体器件SM1b的不同点即是图35及图36的半导体器件SM1a与图44及图45的半导体器件SM1c的不同点。
<关于半导体器件SM1的第6及第7变形例>
图46所示的是本实施方式的半导体器件SM1的第6变形例(即半导体器件SM1d)的俯视透视图，对应于图2。而且，图47及图48所示的是图46的半导体器件SM1d的剖面图，图46的J-J线的剖面图对应于图47，图46的K-K线的剖面图对应于图48。下面，将图46～图48所示的第6变形例的半导体器件SM1称作半导体器件SM1d。
图46～图48的半导体器件SM1d与图41～图43的半导体器件SM1b的不同之处在于，半导体器件SM1d还不包括半导体芯片CPL、搭载半导体芯片CPL的芯片焊盘DP3及金属板MP2。
另外，图46～图48的半导体器件SM1d不具有半导体芯片CPL及芯片焊盘DP3，与此对应地，半导体芯片CPH的源极用焊盘PDHS1经由金属板MP1而与导线布线LB电连接。即，金属板MP1的上述第一部分MP1a经由粘合层SD2而与半导体芯片CPH的源极用焊盘PDHS1接合并电连接，金属板MP1的上述第二部分MP1b经由粘合层SD3而与导线布线LB(的上表面)接合并电连接。
图46～图48所示的半导体器件SM1d的其他结构与图41～图43所示的半导体器件SM1b基本相同，因此不再进行重复说明。
相当于半导体芯片CPC、CPL的半导体芯片未内置在半导体器件SM1d中，相当于半导体芯片CPC、CPL的半导体芯片(或者将所述半导体芯片封装而成的半导体器件)例如与半导体器件SM1d一同安装在上述布线基板21上。所述安装在上述布线基板21上的半导体芯片(相当于半导体芯片CPC、CPL的半导体芯片)与半导体器件SM1d的导线LD通过上述布线基板21的布线而电连接，由此便可获得图1所示的电路图的结构。因此，内置在半导体器件SM1d中的半导体芯片CPH上形成的功率MOSFETQH1及感应MOSFETQS1与设在半导体器件SM1d外部的功率MOSFETQL1由半导体器件SM1d外部的半导体芯片(或者将所述半导体芯片封装而成的半导体器件)来控制。
图46～图48的半导体器件SM1d和后述的图49及图50的半导体器件SM1e中，图10～图16的芯片布局、图23～图25的芯片布局、上述第一、第二及第三变形例的芯片布局均可适用于半导体芯片CPH。但是，当使用图10～图16的芯片布局、图23～图25的芯片布局及上述第一变形例的芯片布局的半导体芯片CPH时，优选适用于图46～图48的半导体器件SM1d，当使用上述第二及第三变形例的芯片布局的半导体芯片CPH时，优选适用于后述的图49及图50的半导体器件SM1e。
图49所示的是本实施方式的半导体器件SM1的第7变形例(即半导体器件SM1e)的俯视透视图，对应于图2或图46。图50所示的是图49的半导体器件SM1e的剖面图，图49的M-M线的剖面图对应于图50。下面，将图49及图50所示的第7变形例的半导体器件SM1称作半导体器件SM1e。
图49及图50的半导体器件SM1e在以下方面与图46～图48的半导体器件SM1d不同。即，图49及图50的半导体器件SM1e中，在金属板MP 1上形成有开口部(孔、贯穿孔)OP，所述开口部OP形成为使半导体芯片CPH的焊盘PDHS4露出的位置及形状。并且，通过引线WA将半导体芯片CPH的焊盘PDHS4与导线LD5进行连接，但所述引线WA穿过金属板MP 1的开口部OP。即，一端连接到半导体芯片CPH的焊盘PDHS4的引线WA也穿过设在金属板MP1上的开口部OP，另一端连接到导线LD5。由此，即使在使用上述第二及第三变形例的半导体芯片CPH的情况下，金属板MP1也不会妨碍引线WA与焊盘PDHS4的连接，由此可制造出半导体器件SM1e，而且，由于可确实防止与焊盘PDHS4连接的引线WA接触到金属板MP1，因此可提高半导体器件SM1e的可靠性。
另外，图49及图50的半导体器件SM1e可视为从图44及图45的半导体器件SM1c中去除了半导体芯片CPL和搭载半导体芯片CPL的芯片焊盘DP3、以及金属板MP2以外的部分。即，图41～图43的半导体器件SM1b与图46～图48的半导体器件SM1d的不同点是图44及图45的半导体器件SM1c与图49及图50的半导体器件SM1e的不同点。
以上对半导体器件SM1的第4～7变形例进行了说明，概括地说就是，即使在将形成有控制电路CLC的半导体芯片CPC、形成有高侧开关用场效应晶体管即功率MOSFETQH1的半导体芯片CPH和形成有低侧开关用场效应晶体管即功率MOSFETQL1的半导体芯片CPL集成到一个半导体封装中的情况下，即使将它们独立收纳在半导体封装中并在布线基板上分别电连线时，只要实现图1所示的电路图的结构，本实施方式1中所述的主要特征便能适用于任何情况下。
另外，在其他实施方式中，也可使用接合引线来代替上述金属板MP1、MP2。图51对应于图2，所示的是在图2～图7的半导体器件SM1中使用接合引线(例如引线WA)来代替上述金属板MP1、MP2时的半导体器件的俯视透视图。图2中，半导体芯片CPH的焊盘PDHS1与芯片焊盘DP3经由金属板MP1而电连接，半导体芯片CPL的焊盘PDLS1、PDLS2、PDLS3与导线布线LB经由金属板MP1而被电连接。与此相对，图51中，半导体芯片CPH的焊盘PDHS 1与芯片焊盘DP3经由引线WA(单根或多根，优选多根)而被电连接，半导体芯片CPL的焊盘PDLS1、PDLS2、PDLS3与导线布线LB经由引线WA(单根或多根，优选多根)而被电连接。即使在上述情况下(使用接合引线来代替上述金属板MP 1、MP2的情况下)，通过适用本实施方式1中所述的主要特征，也能够获得同样的效果。但是，在图2～图7所示的使用金属板MP1、MP2的情况下，如图51所示，与使用接合引线来代替金属板MP1、MP2的情况相比，可进一步降低功率MOSFETQH1及功率MOSFETQL1的导通电阻，因此也能够进一步降低封装电阻，从而进一步降低导通损失。另外，当使用引线WA来代替金属板MP1、MP2时，连接半导体芯片CPH的焊盘PDHS1和芯片焊盘DP3的引线WA与连接半导体芯片CPL的焊盘PDLS1、PDLS2、PDLS3和导线布线LB的引线WA可采用比连接半导体芯片CPH、CPL的焊盘和半导体芯片CPC的焊盘的引线WA粗的引线，而且，也可改变材质(构成引线的金属的种类)。而且，在上述第4～第7的变形例中，也可使用接合引线来代替上述金属板MP1、MP2。
(实施方式2)
实施方式1中，在半导体芯片CPH、CPL的表面侧形成有源极用焊盘和栅极用焊盘，在背面侧形成有漏极用背面电极，但在半导体芯片CPH、CPL中形成LDMOSFET以取代沟槽型栅极型MOSFET，从而也可将表面侧的源极用焊盘改为漏极用焊盘，将漏极用背面电极改为源极用背面电极。本实施方式中将对此情况进行说明。
即，实施方式1中的半导体芯片CPH、CPL是形成有具有沟槽型栅极结构的纵型MOSFET的半导体芯片，上述功率MOSFETQH1、功率MOSFETQL1及感应MOSFETQS1分别由沟槽栅极型MISFET形成。与此相对，本实施方式中，半导体芯片CPH、CPL是形成有LDMOSFET的半导体芯片，上述功率MOSFETQH1、率MOSFETQL1及感应MOSFETQS1分别由LDMOSFET(Laterally DiffusedMetal-Oxide-Semiconductor Field Effect Transistor，横向扩散MOSFET)形成。
并且，半导体芯片CPH的上述焊盘PDHG在实施方式1中为功率MOSFETQH1及感应MOSFETQS 1的栅极用焊盘，而在本实施方式中也为功率MOSFETQH1及感应MOSFETQS1的栅极用焊盘。但是，半导体芯片CPH的上述焊盘PDHS1、PDHS2、PDHS3在实施方式1中为功率MOSFETQH1的源极用焊盘，而在本实施方式中为功率MOSFETQH1的漏极用焊盘。而且，半导体芯片CPH的上述焊盘PDHS4在实施方式1中为感应MOSFETQS1的源极用焊盘，而在本实施方式中为感应MOSFETQS1的漏极用焊盘。而且，半导体芯片CPH的上述背面电极BE1在实施方式1中为功率MOSFETQH1及感应MOSFETQS1的漏极用背面电极，而在本实施方式中为功率MOSFETQH1及感应MOSFETQS1的源极用背面电极。
而且，半导体芯片CPL的上述焊盘PDLG在实施方式1中为功率MOSFETQL1的栅极用焊盘，而在本实施方式中也为功率MOSFETQL1的栅极用焊盘。但是，半导体芯片CPL的上述焊盘PDLS1、PDLS2、PDLS3、PDLS4在实施方式1中为功率MOSFETQL1的源极用焊盘，但本实施方式中为功率MOSFETQL1的漏极用焊盘。而且，半导体芯片CPL的上述背面电极BE2在实施方式1中为功率MOSFETQL的漏极用背面电极，而在本实施方式中为功率MOSFETQL1的源极用背面电极。
在上述结构(本实施方式中的结构)的半导体芯片CPH、CPL的情况下，也可适用实施方式1的主要特征。
另外，参照图52～图56来说明形成LDMOSFET以取代沟槽型栅极型MOSFET时的半导体芯片CPH的结构。
图52及图53所示的是形成LDMOSFET以取代沟槽型栅极型MOSFET时的半导体芯片CPH的主要部分剖面图，图52所示的是主MOSFET区域RG1的主要部分剖面图，图53所示的是感应MOSFET区域RG2的主要部分剖面图。而且，图54～图56是表示本实施方式的半导体芯片CPH的芯片布局的俯视图，图54对应于图10或图26，图55对应于图11或图27，图56对应于图12或图28。另外，图54～图56的芯片布局对应于将本实施方式适用于第一实施方式的第一变形例(图26～图28)的芯片布局的情况。下面参照图52～图56来说明半导体芯片CPH的结构，但对于半导体芯片CPL的结构，除了无感应MOSFET区域RG2以外，基本上可适用此说明。
上述功率MOSFETQH1形成于构成半导体芯片CPH的半导体基板(以下简称为“基板”)31的主表面。如图52及图53所示，基板31具有：由p+型单晶硅等构成的基板本体(半导体基板、半导体晶片)31a；以及形成于基板本体31a的主表面上，如由p-型单晶硅构成的外延层(半导体层)31b。因此，基板31是所谓的外延晶片。在所述外延层31b上，形成有由绝缘体构成的元件分离区域(图中未示出)。
元件分离区域例如是通过STI法(Shallow Trench Isolation，浅沟槽隔离法)或LOCOS法(Local Oxidization of Silicon，区域性硅片氧化法)等而形成。通过元件分离区域，在半导体基板31的主表面(外延层31b的主表面)上规定(形成)主MOSFET区域RG1用活性区域与感应MOSFET区域RG2用活性区域，在主MOSFET区域RG1用活性区域上形成有多个LDMOSFET的单元(单位LDMOSFET元件)，在感应MOSFET区域RG2用活性区域上形成有多个LDMOSFET的单元(单位LDMOSFET元件)。上述功率MOSFETQH1是通过使主MOSFET区域RG1(的活性区域)中所设的所述多个单位LDMOSFET单元并联而形成，上述感应MOSFETQS 1是通过使感应MOSFET区域RG2(的活性区域)中所设的所述多个单位LDMOSFET单元并联而形成。
在外延层31b的主表面之一部分上形成有p型阱33，所述p型阱33具有抑制耗尽层从LDMOSFET的漏极向源极延伸的穿透抑止栓的作用。在p型阱33的表面上，经由由氧化硅等构成的栅极绝缘膜34而形成有LDMOSFET的栅极电极35。栅极电极35例如由n型多晶硅膜的单体膜或n型多晶硅膜与金属硅化物膜的层叠膜等构成，且在栅极电极35的侧壁上形成有由氧化硅等构成的侧墙隔离层(侧壁绝缘膜)36。
在夹着外延层31b内部的沟道形成区域(栅极电极35正下方的区域)而彼此隔离的区域中，形成有LDMOSFET的源极、漏极。其中，所述漏极包括：与沟道形成区域接触的第一n-型漏极区域37；与第一n-型漏极区域接触且与沟道形成区域隔开而形成的第二n-型漏极区域38；以及与第二n-型漏极区域接触且进一步与沟道形成区域隔开而形成的n+型漏极区域(漏极高浓度区域、高浓度n型漏极区域)39。
所述第一n-型漏极区域37、第二n-型漏极区域38及n+型漏极区域39中的最靠近栅极电极35的第一n-型漏极区域37的杂质浓度最低，离栅极电极35最远的n+型漏极区域39的杂质浓度最高。而且，第二n-型漏极区域38的接合深度与第一n-型漏极区域37的接合深度大致相同，但n+型漏极区域39形成得比第二n-型漏极区域38及第一n-型漏极区域37浅。
第一n-型漏极区域(第一低浓度n型漏极区域、第一n型LDD区域)37相对于栅极电极35而自匹配地形成，且其端部以与沟道形成区域接触的方式而在栅极电极35的侧壁下部终止。而且，第二n-型漏极区域(第二低浓度n型漏极区域、第二n型LDD区域)38相对于栅极电极35的漏极侧的侧壁上形成的侧墙隔离层36而自匹配地形成，因此与栅极电极35隔开相当于沿着栅极长度方向的侧墙隔离层36的膜厚的距离而形成。
LDMOSFET的源极包括：与沟道形成区域接触的n-型源极区域40；以及与n-型源极区域40接触且与沟道形成区域隔开而形成的n+型源极区域41，其中，n+型源极区域41的杂质浓度比n-型源极区域40高。
n-型源极区域40相对于栅极电极35而自匹配地形成，且其端部以与沟道形成区域接触的方式而在栅极电极35的侧壁下部终止。而且，在n-型源极区域40的下部，也可形成p型晕圈区域(图中未示出)，但所述p型晕圈区域并非必须形成，在形成有所述p型晕圈区域时，更可抑制杂质从源极向沟道形成区域的扩散以及进一步抑制短沟道效果，因此更能抑制阈值电压的下降。
n+型源极区域41是相对于栅极电极35的源极侧的侧壁上形成的侧墙隔离层36而自匹配地形成，因此n+型源极区域41接触n-型源极区域40而形成，且与沟道形成区域隔开相当于沿着栅极长度方向的侧墙隔离层36的膜厚的距离而形成。n+型源极区域41的底部的位置比n-型源极区域40的底部的位置深。
如上所述，将介隔在栅极电极35与n+型漏极区域39之间的低浓度n型漏极区域(n型LDD区域)设为双重结构，使最靠近栅极电极35的第一n-型漏极区域37的杂质浓度相对较低，而使与栅极电极35隔开的第二n-型漏极区域38的杂质浓度相对较高。由此，耗尽层将扩散到栅极电极35与漏极之间，结果，形成在栅极电极35与其附近的第一n-型漏极区域37之间的反馈电容(Cgd)变小。另外，由于第二n-型漏极区域38的杂质浓度高，因此导通电阻(Ron)也变小。由于第二n-型漏极区域38形成在与栅极电极35隔开的位置，因此对反馈电容(Cgd)造成的影响甚微。由于可使导通电阻(Ron)与反馈电容(Cgd)变小，因此能够提高放大电路的电力附加效率。
另外，在本专利申请书中，MOSFET和LDMOSFET不仅包括将氧化膜(氧化硅膜)用于栅极绝缘膜的MISFET，还包括将氧化膜(氧化硅膜)以外的绝缘膜用于栅极绝缘膜的MISFET。
本实施方式中，LDMOSFET为MISFET(Metal InsulatorSemiconductor Field Effect Transistor，MIS型场效应晶体管)元件，为具有如下特征(第一～第三特征)的MISFET元件。
第一特征是：为了能以短沟道长度实现高电压动作，在LDMOSFET的栅极电极35的漏极侧形成有LDD(Lightly doped drain，轻掺杂漏极)区域。即，LDMOSFET的漏极由高杂质浓度的n+型区域(本实施方式中为n+型漏极区域39)与杂质浓度比n+型区域低的LDD区域(本实施方式中为第一n-型漏极区域37及第二n-型漏极区域38)构成，其中，n+型区域(n+型漏极区域39)经由LDD区域而与栅极电极35(或栅极电极35下方的沟道形成区域)隔开而形成。由此，能够实现高耐压。漏极侧的LDD区域中的电荷量(杂质浓度)以及栅极电极35的端部与n+型漏极区域(漏极高浓度区域)39之间的沿着平面(外延层31b的主表面)的距离必须最佳化为：LDMOSFET之击穿电压达到最大值。
第二特征是：在LDMOSFET的源极侧的源极形成区域(n-型源极区域40及n+型源极区域41)与沟道形成区域上，形成有穿透抑止栓用p型阱(p型基底区域)33。其中，在LDMOSFET的漏极侧(漏极形成区域)中，不形成所述p型阱33，或者只以与靠近沟道区域一侧的漏极形成区域之一部分接触的方式来形成所述p型阱33。
第三特征是：LDMOSFET具有源极(本实施方式中为由n-型源极区域40及n+型源极区域41构成的源极区域)与漏极(本实施方式中为由第一n型漏极区域37、第二n-型漏极区域38及n+型漏极区域39构成的漏极区域)相对于栅极电极35为非对称的结构。
在n+型源极区域41的端部(与接触n-型源极区域40的一侧为相反侧的端部)，形成有与n+型源极区域41接触的p型穿孔层(p型半导体区域)44。在p型穿孔层44的表面附近，形成有杂质浓度比p型穿孔层44高的p+型半导体区域45。p型穿孔层44是用于将LDMOSFET的源极与基板本体31a进行电连接的导电层，例如由埋入到形成于外延层31b的槽的内部的p型多晶硅膜所形成。p型穿孔层44的前端部(底部)到达基板本体31a。p型穿孔层44也可由埋入到形成于基板31上的槽内的金属层所形成。
在n+型源极区域41及p+型半导体区域45的表面(上部)，通过自对准硅化物(Self Aligned Silicide，简写为“Salicide”)技术等而形成有金属硅化物层(如硅化镍层或硅化钴层)49，n+型源极区域41与p+型半导体区域45经由所述金属硅化物层49而电连接。
在外延层31b的主表面上，以覆盖栅极电极35及侧墙隔离层36的方式而形成有绝缘膜(层间绝缘膜)46。绝缘膜46如由薄的氮化硅膜和其上的厚氧化硅膜的层叠膜等构成。绝缘膜46的上表面以进行过平坦化。
在绝缘膜46上形成有接触孔(开口部、通孔、贯穿孔)，在接触孔内，埋入有以钨(W)膜为主体的栓塞(连接用埋入导体)48。接触孔及埋在接触孔中的栓塞48形成于漏极(n+型漏极区域39)或栅极电极35等的上部。
在埋入有栓塞48的绝缘膜46上，形成有由以铝(Al)等为主体的导电体膜构成的布线(第一层布线)M1。布线M1是通过对埋入有栓塞48的绝缘膜46上所形成的导电体膜进行图形化而形成。而且，也可不形成栓塞48，而是以填埋接触孔内的方式在绝缘膜46上形成布线M1用导电体膜，并对所述导电体膜进行图形化，以形成与填埋接触孔内的栓塞部分一体化的布线M1，此时，栓塞48由与布线M1相同的材料构成，且与布线M1一体化形成。
布线M1具有栅极布线M1G以及漏极布线M1D1、M1D2。其中，栅极布线M1G经由栓塞48与形成于主MOSFET区域RG1及感应MOSFET区域RG2中的栅极电极7电连接。漏极布线M1D1经由栓塞48与形成于主MOSFET区域RG1中的n+型漏极区域39电连接。漏极布线M 1D2经由栓塞48与形成于感应MOSFET区域RG2中的n+型漏极区域39电连接。
布线M1被由聚酰亚胺树脂等构成的绝缘性的保护膜(绝缘膜)50所覆盖。即，在绝缘膜46上，以覆盖布线M1的方式形成有保护膜50。所述保护膜50为半导体芯片CPH最上层的膜(绝缘膜)。在保护膜50上形成有多个开口部51，布线M1之一部分从各开口部51露出。从开口部51露出的布线M1成为焊盘电极(焊盘)。
即，由从开口部51露出的栅极布线M1G形成上述功率MOSFETQH1及感应MOSFETQS1的栅极用上述焊盘PDHG。而且，由从开口部51露出的漏极布线M1D1形成上述功率MOSFETQH1的漏极用上述焊盘PDHS1、PDHS2、PDHS3。而且，由从开口部51露出的漏极布线M1D2形成上述感应MOSFETQS1的漏极用上述焊盘PDHS4。上述功率MOSFETQH1的漏极用上述焊盘PDHS1、PDHS2、PDHS3通过最上层的保护膜50而分离，但通过漏极布线M1D1而彼此电连接。另一方面，由于漏极布线M1D2与漏极布线M1D1分离，因此感应MOSFETQS1的漏极用上述焊盘PDHS4与功率MOSFETQH1的漏极用上述焊盘PDHS1、PDHS2、PDHS3电分离而不会发生短路。
在焊盘PDHS1、PDHS2、PDHS3、PDHS4、PDHG的表面(即在开口部51的底部露出的部分的布线M1上)，有时也会通过镀敷法等而形成与上述金属层14同样的金属层(图中未示出)。
在基板31的背面(与形成有外延层31b的一侧的主表面为相反侧的主表面)，形成有背面电极BE1，但在实施方式1中，背面电极BE1为漏极用背面电极，而在本实施方式中，背面电极BE1为源极用背面电极。背面电极BE1形成于构成半导体芯片CPH的基板31的整个背面。
主MOSFET区域RG1及感应MOSFET区域RG2的外延层31b上形成的LDMOSFET的源极(n-型源极区域40及n+型源极区域41)经由金属硅化物层49或p型穿孔层44而与基板本体31a电连接，此外还经由基板本体31a而与源极用背面电极BE1电连接。
主MOSFET区域RG1的外延层31b上形成的LDMOSFET的漏极(第一n-型漏极区域37、第二n-型漏极区域38及n+型漏极区域39)经由栓塞48(配置在n+型漏极区域39上的栓塞48)、漏极布线M1D1而与漏极用焊盘PDHS1、PDHS2、PDHS3电连接。
感应MOSFET区域RG2的外延层31b上形成的LDMOSFET的漏极(第一n-型漏极区域37、第二n-型漏极区域38及n+型漏极区域39)经由栓塞48(配置在n+型漏极区域39上的栓塞48)、漏极布线M1D2而与漏极用焊盘PDHS4电连接。
主MOSFET区域RG1及感应MOSFET区域RG2的外延层31上形成的LDMOSFET的栅极电极35经由栓塞48(配置在栅极电极35上的栓塞48)及栅极布线M1G而与栅极用焊盘PDHG电连接。
如上所述，在本实施方式中，在半导体芯片CPH内形成有功率MOSFETQH1用LDMOSFET和感应MOSFETQS1用LDMOSFET。并且，在本实施方式中，在半导体芯片CPH的主表面(上表面、表面)形成有上述焊盘PDHS1、PDHS2、PDHS3、PDHS4以作为漏极用焊盘，在半导体芯片CPH的背面形成有上述焊盘PDHG以作为栅极用焊盘，在半导体芯片CPH的背面形成有上述背面电极BE1以作为源极用背面电极。
而且，在本实施方式中，半导体芯片CPL的结构(剖面结构)基本与半导体芯片CPH的结构(剖面结构)相同，半导体芯片CPL是在与上述基板31同样的基板上形成有LDMOSFET的半导体芯片，半导体芯片CPH上形成的各单位LDMOSFET单元的结构与半导体芯片CPH上的各单位LDMOSFET单元基本相同。但是，不在半导体芯片CPL中形成感应MOSFETQS1，而是在上述主MOSFET区域RG1与感应MOSFET区域RG2合起来的整个区域形成有构成功率MOSFETQL1的多个单位LDMOSFET单元，通过使所述多个单位LDMOSFET单元并联而形成功率MOSFETQL1。
对于半导体芯片CPH上的主MOSFET区域RG1、感应MOSFET区域RG2、焊盘PDHG、PDHS1、PDHS2、PDHS3、PDHS4的布局，由于与图26～图28(第一实施方式的第一变形例)所示的芯片布局基本相同，因此不再进行重复说明。而且，对于半导体芯片CPH上的栅极布线M1G、漏极布线M1D1及漏极布线M1D2的布局，由于与图26～图28(第一实施方式的第一变形例)所示的芯片布局中的栅极布线M1G、源极布线10S1及源极布线10S2基本相同，因此不再进行重复说明。而且，对于图10～图12的芯片布局、图23～图25的芯片布局、实施方式1的第二、第三及第4变形例的芯片布局的半导体芯片CPH，也可适用本实施方式。
即，在实施方式1的半导体芯片CPH、CPL中，取代沟槽型栅极型MOSFET而形成LDMOSFET，从而可将芯片表面侧的源极用焊盘(焊盘PDHS1、PDHS2、PDHS3、PDHS4)取代漏极用焊盘，并可将芯片背面侧的漏极背面电极(背面电极BE1)取代源极背面电极，以及将源极布线取代漏极布线。此时，实施方式1也有效，这里虽不进行重复说明，但是将图46～图48的半导体器件SM1d中适用本实施方式的半导体芯片CPH的情况作为一例进行说明。
图57对应于图46，所示的是在图46～图48所示的实施方式1中第6变形例的半导体器件SM1d适用了本实施方式的半导体芯片CPH时的俯视透视图。图58及图59是图57的半导体器件SM1f的剖面图，分别对应于图47及图48，图57的J-J线的剖面图对应于图58，图57的K-K线的剖面图对应于图59。下面，将适用了本实施方式的半导体芯片CPH的图57～图59所示的半导体器件SM1d称作半导体器件SM1f。
关于半导体芯片CPH的不同点已在上文进行了叙述，此外，图46～图48的半导体器件SM1d与图57～图59的半导体器件SM1f的不同点如下。
即，在图46～图48的半导体器件SM1d中，半导体芯片CPH的焊盘PDHS 1a、PDHS 1b经由金属板MP1而与导线布线LB电连接，由于所述焊盘PDHS1a、PDHS1b为功率MOSFETQH1的源极用焊盘，因此通过金属板MP1连接到焊盘PDHS 1a、PDHS 1b的导线布线LB为功率MOSFETQH1的源极用导线布线。在图46～图48的半导体器件SM1d中，半导体芯片CPH的焊盘PDHS4经由引线WA与导线LD5电连接，由于所述焊盘PDHS4为感应MOSFETQS1的源极用焊盘，因此通过引线WA连接到焊盘PDHS4的导线LD5为感应MOSFETQS1的源极用导线。另外，在图46～图48的半导体器件SM1d中，由于半导体芯片CPH的上述背面电极BE1为漏极用背面电极，因此经由上述粘合层SD 1而与半导体芯片CPH的上述背面电极BE1的芯片焊盘DP2及连结于芯片焊盘DP2的导线LD1为功率MOSFETQH1及感应MOSFETQS1的漏极用芯片焊盘及导线电连接。
相反地，在图57～图59的半导体器件SM1f中，半导体芯片CPH的焊盘PDHS1a、PDHS1b经由金属板MP1而与导线布线LB电连接，由于所述焊盘PDHS1a、PDHS1b为功率MOSFETQH1的漏极用焊盘，因此通过金属板MP1连接到焊盘PDHS1a、PDHS1b的导线布线LB为功率MOSFETQH1的漏极用导线布线。在图57～图59的半导体器件SM1f中，半导体芯片CPH的焊盘PDHS4经由引线WA而与导线LD5电连接，由于所述焊盘PDHS4为感应MOSFETQS1的漏极用焊盘，因此通过引线WA连接到焊盘PDHS4的导线LD5为感应MOSFETQS1的漏极用导线。而且，在图57～图59的半导体器件SM1f中，半导体芯片CPH的上述背面电极BE1为源极用背面电极，因此经由上述粘合层SD1而与半导体芯片CPH的上述背面电极BE1电连接的芯片焊盘DP2及连结于芯片焊盘DP2的导线LD1为功率MOSFETQH1及感应MOSFETQS1的源极用芯片焊盘及导线。
图57～图59所示的半导体器件SM1f的其他结构与图46～图48所示的半导体器件SM1d基本相同，因此不再进行重复说明。而且，在将本实施方式适用于图49及图50所示的半导体器件SM1e的情况下，其不同点也与图57～图59所示的半导体器件SM1f所说明的内容一样。
而且，也可将本实施方式的半导体芯片CPH、CPL适用于图2～图7所示的半导体器件SM1、图35及图36所示的半导体器件SM1a、图41～图43所示的半导体器件SM1b、图44及图45所示的半导体器件SM1c等。
图60对应于实施方式1的图1，所示的是适用本实施方式时的电路图。
实施方式1的半导体芯片CPH中，功率MOSFETQH1的漏极与感应MOSFETQS1的漏极为共用，但在本实施方式的半导体芯片CPH中，功率MOSFETQH1的源极与感应MOSFETQS1的源极为共用。因此，优选将图1的电路变更为图60所示的电路类型。
即，实施方式1中，流经功率MOSFETQH1的电流Idh从输出节点N1输出，而流经感应MOSFETQS 1的电流Ise不从输出节点N1输出。因此，实施方式1中，如图1所示，可直接使电流Ise流经电阻RST以检测(实际上是转换成电压来检测)电流Ise的值。另一方面，本实施方式中，功率MOSFETQH1的源极与感应MOSFETQS1的源极为共用，因此流经功率MOSFETQH1的电流Idh和流经感应MOSFETQS1的电流Ise的合计电流从输出节点N1输出。因此，在图60所示的电路中，通过生成与流经感应MOSFETQS1的电流Ise对等的电流Iref，并使所述电流Iref流经电阻RST以检测(实际上是转换成电压来检测)电流Ise的值，从而能够间接检测流经感应MOSFETQS1的电流Ise的值。除此以外，在图60所示的电路的情况下，基本上与参照图1进行说明时的内容相同，因此不再进行重复说明。
以上，基于所述实施方式具体说明了由本案发明人完成的发明，但本发明并不限定于所述实施方式，当然能够在不脱离其主旨的范围内实施种种变更。
产业上的可利用性
本发明可有效适用于半导体器件。

Claims (22)

1.一种半导体器件，包括：
第一芯片搭载部，所述第一芯片搭载部具有导电性；
第一半导体芯片，所述第一半导体芯片具有第一主表面和处于所述第一主表面相反一侧的第一背面，所述第一背面经由导电性接合材料与所述第一芯片搭载部接合；以及
封装部，所述封装部对所述第一半导体芯片及所述第一芯片搭载部的至少一部分进行封装，
该半导体器件的特征在于，
在所述第一半导体芯片上形成有漏极彼此电连接且栅极彼此电连接的第一MOSFET及第二MOSFET，
所述第一MOSFET形成于所述第一半导体芯片的所述第一主表面的第一区域上，
所述第二MOSFET形成于所述第一半导体芯片的所述第一主表面的第二区域上，并且所述第二MOSFET是用于检测流经所述第一MOSFET的电流的元件，
与所述第一MOSFET、所述第二MOSFET的栅极电连接的第一栅极焊盘、与所述第一MOSFET的源极电连接的第一源极焊盘、以及与所述第二MOSFET的源极电连接的第二源极焊盘形成于所述第一半导体芯片的所述第一主表面上，
与所述第一MOSFET、所述第二MOSFET的漏极电连接的漏极电极形成于所述第一半导体芯片的所述第一背面上，
在所述第一半导体芯片的所述第一主表面上，所述第二区域的面积比第一区域小，且所述第二区域位于所述第二源极焊盘的内侧。
2.如权利要求1所述的半导体器件，其特征在于，
形成于所述第二区域的所述第二MOSFET的源极区域与所述第二源极焊盘经由形成于所述第一半导体芯片的源极用布线而电连接。
3.如权利要求2所述的半导体器件，其特征在于，
在所述第一半导体芯片的所述第一主表面上，所述第二区域配置在所述第一栅极焊盘的内侧。
4.如权利要求3所述的半导体器件，其特征在于，
在所述第一半导体芯片的所述第一主表面上，俯视时所述第二区域被所述第一区域所包围。
5.如权利要求4所述的半导体器件，其特征在于，
在所述第一半导体芯片的所述第一主表面上，俯视时所述第二区域被所述第一源极焊盘所包围。
6.如权利要求5所述的半导体器件，其特征在于，
根据流经所述第二MOSFET的电流来控制所述第一MOSFET。
7.如权利要求6所述的半导体器件，其特征在于，还包括：
第一导体部，所述第一导体部的至少一部分被所述封装部所封装，
其中，所述第一源极焊盘与所述第一导体部经由第一导体板而电连接，
在所述第一半导体芯片的主表面上，俯视时所述第二区域与所述导体板重合。
8.如权利要求7所述的半导体器件，其特征在于，还包括：
第二半导体芯片，所述第2半导体芯片搭载在所述第一导体部上；以及
第二导体部，所述第2导体部的至少一部分被所述封装部所封装，
其中，所述第二半导体芯片具有第二主表面及位于所述第二主表面相反一侧的第二背面，
且所述第二背面经由导电性接合材料而与所述第一导体部接合，
在所述第二半导体芯片上，形成有第三MOSFET，
与所述第三MOSFET的栅极电连接的第二栅极焊盘、以及与所述第三MOSFET的源极电连接的第三源极焊盘形成于所述第二半导体芯片的所述第二主表面上，
与所述第三MOSFET的漏极电连接的漏极电极形成于所述第二半导体芯片的所述第二背面上，
所述第三源极焊盘与所述第二导体部经由第二导体板而电连接。
9.如权利要求8所述的半导体器件，其特征在于，还包括：
第二芯片搭载部；以及
第三半导体芯片，所述第三半导体芯片具有第三主表面及位于所述第三主表面相反一侧的第三背面，且所述第三背面与所述第二芯片搭载部接合，
其中，在所述第三半导体芯片上，形成有控制所述第一MOSFET和所述第二MOSFET的控制电路，
所述第一栅极焊盘、所述第二栅极焊盘及所述第二源极焊盘分别经由引线而与所述第二半导体芯片的焊盘电连接。
10.如权利要求9所述的半导体器件，其特征在于，
当判断出流经所述第二MOSFET的电流过大时，所述第三半导体芯片的所述控制电路使所述第一MOSFET断开。
11.如权利要求4所述的半导体器件，其特征在于，
在所述第一半导体芯片的所述第一主表面上，还形成有与所述第一MOSFET的源极电连接的第三源极焊盘，
将所述第一MOSFET、所述第二MOSFET的栅极和所述第一栅极焊盘电连接的栅极用布线与所述源极用布线为同一层，且俯视时延伸至所述第一源极焊盘与所述第三源极焊盘之间，
所述源极用布线以俯视时在所述第一源极焊盘与所述第三源极焊盘之间沿着所述栅极用布线的方式而延伸。
12.如权利要求11所述的半导体器件，其特征在于，还包括：
第一导体部，所述第一导体部的至少一部分被所述封装部所封装，
其中，所述第一源极焊盘以及所述第三源极焊盘与所述第一导体部经由第一导体板而电连接，
在所述第一半导体芯片的主表面上，俯视时所述第二区域与所述导体板重合。
13.一种半导体器件，包括：
第一芯片搭载部，所述第一芯片搭载部具有导电性；
第一半导体芯片，所述第一半导体芯片具有第一主表面及位于所述第一主表面相反一侧的第一背面，且所述第一背面经由导电性接合材料而与所述第一芯片搭载部接合；以及
封装部，所述封装部对所述第一半导体芯片及所述第一芯片搭载部的至少一部分进行封装，
该半导体器件的特征在于，
在所述第一半导体芯片上形成有漏极彼此电连接且栅极彼此电连接的第一MOSFET及第二MOSFET，
所述第一MOSFET形成于所述第一半导体芯片的所述第一主表面的第一区域，
所述第二MOSFET形成于所述第一半导体芯片的所述第一主表面的第二区域上，并且所述第二MOSFET是用于检测流经所述第一MOSFET的电流的元件，
与所述第一MOSFET及所述第二MOSFET的栅极电连接的第一栅极焊盘、与所述第一MOSFET的源极电连接的第一源极焊盘和与所述第二MOSFET的源极电连接的第二源极焊盘形成于所述第一半导体芯片的所述第一主表面上，
与所述第一MOSFET及所述第二MOSFET的漏极电连接的漏极电极形成于所述第一半导体芯片的所述第一背面，
在所述第一半导体芯片的所述第一主表面上，所述第二区域的面积比第一区域小，且俯视时所述第二区域被所述第一区域所包围。
14.如权利要求13所述的半导体器件，其特征在于，
在所述第一半导体芯片的所述第一主表面上，俯视时所述第二源极焊盘与所述第二区域重合。
15.如权利要求14所述的半导体器件，其特征在于，
在所述第一半导体芯片的所述第一主表面上，所述第二源极焊盘配置在所述第一栅极焊盘的内侧。
16.如权利要求15所述的半导体器件，其特征在于，
在所述第一半导体芯片的所述第一主表面中，俯视时所述第二源极焊盘被所述第一源极焊盘所包围。
17.如权利要求16所述的半导体器件，其特征在于，还包括：
第一导体部，所述第一导体部的至少一部分被所述封装部所封装，
其中，所述第一源极焊盘与所述第二导体部经由第一导体板而电连接。
18.如权利要求17所述的半导体器件，其特征在于，
所述第一导体板具有开口部，
在所述第一半导体芯片的所述第一主表面上，俯视时所述第二源极焊盘从所述开口部露出，
在所述第二源极焊盘上连接有引线。
19.如权利要求18所述的半导体器件，其特征在于，还包括：
第二半导体芯片，所述第二半导体芯片搭载在所述第一导体部上；以及
第二导体部，所述第二导体部的至少一部分被所述封装部所封装，
其中，所述第二半导体芯片具有第二主表面及位于所述第二主表面相反一侧的第二背面，且所述第二背面经由导电性接合材料而与所述第一导体部接合，
所述第二半导体芯片上形成有第三MOSFET，
与所述第三MOSFET的栅极电连接的第二栅极焊盘、以及与所述第三MOSFET的源极电连接的第三源极焊盘形成于所述第二半导体芯片的所述第二主表面上，
与所述第三MOSFET的漏极电连接的漏极电极形成于所述第二半导体芯片的所述第二背面上，
所述第三源极焊盘与所述第二导体部经由第二导体板而电连接。
20.如权利要求19所述的半导体器件，其特征在于，还包括：
第二芯片搭载部；以及
第三半导体芯片，所述第3半导体芯片具有第三主表面及位于所述第三主表面相反一侧的第三背面，且所述第三背面与所述第二芯片搭载部接合，
其中，在所述第二半导体芯片上，形成有控制所述第一MOSFET及所述第二MOSFET的控制电路，
所述第一栅极焊盘、所述第二栅极焊盘及所述第二源极焊盘分别经由引线而与所述第三半导体芯片的焊盘电连接。
21.一种半导体器件，包括：
第一芯片搭载部，所述第一芯片搭载部具有导电性；
第一半导体芯片，所述第一半导体芯片具有第一主表面及位于所述第一主表面相反一侧的第一背面，所述第一背面经由导电性接合材料而与所述第一芯片搭载部接合；以及
封装部，所述封装部对所述第一半导体芯片及所述第一芯片搭载部的至少一部分进行封装，
所述半导体器件的特征在于，
在所述第一半导体芯片上，形成有源极彼此电连接且栅极彼此电连接的第一MOSFET及第二MOSFET，
所述第一MOSFET形成于所述第一半导体芯片的所述第一主表面的第一区域，
所述第二MOSFET形成于所述第一半导体芯片的所述第一主表面的第二区域上，并且所述第二MOSFET是用于检测流经所述第一MOSFET的电流的元件，
与所述第一MOSFET、所述第二MOSFET的栅极电连接的第一栅极焊盘、与所述第一MOSFET的漏极电连接的第一漏极焊盘、以及与所述第二MOSFET的漏极电连接的第二漏极焊盘形成于所述第一半导体芯片的所述第一主表面上，
与所述第一MOSFET及所述第二MOSFET的源极电连接的源极电极形成于所述第一半导体芯片的所述第一背面，
在所述第一半导体芯片的所述第一主表面上，所述第二区域的面积比第一区域小，且所述第二区域位于所述第二漏极焊盘的内侧。
22.一种半导体器件，包括：
第一芯片搭载部，所述第一芯片搭载部具有导电性；
第一半导体芯片，所述第一半导体芯片具有第一主表面及位于所述第一主表面相反一侧的第一背面，所述第一背面经由导电性接合材料而与所述第一芯片搭载部接合；以及
封装部，所述封装部对所述第一半导体芯片及所述第一芯片搭载部的至少一部分进行封装，
所述半导体器件的特征在于，
在所述第一半导体芯片上，形成有源极彼此电连接且栅极彼此电连接的第一MOSFET及第二MOSFET，
所述第一MOSFET形成于所述第一半导体芯片的所述第一主表面的第一区域上，
所述第二MOSFET形成于所述第一半导体芯片的所述第一主表面的第二区域上，并且所述第二MOSFET是用于检测流经所述第一MOSFET的电流的元件，
与所述第一MOSFET、所述第二MOSFET的栅极电连接的第一栅极焊盘、与所述第一MOSFET的漏极电连接的第一漏极焊盘、以及与所述第二MOSFET的漏极电连接的第二漏极焊盘形成于所述第一半导体芯片的所述第一主表面上，
与所述第一MOSFET、所述第二MOSFET的源极电连接的源极电极形成于所述第一半导体芯片的所述第一背面上，
在所述第一半导体芯片的所述第一主表面上，所述第二区域的面积比第一区域小，且俯视时所述第二区域被所述第一区域所包围。
CN201210229641.5A 2011-06-30 2012-06-29 半导体器件 Active CN102856309B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2011-145701 2011-06-30
JP2011145701A JP5706251B2 (ja) 2011-06-30 2011-06-30 半導体装置

Publications (2)

Publication Number Publication Date
CN102856309A true CN102856309A (zh) 2013-01-02
CN102856309B CN102856309B (zh) 2016-05-18

Family

ID=47389772

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201210229641.5A Active CN102856309B (zh) 2011-06-30 2012-06-29 半导体器件

Country Status (4)

Country Link
US (1) US8633550B2 (zh)
JP (1) JP5706251B2 (zh)
CN (1) CN102856309B (zh)
TW (2) TWI520300B (zh)

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104241259A (zh) * 2013-06-14 2014-12-24 瑞萨电子株式会社 半导体器件和电子器件
CN106206560A (zh) * 2015-03-27 2016-12-07 力祥半导体股份有限公司 半导体装置
CN108140610A (zh) * 2015-10-01 2018-06-08 罗姆股份有限公司 半导体设备
CN108364942A (zh) * 2017-01-27 2018-08-03 瑞萨电子株式会社 半导体器件
CN108736740A (zh) * 2017-04-24 2018-11-02 三菱电机株式会社 半导体装置
CN110010578A (zh) * 2017-12-08 2019-07-12 罗姆股份有限公司 半导体封装
CN110675832A (zh) * 2019-09-12 2020-01-10 深圳市华星光电半导体显示技术有限公司 一种goa电路布局
CN110911400A (zh) * 2018-09-14 2020-03-24 东芝存储器株式会社 半导体器件
CN111725296A (zh) * 2019-03-22 2020-09-29 三菱电机株式会社 半导体装置
CN112530894A (zh) * 2020-11-25 2021-03-19 通富微电子股份有限公司技术研发分公司 功率模块及具有其的电子设备、键合金属片的制备方法
CN114830333A (zh) * 2019-12-23 2022-07-29 三菱电机株式会社 半导体装置及半导体模块

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5755533B2 (ja) * 2011-08-26 2015-07-29 ルネサスエレクトロニクス株式会社 半導体装置
US20140001480A1 (en) * 2012-07-02 2014-01-02 Infineon Technologies Ag Lead Frame Packages and Methods of Formation Thereof
US9478484B2 (en) 2012-10-19 2016-10-25 Infineon Technologies Austria Ag Semiconductor packages and methods of formation thereof
US9442025B2 (en) * 2013-10-30 2016-09-13 Apple Inc. System and method for calibrating temperatures sensor for integrated circuits
US9269699B2 (en) * 2014-05-09 2016-02-23 Alpha And Omega Semiconductor Incorporated Embedded package and method thereof
US9791881B2 (en) 2014-07-22 2017-10-17 Infineon Technologies Austria Ag Self-driven synchronous rectification for a power converter
CN115483211A (zh) 2014-08-19 2022-12-16 维西埃-硅化物公司 电子电路
DE102015011718A1 (de) 2014-09-10 2016-03-10 Infineon Technologies Ag Gleichrichtervorrichtung und Anordnung von Gleichrichtern
KR20160054339A (ko) * 2014-11-06 2016-05-16 주식회사 실리콘웍스 개선된 패턴을 가지는 기판 및 집적회로 칩
JP6364543B2 (ja) 2015-03-30 2018-07-25 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US10217690B2 (en) * 2015-11-30 2019-02-26 Kabushiki Kaisha Toshiba Semiconductor module that have multiple paths for heat dissipation
US10050025B2 (en) * 2016-02-09 2018-08-14 Texas Instruments Incorporated Power converter monolithically integrating transistors, carrier, and components
TWI598766B (zh) * 2016-03-14 2017-09-11 神雲科技股份有限公司 防竄改系統及其防竄改電路
JP6594810B2 (ja) * 2016-03-23 2019-10-23 ルネサスエレクトロニクス株式会社 電流検出回路及びそれを備えたｄｃｄｃコンバータ
CN108282092B (zh) * 2017-01-05 2020-08-14 罗姆股份有限公司 整流ic以及使用该整流ic的绝缘型开关电源
CN108511411B (zh) * 2017-02-28 2021-09-10 株式会社村田制作所 半导体装置
US11227862B2 (en) 2017-02-28 2022-01-18 Murata Manufacturing Co., Ltd. Semiconductor device
US10121742B2 (en) * 2017-03-15 2018-11-06 Amkor Technology, Inc. Method of forming a packaged semiconductor device using ganged conductive connective assembly and structure
IT201700046614A1 (it) * 2017-04-28 2018-10-28 St Microelectronics Srl Dispositivo mos di potenza con sensore di corrente integrato e relativo processo di fabbricazione
US10693002B2 (en) 2017-09-07 2020-06-23 Fuji Electric Co., Ltd. Semiconductor device
US11177201B2 (en) * 2017-11-15 2021-11-16 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor packages including routing dies and methods of forming same
KR20190071111A (ko) * 2017-12-14 2019-06-24 삼성전자주식회사 엑스선 검사 장비 및 이를 이용하는 반도체 장치 제조 방법
JP6937705B2 (ja) * 2018-01-30 2021-09-22 ルネサスエレクトロニクス株式会社 半導体装置、電流検出方法および負荷駆動システム
FR3079664B1 (fr) * 2018-03-30 2020-04-24 Institut Vedecom Element modulaire de commutation de puissance et ensemble demontable de plusieurs elements modulaires
JP7206652B2 (ja) * 2018-03-30 2023-01-18 富士電機株式会社 半導体装置、半導体パッケージ、半導体モジュール、および半導体回路装置
CN110323273A (zh) 2018-03-30 2019-10-11 富士电机株式会社 半导体装置、半导体封装、半导体模块及半导体电路装置
JP6510123B2 (ja) * 2018-07-02 2019-05-08 ルネサスエレクトロニクス株式会社 半導体装置
JP7290960B2 (ja) * 2019-03-11 2023-06-14 ローム株式会社 半導体装置
US11175321B1 (en) 2020-07-08 2021-11-16 Renesas Electronics Corporation Semiconductor device
JP2023038533A (ja) * 2021-09-07 2023-03-17 株式会社 日立パワーデバイス 半導体装置
US20240203981A1 (en) * 2022-12-14 2024-06-20 Infineon Technologies Austria Ag GaN Die Having a Main GaN Power Transistor and a GaN Current Sense Transistor

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050286194A1 (en) * 2004-06-23 2005-12-29 Atsushi Fujiki Power transistor device and a power control system for using it
US20090189219A1 (en) * 2008-01-30 2009-07-30 Shinbori Atsushi Semiconductor device and manufacturing method of the same
US20110121804A1 (en) * 2009-11-20 2011-05-26 Renesas Electronics Corporation Semiconductor device and power source device

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6278830A (ja) * 1985-09-30 1987-04-11 Mitsubishi Electric Corp 半導体素子用樹脂封止装置
JP3063167B2 (ja) * 1989-12-29 2000-07-12 日本電気株式会社 電流検出端子付ｍｏｓ ｆｅｔおよびその製造方法
JPH03227096A (ja) * 1990-01-31 1991-10-08 Matsushita Electric Works Ltd 電気回路装置及びその製法
JP3982842B2 (ja) * 1993-08-18 2007-09-26 株式会社ルネサステクノロジ 半導体装置
US6005433A (en) * 1998-07-30 1999-12-21 Credence Systems Corporation Low charge injection mosfet switch
JP2000306382A (ja) * 1999-02-17 2000-11-02 Hitachi Ltd 半導体集積回路装置
JP2001102518A (ja) * 1999-09-29 2001-04-13 Sharp Corp 電力用半導体装置
JP2003051598A (ja) * 2001-05-31 2003-02-21 Hideshi Ito 高周波パワーｍｏｓｆｅｔ
JP2005025907A (ja) * 2003-07-03 2005-01-27 Hitachi Ltd 半導体集積回路装置
JP4829480B2 (ja) 2004-05-10 2011-12-07 三菱電機株式会社 半導体装置
JP2006108567A (ja) * 2004-10-08 2006-04-20 Sanyo Electric Co Ltd スイッチング素子およびそれを用いた保護回路
US7898092B2 (en) * 2007-11-21 2011-03-01 Alpha & Omega Semiconductor, Stacked-die package for battery power management
JP5028748B2 (ja) * 2005-04-15 2012-09-19 富士電機株式会社 パワー半導体デバイスの温度計測装置
JP2007035672A (ja) * 2005-07-22 2007-02-08 Renesas Technology Corp 半導体集積回路装置
JP4936315B2 (ja) * 2005-11-08 2012-05-23 ルネサスエレクトロニクス株式会社 スイッチング電源装置と半導体集積回路装置
JP4256381B2 (ja) * 2005-11-09 2009-04-22 株式会社東芝 半導体装置
JP5042492B2 (ja) * 2005-12-19 2012-10-03 ルネサスエレクトロニクス株式会社 半導体装置
US7598603B2 (en) * 2006-03-15 2009-10-06 Infineon Technologies Ag Electronic component having a power switch with an anode thereof mounted on a die attach region of a heat sink
JP4836125B2 (ja) * 2006-04-20 2011-12-14 ルネサスエレクトロニクス株式会社 半導体装置
JP4895104B2 (ja) 2006-07-06 2012-03-14 ルネサスエレクトロニクス株式会社 半導体装置
DE102008045410B4 (de) * 2007-09-05 2019-07-11 Denso Corporation Halbleitervorrichtung mit IGBT mit eingebauter Diode und Halbleitervorrichtung mit DMOS mit eingebauter Diode
JP5012737B2 (ja) 2007-09-05 2012-08-29 株式会社デンソー 半導体装置
JP2008199037A (ja) * 2008-03-10 2008-08-28 Renesas Technology Corp 電力用半導体装置および電源回路
US7799646B2 (en) * 2008-04-07 2010-09-21 Alpha & Omega Semiconductor, Ltd Integration of a sense FET into a discrete power MOSFET
US8148815B2 (en) * 2008-10-13 2012-04-03 Intersil Americas, Inc. Stacked field effect transistor configurations
JP2011049273A (ja) 2009-08-26 2011-03-10 Toyota Motor Corp 半導体装置と半導体装置の制御方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050286194A1 (en) * 2004-06-23 2005-12-29 Atsushi Fujiki Power transistor device and a power control system for using it
US20090189219A1 (en) * 2008-01-30 2009-07-30 Shinbori Atsushi Semiconductor device and manufacturing method of the same
US20110121804A1 (en) * 2009-11-20 2011-05-26 Renesas Electronics Corporation Semiconductor device and power source device

Cited By (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110299341A (zh) * 2013-06-14 2019-10-01 瑞萨电子株式会社 半导体器件和电子器件
US10453946B2 (en) 2013-06-14 2019-10-22 Renesas Electronics Corporation Semiconductor device and an electronic device
CN104241259A (zh) * 2013-06-14 2014-12-24 瑞萨电子株式会社 半导体器件和电子器件
CN106206560A (zh) * 2015-03-27 2016-12-07 力祥半导体股份有限公司 半导体装置
CN106206560B (zh) * 2015-03-27 2019-05-21 力智电子股份有限公司 半导体装置
CN108140610B (zh) * 2015-10-01 2022-04-01 罗姆股份有限公司 半导体设备
CN108140610A (zh) * 2015-10-01 2018-06-08 罗姆股份有限公司 半导体设备
CN108364942A (zh) * 2017-01-27 2018-08-03 瑞萨电子株式会社 半导体器件
CN108736740A (zh) * 2017-04-24 2018-11-02 三菱电机株式会社 半导体装置
CN108736740B (zh) * 2017-04-24 2020-06-30 三菱电机株式会社 半导体装置
CN110010578A (zh) * 2017-12-08 2019-07-12 罗姆股份有限公司 半导体封装
CN110010578B (zh) * 2017-12-08 2022-11-29 罗姆股份有限公司 半导体封装
CN110911400A (zh) * 2018-09-14 2020-03-24 东芝存储器株式会社 半导体器件
CN110911400B (zh) * 2018-09-14 2023-09-29 铠侠股份有限公司 半导体器件
CN111725296A (zh) * 2019-03-22 2020-09-29 三菱电机株式会社 半导体装置
CN111725296B (zh) * 2019-03-22 2024-05-14 三菱电机株式会社 半导体装置
US11488557B2 (en) 2019-09-12 2022-11-01 Shenzhen China Star Optoelectronics Semiconductor Display Technology Co., Ltd. Gate driver on array circuit layout
CN110675832A (zh) * 2019-09-12 2020-01-10 深圳市华星光电半导体显示技术有限公司 一种goa电路布局
CN114830333A (zh) * 2019-12-23 2022-07-29 三菱电机株式会社 半导体装置及半导体模块
CN112530894A (zh) * 2020-11-25 2021-03-19 通富微电子股份有限公司技术研发分公司 功率模块及具有其的电子设备、键合金属片的制备方法
CN112530894B (zh) * 2020-11-25 2024-08-06 通富微电科技(南通)有限公司 功率模块及具有其的电子设备、键合金属片的制备方法

Also Published As

Publication number Publication date
JP5706251B2 (ja) 2015-04-22
US20130001792A1 (en) 2013-01-03
TW201310604A (zh) 2013-03-01
TWI520300B (zh) 2016-02-01
TW201611230A (zh) 2016-03-16
JP2013012669A (ja) 2013-01-17
CN102856309B (zh) 2016-05-18
US8633550B2 (en) 2014-01-21
TWI575704B (zh) 2017-03-21

Similar Documents

Publication Publication Date Title
CN102856309B (zh) 半导体器件
JP5755533B2 (ja) 半導体装置
US10204899B2 (en) Semiconductor device with first and second chips and connections thereof and a manufacturing method of the same
JP4426955B2 (ja) 半導体装置
US8742490B2 (en) Vertical power transistor die packages and associated methods of manufacturing
JP5905622B2 (ja) 半導体装置
JP5315378B2 (ja) Ｄｃ／ｄｃコンバータ用半導体装置
JP2011228719A (ja) Ｄｃ／ｄｃコンバータ用半導体装置
JP5648095B2 (ja) 半導体装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
CB02 Change of applicant information

Address after: Tokyo, Japan, Japan

Applicant after: Renesas Electronics Corporation

Address before: Kanagawa

Applicant before: Renesas Electronics Corporation

COR Change of bibliographic data
C14 Grant of patent or utility model
GR01 Patent grant