JP3063167B2 - 電流検出端子付ｍｏｓ ｆｅｔおよびその製造方法 - Google Patents
電流検出端子付ｍｏｓ ｆｅｔおよびその製造方法Info
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-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
-
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
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- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
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Description
【０００１】
【産業上の利用分野】本発明はパワーＭＯＳ ＦＥＴに
関し、特に電流検出端子付ＭＯＳ ＦＥＴに関する。
関し、特に電流検出端子付ＭＯＳ ＦＥＴに関する。
【０００２】
【従来の技術】パワーＭＯＳ ＦＥＴは、多数のＭＯＳ
ＦＥＴセルを並列に接続した構成を有している。パワ
ーＭＯＳ ＦＥＴに流れる電流値を検出することがしば
しば必要となる。この電流値は１０アンペアの程度に達
するので、直接これを測定するのは得策とはいえない。
そこで少数のＭＯＳ ＦＥＴセルをパワーＭＯＳ ＦＥ
Ｔ本体と並列に接続した電流検出素子を設けた電流検出
端子付ＭＯＳ ＦＥＴが提案されている（ＵＳＰ ４，
５５３，０８４）。このような電流検出端子付ＭＯＳ
ＦＥＴにおいて、パワーＭＯＳ ＦＥＴ本体のソース端
子を２個設け、そのうち一個をケルビン端子と称し、電
流検出素子のソース端子をミラー端子と称する。ミラー
端子とケルビン端子間に抵抗値Ｒのセンス抵抗を接続
し、センス抵抗Ｒの両端の電位差Ｖを測定することによ
ってパワーＭＯＳ ＦＥＴ本体に流れる電流Ｉを知るこ
とができる。すなわち、パワーＭＯＳ ＦＥＴ本体のＭ
ＯＳ ＦＥＴセルの総数と電流検出素子のＭＯＳ ＦＥ
Ｔセルの数との比をｎとすると、ＶはほぼＩＲ／ｎに等
しい。
ＦＥＴセルを並列に接続した構成を有している。パワ
ーＭＯＳ ＦＥＴに流れる電流値を検出することがしば
しば必要となる。この電流値は１０アンペアの程度に達
するので、直接これを測定するのは得策とはいえない。
そこで少数のＭＯＳ ＦＥＴセルをパワーＭＯＳ ＦＥ
Ｔ本体と並列に接続した電流検出素子を設けた電流検出
端子付ＭＯＳ ＦＥＴが提案されている（ＵＳＰ ４，
５５３，０８４）。このような電流検出端子付ＭＯＳ
ＦＥＴにおいて、パワーＭＯＳ ＦＥＴ本体のソース端
子を２個設け、そのうち一個をケルビン端子と称し、電
流検出素子のソース端子をミラー端子と称する。ミラー
端子とケルビン端子間に抵抗値Ｒのセンス抵抗を接続
し、センス抵抗Ｒの両端の電位差Ｖを測定することによ
ってパワーＭＯＳ ＦＥＴ本体に流れる電流Ｉを知るこ
とができる。すなわち、パワーＭＯＳ ＦＥＴ本体のＭ
ＯＳ ＦＥＴセルの総数と電流検出素子のＭＯＳ ＦＥ
Ｔセルの数との比をｎとすると、ＶはほぼＩＲ／ｎに等
しい。
【０００３】電流Ｉが１０アンペア、ｎが３０００、Ｒ
が３０オームのとき、センス抵抗の両端には１００ミリ
ボルトの電位差が生じる。
が３０オームのとき、センス抵抗の両端には１００ミリ
ボルトの電位差が生じる。
【０００４】
【発明が解決しようとする課題】従来の電流検出端子付
ＭＯＳ ＦＥＴにおいては、センス抵抗は外付けとなっ
ている。従って、外部雑音の影響を受け易く、電流検出
が不正確となる欠点がある。
ＭＯＳ ＦＥＴにおいては、センス抵抗は外付けとなっ
ている。従って、外部雑音の影響を受け易く、電流検出
が不正確となる欠点がある。
【０００５】大きな外部雑音を受けた場合、それを検出
して測定値から除去するなどの方策を講ずることも可能
であるが、回路構成が複雑となり検出効率も悪くなる。
して測定値から除去するなどの方策を講ずることも可能
であるが、回路構成が複雑となり検出効率も悪くなる。
【０００６】本発明の目的は、電流検出を正確に実行で
きる電流検出端子付ＭＯＳ ＦＥＴおよびその製造方法
を提供することにある。
きる電流検出端子付ＭＯＳ ＦＥＴおよびその製造方法
を提供することにある。
【０００７】本発明の他の目的は、電流検出を効率よく
実行できる電流検出端子付ＭＯＳ ＦＥＴおよびその製
造方法を提供することにある。
実行できる電流検出端子付ＭＯＳ ＦＥＴおよびその製
造方法を提供することにある。
【０００８】
【課題を解決するための手段】本発明の電流検出端子付
ＭＯＳ ＦＥＴは、多数のＭＯＳ ＦＥＴセル、好まし
くは縦型ＭＯＳ ＦＥＴセルを集積した半導体ペレット
を有している。多数のＭＯＳ ＦＥＴセルの大部分のも
のが並列に接続されてＭＯＳ ＦＥＴ本体を構成する。
１個又は並列接続された少数のＭＯＳ ＦＥＴセルが電
流検出素子を構成する。ＭＯＳ ＦＥＴ本体のセルのゲ
ート電極および電流検出素子のゲート電極は互いに接続
され、共通のゲート電極配線およびゲートパッドに接続
される。ＭＯＳ ＦＥＴ本体の全てのセルのソース領域
はソース電極を介してソースパッドおよびケルビンパッ
ドに接続される。電流検出素子のセルのソース領域は、
ミラーパッドに接続される。ＭＯＳ ＦＥＴ本体のソー
ス電極とミラーパッドとの間に電流検出用の抵抗素子が
配置される。抵抗素子は、好ましくは、ゲート電極と同
一材料の膜抵抗体を有している。
ＭＯＳ ＦＥＴは、多数のＭＯＳ ＦＥＴセル、好まし
くは縦型ＭＯＳ ＦＥＴセルを集積した半導体ペレット
を有している。多数のＭＯＳ ＦＥＴセルの大部分のも
のが並列に接続されてＭＯＳ ＦＥＴ本体を構成する。
１個又は並列接続された少数のＭＯＳ ＦＥＴセルが電
流検出素子を構成する。ＭＯＳ ＦＥＴ本体のセルのゲ
ート電極および電流検出素子のゲート電極は互いに接続
され、共通のゲート電極配線およびゲートパッドに接続
される。ＭＯＳ ＦＥＴ本体の全てのセルのソース領域
はソース電極を介してソースパッドおよびケルビンパッ
ドに接続される。電流検出素子のセルのソース領域は、
ミラーパッドに接続される。ＭＯＳ ＦＥＴ本体のソー
ス電極とミラーパッドとの間に電流検出用の抵抗素子が
配置される。抵抗素子は、好ましくは、ゲート電極と同
一材料の膜抵抗体を有している。
【０００９】又、本発明の電流検出端子付ＭＯＳ ＦＥ
Ｔの製造方法は、第１導電型半導体基板の一主表面にゲ
ート絶縁膜を形成する工程と、ポリシリコン膜を被着し
てパターニングすることによりメッシュ状のゲート電極
および膜抵抗体を形成する工程と、前記ゲート電極をマ
スクとして前記第１導電型半導体基板の一主表面部にイ
オン注入を行ない第２導電型ベース領域を形成する工程
と、前記第２導電型ベース領域に選択的にイオン注入を
行ない第１導電型ソース領域を形成する工程と、絶縁膜
を堆積したのち前記第１導電型ソース領域部上および前
記膜抵抗体部上の所定箇所に開口を設ける工程と、導電
膜を堆積したのちパターニングを行って所定の前記第１
導電型ソース領域と前記膜抵抗体の一端に接続されるソ
ース電極および他の所定の前記第１導電型ソース領域と
前記膜抵抗体の他端に接続されるミラーパッドを形成す
る工程とを有している。
Ｔの製造方法は、第１導電型半導体基板の一主表面にゲ
ート絶縁膜を形成する工程と、ポリシリコン膜を被着し
てパターニングすることによりメッシュ状のゲート電極
および膜抵抗体を形成する工程と、前記ゲート電極をマ
スクとして前記第１導電型半導体基板の一主表面部にイ
オン注入を行ない第２導電型ベース領域を形成する工程
と、前記第２導電型ベース領域に選択的にイオン注入を
行ない第１導電型ソース領域を形成する工程と、絶縁膜
を堆積したのち前記第１導電型ソース領域部上および前
記膜抵抗体部上の所定箇所に開口を設ける工程と、導電
膜を堆積したのちパターニングを行って所定の前記第１
導電型ソース領域と前記膜抵抗体の一端に接続されるソ
ース電極および他の所定の前記第１導電型ソース領域と
前記膜抵抗体の他端に接続されるミラーパッドを形成す
る工程とを有している。
【００１０】
【実施例】図１から図６を参照して本発明の電流検出端
子付ＭＯＳ ＦＥＴの第１の実施例について説明する。
子付ＭＯＳ ＦＥＴの第１の実施例について説明する。
【００１１】本発明の電流検出端子付ＭＯＳ ＦＥＴの
回路図を図１に示す。
回路図を図１に示す。
【００１２】ＭＯＳ ＦＥＴ ＭＮ１は多数のＭＯＳ
ＦＥＴセルを並列に接続したパワーＭＯＳ ＦＥＴであ
る。ＭＯＳ ＦＥＴ ＭＮ１のゲート，ドレインおよび
ソースはそれぞれゲート端子Ｇ，ドレイン端子Ｄおよび
ソース端子Ｓに接続されている。ＭＯＳ ＦＥＴ ＭＮ
２は１個または少数のＭＯＳ ＦＥＴセルを並列に接続
した構成を有している。ＭＯＳ ＦＥＴ ＭＮ２のゲー
ト，ドレインおよびソースはそれぞれゲート端子Ｇ，ド
レイン端子Ｄおよびミラー端子Ｍに接続されている。ソ
ース端子Ｓに接続されたケルビン端子Ｋとミラー端子Ｍ
の間にはセンス抵抗Ｒが接続されている。センス抵抗Ｒ
は、ＭＯＳ ＦＥＴ ＭＮ１およびＭＯＳ ＦＥＴ Ｍ
Ｎ２と同一の半導体ペレットに集積されている。従来の
電流検出端子付ＭＯＳ ＦＥＴでは、センス抵抗Ｒが内
蔵されていず、使用時に外付け抵抗としてケルビン端子
Ｋとミラー端子Ｍ間に接続される。
ＦＥＴセルを並列に接続したパワーＭＯＳ ＦＥＴであ
る。ＭＯＳ ＦＥＴ ＭＮ１のゲート，ドレインおよび
ソースはそれぞれゲート端子Ｇ，ドレイン端子Ｄおよび
ソース端子Ｓに接続されている。ＭＯＳ ＦＥＴ ＭＮ
２は１個または少数のＭＯＳ ＦＥＴセルを並列に接続
した構成を有している。ＭＯＳ ＦＥＴ ＭＮ２のゲー
ト，ドレインおよびソースはそれぞれゲート端子Ｇ，ド
レイン端子Ｄおよびミラー端子Ｍに接続されている。ソ
ース端子Ｓに接続されたケルビン端子Ｋとミラー端子Ｍ
の間にはセンス抵抗Ｒが接続されている。センス抵抗Ｒ
は、ＭＯＳ ＦＥＴ ＭＮ１およびＭＯＳ ＦＥＴ Ｍ
Ｎ２と同一の半導体ペレットに集積されている。従来の
電流検出端子付ＭＯＳ ＦＥＴでは、センス抵抗Ｒが内
蔵されていず、使用時に外付け抵抗としてケルビン端子
Ｋとミラー端子Ｍ間に接続される。
【００１３】図２を参照すると、電流検出端子付ＭＯＳ
ＦＥＴの第１の実施例に使用される半導体ペレット１
０１の表面には、ゲートパッド１０２，ゲート電極配線
１０３および１０４，ミラーパッド１０６，ケルビンパ
ッド１０７，ソースパッド１０８が設けられている。半
導体ペレット１０１は図示しないパッケージに搭載され
る。ゲートパッド１０２，ミラーパッド１０６，ケルビ
ンパッド１０７およびソースパッド１０８はそれぞれパ
ッケージの図示しない内部リードとワイヤボンディング
されゲート端子Ｇ，ミラー端子Ｍ，ケルビン端子Ｋおよ
びソース端子Ｓに導出される。
ＦＥＴの第１の実施例に使用される半導体ペレット１
０１の表面には、ゲートパッド１０２，ゲート電極配線
１０３および１０４，ミラーパッド１０６，ケルビンパ
ッド１０７，ソースパッド１０８が設けられている。半
導体ペレット１０１は図示しないパッケージに搭載され
る。ゲートパッド１０２，ミラーパッド１０６，ケルビ
ンパッド１０７およびソースパッド１０８はそれぞれパ
ッケージの図示しない内部リードとワイヤボンディング
されゲート端子Ｇ，ミラー端子Ｍ，ケルビン端子Ｋおよ
びソース端子Ｓに導出される。
【００１４】ゲート電極配線１０３およびゲートパッド
１０２はアルミニウム配線層であり、図３を参照する
と、その下層に設けられたポリシリコン膜１０４ｂに接
続されている。ポリシリコン膜１０４ｂは、メッシュ状
のゲート電極を構成するポリシリコン膜１０４ａと接続
されている。
１０２はアルミニウム配線層であり、図３を参照する
と、その下層に設けられたポリシリコン膜１０４ｂに接
続されている。ポリシリコン膜１０４ｂは、メッシュ状
のゲート電極を構成するポリシリコン膜１０４ａと接続
されている。
【００１５】ソースパッド１０８は、ゲート電極配線１
０３とは分離されているアルミニウム配線層であり、図
４を参照するとソース電極１０５に接続されている。
ケルビンパッド１０７はソースパッド１０８と同様の構
造を有している。ただ、面積が小さい点で相違している
のみである。
０３とは分離されているアルミニウム配線層であり、図
４を参照するとソース電極１０５に接続されている。
ケルビンパッド１０７はソースパッド１０８と同様の構
造を有している。ただ、面積が小さい点で相違している
のみである。
【００１６】ミラーパッド１０６は、ゲートパッド１０
２，ゲート電極配線１０３，ケルビンパッド１０７、ソ
ース電極１０５およびソースパッド１０８と同一層次の
アルミニウム膜からなっている。図５および図６を参照
すると、ミラーパッド１０６はソース電極１０５と分離
され、ＭＯＳ ＦＥＴ ＭＮ２のソース１２０に接続さ
れている。
２，ゲート電極配線１０３，ケルビンパッド１０７、ソ
ース電極１０５およびソースパッド１０８と同一層次の
アルミニウム膜からなっている。図５および図６を参照
すると、ミラーパッド１０６はソース電極１０５と分離
され、ＭＯＳ ＦＥＴ ＭＮ２のソース１２０に接続さ
れている。
【００１７】ソース電極１０５とミラーパッド１０６の
間には膜抵抗体１１９が接続されている。膜抵抗体１１
９は、ゲート電極（１０４ａ）と同時に形成されるポリ
シリコン膜であって、センス抵抗Ｒを構成している。
間には膜抵抗体１１９が接続されている。膜抵抗体１１
９は、ゲート電極（１０４ａ）と同時に形成されるポリ
シリコン膜であって、センス抵抗Ｒを構成している。
【００１８】図３，図４および図６において、Ｎ型シリ
コン基板１１１は抵抗率２．０Ω−ｃｍのエピタキシャ
ル基板であり、裏面の全体に亘って抵抗率０．００８〜
０．０１８Ω−ｃｍの高濃度Ｎ層１１０を有している。
ドレイン電極１０９は高濃度Ｎ層１１０に被着されたア
ルミニウム膜である。Ｎ型シリコン基板１１１の表面部
のうち、ゲートパッド１０２，ゲート電極配線１０３，
ミラーパッド１０６の主要部，ケルビンパッド１０７，
およびソースパッド１０８のそれぞれ下部に高濃度Ｐ型
層１１２が設けられている。そうして高濃度Ｐ型層１１
２の上には厚さ６００ｎｍの酸化シリコン膜１１７が設
けられている。ゲートパッド１０２部、ゲート電極配線
１０３部では酸化シリコン膜１１７上にポリシリコン膜
１０４ｂが設けられ、ミラーパッド１０３部では酸化シ
リコン膜１１７上にポリシリコン膜からなる膜抵抗体１
１９が設けられている。これらのポリシリコン膜はリン
シリケートガラス（ＰＳＧ）などの絶縁膜１１８で覆わ
れている。ゲートパッド１０２およびゲート電極配線１
０３は絶縁膜１１８に設けられた開孔１２１を介してポ
リシリコン膜１０４ｂに接続されている。同様に、膜抵
抗体１１９は、開孔１２２を介してソース電極１０５
に、開孔１２３を介してミラーパッド１０６にそれぞれ
接続されている。又、ケルビンパッド１０７とソースパ
ッド１０８は絶縁膜１１８上に直接設けられている。
コン基板１１１は抵抗率２．０Ω−ｃｍのエピタキシャ
ル基板であり、裏面の全体に亘って抵抗率０．００８〜
０．０１８Ω−ｃｍの高濃度Ｎ層１１０を有している。
ドレイン電極１０９は高濃度Ｎ層１１０に被着されたア
ルミニウム膜である。Ｎ型シリコン基板１１１の表面部
のうち、ゲートパッド１０２，ゲート電極配線１０３，
ミラーパッド１０６の主要部，ケルビンパッド１０７，
およびソースパッド１０８のそれぞれ下部に高濃度Ｐ型
層１１２が設けられている。そうして高濃度Ｐ型層１１
２の上には厚さ６００ｎｍの酸化シリコン膜１１７が設
けられている。ゲートパッド１０２部、ゲート電極配線
１０３部では酸化シリコン膜１１７上にポリシリコン膜
１０４ｂが設けられ、ミラーパッド１０３部では酸化シ
リコン膜１１７上にポリシリコン膜からなる膜抵抗体１
１９が設けられている。これらのポリシリコン膜はリン
シリケートガラス（ＰＳＧ）などの絶縁膜１１８で覆わ
れている。ゲートパッド１０２およびゲート電極配線１
０３は絶縁膜１１８に設けられた開孔１２１を介してポ
リシリコン膜１０４ｂに接続されている。同様に、膜抵
抗体１１９は、開孔１２２を介してソース電極１０５
に、開孔１２３を介してミラーパッド１０６にそれぞれ
接続されている。又、ケルビンパッド１０７とソースパ
ッド１０８は絶縁膜１１８上に直接設けられている。
【００１９】メッシュ状のゲート電極１０４ａは、厚さ
５０ｎｍの酸化シリコン膜からなるゲート絶縁膜１１６
上に設けられている。ゲート絶縁膜１１６は半導体基板
１１１の表面に設けられている。メッシュ状のゲート電
極１０４ａの網の目（ゲート電極が存在しない部分）の
直下部において、Ｎ型シリコン基板１１１の表面部には
Ｐ型ベース領域１１４が設けられている（図４および図
６）。Ｐ型ベース領域１１４の中央部には高濃度Ｐ型ベ
ース領域１１３が設けられている。Ｐ型ベース領域１１
４はゲート電極１０４ａ直下部にまで伸びている。Ｎ型
ソース領域１１５はＰ型ベース領域１１４内のゲート電
極１０４ａ直下部の周辺に設けられている。ソース電極
１０５は、ゲート電極１０４ａを覆う絶縁膜１１８に設
けられた開孔１２４を介して各ＭＯＳ ＦＥＴセルのＮ
型ソース領域１１５および高濃度Ｐ型ベース領域１１３
と接続される。
５０ｎｍの酸化シリコン膜からなるゲート絶縁膜１１６
上に設けられている。ゲート絶縁膜１１６は半導体基板
１１１の表面に設けられている。メッシュ状のゲート電
極１０４ａの網の目（ゲート電極が存在しない部分）の
直下部において、Ｎ型シリコン基板１１１の表面部には
Ｐ型ベース領域１１４が設けられている（図４および図
６）。Ｐ型ベース領域１１４の中央部には高濃度Ｐ型ベ
ース領域１１３が設けられている。Ｐ型ベース領域１１
４はゲート電極１０４ａ直下部にまで伸びている。Ｎ型
ソース領域１１５はＰ型ベース領域１１４内のゲート電
極１０４ａ直下部の周辺に設けられている。ソース電極
１０５は、ゲート電極１０４ａを覆う絶縁膜１１８に設
けられた開孔１２４を介して各ＭＯＳ ＦＥＴセルのＮ
型ソース領域１１５および高濃度Ｐ型ベース領域１１３
と接続される。
【００２０】図３および図４に示すように、半導体チッ
プの外周部にはＮ型ソース領域１１５と同時に形成され
てたＮ型層１１５ａが設けられ、ソース電極１０５と分
離されているが層次は同じアルミニウム配線層１０５ａ
と接続されたチャネルストッパである。
プの外周部にはＮ型ソース領域１１５と同時に形成され
てたＮ型層１１５ａが設けられ、ソース電極１０５と分
離されているが層次は同じアルミニウム配線層１０５ａ
と接続されたチャネルストッパである。
【００２１】ＭＯＳ ＦＥＴセルの大きさについて述べ
る。ゲート電極１０４ａの厚さは６００ｎｍ、幅は１３
μｍ、Ｐ型ベース領域１１４で区画された領域（図５に
破線の正方形で示した領域）の平面積は１２μｍ×１２
μｍである。膜抵抗体１１９の大きさはほぼ１２μｍ×
１６μｍ、抵抗値は２０オームから３０オームである。
ＭＯＳ ＦＥＴセル総数は約３０００である。この実施
例では、ＭＯＳ ＦＥＴ ＭＮ２は１個のＭＯＳ ＦＥ
Ｔセルで構成されている。
る。ゲート電極１０４ａの厚さは６００ｎｍ、幅は１３
μｍ、Ｐ型ベース領域１１４で区画された領域（図５に
破線の正方形で示した領域）の平面積は１２μｍ×１２
μｍである。膜抵抗体１１９の大きさはほぼ１２μｍ×
１６μｍ、抵抗値は２０オームから３０オームである。
ＭＯＳ ＦＥＴセル総数は約３０００である。この実施
例では、ＭＯＳ ＦＥＴ ＭＮ２は１個のＭＯＳ ＦＥ
Ｔセルで構成されている。
【００２２】膜抵抗体１１９がソース電極１０５とミラ
ーパッド１０６間に挿入されていることが従来の電流検
出端子付ＭＯＳ ＦＥＴとの相違点である。
ーパッド１０６間に挿入されていることが従来の電流検
出端子付ＭＯＳ ＦＥＴとの相違点である。
【００２３】後述するように、膜抵抗体１１９を設ける
ために、特別の工程を追加する必要はない。又、ボンデ
ィングパッドもゲートパッド１０２，ミラーパッド１０
６，ケルビンパッド１０７およびソースパッド１０８の
４個でよく従来のものと同じである。半導体ペレットの
サイズも実質上同一であるといえる。
ために、特別の工程を追加する必要はない。又、ボンデ
ィングパッドもゲートパッド１０２，ミラーパッド１０
６，ケルビンパッド１０７およびソースパッド１０８の
４個でよく従来のものと同じである。半導体ペレットの
サイズも実質上同一であるといえる。
【００２４】次に、電流検出端子付ＭＯＳ ＦＥＴの製
造方法の第１の実施例について説明する。
造方法の第１の実施例について説明する。
【００２５】まず、図７（ａ）に示すように、裏面に高
濃度Ｎ層１１０を有するＮ型シリコン基板１１１を用意
する。次に熱酸化を行い厚さ７５０ｎｍの酸化シリコン
膜１２６を形成する。酸化シリコン膜１２６を選択的に
除去して開孔を形成し、その開孔を通してイオン注入法
によりボロンを打込み、拡散させて高濃度Ｐ型チャネル
ストッパ１１２，ＭＯＳ ＦＥＴセルの高濃度Ｐ型ベー
ス領域１１３および図示しないフィールドリングを形成
する。ボロン注入の条件は、エネルギー７０ｋｅＶ、打
込み量一平方センチメートル当り１０の１４乗（１Ｅ１
４と記す。以下これに準じる）である。ボロン打込み後
の押込み拡散により、高濃度Ｐ型の領域１１２，１１３
の表面に酸化膜１２７が形成される。
濃度Ｎ層１１０を有するＮ型シリコン基板１１１を用意
する。次に熱酸化を行い厚さ７５０ｎｍの酸化シリコン
膜１２６を形成する。酸化シリコン膜１２６を選択的に
除去して開孔を形成し、その開孔を通してイオン注入法
によりボロンを打込み、拡散させて高濃度Ｐ型チャネル
ストッパ１１２，ＭＯＳ ＦＥＴセルの高濃度Ｐ型ベー
ス領域１１３および図示しないフィールドリングを形成
する。ボロン注入の条件は、エネルギー７０ｋｅＶ、打
込み量一平方センチメートル当り１０の１４乗（１Ｅ１
４と記す。以下これに準じる）である。ボロン打込み後
の押込み拡散により、高濃度Ｐ型の領域１１２，１１３
の表面に酸化膜１２７が形成される。
【００２６】次に、図７（ｂ）に示すように、セル領域
の酸化シリコン膜１２６および酸化膜１２７を除去し、
厚さ５０ｎｍのゲート絶縁膜１１６（酸化シリコン膜）
を形成する。あるいは、酸化シリコン膜１２６および酸
化膜１２７を全て除去したのち、改めて１００ｎｍから
１０００ｎｍの酸化シリコン膜を形成し、選択的に除去
したのちゲート絶縁膜１１６を形成してもよい。セル領
域以外の、チャネルストッパ１１２の表面上などでは、
ゲート酸化膜の成長とともに酸化膜が成長し、厚い酸化
膜１１７となる。次に全面に厚さ６００ｎｍのポリシリ
コン膜１２８を形成する。
の酸化シリコン膜１２６および酸化膜１２７を除去し、
厚さ５０ｎｍのゲート絶縁膜１１６（酸化シリコン膜）
を形成する。あるいは、酸化シリコン膜１２６および酸
化膜１２７を全て除去したのち、改めて１００ｎｍから
１０００ｎｍの酸化シリコン膜を形成し、選択的に除去
したのちゲート絶縁膜１１６を形成してもよい。セル領
域以外の、チャネルストッパ１１２の表面上などでは、
ゲート酸化膜の成長とともに酸化膜が成長し、厚い酸化
膜１１７となる。次に全面に厚さ６００ｎｍのポリシリ
コン膜１２８を形成する。
【００２７】次に、図７（ｄ）に示すように、ポリシリ
コン膜１２８を選択的に除去し、ゲート電極（１０４
ａ）および膜抵抗体１１９のパターニングを行なう。次
にゲート電極（１０４ａ）および膜抵抗体１１９をマス
クとしてゲート絶縁膜１１６を除去する。次にボロンイ
オンをエネルギー７０ｋｅＶ、打込み量一平方センチメ
ートル当り９Ｅ１３の条件で注入したのち熱処理を行な
ってＰ型ベース領域１１４を形成する。このとき、Ｐ型
ベース領域１１４および高濃度Ｐ型ベース領域１１３上
に薄い酸化膜１２９が形成される。ゲート電極１０４
ａ，膜抵抗体１１９の表面にも同様に図示しない酸化膜
が形成される。
コン膜１２８を選択的に除去し、ゲート電極（１０４
ａ）および膜抵抗体１１９のパターニングを行なう。次
にゲート電極（１０４ａ）および膜抵抗体１１９をマス
クとしてゲート絶縁膜１１６を除去する。次にボロンイ
オンをエネルギー７０ｋｅＶ、打込み量一平方センチメ
ートル当り９Ｅ１３の条件で注入したのち熱処理を行な
ってＰ型ベース領域１１４を形成する。このとき、Ｐ型
ベース領域１１４および高濃度Ｐ型ベース領域１１３上
に薄い酸化膜１２９が形成される。ゲート電極１０４
ａ，膜抵抗体１１９の表面にも同様に図示しない酸化膜
が形成される。
【００２８】次に、図７（ｄ）に示すように、厚さ１．
２μｍのアルミニウム膜を蒸着法により形成し、選択的
に除去することにより高濃度Ｐ型ベース領域１１３の上
方にアルミニウムマスク１３０を形成する。リンイオン
をエネルギー８０ｋｅＶ、打込み量一平方センチメート
ル当り５Ｅ１５で注入し、熱処理を行ない高濃度Ｎ型ソ
ース領域１１５を形成する。
２μｍのアルミニウム膜を蒸着法により形成し、選択的
に除去することにより高濃度Ｐ型ベース領域１１３の上
方にアルミニウムマスク１３０を形成する。リンイオン
をエネルギー８０ｋｅＶ、打込み量一平方センチメート
ル当り５Ｅ１５で注入し、熱処理を行ない高濃度Ｎ型ソ
ース領域１１５を形成する。
【００２９】次に、図６に示すように、アルミニウムマ
スク１３０を除去し、リンシリゲートガラスなどの絶縁
膜１１８を堆積したのち、開孔１２２，１２３および１
２４を設ける。アルミニウム膜を蒸着法により被着し、
パターニングを行な い、ゲートパッド１０２，ゲート
電極配線１０３，ソース電極１０５，ミラーパッド１０
６，ケルビンパッド１０７，ソースパッド１０８などを
形成する。
スク１３０を除去し、リンシリゲートガラスなどの絶縁
膜１１８を堆積したのち、開孔１２２，１２３および１
２４を設ける。アルミニウム膜を蒸着法により被着し、
パターニングを行な い、ゲートパッド１０２，ゲート
電極配線１０３，ソース電極１０５，ミラーパッド１０
６，ケルビンパッド１０７，ソースパッド１０８などを
形成する。
【００３０】以上説明したように、膜抵抗体１１９は、
ゲート電極１０４ａと同時に形成することができ、何ら
特別の工程は追加されない。
ゲート電極１０４ａと同時に形成することができ、何ら
特別の工程は追加されない。
【００３１】ソース電極１０５とミラーパッド１０６と
の間に１本の膜抵抗体１１９を挿入した例について説明
したが、数個から数十個の膜抵抗体を並列に挿入し、レ
ーザー照射によるトリミングを行えばセンス抵抗の精度
を向上させることができる。
の間に１本の膜抵抗体１１９を挿入した例について説明
したが、数個から数十個の膜抵抗体を並列に挿入し、レ
ーザー照射によるトリミングを行えばセンス抵抗の精度
を向上させることができる。
【００３２】次に、本発明の電流検出端子付ＭＯＳ Ｆ
ＥＴの第２の実施例について説明する。
ＥＴの第２の実施例について説明する。
【００３３】図８および図９を参照すると、ソース電極
１０５ａとミラーパッド１０６ａとの間にＰ型拡散層１
３１が設けられている。Ｐ型拡散層１３１はＰ型ベース
領域１１４と同時に形成される。この実施例は、センス
抵抗として拡散抵抗を利用したものである。抵抗値の絶
対精度は約１５％であり、ポリシリコン抵抗の約２０％
より良好である。この第２の実施例の他の部分は電流検
出端子付ＭＯＳ ＦＥＴの第１の実施例と同じであり、
図８および図９に図５および図６と同一の参照数字によ
って示し、その説明は省略する。
１０５ａとミラーパッド１０６ａとの間にＰ型拡散層１
３１が設けられている。Ｐ型拡散層１３１はＰ型ベース
領域１１４と同時に形成される。この実施例は、センス
抵抗として拡散抵抗を利用したものである。抵抗値の絶
対精度は約１５％であり、ポリシリコン抵抗の約２０％
より良好である。この第２の実施例の他の部分は電流検
出端子付ＭＯＳ ＦＥＴの第１の実施例と同じであり、
図８および図９に図５および図６と同一の参照数字によ
って示し、その説明は省略する。
【００３４】
【発明の効果】以上説明したように本発明は、電流検出
端子付ＭＯＳ ＦＥＴのセンサ抵抗を半導体ペレットに
設けて内蔵させることによって、ミラー端子とケルビン
端子間の電位差として負荷電流を検出することができ
る。従って外部雑音の影響を受けることがなく、外付け
抵抗を必要としないので検出回路の構成が簡単となり検
出効率を改善することができる。又、センス抵抗を内蔵
させるための特別の製造工程を追加する必要もなく、ワ
イヤボンディングの数や外部端子の増加も伴なわない。
端子付ＭＯＳ ＦＥＴのセンサ抵抗を半導体ペレットに
設けて内蔵させることによって、ミラー端子とケルビン
端子間の電位差として負荷電流を検出することができ
る。従って外部雑音の影響を受けることがなく、外付け
抵抗を必要としないので検出回路の構成が簡単となり検
出効率を改善することができる。又、センス抵抗を内蔵
させるための特別の製造工程を追加する必要もなく、ワ
イヤボンディングの数や外部端子の増加も伴なわない。
【００３５】以上の実施例では、二重拡散型の縦型ＭＯ
Ｓ ＦＥＴについて説明したが、Ｖ−ＭＯＳ ＦＥＴに
本発明を適用することも可能である。又、ソース電極と
ドレイン電極が半導体ペレットの表面側と裏面側にそれ
ぞれ設けられているものだけに限定されるわけでもな
い。
Ｓ ＦＥＴについて説明したが、Ｖ−ＭＯＳ ＦＥＴに
本発明を適用することも可能である。又、ソース電極と
ドレイン電極が半導体ペレットの表面側と裏面側にそれ
ぞれ設けられているものだけに限定されるわけでもな
い。
【図１】本発明による電流検出端子付ＭＯＳ ＦＥＴの
回路図である。
回路図である。
【図２】本発明電流検出端子付ＭＯＳ ＦＥＴの第１の
実施例を説明するための半導体ペレットの略平面図であ
る。
実施例を説明するための半導体ペレットの略平面図であ
る。
【図３】図２のＡ−Ａ線拡大断面図である。
【図４】図２のＢ−Ｂ線拡大断面図である。
【図５】図２のＣ部の拡大略平面図である。
【図６】図５のＹ−Ｙ線拡大断面図である。
【図７】本発明電流検出端子付ＭＯＳ ＦＥＴの製造方
法の第１の実施例を説明するため（ａ）〜（ｄ）に分図
して示す工程順断面図である。
法の第１の実施例を説明するため（ａ）〜（ｄ）に分図
して示す工程順断面図である。
【図８】本発明電流検出端子付ＭＯＳ ＦＥＴの第２の
実施例を説明するための半導体ペレットの一部を示す平
面図である。
実施例を説明するための半導体ペレットの一部を示す平
面図である。
【図９】図８のＹ−Ｙ線拡大断面図である。
１０１ 半導体ペレット １０２ ゲートパッド １０３，１０４ ゲート電極配線 １０４ａ，１０４ｂ ポリシリコン膜 １０５ ソース電極 １０６ ミラーパッド １０７ ケルビンパッド １０８ ソースパッド １０９ ドレイン電極 １１０ 高濃度Ｎ層 １１１ Ｎ型シリコン基体 １１２ 高濃度Ｐ型チャネルストッパ １１３ 高濃度Ｐ型ベース領域 １１４ Ｐ型ベース領域 １１５ Ｎ型ソース領域 １１６ ゲート絶縁膜 １１７ 酸化シリコン膜 １１８ 絶縁膜 １１９ 膜抵抗体 １２０ ソース １２１ 開孔 １２２ 開孔 １２３ 開孔 １２４ 開孔 １２５ 開孔 １２６ 酸化シリコン膜 １２７ 酸化膜 １２８ ポリシリコン膜 １２９ 酸化膜 １３０ アルミニウムマスク １３１ Ｐ型拡散層
Claims (3)
- 【請求項１】 第１の数のＭＯＳトランジスタを並列接
続して構成されるパワーＭＯＳトランジスタと、前記第
１の数よりも小さい第２の数のＭＯＳトランジスタが前
記パワーＭＯＳトランジスタと並列接続して構成される
電流検出素子と、前記パワーＭＯＳトランジスタのソー
スが接続されるケルビンパッドと、前記電流検出素子の
ソースが接続されるミラーパッドと、前記ミラーパッド
とケルビンパッドとの間に接続された抵抗素子と、を備
える電流検出端子付きＭＯＳＦＥＴであって、前記抵抗
素子は、一導電型の半導体基板上に形成された第二導電
型のチャネルストッパ上に形成された絶縁膜上に形成さ
れると共に、一端が前記パワーＭＯＳトランジスタのソ
ースに接続され他端が前記ミラーパッドに接続されて構
成され、前記ミラーパッドは、前記第二導電型のチャネ
ルストッパ上に形成されたチャネルストッパ上に形成さ
れた前記絶縁膜上に形成された第２の導電体で形成され
ると共に、前記電流検出素子のソースに接続されている
ことを特徴とする電流検出端子付きＭＯＳＦＥＴ。 - 【請求項２】 前記抵抗素子は、前記ＭＯＳトランジス
タのゲート電極と同一の第１の導電体で形成されている
ことを特徴とする請求項１記載の電流検出端子付きＭＯ
ＳＦＥＴ。 - 【請求項３】 前記抵抗素子は、複数の抵抗素子をトリ
ミングすることによって抵抗値が決定されるように構成
されていることを特徴とする請求項１記載の電流検出端
子付きＭＯＳＦＥＴ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2402191A JP3063167B2 (ja) | 1989-12-29 | 1990-12-14 | 電流検出端子付ｍｏｓ ｆｅｔおよびその製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1-342802 | 1989-12-29 | ||
| JP34280289 | 1989-12-29 | ||
| JP2402191A JP3063167B2 (ja) | 1989-12-29 | 1990-12-14 | 電流検出端子付ｍｏｓ ｆｅｔおよびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04100276A JPH04100276A (ja) | 1992-04-02 |
| JP3063167B2 true JP3063167B2 (ja) | 2000-07-12 |
Family
ID=26577364
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2402191A Expired - Lifetime JP3063167B2 (ja) | 1989-12-29 | 1990-12-14 | 電流検出端子付ｍｏｓ ｆｅｔおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3063167B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2697698A1 (fr) * | 1992-11-04 | 1994-05-06 | Philips Electronique Lab | Dispositif semiconducteur comprenant un circuit amplificateur distribué monolithiquement intégré, à large bande et fort gain. |
| DE69325994T2 (de) * | 1993-05-19 | 1999-12-23 | Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno, Catania | Integrierte Struktur eines Strom-Fühlwiderstandes für Leistungs-MOSFET-Vorrichtungen, insbesondere für Leistungs-MOSFET-Vorrichtungen mit einer Überstrom-Selbst-Schutzschaltung |
| US5691555A (en) * | 1993-05-19 | 1997-11-25 | Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno | Integrated structure current sensing resistor for power devices particularly for overload self-protected power MOS devices |
| KR100380577B1 (ko) * | 1995-09-22 | 2003-07-18 | 페어차일드코리아반도체 주식회사 | 전압,전류감지능력이향상된센스펫 |
| US7099135B2 (en) * | 2002-11-05 | 2006-08-29 | Semiconductor Components Industries, L.L.C | Integrated inrush current limiter circuit and method |
| US6865063B2 (en) * | 2002-11-12 | 2005-03-08 | Semiconductor Components Industries, Llc | Integrated inrush current limiter circuit and method |
| JP2010199149A (ja) * | 2009-02-23 | 2010-09-09 | Mitsubishi Electric Corp | 半導体装置 |
| JP5706251B2 (ja) * | 2011-06-30 | 2015-04-22 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| DE112021000458T5 (de) * | 2020-09-11 | 2022-10-27 | Fuji Electric Co., Ltd. | Halbleitervorrichtung |
-
1990
- 1990-12-14 JP JP2402191A patent/JP3063167B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04100276A (ja) | 1992-04-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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