JP3012227B2 - 半導体装置 - Google Patents

半導体装置

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、接合型電界効果半
導体素子（ＪＦＥＴ）と他の回路素子を複合一体化した
半導体装置に関するものである。特に、得られる電荷量
が微少で内部インピーダンスの高いセンサ（例：赤外線
センサである焦電センサ等）の信号検出用半導体装置
で、他の回路素子が薄膜で中でも高抵抗であるものに関
する。
【０００２】
【従来の技術】従来、赤外線検出装置は、赤外線センサ
等で得られる微少な電荷を検出増幅することによって、
赤外線検出を行うものである。一例としては、特開平６
−１８８３７０号公報に開示されているような赤外線セ
ンサ回路２０を有した赤外線検出装置がある。
【０００３】その回路構成は、図４に示すように、赤外
線センサ２１、接合型電界効果半導体素子（トランジス
タ）２３、抵抗２２、抵抗２４よりなる。２５は出力端
子、２６は電源端子、２７は接地端子である。赤外線セ
ンサ回路２０は、赤外線が赤外線センサ２１に当たると
センサ表面に電荷が発生し、この電荷が接合型電界効果
半導体素子２３のゲート電極に流れ、接合型電界効果半
導体素子２３をオン状態にし、その結果、接合型電界効
果半導体素子２３に電流が流れ、出力端子２５に出力電
圧が検出される。
【０００４】通常、赤外線センサ回路２０は、赤外線セ
ンサ２１と接合型電界効果半導体素子２３と抵抗体２２
（例えばセラミックやタンタル化合物等）と抵抗器２４
との各単品素子等よりなるハイブリッド部品として製品
化されている。
【０００５】しかしながら、赤外線センサ２１が焦電素
子のように、内部インピーダンスが非常に大きく（十Ｇ
Ω〜数十ＧΩ）、得られる電荷量も少ない場合、接合型
電界効果半導体素子２３のインピーダンスと焦電素子と
のインピーダンスのマッチングを図るためには、極めて
抵抗値の高い抵抗体２２を赤外線センサ２１と接合型電
界効果半導体素子２３の間に並列に挿入する必要があ
る。また、高周波ノイズを除去して微少電荷を増幅し、
安定した出力を得るためには、低入力容量の接合型電界
効果半導体素子２３で高周波ノイズを除去することが必
要になる。
【０００６】また、一つの半導体チップ上に抵抗体と接
合型電界効果半導体素子を形成した焦電型赤外線センサ
の半導体装置も提供されている。この半導体装置につい
ては実開平６−３９７６７号公報に開示されている。図
５に上記半導体装置の断面図を示す。この半導体装置
は、図５に示すように、Ｐ型半導体（シリコン）基板３
１上にチャンネルとなるＮ型領域３２を形成し、このＮ
型領域３２上に内側Ｐ型ゲート領域３３を形成してい
る。この場合、Ｎ型領域３２と、Ｎ型領域３２に囲まれ
た内側Ｐ型ゲート領域３３および外側Ｐ型ゲート領域、
つまりＰ型半導体基板３１で接合型電界効果半導体素子
３８が構成されており、内側Ｐ型ゲート領域３３と外側
Ｐ型ゲート領域であるＰ型半導体基板３１とは電気的に
接続されている。
【０００７】また、Ｐ型半導体基板３１表面上には、金
属膜等の抵抗素子３４が形成されている。この他に、Ｐ
型半導体基板３１表面上には、金属配線からなるドレイ
ン電極３５とソース電極３６と出力電極３７が形成され
ていて、ソース電極３６は延長されて抵抗素子３４の一
端にも接続されていて、接合型電界効果半導体素子３８
のソースと抵抗素子３４の一端が電気的に接続されてい
る。Ｐ型半導体基板３１の裏面には、金属膜等からなる
裏面ゲート電極３９が形成されている。
【０００８】この場合、接合型電界効果半導体素子３８
の入力容量は、接合型電界効果半導体素子３８が形成さ
れている領域のＰＮ接合容量と、配線およびボンディン
グパッド直下の容量とで決まる。通常、入力容量を低く
するためには、半導体チップの表面にゲート用ボンディ
ングパッドを設けず、外側Ｐ型ゲート領域となるＰ型半
導体基板３１の裏面ゲートに金属膜等で裏面ゲート電極
３９を設け、半導体チップを半導体素子載置部を有した
リードフレームにダイスボンドすることによりゲート用
外部リードと裏面ゲート電極３９を接続している。
【０００９】
【発明が解決しようとする課題】１チップに接合型電界
効果半導体素子と抵抗素子を形成した従来の半導体装置
においては、接合型電界効果半導体素子の表面に抵抗領
域を設けた構成では、熱等の変動で抵抗領域に半導体基
板からの不純物の拡散等で抵抗値が変動した。
【００１０】また、接合型電界効果半導体素子と抵抗領
域が直接に接するために接合型電界効果半導体素子の入
力容量が大きくなり、焦電型赤外線センサにおいて外部
からの高周波ノイズが十分除去できないため、微少電荷
を増幅するのに安定した出力が得られなかった。
【００１１】さらに、抵抗素子の抵抗値を測定するの
に、裏面ゲート−抵抗端子間の抵抗を測定する検査方法
では、接合型電界効果半導体素子を介して検査するの
で、接合型電界効果半導体素子の不良と抵抗部の抵抗値
との区別が困難であった。
【００１２】本発明の第１の目的は、接合型電界効果半
導体素子の入力容量を小さくすることができる半導体装
置を提供することである。
【００１３】本発明の第２の目的は、回路素子例えば、
抵抗素子の特性の変動のない半導体装置を提供すること
である。
【００１４】本発明の第３の目的は、回路素子例えば、
抵抗素子の検査を容易に行うことができる半導体装置を
提供することである。
【００１５】
【課題を解決するための手段】本発明の半導体装置は、
接合型電界効果半導体素子と薄膜でできた高抵抗素子を
複合一体化した半導体装置であり、以下のように構成す
ることで、上記の目的を達成するものである。
【００１６】請求項１記載の半導体装置は、一導電型の
半導体基板と、この半導体基板上に形成された逆導電型
層と、半導体基板の中央部付近に設けられて逆導電型層
を内側領域と外側領域とに分離する一導電型の第１の分
離領域と、半導体基板の端縁部に設けられて外側領域を
囲む一導電型の第２の分離領域と、第１の分離領域によ
って囲まれた内側領域である第１の島領域と、第１の分
離領域の外側領域であって第２の分離領域に囲まれた第
２の島領域と、第１の島領域内に形成された一導電型の
ゲート領域を有する接合型電界効果半導体素子と、第２
の島領域の主面上に形成された絶縁膜と、絶縁膜上に形
成された回路素子とを備え、回路素子の一方の電極を第
２の分離領域に導電体を介して電気的に接続させること
を特徴とする。
【００１７】この構成によれば、逆導電型層を第１の分
離領域で内側領域と外側領域とに分離し、第１の分離領
域によって囲まれた内側領域である第１の島領域のみを
接合型電界効果半導体素子の形成領域とし、また、回路
素子を接合型電界効果半導体素子が形成されていない、
第１の分離領域の外側領域であって第２の分離領域に囲
まれた第２の島領域の主面上に形成された絶縁膜上に配
置したので、接合型電界効果半導体素子の入力容量を小
さくできる。
【００１８】請求項２記載の半導体装置は、請求項１記
載の半導体装置において、半導体基板が矩形のチップ形
状であって、第２の分離領域が半導体基板の周囲端部に
矩形枠状に設けられ、逆導電型層の第２の島領域の主面
上に形成された絶縁膜上に少なくとも１個以上のボンデ
ィングパッドが設けられたことを特徴とする。
【００１９】この構成によれば、請求項１と同様に接合
型電界効果半導体素子の入力容量を小さくできる。
【００２０】請求項３記載の半導体装置は、請求項１記
載の半導体装置において、回路素子が機能領域と、この
機能領域の一端に設けた共通接続部と、機能領域の他端
に設けたボンディングパッド部とからなり、共通接続部
が第２の分離領域に接続されていることを特徴とする。
【００２１】この構成によれば、請求項１と同様の作用
を有する。
【００２２】請求項４記載の半導体装置は、請求項３記
載の半導体装置において、回路素子の共通接続部とボン
ディングパッド部とが半導体基板の端部側に設けられ、
回路素子の機能領域が半導体基板の内部側に設けられて
いることを特徴とする。
【００２３】この構成によれば、請求項１と同様の作用
を有する。
【００２４】請求項５記載の半導体装置は、請求項１ま
たは４記載の半導体装置において、回路素子の機能領域
の共通接続部側と反対側が少なくとも２つ以上に分岐さ
れ、分岐された機能領域の他端側の各々にボンディング
パッドが設けられていることを特徴とする。
【００２５】この構成によれば、請求項１と同様の作用
を有する他、回路素子の機能領域の共通接続部側と反対
側が少なくとも２つ以上に分岐され、分岐された機能領
域の他端側の各々にボンディングパッドが設けられてい
るので、ボンディングパッドを用いて回路素子の検査を
単体の接合型半導体素子を経由せずに行うことができ、
回路素子の特性を確実にかつ容易に測定することができ
る。
【００２６】請求項６記載の半導体装置は、請求項１記
載の半導体装置において、一導電型の第１の分離領域に
よって囲まれた逆導電型の第１の島領域内に形成された
一導電型のゲート領域が、前記第１の島領域をソース領
域とドレイン領域とに分断するように両端が第１の分離
領域と接する状態に設けられたことを特徴とする。
【００２７】この構成によれば、請求項１と同様の作用
を有する。
【００２８】請求項７記載の半導体装置は、請求項１記
載の半導体装置において、回路素子が薄膜抵抗であり、
狭幅線状領域を実質的な機能領域とし、少なくとも狭幅
線状領域の一端部にボンディングパッドの外形よりも大
きい幅広領域を有し、幅広領域上にボンディングパッド
用の金属電極を設けたことを特徴とする。
【００２９】この構成によれば、請求項１と同様の作用
を有する。
【００３０】請求項８記載の半導体装置は、請求項１記
載の半導体装置において、回路素子が第１の絶縁膜より
厚い第２の絶縁膜で覆われ、第２の絶縁膜の開き領域を
通して回路素子に接続される金属電極が設けられ、金属
電極を介して回路素子が第２の島領域と接続されること
を特徴とする。
【００３１】この構成によれば、請求項１と同様の作用
を有する。
【００３２】請求項９記載の半導体装置は、請求項８記
載の半導体装置において、第１の分離領域上および第１
の分離領域に囲まれた第１の島領域上が第２の絶縁膜で
保護され、第２の分離領域がスクライブライン部と兼ね
られ、第２の分離領域にスクライブ用の第２の絶縁膜の
開き領域が設けられていることを特徴とする。
【００３３】この構成によれば、請求項１と同様の作用
を有する。
【００３４】請求項１０記載の半導体装置は、請求項５
記載の半導体装置において、分岐された機能領域の他端
側の各々の少なくとも２個以上のボンディングパッド間
を測定することにより機能領域の製造上の部分的特性を
計測可能としたことを特徴とする。
【００３５】この構成によれば、請求項１と同様の作用
を有する他、機能素子の製造上の部分的特性を電界効果
型半導体素子の影響を受けずに計測することができる。
【００３６】
【発明の実施の形態】本発明の実施の形態の半導体装置
について図面を参照しながら説明する。図１に実施の形
態の半導体装置における半導体チップ表面の平面図を示
し、図２に図１のＡ−Ａ’線断面図を示す。
【００３７】この半導体装置は、図１および図２に示す
ように、一導電型の半導体基板である１５０μｍ厚の高
不純物濃度のＰ++型半導体基板８上に１０〜１５μｍ厚
のＰ型エピタキシャル層９および逆導電型層である２．
５〜３．５μｍ厚のＮ型エピタキシャル層（逆導電型
層）１０とを設けてある。その上に、第１の絶縁膜１１
としてシリコン酸化膜を熱酸化で約６０００Åに形成し
てある。
【００３８】つぎに、接合型電界効果半導体素子機能領
域と周辺領域を分離し、接合型電界効果半導体素子を囲
んで接合型電界効果半導体素子機能領域となる第１の島
を有する矩形枠形のＰ+ 型の第１の分離領域１と矩形の
チップ周辺部を囲む矩形枠形のＰ+ 型の第２の分離領域
２とを、図３に示すように第１の絶縁膜１１に対してフ
ォトエッチングにより第１の分離領域１およびチップ周
辺部を囲む第２の分離領域２に対応する箇所を部分的に
除去するようにパターンニングを行った後、第１の絶縁
膜１１を選択拡散のマスクとして用いることで形成す
る。具体的には、第１の絶縁膜１１をマスクとして選択
拡散を行うことにより、Ｐ型高濃度分離領域である第１
の分離領域１と第２の分離領域２とを第２のＮ型エピタ
キシャル層１０より深く、つまり、底部が半導体基板８
上のＰ型エピタキシャル層９に入り込む状態となるよう
に、約５．５μｍ厚に形成してある。
【００３９】つぎに、第１の分離領域１の内側に両端が
第１の分離領域１に重なるＰ+ 型のゲート領域３を第１
の絶縁膜１１をフォトエッチングにより部分的に除去し
てパターンニングした後、それを選択拡散のマスクとし
て用いることにより形成する。具体的には、第１の絶縁
膜１１をマスクとする選択拡散により、第１の分離領域
１の内側の第１の島であるＮ型エピタキシャル層１５内
にＮ型エピタキシャル層１５より浅い深さで約１．５μ
ｍ厚のＰ型高濃度ゲート領域であるゲート領域３を形成
してある。
【００４０】この場合、ゲート領域３が半導体基板８と
同一導電型のＰ型であり、Ｎ型エピタキシャル素子１５
をソース領域とドレイン領域とに分断するように両端が
第１の分離領域１と接する状態に設けられている。
【００４１】また、第２の分離領域２によって囲まれた
第２の島領域の主面上に形成された第１の絶縁膜１１上
には、比抵抗が１０8 〜１０10Ωｃｍ程度のノンドープ
多結晶シリコン層がＬＰＣＶＤ法によって抵抗素子（機
能素子）１２として形成してある。
【００４２】さらに、チップ表面全面に約９０００Å厚
の第２の絶縁膜（層間絶縁膜）１３である酸化膜がＣＶ
Ｄ法によって形成してある。抵抗素子１２であるノンド
ープ多結晶シリコン層上とチップ周辺部を囲む第２の分
離領域２上の第２の絶縁膜１３を部分的にフォトエッチ
ングにより除去してコンタクト窓（空き領域）を形成
し、アルミ等の金属配線１４によってチップ周辺部を囲
む第２の分離領域２と抵抗素子１２とを接続している。
【００４３】なお、第２の分離領域２上は、全周にわた
って第２の絶縁膜１３が除去されてスクライブ用の空き
領域が形成されており、第２の分離領域２がウェハをチ
ップ状に分割する際のスクライブライン部と兼ねられて
いる。
【００４４】抵抗素子１２となるノンドープ多結晶シリ
コン層の抵抗パターンは、チップ周辺部を囲む第２の分
離領域２に金属配線１４によって接続された一端の共通
接続部１６から所望の抵抗値が得られるように抵抗パタ
ーンが引き延ばされて途中でＴ字形に２つに分岐されて
いる。分岐部１６Ｂから先の抵抗パターンの幅および長
さはほぼ等しくなっており、各他端にはボンディングパ
ッド６ａ，６ｂを形成するために、ボンディングパッド
６ａ，６ｂより大きい面積の幅広部１６Ｃ，１６Ｄが設
けられていて、この幅広部１６Ｃ，１６Ｄには、ボンデ
ィングパッド６ａ，６ｂ用の金属電極が設けられてい
る。また、Ｐ型半導体基板８の裏面には、アルミ等の金
属膜からなる裏面ゲート電極５が設けられており、この
裏面ゲート電極５の形成面は、高濃度となっている。こ
れによって、Ｐ型半導体基板８の表面のゲート電極用の
ボンディングパッドをなくしている。
【００４５】第１の分離領域１内に形成される接合型電
界効果半導体素子のソース・ドレイン用引き出し配線４
ａ，４ｂと各々のボンディングパッド７ａ，７ｂおよび
抵抗素子１２における抵抗パターンの２つに分岐された
各他端のボンディングパッド６ａ，６ｂは、各々アルミ
等の金属で形成される。また、ボンディングパッド７
ａ，７ｂとボンディングパッド６ａ，６ｂは、第１の分
離領域１とチップ周辺部である第２の分離領域２の間の
第２の絶縁膜１３上において、チップ周辺部を囲む矩形
枠状の第２の分離領域２の４個のコーナー部の内側に各
々配置される。
【００４６】そして、抵抗素子１２の機能領域は、Ｐ型
半導体基板８の中央部付近に配置され、ボンディングパ
ッド６ａ，６ｂはＰ型半導体基板８の一辺の近傍に、共
通接続部１６を挟んで上記一辺の長さ方向に並んだ状態
に配置される。また、第１の分離領域１もＰ型半導体基
板８の中央部付近に配置され、ボンディングパッド７
ａ，７ｂはＰ型半導体基板８の反対側の一辺の近傍に、
その一辺の長さ方向に並んだ状態に配置される。
【００４７】この実施の形態の構成では、接合型電界効
果半導体素子のボンディングパッド７ａ，７ｂの直下に
第１の絶縁膜１１と第２の絶縁膜１３を合わせた約１．
５μｍの厚い絶縁膜があり、かつ絶縁膜１１，１３の直
下にＰ型半導体基板８と逆導電型のＮ型エピタキシャル
層１０があるためボンディングパッドおよびＰ型半導体
基板８間の配線容量は低減する。結果として、接合型電
界効果半導体素子の入力容量の低減に寄与する。
【００４８】また、接合型電界効果半導体素子のＰＮ接
合面積も、第１の分離領域１およびゲート領域３と、接
合型電界効果半導体素子の機能領域内のＮ型エピタキシ
ャル層１５との接触面積のみであるので、最小面積です
み、この点でも、接合型電界効果半導体素子の入力容量
の低減に寄与する。
【００４９】また、ボンディングパッド７ａ，７ｂ，６
ａ，６ｂの直下にＰ型エピタキシャル層９とＮ型エピタ
キシャル層１０によるＰＮ接合を有しているので、ワイ
ヤボンディング時の衝撃に起因するリークを防ぐことが
できる。
【００５０】さらに、抵抗素子１２用として２個のボン
ディングパッド６ａ，６ｂがあるため、プローブ針をあ
てることで、接合型電界効果半導体素子を通さずに抵抗
素子１２のみの抵抗値を容易に測定でき、なおかつ抵抗
素子１２の膜の不良解析も容易にできる。
【００５１】以上のように本発明の半導体装置は、１つ
のＰ型半導体基板８上に入力容量の低い接合型電界効果
半導体素子と、高抵抗の抵抗素子１２とが一体形成され
た半導体チップからなり、接合型電界効果半導体素子を
囲む第１の分離領域１とチップ周辺の第２の分離領域２
の間のＰ型半導体基板８とＮ型エピタキシャル層１０上
に十分厚い絶縁膜１１，１３を介してボンディングパッ
ド６ａ，６ｂ，７ａ，７ｂと抵抗素子１２が形成され、
抵抗素子１２は金属配線１４で第２の分離領域２に接続
され第２の分離接続領域２からＰ型エピタキシャル層９
およびＰ型半導体基板８を介して第１の分離領域１に接
続されている半導体チップである。
【００５２】
【発明の効果】本発明の請求項１記載の半導体装置によ
れば、逆導電型層を第１の分離領域で内側領域と外側領
域とに分離し、第１の分離領域によって囲まれた内側領
域である第１の島領域のみを接合型電界効果半導体素子
の形成領域とし、また、回路素子を接合型電界効果半導
体素子が形成されていない、第１の分離領域の外側領域
であって第２の分離領域に囲まれた第２の島領域の主面
上に形成された絶縁膜上に配置したので、接合型電界効
果半導体素子の入力容量を小さくできる。
【００５３】本発明の請求項２〜４記載の半導体装置に
よれば、請求項１と同様の効果を奏する。
【００５４】本発明の請求項５記載の半導体装置によれ
ば、請求項１と同様の効果を奏する他、回路素子の機能
領域の共通接続部側と反対側が少なくとも２つ以上に分
岐され、分岐された機能領域の他端側の各々にボンディ
ングパッドが設けられているので、ボンディングパッド
を用いて回路素子の検査を単体の接合型半導体素子を経
由せずに行うことができ、回路素子の特性を確実にかつ
容易に測定することができ、また、分岐した複数の他端
の一部を使用するか、全部を使用するかによって、回路
素子の特性を容易に調整することができる。
【００５５】本発明の請求項６，７記載の半導体装置に
よれば、請求項１の同様の効果を奏する。
【００５６】本発明の請求項８，９記載の半導体装置に
よれば、請求項１と同様の効果を奏する。
【００５７】本発明の請求項１０記載の半導体装置によ
れば、請求項１と同様の効果を奏する他、機能素子の製
造上の部分的特性を電界効果型半導体素子の影響を受け
ずに計測することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態の半導体装置の半導体チッ
プ表面を示す平面図である。
【図２】図１のＡ−Ａ’線の断面図である。
【図３】第１の絶縁膜の形状を示す平面図である。
【図４】赤外線センサ回路の構成を示す回路図である。
【図５】従来の半導体装置の半導体チップの断面図であ
る。
【符号の説明】
１ 第１の分離領域 ２ 第２の分離領域 ３ ゲート領域 ４ａ，４ｂ ソース・ドレイン用引き出し配線 ５ 裏面ゲート電極 ６ａ，６ｂ ボンディングパッド ７ａ，７ｂ ボンディングパッド ８ Ｐ型半導体基板 ９ Ｐ型エピタキシャル層 １０ Ｎ型エピタキシャル層 １１ 第１の絶縁膜 １２ 抵抗素子 １３ 第２の絶縁膜 １４ 金属配線 １５ Ｎ型エピタキシャル層 １６Ａ 共通接続部 １６Ｂ 分岐部 １６Ｃ，１６Ｄ 幅広部
───────────────────────────────────────────────────── フロントページの続き (72)発明者 大橋 則子 大阪府高槻市幸町１番１号 松下電子工 業株式会社内 (56)参考文献 特開 平８−172163（ＪＰ，Ａ) 特開 平７−193086（ＪＰ，Ａ) 特開 昭61−102750（ＪＰ，Ａ) 特開 平11−214625（ＪＰ，Ａ) 特開 平10−65107（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/337 H01L 21/06 H01L 21/66 H01L 21/8232 H01L 29/808

Claims (10)

    (57)【特許請求の範囲】
  1. 【請求項１】 一導電型の半導体基板と、この半導体基
    板上に形成された逆導電型層と、前記半導体基板の中央
    部付近に設けられて前記逆導電型層を内側領域と外側領
    域とに分離する一導電型の第１の分離領域と、前記半導
    体基板の端縁部に設けられて前記外側領域を囲む一導電
    型の第２の分離領域と、前記第１の分離領域によって囲
    まれた前記内側領域である第１の島領域と、前記第１の
    分離領域の外側領域であって前記第２の分離領域に囲ま
    れた第２の島領域と、前記第１の島領域内に形成された
    一導電型のゲート領域を有する接合型電界効果半導体素
    子と、前記第２の島領域の主面上に形成された絶縁膜
    と、前記絶縁膜上に形成された回路素子とを備え、前記
    回路素子の一方の電極を前記第２の分離領域に導電体を
    介して電気的に接続させることを特徴とする半導体装
    置。
  2. 【請求項２】 半導体基板が矩形のチップ形状であっ
    て、第２の分離領域が前記半導体基板の周囲端部に矩形
    枠状に設けられ、逆導電型層の第２の島領域の主面上に
    形成された絶縁膜上に少なくとも１個以上のボンディン
    グパッドが設けられたことを特徴とする請求項１記載の
    半導体装置。
  3. 【請求項３】 回路素子が機能領域と、この機能領域の
    一端に設けた共通接続部と、前記機能領域の他端に設け
    たボンディングパッド部とからなり、前記共通接続部が
    第２の分離領域に接続されていることを特徴とする請求
    項１記載の半導体装置。
  4. 【請求項４】 回路素子の共通接続部とボンディングパ
    ッド部とが半導体基板の端部側に設けられ、前記回路素
    子の機能領域が半導体基板の内部側に設けられているこ
    とを特徴とする請求項３記載の半導体装置。
  5. 【請求項５】 回路素子の機能領域の共通接続部側と反
    対側が少なくとも２つ以上に分岐され、前記分岐された
    機能領域の他端側の各々にボンディングパッドが設けら
    れていることを特徴とする請求項１または４記載の半導
    体装置。
  6. 【請求項６】 一導電型の第１の分離領域によって囲ま
    れた逆導電型の第１の島領域内に形成された一導電型の
    ゲート領域が、前記第１の島領域をソース領域とドレイ
    ン領域とに分断するように両端が前記第１の分離領域と
    接する状態に設けられたことを特徴とする請求項１記載
    の半導体装置。
  7. 【請求項７】 回路素子が薄膜抵抗であり、狭幅線状領
    域を実質的な機能領域とし、少なくとも前記狭幅線状領
    域の一端部にボンディングパッドの外形よりも大きい幅
    広領域を有し、前記幅広領域上に前記ボンディングパッ
    ド用の金属電極を設けたことを特徴とする請求項１記載
    の半導体装置。
  8. 【請求項８】 回路素子が第１の絶縁膜より厚い第２の
    絶縁膜で覆われ、前記第２の絶縁膜の開き領域を通して
    前記回路素子に接続される金属電極が設けられ、前記金
    属電極を介して前記回路素子が外部接続領域と接続され
    ることを特徴とする請求項１記載の半導体装置。
  9. 【請求項９】 第１の分離領域上および前記第１の分離
    領域に囲まれた第１の島領域上が第２の絶縁膜で保護さ
    れ、第２の分離領域がスクライブライン部と兼ねられ、
    前記第２の分離領域にスクライブ用の前記第２の絶縁膜
    の開き領域が設けられていることを特徴とする請求項８
    記載の半導体装置。
  10. 【請求項１０】 分岐された機能領域の他端側の各々の
    少なくとも２個以上のボンディングパッド間を測定する
    ことにより前記機能領域の製造上の部分的特性を計測可
    能としたことを特徴とする請求項５記載の半導体装置。
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