JP2917960B2 - 電流検出機能付半導体装置 - Google Patents
電流検出機能付半導体装置Info
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Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は通電電流を検出する
電流検出機能を有する半導体装置に関する。 【０００２】 【従来の技術】従来、ＭＯＳＦＥＴ（Metal Oxide Semi
conductor Field Effect Transistor）として、図３に
示すようなプレーナ型のＭＯＳＦＥＴや、特開昭６２−
１２１６７号公報に開示されたような溝部を有するＭＯ
ＳＦＥＴがある。両者の内、図３を用いて説明すると、
ＭＯＳＦＥＴの構造は不純物濃度が高濃度であるＮ+ 型
シリコン基体１ｂの上面に、不純物濃度が低濃度である
Ｎ- 型シリコン基体１ａを積層し、Ｎ+ 型シリコン基体
１ｂ裏面にドレイン電極を接続している。そしてＮ- 型
シリコン基体１ａ中の所定領域に所定間隔でＰ型領域２
（ベース領域）が形成され、このＰ型領域２内に不純物
濃度が比較的高濃度であるＮ+ 型領域３（ソース領域）
が形成されている。Ｎ+ 型領域３の形成されないＰ型領
域２表面付近の一部をチャネル部４として、少なくとも
その上にＳｉＯ2 等からなる絶縁膜５を介して多結晶シ
リコン等からなるゲート電極６が形成される。ゲート電
極６を絶縁膜１１で覆い、さらにその全体を層間絶縁膜
９で覆う。そして、Ｎ+ 型領域３及びＰ型領域２に接続
するアルミニウム膜等からなるソース電極７が形成され
ている。一般的に、図３に示されたＭＯＳＦＥＴが数百
〜数千個並列接続されて、大電流のスイッチングをして
いる。 【０００３】上記のようなＭＯＳＦＥＴにおいて、通電
電流（ＭＯＳＦＥＴのソース電極とドレイン電極との間
を流れる電流）を検出する手段として、特開昭６０−９
４７７２号公報に示されたように、複数のＭＯＳＦＥＴ
のうちの一部を分離して電流検出部とし、その電流検出
部に流れる電流を検出することで、複数のＭＯＳＦＥＴ
のうちの他部のＭＯＳＦＥＴ（以下、主電流部という）
に流れる電流を検出する手段が知られている。これは、
ソース領域及びベース領域に接続するソース電極の一部
を分離し、分離されたソース電極とドレイン電極との間
に流れる電流を検出するものである。 【０００４】一方、特開昭６０−９４７７２号公報のよ
うに複数のＭＯＳＦＥＴのうちの一部を分離して電流検
出部とし、その電流検出部の電位を検出することで、主
電流部に流れる電流を検出する手段も考えられる。 【０００５】 【発明が解決しようとする課題】しかしながら、特開昭
６０−９４７７２号公報に示されたＭＯＳＦＥＴにおい
ては、電流検出部を構成するソース電極だけでなくベー
ス領域も、主電流部を構成するベース領域と分離される
ことになる。ここで、電流検出部に接続される電流検出
回路と、主電流部に接続される外部回路（例えば、モー
タ等）とは独立に作動しているため、それらの各電位が
変動する可能性がある。そして各電位の変動により、電
流検出部のソース電極と主電流部のソース電極との電位
差が変動する。このソース電極間の変動に伴い、結果と
して電流検出部のベース領域と主電流部のベース領域の
電位差も変動することになる。この場合、電流検出部の
ゲート電極・ベース領域の電位差と、主電流部のゲート
電極・ベース領域の電位差との関係が変動する。ゲート
電極・ベース領域の電位差の変動は、チャネルの形成を
変動させるため、そのチャネルでの抵抗、すなわちオン
抵抗を変動させる。従って、電流検出部のチャネルでの
オン抵抗と主電流部のチャネルでのオン抵抗の関係も変
動する。この各オン抵抗の変動により、電流検出部で検
出される主電流部電流の検出精度が低下するという問題
があった。 【０００６】一方、電流検出部の電位を検出することで
主電流部に流れる電流を検出するものにおいても、電流
検出部のベース領域と主電流部のベース領域の電位差の
変動により、電流検出部での検出電位の精度が低下し、
結果、電流検出部で検出される主電流部電流の検出精度
が低下するという問題がある。本願は上記問題に鑑みて
なされたもので、その目的は、複数のＭＯＳＦＥＴのう
ちの一部を分離して電流検出部とし、その電流検出部か
らの電気信号を検出することで主電流部に流れる電流を
検出する電流検出機能付半導体装置において、その電流
検出の精度が低下することを防止できる電流検出機能付
半導体装置を得ることである。 【０００７】 【課題を解決するための手段】上記の目的を達成する為
に構成された特許請求の範囲第１項記載の発明は、ドレ
インに接続された基板（１ａ、１ｂ）の表面側にソース
及びゲートを有する第１のＭＯＳＦＥＴ素子と、信号取
り出し電極（８ａ）からの電気信号に基づき前記第１の
ＭＯＳＦＥＴ素子に流れる通電電流を検出可能な第２の
ＭＯＳＦＥＴ素子とを備えた電流検出機能付半導体装置
であって、前記第２のＭＯＳＦＥＴ素子のチャネルを形
成する第２のベース領域（１３）が前記第１のＭＯＳＦ
ＥＴ素子のチャネルを形成する第１のベース領域（２）
と電気的に接続され、前記第２のＭＯＳＦＥＴ素子の前
記信号取り出し電極（８ａ）が前記第２のＭＯＳＦＥＴ
素子の第２のベース領域と分離されて前記第２のＭＯＳ
ＦＥＴ素子のソース（１０）に接続されていることを特
徴としている。 【０００８】本発明によれば、主電流部としての第１の
ＭＯＳＦＥＴ素子における第１のベース領域（２）と、
電流検出部としての第２のＭＯＳＦＥＴ素子における第
２のベース領域（１３）とが、電気的に接続されている
ため、第１のベース領域と第２のベース領域間での電位
差の変動をなくすことができる。この結果、信号取り出
し電極からの電気信号に基づき、第１のＭＯＳＦＥＴ素
子に流れる通電電流を検出する際、その検出精度が低下
することを防止できる。 【０００９】特許請求の範囲第２項記載の発明によれ
ば、特許請求の範囲第１項において、更に前記第２のベ
ース領域（１３）に接続されて、前記第２のベース領域
を前記第１のＭＯＳＦＥＴ素子における前記第１のベー
ス領域（２）と等電位に設定する電位設定電極（１５）
を有し、前記電位設定電極は前記信号取り出し電極（８
ａ）とは、分離されていることを特徴としている。電位
設定電極により所定の電位関係に設定しているため、第
１のベース領域と第２のベース領域間での電位差の変動
をなくすことができる。 【００１０】 【００１１】特許請求の範囲第３項記載の発明によれ
ば、特許請求の範囲第１項記載の発明における前記第２
のＭＯＳＦＥＴ素子における前記第２のソース（１０）
は、前記第２のＭＯＳＦＥＴ素子における前記信号取り
出し電極（８ａ）とのみ接続されることを特徴としてい
る。この場合においても、特許請求の範囲第１項記載の
発明と同様な効果を奏する。 【００１２】 【実施例】以下、本発明を図面に示す参考例及び実施例
により詳細に説明する。図１、図２、図７、図８におい
て本発明の参考例を示し、図４ないし図６、図９ないし
図１２において本発明の実施例を示す。 （参考例）図１に本発明を縦型のＭＯＳＦＥＴに採用し
た参考例の断面図を示す。図において、図３に示したＭ
ＯＳＦＥＴと同一構成部分には同一符号を付してその説
明は省略する。そうでない符号において、１０はＮ- 型
シリコン基体１ａの不純物濃度より高濃度の不純物濃度
を有し、Ｐ型領域２間のＮ- 型シリコン基板１ａ内、又
は、素子周辺部のＮ- 型シリコン基板１ａ内（図は前
者）に所定の拡散深さで拡散されるプローブ領域であ
る。そして、このプローブ領域１０と電気接続してアル
ミニウム膜等から成るプローブ電極８が形成されてい
る。 【００１３】従って、この両者が形成されている為に主
表面上の構成が図３とは異なっており、ゲート電極６ａ
は少なくともチャネル部４の上でプローブ領域１０の上
にかからない部分に絶縁膜５ａを介して形成されてお
り、絶縁膜１１ａ及び層間絶縁膜９ａもその部分のみを
覆っている。そして、ソース電極７ａはプローブ電極８
と電気的に絶縁されるように形成されている。尚、プロ
ーブ領域１０が形成されていなくても、プローブ電極８
が形成されておれば効果のあるものであるが、プローブ
領域１０を形成する事によってプローブ電極８の接触性
が向上する。 【００１４】次に、上記構成のＭＯＳＦＥＴによりドレ
イン電流を検出する様子を図４及び図５を用いて説明す
る。図４に上記のＭＯＳＦＥＴを用いた電気回路図を示
す。図において、５９は本参考例のＭＯＳＦＥＴを示す
シンボルであり、ドレインＤ、ゲートＧ、ソースＳに新
たにプローブＰを追加した４端子となっており、このプ
ローブＰは前記プローブ電極８を意味する。 【００１５】次に、図４における電気回路の作動を図５
に示す波形図により説明する。時刻ｔ0 においてスイッ
チ５１がＯＦＦ→ＯＮに変化すると、図５(1) に示すゲ
ート印加電圧ＶG は０→Ｖ10に変化する。ここで、Ｖ10
はＭＯＳＦＥＴ５９をＯＮさせるのに充分高く設定され
た電圧であり、時刻ｔ0 においてＭＯＳＦＥＴ５９はＯ
ＦＦ→ＯＮに変化する。図５(2) に示すドレイン電流Ｉ
D は時刻ｔ0 以降、時間の経過とともに０から単調増加
する。本実施例において、ＭＯＳＦＥＴ５９はＮチャネ
ル型であるから、該ドレイン電流ＩD のキャリアは電子
であり、電子はソース端子Ｓからドレイン端子Ｄの方向
に流れる。 【００１６】この電子の流れに注目すると、図１におい
て、Ｎ+ 型領域３からチャネル部４に流入した電子はプ
ローブ領域１０の近傍を通過してＮ- 型シリコン基体１
ａ、Ｎ+ シリコン基体１ｂを通りドレインＤに達する。
ここで、チャネル部４を電子が通過する時に生じる電圧
降下がプローブ領域１０とＮ+ 型領域３の電位差ＶPSと
して現われる。すなわち、チャネル抵抗Ｒch、ドレイン
電流ＩD を用いてプローブ・ソース間電圧ＶPSは次式で
表される。 【００１７】 【数１】ＶPS＝ＩD ×Ｒch チャネル抵抗Ｒchは一定なので、数１式よりＶPSはＩD
に比例し、図５(2) ，(4) に示すように、ＭＯＳＦＥＴ
５９のオン（例えば、ｔ0 〜ｔ1 ）の期間はＶ PSとＩD
の波形は相似形になる。従って、プローブ・ソース間電
圧ＶPSを計測すれば数１式を用いてドレイン電流ＩD を
検知することができる。 【００１８】時刻ｔ1 においてスイッチ５１がＯＮ→Ｏ
ＦＦに変化すると、図５(1) に示すゲート印加電圧ＶG
はＶ10→０に変化する。本実施例ではＭＯＳＦＥＴ５９
はエンハンスメント型に設定されており、ＶG ＝０の時
はＯＦＦするため、時刻ｔ1においてＭＯＳＦＥＴ５９
はＯＮ→ＯＦＦに変化する。この結果、図５(2) に示す
ドレイン電流ＩD は時刻ｔ1 において最大値Ｉ10をとっ
た後、０まで急激減少する。 【００１９】またこの時、図５(3) に示すドレイン・ソ
ース間電圧ＶDSはＶ20から急上昇し、フライバックパル
スＶP が発生した後、直流電源５５の電圧Ｖ21まで低下
して安定する。すなわち、時刻ｔ1 以降はドレイン・ソ
ース間電圧ＶDSは高い電圧値になっているが、この時図
１に示すように、Ｎ- 型シリコン基体１ａとＰ型領域２
との間のＰＮ接合に生じる空乏層１２がＮ- 型シリコン
基体１ａ内に主に広がっており、この空乏層１２により
プローブ領域１０が周囲から電気的に絶縁される。 【００２０】従って、例えばｔ1 〜ｔ2 の期間は図５
(4) に示すプローブ・ソース間電圧Ｖ PSは０になる。こ
こで、空乏層１２がプローブ領域１０を完全に覆う事が
できるように、Ｎ- 型シリコン基体１ａの不純物は十分
低濃度にした方がよく、又、他の配慮として、Ｐ型領域
２の間隔を狭くしてもよい。以上説明した如く、参考例
によれば、プローブ・ソース間電圧ＶPSは忠実にドレイ
ン電流ＩD に比例した電圧になり、ドレイン電流ＩD が
０の時はドレイン・ソース間電圧ＶDSが０でない時でも
空乏層１２の絶縁効果によりプローブ・ソース間電圧Ｖ
PSが０になり、正確なドレイン電流ＩD の検出ができる
という効果がある。 （第１実施例）次に、本発明の第１実施例の断面図を図
６に示す。 【００２１】本実施例は、複数のＭＯＳＦＥＴのうちの
一部を分離して電流検出部とし、その電流検出部からの
電気信号を検出することで主電流部に流れる電流を検出
するものであり、電気信号として電位信号を検出するも
のである。以下に詳細を説明する。図６において、ＭＯ
ＳＦＥＴの構造は不純物濃度が高濃度であるＮ+ 型シリ
コン基体１ｂの上面に、不純物濃度が低濃度であるＮ-
型シリコン基体１ａを積層して半導体基板（半導体基
板）を構成し、Ｎ+ 型シリコン基体１ｂ裏面にドレイン
電極（Ｄ）（ドレイン）を接続している。 【００２２】そして、主電流部（第１のＭＯＳＦＥＴ素
子）として、Ｎ- 型シリコン基体１ａ中の所定領域に所
定間隔でＰ型領域２（第１のベース領域）が形成され、
このＰ型領域２内に不純物濃度が比較的高濃度であるＮ
+ 型領域３（第１のＭＯＳＦＥＴ素子におけるソース）
が形成されている。Ｎ+ 型領域３の形成されないＰ型領
域２表面付近の一部をチャネル部４として、少なくとも
その上にＳｉＯ2 等からなる絶縁膜５を介して多結晶シ
リコン等からなるゲート電極６（ゲート）が形成され
る。ゲート電極６を絶縁膜１１で覆い、さらにその全体
を層間絶縁膜９で覆う。そして、Ｎ+ 型領域３及びＰ型
領域２に接続するアルミニウム膜等からなるソース電極
７ａ（第１のＭＯＳＦＥＴ素子におけるソース）が形成
されている。 【００２３】また、電流検出部（第２のＭＯＳＦＥＴ素
子）として、Ｎ- 型シリコン基体１ａの表面上でＰ型領
域２間に離間した位置にＰ型シールド領域１３（第２の
ベース領域）を拡散し、このＰ型シールド領域１３内に
プローブ領域１０（第２のＭＯＳＦＥＴ素子におけるソ
ース）を形成する。そして、プローブ領域１０の形成さ
れないＰ型シールド領域１３表面付近の一部をプローブ
チャネル部１４として、その上にＳｉＯ2 等からなる絶
縁膜５ａを介して多結晶シリコン等からなるゲート電極
６ａをチャネル部４上からプローブチャネル部１４上ま
で延長する。 【００２４】また、Ｐ型シールド領域１３の表面上にア
ルミニウム膜等からなるシールド電極１５（電位設定電
極）を設け、プローブ領域１０の表面上にアルミニウム
膜等からなるプローブ電極８ａ（信号取り出し電極）を
その両者の電極が電気的に絶縁されるように設けた構造
をしており、シールド電極１５はソース電極７ａに電気
接続されている。本実施例では、プローブ電極８ａはプ
ローブ領域１０とのみ接続されている。尚、Ｐ型シール
ド領域１３はＰ型領域２と同時に、同じ拡散工程で形成
可能である。 【００２５】ここで、シールド電極１５（電位設定電
極）は、ソース電極７ａを介して、Ｐ型シールド領域１
３（第２のベース領域）の電位とＰ型領域２（第１のベ
ース領域）の電位を所定の関係（本実施例では等電位）
に設定するものである。この第１実施例によっても、上
記の参考例と同様の効果が得られる。その内容を図４乃
至図６を用いて説明する。ただし、図４に図示のＭＯＳ
ＦＥＴ５９は図６に図示の第１実施例のＭＯＳＦＥＴと
する。また、図４、図５の説明において、前述した参考
例と重複する部分は省略して説明する。 【００２６】参考例と同様に、時刻ｔ0 でスイッチ５１
がＯＦＦ→ＯＮに変化すると、ゲート電極６ａに電圧Ｖ
1 ０が印加されてＭＯＳＦＥＴ５９はＯＮし、チャネル
部４に導電路が形成されてドレイン電流ＩD が流れ始め
る。図６に示すＭＯＳＦＥＴ５９においてドレイン電流
ＩD のキャリアは電子であり、この電子はＮ+ 型領域３
からチャネル部４に流入し、このチャネル部４を通過し
てＮ- 型シリコン基体１ａに達すると、ゲート電極６ａ
直下で流れの向きをＮ+ 型シリコン基体１ｂの方向へ変
えて、Ｎ- 型シリコン基体１ａ、Ｎ+ 型シリコン基体１
ｂを順次通過してドレインＤに達する。 【００２７】ここで、ゲート電極６ａに電圧Ｖ10が印加
されると、ゲート電極６ａはチャネル４だけでなく、プ
ローブチャネル部１４もＯＮさせる。これにより、Ｎ-
型シリコン基体１ａのゲート電極６ａ直下の部分の電位
を、プローブ領域１０及びプローブチャネル部１４を経
由して検知することができる。すなわち、チャネル４か
らＮ- 型シリコン基体１ａに流入した電子の電位がプロ
ーブ領域１０で検知できるものであり、前述した参考例
と同様に、チャネル４を電子が通過する時に生じる電圧
降下がプローブ領域１０とＮ+ 型領域３の電位差ＶPSと
して現われ、Ｖ PSからドレイン電流ＩD が検知できる。 【００２８】次に、時刻ｔ1 においてスイッチ５１がＯ
Ｎ→ＯＦＦに変化すると、ゲート電極６ａに印加される
電圧が０になり、ＭＯＳＦＥＴ５９はＯＦＦし、チャネ
ル部４の導電路を消滅させて通電しなくするので、ドレ
イン電流ＩD は急減少し０に至る。そして時刻ｔ1 以降
（ｔ1 〜ｔ2 ）はドレイン電流ＩD は０である。ここ
で、ゲート電極６ａの印加電圧が０になるとゲート電極
６ａはチャネル部４のみならず、プローブチャネル部１
４も共に導電路を消滅させて通電しなくなる。すなわ
ち、ｔ1 〜ｔ2 の期間はプローブ領域１０はＮ- 型シリ
コン基体１ａと電気的に接続する導電路を失い、ソース
電極７ａ（Ｎ+ 型領域３）に電気的接続されたシールド
電極１５（Ｐ型シールド領域１３）により周囲から電気
的に絶縁される。この結果、ｔ1 〜ｔ2 の期間において
プローブ領域１０とＮ+ 型領域３の電位差ＶPSは、図５
(4) に示すよう０になる。 【００２９】ここで、プローブ領域１０は空乏層１２と
Ｐ型シールド領域１３にてドレインＤに対して二重に絶
縁されており、前述した参考例における空乏層１２のみ
による絶縁に比較して第１実施例の方がより確実に絶縁
することができ、ｔ1 〜ｔ2におけるＶPSを正確に０に
することができる。以上説明した如く、第１実施例によ
れば、プローブ・ソース間電圧ＶPSは忠実にドレイン電
流ＩD に比例した電圧になり、ドレイン電流ＩD が０の
時はドレイン・ソース間電圧ＶDSが０でない時でも空乏
層１２とＰ型シールド領域１３の絶縁効果によりＶPSが
０になり、より正確なドレイン電流ＩD の検出ができる
という効果がある。 【００３０】又、第１実施例ではシールド電極１５は接
地電位であるソース電極７ａに電気接続されているの
で、リーク電流、Ｐ型シールド領域１３とドレインＤと
の間に存在する漂遊容量（Stray Capacitor ）によるド
レイン電位の影響はその電気的経路によりバイパスさ
れ、プローブ電極８ａには影響を及ぼさない。従ってハ
イ・インピーダンス（High−Impedance ）における使用
も良好であり高感度の検出ができる。また非通電時に
は、電流通過経路となるＮ- 型シリコン基体１ａとプロ
ーブ領域１０とを遮断するため、ソース電極７ａまたは
ドレイン電極Ｄからフライバックパルスが発生した場合
においても電位検出回路（図示せず）を保護することが
できる。 【００３１】シールド電極１５（電位設定電極）によ
り、Ｐ型シールド領域１３（第２のベース領域）の電位
とＰ型領域２（第１のベース領域）の電位が所定の関係
（本実施例では等電位）に設定されているため、Ｐ型シ
ールド領域１３（第２のベース領域）とＰ型領域２（第
１のベース領域）との電位差の変動をなくすことができ
る。この結果、プローブ電極８ａからの電位信号（電気
信号）に基づき、ソース電極７ａ・ドレイン電極Ｄ間に
流れる電流（通電電流）を検出する際、その検出精度が
低下することを防止できる。 【００３２】更に、チャネル部４とプローブチャネル部
１４とが対向していることで、実際に電流が通過してい
るチャネル部４の近傍のＮ- 型シリコン基体１ａの電位
を、プローブチャネル部１４を介して精度良く検出する
ことができる。尚、第１実施例において、Ｐ型シールド
領域１３はＰ型領域２と同じ拡散工程にて形成すれば同
一寸法に形成可能であるが、その寸法は何ら限定される
事はない。 （他の参考例）図２は、本発明を縦型のバイポーラトラ
ンジスタ（以下「ＢＰＴ」という）に採用した他の参考
例の断面図である。 【００３３】図において、本実施例ではＮ- 型及びＮ+
型シリコン基体１ａ，１ｂをコレクタとしており、Ｎ-
シリコン基体１ａ中の所定領域に所定間隔で、ベース電
極６ｂに電気接続するＰ型領域２ａを拡散してベースと
し、このＰ型領域２内にエミッタ電極７ｂに電気接続
し、その不純物濃度が比較的高濃度であるＮ+ 型領域３
ａを拡散してエミッタとしている。ここでＰ型領域２ａ
の表面付近４ａの厚さｄ′は後述する理由から底部付近
の厚さｄ以下となっている。 【００３４】そして、Ｐ型領域２ａ間Ｎ- 型シリコン基
体１ａ内、又は素子周辺部のＮ- 型シリコン基体１ａ内
（図は前者）に所定の拡散深さで拡散され、Ｎ- 型シリ
コン基体１ａの不純物濃度より高濃度の不純物濃度でプ
ローブ領域１０を形成する。又、アルミニウム膜等から
なるプローブ電極８をそのプローブ領域１０に電気接続
する。尚、５ｂはＳｉ酸化膜等の絶縁膜である。 【００３５】次に、本参考例によりコレクタ電流（本発
明でいう通電電流）を検出する様子を図７および図８を
用いて説明する。図７は本参考例のＢＰＴを適用した電
気回路図であり、ＢＰＴを６０で示すシンボルで表す。
すなわち、コレクタＣ、ベースＢ、エミッタＥと新たに
プローブＰが追加された４端子を備えた半導体装置のシ
ンボルであり、このプローブＰは前記プローブ電極８を
意味する。図７に示す電気回路の構成は、前述した図４
に図示の参考例の電気回路の構成とほとんど同じであ
り、図４と対応する部分は図４と同一符号を付してあ
り、その説明は省略する。対応しない部分は図４のＭＯ
ＳＦＥＴ５９が本参考例のＢＰＴ６０に変更されたこと
と、ベース入力抵抗６１が追加されたことのみである。 【００３６】上記構成における各部波形図を図８に示
す。図８も前述した参考例の各部波形図の図５と同様で
あり、異なる点は半導体装置がＭＯＳＦＥＴ５９からＢ
ＰＴ６０に変更になったことに伴って、端子名称が変更
になったことと、ＭＯＳＦＥＴ５９においてはゲート印
加電圧ＶG で制御するのに対してＢＰＴ６０においては
ベース電流Ibで制御することが異なる点である。図７、
図８の説明において、前述した参考例と重視する部分は
省略し、とくにＢＰＴ６０のプローブ・エミッタ間電圧
ＶPEが図８(4) に示す波形になり、図８(2) に示すコレ
クタ電流ＩC の波形と相似であり、プローブ・エミッタ
間電圧ＶPEよりコレクタ電流ＩC が検知できることを次
に説明する。 【００３７】図２に図示のＢＰＴ６０において、キャリ
アである電子はＮ+ 型領域３ａからＰ型領域２ａに注入
し、そしてＮ- 型およびＮ+ 型シリコン基体１ａ、１ｂ
に達する。ここで、Ｐ型領域２ａの表面付近４ａの厚さ
ｄ′は電流が表面付近４ａを流れ易くする為に底部付近
の厚さｄ以下となっている。又、底部付近の厚さｄはＢ
ＰＴの特性を良くする為に薄く設計されている。これは
表面付近４ａを流れた電子がプローブ領域１０の近傍を
通過するようにする為である。 【００３８】そして、表面付近４ａの導電抵抗ＲC （前
記参考例におけるチャネル抵抗Ｒchに相当）による電圧
降下をプローブ・エミッタ間電圧ＶPEとして検出する事
によって、このプローブ・エミッタ間電圧ＶPEが参考例
の数１式と同様の関係（本参考例の場合、ＶPE＝ＩC ×
ＲC ）に従うため、プローブ・エミッタ間電圧ＶPEから
コレクタ電流ＩC が検出できる。また、ＢＰＴ６０がＯ
ＦＦ時は参考例と同様に図２に示すように空乏層１２が
成長してプローブ領域１０を周囲から電気的に絶縁する
ため、プローブ・エミッタ間電圧ＶPEは０になる。 【００３９】以上説明した如く、本参考例によれば、プ
ローブ・エミッタ間電圧ＶPEはコレクタ電流ＩC に比例
した電圧になり、コレクタ電流ＩC が０のときはコレク
タ・エミッタ間電圧ＶCEが０でない時でも空乏層１２の
絶縁効果によりＶPEが０になり、正確なコレクタ電流Ｉ
C が検出できるという効果がある。尚、本参考例におい
て、プローブ領域１０を第１実施例で示したようなＰ型
シールド領域で周囲から電気的に絶縁すれば、さらによ
り正確なコレクタ電流検出が可能になる。すなわち、本
発明は第１実施例で説明したＭＯＳＦＥＴに限られたも
のではなく、他の参考例に示したようなＢＰＴにも適用
可能である。 【００４０】次に、本発明の電流検出機能付半導体装置
を採用したパワートランジスタ（例えば、パワーＭＯＳ
ＦＥＴ）と、その信号処理回路の具体的な構成を図９乃
至図１２を用いて説明する。図９及び図１０はその一例
であり、電流検出した信号をオペアンプにて増幅して出
力する機能を組込んだ例である。そして、図９は本例の
各々の素子の具体的な配置を表わす上面図、図１０はそ
の等価回路図である。 【００４１】図に示すように、同一半導体基板１００上
にパワーＭＯＳＦＥＴが形成される電力制御部１１０
と、その信号を増幅処理する信号処理部１２０が配置さ
れる。そして、前述の図１あるいは図６に示すような構
成のプローブ電極１１３と、ソース電極１１１との間に
発生した電気信号は負荷抵抗１２２を経て、オペアンプ
１２１に入力され、抵抗１２７，１２８により決定され
る増幅率で増幅されて出力端子１２９から出力される。 【００４２】図１１及び図１２は他の例であり、電流検
出した信号をオペアンプで増幅して出力すると同時に、
コンパレータで設定値と比較し、その信号が設定値より
大きい時は素子の破壊防止のために自己遮断する機能を
組込んだ例である。そして、図１１は本例の各々の素子
の具体的な配置を表わす平面図、図１２はその等価回路
である。 【００４３】図に示すように、同一半導体基板２００上
に電力制御部２１０と、その信号を増幅、比較等の処理
を行なう信号処理部２２０が配置される。そして、プロ
ーブ電極２１３とソース電極２１１との間に発生した電
気信号は負荷抵抗２２４を経て、オペアンプ２２１とコ
ンパレータ２２２にそれぞれ入力される。 【００４４】オペアンプ２２１では上記の例と同様に抵
抗２２７，２２８により決定される増幅率で増幅され、
出力端子２２９から出力される。一方、コンパレータ２
２２では比較電圧Ｖref により設定された電流値よりも
大きいと判断したときはそのコンパレータ２２２の出力
がローレベルからハイレベルに変化してＭＯＳトランジ
スタ２２３がＯＮ状態となり、電力制御部２１０のゲー
ト電極２１２を接地電位にしてその作動を強制的に停止
させ、破壊防止を行なう。尚、図９乃至図１２におい
て、１１２はゲート電極、１１４，２１４は半導体基板
の裏面に形成されるドレイン電極である。 【００４５】以上、本発明を実施例に基づき具体的に説
明したが、本発明は上記実施例に限定されるものではな
く、その要旨を逸脱しない範囲で種々変更可能であるこ
とはいうまでもない。例えば、参考例、第１実施例にお
いてはＮチャネル型であるが、Ｐチャネル型にも適用可
能であり、又、絶縁膜５ａは酸化物（Oxide ）でなくと
もＳｉ3 Ｎ4 等の他の絶縁物（Insulator ）から成る膜
であってもよい。また、プレーナ型のＭＯＳＦＥＴだけ
でなく、特開昭６２−１２１６７号公報に開示されたよ
うな溝部を有するＭＯＳＦＥＴにも適用可能である。他
の参考例においてはＮＰＮ型であるが、ＰＮＰ型にも適
用可能である。又、Ｎ+ 型シリコン基板１ｂをＰ型のシ
リコン基体に変更した導電変調型ＭＯＳＦＥＴ（特開昭
６０−１９６９７４号公報）等にも本発明は適用可能で
ある。 【００４６】 【発明の効果】主電流部としての第１のＭＯＳＦＥＴ素
子における第１のベース領域（２）と、電流検出部とし
ての第２のＭＯＳＦＥＴ素子における第２のベース領域
（１３）とが電気的に接続されているため、第１のベー
ス領域と第２のベース領域との間での電位差の変動をな
くすことができる。この結果、信号取り出し電極からの
電気信号に基づき、第１のＭＯＳＦＥＴ素子に流れる通
電電流を検出する際、その検出精度が低下することを防
止できる。
電流検出機能を有する半導体装置に関する。 【０００２】 【従来の技術】従来、ＭＯＳＦＥＴ（Metal Oxide Semi
conductor Field Effect Transistor）として、図３に
示すようなプレーナ型のＭＯＳＦＥＴや、特開昭６２−
１２１６７号公報に開示されたような溝部を有するＭＯ
ＳＦＥＴがある。両者の内、図３を用いて説明すると、
ＭＯＳＦＥＴの構造は不純物濃度が高濃度であるＮ+ 型
シリコン基体１ｂの上面に、不純物濃度が低濃度である
Ｎ- 型シリコン基体１ａを積層し、Ｎ+ 型シリコン基体
１ｂ裏面にドレイン電極を接続している。そしてＮ- 型
シリコン基体１ａ中の所定領域に所定間隔でＰ型領域２
（ベース領域）が形成され、このＰ型領域２内に不純物
濃度が比較的高濃度であるＮ+ 型領域３（ソース領域）
が形成されている。Ｎ+ 型領域３の形成されないＰ型領
域２表面付近の一部をチャネル部４として、少なくとも
その上にＳｉＯ2 等からなる絶縁膜５を介して多結晶シ
リコン等からなるゲート電極６が形成される。ゲート電
極６を絶縁膜１１で覆い、さらにその全体を層間絶縁膜
９で覆う。そして、Ｎ+ 型領域３及びＰ型領域２に接続
するアルミニウム膜等からなるソース電極７が形成され
ている。一般的に、図３に示されたＭＯＳＦＥＴが数百
〜数千個並列接続されて、大電流のスイッチングをして
いる。 【０００３】上記のようなＭＯＳＦＥＴにおいて、通電
電流（ＭＯＳＦＥＴのソース電極とドレイン電極との間
を流れる電流）を検出する手段として、特開昭６０−９
４７７２号公報に示されたように、複数のＭＯＳＦＥＴ
のうちの一部を分離して電流検出部とし、その電流検出
部に流れる電流を検出することで、複数のＭＯＳＦＥＴ
のうちの他部のＭＯＳＦＥＴ（以下、主電流部という）
に流れる電流を検出する手段が知られている。これは、
ソース領域及びベース領域に接続するソース電極の一部
を分離し、分離されたソース電極とドレイン電極との間
に流れる電流を検出するものである。 【０００４】一方、特開昭６０−９４７７２号公報のよ
うに複数のＭＯＳＦＥＴのうちの一部を分離して電流検
出部とし、その電流検出部の電位を検出することで、主
電流部に流れる電流を検出する手段も考えられる。 【０００５】 【発明が解決しようとする課題】しかしながら、特開昭
６０−９４７７２号公報に示されたＭＯＳＦＥＴにおい
ては、電流検出部を構成するソース電極だけでなくベー
ス領域も、主電流部を構成するベース領域と分離される
ことになる。ここで、電流検出部に接続される電流検出
回路と、主電流部に接続される外部回路（例えば、モー
タ等）とは独立に作動しているため、それらの各電位が
変動する可能性がある。そして各電位の変動により、電
流検出部のソース電極と主電流部のソース電極との電位
差が変動する。このソース電極間の変動に伴い、結果と
して電流検出部のベース領域と主電流部のベース領域の
電位差も変動することになる。この場合、電流検出部の
ゲート電極・ベース領域の電位差と、主電流部のゲート
電極・ベース領域の電位差との関係が変動する。ゲート
電極・ベース領域の電位差の変動は、チャネルの形成を
変動させるため、そのチャネルでの抵抗、すなわちオン
抵抗を変動させる。従って、電流検出部のチャネルでの
オン抵抗と主電流部のチャネルでのオン抵抗の関係も変
動する。この各オン抵抗の変動により、電流検出部で検
出される主電流部電流の検出精度が低下するという問題
があった。 【０００６】一方、電流検出部の電位を検出することで
主電流部に流れる電流を検出するものにおいても、電流
検出部のベース領域と主電流部のベース領域の電位差の
変動により、電流検出部での検出電位の精度が低下し、
結果、電流検出部で検出される主電流部電流の検出精度
が低下するという問題がある。本願は上記問題に鑑みて
なされたもので、その目的は、複数のＭＯＳＦＥＴのう
ちの一部を分離して電流検出部とし、その電流検出部か
らの電気信号を検出することで主電流部に流れる電流を
検出する電流検出機能付半導体装置において、その電流
検出の精度が低下することを防止できる電流検出機能付
半導体装置を得ることである。 【０００７】 【課題を解決するための手段】上記の目的を達成する為
に構成された特許請求の範囲第１項記載の発明は、ドレ
インに接続された基板（１ａ、１ｂ）の表面側にソース
及びゲートを有する第１のＭＯＳＦＥＴ素子と、信号取
り出し電極（８ａ）からの電気信号に基づき前記第１の
ＭＯＳＦＥＴ素子に流れる通電電流を検出可能な第２の
ＭＯＳＦＥＴ素子とを備えた電流検出機能付半導体装置
であって、前記第２のＭＯＳＦＥＴ素子のチャネルを形
成する第２のベース領域（１３）が前記第１のＭＯＳＦ
ＥＴ素子のチャネルを形成する第１のベース領域（２）
と電気的に接続され、前記第２のＭＯＳＦＥＴ素子の前
記信号取り出し電極（８ａ）が前記第２のＭＯＳＦＥＴ
素子の第２のベース領域と分離されて前記第２のＭＯＳ
ＦＥＴ素子のソース（１０）に接続されていることを特
徴としている。 【０００８】本発明によれば、主電流部としての第１の
ＭＯＳＦＥＴ素子における第１のベース領域（２）と、
電流検出部としての第２のＭＯＳＦＥＴ素子における第
２のベース領域（１３）とが、電気的に接続されている
ため、第１のベース領域と第２のベース領域間での電位
差の変動をなくすことができる。この結果、信号取り出
し電極からの電気信号に基づき、第１のＭＯＳＦＥＴ素
子に流れる通電電流を検出する際、その検出精度が低下
することを防止できる。 【０００９】特許請求の範囲第２項記載の発明によれ
ば、特許請求の範囲第１項において、更に前記第２のベ
ース領域（１３）に接続されて、前記第２のベース領域
を前記第１のＭＯＳＦＥＴ素子における前記第１のベー
ス領域（２）と等電位に設定する電位設定電極（１５）
を有し、前記電位設定電極は前記信号取り出し電極（８
ａ）とは、分離されていることを特徴としている。電位
設定電極により所定の電位関係に設定しているため、第
１のベース領域と第２のベース領域間での電位差の変動
をなくすことができる。 【００１０】 【００１１】特許請求の範囲第３項記載の発明によれ
ば、特許請求の範囲第１項記載の発明における前記第２
のＭＯＳＦＥＴ素子における前記第２のソース（１０）
は、前記第２のＭＯＳＦＥＴ素子における前記信号取り
出し電極（８ａ）とのみ接続されることを特徴としてい
る。この場合においても、特許請求の範囲第１項記載の
発明と同様な効果を奏する。 【００１２】 【実施例】以下、本発明を図面に示す参考例及び実施例
により詳細に説明する。図１、図２、図７、図８におい
て本発明の参考例を示し、図４ないし図６、図９ないし
図１２において本発明の実施例を示す。 （参考例）図１に本発明を縦型のＭＯＳＦＥＴに採用し
た参考例の断面図を示す。図において、図３に示したＭ
ＯＳＦＥＴと同一構成部分には同一符号を付してその説
明は省略する。そうでない符号において、１０はＮ- 型
シリコン基体１ａの不純物濃度より高濃度の不純物濃度
を有し、Ｐ型領域２間のＮ- 型シリコン基板１ａ内、又
は、素子周辺部のＮ- 型シリコン基板１ａ内（図は前
者）に所定の拡散深さで拡散されるプローブ領域であ
る。そして、このプローブ領域１０と電気接続してアル
ミニウム膜等から成るプローブ電極８が形成されてい
る。 【００１３】従って、この両者が形成されている為に主
表面上の構成が図３とは異なっており、ゲート電極６ａ
は少なくともチャネル部４の上でプローブ領域１０の上
にかからない部分に絶縁膜５ａを介して形成されてお
り、絶縁膜１１ａ及び層間絶縁膜９ａもその部分のみを
覆っている。そして、ソース電極７ａはプローブ電極８
と電気的に絶縁されるように形成されている。尚、プロ
ーブ領域１０が形成されていなくても、プローブ電極８
が形成されておれば効果のあるものであるが、プローブ
領域１０を形成する事によってプローブ電極８の接触性
が向上する。 【００１４】次に、上記構成のＭＯＳＦＥＴによりドレ
イン電流を検出する様子を図４及び図５を用いて説明す
る。図４に上記のＭＯＳＦＥＴを用いた電気回路図を示
す。図において、５９は本参考例のＭＯＳＦＥＴを示す
シンボルであり、ドレインＤ、ゲートＧ、ソースＳに新
たにプローブＰを追加した４端子となっており、このプ
ローブＰは前記プローブ電極８を意味する。 【００１５】次に、図４における電気回路の作動を図５
に示す波形図により説明する。時刻ｔ0 においてスイッ
チ５１がＯＦＦ→ＯＮに変化すると、図５(1) に示すゲ
ート印加電圧ＶG は０→Ｖ10に変化する。ここで、Ｖ10
はＭＯＳＦＥＴ５９をＯＮさせるのに充分高く設定され
た電圧であり、時刻ｔ0 においてＭＯＳＦＥＴ５９はＯ
ＦＦ→ＯＮに変化する。図５(2) に示すドレイン電流Ｉ
D は時刻ｔ0 以降、時間の経過とともに０から単調増加
する。本実施例において、ＭＯＳＦＥＴ５９はＮチャネ
ル型であるから、該ドレイン電流ＩD のキャリアは電子
であり、電子はソース端子Ｓからドレイン端子Ｄの方向
に流れる。 【００１６】この電子の流れに注目すると、図１におい
て、Ｎ+ 型領域３からチャネル部４に流入した電子はプ
ローブ領域１０の近傍を通過してＮ- 型シリコン基体１
ａ、Ｎ+ シリコン基体１ｂを通りドレインＤに達する。
ここで、チャネル部４を電子が通過する時に生じる電圧
降下がプローブ領域１０とＮ+ 型領域３の電位差ＶPSと
して現われる。すなわち、チャネル抵抗Ｒch、ドレイン
電流ＩD を用いてプローブ・ソース間電圧ＶPSは次式で
表される。 【００１７】 【数１】ＶPS＝ＩD ×Ｒch チャネル抵抗Ｒchは一定なので、数１式よりＶPSはＩD
に比例し、図５(2) ，(4) に示すように、ＭＯＳＦＥＴ
５９のオン（例えば、ｔ0 〜ｔ1 ）の期間はＶ PSとＩD
の波形は相似形になる。従って、プローブ・ソース間電
圧ＶPSを計測すれば数１式を用いてドレイン電流ＩD を
検知することができる。 【００１８】時刻ｔ1 においてスイッチ５１がＯＮ→Ｏ
ＦＦに変化すると、図５(1) に示すゲート印加電圧ＶG
はＶ10→０に変化する。本実施例ではＭＯＳＦＥＴ５９
はエンハンスメント型に設定されており、ＶG ＝０の時
はＯＦＦするため、時刻ｔ1においてＭＯＳＦＥＴ５９
はＯＮ→ＯＦＦに変化する。この結果、図５(2) に示す
ドレイン電流ＩD は時刻ｔ1 において最大値Ｉ10をとっ
た後、０まで急激減少する。 【００１９】またこの時、図５(3) に示すドレイン・ソ
ース間電圧ＶDSはＶ20から急上昇し、フライバックパル
スＶP が発生した後、直流電源５５の電圧Ｖ21まで低下
して安定する。すなわち、時刻ｔ1 以降はドレイン・ソ
ース間電圧ＶDSは高い電圧値になっているが、この時図
１に示すように、Ｎ- 型シリコン基体１ａとＰ型領域２
との間のＰＮ接合に生じる空乏層１２がＮ- 型シリコン
基体１ａ内に主に広がっており、この空乏層１２により
プローブ領域１０が周囲から電気的に絶縁される。 【００２０】従って、例えばｔ1 〜ｔ2 の期間は図５
(4) に示すプローブ・ソース間電圧Ｖ PSは０になる。こ
こで、空乏層１２がプローブ領域１０を完全に覆う事が
できるように、Ｎ- 型シリコン基体１ａの不純物は十分
低濃度にした方がよく、又、他の配慮として、Ｐ型領域
２の間隔を狭くしてもよい。以上説明した如く、参考例
によれば、プローブ・ソース間電圧ＶPSは忠実にドレイ
ン電流ＩD に比例した電圧になり、ドレイン電流ＩD が
０の時はドレイン・ソース間電圧ＶDSが０でない時でも
空乏層１２の絶縁効果によりプローブ・ソース間電圧Ｖ
PSが０になり、正確なドレイン電流ＩD の検出ができる
という効果がある。 （第１実施例）次に、本発明の第１実施例の断面図を図
６に示す。 【００２１】本実施例は、複数のＭＯＳＦＥＴのうちの
一部を分離して電流検出部とし、その電流検出部からの
電気信号を検出することで主電流部に流れる電流を検出
するものであり、電気信号として電位信号を検出するも
のである。以下に詳細を説明する。図６において、ＭＯ
ＳＦＥＴの構造は不純物濃度が高濃度であるＮ+ 型シリ
コン基体１ｂの上面に、不純物濃度が低濃度であるＮ-
型シリコン基体１ａを積層して半導体基板（半導体基
板）を構成し、Ｎ+ 型シリコン基体１ｂ裏面にドレイン
電極（Ｄ）（ドレイン）を接続している。 【００２２】そして、主電流部（第１のＭＯＳＦＥＴ素
子）として、Ｎ- 型シリコン基体１ａ中の所定領域に所
定間隔でＰ型領域２（第１のベース領域）が形成され、
このＰ型領域２内に不純物濃度が比較的高濃度であるＮ
+ 型領域３（第１のＭＯＳＦＥＴ素子におけるソース）
が形成されている。Ｎ+ 型領域３の形成されないＰ型領
域２表面付近の一部をチャネル部４として、少なくとも
その上にＳｉＯ2 等からなる絶縁膜５を介して多結晶シ
リコン等からなるゲート電極６（ゲート）が形成され
る。ゲート電極６を絶縁膜１１で覆い、さらにその全体
を層間絶縁膜９で覆う。そして、Ｎ+ 型領域３及びＰ型
領域２に接続するアルミニウム膜等からなるソース電極
７ａ（第１のＭＯＳＦＥＴ素子におけるソース）が形成
されている。 【００２３】また、電流検出部（第２のＭＯＳＦＥＴ素
子）として、Ｎ- 型シリコン基体１ａの表面上でＰ型領
域２間に離間した位置にＰ型シールド領域１３（第２の
ベース領域）を拡散し、このＰ型シールド領域１３内に
プローブ領域１０（第２のＭＯＳＦＥＴ素子におけるソ
ース）を形成する。そして、プローブ領域１０の形成さ
れないＰ型シールド領域１３表面付近の一部をプローブ
チャネル部１４として、その上にＳｉＯ2 等からなる絶
縁膜５ａを介して多結晶シリコン等からなるゲート電極
６ａをチャネル部４上からプローブチャネル部１４上ま
で延長する。 【００２４】また、Ｐ型シールド領域１３の表面上にア
ルミニウム膜等からなるシールド電極１５（電位設定電
極）を設け、プローブ領域１０の表面上にアルミニウム
膜等からなるプローブ電極８ａ（信号取り出し電極）を
その両者の電極が電気的に絶縁されるように設けた構造
をしており、シールド電極１５はソース電極７ａに電気
接続されている。本実施例では、プローブ電極８ａはプ
ローブ領域１０とのみ接続されている。尚、Ｐ型シール
ド領域１３はＰ型領域２と同時に、同じ拡散工程で形成
可能である。 【００２５】ここで、シールド電極１５（電位設定電
極）は、ソース電極７ａを介して、Ｐ型シールド領域１
３（第２のベース領域）の電位とＰ型領域２（第１のベ
ース領域）の電位を所定の関係（本実施例では等電位）
に設定するものである。この第１実施例によっても、上
記の参考例と同様の効果が得られる。その内容を図４乃
至図６を用いて説明する。ただし、図４に図示のＭＯＳ
ＦＥＴ５９は図６に図示の第１実施例のＭＯＳＦＥＴと
する。また、図４、図５の説明において、前述した参考
例と重複する部分は省略して説明する。 【００２６】参考例と同様に、時刻ｔ0 でスイッチ５１
がＯＦＦ→ＯＮに変化すると、ゲート電極６ａに電圧Ｖ
1 ０が印加されてＭＯＳＦＥＴ５９はＯＮし、チャネル
部４に導電路が形成されてドレイン電流ＩD が流れ始め
る。図６に示すＭＯＳＦＥＴ５９においてドレイン電流
ＩD のキャリアは電子であり、この電子はＮ+ 型領域３
からチャネル部４に流入し、このチャネル部４を通過し
てＮ- 型シリコン基体１ａに達すると、ゲート電極６ａ
直下で流れの向きをＮ+ 型シリコン基体１ｂの方向へ変
えて、Ｎ- 型シリコン基体１ａ、Ｎ+ 型シリコン基体１
ｂを順次通過してドレインＤに達する。 【００２７】ここで、ゲート電極６ａに電圧Ｖ10が印加
されると、ゲート電極６ａはチャネル４だけでなく、プ
ローブチャネル部１４もＯＮさせる。これにより、Ｎ-
型シリコン基体１ａのゲート電極６ａ直下の部分の電位
を、プローブ領域１０及びプローブチャネル部１４を経
由して検知することができる。すなわち、チャネル４か
らＮ- 型シリコン基体１ａに流入した電子の電位がプロ
ーブ領域１０で検知できるものであり、前述した参考例
と同様に、チャネル４を電子が通過する時に生じる電圧
降下がプローブ領域１０とＮ+ 型領域３の電位差ＶPSと
して現われ、Ｖ PSからドレイン電流ＩD が検知できる。 【００２８】次に、時刻ｔ1 においてスイッチ５１がＯ
Ｎ→ＯＦＦに変化すると、ゲート電極６ａに印加される
電圧が０になり、ＭＯＳＦＥＴ５９はＯＦＦし、チャネ
ル部４の導電路を消滅させて通電しなくするので、ドレ
イン電流ＩD は急減少し０に至る。そして時刻ｔ1 以降
（ｔ1 〜ｔ2 ）はドレイン電流ＩD は０である。ここ
で、ゲート電極６ａの印加電圧が０になるとゲート電極
６ａはチャネル部４のみならず、プローブチャネル部１
４も共に導電路を消滅させて通電しなくなる。すなわ
ち、ｔ1 〜ｔ2 の期間はプローブ領域１０はＮ- 型シリ
コン基体１ａと電気的に接続する導電路を失い、ソース
電極７ａ（Ｎ+ 型領域３）に電気的接続されたシールド
電極１５（Ｐ型シールド領域１３）により周囲から電気
的に絶縁される。この結果、ｔ1 〜ｔ2 の期間において
プローブ領域１０とＮ+ 型領域３の電位差ＶPSは、図５
(4) に示すよう０になる。 【００２９】ここで、プローブ領域１０は空乏層１２と
Ｐ型シールド領域１３にてドレインＤに対して二重に絶
縁されており、前述した参考例における空乏層１２のみ
による絶縁に比較して第１実施例の方がより確実に絶縁
することができ、ｔ1 〜ｔ2におけるＶPSを正確に０に
することができる。以上説明した如く、第１実施例によ
れば、プローブ・ソース間電圧ＶPSは忠実にドレイン電
流ＩD に比例した電圧になり、ドレイン電流ＩD が０の
時はドレイン・ソース間電圧ＶDSが０でない時でも空乏
層１２とＰ型シールド領域１３の絶縁効果によりＶPSが
０になり、より正確なドレイン電流ＩD の検出ができる
という効果がある。 【００３０】又、第１実施例ではシールド電極１５は接
地電位であるソース電極７ａに電気接続されているの
で、リーク電流、Ｐ型シールド領域１３とドレインＤと
の間に存在する漂遊容量（Stray Capacitor ）によるド
レイン電位の影響はその電気的経路によりバイパスさ
れ、プローブ電極８ａには影響を及ぼさない。従ってハ
イ・インピーダンス（High−Impedance ）における使用
も良好であり高感度の検出ができる。また非通電時に
は、電流通過経路となるＮ- 型シリコン基体１ａとプロ
ーブ領域１０とを遮断するため、ソース電極７ａまたは
ドレイン電極Ｄからフライバックパルスが発生した場合
においても電位検出回路（図示せず）を保護することが
できる。 【００３１】シールド電極１５（電位設定電極）によ
り、Ｐ型シールド領域１３（第２のベース領域）の電位
とＰ型領域２（第１のベース領域）の電位が所定の関係
（本実施例では等電位）に設定されているため、Ｐ型シ
ールド領域１３（第２のベース領域）とＰ型領域２（第
１のベース領域）との電位差の変動をなくすことができ
る。この結果、プローブ電極８ａからの電位信号（電気
信号）に基づき、ソース電極７ａ・ドレイン電極Ｄ間に
流れる電流（通電電流）を検出する際、その検出精度が
低下することを防止できる。 【００３２】更に、チャネル部４とプローブチャネル部
１４とが対向していることで、実際に電流が通過してい
るチャネル部４の近傍のＮ- 型シリコン基体１ａの電位
を、プローブチャネル部１４を介して精度良く検出する
ことができる。尚、第１実施例において、Ｐ型シールド
領域１３はＰ型領域２と同じ拡散工程にて形成すれば同
一寸法に形成可能であるが、その寸法は何ら限定される
事はない。 （他の参考例）図２は、本発明を縦型のバイポーラトラ
ンジスタ（以下「ＢＰＴ」という）に採用した他の参考
例の断面図である。 【００３３】図において、本実施例ではＮ- 型及びＮ+
型シリコン基体１ａ，１ｂをコレクタとしており、Ｎ-
シリコン基体１ａ中の所定領域に所定間隔で、ベース電
極６ｂに電気接続するＰ型領域２ａを拡散してベースと
し、このＰ型領域２内にエミッタ電極７ｂに電気接続
し、その不純物濃度が比較的高濃度であるＮ+ 型領域３
ａを拡散してエミッタとしている。ここでＰ型領域２ａ
の表面付近４ａの厚さｄ′は後述する理由から底部付近
の厚さｄ以下となっている。 【００３４】そして、Ｐ型領域２ａ間Ｎ- 型シリコン基
体１ａ内、又は素子周辺部のＮ- 型シリコン基体１ａ内
（図は前者）に所定の拡散深さで拡散され、Ｎ- 型シリ
コン基体１ａの不純物濃度より高濃度の不純物濃度でプ
ローブ領域１０を形成する。又、アルミニウム膜等から
なるプローブ電極８をそのプローブ領域１０に電気接続
する。尚、５ｂはＳｉ酸化膜等の絶縁膜である。 【００３５】次に、本参考例によりコレクタ電流（本発
明でいう通電電流）を検出する様子を図７および図８を
用いて説明する。図７は本参考例のＢＰＴを適用した電
気回路図であり、ＢＰＴを６０で示すシンボルで表す。
すなわち、コレクタＣ、ベースＢ、エミッタＥと新たに
プローブＰが追加された４端子を備えた半導体装置のシ
ンボルであり、このプローブＰは前記プローブ電極８を
意味する。図７に示す電気回路の構成は、前述した図４
に図示の参考例の電気回路の構成とほとんど同じであ
り、図４と対応する部分は図４と同一符号を付してあ
り、その説明は省略する。対応しない部分は図４のＭＯ
ＳＦＥＴ５９が本参考例のＢＰＴ６０に変更されたこと
と、ベース入力抵抗６１が追加されたことのみである。 【００３６】上記構成における各部波形図を図８に示
す。図８も前述した参考例の各部波形図の図５と同様で
あり、異なる点は半導体装置がＭＯＳＦＥＴ５９からＢ
ＰＴ６０に変更になったことに伴って、端子名称が変更
になったことと、ＭＯＳＦＥＴ５９においてはゲート印
加電圧ＶG で制御するのに対してＢＰＴ６０においては
ベース電流Ibで制御することが異なる点である。図７、
図８の説明において、前述した参考例と重視する部分は
省略し、とくにＢＰＴ６０のプローブ・エミッタ間電圧
ＶPEが図８(4) に示す波形になり、図８(2) に示すコレ
クタ電流ＩC の波形と相似であり、プローブ・エミッタ
間電圧ＶPEよりコレクタ電流ＩC が検知できることを次
に説明する。 【００３７】図２に図示のＢＰＴ６０において、キャリ
アである電子はＮ+ 型領域３ａからＰ型領域２ａに注入
し、そしてＮ- 型およびＮ+ 型シリコン基体１ａ、１ｂ
に達する。ここで、Ｐ型領域２ａの表面付近４ａの厚さ
ｄ′は電流が表面付近４ａを流れ易くする為に底部付近
の厚さｄ以下となっている。又、底部付近の厚さｄはＢ
ＰＴの特性を良くする為に薄く設計されている。これは
表面付近４ａを流れた電子がプローブ領域１０の近傍を
通過するようにする為である。 【００３８】そして、表面付近４ａの導電抵抗ＲC （前
記参考例におけるチャネル抵抗Ｒchに相当）による電圧
降下をプローブ・エミッタ間電圧ＶPEとして検出する事
によって、このプローブ・エミッタ間電圧ＶPEが参考例
の数１式と同様の関係（本参考例の場合、ＶPE＝ＩC ×
ＲC ）に従うため、プローブ・エミッタ間電圧ＶPEから
コレクタ電流ＩC が検出できる。また、ＢＰＴ６０がＯ
ＦＦ時は参考例と同様に図２に示すように空乏層１２が
成長してプローブ領域１０を周囲から電気的に絶縁する
ため、プローブ・エミッタ間電圧ＶPEは０になる。 【００３９】以上説明した如く、本参考例によれば、プ
ローブ・エミッタ間電圧ＶPEはコレクタ電流ＩC に比例
した電圧になり、コレクタ電流ＩC が０のときはコレク
タ・エミッタ間電圧ＶCEが０でない時でも空乏層１２の
絶縁効果によりＶPEが０になり、正確なコレクタ電流Ｉ
C が検出できるという効果がある。尚、本参考例におい
て、プローブ領域１０を第１実施例で示したようなＰ型
シールド領域で周囲から電気的に絶縁すれば、さらによ
り正確なコレクタ電流検出が可能になる。すなわち、本
発明は第１実施例で説明したＭＯＳＦＥＴに限られたも
のではなく、他の参考例に示したようなＢＰＴにも適用
可能である。 【００４０】次に、本発明の電流検出機能付半導体装置
を採用したパワートランジスタ（例えば、パワーＭＯＳ
ＦＥＴ）と、その信号処理回路の具体的な構成を図９乃
至図１２を用いて説明する。図９及び図１０はその一例
であり、電流検出した信号をオペアンプにて増幅して出
力する機能を組込んだ例である。そして、図９は本例の
各々の素子の具体的な配置を表わす上面図、図１０はそ
の等価回路図である。 【００４１】図に示すように、同一半導体基板１００上
にパワーＭＯＳＦＥＴが形成される電力制御部１１０
と、その信号を増幅処理する信号処理部１２０が配置さ
れる。そして、前述の図１あるいは図６に示すような構
成のプローブ電極１１３と、ソース電極１１１との間に
発生した電気信号は負荷抵抗１２２を経て、オペアンプ
１２１に入力され、抵抗１２７，１２８により決定され
る増幅率で増幅されて出力端子１２９から出力される。 【００４２】図１１及び図１２は他の例であり、電流検
出した信号をオペアンプで増幅して出力すると同時に、
コンパレータで設定値と比較し、その信号が設定値より
大きい時は素子の破壊防止のために自己遮断する機能を
組込んだ例である。そして、図１１は本例の各々の素子
の具体的な配置を表わす平面図、図１２はその等価回路
である。 【００４３】図に示すように、同一半導体基板２００上
に電力制御部２１０と、その信号を増幅、比較等の処理
を行なう信号処理部２２０が配置される。そして、プロ
ーブ電極２１３とソース電極２１１との間に発生した電
気信号は負荷抵抗２２４を経て、オペアンプ２２１とコ
ンパレータ２２２にそれぞれ入力される。 【００４４】オペアンプ２２１では上記の例と同様に抵
抗２２７，２２８により決定される増幅率で増幅され、
出力端子２２９から出力される。一方、コンパレータ２
２２では比較電圧Ｖref により設定された電流値よりも
大きいと判断したときはそのコンパレータ２２２の出力
がローレベルからハイレベルに変化してＭＯＳトランジ
スタ２２３がＯＮ状態となり、電力制御部２１０のゲー
ト電極２１２を接地電位にしてその作動を強制的に停止
させ、破壊防止を行なう。尚、図９乃至図１２におい
て、１１２はゲート電極、１１４，２１４は半導体基板
の裏面に形成されるドレイン電極である。 【００４５】以上、本発明を実施例に基づき具体的に説
明したが、本発明は上記実施例に限定されるものではな
く、その要旨を逸脱しない範囲で種々変更可能であるこ
とはいうまでもない。例えば、参考例、第１実施例にお
いてはＮチャネル型であるが、Ｐチャネル型にも適用可
能であり、又、絶縁膜５ａは酸化物（Oxide ）でなくと
もＳｉ3 Ｎ4 等の他の絶縁物（Insulator ）から成る膜
であってもよい。また、プレーナ型のＭＯＳＦＥＴだけ
でなく、特開昭６２−１２１６７号公報に開示されたよ
うな溝部を有するＭＯＳＦＥＴにも適用可能である。他
の参考例においてはＮＰＮ型であるが、ＰＮＰ型にも適
用可能である。又、Ｎ+ 型シリコン基板１ｂをＰ型のシ
リコン基体に変更した導電変調型ＭＯＳＦＥＴ（特開昭
６０−１９６９７４号公報）等にも本発明は適用可能で
ある。 【００４６】 【発明の効果】主電流部としての第１のＭＯＳＦＥＴ素
子における第１のベース領域（２）と、電流検出部とし
ての第２のＭＯＳＦＥＴ素子における第２のベース領域
（１３）とが電気的に接続されているため、第１のベー
ス領域と第２のベース領域との間での電位差の変動をな
くすことができる。この結果、信号取り出し電極からの
電気信号に基づき、第１のＭＯＳＦＥＴ素子に流れる通
電電流を検出する際、その検出精度が低下することを防
止できる。
【図面の簡単な説明】
【図１】参考例である縦型のＭＯＳＦＥＴの断面図であ
る。 【図２】他の参考例である縦型のバイポーラトランジス
タの断面図である。 【図３】従来の縦型のＭＯＳＦＥＴの断面図である。 【図４】図１および図６におけるＭＯＳＦＥＴを用いる
電気回路図である。 【図５】図４における電気回路の作動を説明する波形図
である。 【図６】第１実施例における縦型のＭＯＳＦＥＴの断面
図である。 【図７】図２におけるバイポーラトランジスタを用いた
電気回路図である。 【図８】図７における電気回路の作動を説明する波形図
である。 【図９】パワートランジスタとその信号処理回路の具体
的な構成の一例の上面図である。 【図１０】図９における等価回路図である。 【図１１】パワートランジスタとその信号処理回路の具
体的な構成の他の例の上面図である。 【図１２】図１１における等価回路図である。 【符号の説明】 １ａ Ｎ- 型シリコン基体 １ｂ Ｎ+ 型シリコン基体 ２ Ｐ型領域 ３ Ｎ+ 型領域 ４ チャネル部 ５ 絶縁膜 ６ａ ゲート電極 ６ｂ ベース電極 ７ａ ソース電極 ７ｂ エミッタ電極 ８ プローブ電極 １０ プローブ領域 １２ 空乏層 １３ Ｐ型シールド領域 １４ プローブチャネル部 １５ シールド電極
る。 【図２】他の参考例である縦型のバイポーラトランジス
タの断面図である。 【図３】従来の縦型のＭＯＳＦＥＴの断面図である。 【図４】図１および図６におけるＭＯＳＦＥＴを用いる
電気回路図である。 【図５】図４における電気回路の作動を説明する波形図
である。 【図６】第１実施例における縦型のＭＯＳＦＥＴの断面
図である。 【図７】図２におけるバイポーラトランジスタを用いた
電気回路図である。 【図８】図７における電気回路の作動を説明する波形図
である。 【図９】パワートランジスタとその信号処理回路の具体
的な構成の一例の上面図である。 【図１０】図９における等価回路図である。 【図１１】パワートランジスタとその信号処理回路の具
体的な構成の他の例の上面図である。 【図１２】図１１における等価回路図である。 【符号の説明】 １ａ Ｎ- 型シリコン基体 １ｂ Ｎ+ 型シリコン基体 ２ Ｐ型領域 ３ Ｎ+ 型領域 ４ チャネル部 ５ 絶縁膜 ６ａ ゲート電極 ６ｂ ベース電極 ７ａ ソース電極 ７ｂ エミッタ電極 ８ プローブ電極 １０ プローブ領域 １２ 空乏層 １３ Ｐ型シールド領域 １４ プローブチャネル部 １５ シールド電極
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 斉藤 博彦
愛知県刈谷市昭和町１丁目１番地 株式
会社デンソー内
(72)発明者 原 邦彦
愛知県刈谷市昭和町１丁目１番地 株式
会社デンソー内
(56)参考文献 特開 昭52−132684（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.6，ＤＢ名)
H01L 29/78
Claims (1)
- (57)【特許請求の範囲】（１） ドレインに接続された基板
（１ａ、１ｂ）の表面側にソース及びゲートを有する第
１のＭＯＳＦＥＴ素子と、信号取り出し電極（８ａ）か
らの電気信号に基づき前記第１のＭＯＳＦＥＴ素子に流
れる通電電流を検出可能な第２のＭＯＳＦＥＴ素子とを
備えた電流検出機能付半導体装置であって、 前記第２のＭＯＳＦＥＴ素子のチャネルを形成する第２
のベース領域（１３）が前記第１のＭＯＳＦＥＴ素子の
チャネルを形成する第１のベース領域（２）と電気的に
接続され、前記第２のＭＯＳＦＥＴ素子の前記信号取り
出し電極（８ａ）が前記第２のＭＯＳＦＥＴ素子の第２
のベース領域と分離されて前記第２のＭＯＳＦＥＴ素子
のソース（１０）に接続されていることを特徴とする電
流検出機能付半導体装置。 （２） 前記第２のベース領域（１３）に接続されて、
前記第２のベース領域を前記第１のＭＯＳＦＥＴ素子に
おける前記第１のベース領域（２）と等電位に設定する
電位設定電極（１５）を有し、前記電位設定電極は前記
信号取り出し電極（８ａ）とは分離されていることを特
徴とする特許請求の範囲第１項記載の電流検出機能付半
導体装置。（３） 前記第２のＭＯＳＦＥＴ素子のソース（１０）
は、前記第２のＭＯＳＦＥＴ素子における前記信号取り
出し電極（８ａ）とのみ接続されることを特徴とする特
許請求の範囲第１項又は第２項に記載の電流検出機能付
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10159997A JP2917960B2 (ja) | 1986-03-21 | 1997-04-18 | 電流検出機能付半導体装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6451186 | 1986-03-21 | ||
| JP61-64511 | 1986-03-21 | ||
| JP10159997A JP2917960B2 (ja) | 1986-03-21 | 1997-04-18 | 電流検出機能付半導体装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62026969A Division JPH0834221B2 (ja) | 1986-03-21 | 1987-02-06 | 電流検出機能付半導体装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35921798A Division JP3196746B2 (ja) | 1986-03-21 | 1998-12-17 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1065168A JPH1065168A (ja) | 1998-03-06 |
| JP2917960B2 true JP2917960B2 (ja) | 1999-07-12 |
Family
ID=26405615
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10159997A Expired - Lifetime JP2917960B2 (ja) | 1986-03-21 | 1997-04-18 | 電流検出機能付半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2917960B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112002756B (zh) * | 2020-09-24 | 2022-04-08 | 电子科技大学 | 带有igbt单元和电流电压感测及控制单元的半导体器件 |
-
1997
- 1997-04-18 JP JP10159997A patent/JP2917960B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1065168A (ja) | 1998-03-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990323 |
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| EXPY | Cancellation because of completion of term |