JP2019219366A - 半導体装置 - Google Patents

Abstract

【課題】基板の検査用外部端子が配列される周辺長を短くして、小型化を実現することができる半導体装置を提供する。【解決手段】半導体装置１は、第１外部端子１３又は１４（１１０Ａ）と、配線１１０Ｂと、第２外部端子１５又は１６（１１０Ｃ）とを備える。第１外部端子１３又は１４は、基板１０主面部に形成された回路１１の周辺に配置され、回路１１の被検査部１２を検査する検査用外部端子として使用される。配線１１０Ｂは、第１外部端子１３又は１４から回路１１側へ延設され、第１外部端子１３又は１４と被検査部１２とを電気的に接続する。第２外部端子１５又は１６は、配線１１０Ｂと電気的に接続され、かつ、被検査部１２を検査する検査用外部端子として使用される。第２外部端子１５又は１６は、配線１１０Ｂと重なり合い第１外部端子１３又は１４よりも回路１１側に配置される。【選択図】図２

Description

本発明は、半導体装置に関し、特に回路の検査用外部端子を備えた半導体装置に適用して有効な技術に関する。

特許文献１には、プローブ検査用外部端子を備えた半導体装置が開示されている。半導体装置では、電源、出力段回路等の比較的大きな電流が流れる配線において微小抵抗値を測定するプローブ検査に、４端子抵抗測定法（ケルビン測定法）が使用されている。４端子抵抗測定法では、検査用外部端子と検査用プローブとの接触抵抗や配線抵抗による測定電圧降下の影響を排除することができ、正確な抵抗値を測定することができる。
４端子抵抗測定法が採用されると、検査用外部端子として、フォース用外部端子及びセンス用外部端子が必要とされる。これらのフォース用外部端子及びセンス用外部端子は、半導体装置の半導体基板の周辺に沿って、複数の信号用外部端子と共に配列されている。

ところで、上記の通り、半導体装置では、検査用外部端子が信号用外部端子と共に半導体基板の周辺に沿って配列されているので、半導体基板の周辺長が長くなる。このため、所謂、チップサイズが増大し、半導体装置の小型化を実現するために、改善の余地があった。

特開昭６２−９８６３３号公報

本発明は、上記事実を考慮し、基板の検査用外部端子が配列される周辺長を短くして、小型化を実現することができる半導体装置を提供する。

本発明の第１実施態様に係る半導体装置は、基板主面部に形成された回路の周囲に配置され、回路の被検査部を検査する検査用外部端子として使用される第１外部端子と、第１外部端子から回路側へ延設され、第１外部端子と被検査部とが電気的に接続される配線と、配線に重なり合い第１外部端子よりも回路側に配置され、配線と電気的に接続され、かつ、被検査部を検査する検査用外部端子として使用される第２外部端子と、を備えている。

第１実施態様に係る半導体装置は、第１外部端子と、配線と、第２外部端子とを備える。第１外部端子は、基板主面部に形成された回路の周辺に配置され、回路の被検査部を検査する検査用外部端子として使用される。配線は、第１外部端子から回路側へ延設され、第１外部端子と被検査部とを電気的に接続する。第２外部端子は、配線と電気的に接続され、かつ、被検査部を検査する検査用外部端子として使用される。

ここで、第２外部端子は、配線と重なり合い第１外部端子よりも回路側に配置される。このため、第２外部端子は、回路の周辺に配置される第１外部端子の配列位置よりも内側となる回路側に配置されるので、基板主面部において、第２外部端子の配置分に相当する、回路の周辺長を短くすることができる。加えて、第２外部端子は配線と重なり合って配置されているので、第２外部端子の配置位置を移動させても基板主面部における占有面積の増加を抑制することができる。

本発明の第２実施態様に係る半導体装置では、第１実施態様に係る半導体装置において、第１外部端子、配線及び第２外部端子は、同一の配線層において一体に形成され、第１外部端子の表面は、配線層上に形成された保護膜の膜厚方向へ貫通する第１開口内において露出され、第２外部端子の表面は、保護膜の膜厚方向へ貫通する第２開口内において露出されている。

第２実施態様に係る半導体装置では、第１外部端子、配線及び第２外部端子が同一の配線層において一体に形成される。そして、第１外部端子の表面は、配線層上に形成された保護膜の膜厚方向へ貫通する第１開口内において露出され、第２外部端子の表面は、保護膜の膜厚方向へ貫通する第２開口内において露出される。
このため、同一の配線層において第１外部端子、配線及び第２外部端子が一体に形成され、しかも保護膜に第１開口及び第２開口を形成するだけで、第１外部端子及び第２外部端子を簡易に構成することができる。

本発明の第３実施態様に係る半導体装置では、第１実施態様又は第２実施態様に係る半導体装置において、第２外部端子下の基板主面部に素子が配設されていない。

第３実施態様に係る半導体装置によれば、第２外部端子下の基板主面部に素子が配設されない。仮に、プローブ検査において、検査用プローブが第２外部端子に接触しても、又はボンディングワイヤが第２外部端子にボンディングされても、衝撃が加わる素子が配設されていないので、素子に損傷、破壊を与えることがない。

本発明の第４実施態様に係る半導体装置では、第１実施態様〜第３実施態様のいずれか１つに係る半導体装置において、第１外部端子又は第２外部端子は、４端子抵抗測定法におけるフォース用外部端子として使用され、第２外部端子又は第１外部端子は、４端子抵抗測定法におけるセンス用外部端子として使用される。

第４実施態様に係る半導体装置によれば、第１外部端子又は第２外部端子はフォース用外部端子として使用され、第２外部端子又は第１外部端子はセンス用外部端子として使用される。このため、４端子抵抗測定法を実施することができるので、仮に回路の被検査部として抵抗を検査対象とする場合、この抵抗の微小抵抗値を高い精度により検査することができる。

本発明によれば、基板の検査用外部端子が配列される周辺長を短くして、小型化を実現することができる半導体装置を提供することができる。

本発明の一実施の形態に係る半導体装置及びプローブ検査装置の概略的なシステム構成図である。 図１に示される半導体装置の要部の拡大断面図（図３のＡ−Ａ線において切断した断面部位を含む拡大断面図）である。 図２に示される半導体装置の要部の拡大平面図である。

以下、図１〜図３を用いて、本発明の一実施の形態に係る半導体装置及びプローブ検査装置について説明する。

（半導体装置及びプローブ検査装置のシステム構成）
図１に示されるように、本実施の形態に係る半導体装置１では、この半導体装置１の製造プロセスの最終段工程において、プローブ検査装置２を用いてプローブ検査が実施されている。ここで、プローブ検査は、ダイシング工程前の半導体ウェーハ状態において、この半導体ウェーハに製造された複数の半導体装置１の１つ毎に、又は複数の半導体装置１毎に実施されている。また、半導体ウェーハのダイシング工程後のプローブ検査は、半導体ウェーハから平面視において矩形状のチップ状態に形成された半導体装置１に実施されている。

図１には、チップ状態に形成された半導体装置１が概略図として示されている。半導体装置１は平面視において矩形状の基板１０を主体に形成され、基板１０の中央部分の主面部には図示省略の複数の半導体素子を組み合わせた回路１１が形成されている。プローブ検査では回路１１の被検査部１２が検査され、ここでは被検査部１２は抵抗とされ、この微小抵抗値が測定される。
ここで、抵抗とは、抵抗素子の抵抗だけでなく、トランジスタ、具体的には絶縁ゲート型電界効果トランジスタのソース−ドレイン間の抵抗、半導体素子間を接続する配線の抵抗等を含む意味において使用されている。

プローブ検査には４端子抵抗測定法が使用されている。このため、半導体装置１の基板１０には、第１外部端子１３、第１外部端子１４、第２外部端子１５及び第２外部端子１６の合計４つの検査用外部端子が配設されている。第１外部端子１３、第１外部端子１４は、それぞれフォース（Force）用外部端子として使用されている。第２外部端子１５、第２外部端子１６は、それぞれセンス（Sense）用外部端子として使用されている。

被検査部１２の一端部は、第１外部端子１３、第２外部端子１５のそれぞれに電気的に並列に接続されている。被検査部１２の他端部は、第１外部端子１４、第２外部端子１６のそれぞれに電気的に並列に接続されている。

一方、プローブ検査を実施するプローブ検査装置２は、電源２０と、電流計２１と、電圧計２２とを含んで構成されている。
電源２０の正極は電流計２１に接続され、プローブ検査において、この電流計２１は第１外部端子１３に接続される構成とされている。第１外部端子１３との接続には、特に符号を付けないが、検査用プローブが使用されている。なお、直接、ボンディングワイヤをボンディングして、第１外部端子１３とプローブ検査装置２とが接続されてもよい。
電源２０の負極は、プローブ検査において、第１外部端子１４に接続される構成とされている。第１外部端子１４との接続には、同様に、検査用プローブ又はボンディングワイヤが使用されている。
電圧計２２は、プローブ検査において、第２外部端子１５、第２外部端子１６のそれぞれに接続される構成とされている。この第２外部端子１５、第２外部端子１６のそれぞれとの接続には、同様に、検査用プローブ又はボンディングワイヤが使用されている。

このように構成されるプローブ検査装置２では、検査用プローブ又はボンディングワイヤを使用して第１外部端子１３、第１外部端子１４、第２外部端子１５及び第２外部端子１６に接触又は接続して、回路１１の被検査部１２の微小抵抗値が検査される。

（半導体装置１の構成）
図１に示されるプローブ検査装置２を用いてプローブ検査が実施される半導体装置１の具体的な構成は、以下の通りである。
すなわち、まず図２に示されるように、半導体装置１は基板１０を備えている。基板１０には例えばシリコン単結晶基板が使用され、基板１は例えば第１導電型としてのｐ型に設定されている。また、基板１０は、ｐ型ウエル領域と、第１導電型とは反対導電型となる第２導電型のｎ型ウエル領域とを備えていてもよく、特に基板１０の構造は限定されるものではない。

基板１０上には、素子分離絶縁層１０１が形成されている。そして、この素子分離絶縁層１０１上には、第１層目の第１層間絶縁層１０５、第１層目の配線層に形成された配線１０７、第２層目の第２層間絶縁層１０８、第２層目の配線層に形成された配線１１０、最終保護層１１１のそれぞれが順次積層されている。
素子分離絶縁層１０１は、回路１１を構築する半導体素子の周囲を取り囲み、半導体素子間を電気的に分離する構成とされている。素子分離絶縁層１０１として、基板１０の主面を選択に酸化して形成されたシリコン酸化膜が使用されている。

図２には、回路１１を構築する半導体素子として、絶縁ゲート型電界効果トランジスタ（Insulated Gate Field Effect Transistor。以下、単に「トランジスタ」という。）Ｔが示されている。トランジスタＴは、素子分離絶縁層１０１により周囲を囲まれた領域内において、基板１０の主面部に配設されている。トランジスタＴは、チャネル形成領域として使用される基板１０と、ゲート絶縁膜１０２と、ゲート電極１０３と、一対の主電極１０４とを含んで構成されている。
ゲート絶縁膜１０２は、基板１０上に形成され、例えばシリコン酸化膜の単層、又はシリコン酸化膜とシリコン窒化膜との複合膜により形成されている。
ゲート電極１０３は、ゲート絶縁膜１０２上に形成され、例えば抵抗値を小さくする不純物が導入されたシリコン多結晶膜の単層、又はシリコン多結晶膜上に高融点金属若しくは高融点金属シリサイド膜を積層した複合膜により形成されている。
一対の主電極１０４は、ゲート電極１０３のゲート幅方向の両側において基板１０の主面部に形成されたｎ型半導体領域により形成され、ソース領域及びドレイン領域として使用されている。つまり、ここで、トランジスタＴはｎチャネル導電型に設定されている。
なお、回路１１を構築する半導体素子は、上記トランジスタＴに限定されるものではない。例えば、半導体素子は、上記トランジスタＴと逆導電型となるｐチャネル導電型トランジスタ、抵抗素子、容量素子及びバイポーラトランジスタのいずれかであってもよい。

第１層間絶縁層１０５は、トランジスタＴ等の半導体素子上であって、素子分離絶縁層１０１上に積層されている。第１層間絶縁層１０５は、例えばシリコン酸化膜若しくはシリコン窒化膜の単層、又は双方を組み合わせた複合膜により形成されている。第１層間絶縁層１０５は、半導体素子と配線１０７とを電気的に分離する構成とされている。
配線１０７は第１層間絶縁層１０５上に形成されている。ここでは、配線１０７は、第１層間絶縁層１０５に膜厚方向へ貫通して形成された接続孔１０６を通して、トランジスタＴの主電極１０４に接続されている。配線１０７として、例えば、銅（Cu）、シリコン（Si）等の不純物が添加されたアルミニウム合金膜が使用されている。

第２層間絶縁層１０８は、配線１０７上であって、第１層間絶縁層１０５上に積層されている。第２層間絶縁層１０８は、配線１０７と配線１１０とを電気的に分離する構成とされている。第２層間絶縁層１０８は、例えば第１層間絶縁層１０５と同一材料により形成されている。

配線１１０は第２層間絶縁層１０８上に形成されている。配線１１０は、第２層間絶縁層１０８に形成された図示省略の接続孔を通して配線１０７に接続される構成とされている。
図２及び図３に示されるように、配線１１０は、回路１１の周辺であって、基板１０の周辺から回路１１側へ延設されている。配線１１０の基板１０の周辺側の一部は配線１１０Ａとされ、この配線１１０Ａは、平面視において矩形状に形成され、フォース用外部端子としての第１外部端子１３又は第１外部端子１４を構成している。第１外部端子１３又は第１外部端子１４は、例えば１辺を１００μｍ〜２００μｍとする正方形状に形成されている。

基板１０の周辺には、第１外部端子１３又は第１外部端子１４の配列位置に一致させて、基板１０の周辺に沿って複数の信号用外部端子１１０Ｓが配列されている。この信号用外部端子１１０Ｓは、第２層目の配線層に形成され、第１外部端子１３、第１外部端子１４のそれぞれと同一配線層に形成されている。第１外部端子１３又は第１外部端子１４と信号用外部端子１１０Ｓとの離間スペースは、ワイヤボンディングのルールに基づいて設定され、例えば１００μｍ〜２００μｍに設定されている。
第１外部端子１３又は第１外部端子１４の表面は、配線１１０上を覆う保護膜１１１に膜厚方向へ貫通して形成された第１開口（第１ボンディング開口）１１２内から露出されている。保護膜１１１は、例えば第１層間絶縁層１０５と同様の材料により形成されている。

配線１１０Ａから回路１１側へ延在される配線１１０の他の一部は、第１外部端子１３又は第１外部端子１４と回路１１とを接続する配線１１０Ｂとされる。そして、配線１１０Ｂに重なり合い、第１外部端子１３又は第１外部端子１４よりも回路１１側には、配線１１０Ｂに電気的に接続されたセンス用外部端子としての第２外部端子１５又は第２外部端子１６が配設されている。
表現を代えれば、第２外部端子１５又は第２外部端子１６は、配線１１０Ｂの一部、つまり配線１１０の一部を配線１１０Ｃとして利用して形成されている。第２外部端子１５又は第２外部端子１６は、第１外部端子１３又は第１外部端子１４と回路１１との間に配設され、第１外部端子１３又は第１外部端子１４の配列位置よりも基板１０主面部の内側とされている。第２外部端子１５又は第２外部端子１６の表面は、保護膜１１１に形成された第２開口（第２ボンディング開口）１１３内から露出されている。第２外部端子１５又は第２外部端子１６は、第１外部端子１３又は第１外部端子１４と同様に、平面視において矩形状に形成され、かつ、同一サイズにより形成されている。つまり、第２外部端子１５又は第２外部端子１６が配設された配線１１０Ｂの配線幅は、第１外部端子１３又は第１外部端子１４の１辺の寸法と同等以上の寸法に設定されている。
そして、第２外部端子１５又は第２外部端子１６が配設された領域において、基板１０主面部には、トランジスタＴ等の半導体素子が配設されていない。

また、第１外部端子１３、第１外部端子１４、第２外部端子１５及び第２外部端子１６としての配線１１０Ａ及び配線１１０Ｃは配線１１０Ｂと一体に形成されている。そして、配線１１０は、例えば配線１０７と同一材料により形成されている。

（本実施の形態の作用及び効果）
本実施の形態に係る半導体装置１は、図１〜図３に示されるように、第１外部端子１３又は１４（１１０Ａ）と、配線１１０Ｂと、第２外部端子１５又は１６（１１０Ｃ）とを備える。第１外部端子１３又は１４は、図２及び図３に示されるように、基板１０主面部に形成された回路１１の周辺に配置され、回路１１の被検査部１２（図１参照）を検査する検査用外部端子として使用される。配線１１０Ｂは、第１外部端子１３又は１４から回路１１側へ延設され、第１外部端子１３又は１４と被検査部１２とを電気的に接続する。第２外部端子１５又は１６は、配線１１０Ｂと電気的に接続され、かつ、被検査部１２を検査する検査用外部端子として使用される。

ここで、第２外部端子１５又は１６は、配線１１０Ｂと重なり合い第１外部端子１３又は１４よりも回路１１側に配置される。このため、第２外部端子１５又は１６は、回路１１の周辺に配置される第１外部端子１３又は１４の配列位置よりも内側となる回路１１側に配置されるので、基板１０主面部において、第２外部端子１５又は１６の配置分に相当する、回路１１の周辺長（半導体装置１の周辺長又は基板１０の周辺長）を短くすることができる。
加えて、第２外部端子１５又は１６は配線１１０Ｂと重なり合って配置されているので、第２外部端子１５又は１６の配置位置を回路１１の周辺から移動させても基板１０主面部における占有面積の増加を抑制することができる。

また、本実施の形態に係る半導体装置１では、図２に示されるように、第１外部端子１３又は１４（１１０Ａ）、配線１１０Ｂ及び第２外部端子１５又は１６（１１０Ｃ）が同一の配線層において配線１１０として一体に形成される。そして、第１外部端子１３又は１４の表面は、第２層目の配線層上に形成された保護膜１１１の膜厚方向へ貫通する第１開口１１２内において露出され、第２外部端子１５又は１６の表面は、保護膜１１１の膜厚方向へ貫通する第２開口１１３内において露出される。
このため、同一の配線層において第１外部端子１３又は１４、配線１１０Ｂ及び第２外部端子１５又は１６が一体に形成され、しかも保護膜１１１に第１開口１１２及び第２開口１１３を形成するだけで、第１外部端子１３又は１４及び第２外部端子１５又は１６を簡易に構成することができる。
表現を代えれば、半導体装置１の製造プロセスにおいて、配線１１０のパターンニングマスクの形状、保護膜１１１のパターンニングマスクの形状を変更するだけで、製造工程数を増加することなく、第１外部端子１３、１４、第２外部端子１５及び１６を形成することができる。

さらに、本実施の形態に係る半導体装置１では、図２に示されるように、第２外部端子１５又は１６下の基板１０主面部には半導体素子が配設されない。仮に、プローブ検査において、検査用プローブが第２外部端子１５又は１６に接触しても、又はボンディングワイヤが第２外部端子１５又は１６にボンディングされても、衝撃が加わる半導体素子が配設されていないので、半導体素子に損傷、破壊を与えることがない。

また、本実施の形態に係る半導体装置１では、図２及び図３に示されるように、第１外部端子１３又は１４はフォース用外部端子として使用され、第２外部端子１５又は１６はセンス用外部端子として使用される。このため、４端子抵抗測定法を実施することができるので、回路１１の被検査部１２としての抵抗の微小抵抗値を高い精度により検査することができる。

このように本実施の形態によれば、基板１０の信号用外部端子１１０Ｓが配列される周辺長が検査用外部端子を配列に加えても短くすることができるので、小型化を実現することができる半導体装置１を提供することができる。

［上記実施の形態の補足説明］
本発明は、上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において、例えば下記の通り変形可能である。
本発明は、基板又は回路の周辺にセンス用外部端子としての第２外部端子を配置し、第２外部端子よりも回路側にフォース用外部端子としての第１外部端子を配置してもよい。
また、本発明は、単層配線層構造や３層以上の多層配線層構造を採用する半導体装置に適用してもよい。この場合、検査用外部端子並びに信号用外部端子は、最終配線層に配設されている。
また、本発明は、ダイシング工程後の半導体装置のプローブ検査に限定されるものではなく、ダイシング工程前のウェーハ状態における半導体装置のプローブ検査に適用してもよい。
さらに、本発明は、ダイシング工程を必要としない、ウェーハスケールの半導体装置のプローブ検査に適用してもよい。

１…半導体装置、１０…基板、１１…回路、１２…被検査部、１３、１４…第１外部端子（フォース用外部端子）、１５、１６…第２外部端子（センス用外部端子）、１０７、１１０、１１０Ａ、１１０Ｂ、１１０Ｃ…配線、１１１…保護膜、１１２…第１開口、１１３…第２開口、２…プローブ検査装置、２０…電源、２１…電流計、２２…電圧計、Ｔ…トランジスタ。

Claims (4)

1. 基板主面部に形成された回路の周囲に配置され、前記回路の被検査部を検査する検査用外部端子として使用される第１外部端子と、
   当該第１外部端子から前記回路側へ延設され、前記第１外部端子と前記被検査部とが電気的に接続される配線と、
   当該配線に重なり合い前記第１外部端子よりも前記回路側に配置され、前記配線と電気的に接続され、かつ、前記被検査部を検査する検査用外部端子として使用される第２外部端子と、
   を備えた半導体装置。
2. 前記第１外部端子、前記配線及び前記第２外部端子は、同一の配線層において一体に形成され、
   前記第１外部端子の表面は、前記配線層上に形成された保護膜の膜厚方向へ貫通する第１開口内において露出され、
   前記第２外部端子の表面は、前記保護膜の膜厚方向へ貫通する第２開口内において露出されている
   請求項１に記載の半導体装置。
3. 前記第２外部端子下の前記基板主面部に素子が配設されていない
   請求項１又は請求項２に記載の半導体装置。
4. 前記第１外部端子又は前記第２外部端子は、４端子抵抗測定法におけるフォース用外部端子として使用され、
   前記第２外部端子又は前記第１外部端子は、前記４端子抵抗測定法におけるセンス用外部端子として使用される
   請求項１〜請求項３のいずれか１項に記載の半導体装置。