JP2585556B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JP2585556B2 JP2585556B2 JP61298730A JP29873086A JP2585556B2 JP 2585556 B2 JP2585556 B2 JP 2585556B2 JP 61298730 A JP61298730 A JP 61298730A JP 29873086 A JP29873086 A JP 29873086A JP 2585556 B2 JP2585556 B2 JP 2585556B2
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Description
本発明は、半導体集積回路装置の特性検査素子に関す
るものであって、特に、ドライプロセスによる帯電を検
査する特性検査技術に適用して有効な技術に関するもの
である。
るものであって、特に、ドライプロセスによる帯電を検
査する特性検査技術に適用して有効な技術に関するもの
である。
MOSFETを有する半導体集積回路装置の製造工程におい
ては、ドライプロセスが導入されている。MOSFETのゲー
ト電極のパターンニングに用いるO2プラズマエッチン
グ、絶縁膜生成に用いるプラズマCVD、チャンネル形成
のためのイオン打ち込み等の技術はドライプロセスであ
る。 ドライプロセスはMOSFETのゲート電極表面を帯電させ
る。このため、高集積化によるゲート絶縁膜の薄膜化が
進むにつれて、ゲート絶縁膜に高電界が印加され、その
損傷や破壊を生じ易い。
ては、ドライプロセスが導入されている。MOSFETのゲー
ト電極のパターンニングに用いるO2プラズマエッチン
グ、絶縁膜生成に用いるプラズマCVD、チャンネル形成
のためのイオン打ち込み等の技術はドライプロセスであ
る。 ドライプロセスはMOSFETのゲート電極表面を帯電させ
る。このため、高集積化によるゲート絶縁膜の薄膜化が
進むにつれて、ゲート絶縁膜に高電界が印加され、その
損傷や破壊を生じ易い。
本発明者は、前述のドライプロセスの導入について検
討した結果、次の問題点が生じることを見出した。半導
体集積回路装置の完成後には、電気的特性検査を行い良
品，不良品の選別を行っている。しかしながら、現状の
ところ、前述のドライプロセスに起因する絶縁膜のダメ
ージをモニタするための技術が報告されていない。そし
てまた、ドライプロセスにおける絶縁膜のダメージを改
善するための製造プロセスの改善も図られていない。こ
のため、ドライプロセスに起因するMOSFETのゲート絶縁
膜の絶縁耐圧が劣化していても、良品として半導体集積
回路装置を出荷してしまい、出荷された半導体集積回路
装置の電気的信頼性が極めて低くなってしまうという問
題点がある。 本発明の目的は、MOSFETを有する半導体集積回路装置
において、ドライプロセスに起因するダメージをモニタ
し、製造プロセスの改善を図ることにある。さらに、本
発明の他の目的は、前記目的を達成し、ドライプロセス
に起因するゲート絶縁膜の絶縁耐圧を検査し、半導体集
積回路装置の電気的信頼性を向上することが可能な技術
を提供することにある。 本発明の前記ならびにその他の目的と新規な特徴は、
本明細書の記述及び添付図面によって明らかになるであ
ろう。
討した結果、次の問題点が生じることを見出した。半導
体集積回路装置の完成後には、電気的特性検査を行い良
品，不良品の選別を行っている。しかしながら、現状の
ところ、前述のドライプロセスに起因する絶縁膜のダメ
ージをモニタするための技術が報告されていない。そし
てまた、ドライプロセスにおける絶縁膜のダメージを改
善するための製造プロセスの改善も図られていない。こ
のため、ドライプロセスに起因するMOSFETのゲート絶縁
膜の絶縁耐圧が劣化していても、良品として半導体集積
回路装置を出荷してしまい、出荷された半導体集積回路
装置の電気的信頼性が極めて低くなってしまうという問
題点がある。 本発明の目的は、MOSFETを有する半導体集積回路装置
において、ドライプロセスに起因するダメージをモニタ
し、製造プロセスの改善を図ることにある。さらに、本
発明の他の目的は、前記目的を達成し、ドライプロセス
に起因するゲート絶縁膜の絶縁耐圧を検査し、半導体集
積回路装置の電気的信頼性を向上することが可能な技術
を提供することにある。 本発明の前記ならびにその他の目的と新規な特徴は、
本明細書の記述及び添付図面によって明らかになるであ
ろう。
本願において開示される発明のうち、代表的なものの
概要を説明すれば、下記のとおりである。 MOSFETを有する半導体集積回路装置に、MOS構造のセ
ンサ部と、このセンサ部のゲート電極に接続される帯電
部とで構成される特性検査素子を形成し、この特性検査
素子の帯電部がドライプロセスにより帯電され、この
後、センサ部のゲート電極に検査用電圧が印加されるこ
とによってドライプロセスに起因するダメージをモニタ
する。
概要を説明すれば、下記のとおりである。 MOSFETを有する半導体集積回路装置に、MOS構造のセ
ンサ部と、このセンサ部のゲート電極に接続される帯電
部とで構成される特性検査素子を形成し、この特性検査
素子の帯電部がドライプロセスにより帯電され、この
後、センサ部のゲート電極に検査用電圧が印加されるこ
とによってドライプロセスに起因するダメージをモニタ
する。
上記した手段によれば、前記検査素子の帯電部が帯電
しているときは絶縁膜がダメージを受け、帯電していな
いときは絶縁膜がダメージを受けないために、前記検査
素子の帯電検査を行うことができ、半導体集積回路装置
の製造プロセスを改善することができ、半導体集積回路
装置の生産において歩留の向上、品質の向上を図ること
ができる。ゲート絶縁膜の絶縁耐圧検査に関しては、前
記検査素子の帯電部が帯電しているときはゲート絶縁膜
が破壊し、帯電していないときは破壊しないので、ドラ
イプロセスに起因するMOSFETのゲート絶縁膜の絶縁耐圧
を検査することができ、帯電したときの製造プロセスの
改善を図ることができる。 以下、本発明の構成について、一実施例とともに説明
する。 なお、全図において、同一の機能を有するものは同一
の符号を付け、その繰り返しの説明は省略する。
しているときは絶縁膜がダメージを受け、帯電していな
いときは絶縁膜がダメージを受けないために、前記検査
素子の帯電検査を行うことができ、半導体集積回路装置
の製造プロセスを改善することができ、半導体集積回路
装置の生産において歩留の向上、品質の向上を図ること
ができる。ゲート絶縁膜の絶縁耐圧検査に関しては、前
記検査素子の帯電部が帯電しているときはゲート絶縁膜
が破壊し、帯電していないときは破壊しないので、ドラ
イプロセスに起因するMOSFETのゲート絶縁膜の絶縁耐圧
を検査することができ、帯電したときの製造プロセスの
改善を図ることができる。 以下、本発明の構成について、一実施例とともに説明
する。 なお、全図において、同一の機能を有するものは同一
の符号を付け、その繰り返しの説明は省略する。
本発明の一実施例であるMOSFETを有する半導体集積回
路装置に構成した特性検査素子を第１図（要部平面図）
で示し、第１図のII−II線で切った断面を第２図に示
す。 第１図及び第２図において、単結晶シリコンからなる
ｐ−型半導体基板１の主面上には、フィールド絶縁膜２
が設けられている。フィールド絶縁膜２は、MOSFET等の
半導体素子間を電気的に分離するように構成されてい
る。 この半導体基板１を用いる半導体集積回路装置（チッ
プ）の内部、或いは外部端子（ボンディングパッド）の
外周部には、特性検査素子Ｔが設けられている。また、
特性検査素子Ｔは、半導体集積回路装置をダイシングす
る前のウエーハ状態において、スクライブエリア、或い
は特性検査のために設けられた特性検査用チップに設け
られている。 特性検査素子Ｔは、センサ部Ｓとそれに接続された帯
電部Ｃとで構成されている。 センサ部Ｓは、半導体基板１、ゲート絶縁膜３、ゲー
ト電極4Aを順次積層して形成したMOS構造で構成されて
いる（本実施例において、センサ部Ｓは、ソース領域或
いはドレイン領域として使用されるｎ＋型半導体領域を
有するMOSFET構造で構成されている）。センサ部Ｓは、
半導体集積回路装置の内部で形成されるMOSFETと同一製
造工程で形成される。センサ部Ｓのゲート絶縁膜３は酸
化シリコン膜で形成させ、ゲート電極4Aは例えば多結晶
シリコン膜で形成されている。 帯電部Ｃは、第１図において、ゲート電極4Aに接続さ
れ（一体に構成され）同一導電性材料で形成される導電
層4B、或いは導電層９で構成されている。導電層９は、
第２層目の配線材料例えばアルミニウム膜で形成されて
おり、層間絶縁膜８に形成された接続孔8Aを通して導電
層７に接続されている。導電層７は、第１層目の配線材
料例えばアルミニウム膜で形成されており、層間絶縁膜
６に形成された接続孔6Aを通して導電層4Bに接続されて
いる。第１図に示す導電層4B,導電層９の夫々は、導電
層７に比べて大面積で構成され、ドライプロセスによる
帯電が可能なように構成されている。導電層7,接続孔6
A,8Aの夫々は、小面積で構成され、ドライプロセスによ
る帯電が生じないように構成されている。なお、前記導
電層７及び９は、所謂、２層アルミニウム配線構造を構
成する。 特性検査素子Ｔのセンサ部Ｓのゲート絶縁膜３に印加
される電界強度は、帯電部Ｃとセンサ部Ｓとの面積比で
決定される。つまり、帯電部Ｃの面積を大きくした場
合、逆に、センサ部Ｓの面積を小さくした場合は、単位
面積当りのゲート絶縁膜３に印加される電界強度が大き
くなる。帯電部Ｃとセンサ部Ｓとの面積比は、プロセス
条件により異なるが、例えば、100〜10000程度にする
（C/S＝100〜10000）。 第１図に符号4Cを付け一点鎖線で囲まれた領域内の導
電層4B（帯電部Ｃ）は、イオン打込み（ドライプロセ
ス）を行う領域、つまり、導電層4Bの帯電可能な領域を
示している。 特性検査素子Ｔによるゲート絶縁膜３の絶縁耐圧の検
査は、導電層９に検査用電圧（設定電圧）をプローブ針
で印加し、ゲート絶縁膜３が破壊されるか、破壊されな
いかで知ることができる。つまり、帯電部Ｃがドライプ
ロセスに起因する帯電をした場合には、絶縁膜が損傷を
受けるため検査用電圧を印加すると、ゲート絶縁膜３が
破壊される。帯電部Ｃがドライプロセスに起因する帯電
をしていなかった場合には、検査用電圧を印加しても、
ゲート絶縁膜３が破壊されない。検査用電圧は、例え
ば、所定の使用条件下でゲート絶縁膜３が破壊される電
圧に基づいて設定する。例えば、検査用電圧は、例え
ば、所定の使用条件下でゲート絶縁膜３が破壊される電
圧に基づいて設定する。例えば、検査用電圧は、ゲート
電極4Aの最小加工寸法が1.3［μｍ］，ゲート絶縁膜３
の膜厚が250［Å］である場合に電界強度が25［Ｖ］と
なるので、この値に基づき設定する。 ドライプロセスのどの工程で帯電を受けるかは素子の
構造設計と完成した半導体集積回路装置の酸化膜の耐圧
を測定することによって調べることができる。このこと
について、第３図に示す。第３図の１ではイオン打ち込
みを受ける工程でのポリシリコン上の開口部と導電層９
を大きく設計した場合の断面構造が示されている。この
断面構造を有する半導体集積回路装置は種々の製造工程
を経て完成に近づくとポリシリコン或はソース、ドレイ
ンのイオン打ち込みが行われる。この場合、図に示した
ように開口部4Bが大きいため多くの電荷がポリシリコン
電極に帯電し、MOSトランジスタのゲート酸化膜を破壊
することになる。同様に導電層９をドライエッチングで
加工する場合も導電層９が大きくなっているためプラズ
マによる電荷が多く集められ、その下に接続されている
MOSトランジスタのゲート酸化膜が損傷を受けることに
なる。つまり、図の１に示したような断面構造を有する
半導体集積回路装置に設計すればイオン打ち込み工程と
導電層９を加工する工程での帯電の有無あるいは帯電の
度合いをウェハ完成時または抜取り検査時に耐圧を測定
することによって判定することができる。 第３図の２に示す断面構造を有する半導体集積回路装
置では層間膜に開口する接続孔6Aと導電層７と９とが大
きく設計されている。従ってこの断面構造を有する半導
体集積回路装置では接続孔6Aを開けるときのドライエッ
チングでの帯電と、導電層７と９とを加工するときのド
ライエッチングでの帯電をチェックすることができる。 以下、同様にして種々の断面構造を有する半導体集積
回路装置を図の３から６まで示し、それぞれの構造がど
の工程における帯電をチェックできるのかについて図中
に○と×で示す。この×印はそれぞれの半導体集積回路
装置の構造において該当する製造工程で多くの帯電を生
じると酸化膜が損傷を受け、このときに耐圧を測定する
と不良を生じるようになることを示す。また、○印は該
当する工程で帯電の影響をあまり受けていないので酸化
膜に損傷を生じないことを示す。 これらの構造はさらに多くの変形をすることが可能で
あり、設計手法によっては注目した工程だけをモニタす
ることもできる。例えば第３図に示す５の構造は導電層
９の加工工程だけの帯電をチェックすることができるよ
うになっている。 また、工程や品質を改善するために、特定工程で損傷
を受けているかいないかを調べるために、ゲート絶縁膜
３の絶縁耐圧（破壊されるか否か）を検査する場合に
は、第３図に示すいずれか一つのドライプロセスを行う
ことによって検査できる。さらに、半導体集積回路装置
の製造工程の途中のドライプロセスにおいて、この帯電
検査を行うことによって、どの程度のダメージを受けた
かを調べることができる。そして、さらにどの程度の帯
電によってダメージを生じたのかを検査する場合には、
帯電部Ｃの面積比が異なる２種類以上の特性検査素子Ｔ
を使用すれば良い。 また、電気的特性検査において、ゲート絶縁膜３の絶
縁耐圧が劣化している半導体集積回路装置を不良品とし
て選別することができる。 また、導電層９にプローブ針を当接して検査用電圧を
印加するだけで、ゲート絶縁膜３の絶縁耐圧を簡単に検
査することができる。 また、特性検査素子Ｔのセンサ部は、実際のMISFETの
寸法に対応する微細な寸法でしか得ることができないゲ
ート絶縁膜３の微妙な破壊現象を検査することができ
る。 以上、本発明者によってなされた発明を、前記実施例
に基づき具体的に説明したが、本発明は、前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲に
おいて、種々変更し得ることは勿論である。 例えば、本発明は、３層アルミニウム配線を有する半
導体集積回路装置に適用することができる。
路装置に構成した特性検査素子を第１図（要部平面図）
で示し、第１図のII−II線で切った断面を第２図に示
す。 第１図及び第２図において、単結晶シリコンからなる
ｐ−型半導体基板１の主面上には、フィールド絶縁膜２
が設けられている。フィールド絶縁膜２は、MOSFET等の
半導体素子間を電気的に分離するように構成されてい
る。 この半導体基板１を用いる半導体集積回路装置（チッ
プ）の内部、或いは外部端子（ボンディングパッド）の
外周部には、特性検査素子Ｔが設けられている。また、
特性検査素子Ｔは、半導体集積回路装置をダイシングす
る前のウエーハ状態において、スクライブエリア、或い
は特性検査のために設けられた特性検査用チップに設け
られている。 特性検査素子Ｔは、センサ部Ｓとそれに接続された帯
電部Ｃとで構成されている。 センサ部Ｓは、半導体基板１、ゲート絶縁膜３、ゲー
ト電極4Aを順次積層して形成したMOS構造で構成されて
いる（本実施例において、センサ部Ｓは、ソース領域或
いはドレイン領域として使用されるｎ＋型半導体領域を
有するMOSFET構造で構成されている）。センサ部Ｓは、
半導体集積回路装置の内部で形成されるMOSFETと同一製
造工程で形成される。センサ部Ｓのゲート絶縁膜３は酸
化シリコン膜で形成させ、ゲート電極4Aは例えば多結晶
シリコン膜で形成されている。 帯電部Ｃは、第１図において、ゲート電極4Aに接続さ
れ（一体に構成され）同一導電性材料で形成される導電
層4B、或いは導電層９で構成されている。導電層９は、
第２層目の配線材料例えばアルミニウム膜で形成されて
おり、層間絶縁膜８に形成された接続孔8Aを通して導電
層７に接続されている。導電層７は、第１層目の配線材
料例えばアルミニウム膜で形成されており、層間絶縁膜
６に形成された接続孔6Aを通して導電層4Bに接続されて
いる。第１図に示す導電層4B,導電層９の夫々は、導電
層７に比べて大面積で構成され、ドライプロセスによる
帯電が可能なように構成されている。導電層7,接続孔6
A,8Aの夫々は、小面積で構成され、ドライプロセスによ
る帯電が生じないように構成されている。なお、前記導
電層７及び９は、所謂、２層アルミニウム配線構造を構
成する。 特性検査素子Ｔのセンサ部Ｓのゲート絶縁膜３に印加
される電界強度は、帯電部Ｃとセンサ部Ｓとの面積比で
決定される。つまり、帯電部Ｃの面積を大きくした場
合、逆に、センサ部Ｓの面積を小さくした場合は、単位
面積当りのゲート絶縁膜３に印加される電界強度が大き
くなる。帯電部Ｃとセンサ部Ｓとの面積比は、プロセス
条件により異なるが、例えば、100〜10000程度にする
（C/S＝100〜10000）。 第１図に符号4Cを付け一点鎖線で囲まれた領域内の導
電層4B（帯電部Ｃ）は、イオン打込み（ドライプロセ
ス）を行う領域、つまり、導電層4Bの帯電可能な領域を
示している。 特性検査素子Ｔによるゲート絶縁膜３の絶縁耐圧の検
査は、導電層９に検査用電圧（設定電圧）をプローブ針
で印加し、ゲート絶縁膜３が破壊されるか、破壊されな
いかで知ることができる。つまり、帯電部Ｃがドライプ
ロセスに起因する帯電をした場合には、絶縁膜が損傷を
受けるため検査用電圧を印加すると、ゲート絶縁膜３が
破壊される。帯電部Ｃがドライプロセスに起因する帯電
をしていなかった場合には、検査用電圧を印加しても、
ゲート絶縁膜３が破壊されない。検査用電圧は、例え
ば、所定の使用条件下でゲート絶縁膜３が破壊される電
圧に基づいて設定する。例えば、検査用電圧は、例え
ば、所定の使用条件下でゲート絶縁膜３が破壊される電
圧に基づいて設定する。例えば、検査用電圧は、ゲート
電極4Aの最小加工寸法が1.3［μｍ］，ゲート絶縁膜３
の膜厚が250［Å］である場合に電界強度が25［Ｖ］と
なるので、この値に基づき設定する。 ドライプロセスのどの工程で帯電を受けるかは素子の
構造設計と完成した半導体集積回路装置の酸化膜の耐圧
を測定することによって調べることができる。このこと
について、第３図に示す。第３図の１ではイオン打ち込
みを受ける工程でのポリシリコン上の開口部と導電層９
を大きく設計した場合の断面構造が示されている。この
断面構造を有する半導体集積回路装置は種々の製造工程
を経て完成に近づくとポリシリコン或はソース、ドレイ
ンのイオン打ち込みが行われる。この場合、図に示した
ように開口部4Bが大きいため多くの電荷がポリシリコン
電極に帯電し、MOSトランジスタのゲート酸化膜を破壊
することになる。同様に導電層９をドライエッチングで
加工する場合も導電層９が大きくなっているためプラズ
マによる電荷が多く集められ、その下に接続されている
MOSトランジスタのゲート酸化膜が損傷を受けることに
なる。つまり、図の１に示したような断面構造を有する
半導体集積回路装置に設計すればイオン打ち込み工程と
導電層９を加工する工程での帯電の有無あるいは帯電の
度合いをウェハ完成時または抜取り検査時に耐圧を測定
することによって判定することができる。 第３図の２に示す断面構造を有する半導体集積回路装
置では層間膜に開口する接続孔6Aと導電層７と９とが大
きく設計されている。従ってこの断面構造を有する半導
体集積回路装置では接続孔6Aを開けるときのドライエッ
チングでの帯電と、導電層７と９とを加工するときのド
ライエッチングでの帯電をチェックすることができる。 以下、同様にして種々の断面構造を有する半導体集積
回路装置を図の３から６まで示し、それぞれの構造がど
の工程における帯電をチェックできるのかについて図中
に○と×で示す。この×印はそれぞれの半導体集積回路
装置の構造において該当する製造工程で多くの帯電を生
じると酸化膜が損傷を受け、このときに耐圧を測定する
と不良を生じるようになることを示す。また、○印は該
当する工程で帯電の影響をあまり受けていないので酸化
膜に損傷を生じないことを示す。 これらの構造はさらに多くの変形をすることが可能で
あり、設計手法によっては注目した工程だけをモニタす
ることもできる。例えば第３図に示す５の構造は導電層
９の加工工程だけの帯電をチェックすることができるよ
うになっている。 また、工程や品質を改善するために、特定工程で損傷
を受けているかいないかを調べるために、ゲート絶縁膜
３の絶縁耐圧（破壊されるか否か）を検査する場合に
は、第３図に示すいずれか一つのドライプロセスを行う
ことによって検査できる。さらに、半導体集積回路装置
の製造工程の途中のドライプロセスにおいて、この帯電
検査を行うことによって、どの程度のダメージを受けた
かを調べることができる。そして、さらにどの程度の帯
電によってダメージを生じたのかを検査する場合には、
帯電部Ｃの面積比が異なる２種類以上の特性検査素子Ｔ
を使用すれば良い。 また、電気的特性検査において、ゲート絶縁膜３の絶
縁耐圧が劣化している半導体集積回路装置を不良品とし
て選別することができる。 また、導電層９にプローブ針を当接して検査用電圧を
印加するだけで、ゲート絶縁膜３の絶縁耐圧を簡単に検
査することができる。 また、特性検査素子Ｔのセンサ部は、実際のMISFETの
寸法に対応する微細な寸法でしか得ることができないゲ
ート絶縁膜３の微妙な破壊現象を検査することができ
る。 以上、本発明者によってなされた発明を、前記実施例
に基づき具体的に説明したが、本発明は、前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲に
おいて、種々変更し得ることは勿論である。 例えば、本発明は、３層アルミニウム配線を有する半
導体集積回路装置に適用することができる。
本願において開示される発明のうち、代表的なものに
よって得ることができる効果を簡単に説明すれば、次の
とおりである。 MOSFETを有する半導体集積回路装置において、ドライ
プロセスに起因するMOSFETの帯電によるダメージを検査
することができる。このことによって、半導体集積回路
装置における製造工程の改善を図ることができ、半導体
集積回路装置の生産における歩留の向上，品質の向上を
図ることができる。
よって得ることができる効果を簡単に説明すれば、次の
とおりである。 MOSFETを有する半導体集積回路装置において、ドライ
プロセスに起因するMOSFETの帯電によるダメージを検査
することができる。このことによって、半導体集積回路
装置における製造工程の改善を図ることができ、半導体
集積回路装置の生産における歩留の向上，品質の向上を
図ることができる。
第１図は、本発明の一実施例であるMOSFETを有する半導
体集積回路装置に構成した特性検査素子の要部平面図。 第２図は、第１図のII−II線で切った断面図。 第３図は、半導体集積回路装置の製造工程のうちの各ド
ライプロセスにおける断面構造と、上記半導体集積回路
装置の完成後の断面構造と各ドライプロセス工程での帯
電検査結果を示す図である。 図中、１……半導体基板、３……ゲート絶縁膜、4A……
ゲート電極、4B,7,9……導電層、6,8……層間絶縁膜、6
A,8A……接続孔、Ｔ……特性検査素子、Ｓ……センサ
部、Ｃ……帯電部である。
体集積回路装置に構成した特性検査素子の要部平面図。 第２図は、第１図のII−II線で切った断面図。 第３図は、半導体集積回路装置の製造工程のうちの各ド
ライプロセスにおける断面構造と、上記半導体集積回路
装置の完成後の断面構造と各ドライプロセス工程での帯
電検査結果を示す図である。 図中、１……半導体基板、３……ゲート絶縁膜、4A……
ゲート電極、4B,7,9……導電層、6,8……層間絶縁膜、6
A,8A……接続孔、Ｔ……特性検査素子、Ｓ……センサ
部、Ｃ……帯電部である。
Claims (3)
- 【請求項１】半導体基板にMOSFETを有する半導体集積回
路装置において、該半導体基板主面に、ゲート絶縁膜、
ゲート電極を積層してなるMOS構造のセンサ部と、該セ
ンサ部のゲート電極に電気的接続され、少なくとも一部
が露出する導電性材料から成る帯電部とで構成され、該
露出部からの帯電部の帯電に起因した該ゲート絶縁膜の
破壊を検証するようにした特性検査素子を備えたことを
特徴とする半導体集積回路装置。 - 【請求項２】前記半導体基板はチップをダイシングする
前のウエーハ状態にあり、そのウエーハのスクライブエ
リアに前記特性検査素子が設けられていることを特徴と
する特許請求の範囲第１項記載の半導体集積回路装置。 - 【請求項３】前記特性検査素子の帯電部は、前記センサ
部のゲート電極よりも層間絶縁膜を介して上層に設けら
れた導電性材料で構成されていることを特徴とする特許
請求の範囲第１項記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61298730A JP2585556B2 (ja) | 1986-12-17 | 1986-12-17 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61298730A JP2585556B2 (ja) | 1986-12-17 | 1986-12-17 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63152140A JPS63152140A (ja) | 1988-06-24 |
| JP2585556B2 true JP2585556B2 (ja) | 1997-02-26 |
Family
ID=17863527
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61298730A Expired - Fee Related JP2585556B2 (ja) | 1986-12-17 | 1986-12-17 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2585556B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH077751B2 (ja) * | 1990-01-17 | 1995-01-30 | ローム株式会社 | Ｍｏｓ製造プロセスにおけるチャージアップ検出方法 |
| JP2855884B2 (ja) * | 1991-06-06 | 1999-02-10 | 日本電気株式会社 | 半導体装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61104633A (ja) * | 1984-10-29 | 1986-05-22 | Nippon Denso Co Ltd | 半導体表面の帯電電荷量測定方法 |
-
1986
- 1986-12-17 JP JP61298730A patent/JP2585556B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPS63152140A (ja) | 1988-06-24 |
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