KR100490333B1 - 바이폴라트랜지스터및그제조방법 - Google Patents
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Abstract
소자의 내압 측정시 스파크가 발생하는 것을 방지할 수 있는 구조를 갖는 바이폴라 트랜지스터 제조방법이 개시되어 있다.
본 발명은 제 1 도전형의 반도체 기판의 표면 영역에 선택적으로 제 2 도전형 불순물을 첨가하여 베이스층을 형성하는 단계; 상기 베이스층의 표면 영역과 상기 반도체 기판의 표면 영역에 선택적으로 제 1 도전형 불순물을 첨가하여 에미터층과 채널스톱층을 각각 형성하는 단계; 상기 채널스톱층의 상부에 절연막을 형성하는 단계를 포함하는 것을 특징으로 한다.
따라서, 본 발명은 고내압 소자의 내압 측정시 스파크가 발생하는 것을 방지함으로써 소자의 전기적 특성 검사 효율 및 신뢰성을 향상시킬 수 있는 효과가 있다.
Description
본 발명은 바이폴라 트랜지스터 및 그 제조방법에 관한 것으로서, 특히 소자의 내압 측정시 스파크가 발생하는 것을 방지할 수 있는 구조를 갖는 바이폴라 트랜지스터 및 그 제조방법에 관한 것이다.
일반적으로, 일련의 반도체 제조공정으로 웨이퍼를 가공하여 소자를 완성한 후 웨이퍼를 칩 단위로 절단하여 조립 공정에 들어가기 전에 반도체 소자의 전기적 특성을 시험하여 개별 반도체 칩의 양, 불량을 판정하는 작업이 실시된다. 이때, 상기 절단 공정에서의 불량을 방지하기 위해 상기 웨이퍼 가공 시 스크라이버 라인에는 보호막을 형성하지 않는다.
따라서, 소자의 내압 특성 검사시 저내압 소자의 경우에는 저전압이 인가되기 때문에 문제가 발생하지 않지만 약 2000 볼트 이상이 인가되는 높은 내압을 요하는 소자의 경우에는 소자의 구성요소 간에 방전이 일어나 스파크가 발생하여 내압 측정이 어렵게 된다.
도 1을 참조하면, 종래의 바이폴라 트랜지스터에서는 스크라이브 라인 영역에 형성된 채널 스톱층(20) 표면에 일정 두께 이상의 보호막이 형성되지 않으며 이로 인하여 바이폴라 트랜지스터의 베이스-콜렉터 간 내압 측정시 고전압이 인가되는 콜렉터층(이하, 반도체 기판(10)이라 칭함)과 등전위를 갖게 되는 채널 스톱층(20) 영역이 대기 중에 노출됨으로 상기 대기중의 미세 먼지와 같은 대전 입자와의 전기적인 반응으로 인한 스파크가 발생하게 된다.
소자의 내압 측정시 스파크가 발생하게 되면 누설 전류로 인하여 기울어진 내압 파형이 발생하거나 항복전압 근처에서 파형이 불안정하게 되어 소자의 정확한 내압 특성을 확인할 수 없게 된다.
따라서, 종래의 기술에 있어서는 소자의 내압 측정은 조립이 완성된 후에나 가능하게 되어 불량 칩을 조립공정 전에 선별하지 못하므로 전기적 특성 검사 효율 및 그의 신뢰성이 떨어지는 문제점이 있었다.
본 발명의 목적은 반도체 제조생산 단계에서의 반도체 소자 내압측정 테스트시 스파크가 발생하는 것을 방지하여 전기적 특성 검사 효율 및 그의 신뢰성을 향상시킬 수 있는 구조를 가진 바이폴라 트랜지스터 및 그 제조방법을 제공하는 데 있다.
상기 목적을 달성하기 위한 본 발명의 바이폴라 트랜지스터는, 콜렉터층을 이루는 반도체 기판에 형성된 베이스층과, 상기 베이스층의 중심영역에 독립적으로 형성된 에미터층과, 상기 콜렉터층의 절연내압을 향상시키기 위해 상기 베이스층의 일측에 형성된 필드리미트링 영역과, 상기 필드리미트링 영역을 사이에 두고 상기 베이스층에 대응하는 스크라이브 라인에서 누설전류를 감소시키기 위해 상기 콜렉터층과 등전위를 갖도록 형성된 채널스톱층과, 상기 채널스톱층, 에미터층 및 베이스층에 각각 전기적으로 접속되는 채널스톱전극, 에미터전극 및 베이스전극과, 상기 채널스톱전극, 에미터전극 및 베이스 전극이 각각 전기적으로 접속되는 상기 채널스톱층, 에미터층 및 베이스층의 전면을 덮도록 형성된 적어도 하나 이상의 절연막을 포함함을 특징으로 한다.
또한, 본 발명의 바이폴라 트랜지스터 제조방법은 제 1 도전형의 반도체 기판에 선택적으로 제 2 도전형 불순물을 주입하여 베이스층 및 필드리미트링 영역을 형성하는 단계와, 상기 필드리미트링영역을 사이에 두고 상기 베이스층에 대응하는 스크라이버 라인과, 상기 베이스층의 중심에 선택적으로 제 1 도전형 불순물을 주입하여 채널스톱층과 에미터층을 형성하는 단계와, 상기 채널스톱층이 형성된 반도체 기판의 전면에 절연막을 형성하는 단계와, 상기 베이스층, 에미터층 및 채널스톱층 상부의 상기 절연막을 선택적으로 제거하여 콘택홀을 형성하는 단계와, 상기 콘택홀을 통해 상기 베이스층, 에미터층 및 채널층과 전기적으로 접속하는 베이스 전극, 에미터전극 및 채널스톱전극을 형성하는 단계와, 상기 채널스톱전극이 형성된 반도체 기판의 전면에 보호막을 형성하고, 상기 스크라이버 라인상의 절연막이 노출되도록 상기 보호막을 제거하는 단계를 포함하는 것을 특징으로 한다.
이하, 본 발명의 구체적인 실시예를 나타내는 첨부된 도면을 참조하여 더욱 상세히 설명한다.
도 2를 참조하면, 본 발명의 일 실시예에 따른 바이폴라 트랜지스터는 바이폴라 트랜지스터의 콜렉터층을 이루는 N형의 반도체 기판(10)에 형성된 P- 베이스층(12) 및 P+ 불순물층(16)과, 상기 P+ 불순물층(16)에 전기적으로 접속된 베이스전극(26)과, 상기 P- 베이스층(12) 및 P+ 불순물층(16)의 표면 중심영역에 독립적으로 형성된 N+ 에미터층(18)과, 상기 베이스전극(26)에 절연되고, 상기 N+ 에미터층(18)에 전기적으로 접속되는 에미터전극(24)과, 상기 콜렉터층의 절연내압을 향상시키기 위해 상기 콜렉터층 내에 복수개가 각각 서로 이격되어 형성된 필드리미트링 영역(14)과, 상기 필드리미트링 영역(14)을 사이에 두고 상기 베이스층(12)에 대응하는 스크라이브 라인에 설치되어 누설전류를 감소시키기 위해 상기 콜렉터층과 등전위를 갖도록 형성된 채널스톱층(20)과, 상기 채널스톱층(20)에 전기적으로 접속된 채널스톱전극(28)과, 상기 채널스톱전극(28), 에미터전극(24) 및 베이스전극(26)이 각각 전기적으로 접속된 상기 채널스톱층(20), 에미터층(18) 및 베이스층(16)의 전면을 덮도록 형성된 적어도 하나 이상의 절연막(22)을 포함하여 구성된다.
여기서, 상기 절연막(22)은 제 1 내지 제 4 실리콘 산화막 (42, 48, 52, 58)으로 이루어지며, 상기 에미터전극(24), 베이스 전극(26) 및 채널스톱전극(28)은 상기 절연막(22)에 의해 각각 서로 절연되어 있다. 또한, 제 4 실리콘 산화막(58)은 상기 채널스톱층(20) 영역이 노출되지 않도록 상기 채널스톱전극(28)을 제외한 상기 채널스톱층(20)을 덮도륵 형성되어 있다.
상기 에미터 전극(24), 베이스 전극(26) 및 채널스톱전극(28)은 보호막(30)에 의해 외부로부터 절연되어 있다.
도시하지 않았지만, 상기 콜렉터층을 이루는 상기 반도체 기판(10)의 하부에 콜렉터 전극이 형성되어 있다.
따라서, 본 발명의 바이폴라 트랜지스터에서는 상기 절연막(22)이 베이스-콜렉터 간의 내압측정 테스트 시 인가되는 고전압으로부터 상기 채널스톱층(20)이 상기 제 4 실리콘 산화막(58)에 의해 전기적으로 절연시킬 수 있으므로, 내압측정 테스트 시 채널스톱층(20) 영역에서 발생되는 스파크를 방지할 수 있기 때문에 종래에 비해 내압측정 효율을 향상시킬 수 있다.
상기와 같은 구조를 갖는 바이폴라 트랜지스터의 제조방법을 도 3a 내지 도 3c를 참조하여 설명하면 다음과 같다.
먼저 도 3a를 참조하면, N형의 반도체 기판(10) 상에 제 1 실리콘산화막(42)을 형성하고 통상의 사진 및 식각공정으로 상기 제 1 실리콘산화막(42)을 선택적으로 제거하여 베이스 형성창과 필드리미트링 형성창을 개방한 다음, 상기 반도체 기판(10)에 P형의 불순물을 주입하여 P- 베이스층(12)과 P-형의 필드리미트링 영역(14)을 형성한다.
이어서, 도 3b에 도시된 바와 같이, 반도체 기판(10) 전면에 제 2 실리콘산화막(48)을 형성하고 통상의 사진 및 식각공정으로 상기 제 2 실리콘산화막(48)을 선택적으로 제거하여 상기의 베이스 형성창을 개방한 후 상기 반도체 기판(10)에 P형의 불순물을 주입하여 베이스전극(26)이 접속될 P+ 불순물층(16)을 형성한다.
그 다음, 도 3c에 도시된 바와 같이, 반도체 기판(10) 전면에 제 3 실리콘산화막(52)을 형성하고 통상의 사진 및 식각공정으로 상기 제 1 내지 제 3 실리콘산화막(42, 48, 52)을 선택적으로 제거하여 에미터 형성창과 채널스톱층 형성창을 개방한 후 N형의 불순물을 주입하여, N+ 에미터층(18)과 채널스톱층(20)을 각각 형성한다.
이후 도 2에 도시한 바와 같이. 상기 N+ 에미터층(18)과 채널스톱층(20)이 형성된 상기 반도체 기판(10) 전면에 제 4 실리콘산화막(58)을 형성하고 사진 및 식각공정으로 상기 P+불순물층(16), N+에미터층(18) 및 채널스톱층(20) 상부에 형성된 상기 제 1 내지 제 4 실리콘산화막(42, 48, 52, 58) 일부를 선택적으로 제거하여 각각의 콘택홀을 형성한다. 또한, 상기 콘택홀이 형성된 반도체 기판 상에 금속층을 형성하고, 금속배선공정으로 상기 P+불순물층(16), N+에미터층(18) 및 채널스톱층(20)에 각각 전기적으로 접속하는 베이스전극(26), 에미터전극(24) 및 채널스톱전극(28)을 형성하고, 상기 베이스전극(26), 에미터 전극(24) 및 채널 스톱전극(28)이 형성된 반도체 기판(10)의 전면에 보호막(30)을 형성한다. 이후, 상기 채널스톱층(20)의 일부 중 상기 스크라이브 라인 영역 상에 형성되는 상기 보호막(30)을 선택적으로 제거하여 상기 제 4 실리콘 산화막(58)을 노출시키고, 상기 반도체 기판(10)의 후면에 콜렉터 전극을 형성하여 바이폴라 트랜지스터의 제조공정을 완료한다. 이때, 웨이퍼의 스크라이브 라인 영역상의 상기 보호막(30)이 제거되어도 상기 채널스톱층(20)의 표면에는 앞 공정에서 형성된 제 4 실리콘산화막(58)이 남게 된다. 예컨대, 상기 보호막(30)이 상기 제 4 실리콘산화막(58)과 동일 또는 유사한 재질로 형성될 경우, 상기 스크라이브 영역상의 상기 보호막(30)은 상기 실리콘 산화막에 대하여 일정한 식각율을 갖는 반응가스를 사용한 타임에칭(time etching)방법의 사진식각방법을 이용하여 상기 스크라이브 영역에 형성된 상기 제 4 실리콘 산화막(58) 상부에서 선택적으로 제거될 수 있다. 또한, 상기 보호막(30)이 상기 제 4 실리콘산화막(58)과 다른 재질로 형성될 경우, 상기 제 4 실리콘산화막(58)에 비해 상기 보호막(30)의 식각특성이 우수한 반응가스를 사용한 사진식각방법으로 제거될 수 있다.
따라서, 본 발명의 바이폴라 트랜지스터의 제조방법은, 베이스-콜렉터 간의 내압 측정시 고전압이 인가되는 콜렉터층(반도체 기판(10))와 등전위를 갖게 되는 채널 스톱층(20) 영역의 스크라이버 라인 영역에 제4 실리콘산화막(58)과 같은 절연막을 형성하여 대기중의 대전 입자와의 전기적인 반응에 의한 스파크를 예방토록할 수 있기 때문에 반도체 소자의 전기적 특성 검사 효율 및 신뢰성을 향상시킬 수 있다.
따라서, 본 발명은 채널스톱층 영역 상에 절연막을 형성하여 고내압 소자의 내압 측정시 상기 채널스톱층 영역 상에서 스파크가 발생하는 것을 방지함으로써 소자의 전기적 특성 검사 효율 및 신뢰성을 향상시킬 수 있는 효과가 있다.
도 1 은 종래의 고내압 바이폴라 트랜지스터의 구조를 나타내는 도면.
도 2 는 본 발명의 고내압 바이폴라 트랜지스터의 구조를 나타내는 도면.
도 3a 내지 도3c는 본 발명의 바이폴라 트랜지스터 제조방법을 설명하기 위한 도면.
< 도면의 주요 부분에 대한 부호 설명 >
10,40 : 반도체 기판 12,44 : P- 베이스층
14,46 : 필드리미트링 16,50 : P+ 불순물층
18,54 : N+ 에미터층 20,56 : 채널스톱층
22 : 절연막 24 : 에미터전극
26 : 베이스전극 28 : 채널스톱전극
30 : 보호막 42,48,52 : 제 1 내지 제3 실리콘산화막
Claims (2)
- 콜렉터층을 이루는 반도체 기판에 형성된 베이스층과,상기 베이스층의 중심영역에 독립적으로 형성된 에미터층과,상기 콜렉터층의 절연내압을 향상시키기 위해 상기 베이스층의 일측에 형성된 필드리미트링 영역과,상기 필드리미트링 영역을 사이에 두고 상기 베이스층에 대응하는 스크라이브 라인에서 누설전류를 감소시키기 위해 상기 콜렉터층과 등전위를 갖도록 형성된 채널스톱층과,상기 채널스톱층, 에미터층 및 베이스층에 각각 전기적으로 접속되는 채널스톱전극, 에미터전극 및 베이스전극과,상기 채널스톱전극, 에미터전극 및 베이스전극이 각각 전기적으로 접속되는 상기 채널스톱층, 에미터층 및 베이스층의 전면을 덮도록 형성된 적어도 하나 이상의 절연막을 포함함을 특징으로 하는 바이폴라 트랜지스터.
- 제 1 도전형의 반도체 기판에 선택적으로 제 2 도전형 불순물을 주입하여 베이스층 및 필드리미트링 영역을 형성하는 단계와,상기 필드리미트링영역을 사이에 두고 상기 베이스층에 대응하는 스크라이버 라인과, 상기 베이스층의 중심에 선택적으로 제 1 도전형 불순물을 주입하여 채널스톱층과 에미터층을 형성하는 단계와,상기 채널스톱층이 형성된 반도체 기판의 전면에 절연막을 형성하는 단계와,상기 베이스층, 에미터층 및 채널스톱층 상부의 상기 절연막을 선택적으로 제거하여 콘택홀을 형성하는 단계와,상기 콘택홀을 통해 상기 베이스층, 에미터층 및 채널층과 전기적으로 접속하는 베이스전극, 에미터전극 및 채널스톱전극을 형성하는 단계와,상기 채널스톱전극이 형성된 반도체 기판의 전면에 보호막을 형성하고, 상기 스크라이버 라인상에 형성된 상기 보호막을 선택적으로 제거하여 상기 절연막을 노출시키는 단계를 포함함을 특징으로 하는 바이폴라 트랜지스터 제조방법.
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