JPH04134842A - 絶縁膜の信頼性評価方法及び装置 - Google Patents
絶縁膜の信頼性評価方法及び装置Info
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- JPH04134842A JPH04134842A JP25511490A JP25511490A JPH04134842A JP H04134842 A JPH04134842 A JP H04134842A JP 25511490 A JP25511490 A JP 25511490A JP 25511490 A JP25511490 A JP 25511490A JP H04134842 A JPH04134842 A JP H04134842A
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[発明の目的]
(産業上の利用分野)
この発明は絶縁膜の信頼性評価装置及びその評価方法に
係わり、特に初期故障を起こすようなゲート絶縁膜を有
する半導体装置を選別して除去するための装置及び方法
に関する。
係わり、特に初期故障を起こすようなゲート絶縁膜を有
する半導体装置を選別して除去するための装置及び方法
に関する。
(従来の技術)
長寿命ゲート絶縁膜を有する半導体装置を選別するため
の従来方法では、半導体装置を完成させた後に、ゲート
絶縁膜に装置動作電界より高くかつ真性絶縁破壊電界よ
り十分低い電界を印加す〉 ることによって、真性絶縁破壊寿命を短くすることなく
欠陥起因の絶縁破壊を早期に発生させ、初期故障を起こ
すような半導体装置を選別して除去している。しかし、
この方法によると、半導体装置の動作電界が高くなった
場合、選別のために印加する電界の設定許容領域が狭く
なるため、最終歩留りの低下あるいは摩耗故障に至る寿
命の低下という問題を引き起こす。この問題は、動作電
圧に対するゲート絶縁膜厚の比が小さくなるほど顕著に
なるため、将来の半導体装置においては重大な問題とな
る。
の従来方法では、半導体装置を完成させた後に、ゲート
絶縁膜に装置動作電界より高くかつ真性絶縁破壊電界よ
り十分低い電界を印加す〉 ることによって、真性絶縁破壊寿命を短くすることなく
欠陥起因の絶縁破壊を早期に発生させ、初期故障を起こ
すような半導体装置を選別して除去している。しかし、
この方法によると、半導体装置の動作電界が高くなった
場合、選別のために印加する電界の設定許容領域が狭く
なるため、最終歩留りの低下あるいは摩耗故障に至る寿
命の低下という問題を引き起こす。この問題は、動作電
圧に対するゲート絶縁膜厚の比が小さくなるほど顕著に
なるため、将来の半導体装置においては重大な問題とな
る。
(発明が解決しようとする課題)
このように、従来技術によると、半導体装置の動作電界
が高くなるほど、最終歩留りの低下あるいは摩耗故障に
至る寿命の低下を引き起こさずに、初期故障を起こすよ
うな半導体装置を選別して除外することが困難であった
。
が高くなるほど、最終歩留りの低下あるいは摩耗故障に
至る寿命の低下を引き起こさずに、初期故障を起こすよ
うな半導体装置を選別して除外することが困難であった
。
本発明は上記事情に鑑みてなされたもので、その目的は
動作電界が高くなった場合でも、最終歩留りを低下させ
ることなく、かつ摩耗故障に至る寿命を低下させること
なく、初期故障を起こすような半導体装置を完全に選別
して除外するための評価装置及び評価方法を提供するこ
とにある。
動作電界が高くなった場合でも、最終歩留りを低下させ
ることなく、かつ摩耗故障に至る寿命を低下させること
なく、初期故障を起こすような半導体装置を完全に選別
して除外するための評価装置及び評価方法を提供するこ
とにある。
[発明の構成]
(課題を解決するための手段)
本発明は、欠陥起因の絶縁破壊が確実に起こるような高
電界をゲート絶縁膜に印加した際に、欠陥を有していな
い、したがって、絶縁破壊を起こさないゲート絶縁膜中
に捕獲された電荷を、高温アニールにより除去して、ゲ
ート絶縁膜の真性絶縁破壊寿命の低下を回避すること、
にある。
電界をゲート絶縁膜に印加した際に、欠陥を有していな
い、したがって、絶縁破壊を起こさないゲート絶縁膜中
に捕獲された電荷を、高温アニールにより除去して、ゲ
ート絶縁膜の真性絶縁破壊寿命の低下を回避すること、
にある。
なお、上記アニール温度は高温はど捕獲電荷の除去効率
が大きいため、本発明においては、AI。
が大きいため、本発明においては、AI。
Cu、Au等の低融点金属配線層の形成より以前に高温
アニールを行なうことが望ましい。また、この電界印加
の際に、電界印加装置からゲート絶縁膜への金属汚染が
あると新たな信頼性低下の原因となるので電界印加装置
のうち半導体ウェハに接する部分は金属以外の物質でた
とえばシリコン、またはシリコン化合物例えばシリコン
酸化物やシリコン窒化物、またはBSP、As、Sb等
の3価あるいは5価の不純物を含んだシリコンで形成さ
れた装置を使用することが望ましい。
アニールを行なうことが望ましい。また、この電界印加
の際に、電界印加装置からゲート絶縁膜への金属汚染が
あると新たな信頼性低下の原因となるので電界印加装置
のうち半導体ウェハに接する部分は金属以外の物質でた
とえばシリコン、またはシリコン化合物例えばシリコン
酸化物やシリコン窒化物、またはBSP、As、Sb等
の3価あるいは5価の不純物を含んだシリコンで形成さ
れた装置を使用することが望ましい。
(作用)
本発明によれば、動作電界が高くなった場合でも、最終
歩留りを低下させることなく、かつ摩耗故障に至る寿命
を低下させることなく、初期故障を起こすようなゲート
絶縁膜を有する半導体装置を選別して除外することがで
きる。
歩留りを低下させることなく、かつ摩耗故障に至る寿命
を低下させることなく、初期故障を起こすようなゲート
絶縁膜を有する半導体装置を選別して除外することがで
きる。
(実施例)
以下、本発明の詳細を図示の実施例によって説明する。
第1図は本発明の実施例を示した流れ図である。
まず、手順1では、第2図に示すごとく、素子形成工程
に従いP型シリコン基板1上に素子分離用絶縁膜2、厚
さ10mmのゲート絶縁膜3を形成後、高融点材料、例
えばリンをドーピングした多結晶シリコンより成るMO
8素子の上部電極4を形成し、該上部電極をパターニン
グして複数区画に分割した。このとき、1区画の上部電
極下にはひとつ、または複数のゲート絶縁膜が含まれる
ようにした。
に従いP型シリコン基板1上に素子分離用絶縁膜2、厚
さ10mmのゲート絶縁膜3を形成後、高融点材料、例
えばリンをドーピングした多結晶シリコンより成るMO
8素子の上部電極4を形成し、該上部電極をパターニン
グして複数区画に分割した。このとき、1区画の上部電
極下にはひとつ、または複数のゲート絶縁膜が含まれる
ようにした。
次に、手順2で、プローグ針を各区画の上部電極4に接
触させて該上部電極4とシリコン基板1の間に9 M
V / anの高電界を10秒間印加し、電子が上部電
極からシリコン基板の方向へ流れるようにした。この場
合、プローグ針は負電圧、シリコン基板1は接地である
。この手順により、欠陥を有するゲート絶縁膜は永久破
壊し、また、欠陥のないゲート絶縁膜中には電荷(電子
)が5×10an−’程度捕獲された。この際の電界印
加装置は、第3図に示す如く、シリコンCu等金属製の
プローブ針先端部分8aが、リンをドーピングした多結
晶シリコンで覆われたものを用い、電界印加装置からシ
リコンウェハへの金属イオンや金属の汚染が生じないよ
うにした。同様な目的からAI(ステンレス等地の金属
でもよい)のウェハ指示台6表面もリンをドーピングし
た多結晶シリコンで構成している。金属イオンや金属の
汚染は、デバイスのしきい値変動や絶縁耐圧に影響を与
える。
触させて該上部電極4とシリコン基板1の間に9 M
V / anの高電界を10秒間印加し、電子が上部電
極からシリコン基板の方向へ流れるようにした。この場
合、プローグ針は負電圧、シリコン基板1は接地である
。この手順により、欠陥を有するゲート絶縁膜は永久破
壊し、また、欠陥のないゲート絶縁膜中には電荷(電子
)が5×10an−’程度捕獲された。この際の電界印
加装置は、第3図に示す如く、シリコンCu等金属製の
プローブ針先端部分8aが、リンをドーピングした多結
晶シリコンで覆われたものを用い、電界印加装置からシ
リコンウェハへの金属イオンや金属の汚染が生じないよ
うにした。同様な目的からAI(ステンレス等地の金属
でもよい)のウェハ指示台6表面もリンをドーピングし
た多結晶シリコンで構成している。金属イオンや金属の
汚染は、デバイスのしきい値変動や絶縁耐圧に影響を与
える。
次に、手順3で、上記シリコン基板に不活性雰囲気中で
700〜1200℃の熱処理を行う。ここではAr雰囲
気中で900℃、1時間の熱処理を施こした。この手順
により、欠陥のないゲート絶縁膜中に捕獲された電荷は
I X 10”an−2程度に減少した。
700〜1200℃の熱処理を行う。ここではAr雰囲
気中で900℃、1時間の熱処理を施こした。この手順
により、欠陥のないゲート絶縁膜中に捕獲された電荷は
I X 10”an−2程度に減少した。
通常の方法に従い半導体集積回路の作製を完了した後、
最後に手順4で、通常のスクリーニング試験を施こした
。即ち集積回路の外部端子を操作して上部電極5に正、
拡散層3に接地電位を与えた。電流量はIMA程度であ
る。このときの印加電界は、通常より十分低いl M
V / cmとし、また印加時間は1秒間とした。この
手順により、手順2で永久破壊したゲート絶縁膜を有す
る半導体チップと、欠陥を含まず破壊しなかったゲート
絶縁膜を有する半導体チップとを選別できた。第4図に
このことを説明するために半導体チップの累積故障率を
示しておく。スクリーニング試験をまったく施こさない
場合は第4図 (a)に示すごとく、動作時間の短いう
ちから故障する半導体チップが現われる。しかし、本発
明の手順1〜手順4のスクリーニング方法により選別さ
れた半導体チップは、第4図 (c)に示すごとく、ゲ
ート絶縁膜固有の寿命に至る動作時間の間は、故障する
ものはひとつもなくなった。なお、通常のスクリーニン
グ試験により選別された半導体チップは、ゲート絶縁膜
中に電界印加による捕獲電荷が1011〜1o12an
−2存在するため、第4図 (b)に示すごとく、故障
に至る寿命がゲート絶縁膜固有の寿命より短くなってい
た。しかし、本発明によるスクリーニング方法を施こす
と、手順3の熱処理によりゲート絶縁膜中の捕獲電荷は
1×1010cm−2程度に抑えられたので、このよう
に寿命の低下はなかった。
最後に手順4で、通常のスクリーニング試験を施こした
。即ち集積回路の外部端子を操作して上部電極5に正、
拡散層3に接地電位を与えた。電流量はIMA程度であ
る。このときの印加電界は、通常より十分低いl M
V / cmとし、また印加時間は1秒間とした。この
手順により、手順2で永久破壊したゲート絶縁膜を有す
る半導体チップと、欠陥を含まず破壊しなかったゲート
絶縁膜を有する半導体チップとを選別できた。第4図に
このことを説明するために半導体チップの累積故障率を
示しておく。スクリーニング試験をまったく施こさない
場合は第4図 (a)に示すごとく、動作時間の短いう
ちから故障する半導体チップが現われる。しかし、本発
明の手順1〜手順4のスクリーニング方法により選別さ
れた半導体チップは、第4図 (c)に示すごとく、ゲ
ート絶縁膜固有の寿命に至る動作時間の間は、故障する
ものはひとつもなくなった。なお、通常のスクリーニン
グ試験により選別された半導体チップは、ゲート絶縁膜
中に電界印加による捕獲電荷が1011〜1o12an
−2存在するため、第4図 (b)に示すごとく、故障
に至る寿命がゲート絶縁膜固有の寿命より短くなってい
た。しかし、本発明によるスクリーニング方法を施こす
と、手順3の熱処理によりゲート絶縁膜中の捕獲電荷は
1×1010cm−2程度に抑えられたので、このよう
に寿命の低下はなかった。
なお、上記実施例では、上部電極とシリコン基板の間に
電界を印加したが、n゛拡散層上に絶縁薄膜が形成され
ている場合は上部電極とn゛拡散層の間に電界を印加し
てもよい。
電界を印加したが、n゛拡散層上に絶縁薄膜が形成され
ている場合は上部電極とn゛拡散層の間に電界を印加し
てもよい。
さらに、本発明によるスクリーニング方法で任意の所望
の寿命以上の半導体チップだけを選別したいのであれば
、手順2における印加電界の強度及び時間を以下のよう
に選べばよい。
の寿命以上の半導体チップだけを選別したいのであれば
、手順2における印加電界の強度及び時間を以下のよう
に選べばよい。
og(T O) log(T + )−βx (EI
EO)ここで T。:実動作状態における所望の寿
命T1 ・手順2における電界印加時間 β 、ゲート絶縁膜の電界加速係数 E14手順2における印加電界強度 Eo ・実動作状態にゲート絶縁膜に印加される電界強
度 このようにして選別した場合の半導体チップの累積不良
率を第5図に示しておく。図中T。は実動作状態におけ
る所望の寿命であり、本発明により、所望の寿命以上の
半導体チップだけを選別できた。
EO)ここで T。:実動作状態における所望の寿
命T1 ・手順2における電界印加時間 β 、ゲート絶縁膜の電界加速係数 E14手順2における印加電界強度 Eo ・実動作状態にゲート絶縁膜に印加される電界強
度 このようにして選別した場合の半導体チップの累積不良
率を第5図に示しておく。図中T。は実動作状態におけ
る所望の寿命であり、本発明により、所望の寿命以上の
半導体チップだけを選別できた。
[発明の効果]
以上詳述したように本発明によれば、欠陥を有していな
いゲート絶縁膜の真性絶縁破壊寿命を低下させることな
く、欠陥起因の絶縁破壊を起こす半導体装置を選別して
除去することができる。
いゲート絶縁膜の真性絶縁破壊寿命を低下させることな
く、欠陥起因の絶縁破壊を起こす半導体装置を選別して
除去することができる。
第1図は本発明の手順を示す図、第2図は手順1におけ
る半導体装置の断面図、第3図は手順2を説明するため
の図、第4図、第5図は本発明の詳細な説明するための
図である。 図において、 1・・・P型シリコン基板、2・・・素子分離用絶縁膜
、3・・・n゛拡散層4・・・ゲート絶縁膜、5・・・
上部電極6・・・ウェハ支持台、6 a z 8 a・
・・リンをドーピングした多結晶シリコン層、7・・・
シリコンウェハ8・・・プローブ針 (a)スクリーニング試験なし くb)通常スクリーニング後 (c)本発明によるスクリーニング後
る半導体装置の断面図、第3図は手順2を説明するため
の図、第4図、第5図は本発明の詳細な説明するための
図である。 図において、 1・・・P型シリコン基板、2・・・素子分離用絶縁膜
、3・・・n゛拡散層4・・・ゲート絶縁膜、5・・・
上部電極6・・・ウェハ支持台、6 a z 8 a・
・・リンをドーピングした多結晶シリコン層、7・・・
シリコンウェハ8・・・プローブ針 (a)スクリーニング試験なし くb)通常スクリーニング後 (c)本発明によるスクリーニング後
Claims (1)
- 【特許請求の範囲】 (1)半導体ウェハ表面に絶縁膜を介して電極を形成す
る工程と、前記電極と半導体ウェハ間に高電界を印加す
る工程と、しかる後、該構造体を熱処理する工程と、前
記電極と半導体ウェハ間に電界を印加する工程とを備え
た事を特徴とする絶縁膜の信頼性評価方法。(2)前記
電極は高融点材料からなり、前記熱処理後に低融点金属
層を形成する工程を有する事を特徴とする請求項(1)
記載の絶縁膜の信頼性評価方法。 (3)半導体ウェハ表面に絶縁膜を介して電極が形成さ
れた試料に接触させるプローブ針表面がシリコン又はシ
リコン化合物で保護されてなる事を特徴とする絶縁膜の
信頼性評価装置。 (4)試料が載置される試料台面がシリコン又はシリコ
ン化合物よりなる事を特徴とする請求項(3)記載の絶
縁膜の信頼性評価装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25511490A JPH04134842A (ja) | 1990-09-27 | 1990-09-27 | 絶縁膜の信頼性評価方法及び装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25511490A JPH04134842A (ja) | 1990-09-27 | 1990-09-27 | 絶縁膜の信頼性評価方法及び装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04134842A true JPH04134842A (ja) | 1992-05-08 |
Family
ID=17274296
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP25511490A Pending JPH04134842A (ja) | 1990-09-27 | 1990-09-27 | 絶縁膜の信頼性評価方法及び装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04134842A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0704890A2 (en) * | 1994-09-30 | 1996-04-03 | Shin-Etsu Handotai Company Limited | A method of evaluating a mis-type semiconductor device |
KR100324324B1 (ko) * | 1999-08-26 | 2002-02-16 | 김영환 | 모스 트랜지스터의 열전하 측정 패턴 |
JP2009188225A (ja) * | 2008-02-07 | 2009-08-20 | Seiko Instruments Inc | 絶縁膜の評価方法および測定回路 |
-
1990
- 1990-09-27 JP JP25511490A patent/JPH04134842A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0704890A2 (en) * | 1994-09-30 | 1996-04-03 | Shin-Etsu Handotai Company Limited | A method of evaluating a mis-type semiconductor device |
EP0704890A3 (en) * | 1994-09-30 | 1997-05-02 | Shinetsu Handotai Kk | Method for evaluating an MIS semiconductor device |
US5701088A (en) * | 1994-09-30 | 1997-12-23 | Shin-Etsu Handotai Co., Ltd | Method of evaluating a MIS-type semiconductor device |
KR100324324B1 (ko) * | 1999-08-26 | 2002-02-16 | 김영환 | 모스 트랜지스터의 열전하 측정 패턴 |
JP2009188225A (ja) * | 2008-02-07 | 2009-08-20 | Seiko Instruments Inc | 絶縁膜の評価方法および測定回路 |
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