JPH09252118A

JPH09252118A - 半導体装置およびその製造方法

Info

Publication number: JPH09252118A
Application number: JP5895096A
Authority: JP
Inventors: Toshiaki Hikichi; 敏彰引地
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1996-03-15
Filing date: 1996-03-15
Publication date: 1997-09-22

Abstract

(57)【要約】【課題】ゲート配線層の下部に存在する酸化膜部分に
おける絶縁破壊の発生を低減し、信頼性を向上した半導
体装置およびその製造方法を提供する。【解決手段】Ｐ型拡散層１２１は所定の間隔をあけて
離散的に形成されている。そして、隣合うＰ型拡散層１
２１間の上部の酸化膜５ａの上にはゲート電極層６が形
成されているが、Ｐ型拡散層１２１上に形成された酸化
膜５ｃの上部および、Ｐ型拡散層１２１の端縁上部に対
応する酸化膜５ａ上にはゲート電極層６は形成されてい
ない。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に関し、特にＭＯＳ型半導体装置のゲート耐
圧特性の信頼性を向上した半導体装置およびその製造方
法に関する。

【０００２】

【従来の技術】図３４はプレーナー型半導体装置の一つ
である縦型ＭＯＳＦＥＴの上部平面図を示したものであ
る。図３４において中央の素子形成領域を取り囲むよう
に複数のガードリング形成領域ＧＲが形成されている。
素子形成領域は、複数のＭＯＳユニットセルが形成され
たＭＯＳセル領域ＭＲと、ＭＯＳＦＥＴのゲート電極に
接続されるゲート配線層１０とに分けられる。ここで、
ゲート配線層１０は図中のコの字型の部分と、当該コの
字型の基部から延在し、ＭＯＳセル領域ＭＲを取り囲む
部分とからなっている。なお、ゲート配線層１０のコの
字型部分の基部は、外部からの信号線をワイヤボンディ
ングするためのボンディング領域ＢＲとなっている。

【０００３】図３４におけるＸ部の詳細図を図３５に示
す。図３５において、ゲート配線層１０の両側はソース
電極８となっており、ソース電極８の平面内には、個々
のＭＯＳユニットセルに対応した位置に、ソース電極コ
ンタクトホール１４が配列形成されている。またゲート
配線層１０の平面内にはゲート電極コンタクトホール１
１が形成されている。

【０００４】次に、図３５におけるＡＢ線での断面図で
ある図３６を用いて、従来の縦型ＭＯＳＦＥＴ９０の構
成を説明する。

【０００５】図３６において、低抵抗のＮ⁺層１の上
に、高抵抗のＮ^-層２が形成されて半導体基板を構成し
ている。そして、Ｎ^-層２の表面内にはＰ型不純物拡散
層（以後Ｐ型拡散層と呼称）１２および、Ｐ型ウェル領
域３が形成されている。また、Ｐ型ウェル領域３の表面
内には２つのＮ⁺ソース領域４がそれぞれ形成されてい
る。なお、Ｐ型拡散層１２は、ドレイン−ソース間耐圧
をある程度以上に確保しておくために必要とされる層で
ある。

【０００６】Ｎ^-層２の表面上には酸化膜５が形成さ
れ、当該酸化膜５の上にはゲート電極層６が形成され、
酸化膜５およびゲート電極層６の表面を覆うようにパッ
シベーション膜７が形成されている。

【０００７】そして、Ｐ型ウェル領域３およびＮ⁺ソー
ス領域４の上部には、ソース電極コンタクトホール１４
を介してソース電極８が接触し、当該ソース電極８はＭ
ＯＳセル領域ＭＲ全体に渡って連続的に形成されてい
る。

【０００８】また、Ｐ型拡散層１２上の酸化膜５には、
ゲート電極層６に達するゲート電極コンタクトホール１
１が形成され、ゲート電極層６から酸化膜５の上部にか
けてゲート配線層１０が形成されている。ここで、ゲー
ト配線層１０は、装置内に形成された複数のＭＯＳユニ
ットセルのゲート電極を、できる限り均一かつ低抵抗に
ゲートワイヤと接続するために設けられている。また、
Ｎ⁺層１の表面にはドレイン電極９が全面に渡って形成
されている。

【０００９】次に、図３６におけるＹ部の詳細図を図３
７に示す。図３７は酸化膜５の構造を説明するための図
である。図３７に示されるように、酸化膜５は場所によ
って厚さが異なっている。例えば、ゲート酸化膜として
機能する酸化膜５ｂは最も薄く形成され、通常は最大で
も１０００オングストローム程度である。一方、隣合う
Ｐ型ウェル領域３の間のＮ^-層２上、およびＰ型ウェル
領域３とＰ型拡散層１２の間のＮ^-層２上に形成された
酸化膜５ａは最も厚く形成され、Ｐ型拡散層１２上に形
成された酸化膜５ｃは、酸化膜５ａと５ｂの中間の厚み
を有している。

【００１０】次に、図３８〜図４６を用いて縦型ＭＯＳ
ＦＥＴ９０の製造工程を説明する。まず、Ｎ⁺層１の上
にＮ^-層２が形成された半導体基板を準備し、図３８に
示す工程において基板表面を酸化することで、基板表面
に酸化膜５ａを形成する。

【００１１】次に図３９に示す工程において、所定のパ
ターンを有するレジストマスク２０をＮ^-層２上の酸化
膜５ａ上に形成し、Ｎ^-層２のＰ型拡散層１２の形成予
定領域上の酸化膜５ａを写真製版により除去する。続い
て、レジストマスク２０を用いてＰ型不純物を導入す
る。

【００１２】導入した不純物を、図４０に示す工程にお
いて拡散させることでＰ型拡散層１２を形成する。ここ
で、拡散工程は酸化雰囲気中で行なわれるので、Ｐ型拡
散層１２上には同時に酸化膜５ｃが形成されることにな
る。

【００１３】次に図４１に示す工程において、所定のパ
ターンを有するレジストマスク（図示せず）を、Ｎ^-層
２上の酸化膜５ａおよび５ｃ上に形成し、Ｐ型ウェル領
域３が形成される領域、および装置動作時にチャネルと
なる領域上の酸化膜５ａを写真製版により除去し、所定
の厚みの酸化膜５ｂを形成する。このとき、Ｎ⁺層１の
表面にも酸化膜５ｂが形成される。

【００１４】次に図４２に示す工程において、Ｎ^-層２
上の酸化膜５ａ、５ｂ、５ｃの上に全面に渡ってポリシ
リコンなどでゲート電極層６を形成する。

【００１５】次に図４３に示す工程において、所定のパ
ターンを有するレジストマスク２１を、Ｎ^-層２上の酸
化膜５ａ、５ｂ、５ｃ上に形成し、Ｐ型ウェル領域３が
形成される領域の酸化膜５ｂを写真製版により除去し、
レジストマスク２１を用いてＰ型不純物を注入し、拡散
によりＰ型ウェル領域３を形成する。

【００１６】次に図４４に示す工程において、Ｐ型ウェ
ル領域３上に所定のパターンを有するレジストマスク２
２を形成し、レジストマスク２２とゲート電極層６をマ
スクとして、Ｎ型不純物を注入し、拡散によりソース領
域４を形成する。

【００１７】次に、レジストマスク２２を除去した後、
Ｐ型ウェル領域３上およびソース領域４上からゲート電
極層６上にかけて、例えばＣＶＤ酸化膜によりパッシベ
ーション膜７を形成する。そして、図４５に示す工程に
おいて、パッシベーション膜７上に所定のパターンを有
するレジストマスク２３を形成し、ゲート電極コンタク
トホール１１、およびソース電極コンタクトホール１４
となる部分のパッシベーション膜７を写真製版により除
去する。なお、このとき、Ｎ⁺層１の表面上の酸化膜５
ｂも除去する。

【００１８】次に、レジストマスク２３を除去した後、
図４６に示す工程において、パッシベーション膜７上、
ゲート電極コンタクトホール１１上およびソース電極コ
ンタクトホール１４上に全面に渡って、表面電極層１５
をアルミニウム（Ａｌ）膜、あるいはアルミ−シリコン
（Ａｌ−Ｓｉ）膜で形成する。なお、表面電極層１５の
形成には、スパッタ法、あるいは蒸着法が使用される。
そして、表面電極層１５上に所定のパターンを有するレ
ジストマスク２４を形成し、ゲート配線層１０とソース
電極８との境界部分となる表面電極層１５を写真製版に
より除去する。最後に、Ｎ⁺層１の表面上にドレイン電
極９を全面に渡って形成することで、縦型ＭＯＳＦＥＴ
９０が完成する。

【００１９】

【発明が解決しようとする課題】ＭＯＳ構造を持つ半導
体装置においては、ゲート電極には、所定のゲート−ソ
ース間耐圧を有することと、それを長期にわたって保持
する信頼性とが要求される。

【００２０】ゲート−ソース間に印加される電圧は、ゲ
ート電極層６とソース電極８との間、およびゲート電極
層６と基板との間に同様に印加されるが、ゲート電極層
６とソース電極８との間は十分厚いパッシベーション膜
７で隔てられており、この部分は耐圧の面では十分な余
裕がある。

【００２１】一方、ゲート電極層６と基板との間には、
厚みの異なる酸化膜５ａ、５ｂ、５ｃで構成される酸化
膜５が存在するが、酸化膜５の耐圧およびその信頼性が
問題となる。

【００２２】ウエハテストや短期信頼性試験におけるゲ
ート−ソース間の耐圧不良を解析すると、ほぼ基板の全
面に分布し膜厚が最も薄く、平均電界強度が最も大きく
なる酸化膜５ｂ部分において絶縁破壊が発生しているこ
とが検知される。ところが、この部分以外に基板全体に
占める面積が比較的小さく、かつ酸化膜５ｂよりも厚い
酸化膜５ｃ部分においても絶縁破壊が発生している。

【００２３】酸化膜５ｂ部分における絶縁破壊の問題に
ついては従来から指摘されており、改善について検討さ
れているが、酸化膜５ｃ部分における絶縁破壊について
は認識に乏しく、対策も検討されていなかった。また、
酸化膜５ｃを厚くすること考慮されたが、半導体装置の
製造プロセス上の問題があった。

【００２４】本発明は上記のような問題点を解消するた
めになされたもので、ゲート配線層の下部に存在する酸
化膜部分における絶縁破壊の発生を低減し、信頼性を向
上した半導体装置およびその製造方法を提供する。

【００２５】

【課題を解決するための手段】本発明に係る請求項１記
載の半導体装置は、第１導電型の半導体基板の一方の主
面内に選択的に形成された第２導電型の第１の半導体層
と、該第１の半導体層の表面内に選択的に形成された第
１導電型の第２の半導体層と、前記第１および第２の半
導体層上から前記半導体基板上に渡って形成された第１
の絶縁膜と、該第１の絶縁膜上に形成された制御電極
と、前記第２の半導体層上に形成された第１の主電極
と、前記半導体基板の他方の主面上に形成された第２の
主電極とを有して構成されるユニットセルを複数備える
半導体装置において、前記半導体基板の一方の主面の前
記ユニットセルが形成されない所定領域の表面内に選択
的に形成された第２導電型の第３の半導体層と、前記第
３の半導体層上に形成された第２の絶縁膜と、前記第２
の絶縁膜上に形成され、前記制御電極に電気的に接続さ
れる制御電極配線層とを備え、前記制御電極配線層と前
記制御電極との電気的接続は、前記制御電極から延在す
る制御電極延在部においてなされ、前記制御電極延在部
は、前記第３の半導体層上には形成されていない。

【００２６】本発明に係る請求項２記載の半導体装置
は、前記第３の半導体層が所定の間隔をあけて離散的に
複数形成され、前記制御電極延在部が、離散的に形成さ
れた前記第３の半導体層間の上部に形成されている。

【００２７】本発明に係る請求項３記載の半導体装置
は、前記第３の半導体が連続的に形成され、前記制御電
極配線層は、前記制御電極延在部の上部に達する配線層
突出部を有し、該突出部において前記制御電極延在部と
の電気的接続をなしている。

【００２８】本発明に係る請求項４記載の半導体装置
は、前記第３の半導体層が連続的に形成され、その平面
視輪郭形状は、凹凸部を有して入り組んだ形状であっ
て、前記制御電極延在部は、前記第３の半導体層の前記
凹部の上部に形成されている。

【００２９】本発明に係る請求項５記載の半導体装置
は、第１導電型の半導体基板の一方の主面内に選択的に
形成された第２導電型の第１の半導体層と、該第１の半
導体層の表面内に選択的に形成された第１導電型の第２
の半導体層と、前記第１および第２の半導体層上から前
記半導体基板上に渡って形成された第１の絶縁膜と、該
第１の絶縁膜上に形成された制御電極と、前記第２の半
導体層上に形成された第１の主電極と、前記半導体基板
の他方の主面上に形成された第２の主電極とを有して構
成されるユニットセルを複数備える半導体装置におい
て、前記半導体基板の一方の主面の前記ユニットセルが
形成されない所定領域の表面内に選択的に形成された第
２導電型の第３の半導体層と、前記所定領域上に形成さ
れた第２の絶縁膜と、前記第２の絶縁膜上に形成された
第３の絶縁膜と、前記第３の絶縁膜上に形成され、前記
制御電極に電気的に接続される制御電極配線層とを備
え、前記制御電極配線層と前記制御電極との電気的接続
は、前記制御電極から延在する制御電極延在部において
なされ、前記制御電極延在部が、前記第３の半導体層上
に形成されている。

【００３０】本発明に係る請求項６記載の半導体装置
は、前記第３の絶縁膜が、ＣＶＤ法によって形成された
ＣＶＤ酸化膜である。

【００３１】本発明に係る請求項７は、請求項１記載の
半導体装置の製造方法であって、前記半導体基板の両主
面上に熱酸化膜を形成する工程(ａ)と、前記熱酸化膜を
選択的に除去して、前記半導体基板の表面内に第２導電
型の不純物を導入する工程(ｂ)と、前記第２導電型の不
純物を熱拡散して前記第３の半導体層を形成すると同時
に、前記第３の半導体層上に、前記第２の絶縁膜を熱酸
化で形成する工程(ｃ)と、前記熱酸化膜を選択的に除去
した後、当該部分に前記第１の絶縁膜を形成する工程
(ｄ)と、前記制御電極を選択的に形成する工程(ｅ)とを
備え、前記工程(ｅ)は、少なくとも前記第２の絶縁膜上
を覆う所定のパターンを有するマスク層を形成し、該マ
スク層を遮蔽体として、前記制御電極および前記制御電
極延在部となる導電層を形成する工程を含んでいる。

【００３２】本発明に係る請求項８記載の半導体装置の
製造方法は、前記工程(ｂ)が、離散的に複数の開口部が
形成され、前記半導体基板の表面が露出するように、前
記熱酸化膜を所定の間隔をあけて除去する工程を含んで
いる。

【００３３】本発明に係る請求項９記載の半導体装置の
製造方法は、前記工程(ｂ)が、平面視輪郭形状が凹凸部
を有して入り組んだ形状に前記半導体基板の表面が露出
する開口部が形成されるように、前記熱酸化膜を除去す
る工程を含んでいる。

【００３４】本発明に係る請求項１０は、請求項５記載
の半導体装置の製造方法であって、前記半導体基板の両
主面上に熱酸化膜を形成する工程(ａ)と、前記熱酸化膜
を選択的に除去して、前記半導体基板の表面内に第２導
電型の不純物を導入する工程(ｂ)と、前記第２導電型の
不純物を熱拡散して前記第３の半導体層を形成すると同
時に、前記第３の半導体層上に、前記第２の絶縁膜を熱
酸化で形成する工程(ｃ)と、前記熱酸化膜を選択的に除
去した後、当該部分に前記第１の絶縁膜を形成する工程
(ｄ)と、少なくとも前記第２の絶縁膜上を覆うように前
記第３の絶縁膜を選択的に形成する工程(ｅ)と、全面に
渡って前記制御電極および前記制御電極延在部となる導
電層を形成する工程(ｆ)とを備えている。

【００３５】本発明に係る請求項１１記載の半導体装置
の製造方法は、前記工程(ｅ)が、前記第３の絶縁膜をＣ
ＶＤ法によるＣＶＤ酸化膜として形成する工程を含んで
いる。

【００３６】

【発明の実施の形態】

＜酸化膜の絶縁破壊の機構について＞＜Fowler-Nordheimトンネル現象＞厚みが比較的厚い酸
化膜５ｃ部分において絶縁破壊が発生する原因を検討す
るにあたって、まず、酸化膜の耐圧すなわち導電機構に
関して確認する。酸化膜の導電機構は、一般的にFowler
-Nordheimのトンネル電流によって説明される。シリコ
ン酸化膜は、エネルギーギャップが８〜９ｅＶと大き
く、またシリコン基板やポリシリコン、アルミニウムと
いったゲート電極材料に対するバリアハイトも大きいた
め、良好な絶縁体として機能する。

【００３７】しかし、シリコン酸化膜も４０〜５０オン
グストロームと厚みが極めて薄くなった場合は、バリア
厚みの減少により直接トンネル現象によりトンネル電流
が流れることが知られている。従って、通常はゲート酸
化膜は直接トンネル現象が起きないよう十分な厚みで設
計される。

【００３８】ところが、十分な厚みのシリコン酸化膜で
も強電界を印加した場合には、ポテンシャルエネルギー
の傾斜により負電位側すなわちカソード側のバリア厚み
が減少し、直接トンネル現象と同様にトンネル電流が流
れることが知られており、これはFowler-Nordheimトン
ネル現象と呼ばれている。

【００３９】Fowler-Nordheimトンネル現象では、酸化
膜に流れる電流は印加される電界強度に大きく依存す
る。通常はゲート酸化膜に電流がほとんど流れないよう
に、ゲートに印加される実仕様の電圧から逆算して十分
な厚みが設定される。

【００４０】しかし、酸化膜中の電界強度は酸化膜の厚
み以外の原因によっても決定される。その一つが酸化膜
中の固定電荷の存在である。酸化膜中に負の固定電荷
（トラップされた電子）がある場合はカソード側電界が
弱まり、Fowler-Nordheimトンネル電流（以下、ＦＮト
ンネル電流と略記）の流れ始める印加電界強度値は上昇
する。一方、酸化膜中に正の固定電荷（トラップされた
正孔）がある場合はカソード側電界が強まり、ＦＮトン
ネル電流が流れ始める印加電界強度値が低下するため酸
化膜の耐圧値はその本来の値よりも低下する。

【００４１】また、このような酸化膜中の固定電荷は、
酸化膜に電流が流れた場合、酸化膜中に電子や正孔が捕
獲されることで増加することが知られている。特に正孔
が捕獲される場合は重要であり、アノード側に正孔が捕
獲されることでカソード側電界が強まり、酸化膜に流れ
る電流がさらに増えるといった正帰還の起こる可能性が
ある。

【００４２】酸化膜の絶縁破壊はこの正帰還によって起
こるとされており、長期を経た後の絶縁耐圧特性の劣化
すなわち経時絶縁破壊も同様のメカニズムにより起こる
とされている。

【００４３】酸化膜５ｃでの絶縁破壊の原因について
は、以下のように上記の原理と結びつけて考えることが
できる。すなわち、図３８〜図４６を用いて説明したよ
うに、従来の縦型ＭＯＳＦＥＴ９０における、酸化膜５
ａおよび５ｂは、Ｎ^-層２の酸化による酸化膜であるの
に対し、酸化膜５ｃはＮ^-層２に多量のＰ型不純物（ボ
ロンなど）を注入し、そのドライブ拡散と同時に酸化形
成される酸化膜である。従って、酸化膜５ｃは酸化膜５
ａおよび５ｂと異なり、非常に多くのＰ型不純物（この
場合はボロン）を含むと同時に、イオン注入工程に起因
するＰ型不純物以外の汚染物質も取り込んでいる可能性
がある。

【００４４】従って、酸化膜５ａおよび５ｂが比較的整
然とした構造の酸化膜であるのに対し、酸化膜５ｃはボ
ロンなどの不純物が酸化膜中に偏析することにより、Ｓ
ｉＯ₂の結合構造が弱められ不完全な構造の酸化膜とな
っている。また金属等の汚染物質も同様に不完全な構造
の酸化膜をもたらすものと考えられる。

【００４５】このような不完全な構造の酸化膜は、酸化
膜中の電界を不均一にし、部分的な強電界を生じ、酸化
膜耐圧低下やその信頼性低下の直接の原因となるだけで
なく、酸化膜中の正孔捕獲中心として働き、Fowler-Nor
dheimのトンネル電流の機構により酸化膜耐圧低下、お
よびその信頼性の低下を助長することが考えられる。

【００４６】＜耐圧低下の確認試験＞これを確認するた
めに以下の様な試験を行なった。図１に耐圧不良の確認
試験のためのＴＥＧ（TEST ELEMEMT GROUP）チップの断
面図を示す。図１に示すように、ＴＥＧチップは、低抵
抗のＮ⁺層１’の上に、高抵抗のＮ^-層２’が形成された
半導体基板を共通基板とし、ＴＥＧ−Ａパターンおよび
ＴＥＧ−Ｂパターンと呼称する２種類の構成の異なるパ
ターンを対で形成したものであり、１枚のウエハ上に多
数形成される。

【００４７】図１において、ＴＥＧ−Ａパターンは、酸
化膜５ｂと同様な厚さを有するシリコン基板の酸化によ
るゲート酸化膜５ｂ’と、当該ゲート酸化膜５ｂ’上に
形成されたゲート電極層６’と、ゲート電極層６’上に
形成されたパッシベーション層７’と、パッシベーショ
ン層７’上に形成され、ゲート電極層６’に電気的に接
続される表面電極層８’とを備えた平面キャパシタとな
っている。

【００４８】一方、ＴＥＧ−Ｂパターンは、酸化膜５ｂ
と同様な厚さを有し、Ｐ型拡散層１２’の酸化によるゲ
ート酸化膜５ｂ”と、当該ゲート酸化膜５ｂ”上に形成
されたゲート電極層６’と、ゲート電極層６’上に形成
されたパッシベーション層７’と、パッシベーション層
７’上に形成され、ゲート電極層６’に電気的に接続さ
れる表面電極層８’とを備えた平面キャパシタとなって
いる。また、Ｎ⁺層１の下主面には裏面電極層９’が共
通に形成されている。

【００４９】なお、縦型ＭＯＳＦＥＴ９０の酸化膜５ｃ
がＰ型拡散層１２のドライブ拡散と同時に酸化形成され
る酸化膜であるのに対し、ＴＥＧ−Ｂパターンの酸化膜
５ｂ”はこれをいったん除去した後、Ｐ型拡散層１２上
をゲート酸化して得られる酸化膜であるので、両者は相
違しているが、酸化膜５ｂ”の厚さとボロンの酸化膜中
への偏析係数から鑑みれば、酸化膜５ｂ”と酸化膜５ｃ
とはほぼ同一条件下にあると考えられる。

【００５０】このようなＴＥＧチップが多数形成された
ウエハにおいて、ＴＤＤＢ（Time Dependent Dielectri
c Breakdown）法による特性の測定、比較を行った。

【００５１】図２に、ＴＤＤＢ法による耐圧特性の測定
結果を示す。図２において、横軸を経過時間、縦軸を累
積不良率とし、ＴＥＧ−Ａパターンにおける測定結果を
黒丸で、ＴＥＧ−Ｂパターンにおける測定結果を白抜き
三角で示している。なお、測定条件は、室温（２５℃）
下において、印加電圧７４Ｖとしている。

【００５２】図２において、ＴＥＧ−Ｂパターンの破壊
に至るまでの時間は、ＴＥＧ−Ａパターンより短く、Ｔ
ＥＧ−ＢパターンのＴＤＤＢ特性はＴＥＧ−Ａパターン
のそれより劣っていることがはっきりと分かる。

【００５３】なお、累積不良率Ｆ％が７０％以上の領域
ではこの関係は逆転しＴＥＧ−Ｂパターンの破壊に至る
までの時間の方が長くなっているが、これはボロンによ
る増速酸化の影響で、ＴＥＧ−Ｂパターンにおける酸化
膜５ｂ”の厚みが、ＴＥＧ−Ａパターンの酸化膜５ｂ’
よりわずかに厚いことなどが考えられる。

【００５４】以上説明したように、Ｐ型拡散層１２’上
に形成される酸化膜５ｂ”の耐圧特性に対する信頼性は
低く、その原因はボロン等の不純物によるものであるこ
とが明確になった。以下、このような不純物に起因する
ゲート耐圧特性の低下を防止したＭＯＳ型半導体装置の
実施の形態について説明する。

【００５５】＜実施の形態１＞本発明に係る実施の形態
１として、図３〜図７を用いて縦型ＭＯＳＦＥＴ１００
の構成を説明する。図３は縦型ＭＯＳＦＥＴ１００の部
分平面図であり、図３４におけるＸ部と同一部分での詳
細図である。なお、全体平面図は図３４を用いて説明し
た縦型ＭＯＳＦＥＴとほぼ同様であるので図示は省略す
る。

【００５６】図３において、ゲート配線層１０の両側は
ソース電極８となっており、ソース電極８の平面内に
は、個々のＭＯＳユニットセルに対応した位置に、ソー
ス電極コンタクトホール１４が配列形成されている。ま
たゲート配線層１０の平面内にはゲート電極コンタクト
ホール１１が形成されている。

【００５７】次に、図３におけるＤＥ線での断面図であ
る図４を用いて、縦型ＭＯＳＦＥＴ１００の構成を説明
する。

【００５８】図４において、低抵抗のＮ⁺層１の上に、
高抵抗のＮ^-層２が形成されて半導体基板を構成してい
る。そして、Ｎ^-層２の表面内にはＰ型不純物拡散層
（以後Ｐ型拡散層と呼称）１２１および、Ｐ型ウェル領
域３が形成されている。また、Ｐ型ウェル領域３の表面
内には２つのＮ⁺ソース領域４がそれぞれ形成されてい
る。なお、Ｐ型拡散層１２１は、ドレイン−ソース間耐
圧をある程度以上に確保しておくために必要とされる層
である。

【００５９】Ｎ^-層２の表面上には厚さの異なる酸化膜
５ａ、５ｂ、５ｃが形成されている。ゲート酸化膜とし
て機能する酸化膜５ｂは最も薄く形成され、隣合うＰ型
ウェル領域３の間のＮ^-層２上、およびＰ型ウェル領域
３とＰ型拡散層１２１の間のＮ^-層２上に形成された酸
化膜５ａは最も厚く形成され、Ｐ型拡散層１２１上に形
成された酸化膜５ｃは、酸化膜５ａと５ｂの中間の厚み
を有している。

【００６０】そして、酸化膜５ｂおよび酸化膜５ｂに連
続する酸化膜５ａ上にはゲート電極層６が形成されてい
るが、Ｐ型拡散層１２１上に形成された酸化膜５ｃの上
部および、Ｐ型拡散層１２１の端縁上部に対応する酸化
膜５ａ上にはゲート電極層６が形成されていない。

【００６１】また、ゲート電極層６および酸化膜５ａ、
５ｂ、５ｃ表面を覆うようにパッシベーション膜７が形
成されている。

【００６２】そして、Ｐ型ウェル領域３およびＮ⁺ソー
ス領域４の上部には、ソース電極コンタクトホール１４
を介してソース電極８が接触し、当該ソース電極８はＭ
ＯＳセル領域全体に渡って連続的に形成されている。ま
た、Ｐ型拡散層１２１の上部に対応するパッシベーショ
ン膜７の上にはゲート配線層１０が形成されている。ま
た、Ｎ⁺層１の表面にはドレイン電極９が全面に渡って
形成されている。

【００６３】次に、図３におけるＦＧ線での断面図を図
５に示す。図５に示されるように、Ｐ型拡散層１２１は
所定の間隔をあけて離散的に形成されている。その間隔
は、例えば隣合うＰ型ウェル領域３間の間隔と同程度で
ある。また、Ｐ型拡散層１２１に隣合うＰ型ウェル領域
３との距離も同程度である。

【００６４】そして、隣合うＰ型拡散層１２１間の上部
の酸化膜５ａの上にはゲート電極層６が形成されている
が、Ｐ型拡散層１２１上に形成された酸化膜５ｃの上部
および、Ｐ型拡散層１２１の端縁上部に対応する酸化膜
５ａ上にはゲート電極層６は形成されていない。

【００６５】また、ゲート電極層６上の酸化膜５には、
ゲート電極層６に達するゲート電極コンタクトホール１
１が形成されている。ここで、ゲート配線層１０は、装
置内に形成された複数のＭＯＳユニットセルのゲート電
極を、できる限り均一かつ低抵抗にゲートワイヤと接続
するために設けられている。

【００６６】次に、図３におけるＤＥ線での斜視断面図
を図６に示す。図６においては構造の理解を容易にする
ため右手前部分はパッシベーション膜７およびソース電
極８、ゲート配線層１０の一部を省略して示す。

【００６７】図６に示されるように、Ｐ型拡散層１２１
の上部に対応する部分にはゲート電極層６は形成され
ず、隣合うＰ型拡散層１２１間の上部に形成され、隣接
するＭＯＳセル領域のゲート電極層６と部分的に接続す
る構成となっている。従って、ゲート配線層１０の下部
においては、ゲート電極層６の平面視形状は梯子状とな
っている。

【００６８】ここで、隣合うＰ型拡散層１２１間の上部
に形成されるゲート電極層６は、ゲート電極として機能
するのではなく、酸化膜５ｃの上部に設けられた本来の
ゲート電極層６にゲート信号を伝えるためのものであ
り、ゲート電極から延在している部分に過ぎない。従っ
て、この部分はゲート電極の延在部と言うことができ
る。

【００６９】縦型ＭＯＳＦＥＴ１００はこのような構成
を有しているので、ゲート−ソース間に印加される電圧
は、Ｐ型拡散層１２１の上部に形成された酸化膜５ｃに
は印加されず、十分厚いパッシベーション膜７で隔てら
れたゲート電極層６とソース電極８との間にのみ印加さ
れることになる。換言すれば、ゲート電極層６と半導体
基板間の絶縁は、チャネル形成領域では酸化膜５ｂ、他
の領域では最も厚い酸化膜５ａにより保たれることにな
り、不純物および汚染物を含むＰ型拡散層１２１上の酸
化膜５ｃにはゲート−ソース間に印加される電圧が直接
には印加されず、酸化膜５ｃ部分に起因するゲート−ソ
ース間の耐圧不良が減少して、装置製造の歩留を向上さ
せることができるとともに、装置の信頼性を向上でき
る。

【００７０】次に、図７〜図１７を用いて縦型ＭＯＳＦ
ＥＴ１００の製造工程を説明する。まず、Ｎ⁺層１の上
にＮ^-層２が形成された半導体基板を準備し、図７に示
す工程において基板表面を酸化することで、基板表面に
酸化膜５ａを形成する。

【００７１】次に図８に示す工程において、所定のパタ
ーンを有するレジストマスク３０をＮ^-層２上の酸化膜
５ａ上に形成し、Ｎ^-層２のＰ型拡散層１２１の形成予
定領域上の酸化膜５ａを写真製版により選択的に除去
し、Ｎ^-層２表面を離散的に露出させる。続いて、レジ
ストマスク３０を用いてＮ^-層２表面内にＰ型不純物を
選択的に導入する。

【００７２】導入したＰ型不純物を、図９に示す工程に
おいて拡散させることで、Ｎ^-層２表面内にＰ型拡散層
１２１を形成する。ここで、拡散工程は酸化雰囲気中で
行なわれるので、Ｐ型拡散層１２１上には同時に酸化膜
５ｃが形成されることになる。

【００７３】次に図１０に示す工程において、所定のパ
ターンを有するレジストマスク（図示せず）を、Ｎ^-層
２上の酸化膜５ａおよび５ｃ上に形成し、Ｐ型ウェル領
域３が形成される領域、および装置動作時にチャネルと
なる領域上の酸化膜５ａを写真製版により除去し、所定
の厚みの酸化膜５ｂを形成する。このとき、Ｎ⁺層１の
表面にも酸化膜５ｂが形成される。

【００７４】次に図１１に示す工程において、所定のパ
ターンを有するレジストマスク（図示せず）を形成し、
Ｐ型拡散層１２１の上部に対応する部分を除いて、Ｎ^-
層２上の酸化膜５ａ、５ｂ、５ｃの上にポリシリコンな
どの導電層でゲート電極の延在部を含むゲート電極層６
を形成する。

【００７５】次に図１２に示す工程において、所定のパ
ターンを有するレジストマスク３１を、Ｎ^-層２上の酸
化膜５ａ、５ｂ、５ｃ上に形成し、Ｐ型ウェル領域３が
形成される領域の酸化膜５ｂを写真製版により除去し、
レジストマスク２１を用いてＰ型不純物を選択的に導入
し、拡散によりＰ型ウェル領域３を形成する。

【００７６】次に、レジストマスク３１を除去した後、
図１３に示す工程において、Ｐ型ウェル領域３上に所定
のパターンを有するレジストマスク３２を形成し、レジ
ストマスク３２とゲート電極層６をマスクとしてＰ型ウ
ェル領域３内にＮ型不純物を導入し、拡散によりソース
領域４を形成する。このとき、Ｐ型ウェル領域３上のレ
ジストマスク３２の下部にはＰ型ウェル領域３形成時の
熱酸化膜が残っている。

【００７７】次に、レジストマスク３２を除去した後、
Ｐ型ウェル領域３上およびソース領域４上からゲート電
極層６上にかけて、また、Ｐ型拡散層１２１の上部に対
応する部分の酸化膜５ａおよび５ｃの上に、例えばＣＶ
Ｄ酸化膜によりパッシベーション膜７を形成する。そし
て、図１４に示す工程において、パッシベーション膜７
上に所定のパターンを有するレジストマスク３３を形成
し、ソース電極コンタクトホール１４となる部分のパッ
シベーション膜７を写真製版により除去する。なお、図
示はされないが、ゲート電極コンタクトホール１１とな
る部分のパッシベーション膜７も同時に除去される。ま
た、このとき、Ｎ⁺層１の表面上の酸化膜も除去する。

【００７８】次に、レジストマスク３３を除去した後、
図１５に示す工程において、パッシベーション膜７上、
ソース電極コンタクトホール１４上および、図示されな
いゲート電極コンタクトホール１１上に、表面電極層１
５をアルミニウム（Ａｌ）膜、あるいはアルミ−シリコ
ン（Ａｌ−Ｓｉ）膜で形成する。なお、表面電極層１５
の形成には、スパッタ法、あるいは蒸着法が使用され
る。

【００７９】そして、図１６に示す工程において、表面
電極層１５上に所定のパターンを有するレジストマスク
３４を形成し、ゲート配線層１０とソース電極８との境
界部分となる表面電極層１５を写真製版により除去す
る。最後に、図１７に示す工程において、レジストマス
ク３４を除去し、Ｎ⁺層１の表面上にドレイン電極９を
全面に渡って形成することで、縦型ＭＯＳＦＥＴ１００
が完成する。

【００８０】＜実施の形態２＞本発明に係る実施の形態
２として、図１８を用いて縦型ＭＯＳＦＥＴ２００の構
成を説明する。図１８は、Ｐ型拡散層１２、ゲート電極
層６、ゲート配線層１０の配置を平面で示した図であ
り、酸化膜５ａ、５ｂ、５ｃおよびパッシベーション膜
７などは便宜的に省略されている。また、構造の理解を
容易にするためソース電極８およびゲート配線層１０の
一部を除去した図となっている。

【００８１】図３〜図７を用いて説明した縦型ＭＯＳＦ
ＥＴ１００においては、Ｐ型拡散層１２１を離散的に形
成し、Ｐ型拡散層１２１の上部に対応する部分にはゲー
ト電極層６は形成されず、隣合うＰ型拡散層１２１間の
上部に形成され、隣接するＭＯＳセル領域のゲート電極
層６と部分的に接続する構成となっていた。これは、隣
合うＰ型拡散層１２１間の上部に形成された、ゲート電
極延在部であるゲート電極層６を介して、Ｐ型拡散層１
２１の両側のＭＯＳセル領域のゲート電極層６間を接続
するための構成であった。

【００８２】これに対し、図１８に示す縦型ＭＯＳＦＥ
Ｔ２００では、Ｎ^-層２の表面内には従来と同様に、連
続的に形成されたＰ型拡散層１２が設けられているが、
Ｐ型拡散層１２の上部に対応する部分にはゲート電極層
６は形成されていない。

【００８３】その代わりに、ゲート配線層１０がＰ型拡
散層１２の両側のＭＯＳセル領域のゲート電極層６上ま
で部分的に延在し、ゲート電極コンタクトホール１１Ａ
を介して、ゲート電極層６に電気的に接続される構成と
なっている。

【００８４】ここで、ゲート電極コンタクトホール１１
Ａを介してゲート配線層１０と接続されるゲート電極層
６は、ゲート電極として機能するのではなく、酸化膜５
ｃの上部に設けられた本来のゲート電極層６にゲート信
号を伝えるためのものであり、ゲート電極から延在して
いる部分に過ぎない。従って、この部分はゲート電極の
延在部と言うことができる。

【００８５】縦型ＭＯＳＦＥＴ２００はこのような構成
を有しているので、縦型ＭＯＳＦＥＴ１００と同様に、
酸化膜５ｃ部分に起因するゲート−ソース間の耐圧不良
が減少して、信頼性を向上でき、装置製造の歩留を向上
させることができるとともに、Ｐ型拡散層１２は従来と
同様の形状であるので、従来と同様の工程でＰ型拡散層
を形成することができる。

【００８６】＜実施の形態３＞本発明に係る実施の形態
３として、図１９を用いて縦型ＭＯＳＦＥＴ３００の構
成を説明する。図１９は、Ｐ型拡散層１２２、ゲート電
極層６、ゲート配線層１０の配置を平面で示した図であ
り、酸化膜５ａ、５ｂ、５ｃおよびパッシベーション膜
７などは便宜的に省略されている。また、構造の理解を
容易にするためソース電極８およびゲート配線層１０の
一部を除去した図となっている。

【００８７】図１８を用いて説明した縦型ＭＯＳＦＥＴ
２００においては、ゲート配線層１０がＰ型拡散層１２
の両側のＭＯＳセル領域のゲート電極層６上まで部分的
に延在した構成となっていた。

【００８８】一方、図１９に示す縦型ＭＯＳＦＥＴ３０
０においては、Ｎ^-層２の表面内には、連続して形成さ
れ、平面視輪郭形状が凹凸を有して入り組んだ形状とな
ったＰ型拡散層１２２が形成され、その凹部上にＰ型拡
散層１２２の両側のＭＯＳセル領域から突出したゲート
電極層６が延在する構成となっている。そして、当該突
出したゲート電極層６にゲート電極コンタクトホール１
１Ｂを介してゲート配線層１０が電気的に接続される構
成となっている。

【００８９】ここで、Ｐ型拡散層１２２の凹部上に延在
するゲート電極層６は、ゲート電極として機能するので
はなく、酸化膜５ｃの上部に設けられた本来のゲート電
極にゲート信号を伝えるためのものであり、ゲート電極
から延在している部分に過ぎない。従って、この部分は
ゲート電極の延在部と言うことができる。

【００９０】縦型ＭＯＳＦＥＴ３００はこのような構成
を有しているので、縦型ＭＯＳＦＥＴ１００と同様に、
酸化膜５ｃ部分に起因するゲート−ソース間の耐圧不良
が減少して、信頼性を向上でき、装置製造の歩留を向上
させることができるとともに、ゲート配線層１０は従来
と同様の工程で形成することができる。

【００９１】＜実施の形態４＞本発明に係る実施の形態
４として、図２０を用いて縦型ＭＯＳＦＥＴ４００の構
成を説明する。図２０は、従来の縦型ＭＯＳＦＥＴ９０
の部分平面図である図３５におけるＡＢ線に相当する部
分での断面図である。なお、縦型ＭＯＳＦＥＴ４００の
平面図は縦型ＭＯＳＦＥＴ９０のそれとほぼ同様である
ので図示は省略する。

【００９２】図２０において、低抵抗のＮ⁺層１の上
に、高抵抗のＮ^-層２が形成されて半導体基板を構成し
ている。そして、Ｎ^-層２の表面内にはＰ型拡散層１２
および、Ｐ型ウェル領域３が形成されている。また、Ｐ
型ウェル領域３の表面内には２つのＮ⁺ソース領域４が
それぞれ形成されている。

【００９３】Ｎ^-層２の表面上には厚さの異なる酸化膜
５ａ、５ｂ、５ｃが形成されている。ゲート酸化膜とし
て機能する酸化膜５ｂは最も薄く形成され、隣合うＰ型
ウェル領域３の間のＮ^-層２上、およびＰ型ウェル領域
３とＰ型拡散層１２の間のＮ^-層２上に形成された酸化
膜５ａは最も厚く形成され、Ｐ型拡散層１２上に形成さ
れた酸化膜５ｃは、酸化膜５ａと５ｂの中間の厚みを有
している。

【００９４】そして、Ｐ型拡散層１２上に形成された酸
化膜５ｃの上部および、Ｐ型拡散層１２の端縁上部に対
応する酸化膜５ａ上には絶縁体層１３が形成されてい
る。

【００９５】また、酸化膜５ｂおよび酸化膜５ｂに連続
する酸化膜５ａ上および、絶縁体層１３上にはゲート電
極層６が形成されている。

【００９６】また、ゲート電極層６および酸化膜５ｂの
表面を覆うようにパッシベーション膜７が形成されてい
る。

【００９７】そして、Ｐ型ウェル領域３およびＮ⁺ソー
ス領域４の上部には、ソース電極コンタクトホール１４
を介してソース電極８が接触し、当該ソース電極８はＭ
ＯＳセル領域全体に渡って連続的に形成されている。ま
た、絶縁体層１３上のパッシベーション膜７の上にはゲ
ート配線層１０が形成され、ゲート配線層１０はゲート
電極コンタクトホール１１を介して絶縁体層１３上のゲ
ート電極６に接触している。また、Ｎ⁺層１の表面には
ドレイン電極９が全面に渡って形成されている。

【００９８】ここで、絶縁体層１３は、ＣＶＤ法などに
よって形成した絶縁膜であり、不純物および汚染物の含
有量は酸化膜５ｃに比べて低減するように形成されてい
る。

【００９９】縦型ＭＯＳＦＥＴ４００はこのような構成
を有しているので、ゲート−ソース間に印加される電圧
は、十分厚いパッシベーション膜７で隔てられたゲート
電極層６とソース電極８との間、および絶縁体層１３と
酸化膜５ｃとを介してゲート電極層６と半導体基板との
間に印加されることになるので、酸化膜５ｃに起因する
ゲート−ソース間の耐圧不良が減少して、信頼性を向上
でき、装置製造の歩留を向上させることができる。

【０１００】また、絶縁体層１３の厚さは任意に変更で
きるので、最初に決定した厚みではゲート−ソース間の
耐圧特性が十分得られないような場合には、絶縁体層１
３の厚さを厚くすることで対応でき、種々の半導体装置
にそれぞれ適した構成を容易に達成できる。

【０１０１】次に、図２１〜図３１を用いて縦型ＭＯＳ
ＦＥＴ４００の製造工程を説明する。まず、Ｎ⁺層１の
上にＮ^-層２が形成された半導体基板を準備し、図２１
に示す工程において基板表面を酸化することで、基板表
面に酸化膜５ａを形成する。

【０１０２】次に図２２に示す工程において、所定のパ
ターンを有するレジストマスク４０をＮ^-層２上の酸化
膜５ａ上に形成し、Ｎ^-層２のＰ型拡散層１２の形成予
定領域上の酸化膜５ａを写真製版により選択的に除去
し、Ｎ^-層２表面を露出させる。続いて、レジストマス
ク４０を用いてＮ^-層２表面内にＰ型不純物を選択的に
導入する。

【０１０３】導入したＰ型不純物を、図２３に示す工程
において拡散させることで、Ｎ^-層２表面内にＰ型拡散
層１２を形成する。ここで、拡散工程は酸化雰囲気中で
行なわれるので、Ｐ型拡散層１２上には同時に酸化膜５
ｃが形成されることになる。

【０１０４】次に図２４に示す工程において、所定のパ
ターンを有するレジストマスク（図示せず）を、Ｎ^-層
２上の酸化膜５ａおよび５ｃ上に形成し、Ｐ型ウェル領
域３が形成される領域、および装置動作時にチャネルと
なる領域上の酸化膜５ａを写真製版により除去し、所定
の厚みの酸化膜５ｂを形成する。このとき、Ｎ⁺層１の
表面にも酸化膜５ｂが形成される。

【０１０５】次に図２５に示す工程において、所定のパ
ターンを有するレジストマスク４１を形成し、Ｐ型拡散
層１２の上部に対応する部分の酸化膜５ａおよび５ｃの
上にＣＶＤ法によりシリコン酸化膜の絶縁体層１３を形
成する。

【０１０６】次に、レジストマスク４１を除去した後、
図２６に示す工程において、酸化膜５ａ、５ｂ、５ｃお
よび絶縁体層１３の上にポリシリコンなどでゲート電極
層６を形成する。

【０１０７】次に図２７に示す工程において、所定のパ
ターンを有するレジストマスク４２をゲート電極層６上
に形成し、Ｐ型ウェル領域３が形成される領域のゲート
電極層６および酸化膜５ｂを写真製版により除去し、さ
らにレジストマスク４２を用いてＰ型不純物を選択的に
導入し、拡散によりＰ型ウェル領域３を形成する。

【０１０８】次に、レジストマスク４２を除去した後、
図２８に示す工程において、Ｐ型ウェル領域３上に所定
のパターンを有するレジストマスク４３を形成し、レジ
ストマスク４３とゲート電極層６をマスクとしてＰ型ウ
ェル領域３内にＮ型不純物を導入し、拡散によりソース
領域４を形成する。

【０１０９】次に、レジストマスク４３を除去した後、
Ｐ型ウェル領域３上およびソース領域４上からゲート電
極層６上全面にかけて、例えばＣＶＤ酸化膜によりパッ
シベーション膜７を形成する。そして、図２９に示す工
程において、パッシベーション膜７上に所定のパターン
を有するレジストマスク４４を形成し、ソース電極コン
タクトホール１４となる部分のパッシベーション膜７、
およびゲート電極コンタクトホール１１となる部分のパ
ッシベーション膜７を写真製版により除去する。また、
このとき、Ｎ⁺層１の表面上の酸化膜も除去する。

【０１１０】次に、レジストマスク４４を除去した後、
パッシベーション膜７上、ソース電極コンタクトホール
１４上および、ゲート電極コンタクトホール１１上に、
表面電極層１５をアルミニウム（Ａｌ）膜、あるいはア
ルミ−シリコン（Ａｌ−Ｓｉ）膜で形成する。なお、表
面電極層１５の形成には、スパッタ法、あるいは蒸着法
が使用される。そして、図３０に示す工程において、表
面電極層１５上に所定のパターンを有するレジストマス
ク４５を形成し、ゲート配線層１０とソース電極８との
境界部分となる面電極層１５を写真製版により除去す
る。最後に、図３１に示す工程において、レジストマス
ク４５を除去し、Ｎ⁺層１の表面上にドレイン電極９を
全面に渡って形成することで、縦型ＭＯＳＦＥＴ４００
が完成する。

【０１１１】＜変形例＞図２０を用いて説明した縦型Ｍ
ＯＳＦＥＴ４００においては、Ｐ型拡散層１２上に形成
された酸化膜５ｃの上部および、Ｐ型拡散層１２の端縁
上部に対応する酸化膜５ａ上には絶縁体層１３が形成さ
れ、酸化膜５ｂおよび酸化膜５ｂに連続する酸化膜５ａ
上および、絶縁体層１３上にゲート電極層６が形成され
た構成となっていたが、絶縁体層をＰ型拡散層１２の上
に直接形成する構成であっても良い。

【０１１２】すなわち、図２４の工程までを終了した
後、図３２に示す工程において、酸化膜５ｃ上を除く全
面にレジストマスク５０を形成し、Ｐ型拡散層１２上に
形成された酸化膜５ｃを除去する。

【０１１３】次に図３３に示す工程において、レジスト
マスク５０をそのまま用いて、Ｐ型拡散層１２の上に絶
縁体層１３１を形成する。以後は図４２〜図４６を用い
て説明した従来の製造工程と同様の工程を使用すること
ができる。

【０１１４】このように、酸化膜５ｃを除去した後、Ｐ
型拡散層１２の上に不純物および汚染物の含有量が少な
い絶縁体層１３１を形成することによって、ゲート−ソ
ース間の耐圧不良が減少して、信頼性を向上でき、装置
製造の歩留を向上させることができる。

【０１１５】また、絶縁体層１３１の厚さは任意に変更
できるので、例えば、酸化膜５ｃと同じ厚みでは、ゲー
ト−ソース間の耐圧特性が十分得られないような場合に
は、絶縁体層１３１の厚さを厚くすることで対応でき、
種々の半導体装置にそれぞれ適した構成を容易に達成で
きる。

【０１１６】

【発明の効果】本発明に係る請求項１記載の半導体装置
によれば、制御電極配線層と制御電極との電気的接続
は、制御電極から延在する制御電極延在部においてなさ
れ、制御電極延在部は第３の半導体層上には形成されて
いないので、制御電極と半導体基板との間に電圧が印加
された場合に発生する電界は、第２の絶縁膜には与えら
れない。制御電極配線層を設けることによって、外部か
らの制御信号を個々のユニットセルの制御電極に低抵抗
でかつ均一に与える構成において、第３の半導体層は装
置動作時に個々のユニットセルから延在する空乏層をカ
ットするために必要な半導体層である。第２の絶縁膜は
第３の半導体層上に形成されるので、その製造過程にお
いて、第２導電型の不純物、あるいは汚染物を含む可能
性を有しているが、その場合でも、第２の絶縁膜部分に
おける耐圧不良が減少して、装置製造の歩留を向上させ
ることができるとともに、装置の信頼性を向上できる。

【０１１７】本発明に係る請求項２記載の半導体装置に
よれば、第３の半導体層上に制御電極延在部を形成しな
いための実際的な構造が得られる。また、第３の半導体
層の形状が比較的単純なので、製造が容易な半導体装置
が得られる。

【０１１８】本発明に係る請求項３記載の半導体装置に
よれば、第３の半導体層上に制御電極延在部を形成しな
いための実際的な構造が得られる。また、第３の半導体
層は従来と同様の構成となるので、第３の半導体層を従
来と同様の工程で形成できる。

【０１１９】本発明に係る請求項４記載の半導体装置に
よれば、第３の半導体層上に制御電極延在部を形成しな
いための実際的な構造が得られる。また、制御電極配線
層の形状は従来とほぼ同様のとなるので、制御電極配線
層を従来と同様の工程で形成できる。

【０１２０】本発明に係る請求項５記載の半導体装置に
よれば、第２の絶縁膜上に第３の絶縁膜が形成され、制
御電極延在部は、第３の半導体層上に形成されるので、
制御電極と半導体基板との間に電圧が印加された場合に
発生する電界は、第２の絶縁膜および第３の絶縁膜に与
えられる。制御電極配線層を設けることによって、外部
からの制御信号を個々のユニットセルの制御電極に低抵
抗でかつ均一に与える構成において、第３の半導体層は
装置動作時に個々のユニットセルから延在する空乏層を
カットするために必要な半導体層である。第２の絶縁膜
は第３の半導体層上に形成されるので、その製造過程に
おいて、第２導電型の不純物、あるいは汚染物を含む可
能性を有しているが、その場合でも、電界は別工程で形
成された第３の絶縁膜を介して与えられるので、第２の
絶縁膜部分における耐圧不良が減少して、装置製造の歩
留を向上させることができるとともに、装置の信頼性を
向上できる。また、第３の絶縁膜の厚みを調整すること
で、耐圧特性を調整することができる。

【０１２１】本発明に係る請求項６記載の半導体装置に
よれば、第３の絶縁膜は、ＣＶＤ法によって形成された
ＣＶＤ酸化膜であるので、不純物、あるいは汚染物の含
有量が少ない清浄な酸化膜であり、第２の絶縁膜および
第３の絶縁膜に電界があたえられた場合に、第３の絶縁
膜により耐圧を維持することができる。

【０１２２】本発明に係る請求項７記載の半導体装置の
製造方法によれば、第３の半導体層上には制御電極延在
部を有さない構造を実現できる。

【０１２３】本発明に係る請求項８記載の半導体装置の
製造方法によれば、所定の間隔をあけて離散的に形成さ
れた第３の半導体層を有する構造を実現できる。

【０１２４】本発明に係る請求項９記載の半導体装置の
製造方法によれば、平面視輪郭形状が凹凸部を有して入
り組んだ形状の第３の半導体層を有する構造を実現でき
る。

【０１２５】本発明に係る請求項１０記載の半導体装置
の製造方法によれば、第２の絶縁膜上に第３の絶縁膜が
形成され、制御電極延在部が、第３の半導体層上に形成
された構造を実現できる。

【０１２６】本発明に係る請求項１１記載の半導体装置
の製造方法によれば、不純物、あるいは汚染物の含有量
が少ない清浄な第３の絶縁膜を得ることができる。

【図面の簡単な説明】

【図１】耐圧不良の確認試験のためのＴＥＧチップの
構成を示す断面図である。

【図２】ＴＤＤＢ法による耐圧特性の測定結果を示す
図である。

【図３】本発明に係る半導体装置の実施の形態１の構
成を説明する平面図である。

【図４】本発明に係る半導体装置の実施の形態１の構
成を説明する断面図である。

【図５】本発明に係る半導体装置の実施の形態１の構
成を説明する断面図である。

【図６】本発明に係る半導体装置の実施の形態１の構
成を説明する斜視断面図である。

【図７】本発明に係る半導体装置の実施の形態１の製
造工程を説明する断面図である。

【図８】本発明に係る半導体装置の実施の形態１の製
造工程を説明する斜視断面図である。

【図９】本発明に係る半導体装置の実施の形態１の製
造工程を説明する断面図である。

【図１０】本発明に係る半導体装置の実施の形態１の
製造工程を説明する断面図である。

【図１１】本発明に係る半導体装置の実施の形態１の
製造工程を説明する断面図である。

【図１２】本発明に係る半導体装置の実施の形態１の
製造工程を説明する断面図である。

【図１３】本発明に係る半導体装置の実施の形態１の
製造工程を説明する断面図である。

【図１４】本発明に係る半導体装置の実施の形態１の
製造工程を説明する断面図である。

【図１５】本発明に係る半導体装置の実施の形態１の
製造工程を説明する断面図である。

【図１６】本発明に係る半導体装置の実施の形態１の
製造工程を説明する断面図である。

【図１７】本発明に係る半導体装置の実施の形態１の
製造工程を説明する断面図である。

【図１８】本発明に係る半導体装置の実施の形態２の
構成を説明する平面図である。

【図１９】本発明に係る半導体装置の実施の形態３の
構成を説明する平面図である。

【図２０】本発明に係る半導体装置の実施の形態４の
構成を説明する断面図である。

【図２１】本発明に係る半導体装置の実施の形態４の
製造工程を説明する断面図である。

【図２２】本発明に係る半導体装置の実施の形態４の
製造工程を説明する断面図である。

【図２３】本発明に係る半導体装置の実施の形態４の
製造工程を説明する断面図である。

【図２４】本発明に係る半導体装置の実施の形態４の
製造工程を説明する断面図である。

【図２５】本発明に係る半導体装置の実施の形態４の
製造工程を説明する断面図である。

【図２６】本発明に係る半導体装置の実施の形態４の
製造工程を説明する断面図である。

【図２７】本発明に係る半導体装置の実施の形態４の
製造工程を説明する断面図である。

【図２８】本発明に係る半導体装置の実施の形態４の
製造工程を説明する断面図である。

【図２９】本発明に係る半導体装置の実施の形態４の
製造工程を説明する断面図である。

【図３０】本発明に係る半導体装置の実施の形態４の
製造工程を説明する断面図である。

【図３１】本発明に係る半導体装置の実施の形態４の
製造工程を説明する断面図である。

【図３２】本発明に係る半導体装置の実施の形態４の
変形例の製造工程を説明する断面図である。

【図３３】本発明に係る半導体装置の実施の形態４の
変形例の製造工程を説明する断面図である。

【図３４】縦型ＭＯＳＦＥＴの上部平面図を示す図で
ある。

【図３５】従来の縦型ＭＯＳＦＥＴの構成を説明する
平面図である。

【図３６】従来の縦型ＭＯＳＦＥＴの構成を説明する
断面図である。

【図３７】従来の縦型ＭＯＳＦＥＴの構成を説明する
詳細断面図である。

【図３８】従来の縦型ＭＯＳＦＥＴの製造工程を説明
する断面図である。

【図３９】従来の縦型ＭＯＳＦＥＴの製造工程を説明
する断面図である。

【図４０】従来の縦型ＭＯＳＦＥＴの製造工程を説明
する断面図である。

【図４１】従来の縦型ＭＯＳＦＥＴの製造工程を説明
する断面図である。

【図４２】従来の縦型ＭＯＳＦＥＴの製造工程を説明
する断面図である。

【図４３】従来の縦型ＭＯＳＦＥＴの製造工程を説明
する断面図である。

【図４４】従来の縦型ＭＯＳＦＥＴの製造工程を説明
する断面図である。

【図４５】従来の縦型ＭＯＳＦＥＴの製造工程を説明
する断面図である。

【図４６】従来の縦型ＭＯＳＦＥＴの製造工程を説明
する断面図である。

【符号の説明】

１２，１２１，１２２Ｐ型拡散層、１３，１３１絶
縁体層、１５表面電極層。

Claims

【特許請求の範囲】

【請求項１】第１導電型の半導体基板の一方の主面内
に選択的に形成された第２導電型の第１の半導体層と、
該第１の半導体層の表面内に選択的に形成された第１導
電型の第２の半導体層と、前記第１および第２の半導体
層上から前記半導体基板上に渡って形成された第１の絶
縁膜と、該第１の絶縁膜上に形成された制御電極と、前
記第２の半導体層上に形成された第１の主電極と、前記
半導体基板の他方の主面上に形成された第２の主電極と
を有して構成されるユニットセルを複数備える半導体装
置において、前記半導体基板の一方の主面の前記ユニットセルが形成
されない所定領域の表面内に選択的に形成された第２導
電型の第３の半導体層と、前記第３の半導体層上に形成された第２の絶縁膜と、前記第２の絶縁膜上に形成され、前記制御電極に電気的
に接続される制御電極配線層とを備え、前記制御電極配線層と前記制御電極との電気的接続は、
前記制御電極から延在する制御電極延在部においてなさ
れ、前記制御電極延在部は、前記第３の半導体層上には形成
されないことを特徴とする半導体装置。
【請求項２】前記第３の半導体層は、所定の間隔をあ
けて離散的に複数形成され、前記制御電極延在部は、離散的に形成された前記第３の
半導体層間の上部に形成される請求項１記載の半導体装
置。
【請求項３】前記第３の半導体層は連続的に形成さ
れ、前記制御電極配線層は、前記制御電極延在部の上部に達
する配線層突出部を有し、該突出部において前記制御電
極延在部との電気的接続をなす請求項１記載の半導体装
置。
【請求項４】前記第３の半導体層は連続的に形成さ
れ、その平面視輪郭形状は、凹凸部を有して入り組んだ
形状であって、前記制御電極延在部は、前記第３の半導体層の前記凹部
の上部に形成される請求項１記載の半導体装置。
【請求項５】第１導電型の半導体基板の一方の主面内
に選択的に形成された第２導電型の第１の半導体層と、
該第１の半導体層の表面内に選択的に形成された第１導
電型の第２の半導体層と、前記第１および第２の半導体
層上から前記半導体基板上に渡って形成された第１の絶
縁膜と、該第１の絶縁膜上に形成された制御電極と、前
記第２の半導体層上に形成された第１の主電極と、前記
半導体基板の他方の主面上に形成された第２の主電極と
を有して構成されるユニットセルを複数備える半導体装
置において、前記半導体基板の一方の主面の前記ユニットセルが形成
されない所定領域の表面内に選択的に形成された第２導
電型の第３の半導体層と、前記所定領域上に形成された第２の絶縁膜と、前記第２の絶縁膜上に形成された第３の絶縁膜と、前記第３の絶縁膜上に形成され、前記制御電極に電気的
に接続される制御電極配線層とを備え、前記制御電極配線層と前記制御電極との電気的接続は、
前記制御電極から延在する制御電極延在部においてなさ
れ、前記制御電極延在部は、前記第３の半導体層上に形成さ
れることを特徴とする半導体装置。
【請求項６】前記第３の絶縁膜は、ＣＶＤ法によって
形成されたＣＶＤ酸化膜である請求項５記載の半導体装
置。
【請求項７】請求項１記載の半導体装置の製造方法で
あって、 (ａ)前記半導体基板の両主面上に熱酸化膜を形成する工
程と、 (ｂ)前記熱酸化膜を選択的に除去して、前記半導体基板
の表面内に第２導電型の不純物を導入する工程と、 (ｃ)前記第２導電型の不純物を熱拡散して前記第３の半
導体層を形成すると同時に、前記第３の半導体層上に、
前記第２の絶縁膜を熱酸化で形成する工程と、 (ｄ)前記熱酸化膜を選択的に除去した後、当該部分に前
記第１の絶縁膜を形成する工程と、 (ｅ)前記制御電極を選択的に形成する工程とを備え、前記工程(ｅ)は、少なくとも前記第２の絶縁膜上を覆う所定のパターンを
有するマスク層を形成し、該マスク層を遮蔽体として、
前記制御電極および前記制御電極延在部となる導電層を
形成する工程を含む半導体装置の製造方法。
【請求項８】前記工程(ｂ)は、離散的に複数の開口部
が形成され、前記半導体基板の表面が露出するように、
前記熱酸化膜を所定の間隔をあけて除去する工程を含む
請求項７記載の半導体装置の製造方法。
【請求項９】前記工程(ｂ)は、平面視輪郭形状が凹凸
部を有して入り組んだ形状に前記半導体基板の表面が露
出する開口部が形成されるように、前記熱酸化膜を除去
する工程を含む請求項７記載の半導体装置の製造方法。
【請求項１０】請求項５記載の半導体装置の製造方法
であって、 (ａ)前記半導体基板の両主面上に熱酸化膜を形成する工
程と、 (ｂ)前記熱酸化膜を選択的に除去して、前記半導体基板
の表面内に第２導電型の不純物を導入する工程と、 (ｃ)前記第２導電型の不純物を熱拡散して前記第３の半
導体層を形成すると同時に、前記第３の半導体層上に、
前記第２の絶縁膜を熱酸化で形成する工程と、 (ｄ)前記熱酸化膜を選択的に除去した後、当該部分に前
記第１の絶縁膜を形成する工程と、 (ｅ)少なくとも前記第２の絶縁膜上を覆うように前記第
３の絶縁膜を選択的に形成する工程と、 (ｆ)全面に渡って前記制御電極および前記制御電極延在
部となる導電層を形成する工程とを備える半導体装置の
製造方法。
【請求項１１】前記工程(ｅ)は、前記第３の絶縁膜を
ＣＶＤ法によるＣＶＤ酸化膜として形成する工程を含む
請求項１０記載の半導体装置の製造方法。