JP3415480B2 - 半導体装置の製造評価装置及びその製造評価方法 - Google Patents
半導体装置の製造評価装置及びその製造評価方法Info
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- JP3415480B2 JP3415480B2 JP13576499A JP13576499A JP3415480B2 JP 3415480 B2 JP3415480 B2 JP 3415480B2 JP 13576499 A JP13576499 A JP 13576499A JP 13576499 A JP13576499 A JP 13576499A JP 3415480 B2 JP3415480 B2 JP 3415480B2
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Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造評
価装置及びその製造評価方法に係わり、特に半導体装置
のプラズマを用いる製造工程中に生じる半導体デバイス
の帯電（プラズマ損傷）を評価するための製造評価装置
及び製造評価方法に関する。
価装置及びその製造評価方法に係わり、特に半導体装置
のプラズマを用いる製造工程中に生じる半導体デバイス
の帯電（プラズマ損傷）を評価するための製造評価装置
及び製造評価方法に関する。
【０００２】
【従来の技術】半導体装置の製造時においてはプラズマ
を用いる工程、例えばプラズマエッチング工程やプラズ
マＣＶＤ工程等が数多く存在する。
を用いる工程、例えばプラズマエッチング工程やプラズ
マＣＶＤ工程等が数多く存在する。
【０００３】プラズマとは正の電荷を持つイオンと負の
電荷を持つ電子が存在する状態のことである。このプラ
ズマは、理想的には正と負の電荷の量は均衡しており電
気的には偏りはない。
電荷を持つ電子が存在する状態のことである。このプラ
ズマは、理想的には正と負の電荷の量は均衡しており電
気的には偏りはない。
【０００４】しかし、何らかの原因で局所的に不均一に
なり電荷の均衡が崩れることがある。この時、プラズマ
にさらされている半導体素子表面の導体から、プラズマ
中の電荷が入り込み、ゲート電極、ゲート絶縁膜を経由
して半導体基板に流れ込むことになる。
なり電荷の均衡が崩れることがある。この時、プラズマ
にさらされている半導体素子表面の導体から、プラズマ
中の電荷が入り込み、ゲート電極、ゲート絶縁膜を経由
して半導体基板に流れ込むことになる。
【０００５】流れる電荷量が多い場合には、ゲート絶縁
膜の破損・破壊、ＬＳＩの信頼性劣化、良品率の低下な
どの深刻な問題を生じる。
膜の破損・破壊、ＬＳＩの信頼性劣化、良品率の低下な
どの深刻な問題を生じる。
【０００６】このような問題を検査するために用いられ
るアンテナを有する従来技術の評価素子を図１３及び図
１４を用いて説明する。図１３は平面図であり、図１４
は図１３のＸ−Ｙ部の断面図である。
るアンテナを有する従来技術の評価素子を図１３及び図
１４を用いて説明する。図１３は平面図であり、図１４
は図１３のＸ−Ｙ部の断面図である。
【０００７】例としてＮチャネル型絶縁ゲート電界効果
トランジスタの場合を説明する。
トランジスタの場合を説明する。
【０００８】Ｐ型シリコン基板１上にフィールド絶縁膜
２で囲われた領域には、ゲート絶縁膜４を介してゲート
電極８が設けられ、ゲート電極８に隣接してソース及び
ドレインとなるＮ型拡散層６が設けられている。
２で囲われた領域には、ゲート絶縁膜４を介してゲート
電極８が設けられ、ゲート電極８に隣接してソース及び
ドレインとなるＮ型拡散層６が設けられている。
【０００９】ゲート電極８及びＮ型拡散層６上に形成さ
れた層間絶縁膜９を貫通して設けられたコンタクトプラ
グ１０を介してプローブ用パッドである配線１１がそれ
ぞれ設けられている。ここでは配線１１Ａはソース電極
用、配線１１Ｂはドレイン電極用、配線１１Ｃはゲート
電極用である。
れた層間絶縁膜９を貫通して設けられたコンタクトプラ
グ１０を介してプローブ用パッドである配線１１がそれ
ぞれ設けられている。ここでは配線１１Ａはソース電極
用、配線１１Ｂはドレイン電極用、配線１１Ｃはゲート
電極用である。
【００１０】さらに、配線１１Ｃにはプラズマ中の電荷
を収集するためのアンテナとして配線１１Ｄが接続して
いる。このアンテナは損傷検出感度を高くするもので、
例えば、特開平８−１７８８３号公報のモニター素子に
もアンテナを用いている。
を収集するためのアンテナとして配線１１Ｄが接続して
いる。このアンテナは損傷検出感度を高くするもので、
例えば、特開平８−１７８８３号公報のモニター素子に
もアンテナを用いている。
【００１１】配線１１のプラズマエッチング時、あるい
は配線１１上へのプラズマＣＶＤ法による絶縁膜の形成
時に、配線１１Ｄを介してプラズマからゲート電極８に
電荷が流れ込み、基板に流れ出る際にゲート絶縁膜４が
損傷を受ける。
は配線１１上へのプラズマＣＶＤ法による絶縁膜の形成
時に、配線１１Ｄを介してプラズマからゲート電極８に
電荷が流れ込み、基板に流れ出る際にゲート絶縁膜４が
損傷を受ける。
【００１２】アンテナ部分である配線１１Ｄのサイズと
ゲート絶縁膜４の不良率との関係を調べることにより、
損傷の程度を知ることができる。そしてこの結果に基づ
き、プラズマ工程の条件改良を行ったり、アンテナサイ
ズを制限する回路設計を行うなどの方法でプラズマ損傷
を回避している。
ゲート絶縁膜４の不良率との関係を調べることにより、
損傷の程度を知ることができる。そしてこの結果に基づ
き、プラズマ工程の条件改良を行ったり、アンテナサイ
ズを制限する回路設計を行うなどの方法でプラズマ損傷
を回避している。
【００１３】
【発明が解決しようとする課題】しかしながら、上記し
た従来の方法ではあるプラズマ条件とアンテナサイズに
においてゲート絶縁膜の破壊の有無の情報しか得られな
いから、プラズマ条件を改良するにはどのようにするの
かの判断、例えばプラズマパワーを変更するのか或いは
プラズマ密度を変更するのかの判断が困難となり、試行
錯誤でプラズマ条件の変更その評価を繰り替えさなけれ
ばならず、多くの時間と手間を必要とする問題点を有す
る。
た従来の方法ではあるプラズマ条件とアンテナサイズに
においてゲート絶縁膜の破壊の有無の情報しか得られな
いから、プラズマ条件を改良するにはどのようにするの
かの判断、例えばプラズマパワーを変更するのか或いは
プラズマ密度を変更するのかの判断が困難となり、試行
錯誤でプラズマ条件の変更その評価を繰り替えさなけれ
ばならず、多くの時間と手間を必要とする問題点を有す
る。
【００１４】したがって本発明の目的は、プラズマ工程
中にアンテナに印加される電圧値や電流値に関するデー
タを多方面から収集することによりこれらの状態や傾向
を把握し、これにより改善されたプラズマ条件を効率よ
く得ることができる半導体装置の製造評価装置及びその
製造評価方法を提供することである。
中にアンテナに印加される電圧値や電流値に関するデー
タを多方面から収集することによりこれらの状態や傾向
を把握し、これにより改善されたプラズマ条件を効率よ
く得ることができる半導体装置の製造評価装置及びその
製造評価方法を提供することである。
【００１５】
【課題を解決するための手段】本発明の特徴は、同一の
半導体基板上に、プラズマ中の電荷を収集するためのア
ンテナをゲート電極に接続し且つ該ゲート電極と基板間
に印加される電圧がたがいに異なる値に制限されている
複数個の絶縁ゲート電界効果型デバイス（以下、ＭＯＳ
デバイス、と称す）が形成され、前記電圧制限は、順方
向ダイオードのＯＮ電圧（Ｖｏｎ）により成されている
半導体装置の製造評価装置にある。
半導体基板上に、プラズマ中の電荷を収集するためのア
ンテナをゲート電極に接続し且つ該ゲート電極と基板間
に印加される電圧がたがいに異なる値に制限されている
複数個の絶縁ゲート電界効果型デバイス（以下、ＭＯＳ
デバイス、と称す）が形成され、前記電圧制限は、順方
向ダイオードのＯＮ電圧（Ｖｏｎ）により成されている
半導体装置の製造評価装置にある。
【００１６】あるいは本発明の特徴は、同一の半導体基
板上に、プラズマ中の電荷を収集するためのアンテナを
ゲート電極に接続し且つ該ゲート電極と基板間に流すこ
とができる電流がたがいに異なる値に制限されている複
数個のＭＯＳデバイスが形成されて、前記電流制限は、
逆方向ダイオードのリーク電流（Ｊｌｅａｋ）により成
されている半導体装置の製造評価装置にある。
板上に、プラズマ中の電荷を収集するためのアンテナを
ゲート電極に接続し且つ該ゲート電極と基板間に流すこ
とができる電流がたがいに異なる値に制限されている複
数個のＭＯＳデバイスが形成されて、前記電流制限は、
逆方向ダイオードのリーク電流（Ｊｌｅａｋ）により成
されている半導体装置の製造評価装置にある。
【００１７】ここで上記ＭＯＳデバイスはＮチャネル型
ＭＯＳトランジスタであることができる。あるいは、上
記ＭＯＳデバイスはＰチャネル型ＭＯＳトランジスタで
あることができる。さらに、上記ゲート電極はフローテ
ィングゲートを有する二重ゲート構造になっていること
ができる。
ＭＯＳトランジスタであることができる。あるいは、上
記ＭＯＳデバイスはＰチャネル型ＭＯＳトランジスタで
あることができる。さらに、上記ゲート電極はフローテ
ィングゲートを有する二重ゲート構造になっていること
ができる。
【００１８】本発明の他の特徴は、上記したいずれかの
半導体装置の製造評価装置を用いてプラズマ条件を評価
する半導体装置の製造評価方法にある。
半導体装置の製造評価装置を用いてプラズマ条件を評価
する半導体装置の製造評価方法にある。
【００１９】あるいは本発明の他の特徴は、同一の半導
体基板上に設けられた、ゲート電極と基板間に印加され
る電圧が順方向ダイオードのオン電圧によりたがいに異
なる値に制限されている複数個のＭＯＳデバイス及びゲ
ート電極と基板間に流すことができる電流が逆方向ダイ
オードのリーク電流によりたがいに異なる値に制限され
ている複数個のＭＯＳを用いてプラズマ条件を評価する
半導体装置の製造評価方法にある。ここで、前記評価に
基づいて、プラズマ条件を適正に変更し、半導体デバイ
スへの帯電を減少させることができる。
体基板上に設けられた、ゲート電極と基板間に印加され
る電圧が順方向ダイオードのオン電圧によりたがいに異
なる値に制限されている複数個のＭＯＳデバイス及びゲ
ート電極と基板間に流すことができる電流が逆方向ダイ
オードのリーク電流によりたがいに異なる値に制限され
ている複数個のＭＯＳを用いてプラズマ条件を評価する
半導体装置の製造評価方法にある。ここで、前記評価に
基づいて、プラズマ条件を適正に変更し、半導体デバイ
スへの帯電を減少させることができる。
【００２０】
【発明の実施の形態】以下図面を参照して本発明を説明
する。
する。
【００２１】図１は本発明の実施の形態による製造評価
装置を示す図である。
装置を示す図である。
【００２２】同一の半導体基板上にゲート電極と基板間
に印加される電圧を制限する素子（電圧制限素子）１０
１Ａ，１０２Ａ，１０３Ａをそれぞれ有する第１のＭＯ
Ｓデバイス１０１，１０２，１０３が形成されて第１の
ＭＯＳデバイス群１００、すなわち製造評価装置を構成
している。
に印加される電圧を制限する素子（電圧制限素子）１０
１Ａ，１０２Ａ，１０３Ａをそれぞれ有する第１のＭＯ
Ｓデバイス１０１，１０２，１０３が形成されて第１の
ＭＯＳデバイス群１００、すなわち製造評価装置を構成
している。
【００２３】これらの第１のＭＯＳデバイス１０１，１
０２，１０３は互いに同じ構成のゲート電極、ゲート絶
縁膜、ソース・ドレイン、ゲート電極に接続するアンテ
ナを有している。
０２，１０３は互いに同じ構成のゲート電極、ゲート絶
縁膜、ソース・ドレイン、ゲート電極に接続するアンテ
ナを有している。
【００２４】しかし、順方向ダイオードのオン電圧（Ｖ
ｏｎ）で実現される電圧制限素子によるそれぞれの制限
電圧Ｖ１，Ｖ２，Ｖ３はそれぞれ異なっており、Ｖ１＜
Ｖ２＜Ｖ３の関係となっている。
ｏｎ）で実現される電圧制限素子によるそれぞれの制限
電圧Ｖ１，Ｖ２，Ｖ３はそれぞれ異なっており、Ｖ１＜
Ｖ２＜Ｖ３の関係となっている。
【００２５】例えば第１のＭＯＳデバイスがＮチャネル
型ＭＯＳトランジスタの場合、ゲート電極と基板間にＰ
型拡散層とＮウェル間で構成される順方向をダイオード
を、複数個（Ｎ個）を直列接続することにより構成さ
れ、この個数によってオン電圧が変化させることができ
る。すなわち、ダイオード１個当たりの順方向オン電圧
は約０．７（Ｖ）なので、これをＮ個直列接続すること
で、０．７×Ｎ（Ｖ）の順準方向オン電圧となる。
型ＭＯＳトランジスタの場合、ゲート電極と基板間にＰ
型拡散層とＮウェル間で構成される順方向をダイオード
を、複数個（Ｎ個）を直列接続することにより構成さ
れ、この個数によってオン電圧が変化させることができ
る。すなわち、ダイオード１個当たりの順方向オン電圧
は約０．７（Ｖ）なので、これをＮ個直列接続すること
で、０．７×Ｎ（Ｖ）の順準方向オン電圧となる。
【００２６】次に、同一の半導体基板上にゲート電極と
基板間に一定量の電流を流すことができる素子（電流制
限素子）２０１Ａ，２０２Ａ，２０３Ａをそれぞれ有す
る第２のＭＯＳデバイス２０１，２０２，２０３が形成
されて第２のＭＯＳデバイス群２００、すなわち製造評
価装置を構成している。
基板間に一定量の電流を流すことができる素子（電流制
限素子）２０１Ａ，２０２Ａ，２０３Ａをそれぞれ有す
る第２のＭＯＳデバイス２０１，２０２，２０３が形成
されて第２のＭＯＳデバイス群２００、すなわち製造評
価装置を構成している。
【００２７】これらの第２のＭＯＳデバイス２０１，２
０２，２０３は互いに同じ構成のゲート電極、ゲート絶
縁膜、ソース・ドレイン、ゲート電極に接続するアンテ
ナを有している。
０２，２０３は互いに同じ構成のゲート電極、ゲート絶
縁膜、ソース・ドレイン、ゲート電極に接続するアンテ
ナを有している。
【００２８】しかし、逆方向ダイオードのリーク電流値
（Ｊｌｅａｋ）で実現される電流制限素子によるそれぞ
れの制限電流Ｊ１，Ｊ２，Ｊ３はそれぞれ異なってお
り、Ｊ１＜Ｊ２＜Ｊ３の関係となっている。
（Ｊｌｅａｋ）で実現される電流制限素子によるそれぞ
れの制限電流Ｊ１，Ｊ２，Ｊ３はそれぞれ異なってお
り、Ｊ１＜Ｊ２＜Ｊ３の関係となっている。
【００２９】例えば第２のＭＯＳデバイスがＮチャネル
型ＭＯＳトランジスタの場合、ゲート電極と基板間にＮ
ウェルとＰ型シリコン基板間で構成される逆方向ダイオ
ードを設けることで構成される。このダイオードを逆方
向にバイアスすると、生成消滅現象によるリーク電流が
流れる。リーク電流は、図４に示すようにダイオードの
面積を変化させることで任意の値を得ることができる。
すなわち、図１の第２のＭＯＳデバイス２０１，２０
２，２０３はＮウェルの面積を変化させることで、それ
ぞれ異なるリーク電流値（Ｊ１〜Ｊ３）を得る。
型ＭＯＳトランジスタの場合、ゲート電極と基板間にＮ
ウェルとＰ型シリコン基板間で構成される逆方向ダイオ
ードを設けることで構成される。このダイオードを逆方
向にバイアスすると、生成消滅現象によるリーク電流が
流れる。リーク電流は、図４に示すようにダイオードの
面積を変化させることで任意の値を得ることができる。
すなわち、図１の第２のＭＯＳデバイス２０１，２０
２，２０３はＮウェルの面積を変化させることで、それ
ぞれ異なるリーク電流値（Ｊ１〜Ｊ３）を得る。
【００３０】プラズマを用いる製造工程中に、ＭＯＳデ
バイスのゲート電極あるいはそれに電気的に接続してい
るアンテナ導体が帯電すると、ゲート電極には一定の電
圧が印加され、その結果、一定量の電流がゲート絶縁膜
を通じて基板に流れ、ゲート絶縁膜が損傷を受けること
になる。
バイスのゲート電極あるいはそれに電気的に接続してい
るアンテナ導体が帯電すると、ゲート電極には一定の電
圧が印加され、その結果、一定量の電流がゲート絶縁膜
を通じて基板に流れ、ゲート絶縁膜が損傷を受けること
になる。
【００３１】ところが、第１のＭＯＳデバイスではゲー
ト電極に電圧を制限させる素子（順方向ダイオード）が
接続しているから実際にゲート電極に印加する電圧値は
小さくなり、損傷が低減される。
ト電極に電圧を制限させる素子（順方向ダイオード）が
接続しているから実際にゲート電極に印加する電圧値は
小さくなり、損傷が低減される。
【００３２】同様に、第２のＭＯＳデバイスではゲート
電極に電流を制限させる素子（逆方向ダイオード）が接
続しているから実際にゲート電極に印加する電流値は小
さくなり、損傷が低減される。
電極に電流を制限させる素子（逆方向ダイオード）が接
続しているから実際にゲート電極に印加する電流値は小
さくなり、損傷が低減される。
【００３３】そこで、ゲート絶縁膜の損傷を、特定のプ
ラズマ工程後に測定し、ゲート絶縁膜の不良率などの損
傷の程度と、ダイオードのオン電圧値（Ｖｏｎ）および
リーク電流（Ｊｌｅａｋ）との関係を求める。
ラズマ工程後に測定し、ゲート絶縁膜の不良率などの損
傷の程度と、ダイオードのオン電圧値（Ｖｏｎ）および
リーク電流（Ｊｌｅａｋ）との関係を求める。
【００３４】すると、図２，図３に示すように、不良が
生じなくなるオン電圧値およびリーク電流が求められ
る。これらの値がプラズマ工程による帯電の特性を反映
する重要な指標であり、プラズマ電圧（Ｖｐｌａｓｍ
ａ）およびプラズマ電流（Ｊｐｌａｓｍａ）と呼ぶ。
生じなくなるオン電圧値およびリーク電流が求められ
る。これらの値がプラズマ工程による帯電の特性を反映
する重要な指標であり、プラズマ電圧（Ｖｐｌａｓｍ
ａ）およびプラズマ電流（Ｊｐｌａｓｍａ）と呼ぶ。
【００３５】例えばプラズマから印加される電圧（Ｖｐ
ｌａｓｍａ）と順方向ダイオードのオン電圧（Ｖｏｎ）
との関係が、Ｖｐｌａｓｍａ＜Ｖｏｎの場合は、ダイオ
ードはオンしないため、印加された電圧はそのままゲー
ト電極に印加され、Ｖｐｌａｓｍａ＞Ｖｏｎの場合は、
ゲート電極に印加される電圧はＶｏｎに制限されこの値
以上にならない。
ｌａｓｍａ）と順方向ダイオードのオン電圧（Ｖｏｎ）
との関係が、Ｖｐｌａｓｍａ＜Ｖｏｎの場合は、ダイオ
ードはオンしないため、印加された電圧はそのままゲー
ト電極に印加され、Ｖｐｌａｓｍａ＞Ｖｏｎの場合は、
ゲート電極に印加される電圧はＶｏｎに制限されこの値
以上にならない。
【００３６】また、プラズマから流れ込む電流量（Ｊｐ
ｌａｓｍａ）と逆方向ダイオードのリーク電流（Ｊｌｅ
ａｋ）との関係が、Ｊｐｌａｓｍａ＞Ｊｌｅａｋの場合
には、全ての電流をダイオードを介して基板にバイアス
することができないため、一部の電流はゲード絶縁膜に
流れ、Ｊｐｌａｓｍａ＜Ｊｌｅａｋの場合には、プラズ
マから流れ込んだ電流は全てダイオードを介して基板に
バイパスする。
ｌａｓｍａ）と逆方向ダイオードのリーク電流（Ｊｌｅ
ａｋ）との関係が、Ｊｐｌａｓｍａ＞Ｊｌｅａｋの場合
には、全ての電流をダイオードを介して基板にバイアス
することができないため、一部の電流はゲード絶縁膜に
流れ、Ｊｐｌａｓｍａ＜Ｊｌｅａｋの場合には、プラズ
マから流れ込んだ電流は全てダイオードを介して基板に
バイパスする。
【００３７】図１に示す製造評価装置に、ある条件下の
プラズマ工程を行った後、ゲート絶縁膜の本来の電圧耐
量や電流耐量をも加味してその破損状況を分析して、プ
ラズマ工程中に印加される電圧値や電流値の状態や傾向
を把握し、さらに好ましいプラズマ条件を求めていく。
プラズマ工程を行った後、ゲート絶縁膜の本来の電圧耐
量や電流耐量をも加味してその破損状況を分析して、プ
ラズマ工程中に印加される電圧値や電流値の状態や傾向
を把握し、さらに好ましいプラズマ条件を求めていく。
【００３８】すなわち、図５に示すように第１のＭＯＳ
デバイス群１００及び第２のＭＯＳデバイス群２００を
それぞれ複数形成した半導体ウェハー状態の半導体基板
１に、ある条件下のプラズマ工程を行った後、評価結果
を分析してプラズマ処理工程のプロセスを改善する。
デバイス群１００及び第２のＭＯＳデバイス群２００を
それぞれ複数形成した半導体ウェハー状態の半導体基板
１に、ある条件下のプラズマ工程を行った後、評価結果
を分析してプラズマ処理工程のプロセスを改善する。
【００３９】例えば、プロセス条件を変更した結果、プ
ラズマ電圧があまり変化しないのにプラズマ電流が減少
していると判明した場合は、プラズマ密度が減少してい
ると推測できるので、プラズマ密度を更に減少させれば
（例えば、ガス圧力を下げることで）損傷を低減するこ
とができると判断され、改善されたプラズマ処理条件を
得ることができる。
ラズマ電圧があまり変化しないのにプラズマ電流が減少
していると判明した場合は、プラズマ密度が減少してい
ると推測できるので、プラズマ密度を更に減少させれば
（例えば、ガス圧力を下げることで）損傷を低減するこ
とができると判断され、改善されたプラズマ処理条件を
得ることができる。
【００４０】他方、プラズマ電流があまり変化しないの
にプラズマ電圧が減少していると判明した場合は、半導
体ウェハーに印加するＤＣバイアスを更に減少させれば
（例えば、パワーを下げることで）損傷を低減すること
ができると判断され、改善されたプラズマ処理条件を得
ることができる。
にプラズマ電圧が減少していると判明した場合は、半導
体ウェハーに印加するＤＣバイアスを更に減少させれば
（例えば、パワーを下げることで）損傷を低減すること
ができると判断され、改善されたプラズマ処理条件を得
ることができる。
【００４１】このようにプラズマ電圧、プラズマ電流を
解析することで、より適切な対策を行うことができるの
で、プロセス改善の効率向上、確実性向上を可能にす
る。
解析することで、より適切な対策を行うことができるの
で、プロセス改善の効率向上、確実性向上を可能にす
る。
【００４２】図６は本発明の第１の実施の形態において
第１のＭＯＳデバイス群１００に属する第１のＭＯＳデ
バイスを示す平面図であり、図７は図６のＸ−Ｙ部の断
面図である。
第１のＭＯＳデバイス群１００に属する第１のＭＯＳデ
バイスを示す平面図であり、図７は図６のＸ−Ｙ部の断
面図である。
【００４３】Ｐ型シリコン基板１上にフィールド絶縁膜
２で囲われた領域には、ゲート絶縁膜４を介してゲート
電極８が設けられ、ゲート電極８に隣接してソース及び
ドレインとなるＮ型拡散層６Ａが設けられている。尚、
ゲート絶縁膜の材質、膜厚、面積（チャネル領域上の面
積）を含めこれらの部分は評価したプラズマ条件で処理
を行う製品の半導体装置の各部分と同じにしてある。
２で囲われた領域には、ゲート絶縁膜４を介してゲート
電極８が設けられ、ゲート電極８に隣接してソース及び
ドレインとなるＮ型拡散層６Ａが設けられている。尚、
ゲート絶縁膜の材質、膜厚、面積（チャネル領域上の面
積）を含めこれらの部分は評価したプラズマ条件で処理
を行う製品の半導体装置の各部分と同じにしてある。
【００４４】ゲート電極８及びＮ型拡散層６Ａ上に形成
された層間絶縁膜９を貫通して設けられたコンタクトプ
ラグ１０，１０Ａを介してプローブ用パッドである配線
１１がそれぞれ設けられている。ここでは配線１１Ａは
ソース電極用、配線１１Ｂはドレイン電極用、配線１１
Ｃはゲート電極用である。
された層間絶縁膜９を貫通して設けられたコンタクトプ
ラグ１０，１０Ａを介してプローブ用パッドである配線
１１がそれぞれ設けられている。ここでは配線１１Ａは
ソース電極用、配線１１Ｂはドレイン電極用、配線１１
Ｃはゲート電極用である。
【００４５】さらに、配線１１Ｃにはプラズマ中の電荷
を収集するためのアンテナとして配線１１Ｄが接続して
いる。このアンテナは実際の製品のゲート電極に接続す
る配線を擬似的に示すものであり、アンテナの面積が実
際の製品の接続配線よりも大きいと損傷検出感度が高く
なったことになる。
を収集するためのアンテナとして配線１１Ｄが接続して
いる。このアンテナは実際の製品のゲート電極に接続す
る配線を擬似的に示すものであり、アンテナの面積が実
際の製品の接続配線よりも大きいと損傷検出感度が高く
なったことになる。
【００４６】Ｐ型シリコン基板１には、Ｎウエル５Ａ，
５Ｂが設けられ、ゲート電極８に接続するゲート電極用
配線１１Ｃはその延端部の配線１１Ｅを通してコンタク
トプラグ１０Ｂを介して、Ｎウエル５Ａ内のＰ型拡散層
７Ａに接続している。
５Ｂが設けられ、ゲート電極８に接続するゲート電極用
配線１１Ｃはその延端部の配線１１Ｅを通してコンタク
トプラグ１０Ｂを介して、Ｎウエル５Ａ内のＰ型拡散層
７Ａに接続している。
【００４７】Ｎウエル５Ａ内のＮ型拡散層６Ｂは更にコ
ンタクトプラグ１０Ｂ、配線１１Ｆ、コンタクトプラグ
１０Ｂを介してＮウエル５Ｂ内のＰ型拡散層７Ａに接続
している。Ｎウエル５Ｂ内のＮ型拡散層６Ｂは更にコン
タクトプラグ１０Ｂ、配線１１Ｇ、コンタクトプラグ１
０Ｂを介して接地電位のＰ型シリコン基板１内のＰ型拡
散層７Ｂに接続されている。
ンタクトプラグ１０Ｂ、配線１１Ｆ、コンタクトプラグ
１０Ｂを介してＮウエル５Ｂ内のＰ型拡散層７Ａに接続
している。Ｎウエル５Ｂ内のＮ型拡散層６Ｂは更にコン
タクトプラグ１０Ｂ、配線１１Ｇ、コンタクトプラグ１
０Ｂを介して接地電位のＰ型シリコン基板１内のＰ型拡
散層７Ｂに接続されている。
【００４８】これにより、Ｐ型拡散層７Ａ−Ｎウエル５
Ａ間のＰＮ接合による順方向ダイオードとＰ型拡散層７
Ａ−Ｎウエル５Ｂ間のＰＮ接合による順方向ダイオード
とが直列接続してゲート電極８に結合している。
Ａ間のＰＮ接合による順方向ダイオードとＰ型拡散層７
Ａ−Ｎウエル５Ｂ間のＰＮ接合による順方向ダイオード
とが直列接続してゲート電極８に結合している。
【００４９】ダイオードの数（Ｎ個）として、例えば約
３０個までの範囲の任意の個数を複数選択すれば約２７
Ｖまでの任意の電圧に制限することが可能である。
３０個までの範囲の任意の個数を複数選択すれば約２７
Ｖまでの任意の電圧に制限することが可能である。
【００５０】図８は本発明の第１の実施の形態において
第２のＭＯＳデバイス群１００に属する第２のＭＯＳデ
バイスを示す平面図であり、図９は図８のＸ−Ｙ部の断
面図である。尚、図８及び図９において図６及び図７と
同一もしくは類似の箇所は同じ符号を付してある。
第２のＭＯＳデバイス群１００に属する第２のＭＯＳデ
バイスを示す平面図であり、図９は図８のＸ−Ｙ部の断
面図である。尚、図８及び図９において図６及び図７と
同一もしくは類似の箇所は同じ符号を付してある。
【００５１】配線１１Ｃはその延端部の配線１１Ｅを通
じてコンタクトプラグ１０Ｂを介して、Ｎウェル５内の
Ｎ型拡散層６Ｂに接続している。Ｎウェル５とＰ型シリ
コン基板１からなる接合が、逆方向のダイオードとして
機能する。Ｎ型拡散層６Ｂは、コンタクトプラグの低抵
抗化のために設けてあるが、必須ではない。
じてコンタクトプラグ１０Ｂを介して、Ｎウェル５内の
Ｎ型拡散層６Ｂに接続している。Ｎウェル５とＰ型シリ
コン基板１からなる接合が、逆方向のダイオードとして
機能する。Ｎ型拡散層６Ｂは、コンタクトプラグの低抵
抗化のために設けてあるが、必須ではない。
【００５２】Ｎウェル５の面積を変化させた複数種類ダ
イオードを設ける。Ｎウェルの面積は、１μｍ2 〜約１
０００μｍ2 の範囲内の適当な面積を複数種類選択し
て、同一半導体ウェハー上に形成する。Ｎウェル５の面
積が１０００μｍ2 の時に得られるリーク電流は、図４
に示すように室温で約１５０ｎＡであったが、通常のプ
ラズマプロセスは１００℃〜４００℃に昇温した状態で
行うので、その時のリーク電流はこの値よりも大きい。
イオードを設ける。Ｎウェルの面積は、１μｍ2 〜約１
０００μｍ2 の範囲内の適当な面積を複数種類選択し
て、同一半導体ウェハー上に形成する。Ｎウェル５の面
積が１０００μｍ2 の時に得られるリーク電流は、図４
に示すように室温で約１５０ｎＡであったが、通常のプ
ラズマプロセスは１００℃〜４００℃に昇温した状態で
行うので、その時のリーク電流はこの値よりも大きい。
【００５３】なお、ＮウェルとＰ型シリコン基板からな
るダイオードの逆方向降伏電圧は通常２０Ｖ程度なの
で、プラズマ電圧がこれよりも小さい場合には電流制限
素子として問題なく機能する。
るダイオードの逆方向降伏電圧は通常２０Ｖ程度なの
で、プラズマ電圧がこれよりも小さい場合には電流制限
素子として問題なく機能する。
【００５４】次に本発明の第２の実施の形態の断面図を
図１０に示す。尚、図１０において第１の実施の形態の
図７と同一もしくは類似の箇所は同じ符号を付してあ
る。
図１０に示す。尚、図１０において第１の実施の形態の
図７と同一もしくは類似の箇所は同じ符号を付してあ
る。
【００５５】図１０では、図７と比較して、順方向ダイ
オード部分は同じ構成になっているが、ＭＯＳトランジ
スタ部分が異なる。ゲート電極部分がゲート絶縁膜４Ａ
上のゲート電極８Ａと上部のゲート電極８Ｂからなり、
間にはゲート絶縁膜４Ｂが設けられている。すなわち、
ゲート電極８Ａは、上下がゲート絶縁膜で囲まれてお
り、浮遊（フローティング）の状態にある。
オード部分は同じ構成になっているが、ＭＯＳトランジ
スタ部分が異なる。ゲート電極部分がゲート絶縁膜４Ａ
上のゲート電極８Ａと上部のゲート電極８Ｂからなり、
間にはゲート絶縁膜４Ｂが設けられている。すなわち、
ゲート電極８Ａは、上下がゲート絶縁膜で囲まれてお
り、浮遊（フローティング）の状態にある。
【００５６】プラズマ工程中にアンテナがプラズマ中の
電荷を受けると、ゲート電極８Ｂの電位が上昇する。浮
遊状態のゲート電極８Ａがあるため、基板から注入され
たキャリアがゲート電極８Ａ内に保持される。なお、ゲ
ート絶縁膜４Ｂの膜厚をゲート絶縁膜４Ａの膜厚よりも
厚くすることにより、ゲート絶縁膜４Ｂには電流が流れ
ないようにすることができる。
電荷を受けると、ゲート電極８Ｂの電位が上昇する。浮
遊状態のゲート電極８Ａがあるため、基板から注入され
たキャリアがゲート電極８Ａ内に保持される。なお、ゲ
ート絶縁膜４Ｂの膜厚をゲート絶縁膜４Ａの膜厚よりも
厚くすることにより、ゲート絶縁膜４Ｂには電流が流れ
ないようにすることができる。
【００５７】プラズマ工程後はこの素子の閾値電圧やオ
ン電流を測定することで、ゲート電極８Ａに電荷が捕獲
されているかどうかを知ることができる。この特性とオ
ン電圧（Ｖｏｎ）との関係を調べることで、ゲート電極
８Ｂに印加した電圧を知ることができる。
ン電流を測定することで、ゲート電極８Ａに電荷が捕獲
されているかどうかを知ることができる。この特性とオ
ン電圧（Ｖｏｎ）との関係を調べることで、ゲート電極
８Ｂに印加した電圧を知ることができる。
【００５８】図７に示したような通常のＭＯＳトランジ
スタでは、プラズマから供給させる電流値（Ｊｐｌａｓ
ｍａ）が十分に小さい時は、ゲート絶縁膜に損傷を引き
起こすまでに至らないことになる。しかし、図１０のよ
うにゲート絶縁膜厚が異なったり、浮遊ゲート電極を有
するデバイスにおいては損傷を生じることになる。そこ
で、本実施の形態のＭＯＳデバイスを用いることによ
り、プラズマから供給される電流値（Ｊｐｌａｓｍａ）
が極めて小さくても、評価が可能になる点が利点であ
る。
スタでは、プラズマから供給させる電流値（Ｊｐｌａｓ
ｍａ）が十分に小さい時は、ゲート絶縁膜に損傷を引き
起こすまでに至らないことになる。しかし、図１０のよ
うにゲート絶縁膜厚が異なったり、浮遊ゲート電極を有
するデバイスにおいては損傷を生じることになる。そこ
で、本実施の形態のＭＯＳデバイスを用いることによ
り、プラズマから供給される電流値（Ｊｐｌａｓｍａ）
が極めて小さくても、評価が可能になる点が利点であ
る。
【００５９】図１１は本発明の第３の実施の形態におい
て第１のＭＯＳデバイス群１００に属する第１のＭＯＳ
デバイスを示す平面図であり、図１２は図１１のＸ−Ｙ
部の断面図である。尚、図１１及び図１２において図６
及び図７と同一もしくは類似の箇所は同じ符号を付して
ある。
て第１のＭＯＳデバイス群１００に属する第１のＭＯＳ
デバイスを示す平面図であり、図１２は図１１のＸ−Ｙ
部の断面図である。尚、図１１及び図１２において図６
及び図７と同一もしくは類似の箇所は同じ符号を付して
ある。
【００６０】第１及び第２の実施の形態では、Ｎチャネ
ル型のＭＯＳトランジスタをＭＯＳデバイスとした例を
説明したが、こららはプラズマによる捕獲が正の場合に
機能する。しかし、プラズマによる帯電が負の場合に
は、Ｐチャネル型のＭＯＳトランジスタをＭＯＳデバイ
スとして用いる必要があり、その例を第３の実施の形態
として説明する。Ｎチャネル型のＭＯＳトランジスタの
例と異なる箇所のみ説明する。一般に良く使用されるＰ
型シリコン基板を用いる場合について述べる。
ル型のＭＯＳトランジスタをＭＯＳデバイスとした例を
説明したが、こららはプラズマによる捕獲が正の場合に
機能する。しかし、プラズマによる帯電が負の場合に
は、Ｐチャネル型のＭＯＳトランジスタをＭＯＳデバイ
スとして用いる必要があり、その例を第３の実施の形態
として説明する。Ｎチャネル型のＭＯＳトランジスタの
例と異なる箇所のみ説明する。一般に良く使用されるＰ
型シリコン基板を用いる場合について述べる。
【００６１】Ｐチャネル型ＭＯＳトランジスタは、Ｐ型
シリコン基板内に形成されたＮウェル５に形成される。
Ｎウェル５内で、フィールド絶縁膜２で囲われた領域上
には、ゲート絶縁膜４を介してゲート電極８が設けら
れ、ゲート電極８に隣接してソース及びドレインとなる
Ｐ型拡散層７Ａが設けられる。
シリコン基板内に形成されたＮウェル５に形成される。
Ｎウェル５内で、フィールド絶縁膜２で囲われた領域上
には、ゲート絶縁膜４を介してゲート電極８が設けら
れ、ゲート電極８に隣接してソース及びドレインとなる
Ｐ型拡散層７Ａが設けられる。
【００６２】順方向ダイオードは、Ｎ型不純層６Ｂ，６
ＢとＰウェル３Ａ，３Ｂとからそれぞれ形成され、これ
と複数個直列に接続している。但し、順方向ダイオード
のＰウェル３ＡとＰウェル３Ｂはそれぞれ電気的に分離
されている必要があるため、Ｐウェル３Ａ及びＰウェル
３Ｂの全体をこれらのＰウェルよりも深いＮウェル５で
覆うことで、Ｐ型シリコン基板１から分離している。
ＢとＰウェル３Ａ，３Ｂとからそれぞれ形成され、これ
と複数個直列に接続している。但し、順方向ダイオード
のＰウェル３ＡとＰウェル３Ｂはそれぞれ電気的に分離
されている必要があるため、Ｐウェル３Ａ及びＰウェル
３Ｂの全体をこれらのＰウェルよりも深いＮウェル５で
覆うことで、Ｐ型シリコン基板１から分離している。
【００６３】
【発明の効果】以上説明したように本発明によれば、プ
ラズマ工程中にアンテナに印加される電圧値や電流値に
関するプラズマ工程の設定の改善となる有効なデータを
多方面から収集するから、改善されたプラズマ条件を効
率よく得ることができる。例えば、プラズマ工程で生じ
る損傷の原因がプラズマ電圧値にあるのか、あるいはプ
ラズマ電流値にあるのかを判断することができるから、
損傷に対する適切な対策を行ったプラズマ条件に改善す
ることができる。
ラズマ工程中にアンテナに印加される電圧値や電流値に
関するプラズマ工程の設定の改善となる有効なデータを
多方面から収集するから、改善されたプラズマ条件を効
率よく得ることができる。例えば、プラズマ工程で生じ
る損傷の原因がプラズマ電圧値にあるのか、あるいはプ
ラズマ電流値にあるのかを判断することができるから、
損傷に対する適切な対策を行ったプラズマ条件に改善す
ることができる。
【図１】本発明の実施の形態の製造評価装置を示す回路
図である。
図である。
【図２】ダイオードオン電圧と不良率の関係を示す図で
ある。
ある。
【図３】ダイオードリーク電流と不良率の関係を示す図
である。
である。
【図４】ダイオード面積とダイオードリーク電流の関係
を示す図である。
を示す図である。
【図５】本発明の実施の形態の半導体ウェハーを示す平
面図である。
面図である。
【図６】本発明の第１の実施の形態における、第１のＭ
ＯＳデバイスを示す平面図である。
ＯＳデバイスを示す平面図である。
【図７】図６のＸ−Ｙ部の断面図である。
【図８】本発明の第１の実施の形態における、第２のＭ
ＯＳデバイスを示す平面図である。
ＯＳデバイスを示す平面図である。
【図９】図８のＸ−Ｙ部の断面図である。
【図１０】本発明の第２の実施の形態における、第１の
ＭＯＳデバイスを示す平面図である。
ＭＯＳデバイスを示す平面図である。
【図１１】本発明の第３の実施の形態における、第１の
ＭＯＳデバイスを示す平面図である。
ＭＯＳデバイスを示す平面図である。
【図１２】図１１のＸ−Ｙ部の断面図である。
【図１３】従来技術を示す平面図である。
【図１４】図１３のＸ−Ｙ部の断面図である。
１ Ｐ型シリコン基板（半導体ウェハー）
２ フィールド絶縁膜
３Ａ，３Ｂ Ｐウエル
４，４Ａ，４Ｂ ゲート絶縁膜
５，５Ａ，５Ｂ Ｎウエル
６，６Ａ，６Ｂ Ｎ型拡散層
７Ａ，７Ｂ Ｐ型拡散層
８，８Ａ，８Ｂ ゲート電極
１０，１０Ａ，１０Ｂ コンタクトプラグ
１１Ａ ソース電極用の配線
１１Ｂ ドレイン電極用の配線
１１Ｃ ゲート電極用の配線
１１Ｄ アンテナとして用いる配線
１１Ｅ ゲート電極用の配線の延端部
１１Ｆ，１１Ｇ コンタクトプラグ間の配線
１００ 第１のＭＯＳデバイス群
１０１，１０２，１０３ 第１のＭＯＳデバイス
１０１Ａ，１０２Ａ，１０３Ａ 電圧制限素子
２００ 第２のＭＯＳデバイス群
２０１，２０２，２０３ 第２のＭＯＳデバイス
２０１Ａ，２０２Ａ，２０３Ａ 電流制限素子
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/66
H01L 21/8247
H01L 29/78
H01L 29/788
H01L 29/792
Claims (9)
- 【請求項１】 同一の半導体基板上に、プラズマ中の電
荷を収集するためのアンテナをゲート電極に接続し且つ
該ゲート電極と基板間に印加される電圧が順方向ダイオ
ードのオン電圧によりたがいに異なる値に制限されてい
る複数個の絶縁ゲート電界効果型デバイスが形成されて
いることを特徴とする半導体装置の製造評価装置。 - 【請求項２】 同一の半導体基板上に、プラズマ中の電
荷を収集するためのアンテナをゲート電極に接続し且つ
該ゲート電極と基板間に流すことができる電流が逆方向
ダイオードのリーク電流によりたがいに異なる値に制限
されている複数個の絶縁ゲート電界効果型デバイスが形
成されていることを特徴とする半導体装置の製造評価装
置。 - 【請求項３】 前記絶縁ゲート電界効果型デバイスはＮ
チャネル型絶縁ゲート電界効果トランジスタの構成にな
っていることを特徴とする請求項１または請求項２記載
の製造評価装置。 - 【請求項４】 前記絶縁ゲート電界効果型デバイスはＰ
チャネル型絶縁ゲート電界効果トランジスタの構成にな
っていることを特徴とする請求項１または請求項２記載
の製造評価装置。 - 【請求項５】 前記ゲート電極はフローティングゲート
を有する二重ゲート構造になっていることを特徴とする
請求項１または請求項２記載の製造評価装置 - 【請求項６】 請求項１乃至請求項５のいずれかに記載
の製造評価装置を用いてプラズマ条件を評価することを
特徴とする半導体装置の製造評価方法。 - 【請求項７】 同一の半導体基板上に設けられた、ゲー
ト電極と基板間に印加される電圧が順方向ダイオードの
オン電圧によりたがいに異なる値に制限されている複数
個の絶縁ゲート電界効果型デバイス及びゲート電極と基
板間に流すことができる電流が逆方向ダイオードのリー
ク電流によりたがいに異なる値に制限されている複数個
の絶縁ゲート電界効果型デバイスを用いてプラズマ条件
を評価することを特徴とする半導体装置の製造評価方
法。 - 【請求項８】 前記評価の後、プラズマ条件を変更させ
てプラズマ密度を減少させることを特徴する請求項７記
載の半導体装置の製造評価方法。 - 【請求項９】 前記評価の後、プラズマ条件を変更させ
てプラズマパワーを減少させることを特徴する請求項７
記載の半導体装置の製造評価方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13576499A JP3415480B2 (ja) | 1999-05-17 | 1999-05-17 | 半導体装置の製造評価装置及びその製造評価方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13576499A JP3415480B2 (ja) | 1999-05-17 | 1999-05-17 | 半導体装置の製造評価装置及びその製造評価方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000332076A JP2000332076A (ja) | 2000-11-30 |
| JP3415480B2 true JP3415480B2 (ja) | 2003-06-09 |
Family
ID=15159327
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13576499A Expired - Fee Related JP3415480B2 (ja) | 1999-05-17 | 1999-05-17 | 半導体装置の製造評価装置及びその製造評価方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3415480B2 (ja) |
-
1999
- 1999-05-17 JP JP13576499A patent/JP3415480B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000332076A (ja) | 2000-11-30 |
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|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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