CN1649143A - 静电放电保护电路及其制造方法 - Google Patents

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Abstract

一种静电放电(ESD)保护电路被提供用于包含半导体衬底的集成电路。该ESD保护电路包括许多在该半导体衬底形成的主动装置，该主动装置系由包括许多步骤的方法所形成，这些步骤被执行以同时形成许多具非ESD保护的功能之主动装置。例如，该ESD电路包括由根据一种包含用来同时形成DRAM阵列的铅直晶体管的一些步骤之方法所形成的铅直晶体管阵列。亦揭示的是形成ESD电路于半导体芯片的“无法使用”区域，如芯片的结合垫、区域或凸点金属化层下方。

Description

静电放电保护电路及其制造方法
技术领域
本发明涉及一种静电放电保护电路及其制造方法。
背景技术
静电放电保护电路(此后称为”ESD电路”)被提供于许多半导体集成电路(此后称为”芯片”)以协助防止因为经由该芯片的外部端点穿过芯片的静电放电而产生的突然失效。尽管曾经为普遍的，此种失效在ESD电路被广泛使用的现今为远较不普遍的。
ESD电路占据相当大的芯片区域以准备降低在静电放电期间发生的大量电流。静电荷可具在电压临界值所测得的电压，超过于在正常操作期间所存在的100倍及有时超过1000倍的电流已知会流经已封装芯片的单一外部端点，若在此种范围的电流要被处理并防止芯片被永久损害，电流必需以一种方式向外扩散至装置、导体、及/或衬底等，使得没有单一此种装置或导体传导超过其可安全处理的电流。否则，其结果可为悲惨的：导体会熔化、回焊、及/或蒸发，及半导体材料会熔化及/或再结晶。
然而，ESD电路倾向占据有用的芯片面积，此面积可被用于进行芯片的主要功能，希望提供ESD电路于无法正常地被用于进行芯片的主要功能之芯片区域，由此使得更多芯片面积可被提供用于此种功能。
然而，如现今由实务中可知，一些芯片部份一般被考虑为无法用于进行芯片的主要功能，这些部份包括在其上结合垫或其它外部端点如区域或芯片的凸点下金属化层被放置的芯片部件，此种部件被考虑为无用的因为在封装方法期间施用于他们的高热及压力，芯片的其它部件亦传统地被考虑为无用的，例如沿接近部件他们被切割位置的该芯片边缘的部件。
所以希望提供ESD电路于此种位置，特别是在传统地被考虑为芯片的无用区域之结合垫下方，由此保留更有用的区域，因为这些区域进行芯片的主要功能。
此外，ESD保护电路一般由因为额外高电压被置于越过反向偏压二极管(参考接地)的累积崩溃之原则操作，该反向偏压二极管被传导地在该芯片的外部端点及地面间连接，与至该芯片的功能电路的布线平行。在正常条件下，当静电荷未存在时，该反向偏压二极管未传导，因为未达到该二极管的击穿电压。另一方面，当高电压存在于外部端点时，例如静电压，该反向偏压二极管进行累积崩溃，及电流在该外部端点及地面之间流动。
完成类似于反向偏压二极管的装置操作的一方式为使用场效晶体管(FET)，使其栅极连接至低于其临界电压的特定电位。在一些条件下，当低于临界的电压被施用于FET的栅极时，该FET行为类似反向偏压二极管。如同反向偏压二极管，在正常情况下，当源极至漏极电压(Vds)不为高时，该FET不会传导，因为在该FET的漏极及信道之间的反向偏压pn接合。然而，当Vds变得足够高时，累积崩溃发生，及该FET接着传导。
所以希望提供ESD电路于普遍被认为是无法正常地被用于提供芯片的主要功能的电路之芯片区域，例如在结合下方的区域。
进一步希望藉由用来形成芯片的其它装置的方法中的至少一些相同步骤，与其它装置同时形成ESD电路于相同芯片。
进一步希望利用许多紧密的晶体管如那些用于动态随机存取存储器(DRAM)的紧密的晶体管以提供紧密的ESD电路。
进一步希望利用基本上根据DRAM制造方法的步骤所形成的晶体管阵列的许多铅直晶体管以提供紧密的ESD电路。
发明内容
所以，根据本发明一方向，静电放电(ESD)保护电路被提供用于包含半导体衬底的集成电路。该ESD保护电路包括许多在该半导体衬底形成的主动装置，该主动装置系由包括许多步骤的方法所形成，这些步骤被执行以同时形成许多具非ESD保护的功能之主动装置。
根据本发明另一方向，一种方法被提供以制造集成电路的静电放电保护(ESD)电路。该方法包括藉由形成在集成电路的非ESD电路区域的主动装置阵列的一些相同的方法步骤形成ESD电路的主动装置的阵列，提供自该集成电路的一端点至主动装置阵列的一输入之传导路径，及提供自该ESD电路的主动装置阵列的输出至接地之传导路径。
附图说明
第1图为说明具DRAM阵列的铅直晶体管之储存单元阵列之截面区段图。
第2A图为说明用于ESD电路的晶体管之偏压的示意图。
第2B图为说明根据本发明ESD电路的第一具体实施例之截面区段图。
第3图为对应于第2A及2B图的平面视图，其进一步说明ESD电路的第一具体实施例。
第4图为说明本发明第二具体实施例之截面区段图，其中连接系经由n-型式传导井进行。
第5图为对应于第4图的本发明第二具体实施例之平面视图。
第6图为说明本发明第二具体实施例的替代结构之截面区段图。
具体实施方式
第1图为说明储存单元阵列，如被提供于动态随机存取存储器(DRAM)的截面区段图及如被叙述于共同指定的公告美国专利申请案号US 2002/0196651 A1。且储存单元阵列被叙述做为本发明背景，其不被认为是先前技艺。
叙述于下列具体实施例的ESD电路系由类似于被使用以形成叙述于此处的储存单元阵列的方法，藉由被使用以形成储存单元阵列的方法之一些相同步骤所形成。所说明截面区段以位线16的方向表示。如第1图所示，储存电容器22形成于每一深沟槽20内，该深沟槽20具形成一板的节点电极21、节点介电体29、及围绕衬底的掺杂埋入式板区域31(其为该电容器22的另一板)。深沟槽20亦包括沟槽领状氧化物30及沟槽顶部氧化物32，其防止寄生漏电流，高度掺杂埋入式带区域28提供存取晶体管24的源极区域，深沟槽20的储存电容器22传导地连接于此。存取晶体管24为一种主动装置，较佳为一种形成于半导体衬底的单晶体区域的n-型式场效晶体管(NFET)。
在每一深沟槽20，存在两个存取晶体管24，在该沟槽20的每一侧形成一，因为在每一深沟槽侧有两个晶体管，对已知栅极长度，整体栅宽度被加倍。除了埋入式带源极区域28，存取晶体管24亦包括形成于深沟槽20的上方区域内的经掺杂栅极多晶硅(此后称为”多晶硅”)34、与门极氧化物36。存取晶体管24亦包括形成于沟槽两侧的漏极区域38，每一漏极区域38系经由位线接触点23连接至该位线16。
如更进一步示于第1图，该栅极多晶硅34由主动字线14接触，注意其它字线15被示于第1图，这些字线系连接至其它储存单元，但非在第1图截面区段所示的储存单元。如此，这些字线15系指根据第1图的通过字线，然而，接触栅极多晶硅34的字线14被称为主动字线。在示例具体实施例中，字线14及15由在选择的阻挡层上的低阻抗导体层所组成，例如由第一氮化钨(WN)或多晶硅/WN层40所形成的双层导体，于其上形成的是钨或硅化钨(WSi)层42，该传导层由氮化物绝缘层44围绕以隔离该字线与该传导位线接触点23及该位线16。此外，栅极多晶硅34藉由绝缘间隔物46及绝缘帽48与相邻特征如漏极区域38绝缘。间隔物46较佳为由氧化物层所形成及帽48较佳为由氮化物层所形成，依据方法流体，其它材料可取代之，若足够隔离被提供于栅极多晶硅34。通过字线15系由阵列顶部氧化物(ATO)39与掺杂区域38绝缘。
如上所述，每一储存单元较佳为包括两个存取晶体管24，每一晶体管分享共同的栅极多晶硅34，但存在两个栅极氧化物36、两个源极，亦即，埋入式带扩散区域28，及二个漏极，亦即掺杂扩散区域38。注意每一晶体管24的每一漏极区域38具至该位线16的两个接触点23，亦注意每一晶体管与相邻深沟槽20的相邻晶体管分享共同的漏极区域38。
第2A图为说明用于ESD电路200的晶体管之偏压的示意图，该晶体管已由类似方法形成，较佳为藉由一些相同步骤，如形成以上所叙述DRAM阵列的晶体管的步骤。如在第2A图所示，导体216耦合芯片的端点如结合垫、区域、或芯片的凸点下金属化层至晶体管24的漏极端点，晶体管24较佳为n-型式FET。该存取晶体管24为形成于半导体衬底的单晶体区域的主动装置。晶体管24的源极及晶体管的栅极34被接地，如在58所示。该栅极34被接地以偏压该晶体管24低于其临界电压。或者，该栅极34可被维持至不同的，较佳为固定的，低于该晶体管24临界电压之电位。
此种ESD电路200较佳为位于被认为是对进行芯片的操作功能的电路为无用之芯片区域，以另一种方式说明，该ESD电路较佳为形成于一般不被认为能够提供在正常操作使用的电路之芯片区域，位于芯片的外部端点下方的芯片区域为此种区域。芯片的外部端点下方的区域在黏结方法期间因为局部高位准的热及/或压力(其可同时发生)而易于受到损伤。在后制造测试期间在公差内的操作、可靠度、可测试性及缺陷的可修护性皆与在此种”无法使用”区域进行正常操作电路的权重有关，然而，此种相关在相对于ESD电路的制造并未如此强烈感觉。ESD电路容许在该制造方法的许多差异，及不需要非常高的可靠度、可测试性或可修护性，尽管缺乏可靠度或甚至一部份该ESD电路的失效，只要足够的冗余被建立于该ESD电路以处理伴随该EDS情况的预期过电流。而且，因该ESD电路被制造于被认为”无法使用”于其它目的的芯片区域，冗余被建立于该ESD电路，而不会减少可提供用于正常操作的电路之芯片区域的量。此外，该ESD电路包括主动装置24，其主要位于衬底的单晶体半导体区域的主要表面下方，使得他们较不受此种影响。
第2B图为进一步说明根据本发明ESD电路的第一具体实施例之截面区段图。如在第2B图所示，许多结构系相同或类似于参考第1图于上示出及叙述的结构，在此具体实施例中，栅极导体34被维持于接地，或其它较佳为固定电位。许多栅极偏压导体214及215被提供，其系耦合于接地，或是其它低于晶体管24的临界电压的电位以偏压栅极34至该电位。第二导体216被电传导地连接至该IC的终端，特别是外部终端，其可与或可不与该结合垫为相同的，该ESD电路较佳为形成于该结合垫下方。第二导体216亦被电传导地连接至漏极扩散区域38，如第2B图所示。
在第1图及第2B图间的差别包括在第2B图中缺少领状介电体30，在本发明此具体实施例中，其提供延伸的源极区域28，该晶体管的源极区域28向下延伸，在围绕沟槽20的体积内，接合于一般称的埋入式板的区域31至连接至该衬底26的经掺杂N-带层(未示出)的点，其连接沟槽20的阵列至一固定电位如接地。沟槽20被示出为具仍在适当位置的节点介电体29，其将节点电极21与该延伸源极区域28分开。虽然不为强制的，此为DRAM制造方法的较佳排列，其中晶体管24的栅极介电体36在方法顺序中与该节点介电体29同时形成。在此种方法顺序中节点介电体29与门极介电体36一起形成，因为仅形成该栅极介电体36但省略该节点介电体29为更困难的。然而，当该栅极介电体36与该节点介电体29在不同时间形成会正常地形成，或是该方法被改变，则该节点介电体29可自该方法被省略。在此种情况下，源极区域28提供至节点电极21的传导路径，其依次提供至该源极区域28(其围绕该沟槽20的下方部份)更高度传导、平行的路径。
在替代具体实施例中，该沟槽20被形成且不具该节点介电体29，但该领状氧化物30存在。该晶体管24的结构及中间连接与在第2B图所示的相同。在此种情况下，自源极区域28至该固定电位，如接地，的路径系经由该节点电极21进入围绕该沟槽20的埋入式板区域(具对应于第1图所示的埋入式板区域31的位置)，及接着经由耦合于其的N-带传导层(未示出)至该固定电位，如接地。
第3图为说明对应于第2A及2B图所示的具体实施例的ESD电路构造之平面视图，其系根据类似于制造DRAM阵列的方法制造，如第3图所示，第一导体214及215由导体217传导地连接至固定电位，较佳为接地，以偏压位于该第一导体214及215及第二导体216间的交叉点之该晶体管阵列的晶体管的栅极于次临界电压，如接地。第二导体216传导地连接该阵列的晶体管的漏极至导体220，其依次传导地连接该芯片的外部端点。
在静电放电情况期间于累积崩溃模式，估计深沟槽20的”单元”的每一对存取晶体管24，具上述结构的存取晶体管阵列的(亦即两个存取晶体管24每”单元”)可传导30微安培(此后称为”μA”)的电流。由此，对不同尺寸的此种存取晶体管阵列，基本电流可被传导致该衬底。而且，根据以一种基本上类似于DRAM制造方法的方式制造此种晶体管阵列的条件，此种晶体管阵列所需面积可被决定。当考虑结合垫的面积可为如90微米2(此后称为”μm2”)，由在芯片结合垫下方的铅直晶体管阵列所形成的ESD电路降低显著量的电流，如在下表1详细所示：
                         表1
    面积(微米2)     单元数目 电流(35微安培/单元)
    10     900     31.5毫安
    20     3600     126毫安
    30     8100     284毫安
    40     14,400     504毫安
    50     22,500     787毫安
    60     32,400     1.13安培
    70     44,100     1.54安培
    80     57,600     2.02安培
    90     72,900     2.55安培
在操作时，该ESD功能如下，再次参照第2B图，每一沟槽20的双晶体管24不正常传导，因为由第一导体214及215施用于栅极导体34的电压系在地面，或者是一些其它低于晶体管24的临界电压之固定电位。在正常操作时，电位差存在于该第二导体216及该源极区域28之间，当在该第二导体216的电压被维持于固定电位，例如当ESD电路200被连接至该芯片的电力供应输入端点，或者若该端点被用于芯片的输入或输出、时脉、或控制信号，则其可在位准间循环。在正常操作时，此种电位差不足以使得晶体管24传导。
当不寻常的高电压，如静电电压存在于该芯片的端点，该电压经由第二导体216施用于该ESD电路200，及依次至漏极区域38。具在次临界电压的栅之晶体管24被偏压以使用类似于反向偏压二极管的方式操作，该不寻常的高电压产生在该晶体管24的信道内的强的场(沿栅极介电体36在该沟槽20外的区域且由箭头表示)。该强的场使得累积崩溃发生，使得传导路径在漏极区域38及源极区域28间发生。该源极区域依次向下传导电流至该衬底26的传导N-带区域(未示出)。该N-带区域系使每一沟槽20的源极区域28彼此连接及连接至固定电位，如接地。参照第3图，在此种时间，累积崩溃在被提供于该第一导体214、215及第二导体216间的交叉点之铅直晶体管的阵列内发生，如此，因当不寻常的高电压，如静电电压存在于该芯片的端点时发生的过电流，至接地或其它固定电位的平行路径接着存在于该阵列的晶体管内。
第4图为说明一种替代具体实施例，其中该正常DRAM制造方法的该节点介电体29及该领状氧化物30皆不需自形成该ESD电路300的方法省略。在此具体实施例中，井320形成于在通过晶体管315下方的衬底的单晶体半导体区域。除了形成具p-型式传导率的井，例如晶体管310及316被放置的位置之情况，该井320具n-型式传导率，由此提供自晶体管310及316的源极扩散区域28沿深沟槽相反侧向上至漏极扩散区域384的传导路径。该漏极区域384进一步耦合至次临界电压，较佳为该固定电位，如接地，经由具接触点325及327的”接地”导体330至在通过导体315的侧边的该漏极区域384。
该接地导体330较佳为包括多晶硅(“多晶硅”)的最下方部份以提供接触点325及327至漏极区域38。或者，硅化物形成金属如钨可被沉积于第一导体314及315之间及之后退火以形成低阻抗自对准硅化物接触点例如硅化钨、或硅化物或可被沉积以形成接触点325及327的金属。
在第4图，主动导体314在次临界电压，较佳为该固定电位，如接地，偏压该晶体管310及316，于正常操作，在此电压，晶体管310及316被关断。第二导体线路302及304允许该ESD电路300形成至少部份至该芯片端点如外部端点如结合垫、区域、或凸点下金属化层的传导中间连接。
第二具体实施例的操作系类似于第一具体实施例的操作，当不寻常的高电压，如静电电压存在于该芯片的外部端点时，该电压经由第二导体302、304施用于该ESD电路300，及依次至漏极区域382及386。该ESD电路的晶体管310及316系维持偏压的，其具在次临界电压的栅，以使用类似于反向偏压二极管的方式操作，该不寻常的高电压产生在该晶体管24的信道内的强的场(沿栅极介电体36在该沟槽20外的区域且由箭头表示)。该强的场使得累积崩溃发生，使得传导路径在漏极区域382、386及该晶体管310及316的源极区域28间发生。这些源极区域28依次在沟槽顶部氧化物32下方自该晶体管310及316经过沟槽20传导电流至在该沟槽20另一侧的源极区域28，及经过井320至漏极区域384。该电流接着经由接地导体330被进一步传导至该固定电位，如接地。
第5图为示于第4图的ESD电路300之平面图。参照第5图，该ESD电路300包括具藉由第一导体314于次临界电压如接地偏压的栅之铅直晶体管(未示于第5图)的线性阵列518。因当不寻常的高电压，如静电电压存在于连接至该ESD电路的端点时发生的过电流，该ESD电路300提供自第二导体302、304至接地或其它此种固定电位的传导路径。如第5图所示，该ESD电路300具指状结构520，至少其中一系连接至第二导体302，及至少其中一系连接至第二导体304。指状结构520依次允许至该芯片端点的传导连接。较佳为，指状结构520由一或更多布线位准传导地连接至该芯片端点，在其它方面其可为结合垫。此外，一或更多布线位准可被形成于接地导体330上方以提供自导体330至固定电位如接地的传导路径。该ESD电路300可被重复以填充可提供芯片面积，例如在其它情况被考虑为”无法使用”的芯片面积使得该ESD电路300具足够面积以减少在严重过电压(例如静电放电)的情况下所预期条件下必需的电流量。
第6图为说明另一具体实施例的截面区段图，其中提供至固定电位如接地的传导路径的”接地”导体630无边界地形成至该第二导体602及604，其概括地对应于在第4图所示的该第二导体302及304。在无边界方法中，经连续使用的图案为不必要的以允许避免与先前形成的图案接触之空间，因为该先前传导图案被绝缘。在此情况下，第二导体602及604被提供为具绝缘侧壁间隔物610及绝缘帽620，其将导体与接触孔洞或接触沟槽的后续蚀刻隔离，及沉积于其中以形成导体630。当导体630无边界地形成至该导体602及604，如此处，与在第4图所示的具体实施例相较(其中仅一接触点323或329每晶体管310及316分别被提供)，自第二导体602及604至漏极区域382及384的接触点625的数目及面积被加倍。在其它方面，在第6图所示的具体实施例未改变参考第4及5图所示及叙述于上的具体实施例的结构或操作。
因于上文所讨论的特性的这些及其它变化及组合可被利用，较佳具体实施例的先前叙述应以说明方式被采用，而非限制本发明，本发明系由权利要求定义。

Claims (19)

1.一种包含半导体衬底的集成电路的静电放电(ESD)保护电路，其包括：许多在该半导体衬底形成的主动装置，该主动装置系由包括许多步骤的方法所形成，这些步骤被执行以同时形成许多具非ESD保护的功能之主动装置。
2.根据权利要求第1项的ESD保护电路，其中至少一些该许多在该衬底形成的主动装置系形成于该集成电路的结合垫下方。
3.根据权利要求第2项的ESD保护电路，其中所有该许多在该衬底形成的主动装置系形成于该结合垫下方。
4.根据权利要求第2项的ESD保护电路，其中该许多在该衬底形成的主动装置包括许多铅直晶体管。
5.根据权利要求第4项的ESD保护电路，其中该许多铅直晶体管包括沿在该半导体衬底的沟槽侧壁形成的铅直晶体管。
6.根据权利要求第5项的ESD保护电路，其中沿沟槽侧壁形成的该铅直晶体管被采用以经由位于该铅直晶体管下方的经掺杂衬底区域传导电流至该衬底。
7.根据权利要求第5项的ESD保护电路，其中沿沟槽侧壁形成的该铅直晶体管被采用以经由占据该沟槽的传导填料传导电流至该衬底。
8.根据权利要求第5项的ESD保护电路，其中沿沟槽侧壁形成的该铅直晶体管被耦合以自衬底经由由在该衬底上方的传导图案接触的该衬底区域传导电流。
9.根据权利要求第5项的ESD保护电路，其中该铅直晶体管包括具接地栅的n-型式场效晶体管(NFETs)。
10.根据权利要求第5项的ESD保护电路，其中该铅直晶体管的下方端点系电传导地耦合至扩散区域，该扩散区域向下延伸及耦合至保持在固定电位的该衬底的传导带。
11.一种制造集成电路的静电放电保护(ESD)电路的方法，其包括：
藉由形成在该集成电路的非静电放电保护电路区域的主动装置阵列的基本上相同的方法步骤形成静电放电保护电路的主动装置的阵列；
提供自该集成电路的一端点至静电放电保护电路的该主动装置阵列的一输入之传导路径；及
提供自该静电放电保护电路的主动装置阵列的输出至接地之传导路径。
12.根据权利要求第11项的方法，其中该静电放电保护电路的该主动装置阵列被形成为具基本上与该集成电路的非静电放电保护电路区域的该主动装置阵列相同的传导中间连接。
13.根据权利要求第11或12项的方法，其中该静电放电保护电路的该主动装置阵列包括由基本上用来制造该集成电路的动态随机存取存储器(DRAM)阵列的铅直晶体管的相同方法步骤所形成的铅直晶体管。
14.根据权利要求第13项的方法，其中该铅直晶体管系沿蚀刻进入包含单晶半导体的衬底的沟槽上方侧壁而形成，及该方法进一步包括形成传导填料于下方沟槽的下方部份及传导地耦合至该铅直晶体管的输出。
15.根据权利要求第14项的方法，其中该铅直晶体管的该输出系传导地耦合至该单晶半导体的扩散区域，其依次传导地耦合至形成于该单晶半导体上方的传导图案。
16.根据权利要求第11至15项任何一项的方法，其中至少一部份该静电放电保护电路的该主动装置阵列系直接形成于该集成电路的结合垫下方。
17.根据权利要求第16项的方法，其中所有该静电放电保护电路的该主动装置阵列系直接形成于该集成电路的结合垫下方。
18.根据权利要求第13项的方法，其中至少一部份该静电放电保护电路的该主动装置阵列系直接形成于该集成电路的结合垫下方。
19.根据权利要求第18项的方法，其中所有该静电放电保护电路的该主动装置阵列系直接形成于该集成电路的结合垫下方。
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