DE102004027278A1

DE102004027278A1 - Schutzschaltung gegen elektrostatische Entladung und Verfahren zu ihrer Herstellung

Info

Publication number: DE102004027278A1
Application number: DE102004027278A
Authority: DE
Inventors: Grant Mcneil
Original assignee: Infineon Technologies AG
Current assignee: Qimonda AG
Priority date: 2003-06-17
Filing date: 2004-06-04
Publication date: 2005-02-24
Also published as: US20040256675A1; US6943396B2; CN1649143A

Abstract

Es wird eine Schutzschaltung gegen elektrostatische Entladung (ESD) für eine integrierte Schaltung bereitgestellt, die ein Halbleitersubstrat enthält. Die ESD-Schutzschaltung enthält mehrere, in dem Halbleitersubstrat gebildete aktive Bauelemente, wobei die aktiven Bauelemente durch einen Prozess gebildet werden, der mehrere Schritte enthält, die ausgeführt werden, um gleichzeitig mehrere aktive Bauelemente mit einer anderen Funktion als dem ESD-Schutz zu bilden. Die ESD-Schaltung kann beispielsweise ein Feld von vertikalen Transistoren enthalten, die gemäß einem Prozess gebildet werden, die viele der Schritte enthält, mit denen gleichzeitig vertikale Transistoren eines DRAM-Feldes gebildet werden. Offenbart wird außerdem die Ausbildung einer ESD-Schaltung in einem "unbenutzbaren" Bereich eines Halbleiterchips, wie etwa unter einem Bondpad, einer Kontaktfläche oder einer Under-Bump-Metallisierung des Chips.

Description

Schutzschaltungen gegen elektrostatische Entladung (im folgenden "ESD-Schaltungen") werden auf vielen integrierten Halbleiterschaltungen (im folgenden "Chips") bereitgestellt, um einen plötzlichen Ausfall aufgrund einer Entladung von statischer Elektrizität durch den Chip über die externen Anschlüsse des Chips verhindern zu helfen. Derartige Ausfälle waren zwar einmal recht häufig, kommen aber viel seltener vor, weil ESD-Schaltungen breite Anwendung finden.

ESD-Schaltungen belegen auf einem Chip recht große Bereiche, damit sie in der Lage sind, die große Strommenge, die während einer elektrostatischen Entladung auftreten kann, abzuleiten. Statische Ladungen können Spannung bis zu Tausenden von Volt aufweisen. Es ist bekannt, dass Ströme, die um das Hundertfache höher und manchmal sogar um mehr als das Tausendfache höher sind, als die, die beim normalen Betrieb auftreten, durch einen einzigen externen Anschluß eines gekapselten Chips fließen können. Wenn mit Strömen in derartigen Bereichen umgegangen werden muss und gleichzeitig verhindert werden soll, dass der Chip dauerhaft beschädigt wird, muß der Strom auf Bauelemente, Leiter und/oder das Substrat usw. auf eine Weise verteilt werden, dass kein einziges derartiges Bauelement oder kein einziger derartiger Leiter mehr Strom leitet, als er sicher aushalten kann. Ansonsten können die Konsequenzen katastrophal sein: Leiter können schmelzen, aufschmelzen und/oder verdampfen und Halbleitermaterialien können schmelzen und/oder umkristallisieren.

ESD-Schaltungen belegen jedoch im allgemeinen eine nutzbare Chipfläche, die ansonsten dazu verwendet werden könnte, die Hauptfunktion des Chips zu implementieren. Es wäre wünschenswert, ESD-Schaltungen auf einem Bereich des Chips bereitzustellen, der üblicherweise nicht zum Implementieren der Hauptfunktion des Chips verwendet werden kann, wodurch mehr Chipfläche für eine derartige Funktion zur Verfügung steht.

Nach gängiger Praxis wird im allgemeinen davon ausgegangen, dass einige Abschnitte eines Chips für das Implementieren der Hauptfunktion des Chips nicht geeignet sind. Zu solchen Abschnitten zählen Teile des Chips, über denen die Bondpads oder andere externe Anschlüsse, zum Beispiel Kontaktflächen oder eine Under-Bump-Metallisierung des Chips angeordnet sind. Solche Teile werden aufgrund der hohen Hitze und des hohen Drucks, die dort während des Kapselungsprozesses ausgeübt werden, als unbenutzbar angesehen. Auch andere Teile des Chips werden traditionellerweise als unbenutzbar angesehen, wie etwa Teile entlang der Kanten des Chips in der Nähe von Stellen, wo sie zertrennt werden.

Es wäre deshalb wünschenswert, an solchen Stellen, insbesondere unter Bondpads, die traditionellerweise als unbenutzbare Bereiche des Chips angesehen werden, ESD-Schaltungen bereitzustellen, wodurch mehr benutzbarer Bereich für das gespart wird, was die Hauptfunktion des Chips implementiert.

ESD-Schutzschaltungen arbeiten außerdem allgemein nach einem Prinzip des Lawinendurchbruchs aufgrund einer übermäßig hohen Spannung, die an eine in Sperrichtung vorgespannte Diode angelegt wird, die an Bezugspotential liegt. Die in Sperrichtung vorgespannte Diode wird leitend zwischen dem externen Anschluß des Chips und Bezugspotential gelegt, und zwar pa rallel zu Leitungen zu einer Funktionsschaltung des Chips. Unter normalen Bedingungen, wenn keine statischen Ladungen vorliegen, leitet die in Sperrichtung vorgespannte Diode nicht, da die Durchbruchspannung der Diode nicht erreicht worden ist. Wenn andererseits eine hohe Spannung an dem externen Anschluß anliegt, wie etwa eine elektrostatische Spannung, erfolgt an der die in Sperrichtung vorgespannten Diode ein Lawinendurchbruch und Strom fließt zwischen dem externen Anschluß und Bezugspotential.

Eine Möglichkeit, ein Bauelementverhalten zu erreichen, das dem einer in Sperrrichtung vorgespannten Diode ähnlich ist, besteht in der Verwendung eines Feldeffekttransistors (FET), dessen Gateelektrode an ein bestimmtes Potential unterhalb seiner Schwellspannung angelegt ist. Unter einigen Bedingungen, wenn eine Spannung unter dem Schwellwert an die Gateelektrode eines FET angelegt wird, verhält sich der FET wie eine in Sperrichtung vorgespannte Diode. Wie eine in Sperrichtung vorgespannte Diode, leitet der FET unter normalen Bedingungen, wenn die Source-Drain-Spannung (V_ds) nicht zu hoch ist, nicht, und zwar wegen des in Sperrichtung vorgespannten pn-Übergangs zwischen der Drainelektrode und dem Kanal des FET. Wenn jedoch V_ds ausreichend hoch wird, kommt es zu einem Lawinendurchbruch und der FET leitet dann.

Es wäre deshalb wünschenswert, ESD-Schaltungen in einem Bereich eines Chips bereitzustellen, von dem üblicherweise angenommen wird, dass er sich für Schaltungen nicht eignet, die die Hauptfunktion des Chips unterstützen, wie etwa ein Bereich unter einem Bondpad.

Es wäre weiterhin wünschenswert, eine ESD-Schaltung gleichzeitig mit anderen Bauelementen auf dem gleichen Chip auszu bilden, und zwar über mindestens einige der gleichen Schritte in einem Prozess, der dazu verwendet wird, die anderen Bauelemente des Chips auszubilden.

Es wäre weiterhin wünschenswert, eine kompakte ESD-Schaltung bereitzustellen, bei der mehrere kompakte Transistoren verwendet werden, die denjenigen entsprechen, die in einem dynamischen Speicher mit wahlfreiem Zugriff (DRAM) verwendet werden.

Es wäre weiterhin wünschenswert, eine kompakte ESD-Schaltung bereitzustellen, bei der mehrere vertikale Transistoren eines Feldes von Transistoren bereitgestellt werden, das im wesentlichen gemäß Schritten eines DRAM-Herstellungsprozesses gebildet wird.

Kurze Darstellung der Erfindung

Gemäß einem Aspekt der Erfindung wird deshalb eine Schutzschaltung gegen elektrostatische Entladung (ESD) für eine integrierte Schaltung bereitgestellt, die ein Halbleitersubstrat enthält. Die ESD-Schutzschaltung enthält mehrere, in dem Halbleitersubstrat gebildete aktive Bauelemente, wobei die aktiven Bauelemente durch einen Prozess gebildet werden, der mehrere Schritte enthält, die ausgeführt werden, um gleichzeitig mehrere aktive Bauelemente mit einer anderen Funktion als dem ESD-Schutz zu bilden.

Gemäß einem weiteren Aspekt der Erfindung wird ein Verfahren zum Herstellen einer Schutzschaltung gegen elektrostatische Entladung (ESD) einer integrierten Schaltung bereitgestellt. Das Verfahren beinhaltet das Bilden eines Feldes aktiver Bauelemente einer ESD-Schaltung über einige der gleichen Pro zessschritte, mit denen Felder aktiver Bauelemente in Bereichen der integrierten Schaltung, die nicht zu ESD-Schaltungen gehören, gebildet werden, das Bereitstellen eines leitenden Pfads von einem Anschluß der integrierten Schaltung zu einem Eingang des Feldes aktiver Bauelemente und das Bereitstellen eines leitenden Pfads zu Bezugspotential von einem Ausgang des Feldes aktiver Bauelemente der ESD-Schaltung.

Kurze Beschreibung der Zeichnungen
1 ist ein Querschnittsdiagramm, das ein Feld von Speicherzellen mit vertikalen Transistoren eines DRAM-Feldes darstellt.
2A ist ein Schemadiagramm, das das Vorspannen eines Transistors zur Verwendung in einer ESD-Schaltung veranschaulicht.
2B ist ein Querschnittsdiagramm, das eine erste Ausführungsform einer ESD-Schaltung gemäß der Erfindung veranschaulicht.
3 ist eine Draufsicht entsprechend den 2A und 2B, wodurch weiterhin eine erste Ausführungsform einer ESD-Schaltung veranschaulicht wird.
4 ist ein Querschnittsdiagramm, das eine zweite Ausführungsform der Erfindung veranschaulicht, in der eine Verbindung durch eine Wanne mit einer Leitfähigkeit vom n-Typ hergestellt wird.
5 ist eine Draufsicht auf eine zweite Ausführungsform der Erfindung entsprechend 4.
6 ist ein Querschnittsdiagramm, das eine alternative Konfiguration der zweiten Ausführungsform der Erfindung veranschaulicht.
Ausführliche Beschreibung
1 ist ein Querschnittsdiagramm, das ein Feld von Speicherzellen darstellt, wie sie etwa in einem dynamischen Speiche mit wahlfreiem Zugriff (DRAM) vorgesehen sein können und wie sie in der eigenen veröffentlichten US-Patentanmeldung Nr. US 2002/0196651 A1 beschrieben sind. Wenngleich das Feld aus Speicherzellen als Hintergrund der Erfindung beschrieben wird, wird es nicht als Stand der Technik zugestanden.
Die in den folgenden Ausführungsformen beschriebenen ESD-Schaltungen werden durch einen Prozess gebildet, der ähnlich dem ist, der zum Bilden des hier beschriebenen Speicherzellenfeldes verwendet wird, und zwar über viele der gleichen Schritte des Prozesses, der zum Bilden des Speicherzellenfeldes verwendet wird. Der dargestellte Querschnitt ist in der Richtung einer Bitleitung 16 gezeigt. Wie in 1 gezeigt, ist ein Speicherkondensator 22 innerhalb eines Tiefgrabens 20 ausgebildet, mit einer eine Platte bildenden Knotenelektrode 21 und einem Knotendielektrikum 29, wobei ein dotiertes Gebiet einer vergrabenen Platte 31 des umgebenden Substrats die andere Platte des Kondensators 22 darstellt. Der Tiefgraben 20 umfaßt außerdem ein Grabenkragenoxid 30 und ein Grabendeckoxid 32, die parasitäre Leckströme verhindern. Ein stark dotiertes Buried-Strap-Gebiet 28 liefert das Sourcegebiet eines Zugangstransistors 24, mit dem der Speicherkondensator 22 des Tiefgrabens 20 leitend verbunden ist. Ein Zugangstransistor 24 ist ein aktives Bauelement, bevorzugt ein Feldeffekttransistor vom n-Typ (NFET), der in einem einkristallinen Gebiet eines Halbleitersubstrats ausgebildet ist.
In jedem Tiefgraben 20 gibt es zwei Zugangstransistoren 24, von denen einer auf jeder Seite des Grabens 20 ausgebildet ist. Weil auf den Seiten jedes Tiefgrabens zwei Transistoren vorliegen, ist die gesamte Gatebreite für eine gegebene Gatelänge verdoppelt. Zusätzlich zu dem Buried-Strap-Sourcegebiet 28 enthält der Zugangstransistor 24 auch ein dotiertes Gatepolysilizium (im folgenden "Poly") 34, das im oberen Gebiet des Tiefgrabens 20 ausgebildet ist, und ein Gateoxid 36. Die Zugangstransistoren 24 enthalten außerdem Draingebiete 38, die auf beiden Seiten des Grabens ausgebildet sind. Jedes Draingebiet 38 ist über Bitleitungskontakte 23 mit der Bitleitung 16 verbunden.
Wie weiter in 1 gezeigt, wird das Gatepoly 34 von einer aktiven Wortleitung 14 kontaktiert. Man beachte, dass in 1 andere Wortleitungen 15 gezeigt sind. Diese Wortleitungen sind an andere Speicherzellen angeschlossen, aber nicht an die Speicherzellen, die im Querschnitt von 1 gezeigt sind. Jene Wortleitungen 15 werden als solche gemäß 1 als vorbeilaufende Wortleitungen bezeichnet, wohingegen die das Gatepolysilizium 34 kontaktierende Wortleitung 14 als eine aktive Wortleitung bezeichnet wird. Bei einem Ausführungsbeispiel bestehen die Wortleitungen 14 und 15 aus einer niederohmigen Leiterschicht auf einer fakultativen Barrieren-schicht, wie etwa einem Doppelschichtleiter, der aus einer ersten Wolframnitrid-(WN)- oder Polysilizium-/WN-Schicht 40 ausgebildet ist, über der eine Wolfram- oder Wolframsilizid-(WSi)-Schicht 42 ausgebildet ist. Die leitenden Schichten sind von einer isolierenden Nitridschicht 44 umgeben, um die Wortleitungen von den leitenden Bitleitungskontakten 23 und der Bitleitung 16 zu isolieren. Außerdem ist das Gatepoly 34 gegenüber benachbarten Strukturelementen, wie etwa Draingebieten 38, durch eine isolierende Abstandsschicht 46 und eine isolierende Kappe 48 isoliert. Die Abstandsschicht 46 ist bevorzugt aus einer Oxidschicht gebildet, und die Kappe 48 ist bevorzugt aus einem Nitrid gebildet. Andere Materialien könnten je nachdem Prozessablauf substituiert werden, vorausgesetzt, dass eine adäquate Isolation zu dem Gatepoly 34 vorgesehen ist. Die vorbeilaufende Wortleitung 15 ist durch ein Felddeckoxid (ATO) 39 von den dotierten Gebieten 38 isoliert.
Jede Speicherzelle enthält wie oben beschrieben bevorzugt zwei Zugangstransistoren 24. Jeder Transistor teilt sich ein gemeinsames Gatepoly 34, es liegen aber zwei Gateoxide 36, zwei Sourceelektroden, d.h. Buried-Strap-Diffusionsgebiete 28, und zwei Drainelektroden, d.h. dotierte Diffusionsgebiete 38, vor. Man beachte, dass jedes Draingebiet 38 jedes Transistors 24 zwei Kontakte 23 zur Bitleitung 16 aufweist. Man beachte außerdem, dass sich jeder Transistor ein gemeinsames Draingebiet 38 mit einem benachbarten Transistor eines benachbarten Tiefgrabens 20 teilt.
2A ist ein Schemadiagramm, das das Vorspannen eines Transistors zur Verwendung in einer ESD-Schaltung 200 veranschaulicht, wobei der Transistor über einen ähnlichen Prozess ausgebildet worden ist, bevorzugt über viele der gleichen Schritte wie diejenigen, über die ein Transistor des oben beschriebenen DRAM-Feldes ausgebildet wird. Wie in 2A gezeigt, ist über einen Leiter 216 ein Anschluss des Chips, wie etwa ein Bondpad, eine Kontaktfläche oder eine Under-Bump-Metallisierung des Chips an einen Drainanschluss des Transistors 24, der bevorzugt ein FET vom n-Typ ist, angeschlossen.
Der Zugangstransistor 24 ist ein in einem einkristallinen Gebiet des Halbleitersubstrats ausgebildetes aktives Bauelement. Sowohl die Sourceelektrode des Transistors 24 als auch die Gateelektrode 34 des Transistors sind an Bezugspotential angeschlossen, wie bei 58 gezeigt. Die Gateelektrode 34 ist an Bezugspotential angeschlossen, um den Transistor 24 unter seine Schwellspannung vorzuspannen. Alternativ kann die Gateelektrode 34 auf einem anderen, bevorzugt festen Potential unter der Schwellspannung des Transistors 24 gehalten werden.
Eine derartige ESD-Schaltung 200 befindet sich bevorzugt in einem Bereich des Chips, der als für Schaltungen unbenutzbar betrachtet wird, die eine oder mehrere operationelle Funktionen des Chips implementieren. Anders ausgedrückt, wird die ESD-Schaltung bevorzugt in einem Bereich des Chips ausgebildet, von dem im allgemeinen nicht angenommen wird, dass er für das Tragen von Schaltungen, die beim normalen Betrieb verwendet werden, geeignet ist. Der Bereich eines Chips, der unter einem externen Anschluß des Chips liegt, ist ein derartiger Bereich. Der Bereich unter einem externen Anschluß des Chips unterliegt während des Bondprozesses dem Risiko, beschädigt zu werden, und zwar wegen lokal hoher Werte von Wärme und/oder Druck, die zu diesem Zeitpunkt auftreten können. Betrieb innerhalb von Toleranzen, Zuverlässigkeit, Prüfbarkeit und Reparaturfähigkeit von Defekten während der Prüfung nach der Herstellung: all dies sind Bedenken, die gegen das Implementieren normaler Verarbeitungsschaltungen in derartigen "unbenutzbaren" Bereichen ins Gewicht fallen. Diese Bedenken sind jedoch in bezug auf die Herstellung von ESD-Schaltungen nicht so stark. ESD-Schaltungen tolerieren große Schwankungen beim Herstellungsprozess und erfordern so lange keine sehr hohe Zuverlässigkeit, Prüfbarkeit und Reparaturfähigkeit, wie in die ESD-Schaltung ausreichend Redundanz ein gebaut ist, um den erwarteten, mit einem ESD-Ereignis verbundenen Überstrom trotz des Mangels an Zuverlässigkeit oder sogar des Ausfalls eines gewissen Teils der ESD-Schaltung zu verarbeiten. Da die ESD-Schaltung in einem Bereich des Chips hergestellt wird, der als für andere Zwecke "unbenutzbar" betrachtet wird, kann zudem in die ESD-Schaltung eine Redundanz eingebaut werden, ohne dass die Größe des Chipbereichs reduziert wird, der für im normalen Betrieb verwendete Schaltungen zur Verfügung steht. Außerdem enthält die ESD-Schaltung aktive Bauelemente 24, die hauptsächlich unter der Hauptfläche des einkristallinen Halbleitergebiets des Substrats liegen, was sie gegenüber solchen Einflüssen weniger anfällig macht.
2B ist ein Querschnittsdiagramm, das eine erste Ausführungsform einer ESD-Schaltung gemäß der Erfindung weiter veranschaulicht. Wie in 2B gezeigt, gleichen viele der Strukturen den oben unter Bezugnahme auf 1 gezeigten und beschriebenen oder sind diesen ähnlich. Bei dieser Ausführungsform werden Gateleiter 34 auf Bezugspotential oder einem anderen bevorzugt festen Potential gehalten. Es sind mehrere das Gate vorspannende Leiter 214 und 215 vorgesehen, die an Bezugspotential oder einem anderen Potential unter der Schwellspannung von Transistoren 24 angeschlossen sind, um die Gateelektroden 34 auf dieses Potential vorzuspannen. Ein zweiter Leiter 216 ist leitend mit einem Anschluß des IC verbunden, insbesondere einem externen Anschluß, der der gleiche sein kann wie das Bondpad, unter dem die ESD-Schaltung bevorzugt ausgebildet ist, oder nicht. Auch der zweite Leiter 216 ist leitend mit Draindiffusionsgebieten 38 verbunden, wie in 2B gezeigt.
Zu Unterschieden zwischen 1 und 2B zählen das Fehlen eines Kragendielektrikums 30 in 2B, das bei dieser Ausführungsform der Erfindung für ein erweitertes Sourcegebiet 28 sorgt. Das Sourcegebiet 28 des Transistors erstreckt sich nach unten, während es mit dem Gebiet 31 verbunden ist, das üblicherweise als die vergrabene Platte bezeichnet wird, und zwar innerhalb des den Graben 20 umgebenden Volumens bis zu einem Punkt, der mit einer nicht gezeigten Schicht einer dotierten N-Platte des Substrats 26 verbunden ist, die das Feld von Gräben 20 mit einem festen Potential, wie etwa Bezugspotential, verbindet. Die Gräben 20 sind so gezeigt, dass sich das Knotendielektrikum 29 immer noch an seiner Stelle befindet und die Knotenelektrode 21 von dem erweiterten Sourcegebiet 28 trennt. Dies ist eine bevorzugte, wenn auch nicht obligatorische Anordnung für DRAM-Herstellungsprozesse, bei denen das Gatedielektrikum 36 der Transistoren 24 in einer Prozessfolge zur gleichen Zeit wie das Knotendielektrikum 29 hergestellt wird. Bei solch einer Prozessfolge werden das Knotendielektrikum 29 und das Gatedielektrikum 36 zusammen ausgebildet, weil es schwieriger wäre, nur das Gatedielektrikum 36 unter Auslassung des Knotendielektrikums 29 herzustellen. Wenn das Gatedielektrikum 36 jedoch zu einem anderen Zeitpunkt ausgebildet wird als das Knotendielektrikum 29 gewöhnlicherweise entstehen würde oder der Prozess auf andere Weise verändert wird, dann kann das Knotendielektrikum 29 in dem Prozess entfallen. In diesem Fall stellt das Sourcegebiet 28 einen leitenden Pfad zur Knotenelektrode 21 bereit, die wiederum einen besser leitenden parallelen Pfad zum Sourcegebiet 28 bereitstellt, das den unteren Teil des Grabens 20 umgibt.
Bei einer alternativen Ausführungsform wird der Graben 20 ohne ein Knotendielektrikum 29 hergestellt, aber das Kragen dielektrikum 30 ist vorhanden. Die Struktur und die Verschaltung der Transistoren 24 ist ansonsten so wie in 2B gezeigt. In einem derartigen Fall verläuft der Pfad vom Sourcegebiet 28 zum festen Potential, wie etwa Bezugspotential, durch die Knotenelektrode 21 in ein Gebiet vergrabener Platte, das den Graben 20 umgibt (an einer dem in 1 gezeigten Gebiet einer vergrabener Platte 31 entsprechenden Stelle) und dann durch die daran angeschlossene nichtgezeigte Schicht einer leitenden N-Platte zu dem festen Potential wie etwa Bezugspotential.
3 ist eine Draufsicht, die eine der in den 2A und 2B gezeigten Ausführungsform entsprechende ESD-Schaltungskonfiguration darstellt, die gemäß einem Prozess ähnlich dem des Herstellens eines DRAM-Feldes hergestellt wurde. Wie in 3 gezeigt, sind erste Leiter 214 und 215 durch einen Leiter 217 leitend mit einem festen Potential, bei dem es sich bevorzugt um Bezugspotential handelt, verbunden, um die Gateelektroden der Transistoren eines Feldes von Transistoren, das an Kreuzungen zwischen ersten Leitern 214 und 215 und zweiten Leitern 216 angeordnet ist, auf eine unter dem Schwellwert liegende Spannung wie etwa Bezugspotential vorzuspannen. Zweite Leiter 216 verbinden die Drainelektroden der Transistoren des Feldes leitend mit einem Leiter 220, der wiederum leitend mit einem externen Anschluss des Chips verbunden ist.
Es wird geschätzt, dass jedes Paar von Zugangstransistoren 24 einer "Zelle" eines Tiefgrabens 20 (d.h. zwei Transistoren 24 pro "Zelle") eines Feldes von Zugangstransistoren mit der oben beschriebenen Struktur während des Ereignisses einer elektrostatischen Entladung in der Betriebsart des Lawinendurchbruchs einen Strom von 30 Mikroampere (im weiteren "μA") leiten kann. Somit können für verschiedene Größen von Feldern von solchen Zugangstransistoren erhebliche Ströme zu dem Substrat geleitet werden. Gemäß den Bedingungen zum Herstellen eines Feldes von solchen Transistoren auf eine Weise, die einem DRAM-Herstellungsprozess im wesentlichen ähnelt, kann zudem der für ein derartiges Transistorfeld erforderliche Bereich bestimmt werden. Wenn berücksichtigt wird, dass die Fläche eines Bondpads bis zu 90 Mikrometer² (im weiteren "μm²") groß sein kann, kann eine aus einem Feld aus vertikalen Transistoren ausgebildete ESD-Schaltung unter einem Bondpad eines Chips eine erhebliche Strommenge ableiten, wie in Tabelle 1 unten detailliert angegeben:
Tabelle 1
In Betrieb funktioniert die ESD-Schaltung wie folgt. Wieder unter Bezugnahme auf 2B leiten die doppelten Transistoren 24 jedes Grabens 20 normalerweise nicht, da die von den ersten Leitern 214 und 215 an die Gateleiter 34 angelegte Spannung auf Bezugspotential liegt oder einem bestimmten an deren festen Potential unter der Schwellspannung der Transistoren 24. Beim normalen Betrieb kann möglicherweise zwischen dem zweiten Leiter 216 und dem Sourcegebiet 28 eine Potentialdifferenz vorliegen, da die Spannung auf dem zweiten Leiter 216 bei einem festen Potential gehalten werden kann, wie etwa dann, wenn die ESD-Schaltung 200 an einen Eingangsanschluss zur Leistungsversorgung des Chips angeschlossen ist, oder sie kann zwischen Pegeln pendeln, wenn der Anschluß zum Beispiel für ein Eingangssignal oder Ausgangssignal, einen Takt oder ein Steuersignal des Chips verwendet wird. Beim normalen Betrieb reicht eine derartige Potentialdifferenz nicht aus, um zu bewirken, dass die Transistoren 24 leiten.
Wenn an einem Anschluß des Chips eine ungewöhnlich hohe Spannung wie etwa eine elektrostatische Spannung angelegt wird, wird diese Spannung, durch den zweiten Leiter 216 an die ESD-Schaltung 200 und so wiederum an Draingebiete 38 angelegt. Transistoren 24 die Gateelektroden auf unter dem Schwellwert liegenden Spannungen aufweisen, sind so vorgespannt, dass sie auf eine Weise arbeiten, die der einer in Sperrichtung vorgespannten Diode entspricht. Die ungewöhnlich hohe Spannung erzeugt in den Kanälen der Transistoren 24 (den Bereichen außerhalb der Gräben 20 entlang des Gatesdielektrikums 36, mit Pfeilen bezeichnet) ein starkes Feld. Das starke Feld ruft einen Lawinendurchbruch hervor, was bewirkt, dass zwischen den Draingebieten 38 und den Sourcegebieten 28 ein leitender Pfad entsteht. Die Sourcegebiete wiederum leiten Strom nach unten zu einem nichtgezeigten Gebiet einer leitenden N-Platte des Substrats 26. Das Gebiet der N-Platte verbindet die Sourcegebiete 28 jedes Grabens 20 miteinander und mit einem festen Potential wie etwa Bezugspotential. Unter Bezugnahme auf 3 kommt es zu diesem Zeitpunkt zu einem Lawinendurchbruch innerhalb eines Feldes von vertikalen Transistoren, das an Kreuzungspunkten zwischen ersten Leitern 214, 215 und zweiten Leitern 216 vorgesehen ist. Somit existiert dann innerhalb der Transistoren des Feldes für einen Überstrom, der entsteht, wenn eine ungewöhnlich hohe Spannung, wie etwa eine elektrostatische Spannung, an den Anschluss des Chips angelegt wird, ein paralleler Pfad zum Bezugspotential oder einem anderen festen Potential.
4 stellt eine alternative Ausführungsform dar, bei der weder das Knotendielektrikum 29 noch das Kragendielektrikum 30 des üblichen DRAM-Herstellungsprozesses bei dem Prozess zum Ausbilden der ESD-Schaltung 300 zu entfallen brauchen. Bei dieser Ausführungsform wird in dem einkristallinen Halbleitergebiet des Substrats unter dem vorbeilaufenden Leiter 315 eine Wanne 320 ausgebildet. Anstatt die Wanne mit einer Leitfähigkeit vom p-Typ auszubilden, wie dies der Fall ist, wo Transistoren 310 und 316 angeordnet sind, weist die Wanne 320 eine Leitfähigkeit vom n-Typ auf, wodurch man einen leitenden Pfad von den Sourcediffusionsgebieten 28 der Transistoren 310 und 316 an den gegenüberliegenden Seiten der Tiefgräben hoch bis zum Draindiffusionsgebiet 384 erhält. Das Draingebiet 384 ist weiterhin an ein unter dem Schwellwert liegendes Potential gekoppelt, bei dem es sich bevorzugt um ein festes Potential wie etwa Bezugspotential handelt, und zwar durch einen "Bezugspotential"-Leiter 330 mit Kontakten 325 und 327 zu dem Draingebiet 384 auf Seiten des vorbeilaufenden Leiters 315.
Der Bezugspotentialleiter 330 enthält bevorzugt einen untersten Teil des polykristallinen Siliziums ("Poly"), um Kontakte 325 und 327 zum Draingebiet 38 auszubilden. Alternativ kann ein silizidbildendes Metall wie etwa Wolfram zwischen den ersten Leitern 314 und 315 abgeschieden werden und danach ge tempert werden, um einen niederohmigen selbstjustierenden Silizidkontakt wie etwa Wolframsilizid auszubilden, oder ein Silizid oder ein Metall kann abgeschieden werden, um die Kontakte 325 und 327 auszubilden.
In 4 spannen aktive Leiter 314 die Transistoren 310 und 316 auf eine unter dem Schwellwert liegende Spannung vor, bei der es sich bevorzugt um ein festes Potential wie etwa Bezugspotential handelt, bei dem beim normalen Betrieb die Transistoren 310 und 316 abgeschaltet sind. Zweite Leiterbahnen 302 und 304 gestatten es der ESD-Schaltung 300, mindestens einen Teil einer leitenden Verbindung zu einem Anschluß des Chips, etwa zu einem externen Anschluß, zum Beispiel einem Bondpad, einer Kontaktfläche oder einer Under-Bump-Metallisierung, zu bilden.
Die Funktionsweise der zweiten Ausführungsform ähnelt der Funktionsweise der ersten Ausführungsform. Wenn eine ungewöhnlich hohe Spannung wie etwa eine elektrostatische Spannung an einen externen Anschluß des Chips angelegt wird, wird die Spannung durch zweite Leiter 302, 304 an die ESD-Schaltung 300 und so wiederum an die Draingebiete 382 und 386 angelegt. Die Transistoren 310 und 316 der ESD-Schaltung bleiben so vorgespannt, dass die Gateelektroden eine unter dem Schwellwert liegende Spannung aufweisen, um auf eine Weise zu funktionieren, die der einer in Sperrichtung vorgespannten Diode entspricht. Die ungewöhnlich hohe Spannung erzeugt in den Kanälen der Transistoren 24 (den Bereichen außerhalb der Gräben 20 entlang des Gatedielektrikums 36 und durch Pfeile bezeichnet) ein starkes Feld. Das starke Feld führt zu einem Lawinendurchbruch, der bewirkt, dass zwischen den Draingebieten 382, 386 und den Sourcegebieten 28 der Transistoren 310 und 316 ein leitender Pfad entsteht. Jene Sourcegebiete 28 wiederum leiten Strom unter den Grabendeckoxiden 32 durch Gräben 20 zu Sourcegebieten 28 auf den anderen Seiten der Gräben 20 von den Transistoren 310, 316 und durch die Wanne 320 zum Draingebiet 384. Der Strom wird dann weiter zu dem festen Potential wie etwa Bezugspotential durch den Bezugspotential-Leiter 330 geleitet.
5 ist eine Draufsicht auf die in 4 gezeigte ESD-Schaltung 300. Unter Bezugnahme auf 5 enthält die ESD-Schaltung 300 lineare Felder 518 aus vertikalen Transistoren (in 5 nicht gezeigt) mit Gateelektroden, die durch erste Leiter 314 auf eine unter dem Schwellwert liegende Spannung wie etwa Bezugspotential vorgespannt sind. Die ESD-Schaltung 300 stellt für einen Überstrom, der entstehen kann, wenn eine ungewöhnlich hohe Spannung wie etwa eine elektrostatische Spannung an einem mit der ESD-Schaltung verbundenen Anschluß angelegt wird, leitende Pfade von zweiten Leitern 302, 304 zu Bezugspotential oder einem anderen derartigen festen Potential bereit. Wie in 5 gezeigt, weist die ESD-Schaltung 300 Finger 520 auf, von denen mindestens einer mit zweiten Leitern 302 und mindestens einer mit zweiten Leitern 304 verbunden ist. Die Finger 520 gestatten wiederum eine leitende Verbindung zu einem Anschluß des Chips. Die Finger 520 sind bevorzugt über eine oder mehrere Leitungsführungsebenen leitend mit dem Anschluß des Chips verbunden, bei dem es sich unter anderem um ein Bondpad handeln kann. Außerdem können über dem Bezugspotential-Leiter 330 eine oder mehrere Leitungsführungsebenen ausgebildet werden, um einen leitenden Pfad vom Leiter 330 zu dem festen Potential, wie etwa Bezugspotential, bereitzustellen. Die ESD-Schaltung 300 kann wiederholt ausgebildet werden, um den zur Verfügung stehenden Chipbereich, beispielsweise den Bereich des Chips, der ansonsten als "unbenutzbar" angesehen wird, auszufüllen, so dass die ESD-Schaltung 300 ausreichend Fläche aufweist, um für Bedingungen, die im Fall eines Zustandes mit starken Überspannung, etwa einer elektrostatischen Entladung, erwartet werden, die erforderliche Strommenge abzuleiten.
6 ist ein Querschnittsdiagramm, das eine weitere Ausführungsform darstellt, in der ein Bezugspotential-Leiter 630 zum Bereitstellen eines leitenden Pfades zu einem festen Potential wie etwa Bezugspotential ohne Begrenzung gegenüber den zweiten Leitern 602 und 604 ausgebildet ist, die allgemein den in 4 gezeigten zweiten Leitern 302 und 304 entsprechen. Bei einem Prozess ohne Begrenzung wird keine anschließend angewandte Strukturierung benötigt, um Platz zu zur Vermeidung eines Kontaktes mit zuvor ausgebildeten leitenden Strukturen zu schaffen, weil die vorherigen leitenden Strukturen isoliert sind. In diesem Fall werden zweite Leiter 602 und 604 mit isolierenden Seitenwand-Abstandsschichten 610 und isolierenden Kappen 620 vorgesehen, die sie gegenüber dem nachfolgenden Ätzen eines Loches für einen Kontakt oder eines Grabens für einen Kontakt und der Abscheidung darin zum Ausbilden des Leiters 630 isolieren. Wenn der Leiter 630 wie hier ohne Begrenzung gegenüber den Leitern 602 und 604 ausgebildet wird, werden die Anzahl und die Fläche der Kontakte 625 von den zweiten Leitern 602 und 604 zu den Draingebieten 382 und 384 im Vergleich zu der in 4 gezeigten Ausführungsform, bei der nur ein Kontakt 323 oder 329 pro Transistor 310 bzw. 316 vorgesehen ist, verdoppelt. In anderer Hinsicht variiert die in 6 gezeigte Ausführungsform nicht hinsichtlich Struktur oder Funktionsweise von der oben unter Bezugnahme auf die 4 und 5 gezeigten und beschriebenen Ausführungsform.
Da diese und andere Abänderungen und Kombinationen der oben erläuterten Merkmale verwendet werden können, sollte die vorausgegangene Beschreibung der bevorzugten Ausführungsformen als eine Veranschaulichung und nicht als eine Begrenzung der Erfindung, wie sie durch die Ansprüche definiert ist, angesehen werden.

Claims

Schutzschaltung gegen elektrostatische Entladungen für eine integrierte Schaltung, die ein Halbleitersubstrat enthält, umfassend: eine Mehrzahl von in dem Halbleitersubstrat gebildeten aktiven Bauelementen, wobei die aktiven Bauelemente durch einen Prozess gebildet werden, der mehrere Schritte enthält, die ausgeführt werden, um gleichzeitig mehrere aktive Bauelemente mit einer anderen Funktion als dem Schutz gegen elektrostatische Entladung zu bilden.
Schutzschaltung nach Anspruch 1, wobei mindestens einige aus der in dem Substrat ausgebildeten Mehrzahl von aktiven Bauelementen unter einem Bondpad der integrierten Schaltung ausgebildet sind.
Schutzschaltung nach Anspruch 1 oder 2, wobei alle aus der in dem Substrat ausgebildeten Mehrzahl von aktiven Bauelementen unter dem Bondpad ausgebildet sind.
Schutzschaltung nach Anspruch 1 oder 2, wobei die in dem Substrat ausgebildete Mehrzahl von aktiven Bauelementen eine Mehrzahl von vertikalen Transistoren enthält.
Schutzschaltung nach Anspruch 4, wobei die Mehrzahl von vertikalen Transistoren entlang von Seitenwänden von Gräben in dem Halbleitersubstrat ausgebildete vertikale Transistoren enthält.
Schutzschaltung nach Anspruch 5, wobei die entlang von Seitenwänden von Gräben ausgebildeten vertikalen Transistoren dafür ausgebildet sind, Strom durch ein dotiertes Gebiet des Substrats, das unter den vertikalen Transistoren liegt, zu dem Substrat zu leiten.
Schutzschaltung nach Anspruch 5, wobei die entlang Seitenwänden von Gräben ausgebildeten vertikalen Transistoren dafür ausgebildet sind, Strom durch ein die Gräben ausfüllendes Füllmittel zu dem Substrat zu leiten.
Schutzschaltung nach Anspruch 5, wobei die entlang Seitenwänden von Gräben ausgebildeten vertikalen Transistoren gekoppelt sind, um Strom durch Gebiete des Substrats, die von leitenden Strukturen über dem Substrat kontaktiert werden, von dem Substrat abzuleiten.
Schutzschaltung nach einem der Ansprüche 4 bis 8, wobei die vertikalen Transistoren Feldeffekttransistoren vom Typ n mit an Bezugspotential gelegten Gateelektroden enthalten.
Schutzschaltung nach einem der Ansprüche 4 bis 9, wobei untere Enden der vertikalen Transistoren leitend an Diffusionsgebiete angeschlossen sind, wobei sich die Diffusionsgebiete nach unten erstrecken und an ein auf einem festen Potential gehaltene leitende Platte des Substrats angeschlossen sind.
Verfahren zum Herstellen einer Schutzschaltung gegen elektrostatische Entladung einer integrierten Schaltung, umfassend: Ausbilden eines Feldes von aktiven Bauelementen einer Schutzschaltung gegen elektrostatische Entladung im wesentlichen über die gleichen Prozessschritte, über die ein Feld von ak tiven Bauelementen in einem nicht für Schutzschaltungen gegen elektrostatische Entladung vorgesehenen Bereich der integrierten Schaltung ausgebildet wird; Bereitstellen eines leitenden Pfads von einem Anschluß der integrierten Schaltung zu einem Eingang des Feldes von aktiven Bauelementen der Schutzschaltung gegen elektrostatische Entladung und Bereitstellen eines leitenden Pfads zu Bezugspotential von einem Ausgang des Feldes von aktiven Bauelementen der Schutzschaltung gegen elektrostatische Entladung.
Verfahren nach Anspruch 11, wobei das Feld von aktiven Bauelementen der Schutzschaltung gegen elektrostatische Entladung mit leitenden Verbindungen ausgebildet wird, die im wesentlichen gleich denen eines Feldes von aktiven Bauelementen eines nicht für Schutzschaltung gegen elektrostatische Entladung vorgesehenen Bereichs der integrierten Schaltung sind.
Verfahren nach Anspruch 11 oder 12, wobei das Feld von aktiven Bauelementen der Schutzschaltung gegen elektrostatische Entladung vertikale Transistoren enthält, die über im wesentlichen die gleichen Prozessschritte ausgebildet werden, die zum Herstellen vertikaler Transistoren eines Feldes eines dynamischen Speichers mit wahlfreiem Zugriff der integrierten Schaltung verwendet werden.
Verfahren nach Anspruch 13, wobei die vertikalen Transistoren entlang oberer Seitenwände von Gräben ausgebildet sind, die in ein Substrat geätzt sind, das einen einkristallinen Halbleiter enthält, und das Verfahren weiterhin das Ausbilden eines leitenden Füllmaterials in unteren Teilen von Gräben unter Ausgängen der vertikalen Transistoren und das leitende Anschließen an diese umfasst.
Verfahren nach Anspruch 13 oder 14, wobei die Ausgänge der vertikalen Transistoren leitend an Diffusionsgebiete des einkristallinen Halbleiters angeschlossen sind, die wiederum leitend an über dem einkristallinen Halbleiter ausgebildeten Strukturen angeschlossen sind.
Verfahren nach einem der Ansprüche 11 bis 15, wobei mindestens ein Teil des Feldes von aktiven Bauelementen der Schutzschaltung gegen elektrostatische Entladung direkt unter einem Bondpad der integrierten Schaltung ausgebildet ist.
Verfahren nach Anspruch 16, wobei alle aus dem Feld von aktiven Bauelementen der Schutzschaltung gegen elektrostatische Entladung direkt unter dem Bondpad der integrierten Schaltung ausgebildet sind.