DE10312149B4

DE10312149B4 - SRAM-Zelle auf SOI-Substrat und Herstellungsverfahren

Info

Publication number: DE10312149B4
Application number: DE10312149A
Authority: DE
Inventors: Mu-Kyoung Jung; Young-Wug Kim; Hee-sung Seongnam Kang
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2002-03-19
Filing date: 2003-03-17
Publication date: 2010-05-06
Anticipated expiration: 2023-03-18
Also published as: KR100487521B1; US7410843B2; JP2003282738A; US20040238892A1; US20060246605A1; DE10312149A1; JP4509485B2; US7105900B2; KR20030075463A

Abstract

SRAM-Zelle, die auf einem Silicium-auf-Isolator(SOI)-Substrat ausgebildet ist, das ein Basissubstrat (607), eine auf dem Basissubstrat ausgebildete vergrabene Isolationsschicht (609) und eine auf der vergrabenen Isolationsschicht ausgebildete Halbleiterschicht aufweist, mit folgenden Merkmalen:
– einem Feldbereich (610) der Halbleiterschicht, der einen aktiven Bereich definiert,
– einer Wortleitung (WL), die den aktiven Bereich kreuzt,
– einer Gate-Elektrode (630a, 630b), die den aktiven Bereich kreuzt, wobei die Gate-Elektrode im Wesentlichen senkrecht zu der Wortleitung angeordnet ist,
– einem Knotenbereich (602a, 602b) eines ersten Leitfähigkeitstyps in dem aktiven Bereich zwischen der Wortleitung und der Gate-Elektrode, wobei sich der Knotenbereich mit seiner Unterseite bis zur vergrabenen Isolationsschicht erstreckt,
– einem Source-Bereich (603) eines Treibertransistors (DT₁, DT₂) des ersten Leitfähigkeitstyps in dem aktiven Bereich, wobei der Source-Bereich benachbart zu der Gate-Elektrode und auf einer Seite der Gate-Elektrode liegt, die entgegengesetzt zu dem Knotenbereich ist, und sich mit seiner Unterseite bis zur vergrabenen...

Description

Die Erfindung bezieht sich auf eine statische Speicherzelle mit wahlfreiem Zugriff (SRAM) auf einem Silicium-auf-Isolator(SIO)-Substrat und ein Verfahren zur Herstellung derselben.
Typischerweise beinhaltet eine SRAM-Zelle ein Paar von Invertern, wobei die Ausgänge der Inverter zur Bildung eines Flip-Flops kreuzgekoppelt sind. Die typische SRAM-Zelle beinhaltet vier Transistoren zum Speichern von Daten und zwei Transistoren zur Auswahl einer speziellen Zelle. Anders als bei dynamischen Speicherzellen mit wahlfreiem Zugriff (DRAM) erlauben SRAM-Zellen typischerweise aufgrund des Flip-Flop-Rückkopplungseffekts eine Speicherung statischer Daten sogar ohne Auffrischoperationen.
1 ist ein Schaltbild einer herkömmlichen SRAM-Zelle. Bezugnehmend auf 1 beinhaltet diese SRAM-Zelle ein Paar von Zugriffstransistoren AT₁ und AT₂, ein Paar von Pull-up-Transistoren PT₁ und PT₂ sowie ein Paar von Treibertransistoren DT₁ und DT₂. Die Transistoren PT₁ und DT₁ bilden einen ersten Inverter, und die Transistoren PT₂ und DT₂ bilden einen zweiten Inverter. Der erste und der zweite Inverter sind an Knoten N1 und N2 kreuzgekoppelt.
Source-Bereiche der Transistoren DT₁ und DT₂ sind mit einer Masselei tung Vss gekoppelt, und Source-Bereiche der Transistoren PT₁ und PT₂ sind mit einer Versorgungsleitung Vdd gekoppelt. Ein Drain-Bereich des Transistors AT₁ ist mit einer ersten Bitleitung BL1 gekoppelt, und ein Drain-Bereich des Transistors AT₂ ist mit einer zweiten Bitleitung BL2 gekoppelt. Source-Bereiche der Transistoren AT₁ und AT₂ sind mit dem Knoten N1 beziehungsweise N2 gekoppelt. Gate-Elektroden der Transistoren AT₁ und AT₂ sind mit einer gemeinsamen Wortleitung WL gekoppelt.
2 ist eine Draufsicht auf eine herkömmliche SRAM-Zelle. Wie aus 2 ersichtlich, ist ein Feldbereich 210 an einem Substrat ausgebildet, um einen ersten und einen zweiten aktiven Bereich 200a und 200b zu definieren. Ein n⁺-leitender aktiver Bereich wird durch starkes Dotieren mit n-leitenden Störstellen in einem mit ”A” bezeichneten Bereich gebildet, und ein p⁺-leitender aktiver Bereich wird durch starkes Dotieren mit p-leitenden Störstellen in einem mit ”B” bezeichneten Bereich gebildet.
Die Wortleitung 220 kreuzt den aktiven Bereich 200a, um Gates der Transistoren AT₁ und AT₂ zu bilden. Eine erste Gate-Elektrode 230a ist rechtwinklig zu der Wortleitung 220 angeordnet und kreuzt die aktiven Bereiche 200a und 200b, um Gates der Transistoren DT₁ und PT₁ zu bilden und um die Gates zu verbinden. Eine zweite Gate-Elektrode 230b ist parallel zu der ersten Gate-Elektrode 230a angeordnet, um Gates der Transistoren DT₂ und PT₂ zu bilden und die Gates zu verbinden.
Der n-leitende Störstellenbereich n⁺, der zwischen den Transistoren AT₁ und DT₁ angeordnet ist, bildet den Knoten N1. Der Knoten N1 ist mit einer lokalen, nicht gezeigten Zwischenverbindungsleitung mittels eines Kontakts CT2a gekoppelt. Die lokale Zwischenverbindungsleitung ist mit einer Drain des Transistors PT₁ mittels eines Kontakts CT5a gekoppelt und ist mit den Gates der Transistoren DT₂ und PT₂ gekoppelt.
Der n-leitende Störstellenbereich n⁺, der zwischen den Transistoren AT₂ und DT₂ angeordnet ist, bildet den Knoten N2. Der Knoten N2 ist mit der lokalen, nicht gezeigten Zwischenverbindungsleitung mittels eines Kontakts CT2b gekoppelt. Die lokale Zwischenverbindungsleitung ist mit einer Drain des Transistors PT₂ mittels eines Kontakts CT5b gekoppelt und ist mit den Gates der Transistoren DT₁ und PT₁ gekoppelt.
Die Kontakte CT1a und CT1b verbinden die Drains der Transistoren AT₁ und AT₂ mit je einer der separaten, nicht gezeigten Bitleitungen. Der Kontakt CT4 verbindet die Source der Transistoren PT₁ und PT₂ mit der nicht gezeigten Versorgungsleitung Vdd, und der Kontakt CT6 verbindet die Source der Transistoren DT₁ und DT₂ mit einer nicht gezeigten Masseleitung Vss.
Da integrierte Halbleiterschaltkreise immer höher integriert werden und bei höherer Geschwindigkeit mit geringerer Leistung arbeiten sollen, wurden extensive Techniken zur Bildung von SOI-Bauelementen untersucht. SOI beinhaltet typischerweise die Bildung einer einkristallinen Siliciumschicht auf einer Isolationsschicht, um eine Integration von auf der Siliciumschicht angeordneten Bauelementen zu ermöglichen.
3 ist eine Querschnittansicht eines auf einem SOI-Substrat ausgebildeten herkömmlichen Transistors. Bezugnehmend auf 3 ist eine vergrabene Isolationsschicht 305 auf einem Basissubstrat 300 ausgebildet, und eine p-leitende, leicht dotierte Halbleiterschicht ist auf der vergrabenen Isolationsschicht 305 ausgebildet. Ein Feldbereich 310 ist an der Halbleiterschicht vorgesehen, um einen aktiven Bereich zu definieren. Source- und Drain-Bereiche 315 sind in der Halbleiterschicht bereit gestellt. Ein Volumenbereich 320 ist zwischen dem Source- und dem Drain-Bereich 315 vorgesehen. Eine Gate-Elektrode 330 ist auf dem Volumenbereich 320 ausgebildet, und eine Gate-Isolationsschicht 325 ist zwischen der Gate-Elektrode 330 und dem Volumenbereich 320 vorgesehen. Gate-Abstandshalter 335 sind an Seitenwänden der Gate-Elektrode 330 ausgebildet.
Im Vergleich zu Halbleiterbauelementen, die unter Verwendung herkömmlicher Volumenwafer hergestellt werden, können SDI-Bauelemente, die unter Verwendung von SDI-Wafern gefertigt wurden, aufgrund einer niedrigen Übergangskapazität, einer Reduktion von durch Alphateilchen in Speicherbauelementen hervorgerufenen Fehlern und dergleichen Vorteile für Hochgeschwindigkeitsvorgänge aufweisen.
Herkömmliche SDI-Bauelemente können jedoch an sogenannten floatenden Volumeneffekten, d. h. Volumen-Potentialschwebeeffekten, leiden. Diese können auftreten, wenn der Volumenbereich des Bauelements nicht mit einem festen elektrischen Potential verbunden ist, der Volumenbereich des Bauelements vielmehr ein auf seiner Vorgeschichte basierendes elektrisches Potential besitzt. Wenn zum Beispiel sowohl der Source- als auch der Drain-Bereich des Transistors auf einem hohen Logikpegel liegen, wird der Volumenbereich mit äquivalenten Spannungen geladen. Danach ist die Verbindung zwischen der Source (oder der Drain) und dem Volumenbereich positiv vorgespannt, wenn die Source (oder die Drain) des Transistors schnell auf einen niedrigen Logikpegel wechselt. Demzufolge kann ein parasitärer Bipolartransistor gebildet werden, der zu der Erzeugung eines Leckstroms führen kann.
Die 4A und 4B stellen dar, dass ein Bipolartransistor so arbeiten kann, dass er einen Leckstrom in einem MOS-Transistor erzeugt.
Bezugnehmend auf 4A kann selbst dann aufgrund des floatenden Volumeneffektes ein Leckstrom erzeugt werden, wenn sich ein Zugriffstransistor im Aus-Zustand befindet. Wenn zum Beispiel ein hohes Signal in einem Knoten gespeichert wird, kann die Bitleitungsspannung während einer Zeitspanne von ungefähr 1 μs bis 100 ms mit dem hohen Pegel angelegt werden. Danach wird die Bitleitungsspannung während einer kurzen Zeitspanne von ungefähr 1 ns bis 10 ns auf einen niedrigen Pegel geändert. In diesem Fall wird ein Leckstrom an dem Knoten in Richtung der Bitleitung erzeugt.
Bezugnehmend auf 4B stellt eine Kurve den Leckstrom als Funktion der Betriebsspannung der Bitleitung unter Verwendung einer Länge der Gate-Elektrode von 0,11 μm dar, die Betriebsspannung der Bitleitung wurde während einer Zeitspanne von ungefähr 10 ms mit einem hohen Pegel angelegt. Danach wurde die Betriebsspannung der Bitleitung während einer Zeitspanne von 5 ns mit einem niedrigen Pegel angelegt. Als Folge wurde ein Leckstrom erzeugt.
Die vorstehend erwähnte Problematik tritt nicht bei SRAM-Zellen mit SOI-Substrat auf, bei denen sich im Gegensatz zu dem in 3 geschilderten Fall die Source- und Drain-Bereiche und etwaige Knotenbereiche nicht bis zur vergrabenen Isolationsschicht erstrecken, wie beispielsweise bei einer in der Offenlegungsschrift JP 2001-352077 A offenbarten SRAM-Zelle.
Die Patentschrift US 6.133.608 A offenbart einen Body-Link bzw. Volumenverbindungsbereich zur Verbindung der Volumenbereiche zweier Treibertransistoren einer SRAM-Zelle.
Die Patentschrift US 5.310.694 A offenbart einen p⁺-dotierten Bereich zur Verbindung der Volumenbereiche der beiden Treibertransistoren einer SRAM-Zelle und zur Verbindung dieser Volumenbereiche mit einem Massepotential.
Die Patentschrift US 6.177.300 B1 offenbart eine SRAM-Zelle, bei welcher der Volumenbereich eines jeweiligen Zugriffstransistors mit Massepotential verbunden ist und zudem der Volumenbereich eines jeweiligen Treibertransistors mit dessen Source-Bereich verbunden ist, der seinerseits an das Massepotential angeschlossen ist.
Der Erfindung liegt als technisches Problem die Bereitstellung einer SRAM-Zelle auf einem SOI-Substrat, bei welcher der floatende Volumeneffekt eleminiert oder reduziert ist, bevorzugt ohne den Flächenbedarf zu erhöhen, und eines zugehörigen Herstellungsverfahrens zugrunde.
Die Erfindung löst dieses Problem durch die Bereitstellung einer SRAM-Zelle mit den Merkmalen des Patentanspruchs 1 und eines zugehörigen Herstellungsverfahrens mit den Merkmalen des Patentanspruchs 16. Die Erfindung stellt eine Silicium-auf-Isolator(SOI)-SRAM-Zelle und ein Verfahren zur Herstellung einer SOI-SRAM-Zelle zur Verfügung, bei wel cher der Volumenbereich eines Zugriffstransistors der SRAM-Zelle mit der Source eines Treibertransistors der SRAM-Zelle gekoppelt ist.
Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
Vorteilhafte, nachfolgend beschriebene Ausführungsformen der Erfindung sowie das zu deren besserem Verständnis oben erläuterte, herkömmliche Ausführungsbeispiel sind in den Zeichnungen dargestellt, in denen zeigen:
1 ein Schaltbild einer herkömmlichen SRAM-Speicherzelle,
2 eine Draufsicht auf eine herkömmliche SRAM-Speicherzelle,
3 eine Querschnittansicht eines herkömmlichen Transistors, der auf einem SOI-Substrat ausgebildet ist,
4A und 4B ein Schaltbild und eine graphische Darstellung, die veranschaulichen, dass ein Bipolartransistor derart wirkt, dass ein Leckstrom in einem MOS-Transistor erzeugt wird,
5 ein Schaltbild einer erfindungsgemäßen SRAM-Speicherzelle,
6A bis 6C Draufsichten auf eine erfindungsgemäße SRAM-Speicherzelle,
7A eine Querschnittansicht entlang einer Linie I-I' von 6A,
7B eine Querschnittansicht entlang einer Linie II-II' von 6B,
7C eine Querschnittansicht entlang einer Linie III-III' von 6C und
8A und 8B Teildraufsichten zur Darstellung der Bildung eines kreuzförmigen Vorsprungs auf einer Wortleitung in Ausführungsformen der Erfindung.
Die Erfindung wird im Folgenden unter Bezugnahme auf die 5 bis 8B vollständiger beschrieben.
5 ist ein Schaltbild einer SRAM-Zelle gemäß Ausführungsformen der Erfindung. Im Vergleich zu der in 2 dargestellten herkömmlichen SRAM-Zelle ist in der in 5 dargestellten SRAM-Zelle der Volumenbereich eines Transistors AT₁ mit der Source eines Transistors DT₁ verbunden, und der Volumenbereich eines Transistors AT₂ ist mit einer Source eines Transistors DT₂ verbunden. Spezieller ist eine gemeinsame Source von Transistoren PT₁ und PT₂ mit einer Versorgungsleitung Vdd gekoppelt. Die Drain des Transistors PT₁ ist mit dem Knoten N1 gekoppelt, und die Drain des Transistors PT₂ ist mit dem Knoten N2 gekoppelt. Das Gate des Transistors PT₁ ist sowohl mit dem Gate des Transistors DT₁ als auch dem Knoten N2 verbunden. Das Gate des Transistors PT₂ ist sowohl mit dem Gate des Transistors DT₂ als auch dem Knoten N1 verbunden. Die Drain des Zugriffstransistors AT₁ ist mit der Bitleitung BL1 gekoppelt, und seine Source ist mit dem Knoten N1 gekoppelt. In ähnlicher Weise ist die Drain des Zugriffstransistors AT₂ mit der Bitleitung BL2 gekoppelt, und seine Source ist mit dem Knoten N2 gekoppelt. Gate-Elektroden der Zugriffstransistoren AT₁ und AT₂ sind mit der Wortleitung WL gekoppelt. Die Drain des Treibertransistors DT₁ ist mit dem Knoten N1 gekoppelt, und sein Gate ist, wie vorstehend beschrieben, sowohl mit dem Pull-up-Transistor PT₁ als auch dem Knoten N2 verbunden. In ähnlicher Weise ist die Drain des Treibertransistors DT₂ mit dem Knoten N2 gekoppelt, und sein Gate ist sowohl mit dem Pull-up-Transistor PT₂ als auch dem Knoten N1 verbunden, wie vorstehend beschrieben. Die Source-Elektroden der Treibertransistoren DT₁ und DT₂ sind mit einer Masseleitung Vss verbunden. Gemäß Ausfüh rungsformen der Erfindung ist der Volumenbereich des Zugriffstransistors mit der Source des Treibertransistors gekoppelt. Als Folge kann der Leckstrom eines Bipolartransistors reduziert oder eliminiert werden, wenn der Volumenbereich des Zugriffstransistors floatet.
Die 6A bis 6D sind Draufsichten auf eine SRAM-Zelle gemäß Ausführungsformen der Erfindung. Die SRAM-Zellen werden symmetrisch in spiegelbildlicher Weise wiederholt gebildet.
6A ist eine Draufsicht zur Darstellung eines Feldbereichs 610, einer ersten leitfähigen Schicht und eines Kontaktstifts. Bezugnehmend auf 6A ist der Feldbereich 610 gebildet, um einen ersten aktiven Bereich 600a, in dem ein n-leitender Transistor erzeugt ist, einen zweiten aktiven Bereich 600b, in dem ein p-leitender Transistor erzeugt ist, einen Volumenausdehnungsbereich, d. h. Volumenfortsetzungsbereich, („body extension region”) 600c und einen Volumenaufnahmebereich 600d zu definieren.
Erste leitfähige Schichten 620, 630a und 630b sind auf dem aktiven Bereich und dem Feldbereich angeordnet. Die ersten leitfähigen Schichten bilden eine Wortleitung 620 und eine Gate-Elektrode 630a und 630b. Die Wortleitung 620 kreuzt den ersten aktiven Bereich 600a, um Gates der Transistoren AT₁ und AT₂ zu bilden. Speziell weist die Wortleitung 620 Vorsprünge 621 auf, die sich sowohl von der unteren als auch der oberen Seite der Wortleitung 620 aus erstrecken, wie nachfolgend detaillierter beschrieben wird. Außerdem ist der Volumenausdehnungsbereich 600c, der ein aktiver Bereich parallel zu der Wortleitung 620 ist, unter der Wortleitung 620 ausgebildet. Der Volumenausdehnungsbereich 600c verbindet Volumenbereiche 601a beziehungsweise 601b der Zugriffstransistoren AT₁ und AT₂ mit einem gemeinsamen Source-Bereich 603 der Treibertransistoren DT₁ und DT₂. Die Breite des Volumenausdehnungsbereichs 600c kann in einigen Ausführungsformen kleiner als jene der Wortleitung 620 sein.
Die erste Gate-Elektrode 630a ist rechtwinklig zu der Wortleitung 620 angeordnet und kreuzt die aktiven Bereiche 600a und 600b, um Gates der Transistoren DT₁ und PT₁ zu bilden und die Gates zu verbinden. Die zweite Gate-Elektrode 630b ist parallel zu der ersten Gate-Elektrode 630a angeordnet und kreuzt die aktiven Bereiche 600a und 600b, um Gates der Transistoren DT₂ und PT₂ zu bilden und die Gates zu verbinden.
Nach der Bildung der ersten leitfähigen Schichten wird mit Störstellen in den aktiven Bereichen 600a, 600b und 600d unter Verwendung der ersten leitfähigen Schichten 620, 630a und 630b ebenso wie des Feldbereichs 610 als Ionenimplantationsmaske dotiert. Ein n-leitender aktiver Bereich n⁺ wird durch starkes Dotieren mit n-leitenden Störstellen in einem mit dem Bezugszeichen A bezeichneten Bereich erzeugt. Ein p-leitender aktiver Bereich p⁺ wird durch starkes Dotieren mit p-leitenden Störstellen in einem mit dem Bezugszeichen B bezeichneten Bereich erzeugt.
Der n-leitende aktive Bereich n⁺ beinhaltet einen ersten Knotenbereich 602a (N1) zwischen der Wortleitung 620 und der ersten Gate-Elektrode 630a, einen zweiten Knotenbereich 602b (N2) zwischen der Wortleitung 620 und der zweiten Gate-Elektrode 630b, den gemeinsamen Sourcebereich 603 der Transistoren DT₁ und DT₂ zwischen der ersten und der zweite Gate-Elektrode 630a und 630b, einen ersten Drainbereich 604a des Transistors AT₁, der benachbart zu der Wortleitung 620 und entgegengesetzt zu dem ersten Knotenbereich N1 angeordnet ist, sowie einen zweiten Drainbereich 604b des Transistors AT₂, der benachbart zu der Wortleitung 620 und entgegengesetzt zu dem zweiten Knotenbereich N2 angeordnet ist.
Der p-leitende aktive Bereich p⁺ beinhaltet einen gemeinsamen Sourcebereich 605 der Transistoren PT₁ und PT₂ zwischen der ersten und der zweiten Gate-Elektrode 630a und 630b, einen ersten Drainbereich 606a des Transistors PT₁, der benachbart zu der ersten Gate-Elektrode 630a und entgegengesetzt zu dem gemeinsamen Sourcebereich 605 angeordnet ist, sowie einen zweiten Drainbereich 606b des Transistors PT₂, der benachbart zu der zweiten Gate-Elektrode 630b und entgegengesetzt zu dem gemeinsamen Sourcebereich 605 angeordnet ist. Speziell beinhalten die SRAM-Zellen-Ausführungsformen der Erfindung im Vergleich zu dem herkömmlichen SRAM des Weiteren den Volumenaufnahmebereich 600d, der ein mit dem Volumenausdehnungsbereich 600c verbundener, p-leitender Störstellenbereich ist.
Gemäß Ausführungsformen der Erfindung sind die Volumenbereiche 601a und 601b der Zugriffstransistoren AT₁ und AT₂ mit dem gemeinsamen Sourcebereich 603 der Treibertransistoren DT₁ und DT₂ elektrisch zu verbinden. Unglücklicherweise existiert ein unerwünschter pn-Übergang zwischen dem Volumenaufnahmebereich 600d, der mit dem Volumenausdehnungsbereich 600c verbunden ist, und dem gemeinsamen Sourcebereich 603 der Treibertransistoren DT₁ und DT₂. Das heißt, der pn-Übergang ist zwischen dem n-leitenden, gemeinsamen Sourcebereich 603 (n⁺) und dem p-leitenden Volumenaufnahmebereich 600d (p⁺) ausgebildet, der mit dem Volumenausdehnungsbereich 600c verbunden ist. Der pn-Übergang wirkt als Barriere, die einen Strompfad des Volumenaufnahmebereichs 600d, der mit den Volumenbereichen 601a und 601b der Zugriffstransistoren verbunden ist, zu dem gemeinsamen Sourcebereich 603 verhindert. Demzufolge ist, da der Strompfad bei einer Schwellenspannung oder höher erzeugt wird, möglicherweise ein zusätzlicher Prozess notwendig, um den Strompfad ohne die Barriere zu erzeugen, wie später beschrieben.
Auf der Oberfläche des Substrates einschließlich der ersten leitfähigen Schichten 620, 630a und 630b wird deckend eine dielektrische Zwischenschicht (ILD) erzeugt. Ein leitfähiger Kontaktstift (im Folgenden auch einfach als Kontakt bezeichnet) wird gebildet, um die ILD zu durchdringen. Der Kontakt beinhaltet einen Kontakt CT1a, der in dem ersten Drainbereich 604a des Transistors AT₁ ausgebildet ist, einen Kontakt CT1b, der in dem zweiten Drainbereich 604b des Transistors AT₂ ausgebildet ist, einen Kontakt CT2a, der in dem ersten Knotenbereich 602a (N1) ausgebildet ist, einen Kontakt CT2b, der in dem zweiten Knotenbereich 602b (N2) ausgebildet ist, einen Kontakt CT3a, der in dem Bereich der ersten Gate-Elektrode 630a ausgebildet ist, einen Kontakt CT3b, der in dem Bereich der zweiten Gate-Elektrode 630b ausgebildet ist, einen Kontakt CT4, der in dem gemeinsamen Sourcebereich 605 der Transistoren PT₁ und PT₂ ausgebildet ist, einen Kontakt CT5a, der in dem ersten Drainbereich 606a des Transistors PT₁ ausgebildet ist, einen Kontakt CT5b, der in dem zweiten Drainbereich 606b des Transistors PT₂ ausgebildet ist, sowie einen Kontakt CT6, der in dem gemeinsamen Sourcebereich 603 der Transistoren DT₁ und DT₂ ausgebildet ist.
6B ist eine Draufsicht zur Darstellung von zweiten leitfähigen Schichten 640a, 640b, 650 und 660 auf der Struktur von 6A. Die zweiten leitfähigen Schichten bilden lokale Zwischenverbindungsleitungen 640a und 640b, eine Versorgungsleitung Vdd 650 sowie eine Masseleitung Vss 660.
Bezugnehmend auf die 6A und 6B ist die erste lokale Zwischenverbindungsleitung 640a mit dem ersten Knotenbereich 602a (N1) über den Kontakt CT2 gekoppelt, mit dem ersten Drainbereich 606a des Transistors PT₁ über den Kontakt CT5a gekoppelt und mit der Gate-Elektrode 630b der Transistoren DT₂ und PT₂ über den Kontakt CT3b gekoppelt. In ähnlicher Weise ist die zweite lokale Zwischenverbindungsleitung 640b mit dem zweiten Knotenbereich 602b (N2) über den Kontakt CT2b gekoppelt, mit dem zweiten Drainbereich 606b des Transistors PT₂ über den Kontakt CP5b gekoppelt und mit der Gate-Elektrode 630a der Transistoren DT₁ und PT₁ über den Kontakt CT3a gekoppelt. Die Versorgungsleitung Vdd 650 verbindet den gemeinsamen Sourcebereich der Transistoren PT₁ und PT₂ mit einer Versorgungsspannung über den Kontakt CT4. Die Masseleitung Vss 660 verbindet den gemeinsamen Sourcebereich der Transistoren DT₁ und DT₂ mit Masse über den Kontakt CT6.
6C ist eine Draufsicht zur Darstellung von dritten leitfähigen Schichten auf der Struktur von 6B. Die dritten leitfähigen Schichten bilden Bitleitungen 670a und 670b.
Bezugnehmend auf die 6A, 6B und 6C verbindet die erste Bitleitung 670a den ersten Drainbereich 604a des Transistors AT, mit einer ersten Bitleitung über den Kontakt CT1a. In ähnlicher Weise verbindet die zweite Bitleitung 670b den zweiten Drainbereich 604b des Transistors AT₂ mit einer zweiten Bitleitung über den Kontakt CT1b.
7A ist eine Querschnittansicht entlang einer Linie I-I' von 6A, 7B ist eine Querschnittansicht entlang einer Linie II-II' von 6B, und 7C ist eine Querschnittansicht entlang einer Linie III-III' von 6C. Die Querschnittansichten der 7A bis 7C verlaufen in der Richtung des Zugriffstransistors AT₁, des Treibertransistors DT₁ und der Wortleitung WL. Die gleichen Teile wie jene in den 6A bis 6C dargestellten sind mit den gleichen Bezugszeichen dargestellt. Scheitelhöhen, die in den 6A bis 6C dargestellt sind, sind in den 7A bis 7C mit gestrichelten Linien wiedergegeben.
Bezugnehmend auf 7A werden nach der Durchführung eines Prozesses zur Isolierung von Bauelementen eine erste leitfähige Schicht und ein Kontaktstift an einem SOI-Substrat gebildet.
Das SOI-Substrat beinhaltet ein Basissubstrat 607, eine vergrabene Isolationsschicht 609, die auf dem Basissubstrat 607 ausgebildet ist, und ein leicht dotiertes, p-leitendes Halbleitersubstrat, das in der vergrabenen Isolationsschicht 609 ausgebildet ist.
Ein Feldbereich 610 wird auf der Halbleiterschicht gebildet, um einen aktiven Bereich zu definieren. Das heißt, die Halbleiterschicht wird geätzt, um einen Graben zu bilden, und der Graben wird ausreichend mit einem isolierenden Material gefüllt. Die resultierende Struktur wird dann durch chemisch-mechanisches Polieren (CMP) poliert, um den Feldbereich 610 zu bilden.
Als nächstes werden eine Gate-Isolationsschicht 612 und erste leitfähige Schichten 620 und 630a auf der Oberfläche des Substrates deckend gebildet und strukturiert, um eine Wortleitung 620, eine Gate-Elektrode 620 eines Transistors AT₁ und eine Gate-Elektrode 630a eines Transistors DT₁ zu bilden. Die ersten leitfähigen Schichten 620 und 630a können aus wenigstens einem Material bestehen, das aus der Gruppe ausgewählt ist, die aus dotiertem Polycid, Kobalt, Wolfram, Titan, Nickel, Tantal, Titannitrid, Tantalnitrid und Wolframnitrid besteht.
Unter Verwendung der ersten leitfähigen Schichten 620 und 630a und des Feldbereichs 610 als Ionenimplantationsmaske wird mit Störstellen leicht in dem aktiven Bereich dotiert, um einen Störstellenbereich 632 zu bilden.
Eine Gateabstandshalter-Isolationsschicht wird auf der Oberfläche des Substrats deckend erzeugt und zurückgeätzt, um einen Abstandshalter 634 an Seitenwänden der ersten leitfähigen Schichten 620 und 630a zu bilden.
Danach wird unter Verwendung einer nicht gezeigten Photoresiststruktur als Ionenimplantationsmaske mit Störstellen stark dotiert, um n-leitende aktive Bereiche 602a, 603 und 604a zu bilden. Die n-leitenden aktiven Bereiche beinhalten einen ersten Knotenbereich 602a, einen Source-Bereich 603 des Transistors DT₁ und einen ersten Drainbereich 604a des Transistors AT₁, wie in 7A dargestellt.
Als nächstes wird unter Verwendung einer nicht gezeigten Photoresiststruktur als Ionenimplantationsmaske stark mit Störstellen dotiert, um einen p-leitenden Volumenaufnahmebereich 600d zu bilden. Bezugnehmend auf die 6A und 7A ist ein Volumenbereich 601a des Zugriffstransistors AT₁ mit dem p-leitenden, stark dotierten Volumenaufnahmebereich 600d durch einen Volumenausdehnungsbereich 600c verbunden, der unter der Wortleitung 620 (WL) ausgebildet ist. Der p-leitende Volumenaufnahmebereich 600d bildet einen pn-Übergang zusammen mit dem gemeinsamen Source-Bereich 603 des bereits gebildeten Transistors DT₁. Wie vorstehend beschrieben, ist es erforderlich, einen Strompfad ohne jegliche Barriere zu bilden, da der Übergang eine Schwellenspannung aufweist.
Das Substrat wird silicidiert, um eine Silicidschicht 636 zu bilden. Nach dem Aufbringen eines Materials, das aus der Gruppe ausgewählt ist, die aus Ti, Co und Ni besteht, auf dem Substrat kann durch schnelles thermisches Tempern (RTP) oder Tempern unter Verwendung eines Ofens ein thermischer Prozess an dem Substrat durchgeführt werden. Als Folge des thermischen Prozesses werden das Metall, das auf den aktiven Bereichen 602a, 603 und 604a ausgebildet ist, ebenso wie die ersten leitfähigen Schichten 620 und 630a zusammen mit den aktiven Bereichen und den ersten leitfähigen Schichten silicidiert, während das auf dem Abstandshalter 634 ausgebildete Metall nicht silicidiert wird. Dies erzeugt ein Silicid, wie TiSi₂, CoSi₂ oder NiSi₂. Wenn der thermische Prozess abgeschlossen ist, wird ein Reinigungsprozess unter Verwen dung einer Mischlösung aus H₂SO₄ und H₂O₂ an dem Halbleitersubstrat durchgeführt, wodurch das nicht silicidierte Metall entfernt wird. Da das Silicid 636 einen geringen Widerstand aufweist, kann es die Geschwindigkeit des Bauelements verbessern. Des Weiteren kann das Silicid 636 einen Strompfad ohne die Barriere der Schwellenspannung der pn-Diode ermöglichen.
Auf einer Oberfläche des Substrats wird ein ILD 638 deckend gebildet, und die resultierende Struktur wird planarisiert. Dann wird eine Kontaktöffnung erzeugt, um das ILD 638 zu durchdringen und eine Verbindung zu dem aktiven Bereich des Halbleitersubstrats herzustellen. Die Kontakte CT1a, CT2a und CT6 bestehen aus leitfähigen Materialien. Wenn die Kontaktöffnung erzeugt ist, kann der pn-Diodenbereich überätzt werden, und die Kontaktöffnung wird mit leitfähigen Materialien gefüllt. Als Folge kann der Kontakt CT6 einen Strompfad ohne die pn-Diode bereitstellen.
Bezugnehmend auf 7B werden zweite leitfähige Schichten 640a, 640b und 660 deckend auf einer Oberfläche des Substrats einschließlich der Kontakte gebildet und strukturiert, um eine Masseleitung 660 und lokale Zwischenverbindungsleitungen 640a und 640b zu bilden.
Bezugnehmend auf 7C wird ein zweites ILD 665 deckend auf der gesamten Oberfläche des Substrats einschließlich der zweiten leitfähigen Schichten 640a, 640b und 660 und eines erzeugten Kontakts CT1a gebildet. Eine dritte leitfähige Schicht wird deckend auf der Oberfläche des Substrats einschließlich des Kontakts CT1a gebildet und strukturiert, um eine erste Bitleitung 670a zu erzeugen.
Die 8A und 8B sind Teildraufsichten, die den Grund für die Bildung eines kreuzförmigen Vorsprungs auf einer Wortleitung veranschaulichen. 8A ist eine Draufsicht, die zeigt, dass sich die Wortleitung aufgrund einer Fehljustierung eventuell nach oben verschiebt, wenn sie in einer geraden Linie gebildet wird. Für den Fall, dass die Fehljustierung der Wortleitung zu einer Verbindung zwischen den aktiven Bereichen führt, wird möglicherweise während nachfolgender Silicidierungsprozesse ein Strompfad gebildet. Dies kann eine Zunahme eines Leckstroms verursachen. Um die Fehljustierung zu verhindern, kann die Breite der Wortleitung vergrößert werden, dies ist jedoch möglicherweise nicht bevorzugt, da es den Integrationsgrad der Bauelemente reduzieren kann.
8B ist eine Draufsicht, die zeigt, dass durch die Bildung von Vorsprüngen, die sich von beiden Seitenwänden der Wortleitung aus erstrecken, diese in 8B unterhalb der Wortleitung ausgebildeten Vorsprünge einen Leckstrom verhindern können, wenn die vorstehende Fehljustierung mit einer Verschiebung der Wortleitung nach oben erzeugt wird. In ähnlicher Weise kann ein Leckstrom in dem Fall, in dem die Fehljustierung mit einer Verschiebung der Wortleitung nach unten erzeugt wird, durch Vorsprünge verhindert werden, die auf einem in 8B oberen Teil der Wortleitung ausgebildet sind.
Gemäß Ausführungsformen der Erfindung, wie vorstehend beschrieben, kann in einer auf einem SOI-Substrat ausgebildeten SRAM-Zelle ein Volumenbereich eines Zugriffstransistors mit der Source-Elektrode eines Treibertransistors durch einen Volumenausdehnungsbereich verbunden werden, der sich von einem aktiven Bereich aus erstreckt. Als Folge kann der floatende Volumeneffekt reduziert oder eliminiert werden.
Außerdem ist der Volumenausdehnungsbereich in bestimmten Ausführungsformen der Erfindung unter einer Wortleitung ausgebildet. Demzufolge kann der Volumenbereich des Zugriffstransistors mit der Source des Treibertransistors ohne Vergrößerung der Zellenfläche verbunden werden.

Claims

SRAM-Zelle, die auf einem Silicium-auf-Isolator(SOI)-Substrat ausgebildet ist, das ein Basissubstrat (607), eine auf dem Basissubstrat ausgebildete vergrabene Isolationsschicht (609) und eine auf der vergrabenen Isolationsschicht ausgebildete Halbleiterschicht aufweist, mit folgenden Merkmalen: – einem Feldbereich (610) der Halbleiterschicht, der einen aktiven Bereich definiert, – einer Wortleitung (WL), die den aktiven Bereich kreuzt, – einer Gate-Elektrode (630a, 630b), die den aktiven Bereich kreuzt, wobei die Gate-Elektrode im Wesentlichen senkrecht zu der Wortleitung angeordnet ist, – einem Knotenbereich (602a, 602b) eines ersten Leitfähigkeitstyps in dem aktiven Bereich zwischen der Wortleitung und der Gate-Elektrode, wobei sich der Knotenbereich mit seiner Unterseite bis zur vergrabenen Isolationsschicht erstreckt, – einem Source-Bereich (603) eines Treibertransistors (DT₁, DT₂) des ersten Leitfähigkeitstyps in dem aktiven Bereich, wobei der Source-Bereich benachbart zu der Gate-Elektrode und auf einer Seite der Gate-Elektrode liegt, die entgegengesetzt zu dem Knotenbereich ist, und sich mit seiner Unterseite bis zur vergrabenen Isolationsschicht erstreckt, und – einem Zugriffstransistor (AT₁, AT₂) mit einem Volumenbereich (601a, 601b), der durch einen Volumenfortsetzungsbereich (600c) der Halbleiterschicht mit einem Teil, der parallel zu der Wortleitung liegt, und einem Teil, der sich von dem aktiven Bereich aus erstreckt, eine elektrisch leitende Verbindung zu dem Source-Bereich des Treibertransistors hat.
SRAM-Zelle nach Anspruch 1, weiter gekennzeichnet durch Wortleitungsvorsprünge, die sich von entgegengesetzten Seiten der Wortleitung aus erstrecken, wobei die Wortleitungsvorsprünge auf entgegengesetzten Seiten des Teils des Volumenfortsetzungsbereichs angeordnet sind, der sich von dem aktiven Bereich aus erstreckt und eine Verbindung mit dem Source-Bereich herstellt.
SRAM-Zelle nach Anspruch 1 oder 2, weiter gekennzeichnet durch – einen Drainbereich des ersten Leitfähigkeitstyps, der benachbart zu der Wortleitung und auf einer Seite der Wortleitung angeordnet ist, die entgegengesetzt zu dem Knotenbereich ist, und – eine Bitleitung, die mit dem Drainbereich verbunden ist.
SRAM-Zelle nach einem der Ansprüche 1 bis 3, weiter gekennzeichnet durch – einen vom Feldbereich (610) definierten zweiten aktiven Bereich, – eine zweite Gate-Elektrode (630a), die wie die erste Gate-Elektrode (620) den ersten und den zweiten aktiven Bereich kreuzt und sich parallel zu der ersten Gate-Elektrode im Wesentlichen senkrecht zu der Wortleitung erstreckt, und – einen zweiten Knotenbereich (602a) des ersten Leitfähigkeitstyps in dem ersten aktiven Bereich zwischen der Wortleitung und der zweiten Gate-Elektrode, – wobei der Source-Bereich (603) einen gemeinsamen Source-Bereich des ersten Leitfähigkeitstyps in dem ersten aktiven Bereich zwischen der ersten und der zweiten Gate-Elektrode bildet und sich der parallel zur Wortleitung verlaufende Teil des Volumenfortsetzungsbereichs unter der Wortleitung erstreckt.
SRAM-Zelle nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass der erste Leitfähigkeitstyp n-leitend ist.
SRAM-Zelle nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass der Volumenfortsetzungsbereich des Weiteren einen Volumenaufnahmebereich (600d) eines zweiten Leitfähigkeitstyps in Kontakt mit dem Source-Bereich des ersten Leitfähigkeitstyps beinhaltet, wobei der Volumenaufnahmebereich auf einer ersten Seite der Wortleitung angeordnet ist.
SRAM-Zelle nach Anspruch 6, weiter gekennzeichnet durch eine Silicidschicht (636), die den Source-Bereich des ersten Leitfähigkeitstyps und den Volumenaufnahmebereich des zweiten Leitfähigkeitstyps verbindet.
SRAM-Zelle nach Anspruch 6, weiter gekennzeichnet durch einen leitfähigen Kontaktstift (CT6), der den Source-Bereich des ersten Leitfähigkeitstyps und den Volumenaufnahmebereich des zweiten Leiffähigkeitstyps verbindet, wobei der leitfähige Kontaktstift mit einer Masseleitung verbunden ist.
SRAM-Zelle nach einem der Ansprüche 6 bis 8, dadurch gekennzeichnet, dass der zweite Leitfähigkeitstyp p-leitend ist.
SRAM-Zelle nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, dass die Breite des Teils des Volumenfortsetzungsbereichs, der parallel zu der Wortleitung ist, kleiner als die Breite der Wortleitung ist.
SRAM-Zelle nach einem der Ansprüche 4 bis 10, weiter gekennzeichnet durch Vorsprünge, die sich von den Seiten der Wortleitung aus erstrecken, wobei jeweils einer der Vorsprünge auf entgegengesetzten Seiten des Volumenfortsetzungsbereichs liegt.
SRAM-Zelle nach einem der Ansprüche 4 bis 11, weiter gekennzeichnet durch – einen gemeinsamen Source-Bereich (605) eines zweiten Leitfähigkeitstyps in dem zweiten aktiven Bereich zwischen der ersten und der zweiten Gate-Elektrode, – einen ersten Drainbereich (606a) des zweiten Leitfähigkeitstyps in dem zweiten aktiven Bereich benachbart zu der ersten Gate-Elektrode und auf einer Seite der ersten Gate-Elektrode, die entgegengesetzt zu dem gemeinsamen Source-Bereich des zweiten Leitfähigkeitstyps ist, und – einen zweiten Drainbereich (606b) des zweiten Leitfähigkeitstyps in dem zweiten aktiven Bereich benachbart zu der zweiten Gate-Elektrode und auf einer Seite der zweiten Gate-Elektrode, die entgegengesetzt zu dem gemeinsamen Source-Bereich des zweiten Leitfähigkeitstyps ist.
SRAM-Zelle nach Anspruch 12, weiter gekennzeichnet durch eine Versorgungsleitung, die mit dem gemeinsamen Source-Bereich des zweiten Leitfähigkeitstyps verbunden ist.
SRAM-Zelle nach Anspruch 12 oder 13, weiter gekennzeichnet durch – eine erste lokale Zwischenverbindungsleitung, die den ersten Knotenbereich, den ersten Drainbereich des zweiten Leitfähigkeitstyps und die zweite Gate-Elektrode verbindet, und – eine zweite lokale Zwischenverbindungsleitung, die den zweiten Knotenbereich, den zweiten Drainbereich des zweiten Leitfähigkeitstyps und die erste Gate-Elektrode verbindet.
SRAM-Zelle nach einem der Ansprüche 4 bis 11, weiter gekennzeichnet durch – einen ersten Drainbereich des ersten Leitfähigkeitstyps in dem ersten aktiven Bereich, der benachbart zu der Wortleitung und auf einer Seite der ersten Wortleitung liegt, die entgegengesetzt zu dem ersten Knotenbereich ist, – einen zweiten Drainbereich des ersten Leitfähigkeitstyps in dem ersten aktiven Bereich, der benachbart zu der Wortleitung und auf einer Seite der Wortleitung liegt, die entgegengesetzt zu dem zweiten Knotenbereich ist, – eine erste Bitleitung, die mit dem ersten Drainbereich des ersten Leitfähigkeitstyps verbunden ist, und – eine zweite Bitleitung, die mit dem zweiten Drainbereich des ersten Leitfähigkeitstyps verbunden ist.
Verfahren zur Herstellung einer SRAM-Zelle auf einem Siliciumauf-Isolator(SOI)-Substrat, das ein Basissubstrat (607), eine auf dem Basissubstrat ausgebildete vergrabene Isolationsschicht (609) und eine auf der vergrabenen Isolationsschicht ausgebildete Halbleiterschicht aufweist, mit folgenden Schritten: – Bilden eines Feldbereichs (610), der einen aktiven Bereich der Halbleiterschicht und einen Volumenfortsetzungsbereich (600c) der Halbleiterschicht definiert, der sich von dem aktiven Bereich aus erstreckt, – Bilden einer Wortleitung (WL), die den aktiven Bereich kreuzt und sich parallel zu dem Volumenfortsetzungsbereich erstreckt, – Bilden einer Gate-Elektrode (630a), die den aktiven Bereich kreuzt und sich im Wesentlichen senkrecht zu der Wortleitung erstreckt, – Bilden eines mit seiner Unterseite die vergrabene Isolationsschicht kontaktierenden Knotenbereichs (602a) eines ersten Leitfähigkeitstyps in dem aktiven Bereich zwischen der Wortleitung und der Gate-Elektrode unter Verwendung der Wortleitung, der Gate-Elektrode und des Feldbereichs als Ionenimplantationsmaske und – Bilden eines mit seiner Unterseite die vergrabene Isolationsschicht kontaktierenden Source-Bereichs (603) des ersten Leitfähigkeitstyps für einen Treibertransistor, wobei der Source-Bereich mit dem Volumenfortsetzungsbereich in dem aktiven Bereich verbunden ist und benachbart zu der Gate-Elektrode sowie auf einer Seite der Gate-Elektrode liegt, die entgegengesetzt zu dem Knotenbereich ist, – wobei der Volumenfortsetzungsbereich (600c) so gebildet wird, dass er eine elektrisch leitende Verbindung eines Volumenbereichs eines Zugriffstransistors mit dem Source-Bereich des Treibertransistors bereitstellt.
Verfahren nach Anspruch 16, weiter gekennzeichnet durch das Bilden eines Volumenaufnahmebereichs eines zweiten Leitfähigkeitstyps in elektrischem Kontakt mit dem Volumenfortsetzungsbereich und dem Source-Bereich des ersten Leitfähigkeitstyps und auf einer ersten Seite der Wortleitung.
Verfahren nach Anspruch 16 oder 17, weiter gekennzeichnet durch folgende Schritte: – Dotieren mit Störstellen des ersten Leitfähigkeitstyps in einem Teil des aktiven Bereichs, um einen Drainbereich benachbart zu der Wortleitung und auf einer Seite der Wortleitung zu bilden, die entgegengesetzt zu dem Knotenbereich liegt, und – Bilden einer Bitleitung, die mit dem Drainbereich elektrisch verbunden ist.
Verfahren nach einem der Ansprüche 16 bis 18, weiter gekennzeichnet durch folgende Schritte: – Bilden eines zweiten aktiven Bereichs mit dem ersten aktiven Bereich und dem Volumenfortsetzungsbereich (600c) der Halbleiterschicht, – Bilden einer zweiten Gate-Elektrode (630b), die wie die erste Gate-Elektrode den ersten und den zweiten aktiven Bereich kreuzt und sich parallel zu der ersten Gate-Elektrode erstreckt, und – Bilden eines zweiten Knotenbereichs (602b) des ersten Leitfähigkeitstyps in dem ersten aktiven Bereich zwischen der Wortleitung und der zweiten Gate-Elektrode, – wobei der Source-Bereich einen gemeinsamen Source-Bereich (603) des ersten Leitfähigkeitstyps in dem ersten aktiven Bereich bildet und der erste Knotenbereich, der zweite Knotenbereich und der gemeinsame Source-Bereich unter Verwendung der Wortleitung, der ersten und der zweiten Gate-Elektrode und des Feldbereichs als Ionenimplantationsmaske gebildet werden.
Verfahren nach einem der Ansprüche 16 bis 19, dadurch gekennzeichnet, dass der erste Leitfähigkeitstyp n-leitend ist.
Verfahren nach Anspruch 19 oder 20, weiter gekennzeichnet durch das Bilden eines Volumenaufnahmebereichs (600d) eines zweiten Leitfähigkeitstyps in Kontakt mit dem Volumenfortsetzungsbereich und dem gemeinsamen Source-Bereich des ersten Leitfähigkeitstyps.
Verfahren nach einem der Ansprüche 16 bis 21, weiter gekennzeichnet durch das Bilden einer Silicidschicht auf dem Source-Bereich des ersten Leitfähigkeitstyps und des Volumenaufnahmebereichs des zweiten Leitfähigkeitstyps, die sich dazwischen erstreckt.
Verfahren nach einem der Ansprüche 17, 18, 21 und 22, weiter gekennzeichnet durch die Schritte: – Überätzen des Source-Bereichs des ersten Leitfähigkeitstyps und des Volumenaufnahmebereichs des zweiten Leitfähigkeitstyps, um einen leitfähigen Kontaktstift zu bilden, und – Bilden einer Masseleitung, die mit dem leitfähigen Kontaktstift elektrisch verbunden ist.
Verfahren nach einem der Ansprüche 17, 18 und 21 bis 23, dadurch gekennzeichnet, dass der zweite Leitfähigkeitstyp p-leitend ist.
Verfahren nach einem der Ansprüche 16 bis 24, dadurch gekennzeichnet, dass wenigstens ein Teil des Volumenfortsetzungsbereich schmaler als die Wortleitung ausgebildet ist.
Verfahren nach einem der Ansprüche 16 bis 25, weiter gekennzeichnet durch das Bilden von Vorsprüngen, die sich von entgegengesetzten Seiten der Wortleitung aus erstrecken.
Verfahren nach einem der Ansprüche 19 bis 26, weiter gekennzeichnet durch die Schritte: – Bilden eines gemeinsamen Source-Bereichs des zweiten Leitfähigkeitstyps in dem zweiten aktiven Bereich zwischen der ersten und der zweiten Gate-Elektrode, – Bilden eines ersten Drainbereichs des zweiten Leitfähigkeitstyps in dem zweiten aktiven Bereich, der benachbart zu der ersten Gate-Elektrode und auf einer Seite der ersten Gate-Elektrode liegt, die entgegengesetzt zu dem gemeinsamen Source-Bereich des zweiten Leitfähigkeitstyps ist, und – Bilden eines zweiten Drainbereichs des zweiten Leitfähigkeitstyps in dem zweiten aktiven Bereich, der benachbart zu der zweiten Gate-Elektrode und auf einer Seite der zweiten Gate-Elektrode liegt, die entgegengesetzt zu dem gemeinsamen Source-Bereich des zweiten Leitfähigkeitstyps ist.
Verfahren nach Anspruch 27, weiter gekennzeichnet durch das Bilden einer Versorgungsleitung, die mit dem gemeinsamen Source-Bereich des zweiten Leitfähigkeitstyps verbunden ist.
Verfahren nach Anspruch 27 oder 28, weiter gekennzeichnet durch folgende Schritte: – Bilden einer ersten lokalen Zwischenverbindungsleitung, die den ersten Knotenbereich, den ersten Drainbereich des zweiten Leitfähigkeitstyps und die zweite Gate-Elektrode verbindet, und – Bilden einer zweiten lokalen Zwischenverbindungsleitung, die den zweiten Knotenbereich, den zweiten Drainbereich des zweiten Leitfähigkeitstyps und die erste Gate-Elektrode verbindet.
Verfahren nach einem der Ansprüche 27 bis 29, weiter gekennzeichnet durch die Schritte: – Bilden eines ersten Drainbereichs des ersten Leitfähigkeitstyps in dem ersten aktiven Bereich, der benachbart zu der Wortleitung und auf einer Seite der Wortleitung liegt, die entgegengesetzt zu dem ersten Knotenbereich ist, – Bilden eines zweiten Drainbereichs des ersten Leitfähigkeitstyps in dem ersten aktiven Bereich, der benachbart zu der Wortleitung und auf einer Seite der Wortleitung liegt, die entgegengesetzt zu dem zweiten Knotenbereich ist, – Bilden einer ersten Bitleitung, die mit dem ersten Drainbereich des ersten Leitfähigkeitstyps verbunden ist, und – Bilden einer zweiten Bitleitung, die mit dem zweiten Drainbereich des zweiten Leitfähigkeitstyps verbunden ist.