DE10312149A1 - SRAM-Zelle auf SOI-Substrat und Herstellungsverfahren - Google Patents

SRAM-Zelle auf SOI-Substrat und Herstellungsverfahren

Info

Publication number
DE10312149A1
DE10312149A1 DE10312149A DE10312149A DE10312149A1 DE 10312149 A1 DE10312149 A1 DE 10312149A1 DE 10312149 A DE10312149 A DE 10312149A DE 10312149 A DE10312149 A DE 10312149A DE 10312149 A1 DE10312149 A1 DE 10312149A1
Authority
DE
Germany
Prior art keywords
region
conductivity type
word line
gate electrode
area
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE10312149A
Other languages
English (en)
Other versions
DE10312149B4 (de
Inventor
Mu-Kyoung Jung
Young-Wug Kim
Hee-Sung Kang
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of DE10312149A1 publication Critical patent/DE10312149A1/de
Application granted granted Critical
Publication of DE10312149B4 publication Critical patent/DE10312149B4/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Thin Film Transistor (AREA)

Abstract

Die Erfindung bezieht sich auf eine SRAM-Zelle auf einem SOI-Substrat, das ein Basissubstrat (607), eine auf dem Basissubstrat ausgebildete vergrabene Isolationsschicht (609) und eine auf der vergrabenen Isolationsschicht ausgebildete Halbleiterschicht aufweist, mit einem Feldbereich (610) der Halbleiterschicht, der einen aktiven Bereich definiert, einer Wortleitung (WL), die den aktiven Bereich kreuzt, und einer Gate-Elektrode, die den aktiven Bereich kreuzt, wobei die Gate-Elektrode im Wesentlichen senkrecht zu der Wortleitung angeordnet ist, sowie auf ein zugehöriges Herstellungsverfahren. DOLLAR A Erfindungsgemäß beinhaltet die SRAM-Zelle einen Knotenbereich (602a) eines ersten Leitfähigkeitstyps in dem aktiven Bereich zwischen der Wortleitung und der Gate-Elektrode, einen Source-Bereich (603) des ersten Leitfähigkeitstyps in dem aktiven Bereich, wobei der Source-Bereich benachbart zu der Gate-Elektrode und auf einer Seite der Gate-Elektrode liegt, die entgegengesetzt zu dem Knotenbereich ist, und einen Volumenausdehnungsbereich (600c) mit einem Teil, der parallel zu der Wortleitung liegt, und einem Teil, der sich von dem aktiven Bereich aus erstreckt und eine Verbindung mit dem Source-Bereich herstellt. DOLLAR A Verwendung in der SRAM-Halbleitertechnologie.

Description

  • Die Erfindung bezieht sich auf eine statische Speicherzelle mit wahlfreiem Zugriff (SRAM) auf einem Silicium-auf-Isolator(SIO)-Substrat und ein Verfahren zur Herstellung derselben.
  • Typischerweise beinhaltet eine SRAM-Zelle ein Paar von Invertern, wobei die Ausgänge der Inverter zur Bildung eines Flip-Flops kreuzgekoppelt sind. Die typische SRAM-Zelle beinhaltet vier Transistoren zum Speichern von Daten und zwei Transistoren zur Auswahl einer speziellen Zelle. Anders als bei dynamischen Speicherzellen mit wahlfreiem Zugriff (DRAM) erlauben SRAM-Zellen typischerweise aufgrund des Flip-Flop-Rückkopplungseffekts eine Speicherung statischer Daten sogar ohne Aufl rischoperationen.
  • Fig. 1 ist ein Schaltbild einer herkömmlichen SRAM-Zelle. Bezugnehmend auf Fig. 1 beinhaltet diese SRAM-Zelle ein Paar von Zugriffstransistoren AT1 und AT2, ein Paar von Pull-up-Transistoren PT1 und PT2 sowie ein Paar von Treibertransistoren DT1 und DT2. Die Transistoren PT1 und DT1 bilden einen ersten Inverter, und die Transistoren PT2 und DT2 bilden einen zweiten Inverter. Der erste und der zweite Inverter sind an Knoten N1 und N2 kreuzgekoppelt.
  • Source-Bereiche der Transistoren DT1 und DT2 sind mit einer Masseleitung Vss gekoppelt, und Source-Bereiche der Transistoren PL und PT2 sind mit einer Versorgungsleitung Vdd gekoppelt. Ein Drain-Bereich des Transistors Ati ist mit einer ersten Bitleitung BL1 gekoppelt, und ein Drain-Bereich des Transistors AT2 ist mit einer zweiten Bitleiturig BL2 gekoppelt. Source-Bereiche der Transistoren AT1 und AT2 sind mit dem Knoten N1 beziehungsweise N2 gekoppelt. Gate-Elektroden der Transistoren AT1 und AT2 sind mit einer gemeinsamen Wortleitung WL gekoppelt.
  • Fig. 2 ist eine Draufsicht auf eine herkömmliche SRAM-Zelle. Wie aus Fig. 2 ersichtlich, ist ein Feldbereich 210 an einem Substrat ausgebildet, um einen ersten und einen zweiten aktiven Bereich 200a und 200b zu definieren. Ein n+-leitender aktiver Bereich wird durch starkes Dotieren mit n-leitenden Störstellen in einem mit "A" bezeichneten Bereich gebildet, und ein p+-leitender aktiver Bereich wird durch starkes Dotieren mit p-leitenden Störstellen in einem mit "B" bezeichneten Bereich gebildet.
  • Die Wortleitung 220 kreuzt den aktiven Bereich 200a, um Gates der Transistoren AT1 und AT2 zu bilden. Eine erste Gate-Elektrode 230a ist rechtwinklig zu der Wortleitung 220 angeordnet und kreuzt die aktiven Bereiche 200a und 200b, um Gates der Transistoren DT1 und PT1 zu bilden und um die Gates zu verbinden. Eine zweite Gate-Elektrode 230b ist parallel zu der ersten Gate-Elektrode 230a angeordnet, um Gates der Transistoren DT2 und PT2 zu bilden und die Gates zu verbinden.
  • Der n-leitende Störstellenbereich n+, der zwischen den Transistoren AT1 und DT1 angeordnet ist, bildet den Knoten N1. Der Knoten N1 ist mit einer lokalen, nicht gezeigten Zwischenverbindungsleitung mittels eines Kontakts CT2a gekoppelt. Die lokale Zwischenverbindungsleitung ist mit einer Drain des Transistors PT1 mittels eines Kontakts CT5a gekoppelt und ist mit den Gates der Transistoren DT2 und PT2 gekoppelt.
  • Der n-leitende Störstellenbereich n+, der zwischen den Transistoren AT2 und DT2 angeordnet ist, bildet den Knoten N2. Der Knoten N2 ist mit der lokalen, nicht gezeigten Zwischenverbindungsleitung mittels eines Kontakts CT2b gekoppelt. Die lokale Zwischenverbindungsleitung ist mit einer Drain des Transistors PT2 mittels eines Kontakts CT5b gekoppelt und ist mit den Gates der Transistoren DT1 und PT1 gekoppelt.
  • Die Kontakte CT1a und CT1b verbinden die Drains der Transistoren AT1 und AT2 mit je einer der separaten, nicht gezeigten Bitleitungen. Der Kontakt CT4 verbindet die Source der Transistoren PT1 und PT2 mit der nicht gezeigten Versorgungsleitung Vdd, und der Kontakt CT6 verbindet die Source der Transistoren DT1 und DT2 mit einer nicht gezeigten Masseleitung Vss.
  • Da integrierte Halbleiterschaltkreise immer höher integriert werden und bei höherer Geschwindigkeit mit geringerer Leistung arbeiten sollen, wurden extensive Techniken zur Bildung von SOI-Bauelementen untersucht. SOI beinhaltet typischerweise die Bildung einer einkristallinen Siüciumschicht auf einer Isolationsschicht, um eine Integration von auf der Siliciumschicht angeordneten Bauelementen zu ermöglichen.
  • Fig. 3 ist eine Querschnittansicht eines auf einem SOI-Substrat ausgebildeten herkömmlichen Transistors. Bezugnehmend auf Fig. 3 ist eine vergrabene Isolationsschicht 305 auf einem Basissubstrat 300 ausgebildet, und eine p-leitende, leicht dotierte Halbleiterschicht ist auf der vergrabenen Isolationsschicht 305 ausgebildet. Ein Feldbereich 310 ist an der Halbleiterschicht vorgesehen, um einen aktiven Bereich zu definieren. Source- und Drain-Bereiche 315 sind in der Halbleiterschicht bereitgestellt. Ein Volumenbereich 320 ist zwischen dem Source- und dem Drain-Bereich 315 vorgesehen. Eine Gate-Elektrode 330 ist auf dem Volumenbereich 320 ausgebildet, und eine Gate-Isolationsschicht 325 ist zwischen der Gate-Elektrode 330 und dem Volumenbereich 320 vorgesehen. Gate-Abstandshalter 335 sind an Seitenwänden der Gate-Elektrode 330 ausgebildet.
  • Im Vergleich zu Halbleiterbauelementen, die unter Verwendung herkömmlicher Volumenwafer hergestellt werden, können SOI-Bauelemente, die unter Verwendung von SOI-Wafern gefertigt wurden, aufgrund einer niedrigen Übergangskapazität, einer Reduktion von durch Alphateilchen in Speicherbauelementen hervorgerufenen Fehlern und dergleichen Vorteile für Hochgeschwindigkeitsvorgänge aufweisen.
  • Herkömmliche SOI-Bauelemente können jedoch an sogenannten floatenden Volumeneffekten, d. h. Volumen-Potentialschwebeeffekten, leiden. Diese können auftreten, wenn der Volumenbereich des Bauelements nicht mit einem festen elektrischen Potential verbunden ist, der Volumenbereich des Bauelements vielmehr ein auf seiner Vorgeschichte basierendes elektrisches Potential besitzt. Wenn zum Beispiel sowohl der Source- als auch der Drain-Bereich des Transistors auf einem hohen Logikpegel liegen, wird der Volumenbereich mit äquivalenten Spannungen geladen. Danach ist die Verbindung zwischen der Source (oder der Drain) und dem Volumenbereich positiv vorgespannt, wenn die Source (oder die Drain) des Transistors schnell auf einen niedrigen Logikpegel wechselt. Demzufolge kann ein parasitärer Bipolartransistor gebildet werden, der zu der Erzeugung eines Leckstroms führen kann.
  • Die Fig. 4A und 4B stellen dar, dass ein Bipolartransistor so arbeiten kann, dass er einen Leckstrom in einem MOS-Transistor erzeugt.
  • Bezugnehmend auf Fig. 4A kann selbst dann aufgrund des floatenden Volumeneffektes ein Leckstrom erzeugt werden, wenn sich ein Zugriffstransistor im Aus-Zustand befindet. Wenn zum Beispiel ein hohes Signal in einem Knoten gespeichert wird, kann die Bitleitungsspannung während einer Zeitspanne von ungefähr 1 µs bis 100 ms mit dem hohen Pegel angelegt werden. Danach wird die Bitleitungsspannung während einer kurzen Zeitspanne von ungefähr 1 ns bis 10 ns auf einen niedrigen Pegel geändert. In diesem Fall wird ein Leckstrom an dem Knoten in Richtung der Bitleitung erzeugt.
  • Bezugnehmend auf Fig. 4B stellt eine Kurve den Leckstrom als Funktion der Betriebsspannung der Bitleitung unter Verwendung einer Länge der Gate-Elektrode von 0,11 µm dar, die Betriebsspannung der Bitleitung wurde während einer Zeitspanne von ungefähr 10 ms mit einem hohen Pegel angelegt. Danach wurde die Betriebsspannung der Bitleitung während einer Zeitspanne von Sns mit einem niedrigen Pegel angelegt. Als Folge wurde ein Leckstrom erzeugt.
  • Der Erfindung liegt als technisches Problem die Bereitstellung einer SRAM-Zelle auf einem SOI-Substrat, bei welcher der floatende Volumeneffekt eleminiert oder reduziert ist, bevorzugt ohne den Flächenbedarf zu erhöhen, und eines zugehörigen Herstellungsverfahrens zugrunde.
  • Die Erfindung löst dieses Problem durch die Bereitstellung einer SRAM- Zelle mit den Merkmalen des Patentanspruchs 1, 4 oder 16 und eines zugehörigen Herstellungsverfahrens mit den Merkmalen des Patentanspruchs 19 oder 22. Die Erfindung stellt eine Silicium-auf-Isolator(SOI)- SRAM-Zelle und ein Verfahren zur Herstellung einer SOI-SRAM-ZelIe zur Verfügung, bei welcher der Volumenbereich eines Zugriffstransistors der SRAM-Zelle mit der Source eines Treibertransistors der SRAM-Zelle gekoppelt ist.
  • Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
  • Vorteilhafte, nachfolgend beschriebene Ausführungsformen der Erfindung sowie das zu deren besserem Verständnis oben erläuterte, herkömmliche Ausführungsbeispiel sind in den Zeichnungen dargestellt, in denen zeigen:
  • Fig. 1 ein Schaltbild einer herkömmlichen SRAM-Speicherzelle,
  • Fig. 2 eine Draufsicht auf eine herkömmliche SRAM-Speicherzelle,
  • Fig. 3 eine Querschnittansicht eines herkömmlichen Transistors, der auf einem SOI-Substrat ausgebildet ist,
  • Fig. 4A und 4B ein Schaltbild und eine graphische Darstellung, die veranschaulichen, dass ein Bipolartransistor derart wirkt, dass ein Leckstrom in einem MOS-Transistor erzeugt wird,
  • Fig. 5 ein Schaltbild einer erfindungsgemäßen SRAM-Speicherzelle,
  • Fig. 6A bis 6C Draufsichten auf eine erfindungsgemäße SRAM- Speicherzelle,
  • Fig. 7A eine Querschnittansicht entlang einer Linie I-I' von Fig. 6A,
  • Fig. 7B eine Querschnittansicht entlang einer Linie II-II' von Fig. 6B,
  • Fig. 7C eine Querschnittansicht entlang einer Linie III-III' von Fig. 6C und
  • Fig. 8A und 8B Teildraufsichten zur Darstellung der Bildung eines kreuzförmigen Vorsprungs auf einer Wortleitung in Ausführungsformen der Erfindung.
  • Die Erfindung wird im Folgenden unter Bezugnahme auf die Fig. 5 bis 8B vollständiger beschrieben.
  • Fig. 5 ist ein Schaltbild einer SRAM-Zelle gemäß Ausführungsformen der Erfindung. Im Vergleich zu der in Fig. 2 dargestellten herkömmlichen SRAM-Zelle ist in der in Fig. 5 dargestellten SRAM-Zelle der Volumenbereich eines Transistors AT1 mit der Source eines Transistors DT1 verbunden, und der Volumenbereich eines Transistors AT2 ist mit einer Source eines Transistors DT2 verbunden. Spezieller ist eine gemeinsame Source von Transistoren PT1 und PT2 mit einer Versorgungsleitung Vdd gekoppelt. Die Drain des Transistors PT1 ist mit dem Knoten N1 gekoppelt, und die Drain des Transistors PT2 ist mit dem Knoten N2 gekoppelt. Das Gate des Transistors PT1 ist sowohl mit dem Gate des Transistors DT1 als auch dem Knoten N2 verbunden. Das Gate des Transistors PT2 ist sowohl mit dem Gate des Transistors DT2 als auch dem Knoten N1 verbunden. Die Drain des Zugriffstransistors AT1 ist mit der Bitleitung BL1 gekoppelt, und seine Source ist mit dem Knoten N1 gekoppelt. In ähnlicher Weise ist die Drain des Zugriffstransistors AT2 mit der Bitleitung BL2 gekoppelt, und seine Source ist mit dem Knoten N2 gekoppelt. Gate-Elektroden der Zugriffstransistoren AT1 und AT2 sind mit der Wortleitung WL gekoppelt. Die Drain des Treibertransistors DT1 ist mit dem Knoten N 1 gekoppelt, und sein Gate ist, wie vorstehend beschrieben, sowohl mit dem Pull-up-Transistor PT1 als auch dem Knoten N2 verbunden. In ähnlicher Weise ist die Drain des Treibertransistors DT2 mit dem Knoten N2 gekoppelt, und sein Gate ist sowohl mit dem Pull-up-Transistor PT2 als auch dem Knoten N1 verbunden, wie vorstehend beschrieben. Die Source-Elektroden der Treibertransistoren DT1 und DT2 sind mit einer Masseleitung Vss verbunden. Gemäß Ausführungsformen der Erfindung ist der Volumenbereich des Zugriffstransistors mit der Source des Treibertransistors gekoppelt. Als Folge kann der Leckstrom eines Bipolartransistors reduziert oder eliminiert werden, wenn der Volumenbereich des Zugriffstransistors floatet.
  • Die Fig. 6A bis 6D sind Draufsichten auf eine SRAM-Zelle gemäß Ausführungsformen der Erfindung. Die SRAM-Zellen werden symmetrisch in spiegelbildlicher Weise wiederholt gebildet.
  • Fig. 6A ist eine Draufsicht zur Darstellung eines Feldbereichs 610, einer ersten leitfähigen Schicht und eines Kontaktstifts. Bezugnehmend auf Fig. 6A ist der Feldbereich 610 gebildet, um einen ersten aktiven Bereich 600a, in dem ein n-leitender Transistor erzeugt ist, einen zweiten aktiven Bereich 600b, in dem ein p-leitender Transistor erzeugt ist, einen Volumenausdehnungsbereich 600c und einen Volumenaufnahmebereich 600d zu definieren.
  • Erste leitfähige Schichten 620, 630a und 630b sind auf dem aktiven Bereich und dem Feldbereich angeordnet. Die ersten leitfähigen Schichten bilden eine Wortleitung 620 und eine Gate-Elektrode 630a und 630b. Die Wortleitung 620 kreuzt den ersten aktiven Bereich 600a, um Gates der Transistoren AT1 und AT2 zu bilden. Speziell weist die Wortleitung 620 Vorsprünge 621 auf, die sich sowohl von der unteren als auch der oberen Seite der Wortleitung 620 aus erstrecken, wie nachfolgend detaillierter beschrieben wird. Außerdem ist der Volumenausdehnungsbereich 600c, der ein aktiver Bereich parallel zu der Wortleitung 620 ist, unter der Wortleitung 620 ausgebildet. Der Volumenausdehnungsbereich 600c verbindet Volumenbereiche 601a beziehungsweise 601b der Zugriffstransistoren AT1 und AT2 mit einem gemeinsamen Source-Bereich 603 der Treibertransistoren DT1 und DT2. Die Breite des Volumenausdehnungsbereichs 600c kann in einigen Ausführungsformen kleiner als jene der Wortleitung 620 sein.
  • Die erste Gate-Elektrode 630a ist rechtwinklig zu der Wortleitung 620 angeordnet und kreuzt die aktiven Bereiche 600a und 600b, um Gates der Transistoren DT1 und PT1 zu bilden und die Gates zu verbinden. Die zweite Gate-Elektrode 630b ist parallel zu der ersten Gate-Elektrode 630a angeordnet und kreuzt die aktiven Bereiche 600a und 600b, um Gates der Transistoren DT2 und PT2 zu bilden und die Gates zu verbinden.
  • Nach der Bildung der ersten leitfähigen Schichten wird mit Störstellen in den aktiven Bereichen 600a, 600b und 600d unter Verwendung der ersten leitfähigen Schichten 620, 630a und 630b ebenso wie des Feldbereichs 610 als Ionenimplantationsmaske dotiert. Ein n-leitender aktiver Bereich n+ wird durch starkes Dotieren mit n-leitenden Störstellen in einem mit dem Bezugszeichen A bezeichneten Bereich erzeugt. Ein p- leitender aktiver Bereich p+ wird durch starkes Dotieren mit p-leitenden Störstellen in einem mit dem Bezugszeichen B bezeichneten Bereich erzeugt.
  • Der n-leitende aktive Bereich n+ beinhaltet einen ersten Knotenbereich 602a (N1) zwischen der Wortleitung 620 und der ersten Gate-Elektrode 630a, einen zweiten Knotenbereich 602b (N2) zwischen der Wortleitung 620 und der zweiten Gate-Elektrode 630b, den gemeinsamen Sourcebereich 603 der Transistoren DT1 und DT2 zwischen der ersten und der zweite Gate-Elektrode 630a und 630b, einen ersten Drainbereich 604a des Transistors AT1, der benachbart zu der Wortleitung 620 und entgegengesetzt zu dem ersten Knotenbereich N1 angeordnet ist, sowie einen zweiten Drainbereich 604b des Transistors AT2, der benachbart zu der Wortleitung 620 und entgegengesetzt zu dem zweiten Knotenbereich N2 angeordnet ist.
  • Der p-leitende aktive Bereich p+ beinhaltet einen gemeinsamen Sourcebereich 605 der Transistoren PT1 und PT2 zwischen der ersten und der zweiten Gate-Elektrode 630a und 630b, einen ersten Drainbereich 606a des Transistors PT1, der benachbart zu der ersten Gate-Elektrode 630a und entgegengesetzt zu dem gemeinsamen Sourcebereich 605 angeordnet ist, sowie einen zweiten Drainbereich 606b des Transistors PT2, der benachbart zu der zweiten Gate-Elektrode 630b und entgegengesetzt zu dem gemeinsamen Sourcebereich 605 angeordnet ist. Speziell beinhalten die SRAM-Zellen-Ausführungsformen der Erfindung im Vergleich zu dem herkömmlichen SRAM des Weiteren den Volumenaufnahmebereich 600d, der ein mit dem Volumenausdehnungsbereich 600c verbundener, p-leitender Störstellenbereich ist.
  • Gemäß Ausführungsformen der Erfindung sind die Volumenbereiche 601a und 601b der Zugriffstransistoren AT1 und AT2 mit dem gemeinsamen Sourcebereich 603 der Treibertransistoren DT1 und DT2 elektrisch zu verbinden. Unglücklicherweise existiert ein unerwünschter pn- Übergang zwischen dem Volumenaufnahmebereich 600d, der mit dem Volumenausdehnungsbereich 600c verbunden ist, und dem gemeinsamen Sourcebereich 603 der Treibertransistoren DT1 und DT2. Das heißt, der pn-Übergang ist zwischen dem n-leitenden, gemeinsamen Sourcebereich 603 (n+) und dem p-leitenden Volumenaufnahmebereich 600d (p+) ausgebildet, der mit dem Volumenausdehnungsbereich 600c verbunden ist. Der pn-Übergang wirkt als Barriere, die einen Strompfad des Volumenaufnahmebereichs 600d, der mit den Volumenbereichen 601a und 601b der Zugriffstransistoren verbunden ist, zu dem gemeinsamen Sourcebereich 603 verhindert. Demzufolge ist, da der Strompfad bei einer Schwellenspannung oder höher erzeugt wird, möglicherweise ein zusätzlicher Prozess notwendig, um den Strompfad ohne die Barriere zu erzeugen, wie später beschrieben.
  • Auf der Oberfläche des Substrates einschließlich der ersten leitfähigen Schichten 620, 630a und 630b wird deckend eine dielektrische Zwischenschicht (ILD) erzeugt. Ein leitfähiger Kontaktstift (im Folgenden auch einfach als Kontakt bezeichnet) wird gebildet, um die ILD zu durchdringen. Der Kontakt beinhaltet einen Kontakt CT1a, der in dem ersten Drainbereich 604a des Transistors AT1 ausgebildet ist, einen Kontakt CT1b, der in dem zweiten Drainbereich 604b des Transistors AT2 ausgebildet ist, einen Kontakt CT2a, der in dem ersten Knotenbereich 602a (N1) ausgebildet ist, einen Kontakt CT2b, der in dem zweiten Knotenbereich 602b (N2) ausgebildet ist, einen Kontakt CT3a, der in dem Bereich der ersten Gate-Elektrode 630a ausgebildet ist, einen Kontakt CT3b, der in dem Bereich der zweiten Gate-Elektrode 630b ausgebildet ist, einen Kontakt CT4, der in dem gemeinsamen Sourcebereich 605 der Transistoren PT1 und PT2 ausgebildet ist, einen Kontakt CT5a, der in dem ersten Drainbereich 606a des Transistors PT1 ausgebildet ist, einen Kontakt CT5b, der in dem zweiten Drainbereich 606b des Transistors PT2 ausgebildet ist, sowie einen Kontakt CT6, der in dem gemeinsamen Sourcebereich 603 der Transistoren DT1 und DT2 ausgebildet ist.
  • Fig. 6B ist eine Draufsicht zur Darstellung von zweiten leitfähigen Schichten 640a, 640b, 650 und 660 auf der Struktur von Fig. 6A. Die zweiten leitfähigen Schichten bilden lokale Zwischenverbindungsleitungen 640a und 640b, eine Versorgungsleitung Vdd 650 sowie eine Masseleitung Vss 660.
  • Bezugnehmend auf die Fig. 6A und 6B ist die erste lokale Zwischenverbindungsleitung 640a mit dem ersten Knotenbereich 602a (N1) über den Kontakt CT2 gekoppelt, mit dem ersten Drainbereich 606a des Transistors PT1 über den Kontakt CT5a gekoppelt und mit der Gate-Elektrode 630b der Transistoren DT2 und PT2 über den Kontakt CT3b gekoppelt. In ähnlicher Weise ist die zweite lokale Zwischenverbindungsleitung 640b mit dem zweiten Knotenbereich 602b (N2) über den Kontakt CT2b gekoppelt, mit dem zweiten Drainbereich 606b des Transistors PT2 über den Kontakt CT5b gekoppelt und mit der Gate-Elektrode 630a der Transistoren DT1 und PT1 über den Kontakt CT3a gekoppelt. Die Versorgungsleitung Vdd 650 verbindet den gemeinsamen Sourcebereich der Transistoren PT1 und PT2 mit einer Versorgungsspannung über den Kontakt CT4. Die Masseleitung Vss 660 verbindet den gemeinsamen Sourcebereich der Transistoren DT1 und DT2 mit Masse über den Kontakt CT6.
  • Fig. 6C ist eine Draufsicht zur Darstellung von dritten leitfähigen Schichten auf der Struktur von Fig. 6B. Die dritten leitfähigen Schichten bilden Bitleitungen 670a und 670b.
  • Bezugnehmend auf die Fig. 6A, 6B und 6C verbindet die erste Bitleitung 670a den ersten Drainbereich 604a des Transistors AT1 mit einer ersten Bitleitung über den Kontakt CT1a. In ähnlicher Weise verbindet die zweite Bitleitung 670b den zweiten Drainbereich 604b des Transistors AT2 mit einer zweiten Bitleitung über den Kontakt CT1b.
  • Fig. 7A ist eine Querschnittansicht entlang einer Linie I-I' von Fig. 6A,
  • Fig. 7B ist eine Querschnittansicht entlang einer Linie II-II' von Fig. 6B, und Fig. 7C ist eine Querschnittansicht entlang einer Linie III-III' von Fig. 6C. Die Querschnittansichten der Fig. 7A bis 7C verlaufen in der Richtung des Zugriffstransistors A11, des Treibertransistors DT1 und der Wortleitung WL. Die gleichen Teile wie jene in den Fig. 6A bis 6C dargestellten sind mit den gleichen Bezugszeichen dargestellt. Scheitelhöhen, die in den Fig. 6A bis 6C dargestellt sind, sind in den Fig. 7A bis 7C mit gestrichelten Linien wiedergegeben.
  • Bezugnehmend auf Fig. 7A werden nach der Durchführung eines Prozesses zur Isolierung von Bauelementen eine erste leitfähige Schicht und ein Kontaktstift an einem SOI-Substrat gebildet.
  • Das SOI-Substrat beinhaltet ein Basissubstrat 607, eine vergrabene Isolationsschicht 609, die auf dem Basissubstrat 607 ausgebildet ist, und ein leicht dotiertes, p-leitendes Halbleitersubstrat, das in der vergrabenen Isolationsschicht 609 ausgebildet ist.
  • Ein Feldbereich 610 wird auf der Halbleiterschicht gebildet, um einen aktiven Bereich zu definieren. Das heißt, die Halbleiterschicht wird geätzt, um einen Graben zu bilden, und der Graben wird ausreichend mit einem isolierenden Material gefüllt. Die resultierende Struktur wird dann durch chemisch-mechanisches Polieren (CMP) poliert, um den Feldbereich 610 zu bilden.
  • Als nächstes werden eine Gate-Isolationsschicht 612 und erste leitfähige Schichten 620 und 630a auf der Oberfläche des Substrates deckend gebildet und strukturiert, um eine Wortleitung 620, eine Gate-Elektrode 620 eines Transistors AT1 und eine Gate-Elektrode 630a eines Transistors DT1 zu bilden. Die ersten leitfähigen Schichten 620 und 630a können aus wenigstens einem Material bestehen, das aus der Gruppe ausgewählt ist, die aus dotiertem Polycid, Kobalt, Wolfram, Titan, Nickel, Tantal, Titannitrid, Tantalnitrid und Wolframnitrid besteht.
  • Unter Verwendung der ersten leitfähigen Schichten 620 und 630a und des Feldbereichs 610 als Ionenimplantationsmaske wird mit Störstellen leicht in dem aktiven Bereich dotiert, um einen Störstellenbereich 632 zu bilden.
  • Eine Gateabstandshalter-Isolationsschicht wird auf der Oberfläche des Substrats deckend erzeugt und zurückgeätzt, um einen Abstandshalter 634 an Seitenwänden der ersten leitfähigen Schichten 620 und 630a zu bilden.
  • Danach wird unter Verwendung einer nicht gezeigten Photoresiststruktur als Ionenimplantationsmaske mit Störstellen stark dotiert, um n-leitende aktive Bereiche 602a, 603 und 604a zu bilden. Die n-leitenden aktiven Bereiche beinhalten einen ersten Knotenbereich 602a, einen Source- Bereich 603 des Transistors DT1 und einen ersten Drainbereich 604a des Transistors AT1, wie in Fig. 7A dargestellt.
  • Als nächstes wird unter Verwendung einer nicht gezeigten Photoresiststruktur als Ionenimplantationsmaske stark mit Störstellen dotiert, um einen p-leitenden Volumenaufnahmebereich 600d zu bilden. Bezugnehmend auf die Fig. 6A und 7A ist ein Volumenbereich 601a des Zugriffstransistors AT1 mit dem p-leitenden, stark dotierten Volumenaufnahmebereich 600d durch einen Volumenausdehnungsbereich 600c verbunden, der unter der Wortleitung 620 (WL) ausgebildet ist. Der p- leitende Volumenaufnahmebereich 600d bildet einen pn-Übergang zusammen mit dem gemeinsamen Source-Bereich 603 des bereits gebildeten Transistors DT1. Wie vorstehend beschrieben, ist es erforderlich, einen Strompfad ohne jegliche Barriere zu bilden, da der Übergang eine Schwellenspannung aufweist.
  • Das Substrat wird silicidiert, um eine Silicidschicht 636 zu bilden. Nach dem Aufbringen eines Materials, das aus der Gruppe ausgewählt ist, die aus Ti, Co und Ni besteht, auf dem Substrat kann durch schnelles thermisches Tempern (RTP) oder Tempern unter Verwendung eines Ofens ein thermischer Prozess an dem Substrat durchgeführt werden. Als Folge des thermischen Prozesses werden das Metall, das auf den aktiven Bereichen 602a, 603 und 604a ausgebildet ist, ebenso wie die ersten leitfähigen Schichten 620 und 630a zusammen mit den aktiven Bereichen und den ersten leitfähigen Schichten silicidiert, während das auf dem Abstandshalter 634 ausgebildete Metall nicht silicidiert wird. Dies erzeugt ein Silicid, wie TiSi2, CoSi2 oder NiSi2. Wenn der thermische Prozess abgeschlossen ist, wird ein Reinigungsprozess unter Verwendung einer Mischlösung aus H2SO4 und H2O2 an dem Halbleitersubstrat durchgeführt, wodurch das nicht silicidierte Metall entfernt wird. Da das Silicid 636 einen geringen Widerstand aufweist, kann es die Geschwindigkeit des Bauelements verbessern. Des Weiteren kann das Silicid 636 einen Strompfad ohne die Barriere der Schwellenspannung der pn- Diode ermöglichen.
  • Auf einer Oberfläche des Substrats wird ein ILD 638 deckend gebildet, und die resultierende Struktur wird planarisiert. Dann wird eine Kontaktöffnung erzeugt, um das ILD 638 zu durchdringen und eine Verbindung zu dem aktiven Bereich des Halbleitersubstrats herzustellen. Die Kontakte CT1a, CT2a und CT6 bestehen aus leitfähigen Materialien. Wenn die Kontaktöffnung erzeugt ist, kann der pn-Diodenbereich überätzt werden, und die Kontaktöffnung wird mit leitfähigen Materialien gefüllt. Als Folge kann der Kontakt CT6 einen Strompfad ohne die pn-Diode bereitstellen.
  • Bezugnehmend auf Fig. 7B werden zweite leitfähige Schichten 640a, 640b und 660 deckend auf einer Oberfläche des Substrats einschließlich der Kontakte gebildet und strukturiert, um eine Masseleitung 660 und lokale Zwischenverbindungsleitungen 640a und 640b zu bilden.
  • Bezugnehmend auf Fig. 7C wird ein zweites ILD 665 deckend auf der gesamten Oberfläche des Substrats einschließlich der zweiten leitfähigen Schichten 640a, 640b und 660 und eines erzeugten Kontakts CT1a gebildet. Eine dritte leitfähige Schicht wird deckend auf der Oberfläche des Substrats einschließlich des Kontakts CT1a gebildet und strukturiert, um eine erste Bitleitung 670a zu erzeugen.
  • Die Fig. 8A und 8B sind Teildraufsichten, die den Grund für die Bildung eines kreuzförmigen Vorsprungs auf einer Wortleitung veranschaulichen. Fig. 8A ist eine Draufsicht, die zeigt, dass sich die Wortleitung aufgrund einer Fehljustierung eventuell nach oben verschiebt, wenn sie in einer geraden Linie gebildet wird. Für den Fall, dass die Fehljustierung der Wortleitung zu einer Verbindung zwischen den aktiven Bereichen führt, wird möglicherweise während nachfolgender Silicidierungsprozesse ein Strompfad gebildet. Dies kann eine Zunahme eines Leckstroms verursachen. Um die Fehljustierung zu verhindern, kann die Breite der Wortleitung vergrößert werden, dies ist jedoch möglicherweise nicht bevorzugt, da es den Integrationsgrad der Bauelemente reduzieren kann.
  • Fig. 8B ist eine Draufsicht, die zeigt, dass durch die Bildung von Vorsprüngen, die sich von beiden Seitenwänden der Wortleitung aus erstrecken, diese in Fig. 8B unterhalb der Wortleitung ausgebildeten Vorsprünge einen Leckstrom verhindern können, wenn die vorstehende Fehljustierung mit einer Verschiebung der Wortleitung nach oben erzeugt wird. In ähnlicher Weise kann ein Leckstrom in dem Fall, in dem die Fehljustierung mit einer Verschiebung der Wortleitung nach unten erzeugt wird, durch Vorsprünge verhindert werden, die auf einem in Fig. 8B oberen Teil der Wortleitung ausgebildet sind.
  • Gemäß Ausführungsformen der Erfindung, wie vorstehend beschrieben, kann in einer auf einem SOI-Substrat ausgebildeten SRAM-Zelle ein Volumenbereich eines Zugriffstransistors mit der Source-Elektrode eines Treibertransistors durch einen Volumenausdehnungsbereich verbunden werden, der sich von einem aktiven Bereich aus erstreckt. Als Folge kann der floatende Volumeneffekt reduziert oder eliminiert werden.
  • Außerdem ist der Volumenausdehnungsbereich in bestimmten Ausführungsformen der Erfindung unter einer Wortleitung ausgebildet. Demzufolge kann der Volumenbereich des Zugriffstransistors mit der Source des Treibertransistors ohne Vergrößerung der Zellenfläche verbunden werden.

Claims (33)

1. SRAM-Zelle, die auf einem Silicium-auf-Isolator(SOI)-Substrat ausgebildet ist, das ein Basissubstrat (607), eine auf dem Basissubstrat ausgebildete vergrabene Isolationsschicht (609) und eine auf der vergrabenen Isolationsschicht ausgebildete Halbleiterschicht aufweist, mit
einem Feldbereich (610) der Halbleiterschicht, der einen aktiven Bereich definiert,
einer Wortleitung (WL), die den aktiven Bereich kreuzt, und
einer Gate-Elektrode, die den aktiven Bereich kreuzt, wobei die Gate-Elektrode im Wesentlichen senkrecht zu der Wortleitung angeordnet ist,
gekennzeichnet durch
einen Knotenbereich (602a) eines ersten Leitfähigkeitstyps in dem aktiven Bereich zwischen der Wortleitung und der Gate- Elektrode,
einen Source-Bereich (603) des ersten Leitfähigkeitstyps in dem aktiven Bereich, wobei der Source-Bereich benachbart zu der Gate-Elektrode und auf einer Seite der Gate-Elektrode liegt, die entgegengesetzt zu dem Knotenbereich ist, und
einen Volumenausdehnungsbereich (600c) mit einem Teil, der parallel zu der Wortleitung liegt, und einem Teil, der sich von dem aktiven Bereich aus erstreckt und eine Verbindung mit dem Source-Bereich herstellt.
2. SRAM-Zelle nach Anspruch 1, weiter gekennzeichnet durch Vorsprünge, die sich von entgegengesetzten Seiten der Wortleitung aus erstrecken, wobei die Vorsprünge auf entgegengesetzten Seiten des Teils des Volumenausdehnungsbereichs angeordnet sind, der sich von dem aktiven Bereich aus erstreckt und eine Verbindung mit dem Source-Bereich herstellt.
3. SRAM-Zelie nach Anspruch 1 oder 2, weiter gekennzeichnet durch
einen Drainbereich des ersten Leitfähigkeitstyps, der benachbart zu der Wortleitung und auf einer Seite der Wortleitung angeordnet ist, die entgegengesetzt zu dem Knotenbereich ist, und
eine Bitleitung, die mit dem Drainbereich verbunden ist.
4. SRAM-Zelle, die auf einem Silicium-auf-Isolator(SOI)-Substrat ausgebildet ist, das ein Basissubstrat (607), eine auf dem Basissubstrat ausgebildete vergrabene Isolationsschicht (609) und eine auf der vergrabenen Isolationsschicht ausgebildete Halbleiterschicht aufweist, mit
einem Feldbereich (610) der Halbleiterschicht, der einen ersten und einen zweiten aktiven Bereich definiert,
einer Wortleitung (WL), die den ersten aktiven Bereich kreuzt,
einer ersten Gate-Elektrode (620), die den ersten und den zweiten aktiven Bereich kreuzt und sich im Wesentlichen senkrecht zu der Wortleitung erstreckt, und
einer zweiten Gate-Elektrode (630a), die den ersten und den zweiten aktiven Bereich kreuzt und sich parallel zu der ersten Gate-Elektrode erstreckt,
gekennzeichnet durch
einen ersten Knotenbereich (602a) eines ersten Leitfähigkeitstyps in dem ersten aktiven Bereich zwischen der Wortleitung und der ersten Gate-Elektrode,
einen zweiten Knotenbereich (602a) des ersten Leitfähigkeitstyps in dem ersten aktiven Bereich zwischen der Wortleitung und der zweiten Gate-Elektrode,
einen gemeinsamen Source-Bereich (603) des ersten Leitfähigkeitstyps in dem ersten aktiven Bereich zwischen der ersten und der zweiten Gate-Elektrode und
einen Volumenausdehnungsbereich (600c) mit einem Teil, der sich von dem ersten aktiven Bereich aus erstreckt und die Wortleitung kreuzt, und einem Teil, der sich parallel zu der Wortleitung erstreckt, wobei der Volumenausdehnungsbereich mit dem gemeinsamen Source-Bereich des ersten Leitfähigkeitstyps verbunden ist.
5. SRAM-Zelle nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass der erste Leitfähigkeitstyp n-leitend ist.
6. SRAM-Zelle nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass der Volumenausdehnungsbereich des Weiteren einen Volumenaufnahmebereich (600d) eines zweiten Leitfähigkeitstyps in Kontakt mit dem Source-Bereich des ersten Leitfähigkeitstyps beinhaltet, wobei der Volumenaufnahmebereich auf einer ersten Seite der Wortleitung angeordnet ist.
7. SRAM-Zelle nach Anspruch 6, weiter gekennzeichnet durch eine Silicidschicht (636), die den Source-Bereich des ersten Leitfähigkeitstyps und den Volumenaufnahmebereich des zweiten Leitfähigkeitstyps verbindet.
8. SRAM-Zelle nach Anspruch 6, weiter gekennzeichnet durch einen leitfähigen Kontaktstift (CT6), der den Source-Bereich des ersten Leitfähigkeitstyps und den Volumenaufnahmebereich des zweiten Leitfähigkeitstyps verbindet, wobei der leitfähige Kontaktstift mit einer Masseleitung verbunden ist.
9. SRAM-Zelle nach einem der Ansprüche 6 bis 8, dadurch gekennzeichnet, dass der zweite Leitfähigkeitstyp p-leitend ist.
10. SRAM-Zelle nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, dass die Breite des Teils des Volumenausdehnungsbereichs, der parallel zu der Wortleitung ist, kleiner als die Breite der Wortleitung ist.
11. SRAM-Zelle nach einem der Ansprüche 4 bis 10, weiter gekennzeichnet durch Vorsprünge, die sich von den Seiten der Wortleitung aus erstrecken, wobei jeweils einer der Vorsprünge auf entgegengesetzten Seiten des Volumenausdehnungsbereichs liegt.
12. SRAM-Zelle nach einem der Ansprüche 4 bis 11, weiter gekennzeichnet durch
einen gemeinsamen Source-Bereich (603) eines zweiten Leitfähigkeitstyps in dem zweiten aktiven Bereich zwischen der ersten und der zweiten Gate-Elektrode,
einen ersten Drainbereich (604a) des zweiten Leitfähigkeitstyps in dem zweiten aktiven Bereich benachbart zu der ersten Gate- Elektrode und auf einer Seite der ersten Gate-Elektrode, die entgegengesetzt zu dem gemeinsamen Source-Bereich des zweiten Leitfähigkeitstyps ist, und
einen zweiten Drainbereich (604a) des zweiten Leitfähigkeitstyps in dem zweiten aktiven Bereich benachbart zu der zweiten Gate-Elektrode und auf einer Seite der zweiten Gate-Elektrode, die entgegengesetzt zu dem gemeinsamen Source-Bereich des zweiten Leitfähigkeitstyps ist.
13. SRAM-Zelle nach Anspruch 12, weiter gekennzeichnet durch eine Versorgungsleitung, die mit dem gemeinsamen Source-Bereich des zweiten Leitfähigkeitstyps verbunden ist.
14. SRAM-Zelle nach Anspruch 12 oder 13, weiter gekennzeichnet durch
eine erste lokale Zwischenverbindungsleitung, die den ersten Knotenbereich, den ersten Drainbereich des zweiten Leitfähigkeitstyps und die zweite Gate-Elektrode verbindet, und
eine zweite lokale Zwischenverbindungsleitung, die den zweiten Knotenbereich, den zweiten Drainbereich des zweiten Leitfähigkeitstyps und die erste Gate-Elektrode verbindet.
15. SRAM-Zelle nach einem der Ansprüche 4 bis 11, weiter gekennzeichnet durch
einen ersten Drainbereich des ersten Leitfähigkeitstyps in dem ersten aktiven Bereich, der benachbart zu der Wortleitung und auf einer Seite der ersten Wortleitung liegt, die entgegengesetzt zu dem ersten Knotenbereich ist,
einen zweiten Drainbereich des ersten Leitfähigkeitstyps in dem ersten aktiven Bereich, der benachbart zu der Wortleitung und auf einer Seite der Wortleitung liegt, die entgegengesetzt zu dem zweiten Knotenbereich ist,
eine erste Bitleitung, die mit dem ersten Drainbereich des ersten Leitfähigkeitstyps verbunden ist, und
eine zweite Bitleitung, die mit dem zweiten Drainbereich des ersten Leitfähigkeitstyps verbunden ist.
16. SRAM-Zelle auf einem Silicium-auf-tsolator(SOI)-Substrat mit
einem ersten und einem zweiten Inverter, die so konfiguriert sind, dass sie ein Flip-Flop bereitstellen, wobei der erste und der zweite inverter wenigstens einen Treibertransistor mit einer Source-, einer Drain- und einer Gate-Elektrode beinhalten, und
inem ersten Zugriffstransistor, der eine mit einer Wortleitung verbundene Gate-Elektrode aufweist,
dadurch gekennzeichnet, dass der erste Zugriffstransistor einen Volumenbereich aufweist, der mit der Source-Elektrode des wenigstens einen Treibertransistors gekoppelt ist.
17. SRAM-Zelle nach Anspruch 16, dadurch gekennzeichnet, dass der Volumenbereich des ersten Zugriffstransistors über eine Silicidschicht mit der Source-Elektrode des wenigstens einen Treibertransistors gekoppelt ist.
18. SRAM-Zelle nach Anspruch 16, dadurch gekennzeichnet, dass der Volumenbereich des ersten Zugriffstransistors mit dem Source-Anschluss des wenigstens einen Treibertransistors über einen Kontaktstift gekoppelt ist, der einen Volumenausdehnungsbereich des ersten Zugriffstransistors und die Source-Elektrode des wenigstens einen Treibertransistors kontaktiert.
19. Verfahren zur Herstellung einer SRAM-Zelle auf einem Siliciumauf-Isolator(SOI)-Substrat, das ein Basissubstrat, eine auf dem Basissubstrat ausgebildete vergrabene Isolationsschicht und eine auf der vergrabenen Isolationsschicht ausgebildete Halbleiterschicht aufweist, gekennzeichnet durch folgende Schritte:
- Bilden eines Feldbereichs (610), der einen aktiven Bereich der Halbleiterschicht definiert, und eines Volumenausdehnungsbereichs (600c), der sich von dem aktiven Bereich aus erstreckt,
- Bilden einer Wortleitung (WL), die den aktiven Bereich kreuzt und sich parallel zu dem Volumenausdehnungsbereich erstreckt,
- Bilden einer Gate-Elektrode (620, 630A), die den aktiven Bereich kreuzt und sich im Wesentlichen senkrecht zu der Wortleitung erstreckt,
- Bilden eines Knotenbereichs (602a) eines ersten Leitfähigkeitstyps in dem aktiven Bereich zwischen der Wortleitung und der Gate-Elektrode unter Verwendung der Wortleitung, der Gate- Elektrode und des Feldbereichs als Ionenimplantationsmaske und
- Bilden eines Source-Bereichs (603) des ersten Leitfähigkeitstyps, der mit dem Volumenausdehnungsbereich in dem aktiven Bereich verbunden ist und benachbart zu der Gate-Elektrode sowie auf einer Seite der Gate-Elektrode liegt, die entgegengesetzt zu dem Knotenbereich ist.
20. Verfahren nach Anspruch 19, weiter gekennzeichnet durch das Bilden eines Volumenaufnahmebereichs eines zweiten Leitfähigkeitstyps in elektrischem Kontakt mit dem Volumenausdehnungsbereich und dem Source-Bereich des ersten Leitfähigkeitstyps und auf einer ersten Seite der Wortleitung.
21. Verfahren nach Anspruch 19 oder 20, weiter gekennzeichnet durch folgende Schritte:
- Dotieren mit Störstellen des ersten Leitfähigkeitstyps in einem Teil des aktiven Bereichs, um einen Drainbereich benachbart zu der Wortleitung und auf einer Seite der Wortleitung zu bilden, die entgegengesetzt zu dem Knotenbereich liegt, und
- bilden einer Bitleitung, die mit dem Drainbereich elektrisch verbunden ist.
22. Verfahren zur Herstellung einer SRAM-Zelle auf einem Siliciumauf-Isolator(SOI)-Substrat, das ein Basissubstrat, eine auf dem Basissubstrat vergrabene Isolationsschicht und eine auf der vergrabenen Isolationsschicht ausgebildete Halbleiterschicht aufweist, gekennzeichnet durch folgende Schritte:
- Bilden eines ersten und eines zweiten aktiven Bereichs und eines Volumenausdehnungsbereichs (600c) der Halbleiterschicht, wobei der Volumenausdehnungsbereich so gebildet wird, dass er sich von dem ersten aktiven Bereich aus erstreckt,
- Bilden einer Wortleitung WL, die den ersten aktiven Bereich kreuzt und sich parallel zu dem Volumenausdehnungsbereich erstreckt,
- Bilden einer ersten Gate-Elektrode (620), die den ersten und den zweiten aktiven Bereich kreuzt und sich im Wesentlichen senkrecht zu der Wortleitung erstreckt,
- Bilden einer zweiten Gate-Elektrode (630a), die den ersten und den zweiten aktiven Bereich kreuzt und sich parallel zu der ersten Gate-Elektrode erstreckt,
- Bilden eines ersten Knotenbereichs (602a) eines ersten Leitfähigkeitstyps in dem ersten aktiven Bereich zwischen der Wortleitung und der ersten Gate-Elektrode,
- Bilden eines zweiten Knotenbereichs (602a) des ersten Leitfähigkeitstyps in dem ersten aktiven Bereich zwischen der Wortleitung und der zweiten Gate-Elektrode und
- Bilden eines gemeinsamen Source-Bereichs (603) des ersten Leitfähigkeitstyps in dem ersten aktiven Bereich,
wobei der erste Knotenbereich, der zweite Knotenbereich und der gemeinsame Source-Bereich unter Verwendung der Wortleitung, der ersten und der zweiten Gate-Elektrode und des Feldbereichs als Ionenimplantationsmaske gebildet werden.
23. Verfahren nach einem der Ansprüche 19 bis 22, dadurch gekennzeichnet, dass der erste Leitfähigkeitstyp n-leitend ist.
24. Verfahren nach Anspruch 22 oder 23, weiter gekennzeichnet durch das Bilden eines Volumenaufnahmebereichs (600d) eines zweiten Leitfähigkeitstyps in Kontakt mit dem Volumenausdehnungsbereich und dem gemeinsamen Source-Bereich des ersten Leitfähigkeitstyps.
25. Verfahren nach einem der Ansprüche 19 bis 24, weiter gekennzeichnet durch das Bilden einer Silicidschicht auf dem Source- Bereich des ersten Leitfähigkeitstyps und des Volumenaufnahmebereichs des zweiten Leitfähigkeitstyps, die sich dazwischen erstreckt.
26. Verfahren nach einem der Ansprüche 20, 21, 24 und 25, weiter gekennzeichnet durch die Schritte:
- Überätzen des Source-Bereichs des ersten Leitfähigkeitstyps und des Volumenaufnahmebereichs des zweiten Leitfähigkeitstyps, um einen leitfähigen Kontaktstift zu bilden, und
- Bilden einer Masseleitung, die mit dem leitfähigen Kontaktstift elektrisch verbunden ist.
27. Verfahren nach einem der Ansprüche 20, 21 und 24 bis 26, dadurch gekennzeichnet, dass der zweite Leitfähigkeitstyp p-leitend ist.
28. Verfahren nach einem der Ansprüche 19 bis 27, dadurch gekennzeichnet, dass wenigstens ein Teil des Volumenausdehnungsbereichs schmaler als die Wortleitung ausgebildet ist.
29. Verfahren nach einem der Ansprüche 19 bis 28, weiter gekennzeichnet durch das Bilden von Vorsprüngen, die sich von entgegengesetzten Seiten der Wortleitung aus erstrecken.
30. Verfahren nach einem der Ansprüche 22 bis 29, weiter gekennzeichnet durch die Schritte:
- Bilden eines gemeinsamen Source-Bereichs des zweiten Leitfähigkeitstyps in dem zweiten aktiven Bereich zwischen der ersten und der zweiten Gate-Elektrode,
- Bilden eines ersten Drainbereichs des zweiten Leitfähigkeitstyps in dem zweiten aktiven Bereich, der benachbart zu der ersten Gate-Elektrode und auf einer Seite der ersten Gate- Elektrode liegt, die entgegengesetzt zu dem gemeinsamen Source-Bereich des zweiten Leitfähigkeitstyps ist, und
- Bilden eines zweiten Drainbereichs des zweiten Leitfähigkeitstyps in dem zweiten aktiven Bereich, der benachbart zu der zweiten Gate-Elektrode und auf einer Seite der zweiten Gate- Elektrode liegt, die entgegengesetzt zu dem gemeinsamen Source-Bereich des zweiten Leitfähigkeitstyps ist.
31. Verfahren nach Anspruch 30, weiter gekennzeichnet durch das Bilden einer Versorgungsleitung, die mit dem gemeinsamen Source-Bereich des zweiten Leitfähigkeitstyps verbunden ist.
32. Verfahren nach Anspruch 30 oder 31, weiter gekennzeichnet durch folgende Schritte:
- Bilden einer ersten lokalen Zwischenverbindungsleitung, die den ersten Knotenbereich, den ersten Drainbereich des zweiten Leitfähigkeitstyps und die zweite Gate-Elektrode verbindet, und
- Bilden einer zweiten lokalen Zwischenverbindungsleitung, die den zweiten Knotenbereich, den zweiten Drainbereich des zweiten Leitfähigkeitstyps und die erste Gate-Elektrode verbindet.
33. Verfahren nach einem der Ansprüche 30 bis 32, weiter gekennzeichnet durch die Schritte:
- Bilden eines ersten Drainbereichs des ersten Leitfähigkeitstyps in dem ersten aktiven Bereich, der benachbart zu der Wortleitung und auf einer Seite der Wortleitung liegt, die entgegengesetzt zu dem ersten Knotenbereich ist,
- Bilden eines zweiten Drainbereichs des ersten Leitfähigkeitstyps in dem ersten aktiven Bereich, der benachbart zu der Wortleitung und auf einer Seite der Wortleitung liegt, die entgegengesetzt zu dem zweiten Knotenbereich ist,
- Bilden einer ersten Bitleitung, die mit dem ersten Drainbereich des ersten Leitfähigkeitstyps verbunden ist, und
- Bilden einer zweiten Bitleitung, die mit dem zweiten Drainbereich des zweiten Leitfähigkeitstyps verbunden ist.
DE10312149A 2002-03-19 2003-03-17 SRAM-Zelle auf SOI-Substrat und Herstellungsverfahren Expired - Fee Related DE10312149B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR2002-14705 2002-03-19
KR10-2002-0014705A KR100487521B1 (ko) 2002-03-19 2002-03-19 부동체 효과를 제거하는 스태틱 랜덤 억세스 메모리 셀 및그 제조방법

Publications (2)

Publication Number Publication Date
DE10312149A1 true DE10312149A1 (de) 2003-10-16
DE10312149B4 DE10312149B4 (de) 2010-05-06

Family

ID=28450039

Family Applications (1)

Application Number Title Priority Date Filing Date
DE10312149A Expired - Fee Related DE10312149B4 (de) 2002-03-19 2003-03-17 SRAM-Zelle auf SOI-Substrat und Herstellungsverfahren

Country Status (4)

Country Link
US (2) US7105900B2 (de)
JP (1) JP4509485B2 (de)
KR (1) KR100487521B1 (de)
DE (1) DE10312149B4 (de)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4342970B2 (ja) * 2004-02-02 2009-10-14 株式会社東芝 半導体メモリ装置及びその製造方法
JP4459655B2 (ja) * 2004-02-27 2010-04-28 セイコーインスツル株式会社 半導体集積回路装置
US7161827B2 (en) * 2005-01-12 2007-01-09 Freescale Semiconductor, Inc. SRAM having improved cell stability and method therefor
JP2007287959A (ja) * 2006-04-18 2007-11-01 Matsushita Electric Ind Co Ltd 半導体記憶装置
KR101529052B1 (ko) 2009-01-30 2015-06-16 삼성전자주식회사 풀 씨모스 에스 램
JP2010282411A (ja) * 2009-06-04 2010-12-16 Renesas Electronics Corp 半導体集積回路、半導体集積回路の内部状態退避回復方法
CN102792444B (zh) * 2010-03-09 2015-10-14 大学共同利用机关法人高能加速器研究机构 半导体装置及半导体装置的制造方法
US10128253B2 (en) 2016-01-29 2018-11-13 Taiwan Semiconductor Manufacturing Company, Ltd. Two-port SRAM structure
KR102321807B1 (ko) * 2017-08-22 2021-11-08 삼성전자주식회사 반도체 소자 및 이의 제조 방법
KR20220128040A (ko) * 2021-03-12 2022-09-20 삼성전자주식회사 반도체 장치

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02170528A (ja) * 1988-12-23 1990-07-02 Toshiba Corp 半導体装置の製造方法
US5206533A (en) * 1991-06-24 1993-04-27 Texas Instruments Incorporated Transistor device with resistive coupling
US5477414A (en) * 1993-05-03 1995-12-19 Xilinx, Inc. ESD protection circuit
JP3514500B2 (ja) * 1994-01-28 2004-03-31 株式会社ルネサステクノロジ 半導体装置及びその製造方法
JPH0870050A (ja) * 1994-08-29 1996-03-12 Mitsubishi Electric Corp 半導体集積回路装置及びその製造方法
JPH08222710A (ja) * 1995-02-17 1996-08-30 Mitsubishi Electric Corp 半導体装置
JP3675886B2 (ja) * 1995-03-17 2005-07-27 株式会社半導体エネルギー研究所 薄膜半導体デバイスの作製方法
KR100230426B1 (ko) * 1996-06-29 1999-11-15 윤종용 집적도가 향상된 스태틱 랜덤 억세스 메모리장치
US6133608A (en) * 1997-04-23 2000-10-17 International Business Machines Corporation SOI-body selective link method and apparatus
US6271542B1 (en) * 1997-12-08 2001-08-07 International Business Machines Corporation Merged logic and memory combining thin film and bulk Si transistors
US5943258A (en) * 1997-12-24 1999-08-24 Texas Instruments Incorporated Memory with storage cells having SOI drive and access transistors with tied floating body connections
US6172899B1 (en) * 1998-05-08 2001-01-09 Micron Technology. Inc. Static-random-access-memory cell
JP2000022160A (ja) * 1998-07-06 2000-01-21 Hitachi Ltd 半導体集積回路及びその製造方法
KR100265772B1 (ko) * 1998-07-22 2000-10-02 윤종용 반도체 장치의 배선구조 및 그 제조방법
KR100505619B1 (ko) * 1998-09-29 2005-09-26 삼성전자주식회사 반도체소자의정전하방전회로,그구조체및그구조체의제조방법
US20030132452A1 (en) * 1999-09-20 2003-07-17 Masatada Boriuchi Semiconductor device and method of producing the same
KR100343288B1 (ko) 1999-10-25 2002-07-15 윤종용 에스오아이 모스 트랜지스터의 플로팅 바디 효과를제거하기 위한 에스오아이 반도체 집적회로 및 그 제조방법
JP2001127270A (ja) * 1999-10-27 2001-05-11 Nec Corp 半導体装置及びその製造方法
JP2001176964A (ja) * 1999-12-16 2001-06-29 Mitsubishi Electric Corp 半導体装置および半導体装置製造方法
JP2001210728A (ja) * 1999-12-23 2001-08-03 Texas Instr Inc <Ti> メモリ・デバイス
US6417032B1 (en) * 2000-04-11 2002-07-09 Taiwan Semiconductor Manufacturing Company Method of forming cross strapped Vss layout for full CMOS SRAM cell
US6624459B1 (en) * 2000-04-12 2003-09-23 International Business Machines Corp. Silicon on insulator field effect transistors having shared body contact
US20020112137A1 (en) * 2000-12-31 2002-08-15 Texas Instruments Incorporated Partial trench body ties in sram cell
KR100456526B1 (ko) * 2001-05-22 2004-11-09 삼성전자주식회사 식각저지막을 갖는 에스오아이 기판, 그 제조방법, 그위에 제작된 에스오아이 집적회로 및 그것을 사용하여에스오아이 집적회로를 제조하는 방법
US6590800B2 (en) * 2001-06-15 2003-07-08 Augustine Wei-Chun Chang Schottky diode static random access memory (DSRAM) device, a method for making same, and CFET based DTL
JP3845272B2 (ja) * 2001-06-19 2006-11-15 シャープ株式会社 Ｓｒａｍ及びその製造方法
JP2003179165A (ja) * 2001-12-12 2003-06-27 Seiko Epson Corp 半導体装置、メモリシステムおよび電子機器
US20030123279A1 (en) * 2002-01-03 2003-07-03 International Business Machines Corporation Silicon-on-insulator SRAM cells with increased stability and yield
US6593630B1 (en) * 2002-01-31 2003-07-15 Texas Instruments Incorporated Memory cell with reduced coupling between pass transistor and drive transistor bodies and method
JP2004119644A (ja) * 2002-09-26 2004-04-15 Renesas Technology Corp 半導体装置の製造方法及び半導体装置
US6873015B2 (en) * 2002-10-02 2005-03-29 Micron Technology, Inc. Semiconductor constructions comprising three-dimensional thin film transistor devices and resistors
US7118970B2 (en) * 2004-06-22 2006-10-10 Cree, Inc. Methods of fabricating silicon carbide devices with hybrid well regions

Also Published As

Publication number Publication date
KR20030075463A (ko) 2003-09-26
JP4509485B2 (ja) 2010-07-21
KR100487521B1 (ko) 2005-05-03
US7105900B2 (en) 2006-09-12
US20040238892A1 (en) 2004-12-02
US20060246605A1 (en) 2006-11-02
DE10312149B4 (de) 2010-05-06
JP2003282738A (ja) 2003-10-03
US7410843B2 (en) 2008-08-12

Similar Documents

Publication Publication Date Title
DE102012108290B4 (de) Struktur für FinFETs sowie System von SRAM-Zellen und Speicherzelle mit einer solchen Struktur
DE10130766B4 (de) Vertikal-Transistor, Speicheranordnung sowie Verfahren zum Herstellen eines Vertikal-Transistors
DE4219854C2 (de) Elektrisch löschbare und programmierbare Halbleiterspeichereinrichtung und ein Verfahren zur Herstellung derselben
DE10160093A1 (de) Halbleitervorrichtung und Verfahren zu ihrer Herstellung
DE102009035409B4 (de) Leckstromsteuerung in Feldeffekttransistoren auf der Grundlage einer Implantationssorte, die lokal an der STI-Kante eingeführt wird
DE19832795B4 (de) Statische Zelle eines Speichers für wahlfreien Zugriff mit optimiertem Seitenverhältnis und Halbleiterspeichervorrichtung, die mindestens eine Speicherzelle umfasst
DE69133300T2 (de) Feldeffektanordnung mit einem Kanal aus polykristallinem Silizium
DE19823464A1 (de) Halbleitervorrichtung und zugehöriges Herstellungsverfahren
DE102004009597A1 (de) Verfahren zur Herstellung einer Halbleiterbaugruppe
US7410843B2 (en) Methods for fabricating reduced floating body effect static random access memory cells
DE102008007002A1 (de) Substratkontakt für moderne SOI-Bauelemente auf der Grundlage einer tiefen Grabenkondensatorkonfiguration
DE10300038A1 (de) Anordnungen für CMOS-SRAM-Zellen und -Vorrichtungen
DE19833949A1 (de) Halbleitervorrichtung und Herstellungsverfahren einer Halbleitervorrichtung
DE10145720A1 (de) Halbleiterspeichervorrichtung
DE19622431A1 (de) Halbleiterspeichereinrichtung und Verfahren zum Herstellen derselben
EP1552561B1 (de) Integrierte schaltungsanordnung mit kondensatoren und mit vorzugsweise planaren transistoren und herstellungsverfahren
DE19609448A1 (de) Halbleiterspeichervorrichtung, die einen Speicherzellenbereich mit sechs Transistoren enthält
DE69836184T2 (de) Zuverlässige Polycid Gatterstappelung mit reduzierten Schichtwiderstand
DE102004027278A1 (de) Schutzschaltung gegen elektrostatische Entladung und Verfahren zu ihrer Herstellung
DE10212932A1 (de) Trenchzelle für ein DRAM-Zellenfeld sowie Herstellungsverfahren hierfür
DE19824242A1 (de) Halbleitervorrichtung und Herstellungsverfahren einer Halbleitervorrichtung
DE19542240C2 (de) Halbleitervorrichtung und Verfahren zu ihrer Herstellung
DE10331560B4 (de) Halbleitervorrichtung mit einem Verbundbereich und ein Verfahren zur Herstellung derselben
DE10303432A1 (de) Halbleiterspeicher
DE10135558A1 (de) Halbleiterspeichervorrichtung und Verfahren zu deren Herstellung

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8364 No opposition during term of opposition
R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee

Effective date: 20121002