JP2001176964A - 半導体装置および半導体装置製造方法 - Google Patents
半導体装置および半導体装置製造方法Info
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Abstract
(57)【要約】
【課題】 本発明は、コンタクトホールに埋め込んだ導
電性プラグと溝を利用した配線を同時に形成する際に、
微細なパターンに対して容易にプラグと配線を形成する
ことが可能となり、その結果、高密度な半導体デバイス
を作製することができる半導体装置および半導体装置製
造方法を得る。 【解決手段】 ゲート電極３，４間に形成した導電性プ
ラグ６を用いて少なくとも異なる２つの活性領域を電気
的に接続した構造を備えている。
電性プラグと溝を利用した配線を同時に形成する際に、
微細なパターンに対して容易にプラグと配線を形成する
ことが可能となり、その結果、高密度な半導体デバイス
を作製することができる半導体装置および半導体装置製
造方法を得る。 【解決手段】 ゲート電極３，４間に形成した導電性プ
ラグ６を用いて少なくとも異なる２つの活性領域を電気
的に接続した構造を備えている。
Description
【０００１】
【発明の属する技術分野】この発明は、コンタクトホー
ル（接続孔）に埋め込んだ導電性プラグと溝を利用した
配線を同時に形成した半導体装置および半導体装置製造
方法に関するものである。
ル（接続孔）に埋め込んだ導電性プラグと溝を利用した
配線を同時に形成した半導体装置および半導体装置製造
方法に関するものである。
【０００２】
【従来の技術】近年における素子の急速な微細化に伴っ
て、コンタクトや配線も微細なものが求められている。
一方従来の集積度の低い半導体装置では活性領域への電
気的な接続を得るために絶縁膜を堆積後、コンタクトホ
ール（接続孔）を形成し、配線材料を堆積した後にエッ
チングしていた。
て、コンタクトや配線も微細なものが求められている。
一方従来の集積度の低い半導体装置では活性領域への電
気的な接続を得るために絶縁膜を堆積後、コンタクトホ
ール（接続孔）を形成し、配線材料を堆積した後にエッ
チングしていた。
【０００３】また、近年のＤＲＡＭに代表されるメモリ
デバイスとロジックデバイスを同一ウェハ上に形成する
混載プロセスが主流になりつつあるが、このようなＤＲ
ＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ
Ｍｅｍｏｒｙ）では内部にキャパシタを形成するために
層間膜厚が厚くなり、深いコンタクトホール（接続孔）
を作る必要が出てきており、これに伴ってコンタクト・
配線プロセスが困難になってきている。
デバイスとロジックデバイスを同一ウェハ上に形成する
混載プロセスが主流になりつつあるが、このようなＤＲ
ＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ
Ｍｅｍｏｒｙ）では内部にキャパシタを形成するために
層間膜厚が厚くなり、深いコンタクトホール（接続孔）
を作る必要が出てきており、これに伴ってコンタクト・
配線プロセスが困難になってきている。
【０００４】
【発明が解決しようとする課題】図２０は従来の半導体
装置を説明するための要部断面図である。ＤＲＡＭを混
載した従来の半導体装置では、キャパシタを形成するた
めの厚い層間酸化膜が必要であるにもかかわらず、厚い
層間酸化膜に一度にコンタクトホール（接続孔）を形成
できないため、図２０に示すように、シリコン基板１
（半導体基板）上の分離酸化膜２で分離されたＭＯＳＦ
ＥＴのゲート電極５に接続された第２の導電性プラグ６
と第１の導電性プラグ４０を２段重ねに形成する工程が
必要になるという問題点があった。
装置を説明するための要部断面図である。ＤＲＡＭを混
載した従来の半導体装置では、キャパシタを形成するた
めの厚い層間酸化膜が必要であるにもかかわらず、厚い
層間酸化膜に一度にコンタクトホール（接続孔）を形成
できないため、図２０に示すように、シリコン基板１
（半導体基板）上の分離酸化膜２で分離されたＭＯＳＦ
ＥＴのゲート電極５に接続された第２の導電性プラグ６
と第１の導電性プラグ４０を２段重ねに形成する工程が
必要になるという問題点があった。
【０００５】また、途中の下部の配線層５０は局所的な
電気的接続を作っているものであるが、第２の導電性プ
ラグ６の材料をそのままこの下部の配線層５０の材料と
して使用すると隣接する配線同士の距離を保たなければ
ならず集積度が低下してしまうため、これを回避する意
味で第２の導電性プラグ６と下部の配線層５０とに別材
料を用いる必要があるという問題点があった。
電気的接続を作っているものであるが、第２の導電性プ
ラグ６の材料をそのままこの下部の配線層５０の材料と
して使用すると隣接する配線同士の距離を保たなければ
ならず集積度が低下してしまうため、これを回避する意
味で第２の導電性プラグ６と下部の配線層５０とに別材
料を用いる必要があるという問題点があった。
【０００６】同様に、途中の上部の配線層５１は局所的
な電気的接続を作っているものであるが、第１の導電性
プラグ４０の材料をそのまま上部の配線層５１の材料と
して使用すると隣接する配線同士の距離を保たなければ
ならず集積度が低下してしまうため、これを回避する意
味で第１の導電性プラグ４０と上部の配線層５１とは別
材料を用いる必要があるという問題点があった。
な電気的接続を作っているものであるが、第１の導電性
プラグ４０の材料をそのまま上部の配線層５１の材料と
して使用すると隣接する配線同士の距離を保たなければ
ならず集積度が低下してしまうため、これを回避する意
味で第１の導電性プラグ４０と上部の配線層５１とは別
材料を用いる必要があるという問題点があった。
【０００７】この発明は上記のような問題点を解消する
ためになされたもので、コンタクトホール（接続孔）に
埋め込んだ導電性プラグと溝を利用した配線を同時に形
成する際に、微細なパターンに対して容易にプラグと配
線を形成することが可能となり、その結果、高密度な半
導体デバイスを作製することができる半導体装置および
半導体装置製造方法を得ることを目的とする。
ためになされたもので、コンタクトホール（接続孔）に
埋め込んだ導電性プラグと溝を利用した配線を同時に形
成する際に、微細なパターンに対して容易にプラグと配
線を形成することが可能となり、その結果、高密度な半
導体デバイスを作製することができる半導体装置および
半導体装置製造方法を得ることを目的とする。
【０００８】
【課題を解決するための手段】この発明の請求項１記載
の発明にかかる半導体装置は、ゲート電極間に形成した
導電性プラグを用いて少なくとも異なる２つの活性領域
を電気的に接続した構造を備えているものである。
の発明にかかる半導体装置は、ゲート電極間に形成した
導電性プラグを用いて少なくとも異なる２つの活性領域
を電気的に接続した構造を備えているものである。
【０００９】また、請求項２記載の発明にかかる半導体
装置は、ゲート電極間に形成した導電性プラグを用いて
少なくとも１つの活性領域と１つの前記ゲート電極を電
気的に接続した構造を備えているものである。
装置は、ゲート電極間に形成した導電性プラグを用いて
少なくとも１つの活性領域と１つの前記ゲート電極を電
気的に接続した構造を備えているものである。
【００１０】また、請求項３記載の発明にかかる半導体
装置は、上記請求項１または２記載の発明において、所
定下部の層間絶縁膜内の前記ゲート電極の上方に形成さ
れ、前記ゲート電極と両側にある活性領域を電気的に結
合するためのライン状の開口構造を有し、半導体基板上
の分離酸化膜で分離された電界効果トランジスタの前記
ゲート電極に接続された第２の前記導電性プラグと、前
記第２の導電性プラグにつながっている第１の前記導電
性プラグと、前記第１の導電性プラグの電気的結合を、
前記所定下部の層間絶縁膜の上部の層間絶縁膜内部で行
う構造を有するものである。
装置は、上記請求項１または２記載の発明において、所
定下部の層間絶縁膜内の前記ゲート電極の上方に形成さ
れ、前記ゲート電極と両側にある活性領域を電気的に結
合するためのライン状の開口構造を有し、半導体基板上
の分離酸化膜で分離された電界効果トランジスタの前記
ゲート電極に接続された第２の前記導電性プラグと、前
記第２の導電性プラグにつながっている第１の前記導電
性プラグと、前記第１の導電性プラグの電気的結合を、
前記所定下部の層間絶縁膜の上部の層間絶縁膜内部で行
う構造を有するものである。
【００１１】また、請求項４記載の発明にかかる半導体
装置は、上記請求項１または２記載の発明において、前
記半導体基板上の前記分離酸化膜で分離された２つの電
界効果トランジスタのソースとドレインを前記第２の導
電性プラグで互いに接続するとともに、一方の前記電界
効果トランジスタの前記ゲート電極と他方の前記電界効
果トランジスタの前記ゲート電極でソース／ドレインの
前記第２の導電性プラグを互いに分離した構造を備えて
いるものである。
装置は、上記請求項１または２記載の発明において、前
記半導体基板上の前記分離酸化膜で分離された２つの電
界効果トランジスタのソースとドレインを前記第２の導
電性プラグで互いに接続するとともに、一方の前記電界
効果トランジスタの前記ゲート電極と他方の前記電界効
果トランジスタの前記ゲート電極でソース／ドレインの
前記第２の導電性プラグを互いに分離した構造を備えて
いるものである。
【００１２】また、請求項５記載の発明にかかる半導体
装置は、上記請求項４記載の発明において、前記第２の
導電性プラグを下部の前記導電性プラグおよび上部の前
記導電性プラグの２層にした構造と、前記半導体基板上
の前記分離酸化膜で分離された２つの電界効果トランジ
スタのソースとドレインを前記下部の導電性プラグで互
いに接続するとともに、前記一方の電界効果トランジス
タのゲート電極と前記他方の電界効果トランジスタのゲ
ート電極でソース／ドレインの前記下部の導電性プラグ
を互いに分離した構造を備えているものである。
装置は、上記請求項４記載の発明において、前記第２の
導電性プラグを下部の前記導電性プラグおよび上部の前
記導電性プラグの２層にした構造と、前記半導体基板上
の前記分離酸化膜で分離された２つの電界効果トランジ
スタのソースとドレインを前記下部の導電性プラグで互
いに接続するとともに、前記一方の電界効果トランジス
タのゲート電極と前記他方の電界効果トランジスタのゲ
ート電極でソース／ドレインの前記下部の導電性プラグ
を互いに分離した構造を備えているものである。
【００１３】また、請求項６記載の発明にかかる半導体
装置は、上記請求項３記載の発明において、前記第２の
導電性プラグを一方の前記電界効果トランジスタのゲー
ト電極の上部絶縁膜および他方の前記電界効果トランジ
スタのゲート電極の上部絶縁膜よりも前記半導体基板方
向に落ち込ませた構造を備えているものである。
装置は、上記請求項３記載の発明において、前記第２の
導電性プラグを一方の前記電界効果トランジスタのゲー
ト電極の上部絶縁膜および他方の前記電界効果トランジ
スタのゲート電極の上部絶縁膜よりも前記半導体基板方
向に落ち込ませた構造を備えているものである。
【００１４】また、請求項７記載の発明にかかる半導体
装置は、上記請求項６記載の発明において、前記一方の
電界効果トランジスタのゲート電極のサイドウォールお
よび前記他方の電界効果トランジスタのゲート電極のサ
イドウォールを、前記分離酸化膜、前記所定下部の層間
絶縁膜および前記上部の層間絶縁膜と異なる材質で形成
した構造を備えているものである。
装置は、上記請求項６記載の発明において、前記一方の
電界効果トランジスタのゲート電極のサイドウォールお
よび前記他方の電界効果トランジスタのゲート電極のサ
イドウォールを、前記分離酸化膜、前記所定下部の層間
絶縁膜および前記上部の層間絶縁膜と異なる材質で形成
した構造を備えているものである。
【００１５】また、請求項８記載の発明にかかる半導体
装置は、上記請求項６記載の発明において、前記一方の
電界効果トランジスタのゲート電極および前記他方の電
界効果トランジスタのゲート電極の下面に加えて前記サ
イドウォールの下にもシリコン酸化膜を形成し、前記サ
イドウォールが直接前記半導体基板に接しないような構
造を備えているものである。
装置は、上記請求項６記載の発明において、前記一方の
電界効果トランジスタのゲート電極および前記他方の電
界効果トランジスタのゲート電極の下面に加えて前記サ
イドウォールの下にもシリコン酸化膜を形成し、前記サ
イドウォールが直接前記半導体基板に接しないような構
造を備えているものである。
【００１６】また、請求項９記載の発明にかかる半導体
装置は、上記請求項６記載の発明において、前記半導体
基板に形成された前記分離酸化膜の上にある前記一方の
電界効果トランジスタのゲート電極および前記他方の電
界効果トランジスタのゲート電極が、当該ゲート電極上
の上部絶縁膜を除去した開口部で前記第２の導電性プラ
グと接する構造を備えているものである。
装置は、上記請求項６記載の発明において、前記半導体
基板に形成された前記分離酸化膜の上にある前記一方の
電界効果トランジスタのゲート電極および前記他方の電
界効果トランジスタのゲート電極が、当該ゲート電極上
の上部絶縁膜を除去した開口部で前記第２の導電性プラ
グと接する構造を備えているものである。
【００１７】また、請求項１０記載の発明にかかる半導
体装置製造方法は、素子分離用の分離酸化膜と前記ゲー
ト電極を有する半導体基板に絶縁膜を堆積する工程と、
当該堆積した絶縁膜を前記分離酸化膜上を含めてエッチ
ング除去する工程と、導電性プラグを堆積する工程と、
当該堆積した導電性プラグを平坦化する工程を備えてい
るものである。
体装置製造方法は、素子分離用の分離酸化膜と前記ゲー
ト電極を有する半導体基板に絶縁膜を堆積する工程と、
当該堆積した絶縁膜を前記分離酸化膜上を含めてエッチ
ング除去する工程と、導電性プラグを堆積する工程と、
当該堆積した導電性プラグを平坦化する工程を備えてい
るものである。
【００１８】また、請求項１１記載の発明にかかる半導
体装置製造方法は、上記請求項１０記載の発明におい
て、前記半導体基板に前記分離酸化膜を形成する工程
と、一方の電界効果トランジスタのゲート電極および他
方の電界効果トランジスタのゲート電極を作製する工程
と、所定下部の層間絶縁膜を堆積する工程と、写真製版
により前記所定下部の層間絶縁膜を開口する工程と、前
記所定下部の層間絶縁膜内の前記ゲート電極の上方に形
成され当該ゲート電極と両側にある活性領域を電気的に
結合するためのライン状の開口構造を有し前記半導体基
板上の前記分離酸化膜で分離された前記電界効果トラン
ジスタの前記ゲート電極に接続される前記導電性プラグ
を形成する工程と、前記導電性プラグをエッチバックし
て平坦化する工程を有するものである。
体装置製造方法は、上記請求項１０記載の発明におい
て、前記半導体基板に前記分離酸化膜を形成する工程
と、一方の電界効果トランジスタのゲート電極および他
方の電界効果トランジスタのゲート電極を作製する工程
と、所定下部の層間絶縁膜を堆積する工程と、写真製版
により前記所定下部の層間絶縁膜を開口する工程と、前
記所定下部の層間絶縁膜内の前記ゲート電極の上方に形
成され当該ゲート電極と両側にある活性領域を電気的に
結合するためのライン状の開口構造を有し前記半導体基
板上の前記分離酸化膜で分離された前記電界効果トラン
ジスタの前記ゲート電極に接続される前記導電性プラグ
を形成する工程と、前記導電性プラグをエッチバックし
て平坦化する工程を有するものである。
【００１９】また、請求項１２記載の発明にかかる半導
体装置製造方法は、上記請求項１０記載の発明におい
て、電界効果トランジスタのゲート電極を形成する工程
と、所定下部の層間絶縁膜を堆積し化学的機械的研磨で
研磨する工程と、前記所定下部の層間絶縁膜内の前記ゲ
ート電極の上方に形成され当該ゲート電極と両側にある
活性領域を電気的に結合するためのライン状の開口構造
を有し前記半導体基板上の前記分離酸化膜で分離された
前記電界効果トランジスタの前記ゲート電極に接続され
る前記導電性プラグを埋め込むコンタクトホールおよび
ラインを前記所定下部の層間絶縁膜に開口する工程と、
前記導電性プラグの材料を堆積する工程と、前記堆積し
た導電性プラグを化学的機械的研磨により平坦化する工
程を有するものである。
体装置製造方法は、上記請求項１０記載の発明におい
て、電界効果トランジスタのゲート電極を形成する工程
と、所定下部の層間絶縁膜を堆積し化学的機械的研磨で
研磨する工程と、前記所定下部の層間絶縁膜内の前記ゲ
ート電極の上方に形成され当該ゲート電極と両側にある
活性領域を電気的に結合するためのライン状の開口構造
を有し前記半導体基板上の前記分離酸化膜で分離された
前記電界効果トランジスタの前記ゲート電極に接続され
る前記導電性プラグを埋め込むコンタクトホールおよび
ラインを前記所定下部の層間絶縁膜に開口する工程と、
前記導電性プラグの材料を堆積する工程と、前記堆積し
た導電性プラグを化学的機械的研磨により平坦化する工
程を有するものである。
【００２０】
【発明の実施の形態】実施の形態１．以下、この発明の
実施の形態１を図面に基づいて詳細に説明する。図１は
本発明の実施の形態１に係る半導体装置１００を説明す
るための要部断面図である。図１において、１はシリコ
ン基板（半導体基板），２は分離酸化膜、５はゲート電
極、６は第２の導電性プラグ、３０は下部の層間絶縁
膜、３２は上部の層間絶縁膜、４０は第１の導電性プラ
グ、５１は上部の配線層、１００は半導体装置を示して
いる。
実施の形態１を図面に基づいて詳細に説明する。図１は
本発明の実施の形態１に係る半導体装置１００を説明す
るための要部断面図である。図１において、１はシリコ
ン基板（半導体基板），２は分離酸化膜、５はゲート電
極、６は第２の導電性プラグ、３０は下部の層間絶縁
膜、３２は上部の層間絶縁膜、４０は第１の導電性プラ
グ、５１は上部の配線層、１００は半導体装置を示して
いる。
【００２１】本実施の形態の要部断面図は図２０の従来
技術と対応させて描いてある。本実施の形態の半導体装
置１００において、シリコン基板１（半導体基板）上の
分離酸化膜２で分離されたＭＯＳＦＥＴ（金属酸化膜半
導体電界効果トランジスタ）のゲート電極５に接続され
た第２の導電性プラグ６は、下部の層間絶縁膜３０内の
ゲート電極５上方に形成され、ゲート電極５と両側にあ
る活性領域を電気的に結合するものであって、従来技術
（図２０参照）のような単一コンタクトホール（接続
孔）径でなく、ライン状に開口した構造となっている点
に特徴を有している。さらに、同一の第２の導電性プラ
グ６につながっている第１の導電性プラグ４０の電気的
結合を、上部の層間絶縁膜３２内部で行う構造となって
いる点に特徴を有している。
技術と対応させて描いてある。本実施の形態の半導体装
置１００において、シリコン基板１（半導体基板）上の
分離酸化膜２で分離されたＭＯＳＦＥＴ（金属酸化膜半
導体電界効果トランジスタ）のゲート電極５に接続され
た第２の導電性プラグ６は、下部の層間絶縁膜３０内の
ゲート電極５上方に形成され、ゲート電極５と両側にあ
る活性領域を電気的に結合するものであって、従来技術
（図２０参照）のような単一コンタクトホール（接続
孔）径でなく、ライン状に開口した構造となっている点
に特徴を有している。さらに、同一の第２の導電性プラ
グ６につながっている第１の導電性プラグ４０の電気的
結合を、上部の層間絶縁膜３２内部で行う構造となって
いる点に特徴を有している。
【００２２】以上説明したように本実施の形態によれ
ば、下部の層間絶縁膜３０内の第２の導電性プラグ６、
および上部の層間絶縁膜３２内部に形成された第１の導
電性プラグ４０が配線層を兼ねるため、その上部の配線
を省略することが可能となり、その結果、配線層を高密
度に集積できると同時に、工程短縮を図ることができる
ようになるといった効果を奏する。
ば、下部の層間絶縁膜３０内の第２の導電性プラグ６、
および上部の層間絶縁膜３２内部に形成された第１の導
電性プラグ４０が配線層を兼ねるため、その上部の配線
を省略することが可能となり、その結果、配線層を高密
度に集積できると同時に、工程短縮を図ることができる
ようになるといった効果を奏する。
【００２３】実施の形態２．以下、この発明の実施の形
態２を図面に基づいて詳細に説明する。なお、上記実施
の形態において既に記述したものと同一の部分について
は、同一符号を付し、重複した説明は省略する。図２
（ａ）は本発明の実施の形態２に係る半導体装置１００
を説明するための要部上面図、同図（ｂ）は同図（ａ）
のＡ−Ａ’線要部断面図である。図２において、３，４
はゲート電極を示している。
態２を図面に基づいて詳細に説明する。なお、上記実施
の形態において既に記述したものと同一の部分について
は、同一符号を付し、重複した説明は省略する。図２
（ａ）は本発明の実施の形態２に係る半導体装置１００
を説明するための要部上面図、同図（ｂ）は同図（ａ）
のＡ−Ａ’線要部断面図である。図２において、３，４
はゲート電極を示している。
【００２４】以下、最下層の導電性プラグ（第２の導電
性プラグ６）と配線についてのプロセスを説明する。本
実施の形態の半導体装置１００は、図２（ａ）および
（ｂ）に示すように、シリコン基板１（半導体基板）上
の分離酸化膜２で分離された２つのＭＯＳＦＥＴのソー
スとドレインを第２の導電性プラグ６で互いに接続する
とともに、ゲート電極３とゲート電極４でソース／ドレ
インの第２の導電性プラグ６を互いに分離した構造を備
えている点に特徴を有している。第２の導電性プラグ６
はシリコンやシリサイド、メタルなどで形成されること
が望ましい。
性プラグ６）と配線についてのプロセスを説明する。本
実施の形態の半導体装置１００は、図２（ａ）および
（ｂ）に示すように、シリコン基板１（半導体基板）上
の分離酸化膜２で分離された２つのＭＯＳＦＥＴのソー
スとドレインを第２の導電性プラグ６で互いに接続する
とともに、ゲート電極３とゲート電極４でソース／ドレ
インの第２の導電性プラグ６を互いに分離した構造を備
えている点に特徴を有している。第２の導電性プラグ６
はシリコンやシリサイド、メタルなどで形成されること
が望ましい。
【００２５】以上説明したように本実施の形態によれ
ば、第２の導電性プラグ６の部分の開口が大きく確保で
きるのでゲート電極５や分離酸化膜２と比べて微細なパ
ターニングが不要となるといった効果を奏する。
ば、第２の導電性プラグ６の部分の開口が大きく確保で
きるのでゲート電極５や分離酸化膜２と比べて微細なパ
ターニングが不要となるといった効果を奏する。
【００２６】実施の形態３．以下、この発明の実施の形
態３を図面に基づいて詳細に説明する。なお、上記実施
の形態において既に記述したものと同一の部分について
は、同一符号を付し、重複した説明は省略する。図３
（ａ）は本発明の実施の形態３に係る半導体装置１００
を説明するための要部上面図、同図（ｂ）は同図（ａ）
のＡ−Ａ’線要部断面図である。
態３を図面に基づいて詳細に説明する。なお、上記実施
の形態において既に記述したものと同一の部分について
は、同一符号を付し、重複した説明は省略する。図３
（ａ）は本発明の実施の形態３に係る半導体装置１００
を説明するための要部上面図、同図（ｂ）は同図（ａ）
のＡ−Ａ’線要部断面図である。
【００２７】本実施の形態の半導体装置１００は、図３
（ａ）および（ｂ）に示すように、配線としてのゲート
電極３およびゲート電極４の短辺の寸法を、第２の導電
性プラグ６のコンタクトホール（接続孔）の寸法（ホー
ル径）にほぼ一致させた構造を備えている点に特徴を有
している。これにより、埋め込み後のエッチバックが容
易になるとともに、配線の細線化を図ることができるた
めシリコン基板１（半導体基板）間などでの寄生容量を
下げることができるようになるといった効果を奏する。
（ａ）および（ｂ）に示すように、配線としてのゲート
電極３およびゲート電極４の短辺の寸法を、第２の導電
性プラグ６のコンタクトホール（接続孔）の寸法（ホー
ル径）にほぼ一致させた構造を備えている点に特徴を有
している。これにより、埋め込み後のエッチバックが容
易になるとともに、配線の細線化を図ることができるた
めシリコン基板１（半導体基板）間などでの寄生容量を
下げることができるようになるといった効果を奏する。
【００２８】実施の形態４．以下、この発明の実施の形
態４を図面に基づいて詳細に説明する。なお、上記実施
の形態において既に記述したものと同一の部分について
は、同一符号を付し、重複した説明は省略する。図４は
本発明の実施の形態４に係る半導体装置１００を説明す
るための要部断面図である。図４において、１０は上部
の導電性プラグ（第２の導電性プラグ６），１０’は下
部の導電性プラグ（第２の導電性プラグ６）を示してい
る。
態４を図面に基づいて詳細に説明する。なお、上記実施
の形態において既に記述したものと同一の部分について
は、同一符号を付し、重複した説明は省略する。図４は
本発明の実施の形態４に係る半導体装置１００を説明す
るための要部断面図である。図４において、１０は上部
の導電性プラグ（第２の導電性プラグ６），１０’は下
部の導電性プラグ（第２の導電性プラグ６）を示してい
る。
【００２９】本実施の形態の半導体装置１００は、図４
に示すように、実施の形態２の第２の導電性プラグ６を
２層（下部の導電性プラグ１０’（第２の導電性プラグ
６）および上部の導電性プラグ１０（第２の導電性プラ
グ６）の２層）にした構造を備えている点に特徴を有し
ている。
に示すように、実施の形態２の第２の導電性プラグ６を
２層（下部の導電性プラグ１０’（第２の導電性プラグ
６）および上部の導電性プラグ１０（第２の導電性プラ
グ６）の２層）にした構造を備えている点に特徴を有し
ている。
【００３０】以下、最下層のプラグ（下部の導電性プラ
グ１０’（第２の導電性プラグ６））と配線についての
プロセスを説明する。本実施の形態の半導体装置１００
は、図４に示すように、シリコン基板１（半導体基板）
上の分離酸化膜２で分離された２つのＭＯＳＦＥＴのソ
ースとドレインを下部の導電性プラグ１０’（第２の導
電性プラグ６）で互いに接続するとともに、ゲート電極
３とゲート電極４でソース／ドレインの下部の導電性プ
ラグ１０’（第２の導電性プラグ６）を互いに分離した
構造を備えている点に特徴を有している。下部の導電性
プラグ１０’（第２の導電性プラグ６）は、シリコンや
シリサイド、あるいはメタル（例えば、合金や単一金
属）などで形成されることが望ましい。
グ１０’（第２の導電性プラグ６））と配線についての
プロセスを説明する。本実施の形態の半導体装置１００
は、図４に示すように、シリコン基板１（半導体基板）
上の分離酸化膜２で分離された２つのＭＯＳＦＥＴのソ
ースとドレインを下部の導電性プラグ１０’（第２の導
電性プラグ６）で互いに接続するとともに、ゲート電極
３とゲート電極４でソース／ドレインの下部の導電性プ
ラグ１０’（第２の導電性プラグ６）を互いに分離した
構造を備えている点に特徴を有している。下部の導電性
プラグ１０’（第２の導電性プラグ６）は、シリコンや
シリサイド、あるいはメタル（例えば、合金や単一金
属）などで形成されることが望ましい。
【００３１】また、下部の導電性プラグ１０’（第２の
導電性プラグ６）がポリシリコンで形成されている場
合、配線としては若干抵抗が高いものになるため、上部
の導電性プラグ１０（第２の導電性プラグ６）としては
Ｗ（タングステン），Ｃｏ（コバルト），Ｔｉ（チタ
ン）などといったメタルやＳｉ（シリコン）を用いて作
成したシリサイド層を使用することで低抵抗化を図ると
ともに、素子の高速化を図ることが望ましい。なお、実
施の形態２の第２の導電性プラグ６を３層以上積層した
構造とした場合においても同様の作用効果を奏する。
導電性プラグ６）がポリシリコンで形成されている場
合、配線としては若干抵抗が高いものになるため、上部
の導電性プラグ１０（第２の導電性プラグ６）としては
Ｗ（タングステン），Ｃｏ（コバルト），Ｔｉ（チタ
ン）などといったメタルやＳｉ（シリコン）を用いて作
成したシリサイド層を使用することで低抵抗化を図ると
ともに、素子の高速化を図ることが望ましい。なお、実
施の形態２の第２の導電性プラグ６を３層以上積層した
構造とした場合においても同様の作用効果を奏する。
【００３２】以上説明したように本実施の形態によれ
ば、下部の導電性プラグ１０’（第２の導電性プラグ
６）の部分の開口が大きく確保できるのでゲート電極５
や分離酸化膜２と比べて微細なパターニングが不要とな
るといった効果を奏する。
ば、下部の導電性プラグ１０’（第２の導電性プラグ
６）の部分の開口が大きく確保できるのでゲート電極５
や分離酸化膜２と比べて微細なパターニングが不要とな
るといった効果を奏する。
【００３３】実施の形態５．以下、この発明の実施の形
態５を図面に基づいて詳細に説明する。なお、上記実施
の形態において既に記述したものと同一の部分について
は、同一符号を付し、重複した説明は省略する。図５は
本発明の実施の形態５に係る半導体装置１００を説明す
るための要部断面図である。図５において、３’，４’
は上部絶縁膜を示している。
態５を図面に基づいて詳細に説明する。なお、上記実施
の形態において既に記述したものと同一の部分について
は、同一符号を付し、重複した説明は省略する。図５は
本発明の実施の形態５に係る半導体装置１００を説明す
るための要部断面図である。図５において、３’，４’
は上部絶縁膜を示している。
【００３４】本実施の形態の半導体装置１００は、図５
に示すように、プラグ層（第２の導電性プラグ６）をゲ
ート電極３，４の上部絶縁膜３’，４’よりもシリコン
基板１（半導体基板）方向に落ち込ませた構造を備えて
いる点に特徴を有している。このように上部絶縁膜
３’，４’よりもプラグ層（第２の導電性プラグ６）を
落ち込ませた構造とすることにより、ゲート電極３，４
とプラグ層（第２の導電性プラグ６）間の寄生容量を低
減して高速化を図ることができるようになるといった効
果を奏する。
に示すように、プラグ層（第２の導電性プラグ６）をゲ
ート電極３，４の上部絶縁膜３’，４’よりもシリコン
基板１（半導体基板）方向に落ち込ませた構造を備えて
いる点に特徴を有している。このように上部絶縁膜
３’，４’よりもプラグ層（第２の導電性プラグ６）を
落ち込ませた構造とすることにより、ゲート電極３，４
とプラグ層（第２の導電性プラグ６）間の寄生容量を低
減して高速化を図ることができるようになるといった効
果を奏する。
【００３５】実施の形態６．以下、この発明の実施の形
態６を図面に基づいて詳細に説明する。なお、上記実施
の形態において既に記述したものと同一の部分について
は、同一符号を付し、重複した説明は省略する。図６は
本発明の実施の形態６に係る半導体装置１００を説明す
るための要部断面図である。
態６を図面に基づいて詳細に説明する。なお、上記実施
の形態において既に記述したものと同一の部分について
は、同一符号を付し、重複した説明は省略する。図６は
本発明の実施の形態６に係る半導体装置１００を説明す
るための要部断面図である。
【００３６】本実施の形態の半導体装置１００は、図６
に示すように、実施の形態５の第２の導電性プラグ６を
２層にするとともに、上部の導電性プラグ１０（第２の
導電性プラグ６）をゲート電極３，４の上部絶縁膜
３’，４’よりもシリコン基板１（半導体基板）方向に
落ち込ませた構造を備えている点に特徴を有している。
このように上部絶縁膜３’，４’よりも上部の導電性プ
ラグ１０（第２の導電性プラグ６）を落ち込ませた構造
とすることにより、ゲート電極３，４とプラグ層（第２
の導電性プラグ６）間の寄生容量を低減して高速化を図
ることができるようになるといった効果を奏する。
に示すように、実施の形態５の第２の導電性プラグ６を
２層にするとともに、上部の導電性プラグ１０（第２の
導電性プラグ６）をゲート電極３，４の上部絶縁膜
３’，４’よりもシリコン基板１（半導体基板）方向に
落ち込ませた構造を備えている点に特徴を有している。
このように上部絶縁膜３’，４’よりも上部の導電性プ
ラグ１０（第２の導電性プラグ６）を落ち込ませた構造
とすることにより、ゲート電極３，４とプラグ層（第２
の導電性プラグ６）間の寄生容量を低減して高速化を図
ることができるようになるといった効果を奏する。
【００３７】本実施の形態では、下部の導電性プラグ１
０’（第２の導電性プラグ６）がポリシリコンで形成さ
れている場合、配線としては若干抵抗が高いものになる
ため、上部の導電性プラグ１０（第２の導電性プラグ
６）としてはＷ（タングステン），Ｃｏ（コバルト），
Ｔｉ（チタン）などといったメタルやＳｉ（シリコン）
とを用いて作成したシリサイド層を使用することで低抵
抗化を図るとともに、素子の高速化を図ることが望まし
い。なお、実施の形態５の第２の導電性プラグ６を３層
以上積層した構造とした場合においても同様の作用効果
を奏する。
０’（第２の導電性プラグ６）がポリシリコンで形成さ
れている場合、配線としては若干抵抗が高いものになる
ため、上部の導電性プラグ１０（第２の導電性プラグ
６）としてはＷ（タングステン），Ｃｏ（コバルト），
Ｔｉ（チタン）などといったメタルやＳｉ（シリコン）
とを用いて作成したシリサイド層を使用することで低抵
抗化を図るとともに、素子の高速化を図ることが望まし
い。なお、実施の形態５の第２の導電性プラグ６を３層
以上積層した構造とした場合においても同様の作用効果
を奏する。
【００３８】実施の形態７．以下、この発明の実施の形
態７を図面に基づいて詳細に説明する。なお、上記実施
の形態において既に記述したものと同一の部分について
は、同一符号を付し、重複した説明は省略する。図７は
本発明の実施の形態７に係る半導体装置１００を説明す
るための要部断面図である。図７において、２０はシリ
コン酸化膜、２１はサイドウォールを示している。
態７を図面に基づいて詳細に説明する。なお、上記実施
の形態において既に記述したものと同一の部分について
は、同一符号を付し、重複した説明は省略する。図７は
本発明の実施の形態７に係る半導体装置１００を説明す
るための要部断面図である。図７において、２０はシリ
コン酸化膜、２１はサイドウォールを示している。
【００３９】本実施の形態の半導体装置１００は、図７
に示すように、ゲート電極３，４のサイドウォール２１
（窒化膜）を、素子分離用の絶縁膜（分離酸化膜２）や
層間絶縁膜（下部の層間絶縁膜３０および上部の層間絶
縁膜３２）と異なる材質で形成した構造を備えている点
に特徴を有している。
に示すように、ゲート電極３，４のサイドウォール２１
（窒化膜）を、素子分離用の絶縁膜（分離酸化膜２）や
層間絶縁膜（下部の層間絶縁膜３０および上部の層間絶
縁膜３２）と異なる材質で形成した構造を備えている点
に特徴を有している。
【００４０】本実施の形態では、例えば、分離用の酸化
膜（ゲート電極３，４の下面に形成されたシリコン酸化
膜２０）を埋め込んだトレンチ分離や熱酸化膜のＬＯＣ
ＯＳ分離を使用した場合、サイドウォール２１として窒
化膜を使用した場合と同様な作用効果を奏する。
膜（ゲート電極３，４の下面に形成されたシリコン酸化
膜２０）を埋め込んだトレンチ分離や熱酸化膜のＬＯＣ
ＯＳ分離を使用した場合、サイドウォール２１として窒
化膜を使用した場合と同様な作用効果を奏する。
【００４１】以上説明したように本実施の形態によれ
ば、素子分離用の絶縁膜（分離酸化膜２）や層間絶縁膜
（下部の層間絶縁膜３０および上部の層間絶縁膜３２）
の材質と、サイドウォール２１の材質とを異ならせた構
造とすることで、サイドウォール２１（窒化膜）のエッ
チング工程において材質の選択性を広げることができ、
その結果、素子分離特性に悪影響を及ぼす素子分離用の
絶縁膜（分離酸化膜２）の落ち込みを防止することがで
きるようになる。さらに、このような構造を用いること
で間接的に分離特性を碓保することができるようにな
る。
ば、素子分離用の絶縁膜（分離酸化膜２）や層間絶縁膜
（下部の層間絶縁膜３０および上部の層間絶縁膜３２）
の材質と、サイドウォール２１の材質とを異ならせた構
造とすることで、サイドウォール２１（窒化膜）のエッ
チング工程において材質の選択性を広げることができ、
その結果、素子分離特性に悪影響を及ぼす素子分離用の
絶縁膜（分離酸化膜２）の落ち込みを防止することがで
きるようになる。さらに、このような構造を用いること
で間接的に分離特性を碓保することができるようにな
る。
【００４２】実施の形態８．以下、この発明の実施の形
態８を図面に基づいて詳細に説明する。なお、上記実施
の形態において既に記述したものと同一の部分について
は、同一符号を付し、重複した説明は省略する。図８は
本発明の実施の形態８に係る半導体装置１００を説明す
るための要部断面図である。
態８を図面に基づいて詳細に説明する。なお、上記実施
の形態において既に記述したものと同一の部分について
は、同一符号を付し、重複した説明は省略する。図８は
本発明の実施の形態８に係る半導体装置１００を説明す
るための要部断面図である。
【００４３】本実施の形態の半導体装置１００は、図８
に示すように、前述の実施の形態７（図７参照）と比較
して、ゲート電極３，４の下面に加えてサイドウォール
２１（窒化膜）の下にもシリコン酸化膜２０を形成し、
サイドウォール２１（窒化膜）が直接シリコン基板１
（半導体基板）に接しないような構造を備えている点に
特徴を有している。
に示すように、前述の実施の形態７（図７参照）と比較
して、ゲート電極３，４の下面に加えてサイドウォール
２１（窒化膜）の下にもシリコン酸化膜２０を形成し、
サイドウォール２１（窒化膜）が直接シリコン基板１
（半導体基板）に接しないような構造を備えている点に
特徴を有している。
【００４４】本実施の形態によれば、ＭＯＳＦＥＴの動
作に影響を与える界面準位の多い窒化膜をＭＯＳＦＥＴ
のソース／ドレインやゲートエッジから遠ざけることが
できるようになるといった効果を奏する。
作に影響を与える界面準位の多い窒化膜をＭＯＳＦＥＴ
のソース／ドレインやゲートエッジから遠ざけることが
できるようになるといった効果を奏する。
【００４５】実施の形態９．以下、この発明の実施の形
態９を図面に基づいて詳細に説明する。なお、上記実施
の形態において既に記述したものと同一の部分について
は、同一符号を付し、重複した説明は省略する。図９
（ａ）は本発明の実施の形態９に係る半導体装置１００
を説明するための要部上面図、同図（ｂ）は同図（ａ）
のＡ−Ａ’線要部断面図である。
態９を図面に基づいて詳細に説明する。なお、上記実施
の形態において既に記述したものと同一の部分について
は、同一符号を付し、重複した説明は省略する。図９
（ａ）は本発明の実施の形態９に係る半導体装置１００
を説明するための要部上面図、同図（ｂ）は同図（ａ）
のＡ−Ａ’線要部断面図である。
【００４６】本実施の形態の半導体装置１００は、シリ
コン基板１（半導体基板）に形成された分離酸化膜２の
上にあるゲート電極３，４が、図９（ｂ）に示すよう
に、ゲート電極３，４上の上部絶縁膜を除去した導電性
プラグ（第２の導電性プラグ６）と接する構造を備えて
いる点に特徴を有している。これにより、図９（ａ）に
示すように、ゲート電極３およびゲート電極４へのコン
タクト（電気的接続）を同時に実現できるようになる。
コン基板１（半導体基板）に形成された分離酸化膜２の
上にあるゲート電極３，４が、図９（ｂ）に示すよう
に、ゲート電極３，４上の上部絶縁膜を除去した導電性
プラグ（第２の導電性プラグ６）と接する構造を備えて
いる点に特徴を有している。これにより、図９（ａ）に
示すように、ゲート電極３およびゲート電極４へのコン
タクト（電気的接続）を同時に実現できるようになる。
【００４７】実施の形態１０．以下、この発明の実施の
形態１０を図面に基づいて詳細に説明する。なお、上記
実施の形態において既に記述したものと同一の部分につ
いては、同一符号を付し、重複した説明は省略する。図
１０（ａ）は本発明の実施の形態１０に係る半導体装置
１００を説明するための要部上面図、同図（ｂ）は同図
（ａ）のＡ−Ａ’線要部断面図である。
形態１０を図面に基づいて詳細に説明する。なお、上記
実施の形態において既に記述したものと同一の部分につ
いては、同一符号を付し、重複した説明は省略する。図
１０（ａ）は本発明の実施の形態１０に係る半導体装置
１００を説明するための要部上面図、同図（ｂ）は同図
（ａ）のＡ−Ａ’線要部断面図である。
【００４８】本実施の形態の半導体装置１００は、図１
０（ａ）および（ｂ）に示すように、配線としてのゲー
ト電極３およびゲート電極４の短辺の寸法を、第２の導
電性プラグ６のコンタクトホール（接続孔）の寸法（ホ
ール径）にほぼ一致させた構造を備えている点に特徴を
有している。これにより、埋め込み後のエッチバックが
容易になるとともに、配線の細線化を図ることができる
ためシリコン基板１（半導体基板）間などでの寄生容量
を下げることができるようになるといった効果を奏す
る。
０（ａ）および（ｂ）に示すように、配線としてのゲー
ト電極３およびゲート電極４の短辺の寸法を、第２の導
電性プラグ６のコンタクトホール（接続孔）の寸法（ホ
ール径）にほぼ一致させた構造を備えている点に特徴を
有している。これにより、埋め込み後のエッチバックが
容易になるとともに、配線の細線化を図ることができる
ためシリコン基板１（半導体基板）間などでの寄生容量
を下げることができるようになるといった効果を奏す
る。
【００４９】実施の形態１１．以下、この発明の実施の
形態１１を図面に基づいて詳細に説明する。なお、上記
実施の形態において既に記述したものと同一の部分につ
いては、同一符号を付し、重複した説明は省略する。図
１１（ａ）は本発明の実施の形態１１に係る半導体装置
１００を説明するための要部上面図、同図（ｂ）は同図
（ａ）のＡ−Ａ’線要部断面図である。図１１におい
て、９は開口部を示している。
形態１１を図面に基づいて詳細に説明する。なお、上記
実施の形態において既に記述したものと同一の部分につ
いては、同一符号を付し、重複した説明は省略する。図
１１（ａ）は本発明の実施の形態１１に係る半導体装置
１００を説明するための要部上面図、同図（ｂ）は同図
（ａ）のＡ−Ａ’線要部断面図である。図１１におい
て、９は開口部を示している。
【００５０】本実施の形態の半導体装置１００は、実施
の形態１０の他の形態であって、図１１（ｂ）に示すよ
うに、ゲート電極５上のコンタクト（電気的接続）を確
実にとるための電極を形成するための開口部９（図１１
（ａ））をゲート電極５上に別工程で形成した構造を備
えている点に特徴を有している。これにより、埋め込み
後のエッチバックが容易になるとともに、配線の細線化
を図ることができるためシリコン基板１（半導体基板）
間などでの寄生容量を下げることができるようになると
いった効果を奏する。
の形態１０の他の形態であって、図１１（ｂ）に示すよ
うに、ゲート電極５上のコンタクト（電気的接続）を確
実にとるための電極を形成するための開口部９（図１１
（ａ））をゲート電極５上に別工程で形成した構造を備
えている点に特徴を有している。これにより、埋め込み
後のエッチバックが容易になるとともに、配線の細線化
を図ることができるためシリコン基板１（半導体基板）
間などでの寄生容量を下げることができるようになると
いった効果を奏する。
【００５１】実施の形態１２．以下、この発明の実施の
形態１２を図面に基づいて詳細に説明する。なお、上記
実施の形態において既に記述したものと同一の部分につ
いては、同一符号を付し、重複した説明は省略する。図
１２は本発明の実施の形態１２に係る半導体装置１００
を説明するための要部断面図である。図１２において、
１１は第１電極層、１１’は第２電極層を示している。
形態１２を図面に基づいて詳細に説明する。なお、上記
実施の形態において既に記述したものと同一の部分につ
いては、同一符号を付し、重複した説明は省略する。図
１２は本発明の実施の形態１２に係る半導体装置１００
を説明するための要部断面図である。図１２において、
１１は第１電極層、１１’は第２電極層を示している。
【００５２】本実施の形態の半導体装置１００は、図１
２に示すように、ゲート電極３，４，５の電極材料を２
層（第１電極層１１および第２電極層１１’の２層）と
し、ゲート電極３，４，５へのコンタクト（電気的接
続）は２層構造（第１電極層１１と第２電極層１１’の
２層構造）を保ったままで行うような構造を備えている
点に特徴を有している。これにより、２層構造での利
点、例えば、ポリシリコン（第１電極層１１）とサリサ
イド（第２電極層１１’）の組み合わせでの低抵抗化ゲ
ートという特性を維持したままでのコンタクト（電気的
接続）を実現することができる。なお、ゲート電極３，
４，５の構造として２層構造（第１電極層１１と第２電
極層１１’の２層構造）について述べたが、これに特に
限定されることなく、３層以上の多層構造であっても同
様の作用・効果を奏する。
２に示すように、ゲート電極３，４，５の電極材料を２
層（第１電極層１１および第２電極層１１’の２層）と
し、ゲート電極３，４，５へのコンタクト（電気的接
続）は２層構造（第１電極層１１と第２電極層１１’の
２層構造）を保ったままで行うような構造を備えている
点に特徴を有している。これにより、２層構造での利
点、例えば、ポリシリコン（第１電極層１１）とサリサ
イド（第２電極層１１’）の組み合わせでの低抵抗化ゲ
ートという特性を維持したままでのコンタクト（電気的
接続）を実現することができる。なお、ゲート電極３，
４，５の構造として２層構造（第１電極層１１と第２電
極層１１’の２層構造）について述べたが、これに特に
限定されることなく、３層以上の多層構造であっても同
様の作用・効果を奏する。
【００５３】実施の形態１３．以下、この発明の実施の
形態１３を図面に基づいて詳細に説明する。なお、上記
実施の形態において既に記述したものと同一の部分につ
いては、同一符号を付し、重複した説明は省略する。図
１３は本発明の実施の形態１３に係る半導体装置１００
を説明するための要部断面図である。
形態１３を図面に基づいて詳細に説明する。なお、上記
実施の形態において既に記述したものと同一の部分につ
いては、同一符号を付し、重複した説明は省略する。図
１３は本発明の実施の形態１３に係る半導体装置１００
を説明するための要部断面図である。
【００５４】本実施の形態の半導体装置１００は、図１
３に示すように、実施の形態１２（図１２参照）のよう
なの多層構造を維持しないで、例えば、ゲート電極３，
４がポリシリコン（第１電極層１１）とポリサイド（第
２電極層１１’）の２層構造を取っている素子でゲート
電極５上のコンタクトのみ上部のポリサイド（第２電極
層１１’）を除去した構造を備えている点に特徴を有し
ている。
３に示すように、実施の形態１２（図１２参照）のよう
なの多層構造を維持しないで、例えば、ゲート電極３，
４がポリシリコン（第１電極層１１）とポリサイド（第
２電極層１１’）の２層構造を取っている素子でゲート
電極５上のコンタクトのみ上部のポリサイド（第２電極
層１１’）を除去した構造を備えている点に特徴を有し
ている。
【００５５】特に、ポリサイド（第２電極層１１’）の
中にポリシリコンプラグとのオーミックコンタクトが取
りにくいものがあり、コンタクト部分としてのポリサイ
ド（第２電極層１１’）が存在しない方がよい場合に、
本実施の形態を採用する。なお、本実施の形態では、ゲ
ート電極３，４の構造として２層構造（第１電極層１１
と第２電極層１１’の２層構造）について述べたが、こ
れに特に限定されることなく、３層以上の多層のゲート
構造であってゲートコンタクト部分が少なくとも１層以
上除去されておれば同様の作用・効果を奏する。
中にポリシリコンプラグとのオーミックコンタクトが取
りにくいものがあり、コンタクト部分としてのポリサイ
ド（第２電極層１１’）が存在しない方がよい場合に、
本実施の形態を採用する。なお、本実施の形態では、ゲ
ート電極３，４の構造として２層構造（第１電極層１１
と第２電極層１１’の２層構造）について述べたが、こ
れに特に限定されることなく、３層以上の多層のゲート
構造であってゲートコンタクト部分が少なくとも１層以
上除去されておれば同様の作用・効果を奏する。
【００５６】実施の形態１４．以下、この発明の実施の
形態１４を図面に基づいて詳細に説明する。なお、上記
実施の形態において既に記述したものと同一の部分につ
いては、同一符号を付し、重複した説明は省略する。図
１４は本発明の実施の形態１４に係る半導体装置１００
を説明するための要部断面図である。
形態１４を図面に基づいて詳細に説明する。なお、上記
実施の形態において既に記述したものと同一の部分につ
いては、同一符号を付し、重複した説明は省略する。図
１４は本発明の実施の形態１４に係る半導体装置１００
を説明するための要部断面図である。
【００５７】本実施の形態の半導体装置１００は、図１
４に示すように、前述の実施の形態５（図５参照）に、
ゲート電極５を用いたゲートコンタクト構造を付加した
点に特徴を有し、プラグ層（第２の導電性プラグ６）を
ゲート電極３，４の上部絶縁膜３’，４’よりもシリコ
ン基板１（半導体基板）方向に落ち込ませた構造を備え
ている点に特徴を有している。このように上部絶縁膜
３’，４’よりもプラグ層（第２の導電性プラグ６）を
落ち込ませた構造とすることにより、ゲート電極３，４
とプラグ層（第２の導電性プラグ６）間の寄生容量を低
減して高速化を図ることができるようになるといった、
実施の形態５と同様の効果を奏する。
４に示すように、前述の実施の形態５（図５参照）に、
ゲート電極５を用いたゲートコンタクト構造を付加した
点に特徴を有し、プラグ層（第２の導電性プラグ６）を
ゲート電極３，４の上部絶縁膜３’，４’よりもシリコ
ン基板１（半導体基板）方向に落ち込ませた構造を備え
ている点に特徴を有している。このように上部絶縁膜
３’，４’よりもプラグ層（第２の導電性プラグ６）を
落ち込ませた構造とすることにより、ゲート電極３，４
とプラグ層（第２の導電性プラグ６）間の寄生容量を低
減して高速化を図ることができるようになるといった、
実施の形態５と同様の効果を奏する。
【００５８】実施の形態１５．以下、この発明の実施の
形態１５を図面に基づいて詳細に説明する。なお、上記
実施の形態において既に記述したものと同一の部分につ
いては、同一符号を付し、重複した説明は省略する。図
１５は本発明の実施の形態１５に係る半導体装置１００
を説明するための要部断面図である。
形態１５を図面に基づいて詳細に説明する。なお、上記
実施の形態において既に記述したものと同一の部分につ
いては、同一符号を付し、重複した説明は省略する。図
１５は本発明の実施の形態１５に係る半導体装置１００
を説明するための要部断面図である。
【００５９】本実施の形態の半導体装置１００は、図１
５に示すように、前述の実施の形態６（図６参照）に、
ゲート電極５を用いたゲートコンタクト構造を付加した
点に特徴を有し、実施の形態５の第２の導電性プラグ６
を２層にするとともに、上部の導電性プラグ１０（第２
の導電性プラグ６）をゲート電極３，４の上部絶縁膜
３’，４’よりもシリコン基板１（半導体基板）方向に
落ち込ませた構造を備えている点に特徴を有している。
このように上部絶縁膜３’，４’よりも上部の導電性プ
ラグ１０（第２の導電性プラグ６）を落ち込ませた構造
とすることにより、ゲート電極３，４とプラグ層（第２
の導電性プラグ６）間の寄生容量を低減して高速化を図
ることができるようになるといった、実施の形態６と同
様の効果を奏する。
５に示すように、前述の実施の形態６（図６参照）に、
ゲート電極５を用いたゲートコンタクト構造を付加した
点に特徴を有し、実施の形態５の第２の導電性プラグ６
を２層にするとともに、上部の導電性プラグ１０（第２
の導電性プラグ６）をゲート電極３，４の上部絶縁膜
３’，４’よりもシリコン基板１（半導体基板）方向に
落ち込ませた構造を備えている点に特徴を有している。
このように上部絶縁膜３’，４’よりも上部の導電性プ
ラグ１０（第２の導電性プラグ６）を落ち込ませた構造
とすることにより、ゲート電極３，４とプラグ層（第２
の導電性プラグ６）間の寄生容量を低減して高速化を図
ることができるようになるといった、実施の形態６と同
様の効果を奏する。
【００６０】本実施の形態では、下部の導電性プラグ１
０’（第２の導電性プラグ６）がポリシリコンで形成さ
れている場合、配線としては若干抵抗が高いものになる
ため、上部の導電性プラグ１０（第２の導電性プラグ
６）としてはＷ（タングステン），Ｃｏ（コバルト），
Ｔｉ（チタン）などといったメタルやＳｉ（シリコン）
とを用いて作成したシリサイド層を使用することで低抵
抗化を図るとともに、素子の高速化を図ることが望まし
い。なお、実施の形態６の第２の導電性プラグ６を３層
以上積層した構造とした場合においても同様の作用効果
を奏する。
０’（第２の導電性プラグ６）がポリシリコンで形成さ
れている場合、配線としては若干抵抗が高いものになる
ため、上部の導電性プラグ１０（第２の導電性プラグ
６）としてはＷ（タングステン），Ｃｏ（コバルト），
Ｔｉ（チタン）などといったメタルやＳｉ（シリコン）
とを用いて作成したシリサイド層を使用することで低抵
抗化を図るとともに、素子の高速化を図ることが望まし
い。なお、実施の形態６の第２の導電性プラグ６を３層
以上積層した構造とした場合においても同様の作用効果
を奏する。
【００６１】実施の形態１６．以下、この発明の実施の
形態１６を図面に基づいて詳細に説明する。なお、上記
実施の形態において既に記述したものと同一の部分につ
いては、同一符号を付し、重複した説明は省略する。図
１６は本発明の実施の形態１６に係る半導体装置１００
を説明するための要部断面図である。
形態１６を図面に基づいて詳細に説明する。なお、上記
実施の形態において既に記述したものと同一の部分につ
いては、同一符号を付し、重複した説明は省略する。図
１６は本発明の実施の形態１６に係る半導体装置１００
を説明するための要部断面図である。
【００６２】本実施の形態の半導体装置１００は、図１
６に示すように、前述の実施の形態７（図７参照）に、
ゲート電極５を用いたゲートコンタクト構造と、ゲート
電極３，４のサイドウォール２１（窒化膜）を、素子分
離用の絶縁膜（分離酸化膜２）や層間絶縁膜（下部の層
間絶縁膜３０および上部の層間絶縁膜３２）と異なる材
質で形成した構造を備えている点に特徴を有している。
６に示すように、前述の実施の形態７（図７参照）に、
ゲート電極５を用いたゲートコンタクト構造と、ゲート
電極３，４のサイドウォール２１（窒化膜）を、素子分
離用の絶縁膜（分離酸化膜２）や層間絶縁膜（下部の層
間絶縁膜３０および上部の層間絶縁膜３２）と異なる材
質で形成した構造を備えている点に特徴を有している。
【００６３】本実施の形態では、例えば、分離用の酸化
膜（ゲート電極３，４の下面に形成されたシリコン酸化
膜２０）を埋め込んだトレンチ分離や熱酸化膜のＬＯＣ
ＯＳ分離を使用した場合、サイドウォール２１として窒
化膜を使用した場合と同様な作用効果を奏する。
膜（ゲート電極３，４の下面に形成されたシリコン酸化
膜２０）を埋め込んだトレンチ分離や熱酸化膜のＬＯＣ
ＯＳ分離を使用した場合、サイドウォール２１として窒
化膜を使用した場合と同様な作用効果を奏する。
【００６４】以上説明したように本実施の形態によれ
ば、素子分離用の絶縁膜（分離酸化膜２）や層間絶縁膜
（下部の層間絶縁膜３０および上部の層間絶縁膜３２）
の材質と、サイドウォール２１の材質とを異ならせた構
造とすることで、サイドウォール２１（窒化膜）のエッ
チング工程において材質の選択性を広げることができ、
その結果、素子分離特性に悪影響を及ぼす素子分離用の
絶縁膜（分離酸化膜２）の落ち込みを防止することがで
きるようになる。さらに、このような構造を用いること
で間接的に分離特性を碓保することができるようになる
といった、実施の形態７と同様の効果を奏する。
ば、素子分離用の絶縁膜（分離酸化膜２）や層間絶縁膜
（下部の層間絶縁膜３０および上部の層間絶縁膜３２）
の材質と、サイドウォール２１の材質とを異ならせた構
造とすることで、サイドウォール２１（窒化膜）のエッ
チング工程において材質の選択性を広げることができ、
その結果、素子分離特性に悪影響を及ぼす素子分離用の
絶縁膜（分離酸化膜２）の落ち込みを防止することがで
きるようになる。さらに、このような構造を用いること
で間接的に分離特性を碓保することができるようになる
といった、実施の形態７と同様の効果を奏する。
【００６５】実施の形態１７．以下、この発明の実施の
形態１７を図面に基づいて詳細に説明する。なお、上記
実施の形態において既に記述したものと同一の部分につ
いては、同一符号を付し、重複した説明は省略する。図
１７は本発明の実施の形態１７に係る半導体装置１００
を説明するための要部断面図である。
形態１７を図面に基づいて詳細に説明する。なお、上記
実施の形態において既に記述したものと同一の部分につ
いては、同一符号を付し、重複した説明は省略する。図
１７は本発明の実施の形態１７に係る半導体装置１００
を説明するための要部断面図である。
【００６６】本実施の形態の半導体装置１００は、図１
７に示すように、前述の実施の形態８（図８参照）に、
ゲート電極５を用いたゲートコンタクト構造を付加した
点に特徴を有し、前述の実施の形態７（図７参照）と比
較して、ゲート電極３，４の下面に加えてサイドウォー
ル２１（窒化膜）の下にもシリコン酸化膜２０を形成
し、サイドウォール２１（窒化膜）が直接シリコン基板
１（半導体基板）に接しないような構造を備えている点
に特徴を有している。
７に示すように、前述の実施の形態８（図８参照）に、
ゲート電極５を用いたゲートコンタクト構造を付加した
点に特徴を有し、前述の実施の形態７（図７参照）と比
較して、ゲート電極３，４の下面に加えてサイドウォー
ル２１（窒化膜）の下にもシリコン酸化膜２０を形成
し、サイドウォール２１（窒化膜）が直接シリコン基板
１（半導体基板）に接しないような構造を備えている点
に特徴を有している。
【００６７】本実施の形態によれば、ＭＯＳＦＥＴの動
作に影響を与える界面準位の多い窒化膜をＭＯＳＦＥＴ
のソース／ドレインやゲートエッジから遠ざけることが
できるようになるといった、実施の形態８と同様の効果
を奏する。
作に影響を与える界面準位の多い窒化膜をＭＯＳＦＥＴ
のソース／ドレインやゲートエッジから遠ざけることが
できるようになるといった、実施の形態８と同様の効果
を奏する。
【００６８】実施の形態１８．以下、この発明の実施の
形態１８を図面に基づいて詳細に説明する。なお、上記
実施の形態において既に記述したものと同一の部分につ
いては、同一符号を付し、重複した説明は省略する。図
１８は本発明の実施の形態１８に係る半導体装置製造方
法を説明するための工程図である。
形態１８を図面に基づいて詳細に説明する。なお、上記
実施の形態において既に記述したものと同一の部分につ
いては、同一符号を付し、重複した説明は省略する。図
１８は本発明の実施の形態１８に係る半導体装置製造方
法を説明するための工程図である。
【００６９】本実施の形態は、前述の実施の形態３（図
３参照）の製造フローを示しており、まず、図１８
（ａ）に示すように、シリコン基板１（半導体基板）に
分離酸化膜２を形成し、ＭＯＳＦＥＴのゲート電極３お
よびゲート電極４を作製し、続いて、図１８（ｂ）に示
すように、下部の層間絶縁膜３０を堆積する工程を実行
し、続いて、図１８（ｃ）に示すように、写真製版によ
り下部の層間絶縁膜３０を開口する工程を実行し、続い
て、図１８（ｄ）に示すように、導電性のポリシリコン
を導電性プラグ（第２の導電性プラグ６）として堆積す
る工程を実行し、続いて、図１８（ｅ）に示すように、
導電性プラグ（第２の導電性プラグ６）をエッチバック
をして平坦化する工程を実行する。
３参照）の製造フローを示しており、まず、図１８
（ａ）に示すように、シリコン基板１（半導体基板）に
分離酸化膜２を形成し、ＭＯＳＦＥＴのゲート電極３お
よびゲート電極４を作製し、続いて、図１８（ｂ）に示
すように、下部の層間絶縁膜３０を堆積する工程を実行
し、続いて、図１８（ｃ）に示すように、写真製版によ
り下部の層間絶縁膜３０を開口する工程を実行し、続い
て、図１８（ｄ）に示すように、導電性のポリシリコン
を導電性プラグ（第２の導電性プラグ６）として堆積す
る工程を実行し、続いて、図１８（ｅ）に示すように、
導電性プラグ（第２の導電性プラグ６）をエッチバック
をして平坦化する工程を実行する。
【００７０】なお、本実施の形態では、図１８（ｅ）に
示すように、導電性プラグ（第２の導電性プラグ６）を
エッチバックして平坦化を行ったが、これに特に限定さ
れることなく、導電性プラグ（第２の導電性プラグ６）
を化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈ
ａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）して平坦化を行っ
てもよい。また、図１８（ｂ）で層間絶縁膜（下部の層
間絶縁膜３０）を堆積した後にＣＭＰ平坦化を行っても
よい。また、図１８（ｄ）で堆積する材料としてポリシ
リコンを使用したが、これに特に限定されることなく、
Ｗ（タングステン）やＣｏ（コバルト）といった金属系
の膜、シリサイド膜、あるいは選択エピ膜を使用しても
よい。また、導電性プラグ（導電性ポリシリコンを用い
て形成した導電性プラグ（第２の導電性プラグ６））に
不純物を導入して拡散させてソース／ドレインの一部と
してもよい。
示すように、導電性プラグ（第２の導電性プラグ６）を
エッチバックして平坦化を行ったが、これに特に限定さ
れることなく、導電性プラグ（第２の導電性プラグ６）
を化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈ
ａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）して平坦化を行っ
てもよい。また、図１８（ｂ）で層間絶縁膜（下部の層
間絶縁膜３０）を堆積した後にＣＭＰ平坦化を行っても
よい。また、図１８（ｄ）で堆積する材料としてポリシ
リコンを使用したが、これに特に限定されることなく、
Ｗ（タングステン）やＣｏ（コバルト）といった金属系
の膜、シリサイド膜、あるいは選択エピ膜を使用しても
よい。また、導電性プラグ（導電性ポリシリコンを用い
て形成した導電性プラグ（第２の導電性プラグ６））に
不純物を導入して拡散させてソース／ドレインの一部と
してもよい。
【００７１】実施の形態１９．以下、この発明の実施の
形態１９を図面に基づいて詳細に説明する。なお、上記
実施の形態において既に記述したものと同一の部分につ
いては、同一符号を付し、重複した説明は省略する。図
１９は本発明の実施の形態１９に係る半導体装置製造方
法を説明するための工程図である。
形態１９を図面に基づいて詳細に説明する。なお、上記
実施の形態において既に記述したものと同一の部分につ
いては、同一符号を付し、重複した説明は省略する。図
１９は本発明の実施の形態１９に係る半導体装置製造方
法を説明するための工程図である。
【００７２】本実施の形態は、前述の実施の形態１０
（図１０参照）の製造フローを示しており、まず、図１
９（ａ）に示すように、ゲート電極３，４，５を形成す
る工程を実行し、続いて、図１９（ｂ）に示すように、
下部の層間絶縁膜３０を堆積しＣＭＰで研磨する工程
（ＣＭＰ平坦化工程）を実行し、続いて、図１９（ｃ）
に示すように、導電性プラグ（第２の導電性プラグ６）
を埋め込むコンタクトホール（接続孔）、およびライン
を下部の層間絶縁膜３０に開口する工程を実行し、続い
て、図１９（ｄ）に示すように、導電性プラグ（第２の
導電性プラグ６）の材料を堆積する工程を実行し、続い
て、図１９（ｅ）に示すように、堆積した導電性プラグ
（第２の導電性プラグ６）をＣＭＰにより平坦化する工
程を実行する。
（図１０参照）の製造フローを示しており、まず、図１
９（ａ）に示すように、ゲート電極３，４，５を形成す
る工程を実行し、続いて、図１９（ｂ）に示すように、
下部の層間絶縁膜３０を堆積しＣＭＰで研磨する工程
（ＣＭＰ平坦化工程）を実行し、続いて、図１９（ｃ）
に示すように、導電性プラグ（第２の導電性プラグ６）
を埋め込むコンタクトホール（接続孔）、およびライン
を下部の層間絶縁膜３０に開口する工程を実行し、続い
て、図１９（ｄ）に示すように、導電性プラグ（第２の
導電性プラグ６）の材料を堆積する工程を実行し、続い
て、図１９（ｅ）に示すように、堆積した導電性プラグ
（第２の導電性プラグ６）をＣＭＰにより平坦化する工
程を実行する。
【００７３】なお、実施の形態１０に述べたように、ゲ
ート電極５のみ開口する工程を追加してもよい。また、
２層以上のゲート構造で上から少なくとも１層以上の除
去を行ってもよい。
ート電極５のみ開口する工程を追加してもよい。また、
２層以上のゲート構造で上から少なくとも１層以上の除
去を行ってもよい。
【００７４】なお、本発明が上記各実施の形態に限定さ
れず、本発明の技術思想の範囲内において、各実施の形
態は適宜変更され得ることは明らかである。また上記構
成部材の数、位置、形状等は上記実施の形態に限定され
ず、本発明を実施する上で好適な数、位置、形状等にす
ることができる。また、各図において、同一構成要素に
は同一符号を付している。
れず、本発明の技術思想の範囲内において、各実施の形
態は適宜変更され得ることは明らかである。また上記構
成部材の数、位置、形状等は上記実施の形態に限定され
ず、本発明を実施する上で好適な数、位置、形状等にす
ることができる。また、各図において、同一構成要素に
は同一符号を付している。
【００７５】
【発明の効果】本発明は以上のように構成されているの
で、コンタクトホール（接続孔）に埋め込んだ導電性プ
ラグと溝を利用した配線を同時に形成する際に、微細な
パターンに対して容易にプラグと配線を形成することが
可能となり、その結果、高密度な半導体デバイスを作製
することができるようになるといった効果を奏する。
で、コンタクトホール（接続孔）に埋め込んだ導電性プ
ラグと溝を利用した配線を同時に形成する際に、微細な
パターンに対して容易にプラグと配線を形成することが
可能となり、その結果、高密度な半導体デバイスを作製
することができるようになるといった効果を奏する。
【図１】 本発明の実施の形態１に係る半導体装置を説
明するための要部断面図である。
明するための要部断面図である。
【図２】 本発明の実施の形態２に係る半導体装置を説
明するための要部断面図である。
明するための要部断面図である。
【図３】 本発明の実施の形態３に係る半導体装置を説
明するための要部断面図である。
明するための要部断面図である。
【図４】 本発明の実施の形態４に係る半導体装置を説
明するための要部断面図である。
明するための要部断面図である。
【図５】 本発明の実施の形態５に係る半導体装置を説
明するための要部断面図である。
明するための要部断面図である。
【図６】 本発明の実施の形態６に係る半導体装置を説
明するための要部断面図である。
明するための要部断面図である。
【図７】 本発明の実施の形態７に係る半導体装置を説
明するための要部断面図である。
明するための要部断面図である。
【図８】 本発明の実施の形態８に係る半導体装置を説
明するための要部断面図である。
明するための要部断面図である。
【図９】 本発明の実施の形態９に係る半導体装置を説
明するための要部断面図である。
明するための要部断面図である。
【図１０】 本発明の実施の形態１０に係る半導体装置
を説明するための要部断面図である。
を説明するための要部断面図である。
【図１１】 本発明の実施の形態１１に係る半導体装置
を説明するための要部断面図である。
を説明するための要部断面図である。
【図１２】 本発明の実施の形態１２に係る半導体装置
を説明するための要部断面図である。
を説明するための要部断面図である。
【図１３】 本発明の実施の形態１３に係る半導体装置
を説明するための要部断面図である。
を説明するための要部断面図である。
【図１４】 本発明の実施の形態１４に係る半導体装置
を説明するための要部断面図である。
を説明するための要部断面図である。
【図１５】 本発明の実施の形態１５に係る半導体装置
を説明するための要部断面図である。
を説明するための要部断面図である。
【図１６】 本発明の実施の形態１６に係る半導体装置
を説明するための要部断面図である。
を説明するための要部断面図である。
【図１７】 本発明の実施の形態１７に係る半導体装置
を説明するための要部断面図である。
を説明するための要部断面図である。
【図１８】 本発明の実施の形態１８に係る半導体装置
製造方法を説明するための工程図である。
製造方法を説明するための工程図である。
【図１９】 本発明の実施の形態１９に係る半導体装置
製造方法を説明するための工程図である。
製造方法を説明するための工程図である。
【図２０】 従来の半導体装置を説明するための要部断
面図である。
面図である。
１ シリコン基板、 ２ 分離酸化膜、 ３，４，５
ゲート電極、 ３’，４’ 上部絶縁膜、 ６ 第２の
導電性プラグ、 ９ 開口部、 １０ 上部の導電性プ
ラグ（第２の導電性プラグ）、 １０’ 下部の導電性
プラグ（第２の導電性プラグ）、 １１ 第１電極層、
１１’ 第２電極層、 ２０ シリコン酸化膜、 ２
１ サイドウォール、 ３０ 下部の層間絶縁膜、 ３
２ 上部の層間絶縁膜、 ４０ 第１の導電性プラグ、
５０ 下部の配線層、 ５１上部の配線層、 １００
半導体装置。
ゲート電極、 ３’，４’ 上部絶縁膜、 ６ 第２の
導電性プラグ、 ９ 開口部、 １０ 上部の導電性プ
ラグ（第２の導電性プラグ）、 １０’ 下部の導電性
プラグ（第２の導電性プラグ）、 １１ 第１電極層、
１１’ 第２電極層、 ２０ シリコン酸化膜、 ２
１ サイドウォール、 ３０ 下部の層間絶縁膜、 ３
２ 上部の層間絶縁膜、 ４０ 第１の導電性プラグ、
５０ 下部の配線層、 ５１上部の配線層、 １００
半導体装置。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F033 HH04 HH07 HH18 HH19 HH25 HH27 HH28 JJ04 JJ07 JJ18 JJ19 JJ25 JJ27 JJ28 KK01 KK04 KK25 LL04 MM01 MM05 MM07 NN03 NN33 QQ08 QQ09 QQ31 QQ35 QQ37 QQ48 QQ80 RR04 RR06 TT08 XX09 XX10 XX24 XX33 5F040 DA11 DB01 DC01 EC07 EC13 EC26 EH01 EH02 EH03 EH05 EH08 FA07 FA11 5F048 AA01 AA09 AB01 AC01 BB05 BB08 BB12 BF03 BF06 BF07 BF11 BF15 BF16 BG01 BG11 BG12 DA27 DB04 DB06
Claims (12)
- 【請求項１】 ゲート電極間に形成した導電性プラグを
用いて少なくとも異なる２つの活性領域を電気的に接続
した構造を備えていることを特徴とする半導体装置。 - 【請求項２】 ゲート電極間に形成した導電性プラグを
用いて少なくとも１つの活性領域と１つの前記ゲート電
極を電気的に接続した構造を備えていることを特徴とす
る半導体装置。 - 【請求項３】 所定下部の層間絶縁膜内の前記ゲート電
極の上方に形成され、前記ゲート電極と両側にある活性
領域を電気的に結合するためのライン状の開口構造を有
し、半導体基板上の分離酸化膜で分離された電界効果ト
ランジスタの前記ゲート電極に接続された第２の前記導
電性プラグと、 前記第２の導電性プラグにつながっている第１の前記導
電性プラグと、 前記第１の導電性プラグの電気的結合を、前記所定下部
の層間絶縁膜の上部の層間絶縁膜内部で行う構造を有す
ることを特徴とする請求項１または２に記載の半導体装
置。 - 【請求項４】 前記半導体基板上の前記分離酸化膜で分
離された２つの電界効果トランジスタのソースとドレイ
ンを前記第２の導電性プラグで互いに接続するととも
に、一方の前記電界効果トランジスタの前記ゲート電極
と他方の前記電界効果トランジスタの前記ゲート電極で
ソース／ドレインの前記第２の導電性プラグを互いに分
離した構造を備えていることを特徴とする請求項１また
は２に記載の半導体装置。 - 【請求項５】 前記第２の導電性プラグを下部の前記導
電性プラグおよび上部の前記導電性プラグの２層にした
構造と、 前記半導体基板上の前記分離酸化膜で分離された２つの
電界効果トランジスタのソースとドレインを前記下部の
導電性プラグで互いに接続するとともに、前記一方の電
界効果トランジスタのゲート電極と前記他方の電界効果
トランジスタのゲート電極でソース／ドレインの前記下
部の導電性プラグを互いに分離した構造を備えているこ
とを特徴とする請求項４に記載の半導体装置。 - 【請求項６】 前記第２の導電性プラグを一方の前記電
界効果トランジスタのゲート電極の上部絶縁膜および他
方の前記電界効果トランジスタのゲート電極の上部絶縁
膜よりも前記半導体基板方向に落ち込ませた構造を備え
ていることを特徴とする請求項３に記載の半導体装置。 - 【請求項７】 前記一方の電界効果トランジスタのゲー
ト電極のサイドウォールおよび前記他方の電界効果トラ
ンジスタのゲート電極のサイドウォールを、前記分離酸
化膜、前記所定下部の層間絶縁膜および前記上部の層間
絶縁膜と異なる材質で形成した構造を備えていることを
特徴とする請求項６に記載の半導体装置。 - 【請求項８】 前記一方の電界効果トランジスタのゲー
ト電極および前記他方の電界効果トランジスタのゲート
電極の下面に加えて前記サイドウォールの下にもシリコ
ン酸化膜を形成し、前記サイドウォールが直接前記半導
体基板に接しないような構造を備えていることを特徴と
する請求項６に記載の半導体装置。 - 【請求項９】 前記半導体基板に形成された前記分離酸
化膜の上にある前記一方の電界効果トランジスタのゲー
ト電極および前記他方の電界効果トランジスタのゲート
電極が、当該ゲート電極上の上部絶縁膜を除去した開口
部で前記第２の導電性プラグと接する構造を備えている
ことを特徴とする請求項６に記載の半導体装置。 - 【請求項１０】 素子分離用の分離酸化膜と前記ゲート
電極を有する半導体基板に絶縁膜を堆積する工程と、当
該堆積した絶縁膜を前記分離酸化膜上を含めてエッチン
グ除去する工程と、導電性プラグを堆積する工程と、当
該堆積した導電性プラグを平坦化する工程を備えている
ことを特徴とする半導体装置製造方法。 - 【請求項１１】 前記半導体基板に前記分離酸化膜を形
成する工程と、 一方の電界効果トランジスタのゲート電極および他方の
電界効果トランジスタのゲート電極を作製する工程と、
所定下部の層間絶縁膜を堆積する工程と、 写真製版により前記所定下部の層間絶縁膜を開口する工
程と、 前記所定下部の層間絶縁膜内の前記ゲート電極の上方に
形成され当該ゲート電極と両側にある活性領域を電気的
に結合するためのライン状の開口構造を有し前記半導体
基板上の前記分離酸化膜で分離された前記電界効果トラ
ンジスタの前記ゲート電極に接続される前記導電性プラ
グを形成する工程と、 前記導電性プラグをエッチバックして平坦化する工程を
有することを特徴とする請求項１０に記載の半導体装置
製造方法。 - 【請求項１２】 電界効果トランジスタのゲート電極を
形成する工程と、 所定下部の層間絶縁膜を堆積し化学的機械的研磨で研磨
する工程と、 前記所定下部の層間絶縁膜内の前記ゲート電極の上方に
形成され当該ゲート電極と両側にある活性領域を電気的
に結合するためのライン状の開口構造を有し前記半導体
基板上の前記分離酸化膜で分離された前記電界効果トラ
ンジスタの前記ゲート電極に接続される前記導電性プラ
グを埋め込むコンタクトホールおよびラインを前記所定
下部の層間絶縁膜に開口する工程と、 前記導電性プラグの材料を堆積する工程と、 前記堆積した導電性プラグを化学的機械的研磨により平
坦化する工程を有することを特徴とする請求項１０に記
載の半導体装置製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35787699A JP2001176964A (ja) | 1999-12-16 | 1999-12-16 | 半導体装置および半導体装置製造方法 |
| US09/584,690 US6492674B1 (en) | 1999-12-16 | 2000-06-01 | Semiconductor device having an improved plug structure and method of manufacturing the same |
| KR10-2000-0047712A KR100386059B1 (ko) | 1999-12-16 | 2000-08-18 | 반도체 장치 및 반도체 장치 제조방법 |
| TW089116864A TW465083B (en) | 1999-12-16 | 2000-08-19 | Semiconductor device and method of manufacturing the same |
| DE10051599A DE10051599A1 (de) | 1999-12-16 | 2000-10-18 | Halbleitervorrichtung mit einer verbesserten Kontaktstiftstruktur und Verfahren zur Herstellung derselben |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35787699A JP2001176964A (ja) | 1999-12-16 | 1999-12-16 | 半導体装置および半導体装置製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001176964A true JP2001176964A (ja) | 2001-06-29 |
Family
ID=18456397
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35787699A Withdrawn JP2001176964A (ja) | 1999-12-16 | 1999-12-16 | 半導体装置および半導体装置製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6492674B1 (ja) |
| JP (1) | JP2001176964A (ja) |
| KR (1) | KR100386059B1 (ja) |
| DE (1) | DE10051599A1 (ja) |
| TW (1) | TW465083B (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005079576A (ja) * | 2003-09-01 | 2005-03-24 | Samsung Electronics Co Ltd | 半導体装置及びこれの製造方法 |
| JP2008251570A (ja) * | 2007-03-29 | 2008-10-16 | Oki Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JP2011243984A (ja) * | 2010-05-14 | 2011-12-01 | Samsung Electronics Co Ltd | 半導体素子、及びその形成方法 |
| JP2013062280A (ja) * | 2011-09-12 | 2013-04-04 | Fujitsu Semiconductor Ltd | 半導体装置の製造方法 |
| JP2017028332A (ja) * | 2016-11-11 | 2017-02-02 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
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| US6982728B1 (en) * | 2000-05-18 | 2006-01-03 | Palm, Inc. | Portable electronic system having multiple display modes for reorienting the display of data on a display screen |
| KR100370242B1 (ko) * | 2000-12-26 | 2003-01-30 | 삼성전자 주식회사 | 불휘발성 메모리 소자의 제조방법 |
| US7142195B2 (en) | 2001-06-04 | 2006-11-28 | Palm, Inc. | Interface for interaction with display visible from both sides |
| KR100487521B1 (ko) * | 2002-03-19 | 2005-05-03 | 삼성전자주식회사 | 부동체 효과를 제거하는 스태틱 랜덤 억세스 메모리 셀 및그 제조방법 |
| JP4718894B2 (ja) * | 2005-05-19 | 2011-07-06 | 株式会社東芝 | 半導体装置の製造方法 |
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|---|---|---|---|---|
| US5624863A (en) * | 1995-07-17 | 1997-04-29 | Micron Technology, Inc. | Semiconductor processing method of forming complementary N-type doped and P-type doped active regions within a semiconductor substrate |
| KR100230426B1 (ko) * | 1996-06-29 | 1999-11-15 | 윤종용 | 집적도가 향상된 스태틱 랜덤 억세스 메모리장치 |
| JPH1050950A (ja) | 1996-07-30 | 1998-02-20 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| US5807779A (en) * | 1997-07-30 | 1998-09-15 | Taiwan Semiconductor Manufacturing Company Ltd. | Method of making tungsten local interconnect using a silicon nitride capped self-aligned contact process |
| JPH11186386A (ja) | 1997-12-19 | 1999-07-09 | Asahi Kasei Micro Syst Co Ltd | 半導体装置およびその製造方法 |
| JPH11345887A (ja) * | 1998-03-31 | 1999-12-14 | Seiko Epson Corp | 半導体装置およびその製造方法 |
| JP3869128B2 (ja) * | 1998-09-11 | 2007-01-17 | 株式会社ルネサステクノロジ | 半導体集積回路装置の製造方法 |
-
1999
- 1999-12-16 JP JP35787699A patent/JP2001176964A/ja not_active Withdrawn
-
2000
- 2000-06-01 US US09/584,690 patent/US6492674B1/en not_active Expired - Fee Related
- 2000-08-18 KR KR10-2000-0047712A patent/KR100386059B1/ko not_active IP Right Cessation
- 2000-08-19 TW TW089116864A patent/TW465083B/zh not_active IP Right Cessation
- 2000-10-18 DE DE10051599A patent/DE10051599A1/de not_active Ceased
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Also Published As
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