KR100386059B1 - 반도체 장치 및 반도체 장치 제조방법 - Google Patents
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Abstract
본 발명은, 콘택홀에 매립한 도전성 플러그와, 홈을 이용한 배선을 동시에 형성한다. 반도체 기판(1) 상의 층간 절연막(30)의 가운데에 있어서, 분리 절연막(2) 상에, 라인 형상의 도전성 플러그(6A, 6C)를 형성하고, 분리 절연막(2)의 양측의 활성영역 1S와 2S를 전기적으로 접속한다. 또는, 분리 절연막(2) 상에 형성된 도전성 라인(5)과 분리 절연막(2)의 양측의 활성영역 1S와 2S를 전기적으로 접속한다.
Description
본 발명은, 콘택홀(접속공)에 매립한 도전성 플러그와 홈을 이용한 배선을 동시에 형성한 반도체 장치 및 반도체 장치 제조방법에 관한 것이다.
최근에 반도체 장치의 급속한 미세화에 따라, 콘택이나 배선도 미세한 것이 요청되고 있다. 종래의 집적도가 낮은 반도체 장치에서는 활성영역으로의 전기적인 접속을 얻기 위해서 절연막을 퇴적 후, 콘택홀을 형성하여, 배선재료를 퇴적한 후에 에칭하였다.
또한, 최근의 DRAM에 대표되는 메모리 장치와 로직 장치를 동일 웨이퍼 상에 형성하는 혼재 프로세스가 주류가 되고 있지만, 이러한 DRAM(Dynamic Random Acce ss Memory)에서는 내부에 커패시터를 형성하기 위해서 층간막 두께가 두껍게 되고, 깊은 콘택홀을 만들 필요가 생기고 있고, 이에 따라 콘택 및 배선의 형성 프로세스가 곤란하게 되었다.
도 20은 종래의 반도체 장치를 설명하기 위한 주요부 단면도이다. DRAM을 혼재한 종래의 반도체 장치(100C)에서는, 커패시터를 형성하기 위한 두꺼운 층간 산화막이 필요함에도 불구하고, 두꺼운 층간 산화막에 한번에 콘택홀(접속공)을 형성할 수 없기 때문에, 도 20에 나타낸 것과 같이, 실리콘 기판(1)(반도체 기판) 상에 분리 산화막(2)으로 분리된 MOSFET를 형성하고, 그 게이트 전극(5)에 접속된 하부 도전성 플러그(6)와 상부 도전성 플러그(40)를 2단 중첩으로 형성하는 공정이 필요해진다는 문제점이 있었다.
또한, 중간의 하부 배선층(50)은 국소적인 전기적 접속을 만드는 것이지만, 도전성 플러그(6)의 재료를 그대로 이 배선층(50)의 재료로서 사용하면 인접한 배선끼리의 거리를 유지하지 않으면 안되어 집적도가 저하하여 버리기 때문에, 이것을 회피하는 의미에서 도전성 플러그(6)와 배선층(50)에 별도의 재료를 사용할 필요가 있다는 문제점이 있었다.
마찬가지로, 상부 배선층(51)은 국소적인 전기적 접속을 만드는 것이지만, 도전성 플러그(40)의 재료를 그대로 배선층(51)의 재료로서 사용하면, 인접한 배선끼리의 거리를 유지하지 않으면 안되어 집적도가 저하하여 버리기 때문에, 이것을 회피하는 의미에서 도전성 플러그(40)와 배선층(51)은 별도의 재료를 사용할 필요가 있다는 문제점이 있었다.
본 발명은 상기한 것과 같은 문제점을 해소하기 위해서 주어진 것으로, 콘택홀에 매립한 도전성 플러그와, 홈을 이용한 배선을 동시에 형성할 때에, 미세한 패턴에 대하여 용이하게 플러그와 배선을 형성하는 것이 가능해지고, 그 결과, 고밀도인 반도체 장치를 제작할 수 있는 반도체 장치 및 반도체 장치 제조방법을 얻는것을 목적으로 한다.
도 1은 본 발명의 실시예 1에 따른 반도체 장치를 설명하기 위한 주요부 단면도,
도 2는 본 발명의 실시예 2에 따른 반도체 장치를 설명하기 위한 주요부 단면도,
도 3은 본 발명의 실시예 3에 따른 반도체 장치를 설명하기 위한 주요부 단면도,
도 4는 본 발명의 실시예 4에 따른 반도체 장치를 설명하기 위한 주요부 단면도,
도 5는 본 발명의 실시예 5에 따른 반도체 장치를 설명하기 위한 주요부 단면도,
도 6은 본 발명의 실시예 6에 따른 반도체 장치를 설명하기 위한 주요부 단면도,
도 7은 본 발명의 실시예 7에 따른 반도체 장치를 설명하기 위한 주요부 단면도,
도 8은 본 발명의 실시예 8에 따른 반도체 장치를 설명하기 위한 주요부 단면도,
도 9는 본 발명의 실시예 9에 따른 반도체 장치를 설명하기 위한 주요부 단면도,
도 10은 본 발명의 실시예 10에 따른 반도체 장치를 설명하기 위한 주요부 단면도,
도 11은 본 발명의 실시예 11에 따른 반도체 장치를 설명하기 위한 주요부 단면도,
도 12는 본 발명의 실시예 12에 따른 반도체 장치를 설명하기 위한 주요부 단면도,
도 13은 본 발명의 실시예 13에 따른 반도체 장치를 설명하기 위한 주요부 단면도,
도 14는 본 발명의 실시예 14에 따른 반도체 장치를 설명하기 위한 주요부 단면도,
도 15는 본 발명의 실시예 15에 따른 반도체 장치를 설명하기 위한 주요부 단면도,
도 16은 본 발명의 실시예 16에 따른 반도체 장치를 설명하기 위한 주요부 단면도,
도 17은 본 발명의 실시예 17에 따른 반도체 장치를 설명하기 위한 주요부 단면도,
도 18은 본 발명의 실시예 18에 따른 반도체 장치 제조방법을 설명하기 위한 공정도,
도 19는 본 발명의 실시예 19에 따른 반도체 장치 제조방법을 설명하기 위한 공정도,
도 20은 종래의 반도체 장치를 설명하기 위한 주요부 단면도.
*도면의 주요 부분에 대한 부호의 설명*
1 : 실리콘 기판 2 : 분리 산화막
3, 4, 5 : 게이트 전극 3', 4' : 상부 절연막
6A : 하부 도전성 플러그(제 1 도전성 플러그)
6B : 하부 도전성 플러그(제 2 도전성 플러그)
6C : 하부 도전성 플러그(제 3 도전성 플러그)
9 : 개구부 10 : 도전성 플러그(6A, 6B)의 상층의 도전층
10': 도전성 플러그(6A, 6B)의 하층의 도전층
11 : 하부 도전층 11' : 상부 도전층
20 : 실리콘 산화막(피복 절연막) 21 : 측벽(피복 절연막)
3O : 하부 층간 절연막 32 : 상부 층간 절연막
40 : 상부 도전성 플러그 5O : 하부 배선층
51 : 상부 배선층 100 : 반도체 장치
본 발명의 제 1 국면에 따른 반도체 장치는,
반도체 기판과,
상기 반도체 기판 상에 형성된 제 1 게이트 전극과 이 제 1 게이트 전극의 양측에 활성영역을 갖는 제 1 반도체 소자와,
상기 반도체 기판 상에 형성된 제 2 게이트 전극과 이 제 2 게이트 전극의 양측에 활성영역을 갖는 제 2 반도체 소자와,
상기 반도체 기판 상에 형성된 상기 제 1 및 제 2 반도체 소자를 분리하는 분리 절연막과,
상기 반도체 기판 상에 형성된 층간 절연막과,
상기 층간 절연막의 중간에서 상기 분리 절연막 상에 형성된 상기 제 1 반도체 소자의 한쪽의 활성영역과 상기 제 2 반도체 소자의 한쪽의 활성영역을 전기적으로 접속하는 제 1 도전성 플러그를 구비한 것이다.
본 발명의 제 2 국면에 따른 반도체 장치는, 상기 제 1 국면에 있어서, 상기 제 1 도전성 플러그가, 상기 층간 절연막의 중간에서 상기 분리 절연막과 상기 제 1 반도체 소자의 한쪽의 활성영역과 상기 제 2 반도체 소자의 한쪽의 활성영역의 위에 연속하여 형성된 것이다.
본 발명의 제 3 국면에 따른 반도체 장치는, 상기 제 1 또는 제 2 국면에 있어서, 상기 제 1 도전성 플러그가 상기 제 1 및 제 2 게이트 전극에 이르기까지의 위치에서 종단한 것이다.
본 발명의 제 4 국면에 따른 반도체 장치는, 상기 제 1 내지 제 3 국면에 있어서, 상기 층간 절연막의 가운데에서, 상기 제 1 반도체 소자의 다른 쪽의 활성영역과 상기 제 2 반도체 소자의 다른 쪽의 활성영역의 위에 각각 제 2 도전성 플러그가 형성된 것이다.
본 발명의 제 5 국면에 따른 반도체 장치는, 상기 제 4 국면에 있어서, 상기 제 1 도전성 플러그의 짧은 변의 길이가 상기 제 2 도전성 플러그의 한 변의 길이와 거의 동등한 것이다.
본 발명의 제 6 국면에 따른 반도체 장치는, 상기 제 1 내지 제 5 국면에 있어서, 상기 제 1 도전성 플러그가 하부 도전층과 상부 도전층으로 형성된 것이다.
본 발명의 제 7 국면에 따른 반도체 장치는, 상기 제 1 내지 제 6 국면에 있어서, 상기 제 1 및 제 2 반도체 소자는, 상기 제 1 및 제 2 게이트 전극을 덮는 피복 절연막을 구비하고, 상기 제 1 도전성 플러그의 상면이, 상기 피복 절연막의 상면보다 낮게 형성된 것이다.
본 발명의 제 8 국면에 따른 반도체 장치는,
반도체 기판과,
상기 반도체 기판 상에 형성된 제 1 게이트 전극과 이 제 1 게이트 전극의 양측에 활성영역을 갖는 제 1 반도체 소자와,
상기 반도체 기판 상에 형성된 제 2 게이트 전극과 이 제 2 게이트 전극의양측에 활성영역을 갖는 제 2 반도체 소자와,
상기 반도체 기판 상에 형성된 상기 제 1 및 제 2 반도체 소자를 분리하는 분리 절연막과,
상기 분리 절연막 상에 형성된 도전성 라인과,
상기 반도체 기판 상에 형성된 층간 절연막과,
상기 층간 절연막의 가운데에서 상기 분리 절연막 상에 형성된 상기 도전성 라인과 적어도 상기 제1 반도체 소자의 한쪽의 활성영역 또는 상기 제 2 반도체 소자의 한쪽의 활성영역을 전기적으로 접속하는 제 3 도전성 플러그를 구비한 것이다.
본 발명의 제 9 국면에 따른 반도체 장치는, 상기 제 8 국면에 있어서, 상기 도전성 라인을 하부 도전층과 상부의 저저항 도전층으로 형성된 것이다.
본 발명의 제 10 국면에 따른 반도체 장치는, 상기 제 8 또는 제 9 국면에 있어서, 상기 제 3 도전성 플러그가, 상기 층간 절연막의 가운데에서, 상기 도전성 라인과 적어도 상기 제 1 반도체 소자의 한쪽의 활성영역 또는 상기 제 2 반도체 소자의 한쪽의 활성영역의 위에 연속하여 형성된 것이다.
본 발명의 제 11 국면에 따른 반도체 장치는, 상기 제 8 내지 제 10 국면에 있어서, 상기 제 3 도전성 플러그가, 상기 제 1 또는 제 2 게이트 전극에 이르까지의 위치에서 종단한 것이다.
본 발명의 제 12 국면에 따른 반도체 장치는, 상기 제 8 내지 제 11 국면에 있어서, 상기 층간 절연막의 가운데에서, 상기 제 1 반도체 소자의 다른 쪽의 활성영역과 상기 제 2 반도체 소자의 다른 쪽의 활성영역의 위에 각각 제 2 도전성 플러그가 형성된 것이다.
본 발명의 제 13 국면에 따른 반도체 장치는, 상기 제 12 국면에 있어서, 상기 제 3 도전성 플러그의 짧은 변의 길이가 상기 제 2 도전성 플러그의 한 변의 길이와 거의 동등한 것이다.
본 발명의 제 14 국면에 따른 반도체 장치는, 상기 제 8 국면 내지 제 13 국면에 있어서, 상기 제 3 도전성 플러그가 하부 도전층과 상부 저저항 도전층으로 형성된 것이다.
본 발명의 제 15 국면에 따른 반도체 장치는, 상기 제 8 국면 내지 제 14 국면에 있어서, 상기 제 1 및 제 2 반도체 소자는, 상기 제 1 및 제 2 게이트 전극을 덮는 피복 절연막을 구비하고, 상기 제 3 도전성 플러그의 상면이, 상기 피복 절연막의 상면보다 낮게 형성된 것이다.
본 발명의 제 16 국면에 따른 반도체 장치는, 상기 제 15 국면에 있어서, 상기 제 1 및 제 2 게이트 전극을 덮는 피복 절연막의 재료를, 상기 분리 절연막 및 층간 절연막의 재료와 다른 재료로 형성된 것이다.
본 발명의 제 17 국면에 따른 반도체 장치는, 상기 제 16 국면에 있어서, 상기 반도체 기판과 상기 피복 절연막의 사이에 다른 표면 절연막을 형성한 것이다.
본 발명의 제 18 국면에 따른 반도체 장치의 제조방법은,
반도체 기판 상에 소자 영역을 분리하는 분리 절연막을 형성하는 공정과,
상기 소자 영역에 게이트 전극과 이 게이트 전극의 양측에 활성영역을 갖는반도체 소자를 각각 형성하는 공정과,
상기 반도체 기판에 층간 절연막을 퇴적하는 공정과,
상기 층간 절연막의 가운데에 상기 분리 절연막의 위와 적어도 상기 반도체 소자의 한쪽의 활성영역의 위에 연속된 개구를 형성하는 공정과,
상기 개구에 도전성 플러그를 형성하는 공정을 갖는 것이다.
이하, 본 발명의 실시예에 관해서 설명한다. 도면중 동일 또는 상당하는 부분에는 동일 부호를 부여하여, 중복된 설명을 간략화 내지 생략하는 경우가 있다.
(실시예 1).
이하, 본 발명의 실시예 1을 도면에 의거하여 상세히 설명한다. 도 1은 본 발명의 실시예 1에 따른 반도체 장치(1OO)를 설명하기 위한 주요부 단면도이다. 이 주요부 단면도는 도 20의 종래기술과 대응시킨 구조로 그려져 있다.
도 1에서, 1은 실리콘 기판(반도체 기판), 2는 실리콘 기판(1)상에 형성된 분리 산화막(분리 절연막), 5는 실리콘 기판(1) 상에 형성된 반도체 소자의 일 예로서의 MOSFET(금속 산화막 반도체 전계효과 트랜지스터)의 게이트 전극(도전성 라인), 6A는 라인 형상의 하부 도전성 플러그(제 1 도전성 플러그), 6B는 통상 형상의 작은 지름의 하부 도전성 플러그(제 2 도전성 플러그), 30은 하부 층간 절연막, 32는 상부 층간 절연막, 40은 상부 도전성 플러그, 51은 상부 배선층을 나타내고 있다.
본 실시예의 반도체 장치(100)에 있어서는, 실리콘 기판(1) 상에 분리 산화막(2)으로 분리된 MOSFET가 형성되고(도시 생략), 분리 산화막(2)의 위를 게이트 전극(5)이 뻗어 있다.
도 1의 좌반부에 나타낸 것과 같이, 하부 도전성 플러그(6A)는, 하부 층간 절연막(30)내의 게이트 전극(5)에 접하여 그 위쪽으로 형성되고, 게이트 전극(5)과 양측에 있는 활성영역(1A, 1A)을 전기적으로 접속한 것이다. 이 도전성 플러그(6A)를 매립하기 위한 개구는, 종래기술(도 20 참조)과 같은 단일 콘택홀 지름이 아니라, 라인 형상으로 개구한 구조 내지 홈 형상으로 개구한 구조로 되어 있는 점에 특징을 가지고 있다.
또한, 도 1의 좌반부에 나타낸 것과 같이, 상부 도전성 플러그(40)에 의해 하부 2개의 도전성 플러그(6B)의 전기적 결합을 상부 층간 절연막(32)에서 하는 구조로 되어 있는 점에 특징을 가지고 있다.
이상 설명한 것과 같이 본 실시예에 의하면, 하부 층간 절연막(30)내의 도전성 플러그(6A)(도 1의 좌반부), 및 상부 층간 절연막(32)내부에 형성된 도전성 플러그(40)(도 1의 좌반부)가 배선층을 겸하기 때문에, 각각 그 상부의 배선을 생략하는 것이 가능해지고, 그 결과, 배선층을 고밀도로 집적할 수 있음과 동시에, 공정 단축을 꾀할 수 있게 된다고 한 효과를 나타낸다.
본 실시예의 일 측면을 다음과 같이 요약할 수 있다.
본 실시예의 반도체 장치에서는, 반도체 기판(1) 상에 분리 절연막(2)이 형성되고, 또한 이 분리 영역(2)에서 분리되어 제 1 및 제 2 활성영역(1A, 1A)이 형성되어 있다. 또한, 반도체 기판(1) 상에 층간 절연막(30)이 형성되고, 이 층간 절연막(30)의 가운데에서 분리 절연막(2) 상에 라인 형상의 도전성 플러그(6A)가 형성되고, 이 라인 형상의 도전성 플러그(6A)에 의해 제 1 및 제 2 활성영역(1A, 1A)을 전기적으로 접속되어 있다.
또한, 본 실시예의 다른 일 측면을 다음과 같이 요약할 수 있다.
본 실시예의 반도체 장치에서는, 반도체 기판(1) 상에 분리 절연막(2)이 형성되고, 또 이 분리 절연막(2)에서 분리되어 제 1 및 제 2 활성영역(1A, 1A)이 형성되어 있다. 또한, 분리 절연막(2) 상에 도전성 라인(5)이 형성되어 있다. 또, 반도체 기판(1) 상에 층간 절연막(30)이 형성되고, 이 층간 절연막(30)의 가운데에서 분리 절연막(2)과 도전성 라인(5) 상에 라인 형상의 도전성 플러그(6A)가 형성되고, 이 라인 형상의 도전성 플러그(6A)에 의해 도전성 라인(5)과 제 1 및 제 2 활성영역(1A, 1A)을 전기적으로 접속하고 있다.
(실시예 2).
이하, 본 발명의 실시예 2를 도면에 의거하여 상세히 설명한다. 도 2a는 본 발명의 실시예 2에 따른 반도체 장치(100)를 설명하기 위한 주요부 평면도, 도 2b는 도 2a의 A-A'선 주요부 단면도이다.
도 2에, 3은 실리콘 기판(1) 상에 형성된 MOSFET 1의 게이트 전극을 나타내고, 1S, 1S는 그 활성영역을 나타내고 있다. 또한, 4는 실리콘 기판(1) 상에 형성된 MOSFET 2의 게이트 전극을 나타내고, 2S, 2는 그 활성영역을 나타내고 있다.
본 실시예의 반도체 장치(100)는, 도 2a 및 2b에 나타낸 것과 같이, 실리콘 기판(1) 상의 분리 산화막(2)에서 분리된 2개의 MOSFET 1의 활성영역(1S)(소스)과 MOSFET 2의 활성영역(2S)(드레인)을 하부 도전성 플러그(6A)(제 1 도전성 플러그)에서 서로 접속하는 구조를 가지고 있다. 또한, 라인 형상의 도전성 플러그(6A)는, 게이트 전극(3)과 게이트 전극(4)에 이르기까지의 위치에서 종단되고, 다른 도전성 플러그(6B)와 분리되어 있다. 요컨대, 도전성 플러그(6A, 6B)는, 게이트 전극(3, 4)에 의해 분리되어 있다. 이때, 도전성 플러그(6A, 6B)는 실리콘이나 실리사이드, 금속 등으로 형성되는 것이 바람직하다.
이상 설명한 것과 같이 본 실시예에 의하면, 라인 형상의 도전성 플러그(6A) 부분의 개구를 크게 확보할 수 있기 때문에, 게이트 전극(5)이나 분리 산화막(2)과 비교하여 미세한 패터닝이 불필요해진다는 효과가 있다.
본 실시예의 일 측면을 다음과 같이 요약할 수 있다.
본 실시예의 반도체 장치에서는, 반도체 기판(1) 상에 제 1 게이트 전극(3) 과 이 제 1 게이트 전극(3)의 양측에 활성영역(1S, 1S)을 갖는 제 1 반도체 소자 MOSFET 1이 형성되어 있다. 또한, 반도체 기판(1) 상에 제 2 게이트 전극(4)과 이 제 2 게이트 전극(4)의 양측에 활성영역(2S, 2S)을 갖는 제 2 반도체 소자 MOSFET 2가 형성되어 있다. 또한, 반도체 기판(1) 상에 분리 절연막(2)이 형성되고, 제 1 및 제 2 반도체 소자 MOSFET 1, 2를 분리하고 있다. 또한, 반도체 기판(1) 상에 층간 절연막(30)이 형성되어 있다. 그리고, 층간 절연막(30)의 가운데에서 분리 절연막(2) 상에, 제 1 반도체 소자 MOSFET 1의 한쪽의 활성영역(1S)과 제 2 반도체 소자 MOSFET 2의 한쪽의 활성영역(2S)을 전기적으로 접속하는 제 1 도전성 플러그(6A)가 형성되어 있다.
(실시예 3).
이하, 본 발명의 실시예 3을 도면에 의거하여 상세히 설명한다. 도 3a는 본 발명의 실시예 3에 따른 반도체 장치(100)를 설명하기 위한 주요부 평면도, 도 3b는 도 3a의 A-A'선 주요부 단면도이다.
본 실시예의 반도체 장치(100)는, 도 3a 중앙에 나타낸 도전성 플러그(6A)(제 1 도전성 플러그)의 배선으로서의 개구 Ln의 짧은 변의 치수를, 도 3a 양단에 나타낸 도전성 플러그(6B)(제 2 도전성 플러그)의 콘택홀 Ch의 치수(홀 지름)에 거의 일치시킨 구조를 구비하고 있다.
이에 따라, 도전성 플러그(6A, 6B)의 매립 후의 에치백(etch back)이 용이하게 됨과 아울러, 배선의 세선화를 꾀할 수 있기 때문에, 실리콘 기판(1) 사이 등에서의 기생용량을 떨어뜨릴 수 있게 된다고 하는 효과를 나타낸다.
(실시예 4).
이하, 본 발명의 실시예 4를 도면에 의거하여 상세히 설명한다. 도 4는 본 발명의 실시예 4에 따른 반도체 장치(100)를 설명하기 위한 주요부 단면도이다.
도 4에서, 10은 도전성 플러그(6A, 6B)의 저저항의 상층의 도전층, 10'은 도전성 플러그(6A, 6B)의 하층의 도전층을 나타내고 있다.
본 실시예의 반도체 장치(10O)는, 도 4에 나타낸 것과 같이, 도 2의 도전성 플러그(6A, 6B)를 하층의 도전층(10') 및 상층의 도전층(10)의 2층으로 한 구조를 구비하고 있다.
본 실시예의 반도체 장치(100)는, 도 4에 나타낸 것과 같이, 실리콘 기판(1) 상의 분리 산화막(2)에서 분리된 2개의 MOSFET에 관해서, 한쪽의 MOSFET 1의 활성영역(1S)(소스/드레인)과 다른 쪽의 MOSFET 2의 활성영역(2S)(소스/드레인)을 하층의 도전층(1O')에서 서로 접속함과 동시에, 그 위에 저저항의 도전층(10)을 형성하고 있다.
또한, 도 4의 중앙에 나타낸 도전성 플러그(6A)를, 게이트 전극(3)과 게이트 전극(4)에 이르기까지의 위치에서 종단시키고, 다른 도전성 플러그(6B)로부터 분리되어 있다. 이때, 하층의 도전층(10')은, 실리콘이나 실리사이드, 또는 금속의 단일 금속 또는 합금 등으로 형성되는 것이 바람직하다.
또한, 하층의 도전층(10')이 폴리실리콘으로 형성되어 있는 경우, 배선으로서는 약간 저항이 높게 되기 때문에, 상층의 도전층(10)으로서는 W(텅스텐), Co(코발트), Ti(티타늄) 등이라 한 금속이나 Si(실리콘)을 사용하여 만들어진 실리사이드층을 사용함으로써 저저항화를 꾀함과 동시에, 소자의 고속화를 꾀하는 것이 바람직하다. 이때, 도전성 플러그(6)를 3층 이상 적층한 구조로 한 경우에 있어서도 마찬가지의 작용효과를 나타낸다.
이상 설명한 것과 같이 본 실시예에 의하면, 도전성 플러그(6A)의 하층의 도전층(10')의 부분의 개구를 크게 확보할 수 있기 때문에 게이트 전극(5)이나 분리산화막(2)과 비교하여 미세한 패터닝이 불필요해진다는 효과를 나타낸다.
(실시예 5).
이하, 본 발명의 실시예 5를 도면에 의거하여 상세히 설명한다. 도 5는 본 발명의 실시예 5에 따른 반도체 장치(100)를 설명하기 위한 주요부 단면도이다. 도5에서, 3', 4'는 게이트 전극(3, 4)을 덮는 절연막(피복 절연막)을 나타내고 있다.
본 실시예의 반도체 장치(100)는, 도 5에 나타낸 것과 같이, 도전성 플러그(6A, 6B)의 상면을, 게이트 전극(3, 4)의 절연막(3', 4')의 상면보다도 실리콘 기판(1) 방향으로 빠지게 한 구조를 구비하고 있다.
이와 같이 절연막(3', 4')의 상면보다 도전성 플러그(6A, 6B)의 상면을 빠지게 한 구조로 함으로써, 게이트 전극(3, 4)과 도전성 플러그(6A, 6B) 사이의 기생용량을 감소하여 고속화를 꾀할 수 있게 된다고 하는 효과를 나타낸다.
(실시예 6).
이하, 본 발명의 실시예 6을 도면에 의거하여 상세히 설명한다. 도 6은 본 발명의 실시예 6에 따른 반도체 장치(100)를 설명하기 위한 주요부 단면도이다.
본 실시예의 반도체 장치(100)는, 도 6에 나타낸 것과 같이, 도 5의 반도체 장치에서의 도전성 플러그(6A, 6B)를 2층으로 함으로써, 상층의 도전층(10)을 게이트 전극(3, 4)의 절연막(3', 4')의 상면보다도 실리콘 기판(1) 방향으로 빠지게 한구조를 구비하고 있는 점에 특징을 가지고 있다.
이러한 도전성 플러그(6A, 6B)의 상층의 도전층(10)을 절연막(3', 4')의 상면보다 빠지게 한 구조로 함으로써, 게이트 전극(3, 4)과 도전성 플러그(6A, 6B) 사이의 기생용량을 감소하여 고속화를 꾀할 수 있게 된다고 하는 효과를 나타낸다.
본 실시예에서는, 도전성 플러그(6A, 6B)의 하층의 도전성 플러그(10')가 폴리실리콘으로 형성되어 있는 경우, 배선으로서는 약간 저항이 높은 것이 되기 때문에, 상층의 도전층으로서는 W(텅스텐), Co(코발트), Ti(티타늄) 등이라 한 금속이나 Si(실리콘)을 사용하여 만든 실리사이드층을 사용함으로써 저저항화를 꾀함 과 동시에, 소자의 고속화를 꾀하는 것이 바람직하다. 이때, 도전성 플러그(6A, 6B)를 3층 이상 적층한 구조로 한 경우에 있어서도 마찬가지의 작용효과를 나타낸다.
(실시예 7).
이하, 본 발명의 실시예 7을 도면에 의거하여 상세히 설명한다. 도 7은 본 발명의 실시예 7에 따른 반도체 장치(100)를 설명하기 위한 주요부 단면도이다. 도7에서, 20은 실리콘 기판(1)상에 게이트 전극(3, 4)간에 형성된 실리콘 산화막(게이트 산화막), 21은 게이트 전극(3, 4)을 덮는 측벽 절연막(피복 절연막)을 나타내고 있다.
본 실시예의 반도체 장치(100)는, 도 7에 나타낸 것과 같이, 게이트 전극(3, 4)의 측벽(21)을, 예를 들면 실리콘 질화막으로 형성하고, 소자 분리용의 분리 산화막(2)이나 하부 및 상부의 층간 절연막(30, 32)과는 다른 재질로 형성한 것이다.
본 실시예는, 예를 들면, 분리용의 실리콘 산화막을 매립한 트렌치 분리나 열산화막의 LOCOS 분리를 사용한 경우, 게이트 측벽(21)으로서 질화막을 사용한 경우에 해당한다.
이상 설명한 것과 같이 본 실시예에 의하면, 소자 분리용의 분리 산화막(2)이나 하부 및 상부의 층간 절연막(30, 32)의 재질과, 측벽(21)의 재질을 다르게 한 구조로 함으로써, 측벽(21)의 에칭으로 선택성을 갖게 할 수 있다. 그 결과, 소자분리특성에 악영향을 미치게 하는 분리 산화막(2)의 빠짐을 방지할 수 있게 된다. 또한, 이러한 구조를 사용함으로써 간접적으로 분리특성을 확보할 수 있게 된다.
(실시예 8).
이하, 본 발명의 실시예 8을 도면에 의거하여 상세히 설명한다. 도 8은 본 발명의 실시예 8에 따른 반도체 장치(100)를 설명하기 위한 주요부 단면도이다.
본 실시예의 반도체 장치(100)는, 도 8에 나타낸 것과 같이, 전술한 도 7과 비교하여, 게이트 전극(3, 4)의 하면 뿐만 아니라 측벽(21)의 밑에도 표면 절연막(20)(실리콘 산화막)을 형성하여, 측벽(21)의 실리콘 질화막이 직접 실리콘 기판(1)에 접하지 않는 것 같은 구조를 구비하고 있다.
본 실시예에 의하면, MOSFET의 동작에 영향을 주는 계면 준위가 많은 실리콘 질화막을 MOSFET의 소스/드레인이나 게이트 엣지로부터 멀리할 수 있게 된다고 한 효과를 나타낸다.
(실시예 9).
이하, 본 발명의 실시예 9를 도면에 의거하여 상세히 설명한다. 도 9a는 본 발명의 실시예 9에 따른 반도체 장치(100)를 설명하기 위한 주요부 평면도, 도 9b는 도 9a의 A-A'선 주요부 단면도이다.
도 9a 및 도 9b에서, 5는 도시되지 않은 MOSFET의 게이트 전극(도전성 라인), 6C는 라인 형상의 도전성 플러그(제 3 도전성 플러그), 6B는 통상의 작은 지름의 도전성 플러그(제 2 도전성 플러그)를 나타내고 있다.
본 실시예의 반도체 장치(10O)는, 실리콘 기판(1)에 형성된 분리 산화막(2)의 위에 있는 게이트 전극(5)이, 도 9b에 나타낸 것과 같이, 게이트 전극(5)상의 층간 절연막(30)을 제거하여 형성한 도전성 플러그(6C)(제 3 도전성 플러그)와 접하는 구조를 구비하다. 이에 따라, 도 9b에 나타낸 것과 같이, 게이트 전극(5)과 그 양측의 MOSFET 1의 활성영역(1S)(소스/드레인)과, MOSFET 2의 활성영역(2S)(소스/드레인)으로의 전기적 접속을 동시에 실현할 수 있게 된다.
도 9a 및 9b의 중앙부에 나타낸 것과 같이, MOSFET 3의 게이트 전극(5)에 접속된 도전성 플러그(6C)는, 층간 절연막(30)내의 게이트 전극(5)에 접하여 그 위쪽에 형성되고, 게이트 전극(5)과 그 양측에 있는 활성영역(1S, 2S)을 전기적으로 결합한 것이다. 이 하부의 도전성 플러그(6)를 매립하기 위한 개구 Ln은, 종래 기술(도 20 참조)과 같은 단일 콘택홀 지름이 아니고, 라인 형상으로 개구한 구조로 되어 있다는 점에 특징을 갖고 있다.
이상 설명한 것과 같이 본 실시예에 의하면, 층간 절연막(30)내의 도전성 플러그(6C)가 배선층을 겸하기 위해서, 그 상부의 배선을 생략하는 것이 가능해지고, 그 결과, 배선층을 고밀도로 집적할 수 있음과 동시에, 공정 단축을 도모할 수 있게 된다고 하는 효과를 나타낸다.
본 실시예의 일 측면을 다음과 같이 요약할 수 있다.
본 실시예의 반도체 장치에서는, 반도체 기판(1) 상에 제 1 게이트 전극(3)과 이 제 1 게이트 전극(3)의 양측에 활성영역(1S, 2S)을 갖는 제 1 반도체 소자 MOSFET 1이 형성되어 있다. 또한, 반도체 기판(1) 상에 제 2 게이트 전극(4)과 이 제 2 게이트 전극(4)의 양측에 활성영역(2S, 2S)을 갖는 제 2 반도체 소자 MOSFET 2가 형성되어 있다. 또한, 반도체 기판(1) 상에 분리 절연막(2)이 형성되고, 제 1 및 제 2 반도체 소자 MOSFET 1, 2를 분리하고 있다. 또한, 분리 절연막(2) 상에 다른 반도체 소자의 게이트 전극 등과 같은 도전성 라인이 형성되어 있다. 또한, 반도체 기판(1) 상에 층간 절연막(30)이 형성되어 있다. 그래서, 층간 절연막(30)의 가운데에서 분리 절연막(2) 상에, 도전성 라인(5)과 적어도 제 1 반도체 소자 MOSFET 1의 한쪽의 활성영역(1S) 또는 제 2 반도체 소자 MOSFET 2의 한쪽의 활성영역(2S)을 전기적으로 접속하는 라인 형상의 도전성 플러그(제 3 도전성 플러그)가 형성되어 있다.
(실시예 10).
이하, 본 발명의 실시예 10을 도면에 의거하여 상세히 설명한다. 도 10a는 본 발명의 실시예 10에 따른 반도체 장치(100)를 설명하기 위한 주요부 평면도, 도10b는 도 10a의 A-A'선 주요부 단면도이다.
본 실시예의 반도체 장치(100)는, 도 10a의 중앙에 나타낸, 배선으로서의 도전성 플러그(6C)의 개구 Ln의 짧은 변의 치수를, 도 10a의 양단에 나타낸, 도전성 플러그(6B)의 콘택홀 Ch의 치수(홀 지름)에 거의 일치시킨 구조를 구비하고 있다. 이에 따라, 도전성 플러그(6B, 6C)의 매립 후의 에치백이 용이하게 됨과 아울러, 배선의 세선화를 꾀할 수 있기 때문에 실리콘 기판(1) 사이 등에서의 기생용량을 떨어뜨릴 수 있게 된다고 한 효과를 나타낸다.
(실시예 11).
이하, 본 발명의 실시예 11을 도면에 의거하여 상세히 설명한다. 도 11a는 본 발명의 실시예 11에 따른 반도체 장치(100)를 설명하기 위한 주요부 평면도, 동도 11b는 도 11a의 A-A'선 주요부 단면도이다. 도 11에 있어서, 9는 개구부를 나타내고 있다.
본 실시예의 반도체 장치(100)는, 도 11a에 나타낸 것과 같이, 도 10의 반도체 장치에 있어서의 게이트 전극(5) 상의 전기적 접속을 확실히 얻기 위해, 별도의 공정으로 게이트 전극(5)상의 도전성 플러그(6C)에 개구부(9)를 형성하고, 콘택을 형성한 구조를 구비하고 있다.
이에 따라, 게이트 전극(5)에 대한 전기적 접속을 확실히 얻을 수 있다.
(실시예 12).
이하, 본 발명의 실시예 12를 도면에 의거하여 상세히 설명한다. 도 12는 본 발명의 실시예 12에 따른 반도체 장치(100)를 설명하기 위한 주요부 단면도이다. 도 12에서, 11은 게이트 전극(3, 4, 5)의 하부의 도전층, 11'은 게이트 전극(3, 4, 5)의 상부의 도전층을 나타내고 있다.
본 실시예의 반도체 장치(100)는, 도 12에 나타낸 것과 같이, 게이트 전극(3, 4, 5)의 구조를 하부의 도전층(11) 및 저저항의 상부의 도전층(11')의 2층으로 하고, 게이트 전극(3, 4, 5)으로의 전기적 접속(2)은 2층 구조를 가진 채로 행하는 것 같은 구조를 구비하고 있다.
이에 따라, 2층 구조에서의 이점, 예를 들면, 하부의 도전층(11)의 폴리실리콘과 상부의 도전층(11')의 살리사이드가 조합하여서의 저저항화 게이트라는 특성을 유지한 채로의 콘택을 실현할 수 있다. 이때, 게이트 전극(3, 4, 5)의 구조로서 2층 구조에 대해서 설명하였지만, 이것에 특히 한정되지 않고, 3층 이상의 다층구조이더라도 마찬가지의 작용 효과를 나타낸다.
(실시예 13).
이하, 본 발명의 실시예 13을 도면에 의거하여 상세히 설명한다. 도 13은 본 발명의 실시예 13에 따른 반도체 장치(100)를 설명하기 위한 주요부 단면도이다.
본 실시예의 반도체 장치(100)는, 도 12의 반도체 장치와 같이 모든 게이트 전극에서 다층 구조를 유지하지 않고, 도 13에 나타낸 것과 같이, 예를 들면, 게이트 전극(3, 4)에 관해서는, 하부의 도전층(11)의 폴리실리콘과 상부의 도전층(11')폴리실리콘의 2층 구조로 하여, 게이트 전극(5)에 대해서는, 상부의 도전층(11')의 폴리사이드를 제거하고, 하부의 도전층(11)만으로 한 구조를 구비하고 있다.
상부의 도전층(11')에 이용한 폴리사이드의 속에 폴리실리콘 플러그와의 오믹 콘택을 얻기 쉽게 한 것이고, 콘택 부분으로서의 폴리사이드가 존재하지 않는 쪽이 좋은 경우에, 본 실시예를 채용한다. 이때, 본 실시예에서는, 게이트 전극(3, 4)의 구조로서 2층 구조에 관해서 서술하였지만, 이것에 특히 한정되지 않고, 3층 이상의 다층의 게이트 구조이더라도 게이트 전극(5)의 콘택 부분의 폴리사이드가 제거되어 있으면 마찬가지의 작용·효과를 나타낸다.
(실시예 14).
이하, 본 발명의 실시예 14를 도면에 의거하여 상세히 설명한다. 도 14는 본 발명의 실시예 14에 따른 반도체 장치(10O)를 설명하기 위한 주요부 단면도이다.
본 실시예의 반도체 장치(1O0)는, 도 14에 나타낸 것과 같이, 전술한 도 5의 반도체 장치에, 게이트 전극(5)으로의 게이트 콘택 구조를 부가한 것이다.
본 실시예의 반도체 장치(100)에서는, 도전성 플러그(6C)의 상면을, 게이트 전극(3, 4)을 덮은 절연막(3', 4')의 상면보다도 실리콘 기판(1)방향으로 빠지게 한 구조를 구비하고 있다. 이와 같이 절연막(3', 4')의 상면보다도 도전성 플러그(6C)를 빠지게 한 구조로 하는 것에 의해, 게이트 전극(3, 4)과 도전성 플러그(6C)의 사이의 기생용량을 감소하여 고속화를 꾀할 수 있게 된다
(실시예 15).
이하, 본 발명의 실시예 15를 도면에 의거하여 상세히 설명한다. 도 15는 본 발명의 실시예 15에 따른 반도체 장치(100)를 설명하기 위한 주요부 단면도이다.
본 실시예의 반도체 장치(100)는, 도 15에 나타낸 것과 같이, 전술한 도 6의 반도체 장치에, 게이트 전극(5)으로의 게이트 콘택 구조를 부가한 것이다.
본 실시예의 반도체 장치(100)에서는, 도전성 플러그(6B, 6C)를 2층으로 함으로써, 상부 도전층(10)의 상면을 게이트 전극(3, 4)의 절연막(3', 4')의 상면보다도 실리콘 기판(1)의 방향으로 빠지게 한 구조를 구비하고 있다.
이에 따라, 게이트 전극(3, 4)과 도전성 플러그(6B, 6C)의 사이의 기생용량을 감소하여 고속화를 꾀할 수 있게 된다.
본 실시예에서는, 하부 도전층(1O')이 폴리실리콘으로 형성되어 있는 경우, 배선으로서는 약간 저항이 높은 것이 되기 때문에, 상부 도전층(10)으로서는 W(텅스텐), Co(코발트), Ti(티타늄) 등이라 한 금속이나 Si(실리콘)을 사용하여 만든 실리사이드층을 사용함으로써 저저항화를 꾀함과 동시에, 소자의 고속화를 꾀하는 것이 바람직하다. 이때, 도전성 플러그(6)를 3층 이상 적층한 구조로 한 경우에 있어서도 마찬가지의 작용효과를 나타낸다.
(실시예 16).
이하, 본 발명의 실시예 16을 도면에 의거하여 상세히 설명한다. 도 16은 본 발명의 실시예 16에 따른 반도체 장치(100)를 설명하기 위한 주요부 단면도이다.
본 실시예의 반도체 장치(100)는, 도 16에 나타낸 것과 같이, 도 7의 반도체 장치에 있어서, 게이트 전극(5)으로의 게이트 콘택 구조를 부가한 것이다.
게이트 전극(3, 4)의 측벽(21)을, 예를 들면 실리콘 질화막으로 형성하고, 소자 분리용의 분리 산화막(2)이나 하부 및 상부의 층간 절연막(30, 32)과 다른 재질로 형성한 구조를 구비하고 있다.
본 실시예에서는, 예를 들면, 분리용의 산화막을 매립한 트렌치 분리나 열산화막의 LOCOS 분리를 사용한 경우, 측벽(21)으로서 질화막을 사용한 경우에 상당한다.
이상 설명한 것과 같이 본 실시예에 의하면, 소자분리용의 분리 산화막(2)이나 하부 및 상부의 층간 절연막(30, 32)의 재질과, 측벽(21)의 재질을 다르게 한 구조로 함으로써, 측벽(21)의 에칭의 선택성을 갖게 할 수 있다. 그 결과, 소자분리특성에 악영향을 미치게 하는 분리 산화막(2)의 빠짐을 방지할 수 있게 된다. 또한, 이러한 구조를 사용함으로써 간접적으로 분리특성을 확보할 수 있게 된다.
(실시예 17).
이하, 본 발명의 실시예 17을 도면에 의거하여 상세히 설명한다. 도 17은 본 발명의 실시예 17에 따른 반도체 장치(100)를 설명하기 위한 주요부 단면도이다.
본 실시예의 반도체 장치(100)는, 도 17에 나타낸 것과 같이, 전술한 도 8의 반도체 장치에 있어서, 게이트 전극(5)으로의 게이트 콘택 구조를 부가한 것이다.
이에 따라, 도 17에 나타낸 것과 같이, 게이트 전극(5)과 그 양측의MOSFET1, 2의 활성영역(1S, 2S)(소스/드레인)으로의 전기적 접속을 동시에 실현하고 있다.
또한, 게이트 전극(3, 4)의 하면에 부가하여 측벽(21)의 질화막의 밑에도 실리콘 산화막(20)을 형성하고, 측벽(21)이 직접 실리콘 기판(1)에 접하지 않은 것과 같은 구조를 구비하고 있다.
본 실시예에 의하면, MOSFET의 동작에 영향을 주는 계면 준위가 많은 질화막을 MOSFET의 소스/드레인이나 게이트 엣지로부터 멀리할 수 있게 된다.
(실시예 18).
이하, 본 발명의 실시예 18을 도면에 의거하여 상세히 설명한다. 도 18은 본 발명의 실시예 18에 따른 반도체 장치 제조방법을 설명하기 위한 공정도이다.
본 실시예는, 전술한 도 3의 반도체 장치의 제조 흐름을 나타내고 있다.
우선, 도 18a에 나타낸 것과 같이, 실리콘 기판(1)에 분리 산화막(2)을 형성하고, MOSFET의 게이트 전극 3 및 게이트 전극 4를 제작한다. 이어서, 도 18b에 나타낸 것과 같이, 하부 층간 절연막(30)을 퇴적하는 공정을 실행하고나서, 도 18c에 나타낸 것과 같이, 사진 제판에 의해 하부 층간 절연막(30)을 에칭하고, 라인 형상의 개구, 또는 홈 형상의 개구를 형성하는 공정을 실행한다. 이어서, 도 18d에 나타낸 것과 같이, 도전성의 폴리실리콘을 도전성 플러그(6A)로서 퇴적하는 공정을 실행하고 나서, 도 18e에 나타낸 것과 같이, 도전성 플러그(6A)를 에치백하여서 평탄화하는 공정을 실행한다.
이때, 본 실시예에서는, 도 18e에 나타낸 것과 같이, 도전성 플러그(6A)를 에치백하여 평탄화를 행하였지만, 이것에 특히 한정되지 않고, 도전성 플러그(6A)를 화학기계연마(CMP=Chemical Mechanical Po1ishing)하여 평탄화를 하여도 된다.
또한, 도 18b에서 하부 층간 절연막(30)을 퇴적한 후에 CMP 평탄화를 행하여도 된다. 또한, 도 18d에서 퇴적하는 재료로서 폴리실리콘을 사용하였지만, 이것에 특히 한정되지 않고, W(텅스텐)이나 Co(코발트)라고 한 금속계의 막, 실리사이드막, 또는 선택 에피막을 사용하여도 된다. 또한, 도전성 플러그(6A)에 불순물을 도입하고, 이것을 확산시켜서 소스/드레인의 일부로서도 공유해도 된다.
(실시예 19).
이하, 본 발명의 실시예 19를 도면에 의거하여 상세히 설명한다. 도 19는 본 발명의 실시예 19에 따른 반도체 장치 제조방법을 설명하기 위한 공정도이다.
본 실시예는, 전술한 도 10에 나타낸 반도체 장치를 제조하기 위한 제조 흐름을 나타내고 있다.
우선, 도 19a에 나타낸 것과 같이, 실리콘 기판(1) 상에 게이트 전극(3, 4, 5)을 형성하는 공정을 실행하고, 이어서, 도 19b에 나타낸 것과 같이, 하부 층간 절연막(3O)을 퇴적하여 CMP로 연마하는 공정(CMP 평탄화 공정)을 실행한다. 이어서, 도 19c에 나타낸 것과 같이, 하부 층간 절연막(30)에, 도전성 플러그를 매립하기 위한 콘택홀 Ch 및 라인 형상의 개구 또는 홈인 라인 Ln을 형성하는 공정을 실행한다. 이어서, 도 19d에 나타낸 것과 같이, 도전성 플러그(6C)의 재료를 퇴적하는 공정을 실행하고나서, 도 19e에 나타낸 것과 같이, 퇴적한 도전성 플러그(6C)의 재료를 CMP에 의해 평탄화하는 공정을 실행한다.
이때, 도 11에 나타낸 것과 같이, 도전성 플러그(6C)에 게이트 전극(5)의 부분만 개구하는 공정을 추가하여도 된다. 또한, 게이트 전극(5)을 2 층 이상의 게이트 구조로 한 후에, 위로부터 적어도 1층 이상을 제거하여도 된다.
본 발명이 상기 각 실시예에 한정되지 않고, 본 발명의 기술사상의 범위내에서, 각 실시예는 적절히 변경되어 얻는 것은 분명하다. 또한 상기 구성 부재의 수, 위치, 형상 등은 상기 실시예로 한정하지 않고, 본 발명을 실시하는 데에 있어서 바람직한 수, 위치, 형상 등으로 할 수 있다.
본 발명은 이상과 같이 구성되어 있기 때문에, 콘택홀에 매립한 도전성 플러그와, 홈 즉 라인 형상의 개구에 매립한 배선을 동시에 형성할 때에, 미세한 패턴에 대해서도 용이하게 플러그와 배선을 형성하는 것이 가능해지고, 그 결과, 고밀도인 반도체 장치를 제작할 수 있게 된다고 하는 효과를 갖는다.
Claims (3)
- 반도체 기판과, 상기 반도체 기판 상에 형성된 제 1 게이트 전극과 이 제 1 게이트 전극의 양측에 활성영역을 갖는 제 1 반도체 소자와,상기 반도체 기판 상에 형성된 제 2 게이트 전극과 이 제 2 게이트 전극의 양측에 활성영역을 갖는 제 2 반도체 소자와,상기 반도체 기판 상에 형성된 상기 제 1 및 제 2 반도체 소자를 분리하는 분리 절연막과,상기 반도체 기판 상에 형성된 층간 절연막과,상기 층간 절연막의 중간에서 상기 분리 절연막 상에 형성된 상기 제 1 반도체 소자의 한쪽의 활성영역과 상기 제 2 반도체 소자의 한쪽의 활성영역을 전기적으로 접속하는 제 1 도전성 플러그를 구비한 것을 특징으로 하는 반도체 장치.
- 반도체 기판과, 상기 반도체 기판 상에 형성된 제 1 게이트 전극과 이 제 1 게이트 전극의 양측에 활성영역을 갖는 제 1 반도체 소자와,상기 반도체 기판 상에 형성된 제 2 게이트 전극과 이 제 2 게이트 전극의 양측에 활성영역을 갖는 제 2 반도체 소자와,상기 반도체 기판 상에 형성된 상기 제 1 및 제 2 반도체 소자를 분리하는 분리 절연막과,상기 분리 절연막 상에 형성된 도전성 라인과,상기 반도체 기판 상에 형성된 층간 절연막과,상기 층간 절연막의 중간에서 상기 분리 절연막 상에 형성된 상기 도전성 라인과 적어도 상기 제 1 반도체 소자의 한쪽의 활성영역 또는 상기 제 2 반도체 소자의 한쪽의 활성영역을 전기적으로 접속하는 제 3 도전성 플러그를 구비한 것을 특징으로 하는 반도체 장치.
- 반도체 기판 상에 소자 영역을 분리하는 분리 절연막을 형성하는 공정과,상기 소자 영역에 게이트 전극과 이 게이트 전극의 양측에 활성영역을 갖는 반도체 소자를 각각 형성하는 공정과,상기 반도체 기판에 층간 절연막을 퇴적하는 공정과,상기 층간 절연막의 중간에서 상기 분리 절연막의 위와 적어도 상기 반도체 소자의 한쪽의 활성영역의 위에 연속된 개구를 형성하는 공정과,상기 개구에 도전성 플러그를 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
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