JPH11345884A - 半導体装置の製造方法およびその構造 - Google Patents
半導体装置の製造方法およびその構造Info
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- JPH11345884A JPH11345884A JP10153071A JP15307198A JPH11345884A JP H11345884 A JPH11345884 A JP H11345884A JP 10153071 A JP10153071 A JP 10153071A JP 15307198 A JP15307198 A JP 15307198A JP H11345884 A JPH11345884 A JP H11345884A
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Abstract
(57)【要約】
【課題】 １つの半導体基板に異なる膜厚のゲート酸化
膜を有する場合においても、安定したトランジスタ特性
を有する半導体装置の製造方法およびその構造を提供す
る。 【解決手段】 膜厚が異なる多結晶シリコン膜６ａ，６
ｂの上から熱酸化することより、シリコン酸化膜６ｃ，
６ｄを形成するとともに、シリコン酸化膜６ｃ，６ｄの
下面にある素子形成領域４，５の半導体基板１をその表
面から所定の深さにかけて酸化することにより、シリコ
ン酸化膜２ｃ，２ｄを形成する。そのため、素子分離領
域３の中央上部に段差が形成されることなく、また、素
子分離領域３の膜厚を薄くすることなく、シリコン酸化
膜２ｃ，２ｄの膜厚を調整することができる。その結
果、素子分離領域３の表面上に後工程において形成され
るゲート８，（９）または配線層１０の断線等が防止さ
れる。
膜を有する場合においても、安定したトランジスタ特性
を有する半導体装置の製造方法およびその構造を提供す
る。 【解決手段】 膜厚が異なる多結晶シリコン膜６ａ，６
ｂの上から熱酸化することより、シリコン酸化膜６ｃ，
６ｄを形成するとともに、シリコン酸化膜６ｃ，６ｄの
下面にある素子形成領域４，５の半導体基板１をその表
面から所定の深さにかけて酸化することにより、シリコ
ン酸化膜２ｃ，２ｄを形成する。そのため、素子分離領
域３の中央上部に段差が形成されることなく、また、素
子分離領域３の膜厚を薄くすることなく、シリコン酸化
膜２ｃ，２ｄの膜厚を調整することができる。その結
果、素子分離領域３の表面上に後工程において形成され
るゲート８，（９）または配線層１０の断線等が防止さ
れる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法およびその構造に関し、特に、一つの半導体基板に
異なる膜厚の絶縁膜を有し、その絶縁膜の各々にトラン
ジスタが形成される半導体装置の製造方法およびその構
造に関するものである。
方法およびその構造に関し、特に、一つの半導体基板に
異なる膜厚の絶縁膜を有し、その絶縁膜の各々にトラン
ジスタが形成される半導体装置の製造方法およびその構
造に関するものである。
【０００２】
【従来の技術】従来より、一つの半導体基板に異なる膜
厚のゲート酸化膜を有する半導体装置の製造方法は、図
２１〜図２６に示すような方法が用いられていた。以
下、図２１〜図２６を用いて、従来の一つの半導体基板
に異なるゲート酸化膜を有する半導体装置の製造方法を
説明する。
厚のゲート酸化膜を有する半導体装置の製造方法は、図
２１〜図２６に示すような方法が用いられていた。以
下、図２１〜図２６を用いて、従来の一つの半導体基板
に異なるゲート酸化膜を有する半導体装置の製造方法を
説明する。
【０００３】まず、図２１に示すように、ＬＯＣＯＳ
（LOCal Oxidation of Silicon）法を用いて、半導体基
板１の所定の領域にフィールド酸化膜１０２ｘからなる
素子分離領域１０３を形成することにより、素子形成領
域１０４と素子形成領域１０５とを形成する。次に、図
２２に示すように、素子分離領域１０３、素子形成領域
１０４，１０５を酸化し、素子形成領域１０４，１０５
の表面から所定の深さにかけて、シリコン酸化膜１０２
ｃ，１０２ｄを形成する。
（LOCal Oxidation of Silicon）法を用いて、半導体基
板１の所定の領域にフィールド酸化膜１０２ｘからなる
素子分離領域１０３を形成することにより、素子形成領
域１０４と素子形成領域１０５とを形成する。次に、図
２２に示すように、素子分離領域１０３、素子形成領域
１０４，１０５を酸化し、素子形成領域１０４，１０５
の表面から所定の深さにかけて、シリコン酸化膜１０２
ｃ，１０２ｄを形成する。
【０００４】その後、図２３に示すように、素子分離領
域１０３の略中央から素子形成領域１０５側の表面上お
よびこの素子形成領域１０５上にレジスト膜１０７を形
成する。次に、レジスト膜１０７をマスクとして、素子
分離領域１０３の略中央から素子形成領域１０４側およ
び素子形成領域１０４をエッチングし、シリコン酸化膜
１０２ｅを形成する。その後、レジスト膜１０７を除去
し、図２４に示すように、素子形成領域１０４，１０５
を熱酸化し、シリコン酸化膜１０２ｇ，１０２ｈを形成
する。
域１０３の略中央から素子形成領域１０５側の表面上お
よびこの素子形成領域１０５上にレジスト膜１０７を形
成する。次に、レジスト膜１０７をマスクとして、素子
分離領域１０３の略中央から素子形成領域１０４側およ
び素子形成領域１０４をエッチングし、シリコン酸化膜
１０２ｅを形成する。その後、レジスト膜１０７を除去
し、図２４に示すように、素子形成領域１０４，１０５
を熱酸化し、シリコン酸化膜１０２ｇ，１０２ｈを形成
する。
【０００５】さらに、図２５に示すように、フィールド
酸化膜１０２ｘ、シリコン酸化膜１０２ｇ，１０２ｈの
上に連続的に素子形成領域１０２ｇ，１０２ｈを繋ぐよ
うにワード線１０８を形成する。また、図２５に示す断
面と平行には、フィールド酸化膜１０２ｘ、シリコン酸
化膜２０２ｇ，２０２ｈの上に連続的に素子形成領域２
０２ｇ，２０２ｈを繋ぐようにワード線１０９を形成す
る。また、図２５に示す断面に垂直な断面で素子形成領
域１０４を横切る断面を示すと、図２６に示すように、
素子形成領域１０４，２０４のような領域が形成される
場合があり、このとき、素子形成領域１０４，２０４の
ゲート酸化膜２０２ｈ，１０２ｇは膜厚が異なる。ま
た、素子形成領域１０４には、ソース／ドレイン１１
１，１１２を形成し、素子形成領域２０４には、ソース
／ドレイン２１１，２１２を形成する。上記のような工
程で、一つの半導体装置に異なる膜厚のゲート酸化膜を
有する半導体装置の製造は行なわれていた。
酸化膜１０２ｘ、シリコン酸化膜１０２ｇ，１０２ｈの
上に連続的に素子形成領域１０２ｇ，１０２ｈを繋ぐよ
うにワード線１０８を形成する。また、図２５に示す断
面と平行には、フィールド酸化膜１０２ｘ、シリコン酸
化膜２０２ｇ，２０２ｈの上に連続的に素子形成領域２
０２ｇ，２０２ｈを繋ぐようにワード線１０９を形成す
る。また、図２５に示す断面に垂直な断面で素子形成領
域１０４を横切る断面を示すと、図２６に示すように、
素子形成領域１０４，２０４のような領域が形成される
場合があり、このとき、素子形成領域１０４，２０４の
ゲート酸化膜２０２ｈ，１０２ｇは膜厚が異なる。ま
た、素子形成領域１０４には、ソース／ドレイン１１
１，１１２を形成し、素子形成領域２０４には、ソース
／ドレイン２１１，２１２を形成する。上記のような工
程で、一つの半導体装置に異なる膜厚のゲート酸化膜を
有する半導体装置の製造は行なわれていた。
【０００６】
【発明が解決しようとする課題】しかしながら、上記の
一つの半導体基板に異なる膜厚のゲート酸化膜１０２
ｇ，１０２ｈを有する半導体装置の製造方法では、図２
３に示すように、エッチングによりシリコン酸化膜１０
２ｅを形成するときに、素子分離領域１０３の頂部のレ
ジスト膜１０７の端部に段差ｄ1 が生じてしまう。その
後に、図２４に示すように、図２３の段差ｄ1 の上から
熱酸化を加えて、酸化膜１０２ｇ，１０２ｈを形成して
も、その段差ｄ2 は、もとの段差ｄ1 に平行に形成され
るだけでそのまま残ってしまう。この段差ｄ2 が大きい
場合、図２５に示すように、素子分離領域１０３の上に
ゲート配線層１０８が形成されたときに、段差ｄ2 部分
でゲート配線１０８にも段差ｄ3 が生じ、この段差ｄ3
が大きければ、配線１０８は断線する可能性がある。
一つの半導体基板に異なる膜厚のゲート酸化膜１０２
ｇ，１０２ｈを有する半導体装置の製造方法では、図２
３に示すように、エッチングによりシリコン酸化膜１０
２ｅを形成するときに、素子分離領域１０３の頂部のレ
ジスト膜１０７の端部に段差ｄ1 が生じてしまう。その
後に、図２４に示すように、図２３の段差ｄ1 の上から
熱酸化を加えて、酸化膜１０２ｇ，１０２ｈを形成して
も、その段差ｄ2 は、もとの段差ｄ1 に平行に形成され
るだけでそのまま残ってしまう。この段差ｄ2 が大きい
場合、図２５に示すように、素子分離領域１０３の上に
ゲート配線層１０８が形成されたときに、段差ｄ2 部分
でゲート配線１０８にも段差ｄ3 が生じ、この段差ｄ3
が大きければ、配線１０８は断線する可能性がある。
【０００７】また、図２６に示すように、図２５の断面
において素子形成領域１０４に垂直な断面において、配
線１１０がフィールド酸化膜１０２ｘに沿って形成され
る場合があるが、このとき、フィールド酸化膜１０２ｘ
の上に形成された段差ｄ4 によって、配線１１０にも段
差ｄ5 が形成され、配線１１０が断線する可能性があ
る。さらに、素子分離領域１０３上部が過度にエッチン
グされて膜厚が薄くなった場合、素子分離領域１０３の
膜厚が薄くなった部分の下側では、ソース／ドレイン１
１２からソース／ドレイン２１１に向かって空乏層１２
０がのびソース／ドレイン２１１とソース／ドレイン１
１２とが接近するため、素子形成領域１０４と素子形成
領域２０４との分離耐圧が低下し、短絡するおそれがあ
る。その結果、トランジスタ特性をばらつかせることが
ある。
において素子形成領域１０４に垂直な断面において、配
線１１０がフィールド酸化膜１０２ｘに沿って形成され
る場合があるが、このとき、フィールド酸化膜１０２ｘ
の上に形成された段差ｄ4 によって、配線１１０にも段
差ｄ5 が形成され、配線１１０が断線する可能性があ
る。さらに、素子分離領域１０３上部が過度にエッチン
グされて膜厚が薄くなった場合、素子分離領域１０３の
膜厚が薄くなった部分の下側では、ソース／ドレイン１
１２からソース／ドレイン２１１に向かって空乏層１２
０がのびソース／ドレイン２１１とソース／ドレイン１
１２とが接近するため、素子形成領域１０４と素子形成
領域２０４との分離耐圧が低下し、短絡するおそれがあ
る。その結果、トランジスタ特性をばらつかせることが
ある。
【０００８】本発明は、上記のような問題点を解決する
ためになされたものであり、その目的は、一つの半導体
基板に異なる膜厚のゲート酸化膜を有する半導体装置に
おいても、エッチング工程に起因して生じる素子分離領
域上の段差部分に配線が横断する場合に、配線が断線を
起こすことを防止するとともに、素子分離領域の薄膜化
による素子形成領域間の分離耐圧の低下を防止すること
により、安定したトランジスタ特性を有する半導体装置
の製造方法およびその構造を提供することである。
ためになされたものであり、その目的は、一つの半導体
基板に異なる膜厚のゲート酸化膜を有する半導体装置に
おいても、エッチング工程に起因して生じる素子分離領
域上の段差部分に配線が横断する場合に、配線が断線を
起こすことを防止するとともに、素子分離領域の薄膜化
による素子形成領域間の分離耐圧の低下を防止すること
により、安定したトランジスタ特性を有する半導体装置
の製造方法およびその構造を提供することである。
【０００９】
【課題を解決するための手段】請求項１に記載の本発明
の半導体装置の製造方法は、半導体基板上に、分離酸化
膜からなる素子分離領域を形成することにより、第１の
素子形成領域と第２の素子形成領域とを分離形成する工
程と、素子分離領域、第１および第２の素子形成領域の
上に第１の多結晶シリコン膜を形成する工程と、素子分
離領域の略中央から第２の素子形成領域側の表面上およ
びこの第２の素子形成領域上にレジスト膜を形成する工
程と、レジスト膜をマスクとして、素子分離領域の略中
央から第１の素子形成領域側の表面上および第１の素子
形成領域上の第１の多結晶シリコン膜をエッチングし、
第１の多結晶シリコン膜よりも膜厚の薄い第２の多結晶
シリコン膜および前記レジスト膜の下側に残る第３の多
結晶シリコン膜を形成する工程と、レジスト膜を除去す
る工程と、第２および第３の多結晶シリコン膜を熱酸化
し、第１および第２のシリコン酸化膜を形成するととも
に、第１および第２の素子形成領域の半導体基板の表面
から所定の深さにかけて半導体基板を熱酸化することに
より、第１および第２のシリコン酸化膜の下にそれぞれ
第１および第２の酸化膜を形成する工程と、第１および
第２のシリコン酸化膜をエッチングにより除去する工程
と、素子分離領域を介して、第１の酸化膜を含む第１の
素子形成領域と第２の酸化膜を含む第２の素子形成領域
とに連続して設けられた導電層を形成する工程とを備え
ている。
の半導体装置の製造方法は、半導体基板上に、分離酸化
膜からなる素子分離領域を形成することにより、第１の
素子形成領域と第２の素子形成領域とを分離形成する工
程と、素子分離領域、第１および第２の素子形成領域の
上に第１の多結晶シリコン膜を形成する工程と、素子分
離領域の略中央から第２の素子形成領域側の表面上およ
びこの第２の素子形成領域上にレジスト膜を形成する工
程と、レジスト膜をマスクとして、素子分離領域の略中
央から第１の素子形成領域側の表面上および第１の素子
形成領域上の第１の多結晶シリコン膜をエッチングし、
第１の多結晶シリコン膜よりも膜厚の薄い第２の多結晶
シリコン膜および前記レジスト膜の下側に残る第３の多
結晶シリコン膜を形成する工程と、レジスト膜を除去す
る工程と、第２および第３の多結晶シリコン膜を熱酸化
し、第１および第２のシリコン酸化膜を形成するととも
に、第１および第２の素子形成領域の半導体基板の表面
から所定の深さにかけて半導体基板を熱酸化することに
より、第１および第２のシリコン酸化膜の下にそれぞれ
第１および第２の酸化膜を形成する工程と、第１および
第２のシリコン酸化膜をエッチングにより除去する工程
と、素子分離領域を介して、第１の酸化膜を含む第１の
素子形成領域と第２の酸化膜を含む第２の素子形成領域
とに連続して設けられた導電層を形成する工程とを備え
ている。
【００１０】このような工程で本発明の請求項１に記載
の半導体装置の製造方法が行なわれることにより、膜厚
が異なる第２の多結晶シリコン膜および第３の多結晶シ
リコン膜を熱酸化し、第１および第２の酸化膜を形成す
るとともに、半導体基板を酸化し、前記第１および第２
の素子形成領域にそれぞれ第１および第２の酸化膜を形
成できる。それにより、第２の多結晶シリコン膜および
第３の多結晶シリコン膜の膜厚が異なるため、第１の酸
化膜と第２の酸化膜との膜厚を異ならせることができ
る。このとき、素子分離領域に段差は形成されない。そ
のため、半導体基板に膜厚の異なるシリコン酸化膜を形
成しても、素子分離領域のほぼ中央に急激な段差を設け
ることなく半導体装置を形成できる。その結果、エッチ
ングされた素子分離領域の段差部分に導電層が連続して
設けられても、導電層の断線を防止できる。
の半導体装置の製造方法が行なわれることにより、膜厚
が異なる第２の多結晶シリコン膜および第３の多結晶シ
リコン膜を熱酸化し、第１および第２の酸化膜を形成す
るとともに、半導体基板を酸化し、前記第１および第２
の素子形成領域にそれぞれ第１および第２の酸化膜を形
成できる。それにより、第２の多結晶シリコン膜および
第３の多結晶シリコン膜の膜厚が異なるため、第１の酸
化膜と第２の酸化膜との膜厚を異ならせることができ
る。このとき、素子分離領域に段差は形成されない。そ
のため、半導体基板に膜厚の異なるシリコン酸化膜を形
成しても、素子分離領域のほぼ中央に急激な段差を設け
ることなく半導体装置を形成できる。その結果、エッチ
ングされた素子分離領域の段差部分に導電層が連続して
設けられても、導電層の断線を防止できる。
【００１１】また、素子分離領域が大きくエッチングさ
れる工程がないため、素子分離領域の膜厚は所定の分離
耐圧を有する膜厚を維持できる。そのため、素子形成領
域の不純物領域から空乏層がのびて、素子形成領域同士
が短絡することを防止できる。その結果トランジスタ特
性のばらつきを低減できる半導体装置の製造方法を提供
できる。
れる工程がないため、素子分離領域の膜厚は所定の分離
耐圧を有する膜厚を維持できる。そのため、素子形成領
域の不純物領域から空乏層がのびて、素子形成領域同士
が短絡することを防止できる。その結果トランジスタ特
性のばらつきを低減できる半導体装置の製造方法を提供
できる。
【００１２】請求項２に記載の本発明の半導体装置の製
造方法は、半導体基板上に、分離酸化膜からなる素子分
離領域を形成することにより、第１の素子形成領域と第
２の素子形成領域とを分離形成する工程と、素子分離領
域の略中央から第２の素子形成領域側の表面上およびこ
の第２の素子形成領域上に窒化シリコン膜または多結晶
シリコン膜を形成する工程と、窒化シリコン膜または多
結晶シリコン膜をマスクとして、素子分離領域の略中央
から第１の素子形成領域側の分離酸化膜および第１の素
子形成領域の半導体基板をエッチングする工程と、第１
の素子形成領域の半導体基板および素子分離領域を熱酸
化し、第１の酸化膜を形成する工程と、レジスト膜を除
去する工程と、第１の素子形成領域の第１の酸化膜、第
２の素子形成領域の半導体基板および素子分離領域を熱
酸化し、第１および第２の素子形成領域にそれぞれ第２
および第３の酸化膜を形成する工程と、第２および第３
の酸化膜の上に第１の素子形成領域と第２の素子形成領
域とに連続して設けられた導電層を形成する工程とを備
えている。
造方法は、半導体基板上に、分離酸化膜からなる素子分
離領域を形成することにより、第１の素子形成領域と第
２の素子形成領域とを分離形成する工程と、素子分離領
域の略中央から第２の素子形成領域側の表面上およびこ
の第２の素子形成領域上に窒化シリコン膜または多結晶
シリコン膜を形成する工程と、窒化シリコン膜または多
結晶シリコン膜をマスクとして、素子分離領域の略中央
から第１の素子形成領域側の分離酸化膜および第１の素
子形成領域の半導体基板をエッチングする工程と、第１
の素子形成領域の半導体基板および素子分離領域を熱酸
化し、第１の酸化膜を形成する工程と、レジスト膜を除
去する工程と、第１の素子形成領域の第１の酸化膜、第
２の素子形成領域の半導体基板および素子分離領域を熱
酸化し、第１および第２の素子形成領域にそれぞれ第２
および第３の酸化膜を形成する工程と、第２および第３
の酸化膜の上に第１の素子形成領域と第２の素子形成領
域とに連続して設けられた導電層を形成する工程とを備
えている。
【００１３】このような工程で本発明の請求項２に記載
の半導体装置の製造が行なわれることにより、まず第１
の素子形成領域を熱酸化し、その後さらに、第１および
第２の素子形成領域を熱酸化するため、段差部分を２度
熱酸化することになる。それにより、２度の熱酸化の影
響で段差部分はなだらかになる。そのため、半導体基板
に膜厚の異なる第２および第３の酸化膜を形成しても、
素子分離領域の上部ほぼ中央に急激な段差を設けること
なく半導体装置を形成できる。その結果、後工程におい
て導電層が第１および第２の素子分離領域を連続するよ
うに設けられても、導電層が段差により断線することを
防止できる。
の半導体装置の製造が行なわれることにより、まず第１
の素子形成領域を熱酸化し、その後さらに、第１および
第２の素子形成領域を熱酸化するため、段差部分を２度
熱酸化することになる。それにより、２度の熱酸化の影
響で段差部分はなだらかになる。そのため、半導体基板
に膜厚の異なる第２および第３の酸化膜を形成しても、
素子分離領域の上部ほぼ中央に急激な段差を設けること
なく半導体装置を形成できる。その結果、後工程におい
て導電層が第１および第２の素子分離領域を連続するよ
うに設けられても、導電層が段差により断線することを
防止できる。
【００１４】また、熱酸化の影響により、素子分離領域
は、エッチング工程により減少した膜厚を、その所定の
分離耐圧を維持するための膜厚にまで回復させることが
できる。そのため、エッチングされた素子分離領域の部
分の素子形成領域の不純物領域からのびる空乏層が隣り
合う素子形成領域に接近することにより発生する素子形
成領域同士の短絡を防止することができる。その結果、
トランジスタ特性にばらつきを生じる可能性を低減でき
る半導体装置の製造方法を提供できる。
は、エッチング工程により減少した膜厚を、その所定の
分離耐圧を維持するための膜厚にまで回復させることが
できる。そのため、エッチングされた素子分離領域の部
分の素子形成領域の不純物領域からのびる空乏層が隣り
合う素子形成領域に接近することにより発生する素子形
成領域同士の短絡を防止することができる。その結果、
トランジスタ特性にばらつきを生じる可能性を低減でき
る半導体装置の製造方法を提供できる。
【００１５】請求項３に記載の半導体装置の製造方法
は、半導体基板上に、分離酸化膜からなる素子分離領域
を形成することにより、第１の酸化膜を有する第１の素
子形成領域および第２の酸化膜を有する第２の素子形成
領域を分離形成する工程と、素子分離領域の略中央から
第２の素子形成領域側の表面上および第２の素子形成領
域上に第１のレジスト膜を形成する工程と、第１のレジ
スト膜をマスクとして、素子分離領域の略中央から第１
の素子形成領域側および第１の素子形成領域をエッチン
グし、第１の酸化膜よりも膜厚の小さい第３の酸化膜を
形成する工程と、第１のレジスト膜を除去する工程と、
第１および第２の素子形成領域を熱酸化し、第２および
第３の酸化膜の膜厚を大きくし、第４および第５の酸化
膜を形成する工程と、第４および第５の酸化膜の上に第
１の素子形成領域と第２の素子形成領域とに連続して設
けられた導電層を形成する工程と、素子分離領域の略中
央部を残すように素子分離領域、第１および第２の素子
形成領域の上に第２のレジスト膜を形成する工程と、第
２のレジスト膜をマスクとして導電層をエッチングする
ことにより切断し、第１および第２の導電層を形成する
工程と、素子分離領域、第１および第２の素子形成領域
の上に、第１および第２の導電層を覆うように層間酸化
膜を形成する工程と、第１および第２の導電層にそれぞ
れ接続可能に層間酸化膜に第１および第２のコンタクト
ホールを形成する工程と、第１および第２のコンタクト
ホールにそれぞれ導電性の第１および第２のプラグを形
成する工程と、層間酸化膜の上に第１および第２のプラ
グを接続するための配線層を形成する工程とを備えてい
る。
は、半導体基板上に、分離酸化膜からなる素子分離領域
を形成することにより、第１の酸化膜を有する第１の素
子形成領域および第２の酸化膜を有する第２の素子形成
領域を分離形成する工程と、素子分離領域の略中央から
第２の素子形成領域側の表面上および第２の素子形成領
域上に第１のレジスト膜を形成する工程と、第１のレジ
スト膜をマスクとして、素子分離領域の略中央から第１
の素子形成領域側および第１の素子形成領域をエッチン
グし、第１の酸化膜よりも膜厚の小さい第３の酸化膜を
形成する工程と、第１のレジスト膜を除去する工程と、
第１および第２の素子形成領域を熱酸化し、第２および
第３の酸化膜の膜厚を大きくし、第４および第５の酸化
膜を形成する工程と、第４および第５の酸化膜の上に第
１の素子形成領域と第２の素子形成領域とに連続して設
けられた導電層を形成する工程と、素子分離領域の略中
央部を残すように素子分離領域、第１および第２の素子
形成領域の上に第２のレジスト膜を形成する工程と、第
２のレジスト膜をマスクとして導電層をエッチングする
ことにより切断し、第１および第２の導電層を形成する
工程と、素子分離領域、第１および第２の素子形成領域
の上に、第１および第２の導電層を覆うように層間酸化
膜を形成する工程と、第１および第２の導電層にそれぞ
れ接続可能に層間酸化膜に第１および第２のコンタクト
ホールを形成する工程と、第１および第２のコンタクト
ホールにそれぞれ導電性の第１および第２のプラグを形
成する工程と、層間酸化膜の上に第１および第２のプラ
グを接続するための配線層を形成する工程とを備えてい
る。
【００１６】このような工程で本発明の請求項３に記載
の半導体装置の製造が行なわれることにより、第２のレ
ジスト膜をマスクとして導電層をエッチングし、第１お
よび第２のゲート電極を形成する工程を備えているた
め、導電層は第１の素子形成領域と第２の素子形成領域
とに連続して設けられず、素子分離領域の略中央部に形
成される段差部分を横断しない。また、第１および第２
のゲート電極に接続可能に層間酸化膜に第１および第２
のコンタクトホールを形成する工程と、第１および第２
のコンタクトホールに導電性の第１および第２のプラグ
を形成する工程と、第１および第２のプラグを接続する
ための配線層を形成する工程とを備えているため、膜厚
の異なる第４および第５の酸化膜を有する第１および第
２の素子形成領域の第１の導電層と第２の導電層とを接
続することが可能となる。そのため、膜厚の異なる第４
および第５の酸化膜を有する第１および第２の素子形成
領域間を接続する導電層が素子分離領域に形成される段
差部分を横断することを防止できる。それにより、導電
層が段差部分で断線することを防止できる。その結果、
トランジスタ特性にばらつきを生じる可能性を低減でき
る半導体装置の製造方法を提供できる。
の半導体装置の製造が行なわれることにより、第２のレ
ジスト膜をマスクとして導電層をエッチングし、第１お
よび第２のゲート電極を形成する工程を備えているた
め、導電層は第１の素子形成領域と第２の素子形成領域
とに連続して設けられず、素子分離領域の略中央部に形
成される段差部分を横断しない。また、第１および第２
のゲート電極に接続可能に層間酸化膜に第１および第２
のコンタクトホールを形成する工程と、第１および第２
のコンタクトホールに導電性の第１および第２のプラグ
を形成する工程と、第１および第２のプラグを接続する
ための配線層を形成する工程とを備えているため、膜厚
の異なる第４および第５の酸化膜を有する第１および第
２の素子形成領域の第１の導電層と第２の導電層とを接
続することが可能となる。そのため、膜厚の異なる第４
および第５の酸化膜を有する第１および第２の素子形成
領域間を接続する導電層が素子分離領域に形成される段
差部分を横断することを防止できる。それにより、導電
層が段差部分で断線することを防止できる。その結果、
トランジスタ特性にばらつきを生じる可能性を低減でき
る半導体装置の製造方法を提供できる。
【００１７】請求項４に記載の半導体装置は、半導体基
板上に形成される分離酸化膜を有する素子分離領域と、
素子分離領域により分離形成された、第１の酸化膜を有
する第１の素子形成領域と、第１の酸化膜よりも膜厚の
小さい第２の酸化膜を有する第２の素子形成領域と、第
１および第２の酸化膜の上に形成される第１および第２
の導電層と、素子分離領域、第１および第２の素子形成
領域の上に、第１および第２の導電層を覆うように形成
された層間酸化膜と、層間酸化膜を貫通し、第１および
第２の導電層とそれぞれ接続するように形成された第１
および第２のプラグと、層間酸化膜の上に形成され、第
１および第２のプラグを接続する配線層とを備えてい
る。
板上に形成される分離酸化膜を有する素子分離領域と、
素子分離領域により分離形成された、第１の酸化膜を有
する第１の素子形成領域と、第１の酸化膜よりも膜厚の
小さい第２の酸化膜を有する第２の素子形成領域と、第
１および第２の酸化膜の上に形成される第１および第２
の導電層と、素子分離領域、第１および第２の素子形成
領域の上に、第１および第２の導電層を覆うように形成
された層間酸化膜と、層間酸化膜を貫通し、第１および
第２の導電層とそれぞれ接続するように形成された第１
および第２のプラグと、層間酸化膜の上に形成され、第
１および第２のプラグを接続する配線層とを備えてい
る。
【００１８】このような構造を有することにより、膜厚
の異なる酸化膜を有する素子形成領域の各酸化膜は素子
分離領域を横断することなく接続される、それにより、
素子分離領域上に段差を有していても、その段差に沿っ
て導電層が形成されることがないため、導電層が断線す
る可能性が低減される。その結果、トランジスタ特性の
ばらつく可能性が低い半導体装置を提供することができ
る。
の異なる酸化膜を有する素子形成領域の各酸化膜は素子
分離領域を横断することなく接続される、それにより、
素子分離領域上に段差を有していても、その段差に沿っ
て導電層が形成されることがないため、導電層が断線す
る可能性が低減される。その結果、トランジスタ特性の
ばらつく可能性が低い半導体装置を提供することができ
る。
【００１９】請求項５に記載の半導体装置は、請求項４
に記載の半導体装置であって、第１および第２の導電層
に接続するように形成された第１および第２のプラグが
金属からなる。
に記載の半導体装置であって、第１および第２の導電層
に接続するように形成された第１および第２のプラグが
金属からなる。
【００２０】このようにすることにより、上記請求項４
に記載の半導体装置の第１および第２のプラグを形成こ
とが可能となる。
に記載の半導体装置の第１および第２のプラグを形成こ
とが可能となる。
【００２１】請求項６に記載の半導体装置は、請求項４
に記載の半導体装置であって、第１および第２の導電層
に接続するように形成された第１および第２のプラグが
不純物を含む多結晶シリコンからなる。
に記載の半導体装置であって、第１および第２の導電層
に接続するように形成された第１および第２のプラグが
不純物を含む多結晶シリコンからなる。
【００２２】このようにすることにより、上記請求項４
に記載の半導体装置の第１および第２のプラグを形成こ
とが可能となる。
に記載の半導体装置の第１および第２のプラグを形成こ
とが可能となる。
【００２３】請求項７に記載の半導体装置は、請求項４
に記載の半導体装置であって、層間酸化膜の上に形成さ
れ、第１および第２のプラグを接続する配線層が金属か
らなる。
に記載の半導体装置であって、層間酸化膜の上に形成さ
れ、第１および第２のプラグを接続する配線層が金属か
らなる。
【００２４】このようにすることにより、上記請求項４
に記載の半導体装置の配線層を形成ことが可能となる。
に記載の半導体装置の配線層を形成ことが可能となる。
【００２５】請求項８に記載の半導体装置は、請求項４
に記載の半導体装置であって、層間酸化膜の上に形成さ
れ、第１および第２のプラグを接続する配線層が不純物
を含む多結晶シリコンからなる。
に記載の半導体装置であって、層間酸化膜の上に形成さ
れ、第１および第２のプラグを接続する配線層が不純物
を含む多結晶シリコンからなる。
【００２６】このようにすることにより、上記請求項４
に記載の半導体装置の配線層を形成ことが可能となる。
に記載の半導体装置の配線層を形成ことが可能となる。
【００２７】請求項９に記載の半導体装置は、各々膜厚
が異なる酸化膜を有し、該酸化膜の表面上に導電配線が
設けられ、複数の素子分離領域によって分離された複数
の素子形成領域からなる半導体装置であって、互いに隣
接する素子形成領域上の導電配線が素子分離領域を介し
て連続していない。
が異なる酸化膜を有し、該酸化膜の表面上に導電配線が
設けられ、複数の素子分離領域によって分離された複数
の素子形成領域からなる半導体装置であって、互いに隣
接する素子形成領域上の導電配線が素子分離領域を介し
て連続していない。
【００２８】このような構造の半導体装置にすることに
よって、段差が素子分離領域に形成された場合にも、段
差を横断することがない半導体装置となる。その結果、
素子分離領域上部に形成される段差により導電層が断線
することを防止し得る半導体装置を提供できる。
よって、段差が素子分離領域に形成された場合にも、段
差を横断することがない半導体装置となる。その結果、
素子分離領域上部に形成される段差により導電層が断線
することを防止し得る半導体装置を提供できる。
【００２９】
【発明の実施の形態】以下、本発明の実施の形態を図に
基づいて説明する。
基づいて説明する。
【００３０】（実施の形態１）本発明の実施の形態１に
おける半導体装置の製造方法を図１〜図７を用いて説明
する。図１に示すように、半導体基板１の上にＬＯＣＯ
Ｓ法を用いて、膜厚０．２μｍ〜０．５μｍのフィール
ド酸化膜２ｘを含む素子分離領域３を形成することによ
り、素子形成領域４と素子形成領域５とを分離形成す
る。次に、図２に示すように、素子分離領域３、素子形
成領域４，５の上にＣＶＤ法を用いて４５０℃〜６５０
℃の条件で膜厚５ｎｍ〜２０ｎｍの多結晶シリコン膜６
を形成する。次に、図３に示すように、素子分離領域３
の略中央から素子形成領域５側の表面上および素子形成
領域５上にフォトレジスト膜７を形成する。次に、フォ
トレジスト膜７をマスクとして、素子分離領域３の略中
央から素子形成領域４側の表面上および素子形成領域４
上の多結晶シリコン膜６をエッチングし、多結晶シリコ
ン膜６よりも膜厚の薄い多結晶シリコン膜６ａと、フォ
トレジスト膜７の下側に残る多結晶シリコン膜６ｂとを
形成する。このとき、多結晶シリコン膜６ａを反応性エ
ッチングにより完全に除去するのではなく、多結晶シリ
コン膜６ａを少し残すことにより、半導体基板１へのダ
メージを緩和することができる。また、この多結晶シリ
コン６ａは場合によっては残さなくてもよい。
おける半導体装置の製造方法を図１〜図７を用いて説明
する。図１に示すように、半導体基板１の上にＬＯＣＯ
Ｓ法を用いて、膜厚０．２μｍ〜０．５μｍのフィール
ド酸化膜２ｘを含む素子分離領域３を形成することによ
り、素子形成領域４と素子形成領域５とを分離形成す
る。次に、図２に示すように、素子分離領域３、素子形
成領域４，５の上にＣＶＤ法を用いて４５０℃〜６５０
℃の条件で膜厚５ｎｍ〜２０ｎｍの多結晶シリコン膜６
を形成する。次に、図３に示すように、素子分離領域３
の略中央から素子形成領域５側の表面上および素子形成
領域５上にフォトレジスト膜７を形成する。次に、フォ
トレジスト膜７をマスクとして、素子分離領域３の略中
央から素子形成領域４側の表面上および素子形成領域４
上の多結晶シリコン膜６をエッチングし、多結晶シリコ
ン膜６よりも膜厚の薄い多結晶シリコン膜６ａと、フォ
トレジスト膜７の下側に残る多結晶シリコン膜６ｂとを
形成する。このとき、多結晶シリコン膜６ａを反応性エ
ッチングにより完全に除去するのではなく、多結晶シリ
コン膜６ａを少し残すことにより、半導体基板１へのダ
メージを緩和することができる。また、この多結晶シリ
コン６ａは場合によっては残さなくてもよい。
【００３１】次に、図４に示すように、フォトレジスト
膜７を除去する。その後、多結晶シリコン膜６ａ，６ｂ
の上から７００℃〜８５０℃の条件で熱酸化し、シリコ
ン酸化膜６ｃ，６ｄを形成するとともに、さらに熱酸化
を継続して素子形成領域４，５の半導体基板１の表面を
酸化することにより、図４のシリコン酸化膜２ｃ，２ｄ
形成する。そして、素子形成領域４のシリコン酸化膜２
ｃの膜厚は、３μｍ〜１０μｍ、素子形成領域５のシリ
コン酸化膜２ｄの膜厚は、５μｍ〜１５μｍとなる。
膜７を除去する。その後、多結晶シリコン膜６ａ，６ｂ
の上から７００℃〜８５０℃の条件で熱酸化し、シリコ
ン酸化膜６ｃ，６ｄを形成するとともに、さらに熱酸化
を継続して素子形成領域４，５の半導体基板１の表面を
酸化することにより、図４のシリコン酸化膜２ｃ，２ｄ
形成する。そして、素子形成領域４のシリコン酸化膜２
ｃの膜厚は、３μｍ〜１０μｍ、素子形成領域５のシリ
コン酸化膜２ｄの膜厚は、５μｍ〜１５μｍとなる。
【００３２】次に、図５に示すように、エッチングによ
りシリコン酸化膜６ｃ，６ｄを除去する。このとき、シ
リコン酸化膜６ｃ，６ｄはシリコン酸化膜２ｃ，２ｄよ
りエッチング速度が大きいため、シリコン酸化膜６ｃ，
６ｄの膜厚に応じてエッチング時間を調節することによ
り、シリコン酸化膜２ｃ，２ｄの過度なオーバーエッチ
ングを生じることはない。また、シリコン酸化膜６ｃ，
６ｄのエッチング終了後、シリコン酸化膜６ｃ，６ｄを
オーバーエッチングを生じても、後工程に影響を及ぼす
ような大きな段差は残さない。また、シリコン酸化膜６
ｃ，６ｄのエッチング速度とシリコン酸化膜２ｃ，２ｄ
のエッチング速度との差が小さい場合は、素子分離領域
３の中央上部から素子形成領域４側のみをレジストで覆
い、シリコン酸化膜６ｂを除去し、その後、素子分離領
域３の中央上部から素子形成領域側５のみをレジストで
覆い、シリコン酸化膜６ａを除去することにより、シリ
コン酸化膜６ｃ，６ｄを除去してもよい。
りシリコン酸化膜６ｃ，６ｄを除去する。このとき、シ
リコン酸化膜６ｃ，６ｄはシリコン酸化膜２ｃ，２ｄよ
りエッチング速度が大きいため、シリコン酸化膜６ｃ，
６ｄの膜厚に応じてエッチング時間を調節することによ
り、シリコン酸化膜２ｃ，２ｄの過度なオーバーエッチ
ングを生じることはない。また、シリコン酸化膜６ｃ，
６ｄのエッチング終了後、シリコン酸化膜６ｃ，６ｄを
オーバーエッチングを生じても、後工程に影響を及ぼす
ような大きな段差は残さない。また、シリコン酸化膜６
ｃ，６ｄのエッチング速度とシリコン酸化膜２ｃ，２ｄ
のエッチング速度との差が小さい場合は、素子分離領域
３の中央上部から素子形成領域４側のみをレジストで覆
い、シリコン酸化膜６ｂを除去し、その後、素子分離領
域３の中央上部から素子形成領域側５のみをレジストで
覆い、シリコン酸化膜６ａを除去することにより、シリ
コン酸化膜６ｃ，６ｄを除去してもよい。
【００３３】さらに、図６に示すように、素子形成領域
４，５の上にゲート電極となるワード線８を形成する。
また、図６の断面と平行には、素子形成領域２４，２５
の上にゲート電極となるワード線９が形成されており、
また、図６の断面と垂直な素子形成領域４をとおる断面
においては、素子形成領域４と素子形成領域２４とが異
なる膜厚を有するように形成されている場合がある。こ
のとき、図７に示すように、配線１０をフィールド酸化
膜２ｘの上にゲート配線となるワード線８，９と平行に
形成することもできる。
４，５の上にゲート電極となるワード線８を形成する。
また、図６の断面と平行には、素子形成領域２４，２５
の上にゲート電極となるワード線９が形成されており、
また、図６の断面と垂直な素子形成領域４をとおる断面
においては、素子形成領域４と素子形成領域２４とが異
なる膜厚を有するように形成されている場合がある。こ
のとき、図７に示すように、配線１０をフィールド酸化
膜２ｘの上にゲート配線となるワード線８，９と平行に
形成することもできる。
【００３４】このような工程で半導体装置の製造を行な
うことにより、本実施の形態のによれば、図４に示すよ
うに、膜厚が異なる多結晶シリコン膜６ａおよび多結晶
シリコン膜６ｂを残存させた状態で半導体基板１を熱酸
化し、シリコン酸化膜６ｃ，６ｄを形成するとともに、
さらに熱酸化を加えて、シリコン酸化膜２ｃ，２ｄを形
成することができる。シリコン酸化膜６ａとシリコン酸
化膜６ｂとの膜厚が異なることにより、シリコン酸化膜
２ｃとシリコン酸化膜２ｄとの膜厚を異なるらせること
ができる。このとき、素子分離領域３に段差は形成され
ない。そのため、半導体基板１のシリコン酸化膜２ｃ，
２ｄの異なる素子形成領域４，５を形成しても、素子分
離領域３のほぼ中央に段差を設けることなく半導体装置
を形成することができる。その結果、上記段差の上にワ
ード線８，９または配線１０が横断した場合、段差が大
きいとワード線８，９または配線１０が断線するが、段
差を形成しないことにより、ワード線８，９または配線
１０の断線を防止することが可能となる。
うことにより、本実施の形態のによれば、図４に示すよ
うに、膜厚が異なる多結晶シリコン膜６ａおよび多結晶
シリコン膜６ｂを残存させた状態で半導体基板１を熱酸
化し、シリコン酸化膜６ｃ，６ｄを形成するとともに、
さらに熱酸化を加えて、シリコン酸化膜２ｃ，２ｄを形
成することができる。シリコン酸化膜６ａとシリコン酸
化膜６ｂとの膜厚が異なることにより、シリコン酸化膜
２ｃとシリコン酸化膜２ｄとの膜厚を異なるらせること
ができる。このとき、素子分離領域３に段差は形成され
ない。そのため、半導体基板１のシリコン酸化膜２ｃ，
２ｄの異なる素子形成領域４，５を形成しても、素子分
離領域３のほぼ中央に段差を設けることなく半導体装置
を形成することができる。その結果、上記段差の上にワ
ード線８，９または配線１０が横断した場合、段差が大
きいとワード線８，９または配線１０が断線するが、段
差を形成しないことにより、ワード線８，９または配線
１０の断線を防止することが可能となる。
【００３５】また、エッチングによる素子分離領域３の
薄膜化がないため、分離耐圧の低下を防止することがで
きる。その結果、素子形成領域の不純物領域から空乏層
がのび隣り合う素子形成領域の不純物領域に接近するこ
とにより、隣り合う素子形成領域同士が短絡することを
防止できる半導体装置の製造方法を提供できる。
薄膜化がないため、分離耐圧の低下を防止することがで
きる。その結果、素子形成領域の不純物領域から空乏層
がのび隣り合う素子形成領域の不純物領域に接近するこ
とにより、隣り合う素子形成領域同士が短絡することを
防止できる半導体装置の製造方法を提供できる。
【００３６】なお、本実施の形態では、素子分離領域を
ＬＯＣＯＳ法を用いて分離酸化膜を形成したが、トレン
チに埋め込み酸化膜を形成するトレンチ分離を用いて分
離酸化膜を形成してもよい。この場合、素子分離幅は
０．１μｍ〜０．２５μｍの範囲とし、素子分離領域の
膜厚は０．２μｍ〜０．５μｍの範囲とする。また、素
子分離領域３は、シリコン酸化膜で形成したが、シリコ
ン窒化膜であってもよい。
ＬＯＣＯＳ法を用いて分離酸化膜を形成したが、トレン
チに埋め込み酸化膜を形成するトレンチ分離を用いて分
離酸化膜を形成してもよい。この場合、素子分離幅は
０．１μｍ〜０．２５μｍの範囲とし、素子分離領域の
膜厚は０．２μｍ〜０．５μｍの範囲とする。また、素
子分離領域３は、シリコン酸化膜で形成したが、シリコ
ン窒化膜であってもよい。
【００３７】（実施の形態２）本発明の実施の形態２に
おける半導体装置の製造方法を図８〜図１４を用いて説
明する。図８に示すように、半導体基板１の上にＬＯＣ
ＯＳ法を用いて、膜厚０．２μｍ〜０．５μｍのフィー
ルド酸化膜２ｘを含む素子分離領域３を形成することに
より、素子形成領域４と素子形成領域５とを分離形成す
る。次に、図９に示すように、素子分離領域３の略中央
から素子形成領域５側の表面上およびこの素子形成領域
５上に窒化シリコンまたは多結晶シリコンからなるマス
ク７ａを形成する。次に、図１０に示すように、マスク
７ａを用いて、素子分離領域３の略中央から素子形成領
域４側の素子分離領域３の上部および素子形成領域４の
半導体基板１の上部を２ｎｍ〜５ｎｍエッチングする。
おける半導体装置の製造方法を図８〜図１４を用いて説
明する。図８に示すように、半導体基板１の上にＬＯＣ
ＯＳ法を用いて、膜厚０．２μｍ〜０．５μｍのフィー
ルド酸化膜２ｘを含む素子分離領域３を形成することに
より、素子形成領域４と素子形成領域５とを分離形成す
る。次に、図９に示すように、素子分離領域３の略中央
から素子形成領域５側の表面上およびこの素子形成領域
５上に窒化シリコンまたは多結晶シリコンからなるマス
ク７ａを形成する。次に、図１０に示すように、マスク
７ａを用いて、素子分離領域３の略中央から素子形成領
域４側の素子分離領域３の上部および素子形成領域４の
半導体基板１の上部を２ｎｍ〜５ｎｍエッチングする。
【００３８】次に、図１１に示すように、マスク７ａの
上から、素子形成領域４を７００℃〜８５０℃の条件で
熱酸化し、シリコン酸化膜２ａを形成する。次に、図１
２に示すように、マスク７ａを除去する。さらに、素子
形成領域４，５を７００℃〜８５０℃の条件で熱酸化
し、シリコン酸化膜２ｃ，２ｄからなる素子形成領域
４，５を形成する。その後、図１３に示すように、シリ
コン酸化膜２ｃ，２ｄの上にワード線８，９を形成す
る。このとき、シリコン酸化膜２ｃの膜厚は、２μｍ〜
５μｍ、シリコン酸化膜２ｄの膜厚は５μｍ以上とな
る。また、図１３の断面に対して垂直で、上記同様に素
子形成４と異なる膜厚のゲート酸化膜を有する素子形成
領域２４を形成した場合にも、図１４に示すように、段
差のないフィールド酸化膜２ｘ上に配線１０をワード線
８，９に平行に形成することができる。
上から、素子形成領域４を７００℃〜８５０℃の条件で
熱酸化し、シリコン酸化膜２ａを形成する。次に、図１
２に示すように、マスク７ａを除去する。さらに、素子
形成領域４，５を７００℃〜８５０℃の条件で熱酸化
し、シリコン酸化膜２ｃ，２ｄからなる素子形成領域
４，５を形成する。その後、図１３に示すように、シリ
コン酸化膜２ｃ，２ｄの上にワード線８，９を形成す
る。このとき、シリコン酸化膜２ｃの膜厚は、２μｍ〜
５μｍ、シリコン酸化膜２ｄの膜厚は５μｍ以上とな
る。また、図１３の断面に対して垂直で、上記同様に素
子形成４と異なる膜厚のゲート酸化膜を有する素子形成
領域２４を形成した場合にも、図１４に示すように、段
差のないフィールド酸化膜２ｘ上に配線１０をワード線
８，９に平行に形成することができる。
【００３９】このような工程で本実施の形態の半導体装
置の製造を行なうことにより、マスク７ａを用いて、ま
ず、素子形成領域１を熱酸化し、その後さらに、素子形
成領域４，５を熱酸化するため、分離領域３上部中央に
形成された段差部分を２度熱酸化することになる。その
ため、２度の熱酸化の影響で段差部分は、表面エネルギ
ーが低下し、表面積を小さくし、なだらかな段差とな
る。そのため、半導体基板１上に異なる膜厚のシリコン
酸化膜２ｃ，２ｄを形成しても、素子分離領域３の上部
ほぼ中央に急激な段差を設けることなく半導体装置を形
成できる。その結果、ワード線８，９または配線１０が
素子分離領域３を横断しても、素子分離領域３に段差が
ないため、段差に起因して発生する断線を防止できる。
置の製造を行なうことにより、マスク７ａを用いて、ま
ず、素子形成領域１を熱酸化し、その後さらに、素子形
成領域４，５を熱酸化するため、分離領域３上部中央に
形成された段差部分を２度熱酸化することになる。その
ため、２度の熱酸化の影響で段差部分は、表面エネルギ
ーが低下し、表面積を小さくし、なだらかな段差とな
る。そのため、半導体基板１上に異なる膜厚のシリコン
酸化膜２ｃ，２ｄを形成しても、素子分離領域３の上部
ほぼ中央に急激な段差を設けることなく半導体装置を形
成できる。その結果、ワード線８，９または配線１０が
素子分離領域３を横断しても、素子分離領域３に段差が
ないため、段差に起因して発生する断線を防止できる。
【００４０】また、熱酸化の影響により、素子分離領域
はその膜厚を回復できる。その結果、素子分離領域の分
離耐圧の低下を防止することができ、不純物領域から空
乏層がのび、隣り合う素子形成領域の不純物領域に接近
することにより、素子形成領域同士が短絡すことを防止
できる半導体装置の製造方法を提供できる。
はその膜厚を回復できる。その結果、素子分離領域の分
離耐圧の低下を防止することができ、不純物領域から空
乏層がのび、隣り合う素子形成領域の不純物領域に接近
することにより、素子形成領域同士が短絡すことを防止
できる半導体装置の製造方法を提供できる。
【００４１】なお、本実施の形態では、素子分離領域を
ＬＯＣＯＳ法を用いて形成したが、トレンチ分離によっ
て形成してもよい。この場合、素子分離幅は０．１μｍ
〜０．２５μｍの範囲とし、素子分離領域の膜厚は０．
２μｍ〜０．５μｍの範囲とする。また、素子分離領域
３は、シリコン酸化膜で形成したが、シリコン窒化膜で
あってもよい。
ＬＯＣＯＳ法を用いて形成したが、トレンチ分離によっ
て形成してもよい。この場合、素子分離幅は０．１μｍ
〜０．２５μｍの範囲とし、素子分離領域の膜厚は０．
２μｍ〜０．５μｍの範囲とする。また、素子分離領域
３は、シリコン酸化膜で形成したが、シリコン窒化膜で
あってもよい。
【００４２】（実施の形態３）本発明の実施の形態３の
半導体装置の製造方法を図１５〜図１９を用いて説明す
る。本実施の形態の半導体装置の製造方法は、図１５に
示すように、図２１〜図２４に示した工程と同様の工程
により、半導体基板１の上に、ほぼ中央上部に段差を有
するフィールド酸化膜２ｘを含む素子分離領域３とシリ
コン酸化膜２ｇ，２ｈを含む素子形成領域４，５を形成
する。次に、図１６に示すように、素子形成領域４，５
には、それぞれ不純物注入により、トランジスタを構成
するソース／ドレイン（図示せず）を形成した後、シリ
コン酸化膜２ｇ，２ｈからなる素子形成領域４，５の上
に多結晶シリコンからなるゲート配線層１０を形成す
る。その後、図１６に示すように、素子分離領域３の略
中央部を残すように素子分離領域３および素子形成領域
４，５の上にレジスト膜７ｂを形成する。次に、レジス
ト膜７ｂをマスクとして選択的にゲート配線層１０をエ
ッチングし、素子形成領域４，５上に図１７に示すゲー
ト電極１０ａ，１０ｂを形成する。その後、素子分離領
域３、ゲート電極１０ａ，１０ｂの上に膜厚５０ｎｍ〜
１００ｎｍの層間酸化膜（図示せず）を、条件温度６５
０℃〜７００℃のＣＶＤ法で形成する。次に、レジスト
膜（図示せず）を用いて選択的に層間酸化膜１１のエッ
チングを行ない、図１７に示すように、ゲート電極１０
ａ，１０ｂに接続可能に層間酸化膜１１にコンタクトホ
ール１１ａ，１１ｂを形成する。その後、図１８に示す
ように、コンタクトホール１１ａ，１１ｂに導電性の多
結晶シリコンからなるプラグ１２ａ，１２ｂを形成す
る。次に、図１９に示すように、プラグの柱頭を接続す
るように配線層１３を形成する。
半導体装置の製造方法を図１５〜図１９を用いて説明す
る。本実施の形態の半導体装置の製造方法は、図１５に
示すように、図２１〜図２４に示した工程と同様の工程
により、半導体基板１の上に、ほぼ中央上部に段差を有
するフィールド酸化膜２ｘを含む素子分離領域３とシリ
コン酸化膜２ｇ，２ｈを含む素子形成領域４，５を形成
する。次に、図１６に示すように、素子形成領域４，５
には、それぞれ不純物注入により、トランジスタを構成
するソース／ドレイン（図示せず）を形成した後、シリ
コン酸化膜２ｇ，２ｈからなる素子形成領域４，５の上
に多結晶シリコンからなるゲート配線層１０を形成す
る。その後、図１６に示すように、素子分離領域３の略
中央部を残すように素子分離領域３および素子形成領域
４，５の上にレジスト膜７ｂを形成する。次に、レジス
ト膜７ｂをマスクとして選択的にゲート配線層１０をエ
ッチングし、素子形成領域４，５上に図１７に示すゲー
ト電極１０ａ，１０ｂを形成する。その後、素子分離領
域３、ゲート電極１０ａ，１０ｂの上に膜厚５０ｎｍ〜
１００ｎｍの層間酸化膜（図示せず）を、条件温度６５
０℃〜７００℃のＣＶＤ法で形成する。次に、レジスト
膜（図示せず）を用いて選択的に層間酸化膜１１のエッ
チングを行ない、図１７に示すように、ゲート電極１０
ａ，１０ｂに接続可能に層間酸化膜１１にコンタクトホ
ール１１ａ，１１ｂを形成する。その後、図１８に示す
ように、コンタクトホール１１ａ，１１ｂに導電性の多
結晶シリコンからなるプラグ１２ａ，１２ｂを形成す
る。次に、図１９に示すように、プラグの柱頭を接続す
るように配線層１３を形成する。
【００４３】このような工程で本発明の実施の形態３に
記載の半導体装置の製造が行なわれることにより、図１
６に示すように、レジスト膜７ｂをマスクとしてゲート
配線層１０をエッチングし、素子形成領域４，５上のゲ
ート電極１０ａ，１０ｂを形成する工程を備えているた
め、ゲート電極１０ａ，１０ｂは素子分離領域３の略中
央部に形成される段差ｄ2 部分を横断しない。
記載の半導体装置の製造が行なわれることにより、図１
６に示すように、レジスト膜７ｂをマスクとしてゲート
配線層１０をエッチングし、素子形成領域４，５上のゲ
ート電極１０ａ，１０ｂを形成する工程を備えているた
め、ゲート電極１０ａ，１０ｂは素子分離領域３の略中
央部に形成される段差ｄ2 部分を横断しない。
【００４４】また、ゲート電極１０ａ，１０ｂに接続可
能に層間酸化膜１１にコンタクトホール１１ａ，１１ｂ
を形成する工程と、コンタクトホール１１ａ，１１ｂに
導電性のプラグ１２ａ，１２ｂを形成する工程と、プラ
グ１２ａ，１２ｂを接続するための配線層１３を形成す
る工程とを備えているため、膜厚の異なる酸化膜２ｇ，
２ｈを有する素子形成領域４，５のゲート電極１０ａ，
１０ｂ同士を接続することが可能となる。そのため、ゲ
ート酸化膜２ｇ，２ｈの膜厚の異なる素子分離領域４，
５間を接続するゲート配線が素子分離領域に形成される
図１６に示す段差ｄ2 により、ゲート配線層１０に段差
ｄ3 が生じ、その段差ｄ3 によりゲート配線層１０が断
線することを防止し得る半導体装置の製造方法を提供で
きる。
能に層間酸化膜１１にコンタクトホール１１ａ，１１ｂ
を形成する工程と、コンタクトホール１１ａ，１１ｂに
導電性のプラグ１２ａ，１２ｂを形成する工程と、プラ
グ１２ａ，１２ｂを接続するための配線層１３を形成す
る工程とを備えているため、膜厚の異なる酸化膜２ｇ，
２ｈを有する素子形成領域４，５のゲート電極１０ａ，
１０ｂ同士を接続することが可能となる。そのため、ゲ
ート酸化膜２ｇ，２ｈの膜厚の異なる素子分離領域４，
５間を接続するゲート配線が素子分離領域に形成される
図１６に示す段差ｄ2 により、ゲート配線層１０に段差
ｄ3 が生じ、その段差ｄ3 によりゲート配線層１０が断
線することを防止し得る半導体装置の製造方法を提供で
きる。
【００４５】なお、本実施の形態においては、フィール
ド酸化膜２ｘにより素子形成領域４，５をＬＯＣＯＳ法
により分離形成したが、トレンチに分離酸化膜が埋め込
まれたトレンチ分離による場合にも同様に適用可能であ
る。また、ゲート電極の材料は多結晶シリコンとした
が、Ｗ、ＷＳｉまたはＴｉＳｉなどの他の導電性材料を
用いてもよい。また、プラグは、ポリシリコンで形成し
たが、Ｗ、Ａｌ、または、ＴｉＮなどの他の導電性の材
料であってもよい。また、配線層は多結晶シリコンで形
成したが、Ｗ、Ａｌ、ＴｉＮ、または、Ｃｕなどの導電
性の他の材料であってもよい。
ド酸化膜２ｘにより素子形成領域４，５をＬＯＣＯＳ法
により分離形成したが、トレンチに分離酸化膜が埋め込
まれたトレンチ分離による場合にも同様に適用可能であ
る。また、ゲート電極の材料は多結晶シリコンとした
が、Ｗ、ＷＳｉまたはＴｉＳｉなどの他の導電性材料を
用いてもよい。また、プラグは、ポリシリコンで形成し
たが、Ｗ、Ａｌ、または、ＴｉＮなどの他の導電性の材
料であってもよい。また、配線層は多結晶シリコンで形
成したが、Ｗ、Ａｌ、ＴｉＮ、または、Ｃｕなどの導電
性の他の材料であってもよい。
【００４６】本発明の実施の形態３に記載の半導体装置
の構造は、図１９に示すように、半導体基板１上に形成
された分離酸化膜２ｘを有する素子分離領域３と、素子
分離領域３により分離形成された、シリコン酸化膜２ｇ
を有する素子形成領域４と、シリコン酸化膜２ｇよりも
膜厚の大きいシリコン酸化膜２ｈを有する素子形成領域
５とを備えている。また、シリコン酸化膜２ｇ，２ｈの
上にそれぞれ形成されたゲート電極１０ａ，１０ｂと、
素子分離領域３、素子形成領域４，５の上にゲート電極
１０ａ，１０ｂを覆うように形成された層間酸化膜１１
を備えている。また、層間酸化膜１１を貫通し、ゲート
電極１０ａ，１０ｂと接続するように形成されたプラグ
１２ａ，１２ｂと、層間酸化膜１１の上に形成され，プ
ラグ１２ａ，１２ｂ同士を接続する配線層１３とを備え
ている。
の構造は、図１９に示すように、半導体基板１上に形成
された分離酸化膜２ｘを有する素子分離領域３と、素子
分離領域３により分離形成された、シリコン酸化膜２ｇ
を有する素子形成領域４と、シリコン酸化膜２ｇよりも
膜厚の大きいシリコン酸化膜２ｈを有する素子形成領域
５とを備えている。また、シリコン酸化膜２ｇ，２ｈの
上にそれぞれ形成されたゲート電極１０ａ，１０ｂと、
素子分離領域３、素子形成領域４，５の上にゲート電極
１０ａ，１０ｂを覆うように形成された層間酸化膜１１
を備えている。また、層間酸化膜１１を貫通し、ゲート
電極１０ａ，１０ｂと接続するように形成されたプラグ
１２ａ，１２ｂと、層間酸化膜１１の上に形成され，プ
ラグ１２ａ，１２ｂ同士を接続する配線層１３とを備え
ている。
【００４７】このような構造を有することにより、膜厚
の異なるゲート酸化膜となるシリコン酸化膜２ｇ，２ｈ
を有する素子形成領域４，５の各ゲート電極１０ａ，１
０ｂは、素子分離領域３の段差ｄ2 部分を横断すること
なく接続される。それにより、素子分離領域３上に段差
ｄ2 を有していても、その段差ｄ2 に沿ってゲート配線
層が形成されることがないため、ゲート電極１０ａ，１
０ｂを接続するゲート配線層が断線する可能性が低減さ
れる。その結果、トランジスタ特性のばらつく可能性が
低い半導体装置を提供することができる。
の異なるゲート酸化膜となるシリコン酸化膜２ｇ，２ｈ
を有する素子形成領域４，５の各ゲート電極１０ａ，１
０ｂは、素子分離領域３の段差ｄ2 部分を横断すること
なく接続される。それにより、素子分離領域３上に段差
ｄ2 を有していても、その段差ｄ2 に沿ってゲート配線
層が形成されることがないため、ゲート電極１０ａ，１
０ｂを接続するゲート配線層が断線する可能性が低減さ
れる。その結果、トランジスタ特性のばらつく可能性が
低い半導体装置を提供することができる。
【００４８】（実施の形態４）本発明の実施の形態４に
おける半導体装置を図２０を用いて説明する。図２０に
示すように、ＤＲＡＭ（Dynamic Randam Accsess Memor
y)において、異なる膜厚のゲート酸化膜を必要とする場
合がある。このとき、薄いゲート酸化膜２ｂを有するト
ランジスタは、デコーダ部、周辺トランジスタ（入出力
回路）、センスアップトランジスタである。また、厚い
ゲート酸化膜２ａを有するトランジスタは、ワードドラ
イバ部、メモリセルトランジスタである。このような、
異なるゲート酸化膜を形成している素子形成領域４，５
間の素子分離領域３上にゲート配線層を形成するとき、
上記異なるゲート酸化膜２ａ，２ｂを形成している素子
形成領域４，５の間にゲート配線層２０のように素子分
離領域３を横断することがなく、ゲート配線１８，１９
に示すようなゲート配線層を形成する。
おける半導体装置を図２０を用いて説明する。図２０に
示すように、ＤＲＡＭ（Dynamic Randam Accsess Memor
y)において、異なる膜厚のゲート酸化膜を必要とする場
合がある。このとき、薄いゲート酸化膜２ｂを有するト
ランジスタは、デコーダ部、周辺トランジスタ（入出力
回路）、センスアップトランジスタである。また、厚い
ゲート酸化膜２ａを有するトランジスタは、ワードドラ
イバ部、メモリセルトランジスタである。このような、
異なるゲート酸化膜を形成している素子形成領域４，５
間の素子分離領域３上にゲート配線層を形成するとき、
上記異なるゲート酸化膜２ａ，２ｂを形成している素子
形成領域４，５の間にゲート配線層２０のように素子分
離領域３を横断することがなく、ゲート配線１８，１９
に示すようなゲート配線層を形成する。
【００４９】このような構造の半導体装置にすることに
よって、ゲート配線層が素子分離領域３の略中央上部に
形成された段差を横断しないような半導体装置とするこ
とができる。その結果、ゲート配線層が段差部分で屈曲
することによる断線を防止し得る半導体装置を提供でき
る。
よって、ゲート配線層が素子分離領域３の略中央上部に
形成された段差を横断しないような半導体装置とするこ
とができる。その結果、ゲート配線層が段差部分で屈曲
することによる断線を防止し得る半導体装置を提供でき
る。
【００５０】なお、今回開示された実施の形態はすべて
の点で例示であって、制限的なものではないと考えられ
るべきである。本発明の範囲は上記した説明ではなくて
特許請求の範囲によって示され、特許請求の範囲と均等
の意味および範囲内でのすべての変更が含まれることが
意図される。
の点で例示であって、制限的なものではないと考えられ
るべきである。本発明の範囲は上記した説明ではなくて
特許請求の範囲によって示され、特許請求の範囲と均等
の意味および範囲内でのすべての変更が含まれることが
意図される。
【００５１】
【発明の効果】請求項１に記載の本発明の半導体装置の
製造方法によれば、熱酸化の影響により、素子分離領域
はその膜厚を回復する。そのため、半導体基板に膜厚の
異なる第１および第２の酸化膜を形成しても、素子分離
領域のほぼ中央に急激な段差を設けることなく半導体装
置を形成できる。その結果、エッチングされた素子分離
領域の段差による配線の断線、素子分離領域の薄膜化に
よる分離耐圧の低下を防止することができる半導体装置
の製造方法を提供することができる。
製造方法によれば、熱酸化の影響により、素子分離領域
はその膜厚を回復する。そのため、半導体基板に膜厚の
異なる第１および第２の酸化膜を形成しても、素子分離
領域のほぼ中央に急激な段差を設けることなく半導体装
置を形成できる。その結果、エッチングされた素子分離
領域の段差による配線の断線、素子分離領域の薄膜化に
よる分離耐圧の低下を防止することができる半導体装置
の製造方法を提供することができる。
【００５２】請求項２に記載の本発明の半導体装置の製
造方法によれば、素子分離領域は、２度の熱酸化の影響
で表面エネルギーが低下し、駆動力により表面積は減少
するため、段差部分はなだらかになる。また、熱酸化の
影響により、素子分離領域はその膜厚を回復する。その
ため、半導体基板に膜厚の異なる第２および第３のを形
成しても、素子分離領域のほぼ中央に大きな段差を設け
ることなく半導体装置を形成できる。その結果、エッチ
ングされた素子分離領域の段差による導電層の断線や素
子分離領域の薄膜化による分離耐圧の低下を防止するこ
とができる半導体装置の製造方法を提供できる。
造方法によれば、素子分離領域は、２度の熱酸化の影響
で表面エネルギーが低下し、駆動力により表面積は減少
するため、段差部分はなだらかになる。また、熱酸化の
影響により、素子分離領域はその膜厚を回復する。その
ため、半導体基板に膜厚の異なる第２および第３のを形
成しても、素子分離領域のほぼ中央に大きな段差を設け
ることなく半導体装置を形成できる。その結果、エッチ
ングされた素子分離領域の段差による導電層の断線や素
子分離領域の薄膜化による分離耐圧の低下を防止するこ
とができる半導体装置の製造方法を提供できる。
【００５３】請求項３に記載の半導体装置の製造方法に
よれば、膜厚の異なる第４および第５の酸化膜の第１お
よび第２の素子分形成域間に連続して設けられる導電層
が素子分離領域に形成される段差部分を横断しないた
め、導電層が断線することを防止できる半導体装置の製
造方法を提供できる。
よれば、膜厚の異なる第４および第５の酸化膜の第１お
よび第２の素子分形成域間に連続して設けられる導電層
が素子分離領域に形成される段差部分を横断しないた
め、導電層が断線することを防止できる半導体装置の製
造方法を提供できる。
【００５４】請求項４に記載の半導体装置によれば、膜
厚の異なる第４および第５の酸化膜を有する第１および
第２の素子形成領域は素子分離領域を導電層が横断する
ことなく接続される。それにより、素子分離領域上に段
差を有していても、その段差に沿って導電層が形成され
ることがないため、導電層が断線する可能性が低減され
る。
厚の異なる第４および第５の酸化膜を有する第１および
第２の素子形成領域は素子分離領域を導電層が横断する
ことなく接続される。それにより、素子分離領域上に段
差を有していても、その段差に沿って導電層が形成され
ることがないため、導電層が断線する可能性が低減され
る。
【００５５】請求項５に記載の半導体装置によれば、上
記請求項４に記載の半導体装置の第１および第２のプラ
グを形成することが可能となる。請求項６に記載の半導
体装置によれば、上記請求項４に記載の半導体装置の第
１および第２のプラグを形成することが可能となる。
記請求項４に記載の半導体装置の第１および第２のプラ
グを形成することが可能となる。請求項６に記載の半導
体装置によれば、上記請求項４に記載の半導体装置の第
１および第２のプラグを形成することが可能となる。
【００５６】請求項７に記載の半導体装置によれば、上
記請求項４に記載の半導体装置の配線層を形成すること
が可能となる。
記請求項４に記載の半導体装置の配線層を形成すること
が可能となる。
【００５７】請求項８に記載の半導体装置によれば、上
記請求項４に記載の半導体装置の配線層を形成すること
が可能となる。
記請求項４に記載の半導体装置の配線層を形成すること
が可能となる。
【００５８】請求項９に記載の半導体装置によれば、素
子分離領域に形成された段差を横断することがない半導
体装置となるため、素子分離領域上部に形成される段差
により導電層が断線することを防止し得る。
子分離領域に形成された段差を横断することがない半導
体装置となるため、素子分離領域上部に形成される段差
により導電層が断線することを防止し得る。
【図１】 本発明の実施の形態１の半導体装置の製造方
法において、半導体基板上のシリコン酸化膜に素子分離
領域を形成した直後の状態の断面を示す図である。
法において、半導体基板上のシリコン酸化膜に素子分離
領域を形成した直後の状態の断面を示す図である。
【図２】 本発明の実施の形態１の半導体装置の製造方
法において、素子分離領域および素子形成領域の上に多
結晶シリコン膜を形成した直後の状態の断面を示す図で
ある。
法において、素子分離領域および素子形成領域の上に多
結晶シリコン膜を形成した直後の状態の断面を示す図で
ある。
【図３】 本発明の実施の形態１の半導体装置の製造方
法において、素子分離領域の略中央から素子形成領域側
および素子形成領域上にフォトレジスト膜を形成した直
後の状態の断面を示す図である。
法において、素子分離領域の略中央から素子形成領域側
および素子形成領域上にフォトレジスト膜を形成した直
後の状態の断面を示す図である。
【図４】 本発明の実施の形態１の半導体装置の製造方
法において、フォトレジスト膜をマスクとして、素子分
離領域の略中央から素子形成領域側および素子形成領域
上の多結晶シリコン膜をエッチングし、多結晶シリコン
膜よりも膜厚の薄い多結晶シリコン膜とフォトフォトレ
ジスト膜の下側に残る多結晶シリコン膜とを形成した直
後の状態の断面を示す図である。
法において、フォトレジスト膜をマスクとして、素子分
離領域の略中央から素子形成領域側および素子形成領域
上の多結晶シリコン膜をエッチングし、多結晶シリコン
膜よりも膜厚の薄い多結晶シリコン膜とフォトフォトレ
ジスト膜の下側に残る多結晶シリコン膜とを形成した直
後の状態の断面を示す図である。
【図５】 本発明の実施の形態１の半導体装置の製造方
法において、フォトレジスト膜を除去した後、多結晶シ
リコン膜の上から熱酸化し、酸化シリコン膜を形成する
とともに、素子形成領域を酸化した直後の状態の断面を
示す図である。
法において、フォトレジスト膜を除去した後、多結晶シ
リコン膜の上から熱酸化し、酸化シリコン膜を形成する
とともに、素子形成領域を酸化した直後の状態の断面を
示す図である。
【図６】 本発明の実施の形態１の半導体装置の製造方
法において、素子形成領域および素子分離領域の上にゲ
ート電極となるワード線を形成した直後の状態の断面を
示す図である。
法において、素子形成領域および素子分離領域の上にゲ
ート電極となるワード線を形成した直後の状態の断面を
示す図である。
【図７】 本発明の実施の形態１の半導体装置の製造方
法において、素子分離領域の上に配線を形成した直後の
状態の断面を示す図である。
法において、素子分離領域の上に配線を形成した直後の
状態の断面を示す図である。
【図８】 本発明の実施の形態２の半導体装置の製造方
法において、半導体基板の上にシリコン酸化膜を形成し
た後、シリコン酸化膜の所定の領域にシリコン酸化膜よ
り膜厚が大きい膜厚の酸化膜からなる素子分離領域を形
成することにより、素子形成領域を分離した直後の状態
の断面を示す図である。
法において、半導体基板の上にシリコン酸化膜を形成し
た後、シリコン酸化膜の所定の領域にシリコン酸化膜よ
り膜厚が大きい膜厚の酸化膜からなる素子分離領域を形
成することにより、素子形成領域を分離した直後の状態
の断面を示す図である。
【図９】 本発明の実施の形態２の半導体装置の製造方
法において、素子分離領域の略中央から素子形成領域側
およびこの素子形成領域上に窒化シリコンからなるマス
クを形成した直後の状態の断面を示す図である。
法において、素子分離領域の略中央から素子形成領域側
およびこの素子形成領域上に窒化シリコンからなるマス
クを形成した直後の状態の断面を示す図である。
【図１０】 本発明の実施の形態２の半導体装置の製造
方法において、マスクを用いて、素子分離領域の略中央
から素子形成領域側の素子分離領域の上部および素子形
成領域の上部をエッチングし、素子形成領域よりも膜厚
の小さい多結晶シリコンからなる素子形成領域を形成し
た直後の状態の断面を示す図である。
方法において、マスクを用いて、素子分離領域の略中央
から素子形成領域側の素子分離領域の上部および素子形
成領域の上部をエッチングし、素子形成領域よりも膜厚
の小さい多結晶シリコンからなる素子形成領域を形成し
た直後の状態の断面を示す図である。
【図１１】 本発明の実施の形態２の半導体装置の製造
方法において、マスクを用いて、多結晶シリコン膜から
なる素子形成領域を熱酸化した直後の状態の断面を示す
図である。
方法において、マスクを用いて、多結晶シリコン膜から
なる素子形成領域を熱酸化した直後の状態の断面を示す
図である。
【図１２】 本発明の実施の形態２の半導体装置の製造
方法において、マスクを除去した直後の状態の断面を示
す図である。
方法において、マスクを除去した直後の状態の断面を示
す図である。
【図１３】 本発明の実施の形態２の半導体装置の製造
方法において、素子形成領域を熱酸化し、膜厚の大きな
シリコン酸化膜を形成するとともに、素子形成領域およ
び素子分離領域を横切ってゲート電極となるワード線を
形成した直後の状態の断面を示す図である。
方法において、素子形成領域を熱酸化し、膜厚の大きな
シリコン酸化膜を形成するとともに、素子形成領域およ
び素子分離領域を横切ってゲート電極となるワード線を
形成した直後の状態の断面を示す図である。
【図１４】 本発明の実施の形態２の半導体装置の製造
方法において、素子分離領域に沿って配線を形成した直
後の状態の断面を示す図である。
方法において、素子分離領域に沿って配線を形成した直
後の状態の断面を示す図である。
【図１５】 本発明の実施の形態３の半導体装置の製造
方法において、ＬＯＣＯＳ法によって形成されたフィー
ルド酸化膜からなる素子分離領域によって分離され、素
子形成領域が形成された状態の断面を示す図である。
方法において、ＬＯＣＯＳ法によって形成されたフィー
ルド酸化膜からなる素子分離領域によって分離され、素
子形成領域が形成された状態の断面を示す図である。
【図１６】 本発明の実施の形態３の半導体装置の製造
方法において、ゲート配線層の上に、配線層をエッチン
グするためのレジスト膜を形成した状態の断面を示す図
である。
方法において、ゲート配線層の上に、配線層をエッチン
グするためのレジスト膜を形成した状態の断面を示す図
である。
【図１７】 本発明の実施の形態３の半導体装置の製造
方法において、ゲート電極に接続可能に層間酸化膜にコ
ンタクトを形成した状態の断面を示す図である。
方法において、ゲート電極に接続可能に層間酸化膜にコ
ンタクトを形成した状態の断面を示す図である。
【図１８】 本発明の実施の形態３の半導体装置の製造
方法において、コンタクトホールに導電性のポリシリコ
ンからなるプラグを形成した状態の断面を示す図であ
る。
方法において、コンタクトホールに導電性のポリシリコ
ンからなるプラグを形成した状態の断面を示す図であ
る。
【図１９】 本発明の実施の形態３の半導体装置の製造
方法において、プラグを接続するためのポリシリコンか
らなる配線層を形成した状態の断面を示す図である。
方法において、プラグを接続するためのポリシリコンか
らなる配線層を形成した状態の断面を示す図である。
【図２０】 本発明の実施の形態４の半導体装置におけ
るゲート配線層が素子分離領域を横断しない場合を示す
図である。
るゲート配線層が素子分離領域を横断しない場合を示す
図である。
【図２１】 従来の半導体装置製造方法において、半導
体基板の上の分離酸化膜を形成し、素子分離領域を分離
形成した直後の状態の断面を示す図である。
体基板の上の分離酸化膜を形成し、素子分離領域を分離
形成した直後の状態の断面を示す図である。
【図２２】 従来の半導体装置の製造方法において、素
子分離領域および素子形成領域を酸化した直後の状態の
断面を示す図である。
子分離領域および素子形成領域を酸化した直後の状態の
断面を示す図である。
【図２３】 従来の半導体装置の製造方法において、素
子分離領域の略中央から素子形成領域上にレジスト膜を
形成した直後の状態の断面を示す図である。
子分離領域の略中央から素子形成領域上にレジスト膜を
形成した直後の状態の断面を示す図である。
【図２４】 従来の半導体装置の製造方法において、レ
ジスト膜を除去した後、素子形成領域を熱酸化した直後
の状態の断面を示す図である。
ジスト膜を除去した後、素子形成領域を熱酸化した直後
の状態の断面を示す図である。
【図２５】 従来の半導体装置の製造方法において、素
子形成領域および素子分離領域を横切ってゲート電極と
なるワード線を形成した直後の状態の断面を示す図であ
る。
子形成領域および素子分離領域を横切ってゲート電極と
なるワード線を形成した直後の状態の断面を示す図であ
る。
【図２６】 従来の半導体装置の製造方法において、素
子分離領域の上に配線を形成した直後の状態の断面を示
す図である。
子分離領域の上に配線を形成した直後の状態の断面を示
す図である。
１ 半導体基板、２，２ａ，２ｂ，２ｃ，２ｄ，２ｅ，
２ｇ，２ｈ，６ｃ，６ｄ シリコン酸化膜、２ｘ フィ
ールド酸化膜、３ 素子分離領域、４，５ 素子形成領
域、６，６ａ，６ｂ 多結晶シリコン膜、７，７ｂ フ
ォトレジスト膜、７ａ マスク、８，９ ワード線、１
０ａ，１０ｂ ゲート電極、１０ 配線、１１ 層間酸
化膜、１１ａ，１１ｂ コンタクトホール、１２ａ，１
２ｂ プラグ、１３ 配線層。
２ｇ，２ｈ，６ｃ，６ｄ シリコン酸化膜、２ｘ フィ
ールド酸化膜、３ 素子分離領域、４，５ 素子形成領
域、６，６ａ，６ｂ 多結晶シリコン膜、７，７ｂ フ
ォトレジスト膜、７ａ マスク、８，９ ワード線、１
０ａ，１０ｂ ゲート電極、１０ 配線、１１ 層間酸
化膜、１１ａ，１１ｂ コンタクトホール、１２ａ，１
２ｂ プラグ、１３ 配線層。
Claims (9)
- 【請求項１】 半導体基板上に、分離酸化膜からなる素
子分離領域を形成することにより、第１の素子形成領域
と第２の素子形成領域とを分離形成する工程と、 前記素子分離領域、前記第１および第２の素子形成領域
の上に第１の多結晶シリコン膜を形成する工程と、 前記素子分離領域の略中央から前記第２の素子形成領域
側の表面上および該第２の素子形成領域上にレジスト膜
を形成する工程と、 前記レジスト膜をマスクとして、前記素子分離領域の略
中央から前記第１の素子形成領域側の表面上および前記
第１の素子形成領域上の前記第１の多結晶シリコン膜を
エッチングし、前記第１の多結晶シリコン膜よりも膜厚
の薄い第２の多結晶シリコン膜および前記レジスト膜の
下側に残る第３の多結晶シリコン膜を形成する工程と、 前記レジスト膜を除去する工程と、 前記第２および第３の多結晶シリコン膜を熱酸化し、第
１および第２のシリコン酸化膜を形成するとともに、前
記第１および第２の素子形成領域の前記半導体基板の表
面から所定の深さにかけて前記半導体基板を熱酸化する
ことにより、前記第１および第２のシリコン酸化膜の下
にそれぞれ第１および第２の酸化膜を形成する工程と、 前記第１および第２のシリコン酸化膜をエッチングによ
り除去する工程と、 前記素子分離領域を介して、前記第１の酸化膜を含む前
記第１の素子形成領域と前記第２の酸化膜を含む前記第
２の素子形成領域とに連続して設けられた導電層を形成
する工程とを備える、半導体装置の製造方法。 - 【請求項２】 半導体基板上に、分離酸化膜からなる素
子分離領域を形成することにより、第１の素子形成領域
と第２の素子形成領域とを分離形成する工程と、 前記素子分離領域の略中央から前記第２の素子形成領域
側の表面上および該第２の素子形成領域上に窒化シリコ
ン膜または多結晶シリコン膜を形成する工程と、 前記窒化シリコン膜または多結晶シリコン膜をマスクと
して、前記素子分離領域の略中央から前記第１の素子形
成領域側の分離酸化膜および前記第１の素子形成領域の
半導体基板をエッチングする工程と、 前記第１の素子形成領域の半導体基板および素子分離領
域を熱酸化し、第１の酸化膜を形成する工程と、 前記レジスト膜を除去する工程と、 前記第１の素子形成領域の前記第１の酸化膜、前記第２
の素子形成領域の前記半導体基板および前記素子分離領
域を熱酸化し、前記第１および第２の素子形成領域にそ
れぞれ第２および第３の酸化膜を形成する工程と、 前記第２および第３の酸化膜の上に前記素子分離領域を
介して前記第１の素子形成領域と第２の素子形成領域と
に連続して設けられた導電層を形成する工程とを備え
る、半導体装置の製造方法。 - 【請求項３】 半導体基板上に、分離酸化膜からなる素
子分離領域を形成することにより、第１の酸化膜を有す
る第１の素子形成領域および第２の酸化膜を有する第２
の素子形成領域を分離形成する工程と、 前記素子分離領域の略中央から前記第２の素子形成領域
側の表面上および前記第２の素子形成領域上に第１のレ
ジスト膜を形成する工程と、 前記第１のレジスト膜をマスクとして、前記素子分離領
域の略中央から前記第１の素子形成領域側および前記第
１の素子形成領域をエッチングし、前記第１の酸化膜よ
りも膜厚の小さい第３の酸化膜を形成する工程と、 前記第１のレジスト膜を除去する工程と、 前記第１および第２の素子形成領域を熱酸化し、前記第
２および第３の酸化膜の膜厚を大きくし、第４および第
５の酸化膜を形成する工程と、 前記第４および第５の酸化膜の上に前記第１の素子形成
領域と第２の素子形成領域とに連続して設けられた導電
層を形成する工程と、 前記素子分離領域の略中央部を残すように前記素子分離
領域、前記第１および第２の素子形成領域の上に第２の
レジスト膜を形成する工程と、 前記第２のレジスト膜をマスクとして前記導電層をエッ
チングすることにより切断し、第１および第２の導電層
を形成する工程と、 前記素子分離領域、前記第１および第２の素子形成領域
の上に、前記第１および第２の導電層を覆うように層間
酸化膜を形成する工程と、 前記第１および第２の導電層にそれぞれ接続可能に前記
層間酸化膜に第１および第２のコンタクトホールを形成
する工程と、 前記第１および第２のコンタクトホールにそれぞれ導電
性の第１および第２のプラグを形成する工程と、 前記層間酸化膜の上に前記第１および第２のプラグを接
続するための配線層を形成する工程とを備える、半導体
装置の製造方法。 - 【請求項４】 半導体基板上に形成される分離酸化膜を
有する素子分離領域と、 前記素子分離領域により分離形成された、第１の酸化膜
を有する第１の素子形成領域と、 前記第１の酸化膜よりも膜厚の小さい第２の酸化膜を有
する第２の素子形成領域と、 前記第１および第２の酸化膜の上に形成される第１およ
び第２の導電層と、 前記素子分離領域、前記第１および第２の素子形成領域
の上に、前記第１および第２の導電層を覆うように形成
された層間酸化膜と、 前記層間酸化膜を貫通し、前記第１および第２の導電層
とそれぞれ接続するように形成された第１および第２の
プラグと、 前記層間酸化膜の上に形成され、前記第１および第２の
プラグを接続する配線層とを備える、半導体装置。 - 【請求項５】 前記導電層に接続するように形成された
前記プラグが金属からなる、請求項４に記載の半導体装
置。 - 【請求項６】 前記導電層に接続するように形成された
前記プラグが不純物を含む多結晶シリコンからなる、請
求項４に記載の半導体装置。 - 【請求項７】 前記層間酸化膜の上に形成され、前記第
１および第２のプラグを接続する前記配線層が金属から
なる、請求項４に記載の半導体装置。 - 【請求項８】 前記層間酸化膜の上に形成され、前記第
１および第２のプラグを接続する前記配線層が不純物を
含む多結晶シリコンからなる、請求項４に記載の半導体
装置。 - 【請求項９】 各々膜厚が異なる酸化膜を有し、該酸化
膜の表面上に導電配線が設けられ、複数の素子分離領域
によって分離された複数の素子形成領域からなる半導体
装置であって、互いに隣接する素子形成領域上の前記導
電配線が前記素子分離領域を介して連続していない、半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10153071A JPH11345884A (ja) | 1998-06-02 | 1998-06-02 | 半導体装置の製造方法およびその構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10153071A JPH11345884A (ja) | 1998-06-02 | 1998-06-02 | 半導体装置の製造方法およびその構造 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11345884A true JPH11345884A (ja) | 1999-12-14 |
Family
ID=15554358
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10153071A Withdrawn JPH11345884A (ja) | 1998-06-02 | 1998-06-02 | 半導体装置の製造方法およびその構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11345884A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005019944A (ja) * | 2003-06-27 | 2005-01-20 | Hynix Semiconductor Inc | 半導体素子のトンネル酸化膜形成方法 |
| JP2006237425A (ja) * | 2005-02-28 | 2006-09-07 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
-
1998
- 1998-06-02 JP JP10153071A patent/JPH11345884A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005019944A (ja) * | 2003-06-27 | 2005-01-20 | Hynix Semiconductor Inc | 半導体素子のトンネル酸化膜形成方法 |
| JP2006237425A (ja) * | 2005-02-28 | 2006-09-07 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
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Legal Events
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|---|---|---|---|
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