JP2005019944A - 半導体素子のトンネル酸化膜形成方法 - Google Patents

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Abstract

【課題】高電圧用のトランジスターのゲート酸化膜を形成した後、メモリセル及び低電圧用のトランジスター形成地域の酸化膜を除去する過程で酸化膜の一部を残留させることにより、酸化膜除去及び感光膜の除去時に発生する基板の表面粗さの増加及びカーボンの吸着による汚染を防止可能にした半導体素子のトンネル酸化膜形成方法を提供する。
【解決手段】半導体基板１１上に第１酸化膜１２を形成した後、メモリセル及び低電圧用のトランジスターが形成されるべき地域の前記第１酸化膜１２を露出させる感光膜パターン１３を形成する段階と、露出した前記第１酸化膜１２の一部厚さ及び前記感光膜パターン１３を順次除去する段階と、残留した前記第１酸化膜１２を完全に除去した後、全体の上部面に第２酸化膜１４を形成する段階とを含む。
【選択図】図４

Description

本発明は、半導体素子のトンネル酸化膜形成方法に係り、さらに詳しくは、半導体基板の表面粗さ及びカーボン(Carbon)の吸着などによる膜質の低下を防止可能にした半導体素子のトンネル酸化膜形成方法に関する。
図１ａないし図１ｄは従来の半導体素子のトンネル酸化膜形成方法を説明するための断面図である。
まず、図１ａに示すように、所定の工程を経た半導体基板１上に高電圧用のトランジスターのゲート酸化膜を形成するために厚さ３５０Åの第１酸化膜２を形成する。
次に図１ｂを参照すると、前記第１酸化膜２上に感光膜３を形成した後、メモリセル及び低電圧用のトランジスターが形成されるべき地域の前記第１酸化膜２が露出されるように前記感光膜３をパターニングする。
次に図１ｃを参照すると、ディスカム (Descum)工程でパターニングされた感光膜３を硬化させた後、露出した部分の第１酸化膜２を除去する。この際、３００：１のＢＯＥ (Buffered Oxide Etchant)で２２８０秒間第１酸化膜２を除去した後、Ｈ２ＳＯ４溶液で感光膜３を除去し、ＳＣ−１溶液で洗浄する。
次に図１ｄを参照すると、全体上面に厚さ８０Åの第２酸化膜４を形成するが、高電圧トランジスターの形成地域には第１酸化膜２と第２酸化膜４からなる厚いゲート酸化膜が形成され、メモリセル及び低電圧用のトランジスター地域には第２酸化膜４からなるトンネル酸化膜が形成される。
ところで、従来の工程を用いると、メモリセル及び低電圧用のトランジスター地域の第１酸化膜２をＢＯＥで除去する過程で３０％程度のオーバーエッチングを行うため、半導体基板１の表面粗さ (Roughness)が増加し、Ｈ２ＳＯ４溶液で感光膜３が除去されながら、感光膜に含まれたカーボン成分が半導体基板１の表面に吸着される。吸着されたカーボン成分は後続のＳＣ−１溶液を用いた洗浄工程、或いはトンネル酸化膜を形成する前に５０：１のＨＦ溶液を用いた前処理洗浄工程でもよく除去されない。よって、残留したカーボン成分がシリコンダングリングボンドを形成するために、カーボン成分が存在する状態でトンネル酸化膜が形成される場合、トンネル酸化膜の膜質が低下して素子の電気的特性が不良になる。
図２及び図３は従来の工程が適用されたフラッシュメモリ素子における電流ストレステスト (Constant current stress test:ＣＣＳＴ) 特性を示したグラフである。図２及び図３によれば、全般的に特性の均一度が不良であり、不良率も高い。特に、初期不良は大部分ウェーハの縁部に分布することが分かる。
従って、本発明の目的は、高電圧用トランジスターのゲート酸化膜を形成した後、メモリセル及び低電圧用のトランジスター形成地域の酸化膜を除去する過程で酸化膜の一部を残留させることにより、酸化膜の除去及び感光膜の除去時に発生する基板の表面粗さの増加及びカーボンの吸着による汚染を防止可能にした半導体素子のトンネル酸化膜形成方法を提供することにある。
上記目的を達成するための本発明は、半導体基板上に第１酸化膜を形成した後、メモリセル及び低電圧用のトランジスターが形成されるべき地域の前記第１酸化膜を露出させる感光膜パターンを形成する段階と、露出した前記第１酸化膜の一部厚さ及び前記感光膜パターンを順次除去する段階と、残留した前記第１酸化膜を完全に除去した後、全体の上部面に第２酸化膜を形成する段階とを含む、半導体素子のトンネル酸化膜形成方法を提供する。
前記第１酸化膜は純粋酸化膜であり、７５０〜８５０℃の温度で３５０〜６００Åの厚さに成長することを特徴とする。
前記第１酸化膜及び感光膜パターンを除去する段階は、３００：１のＢＯＥで１７３０〜１７３５秒間第１酸化膜の一部厚さを除去する段階と、Ｈ２Ｏ４溶液で前記感光膜パターンを除去する段階と、ＳＣ−１溶液で洗浄してパーティクル又は有機物成分の汚染物質を除去する段階とを含むことを特徴とする。
前記残留する前記第１酸化膜の厚さは１７Å〜２３Åであり、前記残留した第１酸化膜は５０：１のＨＦ溶液を用いた洗浄工程で除去することを特徴とする。
本発明は、高電圧用トランジスターのゲート酸化膜を形成した後、メモリセル及び低電圧用のトランジスター形成地域の酸化膜を除去する過程で酸化膜の一部を残留させることにより、酸化膜除去及び感光膜除去の際に発生する基板の表面粗さの増加及びカーボンの吸着による汚染を防止し、膜質に優れたトンネル酸化膜を形成することができ、これにより素子の電気的特性を向上させることができる。
以下、添付図面を参照して本発明を詳細に説明する。
図４ａないし図４ｄは本発明に係る半導体素子のトンネル酸化膜の形成方法を説明するための断面図である。
図４ａを参照すると、所定の工程を経た半導体基板11上に、高電圧用のトランジスターのゲート酸化膜を形成するために厚さ３５０〜６００Åの第１酸化膜12を形成する。第１酸化膜12は純粋酸化膜 (Pure Oxide)であり、７５０〜８５０℃の温度で成長する。
図４ｂを参照すると、前記第１酸化膜12上に感光膜13を形成した後、メモリセル及び低電圧用のトランジスターが形成されるべき地域の前記第１酸化膜12が露出するように前記感光膜13をパターニングする。
図４ｃを参照すると、８０〜１４０℃の温度で１０分未満の時間ディスカム (Descum)工程を行い、パターニングされた感光膜13を硬化させた後、露出した部分の第１酸化膜12の一部厚さを除去する。この際、３００：１のＢＯＥで１７３０〜１７３５秒間第１酸化膜12を一部除去した後、Ｈ２ＳＯ４溶液で感光膜13を除去し、ＳＣ−１溶液で洗浄してパーティクル又は有機物成分の汚染物質を完全に除去する。この際、有機物成分の汚染物質はＨ２ＳＯ４／Ｈ２Ｏ２が８０〜１００℃の高温で反応して Caro's Acidを形成し、脱水反応、酸化反応によって除去されるようにすることもできる。第１酸化膜12の除去、感光膜13の除去及び洗浄工程は連続的に行われる。
図４ｄを参照すると、５０：１のＨＦ溶液を用いた前処理洗浄工程（ＦＮ４０”）によって、残留した第１酸化膜12を完全に除去した後、全体上部面に厚さ８０Åの第２酸化膜14を形成すると、高電圧トランジスターの形成地域には第１酸化膜12と第２酸化膜14からなる厚いゲート酸化膜が形成され、メモリセル及び低電圧用のトランジスター形成地域には第２酸化膜14からなるトンネル酸化膜が形成される。
前記第２酸化膜14は、Ｈ２／Ｏ２／Ｎ２ガスを用いた酸化工程及びＮ２ガスを用いた熱処理によって、高電圧トランジスター形成地域には８０Å、メモリセル及び低電圧用のトランジスター形成地域には３５０Åの厚さにそれぞれ形成される。一方、前記前処理洗浄工程の際、高電圧用のトランジスター形成地域の第１酸化膜12を所定の厚さ除去してもよい。
本発明は、図４ｃに示すように、第１酸化膜12と感光膜13を除去する過程で半導体基板11上に所定の厚さ、例えば１７Å〜２３Å程度の第１酸化膜12を残留させることにより、ＢＯＥによる半導体基板11の表面粗さの増加及び基板の被害が最小化され、感光膜13に含まれたカーボン成分の残留による汚染が防止されるようにする。また、図４ｄに示すように、残留した第１酸化膜12を完全に除去した後、直ちに第２酸化膜14を形成することにより、トンネル酸化膜のキャリア移動度 (Carrier mobility)及びブレークダウン (Break down)特性も改善される。
図５は本発明が適用されたフラッシュメモリ素子における電流ストレステスト特性を測定した結果である。図５によれば、全般的な電流ストレステスト特性の均一度が改善されて良好な特性を示し、初期の不良率も減少することが分かる。また、測定の結果、図６の如くウェーハの縁部中の３つのダイ(Die)でのみ不良を確認することができた。
従来の半導体素子のトンネル酸化膜形成方法を説明するための断面図である。 従来の工程が適用されたフラッシュメモリ素子における電流ストレステスト(Constant current stress test：ＣＣＳＴ)特性を示すグラフである。 従来の工程が適用されたフラッシュメモリ素子における電流ストレステスト(Constant current stress test：ＣＣＳＴ)特性を示すグラフである。 本発明に係る半導体素子のトンネル酸化膜形成方法を説明するための断面図である。 本発明が適用されたフラッシュメモリ素子における電流ストレステスト特性を示すグラフである。 本発明が適用されたウェーハの各ダイを示した平面図である。
符号の説明
１ …半導体基板
２ …第１酸化膜
３ …感光膜
４ …第２酸化膜
11 …半導体基板
12 …第１酸化膜
13 …感光膜
14 …第２酸化膜

Claims (5)

  1. （ａ）半導体基板上に前記第１酸化膜を形成した後、メモリセル及び低電圧用のトランジスターが形成されるべき地域の前記第１酸化膜を露出させる感光膜パターンを形成する段階と、
    （ｂ）露出された前記第１酸化膜の一部厚さ及び前記感光膜パターンを順次除去する段階と、
    （ｃ）残留された前記第１酸化膜を完全に除去した後、全体の上部面に第２酸化膜を形成する段階とを含むことを特徴とする半導体素子のトンネル酸化膜形成方法。
  2. 前記第１酸化膜は純粋酸化膜であり、７５０〜８５０℃の温度で３５０〜６００Åの厚さに成長することを特徴とする請求項１記載の半導体素子のトンネル酸化膜形成方法。
  3. 前記段階（ｂ）は、３００：１のＢＯＥ(Buffered Oxide Etchant)で１７３０〜１７３５秒間第１酸化膜の一部厚さを除去する段階と、
    Ｈ２ＳＯ４溶液で前記感光膜パターンを除去する段階と、
    ＳＣ−１溶液で洗浄してパーティクル又は有機物成分の汚染物質を除去する段階とを含むことを特徴とする請求項１記載の半導体素子のトンネル酸化膜形成方法。
  4. 前記段階（ｂ）で残留する前記第１酸化膜の厚さは１７Å〜２３Åであることを特徴とする請求項１記載の半導体素子のトンネル酸化膜形成方法。
  5. 前記段階（ｃ）において、前記第１酸化膜は５０：１ＨＦ溶液を用いた洗浄工程で除去することを特徴とする請求項１記載の半導体素子のトンネル酸化膜形成方法。
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