JPH01255228A - ゲート酸化膜の形成方法 - Google Patents
ゲート酸化膜の形成方法Info
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- JPH01255228A JPH01255228A JP63084270A JP8427088A JPH01255228A JP H01255228 A JPH01255228 A JP H01255228A JP 63084270 A JP63084270 A JP 63084270A JP 8427088 A JP8427088 A JP 8427088A JP H01255228 A JPH01255228 A JP H01255228A
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＭＯ３集積回路に於ける、ＭＯＳトランジス
タのゲート酸化膜形成方法に関するものであり、特に潜
在的なゲート酸化膜欠陥を検出、除去し、信頼度の高い
ＭＯＳ集積回路を提供する為のものである。
タのゲート酸化膜形成方法に関するものであり、特に潜
在的なゲート酸化膜欠陥を検出、除去し、信頼度の高い
ＭＯＳ集積回路を提供する為のものである。
ＭＯＳトランジスタのゲート酸化膜は、シリコン基板表
面を熱酸化することにより形成されるのが一般的である
が、ＭＯ３集積回路の構造で最も重要であるゲート酸化
膜質を向上させる為に、通常、上記熱酸化前に、予め、
シリコン基板表面を熱酸化後、該熱酸化膜をエツチング
により除去する等の手段を用い、基板表面の結晶性が不
完全な層を除去すると共に酸を含む溶液等を用いて、シ
リコン基板表面の充分な清浄化が行われる。
面を熱酸化することにより形成されるのが一般的である
が、ＭＯ３集積回路の構造で最も重要であるゲート酸化
膜質を向上させる為に、通常、上記熱酸化前に、予め、
シリコン基板表面を熱酸化後、該熱酸化膜をエツチング
により除去する等の手段を用い、基板表面の結晶性が不
完全な層を除去すると共に酸を含む溶液等を用いて、シ
リコン基板表面の充分な清浄化が行われる。
このようにして作られるゲート酸化膜は、同じＭＯＳ集
積回路の他の絶縁膜層、例えば、素子分離領域のフィー
ルド酸化膜などに比較し、膜の均−性等、膜質が良いの
が普通である。
積回路の他の絶縁膜層、例えば、素子分離領域のフィー
ルド酸化膜などに比較し、膜の均−性等、膜質が良いの
が普通である。
しかしながら、充分な考慮の上に形成されたゲート酸化
膜であっても、シリコン基板表面に残存する結晶欠陥に
捕獲された重金属イオン等の影響を受け、完全に均一な
膜質のものは得難く、所謂ウィークスポット呼ばれる電
気的ストレスに弱い酸化膜欠陥を含むことは避けられな
い。
膜であっても、シリコン基板表面に残存する結晶欠陥に
捕獲された重金属イオン等の影響を受け、完全に均一な
膜質のものは得難く、所謂ウィークスポット呼ばれる電
気的ストレスに弱い酸化膜欠陥を含むことは避けられな
い。
上記ウィークスポットは、ＭＯ３集積回路の静電破壊や
、長時間劣化の原因となるが、通常、ＭＯＳ集積回路の
製造工程で用いられている電気的試験方法で除外する事
は非常に困難である。
、長時間劣化の原因となるが、通常、ＭＯＳ集積回路の
製造工程で用いられている電気的試験方法で除外する事
は非常に困難である。
前述、従来方法により形成されたゲート酸化膜は、通常
の電気的試験では検出し得ない欠陥を含む為、完成され
た製品が、市場に於いて重大なりレームを引き起こす危
険性を常に有していることになる。
の電気的試験では検出し得ない欠陥を含む為、完成され
た製品が、市場に於いて重大なりレームを引き起こす危
険性を常に有していることになる。
本発明は、ＭＯ３集積回路の製造工程に於いて、前記ゲ
ート酸化膜の潜在的欠陥を除外する為に、ゲート酸化膜
形成後に、Ａｒ中もしくは、１Ｏ−３Ｔｏｒｒ以下の減
圧雰囲気中での熱処理を追加するという特徴を有してい
る。
ート酸化膜の潜在的欠陥を除外する為に、ゲート酸化膜
形成後に、Ａｒ中もしくは、１Ｏ−３Ｔｏｒｒ以下の減
圧雰囲気中での熱処理を追加するという特徴を有してい
る。
以下に、本発明の効果について説明を行う。
ゲート酸化膜の欠陥発生は、前述のように、シリコン基
板表面に存在する結晶欠陥に捕獲された重金属イオンや
、表面に付着した異物等により、ゲート酸化膜形成工程
である熱酸化工程で、正常なシリコン酸化膜の形成が妨
げられる事に起因している。
板表面に存在する結晶欠陥に捕獲された重金属イオンや
、表面に付着した異物等により、ゲート酸化膜形成工程
である熱酸化工程で、正常なシリコン酸化膜の形成が妨
げられる事に起因している。
このような欠陥の存在するシリコン酸化膜は、酸素分圧
の低い雰囲気で約９００℃以上の熱処理を行うと、シリ
コン酸化膜と基板表面付近のシリコンとの反応 Ｓ ｉｏ２＋ｓ ｉ→２ＳｉＯ（ガス）が欠陥部分に集
中して起こり、欠陥部のシリコン酸化膜が分解、消失す
る。この現象は、第３図のような実験により証明される
。
の低い雰囲気で約９００℃以上の熱処理を行うと、シリ
コン酸化膜と基板表面付近のシリコンとの反応 Ｓ ｉｏ２＋ｓ ｉ→２ＳｉＯ（ガス）が欠陥部分に集
中して起こり、欠陥部のシリコン酸化膜が分解、消失す
る。この現象は、第３図のような実験により証明される
。
第３図は、ＭＯ３集積回路のゲート酸化前にボロン等の
イオン注入を行い、シリコン基板表面に強制的に結晶欠
陥を導入し、次いでゲート酸化膜を熱酸化により形成し
た後、Ａｒ雰囲気中で約１１００℃の熱処理をした場合
のゲート酸化膜がその欠陥部分で分解し発生ピット密度
とイオン注入量の関係を表したものである。即ち、イオ
ン注入量を増加させ、シリコン基板表面の結晶欠陥密度
が増加するに従って、それに捕獲される重金属イオン等
も増加し、発生するピット密度が大きくなる様子を表し
ている。
イオン注入を行い、シリコン基板表面に強制的に結晶欠
陥を導入し、次いでゲート酸化膜を熱酸化により形成し
た後、Ａｒ雰囲気中で約１１００℃の熱処理をした場合
のゲート酸化膜がその欠陥部分で分解し発生ピット密度
とイオン注入量の関係を表したものである。即ち、イオ
ン注入量を増加させ、シリコン基板表面の結晶欠陥密度
が増加するに従って、それに捕獲される重金属イオン等
も増加し、発生するピット密度が大きくなる様子を表し
ている。
本発明では、ゲート酸化膜形成後、ＭＯＳ）ランシスタ
のゲート電極形成前にＡｒ雰囲気又は１Ｏ−３Ｔｏｒｒ
以下の低圧下での熱処理を行うことにより、ゲート酸化
膜中の潜在的な欠陥を顕在化させる。このようにすれば
、ＭＯＳ集積回路完成後の電気的試験により、従来の潜
在的不良が簡単に除外できる。
のゲート電極形成前にＡｒ雰囲気又は１Ｏ−３Ｔｏｒｒ
以下の低圧下での熱処理を行うことにより、ゲート酸化
膜中の潜在的な欠陥を顕在化させる。このようにすれば
、ＭＯＳ集積回路完成後の電気的試験により、従来の潜
在的不良が簡単に除外できる。
次に本発明に関し、図面を用いて説明する。
第１図は本発明に関する従来方法を示したものである。
同図に於いて（ａ）は、シリコン基板ｌの表面の素子分
離領域２．２’ 、 ２″に厚さ４０００Å以上のフィ
ールド酸化膜３．３’ 、 ３″を形成し、ＭＯＳトラ
ンジスタを形成する活性領域４゜４′のシリコン基板表
面を露出した後の工程断面図である。又、同図番号５は
、シリコン基板表面付近に捕らえられた重金属イオンも
しくは、基板表面に付着した他の汚染物質を示す。次に
第２図（ｂ）は、同図（ａ）の状態から厚さ１０００Å
以下の酸化膜６及び６′を熱酸化法を用いて形成した後
の工程断面図である。ゲート酸化膜６′には、同図（ａ
）の重金属イオン、又は他の汚染物質５の為に酸化膜欠
陥７が形成される。同図（ｃ）は、ＭＯＳトランジスタ
のゲート電極形成の為、多結晶シリコン層８をＣＶＤ法
を用いて形成後であり、この後、同図（ｄ）に示すよう
に、多結晶シリコン層８をフォトレジスト工程によりパ
ターニングし、ゲート電極９，９′を形成する。このよ
うな従来方法によると、ゲート電極９′下のゲート酸化
膜には酸化膜欠陥７が存在する。この欠陥が、前述のよ
うに、静電破壊や、長時間劣化の原因となる。
離領域２．２’ 、 ２″に厚さ４０００Å以上のフィ
ールド酸化膜３．３’ 、 ３″を形成し、ＭＯＳトラ
ンジスタを形成する活性領域４゜４′のシリコン基板表
面を露出した後の工程断面図である。又、同図番号５は
、シリコン基板表面付近に捕らえられた重金属イオンも
しくは、基板表面に付着した他の汚染物質を示す。次に
第２図（ｂ）は、同図（ａ）の状態から厚さ１０００Å
以下の酸化膜６及び６′を熱酸化法を用いて形成した後
の工程断面図である。ゲート酸化膜６′には、同図（ａ
）の重金属イオン、又は他の汚染物質５の為に酸化膜欠
陥７が形成される。同図（ｃ）は、ＭＯＳトランジスタ
のゲート電極形成の為、多結晶シリコン層８をＣＶＤ法
を用いて形成後であり、この後、同図（ｄ）に示すよう
に、多結晶シリコン層８をフォトレジスト工程によりパ
ターニングし、ゲート電極９，９′を形成する。このよ
うな従来方法によると、ゲート電極９′下のゲート酸化
膜には酸化膜欠陥７が存在する。この欠陥が、前述のよ
うに、静電破壊や、長時間劣化の原因となる。
第１図は本発明の実施例を示す工程断面図である。
同図において、（ａ）は、第２図従来法の（ｂ）と全く
同一である。本発明では、第１図（ａ）のゲート酸化膜
６，６′を形成後、Ａｒ中、又は１Ｏ−３Ｔｏｒｒ以下
の真空中で９００℃以上の熱処理を行う。処理時間は、
温度及び、ゲート酸化膜厚により異なるが、例として１
０００℃に於いては３０分以下で良い。こうすると、第
１図（ｂ）に示すように、酸化膜欠陥７を中心にゲート
酸化膜６′が分解され、ピット１０が形成される。（即
ち、同部分のシリコン基板１の表面が露出する）尚、上
記熱処理時に於いて、正常なシリコン酸化膜の分解は殆
ど無視出来、酸化膜厚の変動も１０Å以下におさえられ
ることが確認されている。次いで、同図（ｃ）に示すよ
うに、多結晶シリコン層８を形成後、フォトレジスト工
程により、ＭＯＳトランジスタのゲート電極９，９′を
形成する。その状態を示したのが、同図（ｄ）である。
同一である。本発明では、第１図（ａ）のゲート酸化膜
６，６′を形成後、Ａｒ中、又は１Ｏ−３Ｔｏｒｒ以下
の真空中で９００℃以上の熱処理を行う。処理時間は、
温度及び、ゲート酸化膜厚により異なるが、例として１
０００℃に於いては３０分以下で良い。こうすると、第
１図（ｂ）に示すように、酸化膜欠陥７を中心にゲート
酸化膜６′が分解され、ピット１０が形成される。（即
ち、同部分のシリコン基板１の表面が露出する）尚、上
記熱処理時に於いて、正常なシリコン酸化膜の分解は殆
ど無視出来、酸化膜厚の変動も１０Å以下におさえられ
ることが確認されている。次いで、同図（ｃ）に示すよ
うに、多結晶シリコン層８を形成後、フォトレジスト工
程により、ＭＯＳトランジスタのゲート電極９，９′を
形成する。その状態を示したのが、同図（ｄ）である。
ゲート電極は、上記ゲート酸化膜のピット１０により、
シリコン基板ｌの表面と電気的に接触しておりＭＯＳト
ランジスタとしては、正常に機能しない。従って、通常
の電気的試験法こより、簡単に除外することができる。
シリコン基板ｌの表面と電気的に接触しておりＭＯＳト
ランジスタとしては、正常に機能しない。従って、通常
の電気的試験法こより、簡単に除外することができる。
以上説明したように本発明は、ゲート酸化膜形成後に前
記Ａｒ中、もしくは、１Ｏ−３Ｔｏｒｒ以下の真空中で
９００℃以上の熱処理を行う事により、ゲート酸化膜中
の潜在的欠陥を顕在化出来、ＭＯ３集積回路の通常の電
気的試験で除外出来る為、上記潜在的欠陥の無い信頼度
の高いＭＯＳ集積回路を提供することができる。
記Ａｒ中、もしくは、１Ｏ−３Ｔｏｒｒ以下の真空中で
９００℃以上の熱処理を行う事により、ゲート酸化膜中
の潜在的欠陥を顕在化出来、ＭＯ３集積回路の通常の電
気的試験で除外出来る為、上記潜在的欠陥の無い信頼度
の高いＭＯＳ集積回路を提供することができる。
第１図（ａ）〜（ｄ）は、本発明の実施例を示し、第２
図（ａ）〜（ｄ）は、本発明に関する従来方法を示す。 両図に於いて、数字は、以下のものを示す。 １・・・・・・シリコン基板、２．２’ 、２″・・・
・・・素子分離領域、３．３’ 、 ３″・・・・・・
フィールド酸化膜、４，４′・・・・・・活性領域、５
・・・・・・シリコン基板表面の重金属イオン、又は他
の汚染物質、６゜６′・・・・・・ゲート酸化膜、７・
・・・・・ゲート酸化膜欠陥、８・・・・・・多結晶シ
リコン層、９，９′・・・・・・ゲート電極、１０・・
・・・・ゲート酸化膜ピット。 第３図は、シリコン基板にイオン注入を用いて強制的に
結晶欠陥を導入した場合の本発明方法によるピット密度
とイオン注入量の関係を表したものである。 代理人 弁理士 内 原 晋 第１図 ／ρ １ （（Ｌ） 第２図 （ｂ） （ａ−） 弔 ３ 図 １０１２ １０１３ ｌ０ｆ４１０１５４オンカ
Ｌべ量［ｃｍ）
図（ａ）〜（ｄ）は、本発明に関する従来方法を示す。 両図に於いて、数字は、以下のものを示す。 １・・・・・・シリコン基板、２．２’ 、２″・・・
・・・素子分離領域、３．３’ 、 ３″・・・・・・
フィールド酸化膜、４，４′・・・・・・活性領域、５
・・・・・・シリコン基板表面の重金属イオン、又は他
の汚染物質、６゜６′・・・・・・ゲート酸化膜、７・
・・・・・ゲート酸化膜欠陥、８・・・・・・多結晶シ
リコン層、９，９′・・・・・・ゲート電極、１０・・
・・・・ゲート酸化膜ピット。 第３図は、シリコン基板にイオン注入を用いて強制的に
結晶欠陥を導入した場合の本発明方法によるピット密度
とイオン注入量の関係を表したものである。 代理人 弁理士 内 原 晋 第１図 ／ρ １ （（Ｌ） 第２図 （ｂ） （ａ−） 弔 ３ 図 １０１２ １０１３ ｌ０ｆ４１０１５４オンカ
Ｌべ量［ｃｍ）
Claims (1)
- ＭＯＳ集積回路に於けるＭＯＳトランジスタのゲート
酸化膜形成工程の内、熱処理工程が、ゲート酸化膜形成
の為の熱酸化工程と、ゲート酸化膜形成完了直後にＡｒ
中、もしくは１０＾−３Ｔｏｒｒ以下の真空中での９０
０℃以下の熱処理工程を含むことを特徴とするＭＯＳ集
積回路のゲート酸化膜形成の形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63084270A JPH01255228A (ja) | 1988-04-05 | 1988-04-05 | ゲート酸化膜の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63084270A JPH01255228A (ja) | 1988-04-05 | 1988-04-05 | ゲート酸化膜の形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01255228A true JPH01255228A (ja) | 1989-10-12 |
Family
ID=13825764
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63084270A Pending JPH01255228A (ja) | 1988-04-05 | 1988-04-05 | ゲート酸化膜の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01255228A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0731500A2 (en) * | 1995-03-08 | 1996-09-11 | Hitachi, Ltd. | Method of forming a semiconductor device comprising an oxidation step followed by a heat-treatment step |
| CN105428277A (zh) * | 2015-11-11 | 2016-03-23 | 武汉新芯集成电路制造有限公司 | 一种在闪存产品制造时提高硅片良率的方法 |
-
1988
- 1988-04-05 JP JP63084270A patent/JPH01255228A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0731500A2 (en) * | 1995-03-08 | 1996-09-11 | Hitachi, Ltd. | Method of forming a semiconductor device comprising an oxidation step followed by a heat-treatment step |
| EP0731500A3 (en) * | 1995-03-08 | 1998-05-20 | Hitachi, Ltd. | Method of forming a semiconductor device comprising an oxidation step followed by a heat-treatment step |
| CN105428277A (zh) * | 2015-11-11 | 2016-03-23 | 武汉新芯集成电路制造有限公司 | 一种在闪存产品制造时提高硅片良率的方法 |
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