JP3296268B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特に、シリコン基板表面の重金属汚染元素を
基板内部に拡散させ、基板表面の汚染濃度を低減せしめ
た半導体装置の製造方法に関する。
法に関し、特に、シリコン基板表面の重金属汚染元素を
基板内部に拡散させ、基板表面の汚染濃度を低減せしめ
た半導体装置の製造方法に関する。
【０００２】
【従来の技術】半導体装置の製造工程中に生じる重金属
汚染は、半導体装置の電気的特性（ゲート酸化膜信頼
性、接合リーク特性等）を劣化させることが知られてい
る。近年、半導体装置の微細化、高集積化に伴い、ＭＯ
Ｓトランジスタのゲート酸化膜厚はますます薄膜化が進
行している。従って、微量な重金属汚染の存在によって
もゲート酸化膜の初期耐圧やＴＤＤＢ（Time Dependent
Dielectric Breakdown ）特性を劣化させる可能性があ
る。文献：「Y.Shiramizu et al.: Extended Abstract
s of the 1996 International Conference on Solid St
ate Devices and Materials, Yokohama, p362-364 (199
6)」に記載の報告によれば、代表的な重金属であるＦｅ
は、１×1010 (atoms/cm2 ) レベルの汚染によっても、
厚さ８ｎｍのゲート酸化膜のＴＤＤＢ特性が劣化するこ
とが確認されている。また、文献：「The National Tec
h. Road Map for Semiconductors 1994 (Semiconductor
Industry Association, 1994). 」によれば、設計ルー
ル０．１８μｍレベルの半導体装置においては、半導体
基板表面に存在する重金属汚染のレベルを１×1010atom
s/cm2 以下にする必要があると言われている。このよう
な背景を元に、半導体装置の製造工程におけるクリーン
化、特に、シリコン基板洗浄技術は進歩しており、酸−
過酸化水素混合洗浄液によって１×1010atoms/cm2 以下
レベルの清浄なシリコン基板表面が実現可能になってい
る。しかし、実際の半導体製造ラインにおいては、製造
装置内の反応室、ガス配管、搬送系部材等に多くの金属
材料を使用しているため、何らかの理由で洗浄液に重金
属汚染が持ち込まれたり、洗浄後ゲート酸化を行なうま
での間で重金属汚染が生じることがある。このような状
態でゲート酸化を行なうと、ゲート酸化膜中に重金属が
取り込まれ、ゲート酸化膜の膜質劣化を引き起こし、結
果としてデバイスの信頼性や歩留まりを低下させてしま
うという問題があった。このような問題を解決する手法
として、例えば、特開平４−６８５２６号公報に記載の
技術がある。これは、半導体基板上に所望の膜を形成す
る前に該半導体基板を水素を含む雰囲気に晒し、該半導
体基板を洗浄するものである。
汚染は、半導体装置の電気的特性（ゲート酸化膜信頼
性、接合リーク特性等）を劣化させることが知られてい
る。近年、半導体装置の微細化、高集積化に伴い、ＭＯ
Ｓトランジスタのゲート酸化膜厚はますます薄膜化が進
行している。従って、微量な重金属汚染の存在によって
もゲート酸化膜の初期耐圧やＴＤＤＢ（Time Dependent
Dielectric Breakdown ）特性を劣化させる可能性があ
る。文献：「Y.Shiramizu et al.: Extended Abstract
s of the 1996 International Conference on Solid St
ate Devices and Materials, Yokohama, p362-364 (199
6)」に記載の報告によれば、代表的な重金属であるＦｅ
は、１×1010 (atoms/cm2 ) レベルの汚染によっても、
厚さ８ｎｍのゲート酸化膜のＴＤＤＢ特性が劣化するこ
とが確認されている。また、文献：「The National Tec
h. Road Map for Semiconductors 1994 (Semiconductor
Industry Association, 1994). 」によれば、設計ルー
ル０．１８μｍレベルの半導体装置においては、半導体
基板表面に存在する重金属汚染のレベルを１×1010atom
s/cm2 以下にする必要があると言われている。このよう
な背景を元に、半導体装置の製造工程におけるクリーン
化、特に、シリコン基板洗浄技術は進歩しており、酸−
過酸化水素混合洗浄液によって１×1010atoms/cm2 以下
レベルの清浄なシリコン基板表面が実現可能になってい
る。しかし、実際の半導体製造ラインにおいては、製造
装置内の反応室、ガス配管、搬送系部材等に多くの金属
材料を使用しているため、何らかの理由で洗浄液に重金
属汚染が持ち込まれたり、洗浄後ゲート酸化を行なうま
での間で重金属汚染が生じることがある。このような状
態でゲート酸化を行なうと、ゲート酸化膜中に重金属が
取り込まれ、ゲート酸化膜の膜質劣化を引き起こし、結
果としてデバイスの信頼性や歩留まりを低下させてしま
うという問題があった。このような問題を解決する手法
として、例えば、特開平４−６８５２６号公報に記載の
技術がある。これは、半導体基板上に所望の膜を形成す
る前に該半導体基板を水素を含む雰囲気に晒し、該半導
体基板を洗浄するものである。
【０００３】本技術の工程断面図を図１５乃至図１７に
示す。まず、図１５（ａ）に示すように、シリコン基板
１を適切な化学薬品を含む水溶液２に浸してシリコン基
板１に付着しているパーティクルや金属不純物等を除去
する。次に、図１５（ｂ）に示すように、シリコン基板
１を、基板表面にシリコン酸化膜が成長しないような不
活性ガス、例えば、窒素で満たされた酸化炉３内に搬入
する。続いて、図１６（ａ）に示すように、酸化炉内に
水素ガスを導入し、炉内雰囲気を水素雰囲気４に置換し
た後、この水素で満たされた炉３内にシリコン基板１を
所定時間放置し、水素による基板の洗浄を行なう。その
後、図１６（ｂ）に示すように、酸化炉３内に水素と反
応しない不活性ガス、例えば窒素ガスを導入し、炉内雰
囲気を窒素雰囲気５に置換する。更に、図１７に示すよ
うに、酸化炉３内に酸素ガスを導入し、炉内雰囲気を酸
素雰囲気６に置換した後、所定の酸化条件の下、シリコ
ン基板上１に所定の熱酸化膜７を形成する。
示す。まず、図１５（ａ）に示すように、シリコン基板
１を適切な化学薬品を含む水溶液２に浸してシリコン基
板１に付着しているパーティクルや金属不純物等を除去
する。次に、図１５（ｂ）に示すように、シリコン基板
１を、基板表面にシリコン酸化膜が成長しないような不
活性ガス、例えば、窒素で満たされた酸化炉３内に搬入
する。続いて、図１６（ａ）に示すように、酸化炉内に
水素ガスを導入し、炉内雰囲気を水素雰囲気４に置換し
た後、この水素で満たされた炉３内にシリコン基板１を
所定時間放置し、水素による基板の洗浄を行なう。その
後、図１６（ｂ）に示すように、酸化炉３内に水素と反
応しない不活性ガス、例えば窒素ガスを導入し、炉内雰
囲気を窒素雰囲気５に置換する。更に、図１７に示すよ
うに、酸化炉３内に酸素ガスを導入し、炉内雰囲気を酸
素雰囲気６に置換した後、所定の酸化条件の下、シリコ
ン基板上１に所定の熱酸化膜７を形成する。
【０００４】しかしながら、上述の従来技術において
は、シリコン基板表面が直接還元性雰囲気である水素雰
囲気に晒されるため、水素による還元反応によりシリコ
ン基板表面においてミクロな凹凸（マイクロラフネス）
が増加する。このようなマイクロラフネスの増加は、そ
の後のゲート酸化工程でシリコン基板表面に形成するゲ
ート酸化膜の膜厚不均一性を発生させる。その結果、ゲ
ート酸化膜の耐圧および信頼性を劣化させてしまう。こ
のように、従来の方法ではデバイス特性劣化の防止に対
してその効果が十分でないという問題があった。
は、シリコン基板表面が直接還元性雰囲気である水素雰
囲気に晒されるため、水素による還元反応によりシリコ
ン基板表面においてミクロな凹凸（マイクロラフネス）
が増加する。このようなマイクロラフネスの増加は、そ
の後のゲート酸化工程でシリコン基板表面に形成するゲ
ート酸化膜の膜厚不均一性を発生させる。その結果、ゲ
ート酸化膜の耐圧および信頼性を劣化させてしまう。こ
のように、従来の方法ではデバイス特性劣化の防止に対
してその効果が十分でないという問題があった。
【０００５】
【発明が解決しようとする課題】本発明の目的は、上記
した欠点を改良し、特に、シリコン基板表面のマイクロ
ラフネスの増加すなわち表面状態劣化を生じさせること
なしに、表面の重金属汚染を除去し、その後続けて酸化
することで、良質なゲート酸化膜の形成を可能にした新
規な半導体装置の製造方法を提供するものである。
した欠点を改良し、特に、シリコン基板表面のマイクロ
ラフネスの増加すなわち表面状態劣化を生じさせること
なしに、表面の重金属汚染を除去し、その後続けて酸化
することで、良質なゲート酸化膜の形成を可能にした新
規な半導体装置の製造方法を提供するものである。
【０００６】
【課題を解決するための手段】本発明は、上記した目的
を達成するため、基本的には、以下に記載されたような
技術構成を採用するものである。即ち、本発明に係わる
第１の態様としては、ゲート酸化膜を形成する際、シリ
コン基板上に形成された薄い酸化膜を残してシリコン基
板上の重金属を前記シリコン基板内部に拡散させる工程
と、前記シリコン基板上にゲート酸化膜を形成する工程
とを含み、前記２つの工程が、同一の反応容器内で処理
されることを特徴とする半導体装置の製造方法であり、
第２の態様としては、上記構成に加え、前記シリコン基
板上に形成された薄い酸化膜を残してシリコン基板上の
重金属を前記シリコン基板内部に拡散させる工程が、２
〜５％の酸素を含んだ窒素雰囲気中において、８００℃
以上９００℃以下の温度で行なう熱処理工程であること
を特徴とする半導体装置の製造方法であり、第３の態様
としては、前記シリコン基板上に形成された薄い酸化膜
を残してシリコン基板上の重金属を前記シリコン基板内
部に拡散させる工程が、水素雰囲気中において８００℃
以上１０５０℃以下の温度で行なう熱処理工程であるこ
とを特徴とする半導体装置の製造方法であり、第４の態
様としては、前記シリコン基板上に形成された薄い酸化
膜を残してシリコン基板上の重金属を前記シリコン基板
内部に拡散させる工程が、ヘリウム雰囲気中で行なう熱
処理工程であることを特徴とする半導体装置の製造方法
であり、第５の態様としては、前記シリコン基板上に形
成された薄い酸化膜を残してシリコン基板上の重金属を
前記シリコン基板内部に拡散させる工程が、アルゴン雰
囲気中で行なう熱処理工程であることを特徴とする半導
体装置の製造方法であり、第６の態様としては、前記基
板上に形成された薄い酸化膜が、自然酸化膜もしくは過
酸化水素を含んだ洗浄溶液によって形成された化学酸化
膜であることを特徴とする半導体装置の製造方法であ
り、第７の態様としては、前記過酸化水素を含んだ洗浄
溶液が、アンモニアと過酸化水素の混合溶液か、硫酸と
過酸化水素の混合溶液か、又は塩酸と過酸化水素の混合
溶液のうち少なくとも１種類の混合溶液であることを特
徴とする半導体装置の製造方法である。
を達成するため、基本的には、以下に記載されたような
技術構成を採用するものである。即ち、本発明に係わる
第１の態様としては、ゲート酸化膜を形成する際、シリ
コン基板上に形成された薄い酸化膜を残してシリコン基
板上の重金属を前記シリコン基板内部に拡散させる工程
と、前記シリコン基板上にゲート酸化膜を形成する工程
とを含み、前記２つの工程が、同一の反応容器内で処理
されることを特徴とする半導体装置の製造方法であり、
第２の態様としては、上記構成に加え、前記シリコン基
板上に形成された薄い酸化膜を残してシリコン基板上の
重金属を前記シリコン基板内部に拡散させる工程が、２
〜５％の酸素を含んだ窒素雰囲気中において、８００℃
以上９００℃以下の温度で行なう熱処理工程であること
を特徴とする半導体装置の製造方法であり、第３の態様
としては、前記シリコン基板上に形成された薄い酸化膜
を残してシリコン基板上の重金属を前記シリコン基板内
部に拡散させる工程が、水素雰囲気中において８００℃
以上１０５０℃以下の温度で行なう熱処理工程であるこ
とを特徴とする半導体装置の製造方法であり、第４の態
様としては、前記シリコン基板上に形成された薄い酸化
膜を残してシリコン基板上の重金属を前記シリコン基板
内部に拡散させる工程が、ヘリウム雰囲気中で行なう熱
処理工程であることを特徴とする半導体装置の製造方法
であり、第５の態様としては、前記シリコン基板上に形
成された薄い酸化膜を残してシリコン基板上の重金属を
前記シリコン基板内部に拡散させる工程が、アルゴン雰
囲気中で行なう熱処理工程であることを特徴とする半導
体装置の製造方法であり、第６の態様としては、前記基
板上に形成された薄い酸化膜が、自然酸化膜もしくは過
酸化水素を含んだ洗浄溶液によって形成された化学酸化
膜であることを特徴とする半導体装置の製造方法であ
り、第７の態様としては、前記過酸化水素を含んだ洗浄
溶液が、アンモニアと過酸化水素の混合溶液か、硫酸と
過酸化水素の混合溶液か、又は塩酸と過酸化水素の混合
溶液のうち少なくとも１種類の混合溶液であることを特
徴とする半導体装置の製造方法である。
【０００７】
【発明の実施の形態】本発明は、ゲート酸化膜を形成す
る際、シリコン基板上に形成された薄い酸化膜を残して
シリコン基板上の重金属を前記シリコン基板内部に拡散
させる工程と、前記シリコン基板上にゲート酸化膜を形
成する工程とを含む半導体装置の製造方法であり、良質
のゲート酸化膜を得るためには、基板表面に存在する重
金属汚染元素をゲート酸化直前に十分低いレベルにまで
低減除去するのと同時に、ゲート酸化前にシリコン基板
表面の劣化（マイクロラフネス）を抑制することが重要
である。
る際、シリコン基板上に形成された薄い酸化膜を残して
シリコン基板上の重金属を前記シリコン基板内部に拡散
させる工程と、前記シリコン基板上にゲート酸化膜を形
成する工程とを含む半導体装置の製造方法であり、良質
のゲート酸化膜を得るためには、基板表面に存在する重
金属汚染元素をゲート酸化直前に十分低いレベルにまで
低減除去するのと同時に、ゲート酸化前にシリコン基板
表面の劣化（マイクロラフネス）を抑制することが重要
である。
【０００８】この為、本発明においては、ゲート酸化膜
形成前に、（１）９００℃以下の温度で酸素混合比が２
〜５％であるような窒素雰囲気中の熱処理を行なうか、
（２）１０５０℃以下の温度で水素雰囲気中の熱処理を
行なうか、（３）ヘリウム雰囲気中の熱処理を行なう
か、又は、（４）アルゴン雰囲気中の熱処理を行なう。
このような条件下では、シリコン基板表面の表面荒れを
生じさせることなく、基板表面から重金属を除去するこ
と、即ち、基板内部に拡散させることが可能となる。
形成前に、（１）９００℃以下の温度で酸素混合比が２
〜５％であるような窒素雰囲気中の熱処理を行なうか、
（２）１０５０℃以下の温度で水素雰囲気中の熱処理を
行なうか、（３）ヘリウム雰囲気中の熱処理を行なう
か、又は、（４）アルゴン雰囲気中の熱処理を行なう。
このような条件下では、シリコン基板表面の表面荒れを
生じさせることなく、基板表面から重金属を除去するこ
と、即ち、基板内部に拡散させることが可能となる。
【０００９】以下にそれぞれの熱処理条件について詳細
に説明する。まず、（１）に示した窒素雰囲気中の熱処
理においては、１００％窒素雰囲気中９５０℃以上の温
度で熱処理を行なうと、雰囲気中に存在する数ｐｐｍ乃
至数十ｐｐｍレベル残留酸素の存在によって、シリコン
表面がエッチングされてしまうことが知られている。従
って、これを防ぐためには、雰囲気中に酸素を添加する
必要が生じる。
に説明する。まず、（１）に示した窒素雰囲気中の熱処
理においては、１００％窒素雰囲気中９５０℃以上の温
度で熱処理を行なうと、雰囲気中に存在する数ｐｐｍ乃
至数十ｐｐｍレベル残留酸素の存在によって、シリコン
表面がエッチングされてしまうことが知られている。従
って、これを防ぐためには、雰囲気中に酸素を添加する
必要が生じる。
【００１０】しかし、このような条件下ではシリコン基
板表面が酸化されると同時に表面に存在する重金属元素
も酸化される結果、重金属は基板表面に留まってしま
う。よって、重金属汚染を基板表面から除去することは
不可能になってしまう。温度を９００℃程度に下げた場
合、１００％窒素雰囲気中では、シリコン基板の表面が
部分的に窒化され、その後のゲート酸化で酸化膜厚の不
均一性を生じる。そこで、本発明では微量の酸素を添加
する方法を検討した。
板表面が酸化されると同時に表面に存在する重金属元素
も酸化される結果、重金属は基板表面に留まってしま
う。よって、重金属汚染を基板表面から除去することは
不可能になってしまう。温度を９００℃程度に下げた場
合、１００％窒素雰囲気中では、シリコン基板の表面が
部分的に窒化され、その後のゲート酸化で酸化膜厚の不
均一性を生じる。そこで、本発明では微量の酸素を添加
する方法を検討した。
【００１１】その結果、酸素濃度の増加によって、基板
表面の窒化が抑制されることがわかった。しかし、酸素
濃度が５％を超えると、熱処理による重金属表面汚染低
減効果が低下することもわかった。これは、前述の場合
と同様に、酸素濃度の増加によって重金属自身が酸化さ
れ、基板表面で安定化するため、基板内部に拡散しにく
くなるためである。
表面の窒化が抑制されることがわかった。しかし、酸素
濃度が５％を超えると、熱処理による重金属表面汚染低
減効果が低下することもわかった。これは、前述の場合
と同様に、酸素濃度の増加によって重金属自身が酸化さ
れ、基板表面で安定化するため、基板内部に拡散しにく
くなるためである。
【００１２】従って、基板表面劣化を防ぎ且つ重金属汚
染低減効果を得るためには、９００℃以下（拡散速度の
関係で８００℃以上が望ましい）の処理温度で窒素雰囲
気中の酸素濃度を２〜５％に設定する必要がある。
染低減効果を得るためには、９００℃以下（拡散速度の
関係で８００℃以上が望ましい）の処理温度で窒素雰囲
気中の酸素濃度を２〜５％に設定する必要がある。
【００１３】次に、（２）に示した水素雰囲気中の熱処
理においては、窒素雰囲気中のような表面窒化の問題は
生じないものの、１０５０℃以上の高温熱処理を施す
と、基板表面に存在する自然（化学）酸化膜が還元除去
され、基板表面がむき出しになってしまう。このような
状態で高温熱処理を続けると、活性な基板表面ではマイ
クロラフネスが生じてしまう。
理においては、窒素雰囲気中のような表面窒化の問題は
生じないものの、１０５０℃以上の高温熱処理を施す
と、基板表面に存在する自然（化学）酸化膜が還元除去
され、基板表面がむき出しになってしまう。このような
状態で高温熱処理を続けると、活性な基板表面ではマイ
クロラフネスが生じてしまう。
【００１４】従って、水素雰囲気中の熱処理を行なう場
合には、熱処理温度を１０５０℃以下（８００℃以上が
望ましい）に抑えて、自然（化学）酸化膜が還元除去さ
れないような状態で重金属を基板内部に拡散させること
が有効である。（３）、（４）に示したヘリウムまたは
アルゴン雰囲気中の熱処理においては、ガス自身が不活
性であるため、窒素や水素のような基板表面劣化の問題
が生じることなく、表面の重金属汚染低減を達成するこ
とができる。
合には、熱処理温度を１０５０℃以下（８００℃以上が
望ましい）に抑えて、自然（化学）酸化膜が還元除去さ
れないような状態で重金属を基板内部に拡散させること
が有効である。（３）、（４）に示したヘリウムまたは
アルゴン雰囲気中の熱処理においては、ガス自身が不活
性であるため、窒素や水素のような基板表面劣化の問題
が生じることなく、表面の重金属汚染低減を達成するこ
とができる。
【００１５】これらの熱処理をゲート酸化前に行なうこ
とで、シリコン基板表面は重金属汚染が無く、且つ、マ
イクロラフネス等の表面荒れの無い状態が得られる。こ
のような状態で続けてゲート酸化を行なえば、形成され
るゲート酸化膜は非常に良質なものとなる。従って、本
発明の方法を用いて形成した半導体装置の歩留りや信頼
性は大きく向上する。
とで、シリコン基板表面は重金属汚染が無く、且つ、マ
イクロラフネス等の表面荒れの無い状態が得られる。こ
のような状態で続けてゲート酸化を行なえば、形成され
るゲート酸化膜は非常に良質なものとなる。従って、本
発明の方法を用いて形成した半導体装置の歩留りや信頼
性は大きく向上する。
【００１６】
【実施例】以下に本発明に係わる半導体装置の製造方法
の具体例を参照しながら詳細に説明する。 （第１の具体例）図１乃至図９には、本発明の半導体装
置の製造方法の具体例を示す図であって、これらの図に
は、ゲート酸化膜１１１を形成する際、シリコン基板１
０１上に形成された薄い酸化膜（図中、酸化膜と記載し
た）を残してシリコン基板１０１上の重金属１０８を前
記シリコン基板１０１内部に拡散させる工程（図６の工
程Ｃ）と、前記シリコン基板１０１上にゲート酸化膜１
１１を形成する工程（図６の工程Ｄ）とを含む半導体装
置の製造方法が示されている。
の具体例を参照しながら詳細に説明する。 （第１の具体例）図１乃至図９には、本発明の半導体装
置の製造方法の具体例を示す図であって、これらの図に
は、ゲート酸化膜１１１を形成する際、シリコン基板１
０１上に形成された薄い酸化膜（図中、酸化膜と記載し
た）を残してシリコン基板１０１上の重金属１０８を前
記シリコン基板１０１内部に拡散させる工程（図６の工
程Ｃ）と、前記シリコン基板１０１上にゲート酸化膜１
１１を形成する工程（図６の工程Ｄ）とを含む半導体装
置の製造方法が示されている。
【００１７】更に詳細に説明すると、まず、図１（ａ）
に示すように、シリコン基板１０１上に１０乃至１００
ｎｍ程度のシリコン酸化膜１０２及び１００乃至２００
ｎｍ程度のシリコン窒化膜１０３を形成する。次に、図
１（ｂ）に示すように、フォトレジストを塗布した後、
公知のリソグラフィー技術を用いて、素子分離領域形成
のためのフォトレジストパターン１０４を形成する。更
に図２（ａ）に示すように、前記フォトレジストパター
ン１０４をマスクとして、公知のドライエッチング技術
により、シリコン窒化膜１０３を選択的に除去し、シリ
コン窒化膜のマスクパターン１０５を形成する。
に示すように、シリコン基板１０１上に１０乃至１００
ｎｍ程度のシリコン酸化膜１０２及び１００乃至２００
ｎｍ程度のシリコン窒化膜１０３を形成する。次に、図
１（ｂ）に示すように、フォトレジストを塗布した後、
公知のリソグラフィー技術を用いて、素子分離領域形成
のためのフォトレジストパターン１０４を形成する。更
に図２（ａ）に示すように、前記フォトレジストパター
ン１０４をマスクとして、公知のドライエッチング技術
により、シリコン窒化膜１０３を選択的に除去し、シリ
コン窒化膜のマスクパターン１０５を形成する。
【００１８】次に、図２（ｂ）に示すように、フォトレ
ジストマスク１０４を除去後、９００乃至１０００℃程
度の温度で３００乃至５００ｎｍ程度の熱酸化、所謂、
ＬＯＣＯＳ（Local Oxidation of Silicon）酸化を行
い、素子分離領域１０６を形成する。この後、前記シリ
コン窒化膜１０５及びシリコン酸化膜１０２をフッ酸等
によるウェットエッチング処理により除去し、図３
（ｂ）に示すように、ゲート酸化膜形成前の洗浄処理、
例えば、アンモニアと過酸化水素との混合溶液、又は、
硫酸と過酸化水素との混合溶液、又は、塩酸と過酸化水
素との混合溶液等の混合溶液１０７での洗浄処理を行な
う。
ジストマスク１０４を除去後、９００乃至１０００℃程
度の温度で３００乃至５００ｎｍ程度の熱酸化、所謂、
ＬＯＣＯＳ（Local Oxidation of Silicon）酸化を行
い、素子分離領域１０６を形成する。この後、前記シリ
コン窒化膜１０５及びシリコン酸化膜１０２をフッ酸等
によるウェットエッチング処理により除去し、図３
（ｂ）に示すように、ゲート酸化膜形成前の洗浄処理、
例えば、アンモニアと過酸化水素との混合溶液、又は、
硫酸と過酸化水素との混合溶液、又は、塩酸と過酸化水
素との混合溶液等の混合溶液１０７での洗浄処理を行な
う。
【００１９】この時、例えば、前記洗浄溶液自身が重金
属で汚染されていると、図４（ａ）に示すように、前記
洗浄処理によってシリコン基板１０１の表面が重金属１
０８によって汚染されてしまう。このような状態でゲー
ト酸化を行なうと、ゲート酸化膜中に重金属１０８が留
まってしまい、ゲート酸化膜の信頼性を大きく劣化させ
る。従って、本発明ではゲート酸化前にシリコン基板１
０１表面に存在する重金属１０８による汚染を低減する
ための熱処理を行なう。
属で汚染されていると、図４（ａ）に示すように、前記
洗浄処理によってシリコン基板１０１の表面が重金属１
０８によって汚染されてしまう。このような状態でゲー
ト酸化を行なうと、ゲート酸化膜中に重金属１０８が留
まってしまい、ゲート酸化膜の信頼性を大きく劣化させ
る。従って、本発明ではゲート酸化前にシリコン基板１
０１表面に存在する重金属１０８による汚染を低減する
ための熱処理を行なう。
【００２０】前記洗浄処理後、図４（ｂ）に示すよう
に、雰囲気中の酸素濃度が２〜５％であるような窒素雰
囲気１０９中でシリコン基板１０１にＲＴＡ（Rapid Th
ermalannealing）処理を施す。図７に洗浄したシリコン
基板１０１表面を故意にＦｅ汚染（初期汚染濃度：５×
１０11atoms/cm2 ）した後ＲＴＡ処理した場合の、ＲＴ
Ａ処理前後のシリコン基板１０１表面に存在するＦｅ汚
染量の比とＲＴＡ処理雰囲気中の酸素濃度との関係を示
した。
に、雰囲気中の酸素濃度が２〜５％であるような窒素雰
囲気１０９中でシリコン基板１０１にＲＴＡ（Rapid Th
ermalannealing）処理を施す。図７に洗浄したシリコン
基板１０１表面を故意にＦｅ汚染（初期汚染濃度：５×
１０11atoms/cm2 ）した後ＲＴＡ処理した場合の、ＲＴ
Ａ処理前後のシリコン基板１０１表面に存在するＦｅ汚
染量の比とＲＴＡ処理雰囲気中の酸素濃度との関係を示
した。
【００２１】図中、Ｃ0及びＣ1は夫々ＲＴＡ処理前およ
び処理後のシリコン基板表面Ｆｅ汚染濃度である。図か
らわかるように、酸素濃度５％以下の雰囲気中で処理温
度９００℃、処理時間１８０ｓｅｃのＲＴＡ処理を行な
うことによって、シリコン基板１０１表面の汚染濃度を
略検出限界以下に低減することができた。即ち、シリコ
ン基板１０１表面に５×１０11atoms/cm2の汚染が生じ
ていても上記ＲＴＡ処理によって１×１０11atoms/cm2
以下の汚染レベルにまで低減できるということがわかっ
た。
び処理後のシリコン基板表面Ｆｅ汚染濃度である。図か
らわかるように、酸素濃度５％以下の雰囲気中で処理温
度９００℃、処理時間１８０ｓｅｃのＲＴＡ処理を行な
うことによって、シリコン基板１０１表面の汚染濃度を
略検出限界以下に低減することができた。即ち、シリコ
ン基板１０１表面に５×１０11atoms/cm2の汚染が生じ
ていても上記ＲＴＡ処理によって１×１０11atoms/cm2
以下の汚染レベルにまで低減できるということがわかっ
た。
【００２２】以上の検討結果より、本具体例において
は、ＲＴＡ処理雰囲気として酸素を５％含んだ窒素雰囲
気を使用し、ＲＴＡ処理温度及び処理時間をそれぞれ９
００℃、１８０ｓｅｃに設定した。上記表面重金属汚染
低減のための熱処理を行なった後、続けて、図５（ａ）
に示すように、シリコン基板１０１を酸化雰囲気１１０
中で加熱し、基板１０１表面にゲート酸化膜１１１を形
成する。この時、ゲート酸化前熱処理（ＲＴＡ処理）−
ゲート酸化膜形成間の大気搬送中における汚染を防止す
るため、前記ＲＴＡ処理を行なった反応容器と同一の反
応容器内でゲート酸化膜を形成することが望ましい。
は、ＲＴＡ処理雰囲気として酸素を５％含んだ窒素雰囲
気を使用し、ＲＴＡ処理温度及び処理時間をそれぞれ９
００℃、１８０ｓｅｃに設定した。上記表面重金属汚染
低減のための熱処理を行なった後、続けて、図５（ａ）
に示すように、シリコン基板１０１を酸化雰囲気１１０
中で加熱し、基板１０１表面にゲート酸化膜１１１を形
成する。この時、ゲート酸化前熱処理（ＲＴＡ処理）−
ゲート酸化膜形成間の大気搬送中における汚染を防止す
るため、前記ＲＴＡ処理を行なった反応容器と同一の反
応容器内でゲート酸化膜を形成することが望ましい。
【００２３】本具体例では、前記ＲＴＡ処理後、反応容
器内のガスを酸素に変え、例えば、１０５０乃至１１０
０℃の温度で１０乃至６０ｓｅｃ程度の時間ＲＴＯ（Ra
pidThermal Oxidation ）処理を行ない、５乃至１０ｎ
ｍのゲート酸化膜１１１を形成する。その後、公知のＣ
ＶＤ法によって多結晶シリコン膜を形成し、公知のリソ
グラフィー技術及びドライエッチング技術を用いて、図
５（ｂ）に示すように、ゲート酸化膜１１１上にゲート
電極１１２を形成する。
器内のガスを酸素に変え、例えば、１０５０乃至１１０
０℃の温度で１０乃至６０ｓｅｃ程度の時間ＲＴＯ（Ra
pidThermal Oxidation ）処理を行ない、５乃至１０ｎ
ｍのゲート酸化膜１１１を形成する。その後、公知のＣ
ＶＤ法によって多結晶シリコン膜を形成し、公知のリソ
グラフィー技術及びドライエッチング技術を用いて、図
５（ｂ）に示すように、ゲート酸化膜１１１上にゲート
電極１１２を形成する。
【００２４】図８にゲート酸化前にシリコン基板１０１
表面を故意にＦｅ汚染（初期汚染濃度：５×１０11atom
s/cm2）し、上述した本具体例のＲＴＡ及びＲＴＯ処理
を行ない作製した場合（水準ｃ）の半導体装置における
ゲート酸化膜（８ｎｍ）の耐圧特性を示す。比較とし
て、Ｆｅ汚染後ＲＴＡ処理を行なわずゲート酸化膜を形
成した場合（水準ａ）について、又、ＲＴＡ処理を１０
０％の窒素雰囲気で行なった場合（水準ｂ）についても
測定を行なった。
表面を故意にＦｅ汚染（初期汚染濃度：５×１０11atom
s/cm2）し、上述した本具体例のＲＴＡ及びＲＴＯ処理
を行ない作製した場合（水準ｃ）の半導体装置における
ゲート酸化膜（８ｎｍ）の耐圧特性を示す。比較とし
て、Ｆｅ汚染後ＲＴＡ処理を行なわずゲート酸化膜を形
成した場合（水準ａ）について、又、ＲＴＡ処理を１０
０％の窒素雰囲気で行なった場合（水準ｂ）についても
測定を行なった。
【００２５】耐圧の不良モードは０〜４（ＭＶ／ｃｍ）
以下をＡモード、４〜８（ＭＶ／ｃｍ）をＢモード、８
（ＭＶ／ｃｍ）以上をＣモード不良と定義した。同図か
らわかるように、酸化前に熱処理を行なわない場合（水
準ａ）はほとんどが耐圧値がＡモード不良であるのに対
して、本具体例（水準ｃ）によれば、耐圧値は９５％以
上がＣモード不良であり、耐圧改善効果が得られてい
る。
以下をＡモード、４〜８（ＭＶ／ｃｍ）をＢモード、８
（ＭＶ／ｃｍ）以上をＣモード不良と定義した。同図か
らわかるように、酸化前に熱処理を行なわない場合（水
準ａ）はほとんどが耐圧値がＡモード不良であるのに対
して、本具体例（水準ｃ）によれば、耐圧値は９５％以
上がＣモード不良であり、耐圧改善効果が得られてい
る。
【００２６】これは、ゲート酸化膜前に熱処理を行なわ
ない場合に比べゲート酸化膜中に重金属をほとんど含ま
ないことによるものであり、これがゲート酸化膜の耐圧
特性の向上に大きく寄与している。又、ＲＴＡ処理を10
0％の窒素雰囲気中で行なった場合（水準ｂ）は、耐圧
改善効果は見られるものの、新たにＢモード不良が生じ
ている。更に、図９にＴＤＤＢ特性を示す。
ない場合に比べゲート酸化膜中に重金属をほとんど含ま
ないことによるものであり、これがゲート酸化膜の耐圧
特性の向上に大きく寄与している。又、ＲＴＡ処理を10
0％の窒素雰囲気中で行なった場合（水準ｂ）は、耐圧
改善効果は見られるものの、新たにＢモード不良が生じ
ている。更に、図９にＴＤＤＢ特性を示す。
【００２７】本具体例の水準ｃにおいてはFe汚染を行な
わなかった場合（汚染無し）と同等のＴＤＤＢ特性を示
しているのに対して、１００％窒素雰囲気でのＲＴＡ処
理を行なったもの（水準ｂ）では、明らかにＱbd値（ゲ
ート酸化膜が破壊にいたるまでに注入された電荷量）が
低下していることがわかる。これは、シリコン基板１０
１表面の重金属は低減したものの、シリコン基板表面の
マイクロラフネスが増加し、ゲート酸化膜質の劣化が生
じたためと思われる。
わなかった場合（汚染無し）と同等のＴＤＤＢ特性を示
しているのに対して、１００％窒素雰囲気でのＲＴＡ処
理を行なったもの（水準ｂ）では、明らかにＱbd値（ゲ
ート酸化膜が破壊にいたるまでに注入された電荷量）が
低下していることがわかる。これは、シリコン基板１０
１表面の重金属は低減したものの、シリコン基板表面の
マイクロラフネスが増加し、ゲート酸化膜質の劣化が生
じたためと思われる。
【００２８】以上のように、本発明によれば、ゲート酸
化前に不意の汚染が生じた場合でも、良質のゲート酸化
膜が得られる。 （第２の具体例） 本発明の第２の具体例における半導体装置の製造方法の
概要を示すフローチャートを図１０に示す。
化前に不意の汚染が生じた場合でも、良質のゲート酸化
膜が得られる。 （第２の具体例） 本発明の第２の具体例における半導体装置の製造方法の
概要を示すフローチャートを図１０に示す。
【００２９】本具体例の工程はゲート酸化前に行なう熱
処理を水素雰囲気中で行なうものであり、各工程での断
面図については前記第１の具体例で示した図を参照して
説明する。前述の第１の具体例と同様な工程（図１〜図
４（ａ））を経て、図１０の工程Ｂ（洗浄）まで進んだ
後、図１０の工程Ｃ（熱処理）において、シリコン基板
１０１の水素雰囲気中での熱処理を行なう（断面図：図
４（ｂ））。
処理を水素雰囲気中で行なうものであり、各工程での断
面図については前記第１の具体例で示した図を参照して
説明する。前述の第１の具体例と同様な工程（図１〜図
４（ａ））を経て、図１０の工程Ｂ（洗浄）まで進んだ
後、図１０の工程Ｃ（熱処理）において、シリコン基板
１０１の水素雰囲気中での熱処理を行なう（断面図：図
４（ｂ））。
【００３０】この時、熱処理温度は、シリコン基板１０
１表面に存在する自然（化学）酸化膜が水素の還元反応
により除去されないような熱処理温度、即ち、８００℃
以上１０５０℃以下に設定することが必要である。本具
体例においては、熱処理方法としてＲＴＡ法を用い、熱
処理温度を９５０℃、熱処理時間を１８０ｓｅｃに設定
した。
１表面に存在する自然（化学）酸化膜が水素の還元反応
により除去されないような熱処理温度、即ち、８００℃
以上１０５０℃以下に設定することが必要である。本具
体例においては、熱処理方法としてＲＴＡ法を用い、熱
処理温度を９５０℃、熱処理時間を１８０ｓｅｃに設定
した。
【００３１】この結果、シリコン基板１０１表面にマイ
クロラフネスを発生させることなく、重金属をシリコン
基板内部に拡散させることができ、清浄なシリコン基板
表面が得られた。続いて、図１０の工程Ｄに進み、シリ
コン基板１０１を酸化雰囲気中で加熱し、基板表面にゲ
ート酸化膜１１１を形成する（断面図：図５（ａ））。
クロラフネスを発生させることなく、重金属をシリコン
基板内部に拡散させることができ、清浄なシリコン基板
表面が得られた。続いて、図１０の工程Ｄに進み、シリ
コン基板１０１を酸化雰囲気中で加熱し、基板表面にゲ
ート酸化膜１１１を形成する（断面図：図５（ａ））。
【００３２】なお、図１０の工程Ｃおよび工程Ｄに関し
ては、前記第１の具体例と同様に、同一の反応容器で行
なうことが望ましい。本具体例では、前記ＲＴＡ処理
後、反応容器内のガスを酸素に変え、例えば、１０５０
〜１１００℃の温度で１０〜６０ｓｅｃ程度の時間ＲＴ
Ｏ（Rapid Therm al Oxidation）処理を行ない、５〜１
０ｎｍのゲート酸化膜１１１を形成する。
ては、前記第１の具体例と同様に、同一の反応容器で行
なうことが望ましい。本具体例では、前記ＲＴＡ処理
後、反応容器内のガスを酸素に変え、例えば、１０５０
〜１１００℃の温度で１０〜６０ｓｅｃ程度の時間ＲＴ
Ｏ（Rapid Therm al Oxidation）処理を行ない、５〜１
０ｎｍのゲート酸化膜１１１を形成する。
【００３３】その後、図１０の工程Ｅに進み、公知のＣ
ＶＤ法によって多結晶シリコン膜を形成し、公知のリソ
グラフィー技術およびドライエッチング技術を用いてゲ
ート酸化膜１１１上にゲート電極１１２を形成する（断
面図：図５（ｂ））。 （第３の具体例） 本発明の第３の具体例を図１１乃至図１４を用いて説明
する。本発明におけるゲート酸化前熱処理によって基板
内部に拡散した重金属がデバイス活性領域に存在してい
ると、キャリヤの生成・再結合中心として働き、半導体
装置の電流−電圧特性、例えば、接合リーク特性を悪化
させる場合がある。
ＶＤ法によって多結晶シリコン膜を形成し、公知のリソ
グラフィー技術およびドライエッチング技術を用いてゲ
ート酸化膜１１１上にゲート電極１１２を形成する（断
面図：図５（ｂ））。 （第３の具体例） 本発明の第３の具体例を図１１乃至図１４を用いて説明
する。本発明におけるゲート酸化前熱処理によって基板
内部に拡散した重金属がデバイス活性領域に存在してい
ると、キャリヤの生成・再結合中心として働き、半導体
装置の電流−電圧特性、例えば、接合リーク特性を悪化
させる場合がある。
【００３４】本実施例では、予めシリコン基板に高エネ
ルギーイオン注入法でゲッタリングサイトを形成し、ゲ
ート酸化前に行なう熱処理で基板内部に拡散させた重金
属をデバイス活性領域から効果的に除去することを特徴
としている。本発明の第３の具体例における半導体装置
の製造方法の概要を示すフローチャートを図１１に示
す。又、図１２乃至図１４に本具体例における各工程の
断面図を示す。
ルギーイオン注入法でゲッタリングサイトを形成し、ゲ
ート酸化前に行なう熱処理で基板内部に拡散させた重金
属をデバイス活性領域から効果的に除去することを特徴
としている。本発明の第３の具体例における半導体装置
の製造方法の概要を示すフローチャートを図１１に示
す。又、図１２乃至図１４に本具体例における各工程の
断面図を示す。
【００３５】なお、図１１に示すように、本具体例は素
子分離形成以降（工程Ｂ〜工程Ｆ）は前記した本発明の
第１の具体例の製造工程（図６の工程Ａ〜工程Ｅ）に準
じているため、その部分については図１乃至図５を使用
して説明する。まず、図１２（ａ）に示すように、シリ
コン基板８０１にＢイオン８０２を注入し、シリコン基
板８０１内部に高濃度Ｂ注入層８０３を形成する。
子分離形成以降（工程Ｂ〜工程Ｆ）は前記した本発明の
第１の具体例の製造工程（図６の工程Ａ〜工程Ｅ）に準
じているため、その部分については図１乃至図５を使用
して説明する。まず、図１２（ａ）に示すように、シリ
コン基板８０１にＢイオン８０２を注入し、シリコン基
板８０１内部に高濃度Ｂ注入層８０３を形成する。
【００３６】注入条件としては、注入エネルギー：２．
４ＭｅＶ（注入投影飛呈：３μｍ）、注入ドーズ量：１
×１０15（atoms/cm2)に設定する。次に、図１２（ｂ）
に示すように、シリコン基板８０１を窒素雰囲気中、例
えば１０５０℃の温度で３０ｓｅｃ加熱（ＲＴＡ処理）
する。この熱処理により、前記高濃度Ｂ注入層８０３に
ゲッタリング層（注入欠陥層）８０４が形成される。こ
の後、本発明の第１の具体例と同様の工程（図１〜５）
を経て、素子分離領域形成及びゲート酸化膜形成前の洗
浄を行なう。この時、例えば、前記洗浄溶液自身が重金
属で汚染されていると、図１３（ａ）に示すように、前
記洗浄処理によってシリコン基板８０１の表面が重金属
８０６によって汚染されてしまう。そこで、次に、図１
３（ｂ）に示すように、酸素濃度５％の窒素雰囲気８０
７中でシリコン基板８０１に熱処理（ＲＴＡ処理）を施
す。
４ＭｅＶ（注入投影飛呈：３μｍ）、注入ドーズ量：１
×１０15（atoms/cm2)に設定する。次に、図１２（ｂ）
に示すように、シリコン基板８０１を窒素雰囲気中、例
えば１０５０℃の温度で３０ｓｅｃ加熱（ＲＴＡ処理）
する。この熱処理により、前記高濃度Ｂ注入層８０３に
ゲッタリング層（注入欠陥層）８０４が形成される。こ
の後、本発明の第１の具体例と同様の工程（図１〜５）
を経て、素子分離領域形成及びゲート酸化膜形成前の洗
浄を行なう。この時、例えば、前記洗浄溶液自身が重金
属で汚染されていると、図１３（ａ）に示すように、前
記洗浄処理によってシリコン基板８０１の表面が重金属
８０６によって汚染されてしまう。そこで、次に、図１
３（ｂ）に示すように、酸素濃度５％の窒素雰囲気８０
７中でシリコン基板８０１に熱処理（ＲＴＡ処理）を施
す。
【００３７】熱処理温度および熱処理時間をそれぞれ９
００℃、１８０ｓｅｃに設定した。本具体例において
は、予め高エネルギーＢイオン注入によってゲッタリン
グサイト８０４を形成しているため、シリコン基板８０
１表面から基板内部に拡散した重金属元素８０６はゲッ
タリングサイト８０４に捕獲される。この後、前記第１
の具体例と同様の工程（図５（ａ）、（ｂ））を経て、
ゲート酸化膜およびゲート電極を形成する。
００℃、１８０ｓｅｃに設定した。本具体例において
は、予め高エネルギーＢイオン注入によってゲッタリン
グサイト８０４を形成しているため、シリコン基板８０
１表面から基板内部に拡散した重金属元素８０６はゲッ
タリングサイト８０４に捕獲される。この後、前記第１
の具体例と同様の工程（図５（ａ）、（ｂ））を経て、
ゲート酸化膜およびゲート電極を形成する。
【００３８】図１４にゲート酸化膜形成前のシリコン基
板表面に故意にＦｅ汚染（初期汚染濃度：５×１０11(a
toms/cm2) ）を行ない、本具体例で示した熱処理及びゲ
ート酸化を行なった後、基板８０１内部に存在するＦｅ
の量をＤＬＴＳ(Deep LevelTransient Spectroscopy)に
よって測定した結果を示す。基板内部に存在するＦｅの
量は、Ｆｅ−Ｂ対および格子間Ｆｅとして検出されるト
ラップ密度の和で示してある。
板表面に故意にＦｅ汚染（初期汚染濃度：５×１０11(a
toms/cm2) ）を行ない、本具体例で示した熱処理及びゲ
ート酸化を行なった後、基板８０１内部に存在するＦｅ
の量をＤＬＴＳ(Deep LevelTransient Spectroscopy)に
よって測定した結果を示す。基板内部に存在するＦｅの
量は、Ｆｅ−Ｂ対および格子間Ｆｅとして検出されるト
ラップ密度の和で示してある。
【００３９】高エネルギーイオン注入を行なっていない
ＣＺ基板では、約４ｘ１０13(atoms/cm2 )のＦｅが観察
されたのに対して、高エネルギーＢイオン注入を行なっ
たＣＺ基板ではトラップは観察できず検出下限（１×１
０10(atoms/cm2 )）以下であった。このように、本発明
のゲート酸化膜形成を行なう場合において、高エネルギ
ーイオン注入によってゲッタリングサイトを形成したシ
リコン基板を用いれば、シリコン基板表面ならびにシリ
コン基板内部（デバイス活性領域）における重金属汚染
を効果的に除去することが可能である。
ＣＺ基板では、約４ｘ１０13(atoms/cm2 )のＦｅが観察
されたのに対して、高エネルギーＢイオン注入を行なっ
たＣＺ基板ではトラップは観察できず検出下限（１×１
０10(atoms/cm2 )）以下であった。このように、本発明
のゲート酸化膜形成を行なう場合において、高エネルギ
ーイオン注入によってゲッタリングサイトを形成したシ
リコン基板を用いれば、シリコン基板表面ならびにシリ
コン基板内部（デバイス活性領域）における重金属汚染
を効果的に除去することが可能である。
【００４０】従って、ゲート酸化膜の耐圧特性や接合リ
ーク特性の劣化を防ぐことができ、結果として半導体装
置の歩留りや信頼性が向上する。
ーク特性の劣化を防ぐことができ、結果として半導体装
置の歩留りや信頼性が向上する。
【００４１】なお、上記３つの具体例においては、ゲー
ト酸化膜形成前の熱処理に酸素を２〜５％含む窒素雰囲
気中の熱処理および熱処理温度１０５０℃以下の水素雰
囲気中の熱処理を使用しているが、これらに限定される
ものではなく、いずれの具体例においてもヘリウム雰囲
気中又はアルゴン雰囲気中の熱処理を適用することが可
能である。
ト酸化膜形成前の熱処理に酸素を２〜５％含む窒素雰囲
気中の熱処理および熱処理温度１０５０℃以下の水素雰
囲気中の熱処理を使用しているが、これらに限定される
ものではなく、いずれの具体例においてもヘリウム雰囲
気中又はアルゴン雰囲気中の熱処理を適用することが可
能である。
【００４２】
【発明の効果】以上説明したように本発明によれば、ゲ
ート酸化前に行なう熱処理でシリコン基板表面に存在す
る重金属汚染元素を基板内部に拡散させ、基板表面の汚
染濃度を十分低いレベルにまで低減できる。従って、仮
にゲート酸化前に基板表面汚染が生じていても、ゲート
酸化膜形成時に重金属がゲート酸化膜に取り込まれるこ
とがほとんど無くなる。
ート酸化前に行なう熱処理でシリコン基板表面に存在す
る重金属汚染元素を基板内部に拡散させ、基板表面の汚
染濃度を十分低いレベルにまで低減できる。従って、仮
にゲート酸化前に基板表面汚染が生じていても、ゲート
酸化膜形成時に重金属がゲート酸化膜に取り込まれるこ
とがほとんど無くなる。
【００４３】また、ゲート酸化膜形成前に行なう水素雰
囲気中熱処理では、ゲート酸化前に形成されている自然
酸化膜や化学酸化膜を除去しないような条件に設定され
ているため、シリコン基板表面のマイクロラフネス増加
による酸化膜厚の不均一性といった膜質劣化が生じな
い。同様に、ゲート酸化膜形成前に行なう窒素雰囲気中
熱処理においては、基板表面のエッチングや窒化が生じ
ないような条件に設定されているため、やはりゲート酸
化膜質の劣化を防止できる。
囲気中熱処理では、ゲート酸化前に形成されている自然
酸化膜や化学酸化膜を除去しないような条件に設定され
ているため、シリコン基板表面のマイクロラフネス増加
による酸化膜厚の不均一性といった膜質劣化が生じな
い。同様に、ゲート酸化膜形成前に行なう窒素雰囲気中
熱処理においては、基板表面のエッチングや窒化が生じ
ないような条件に設定されているため、やはりゲート酸
化膜質の劣化を防止できる。
【００４４】以上のことから、本発明を用いることによ
り、清浄で良質なゲート酸化膜が形成されるため、高耐
圧のゲート酸化膜を形成することが可能となり、半導体
装置の歩留り、信頼性を向上させるという効果を有す
る。
り、清浄で良質なゲート酸化膜が形成されるため、高耐
圧のゲート酸化膜を形成することが可能となり、半導体
装置の歩留り、信頼性を向上させるという効果を有す
る。
【図１】本発明の第１の具体例の各工程を説明する断面
図である。
図である。
【図２】図１に続く本発明の第１の具体例の各工程を説
明する断面図である。
明する断面図である。
【図３】図２に続く本発明の第１の具体例の各工程を説
明する断面図である。
明する断面図である。
【図４】図３に続く本発明の第１の具体例の各工程を説
明する断面図である。
明する断面図である。
【図５】図４に続く本発明の第１の具体例の各工程を説
明する断面図である。
明する断面図である。
【図６】本発明の第１の具体例の概要を説明するフロー
チャートである。
チャートである。
【図７】窒素雰囲気中熱処理における雰囲気中酸素濃度
と表面Ｆｅ汚染低減率との関係を示すグラフである。
と表面Ｆｅ汚染低減率との関係を示すグラフである。
【図８】本発明の第１の具体例を適用した場合のゲート
酸化膜の耐圧特性を示すグラフである。
酸化膜の耐圧特性を示すグラフである。
【図９】本発明の第１の具体例を適用した場合のゲート
酸化膜のＴＤＤＢ特性を示すグラフである。
酸化膜のＴＤＤＢ特性を示すグラフである。
【図１０】本発明の第２の具体例の概要を説明するフロ
ーチャートである。
ーチャートである。
【図１１】本発明の第３の具体例の概要を説明するフロ
ーチャートである。
ーチャートである。
【図１２】本発明の第３の具体例を説明する各工程の断
面図である。
面図である。
【図１３】図１２に続く本発明の第３の具体例を説明す
る各工程の断面図である。
る各工程の断面図である。
【図１４】本発明の第３の具体例を適用した場合のシリ
コン基板中に存在するＦｅの濃度をＤＬＴＳによって測
定した結果を示すグラフである。
コン基板中に存在するＦｅの濃度をＤＬＴＳによって測
定した結果を示すグラフである。
【図１５】従来技術を説明する模式図である。
【図１６】従来技術を説明する模式図である。
【図１７】従来技術を説明する模式図である。
１ シリコン基板、 ２ 適切な化学薬品を含む水溶液、 ３ 窒素で満たされた炉（窒素雰囲気）、 ４ 水素で満たされた炉（水素雰囲気）、 ５ 窒素で満たされた炉（窒素雰囲気）、 ６ 酸素で満たされた炉（酸素雰囲気） １０１ シリコン基板、 １０２ シリコン酸化膜、 １０３ シリコン窒化膜、 １０４ フォトレジスト、 １０５ シリコン窒化膜マスクパターン、 １０６ 素子分離領域、 １０７ 洗浄液、 １０８ 重金属、 １０９ 酸素を５％含んだ窒素雰囲気、 １１０ 酸化雰囲気、 １１１ ゲート酸化膜 １１２ ゲート電極 １１３ シリコン基板、 ８０２ Ｂイオン、 ８０３ 高濃度Ｂ注入層、 ８０４ ゲッタリング層（注入欠陥層）、 ８０５ 素子分離領域、 ８０６ 重金属、 ８０７ 酸素を５％含んだ窒素雰囲気
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭62−49627（ＪＰ，Ａ) 特開 平４−18729（ＪＰ，Ａ) 特開 平６−333943（ＪＰ，Ａ) 特開 平５−144751（ＪＰ，Ａ) 特開 平８−321509（ＪＰ，Ａ) 特開 平６−244381（ＪＰ，Ａ) 特開 平11−150118（ＪＰ，Ａ) 特開 平11−111723（ＪＰ，Ａ) 特開 平11−74479（ＪＰ，Ａ) 特開 平９−97789（ＪＰ，Ａ) 特開 平９−115869（ＪＰ，Ａ) 特開 平９−51001（ＪＰ，Ａ) 特開 平８−8262（ＪＰ，Ａ) 特開 平７−247197（ＪＰ，Ａ) 特開 平７−230999（ＪＰ，Ａ) 特開 平７−201874（ＪＰ，Ａ) 特開 平６−342798（ＪＰ，Ａ) 特開 平６−232141（ＪＰ，Ａ) 特開 平４−68526（ＪＰ，Ａ) 特開 平２−51235（ＪＰ，Ａ) 特開 昭60−123036（ＪＰ，Ａ) 特開 昭57−180151（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/322 H01L 21/316 H01L 21/324 H01L 29/78
Claims (15)
- 【請求項１】 ゲート酸化膜を形成する際、シリコン基
板上に形成された薄い酸化膜を残してシリコン基板上の
重金属を前記シリコン基板内部に拡散させる工程と、前
記シリコン基板上にゲート酸化膜を形成する工程とを含
み、前記２つの工程が、同一の反応容器内で処理される
ことを特徴とする半導体装置の製造方法。 - 【請求項２】 前記シリコン基板上に形成された薄い酸
化膜を残してシリコン基板上の重金属を前記シリコン基
板内部に拡散させる工程が、２〜５％の酸素を含んだ窒
素雰囲気中において、８００℃以上９００℃以下の温度
で行なう熱処理工程であることを特徴とする請求項１記
載の半導体装置の製造方法。 - 【請求項３】 前記シリコン基板上に形成された薄い酸
化膜を残してシリコン基板上の重金属を前記シリコン基
板内部に拡散させる工程が、水素雰囲気中において８０
０℃以上１０５０℃以下の温度で行なう熱処理工程であ
ることを特徴とする請求項１記載の半導体装置の製造方
法。 - 【請求項４】 前記シリコン基板上に形成された薄い酸
化膜を残してシリコン基板上の重金属を前記シリコン基
板内部に拡散させる工程が、ヘリウム雰囲気中で行なう
熱処理工程であることを特徴とする請求項１記載の半導
体装置の製造方法。 - 【請求項５】 前記シリコン基板上に形成された薄い酸
化膜を残してシリコン基板上の重金属を前記シリコン基
板内部に拡散させる工程が、アルゴン雰囲気中で行なう
熱処理工程であることを特徴とする請求項１記載の半導
体装置の製造方法。 - 【請求項６】 前記基板上に形成された薄い酸化膜が、
自然酸化膜もしくは過酸化水素を含んだ洗浄溶液によっ
て形成された化学酸化膜であることを特徴とする請求項
１乃至５のいずれかに記載の半導体装置の製造方法。 - 【請求項７】 前記過酸化水素を含んだ洗浄溶液が、ア
ンモニアと過酸化水素の混合溶液か、硫酸と過酸化水素
の混合溶液か、又は塩酸と過酸化水素の混合溶液のうち
少なくとも１種類の混合溶液であることを特徴とする請
求項６記載の半導体装置の製造方法。 - 【請求項８】 半導体基板に半導体を形成するための素
子分離領域を形成する第１の工程と、 前記半導体基板の素子分離領域内にゲート酸化膜を形成
する前に前記半導体基板の表面を洗浄する第２の工程
と、 前記半導体基板表面に存在する重金属の量を低減せしめ
る為に熱処理する第３の工程と、 前記素子分離領域内にゲート酸化膜を形成する第４の工
程と、 前記ゲート酸化膜上にゲート電極を形成する第５の工程
とからなり、 前記第３の工程及び前記第４の工程が、同一の反応容器
内で処理されることを特徴とすることを特徴とする半導
体装置の製造方法。 - 【請求項９】 前記第１の工程の前に、高エネルギーイ
オン注入法によりゲッタリングサイトを前記半導体基板
内に形成し、前記重金属を捕獲することを特徴とする請
求項８記載の半導体装置の製造方法。 - 【請求項１０】 前記第３の工程が、２〜５％の酸素を
含んだ窒素雰囲気中において、８００℃以上９００℃以
下の温度で行なう熱処理工程であることを特徴とする請
求項８又は９記載の半導体装置の製造方法。 - 【請求項１１】 前記第３の工程が、水素雰囲気中にお
いて８００℃以上１０５０℃以下の温度で行なう熱処理
工程であることを特徴とする請求項８又は９記載の半導
体装置の製造方法。 - 【請求項１２】 前記第３の工程が、ヘリウム雰囲気中
で行なう熱処理工程であることを特徴とする請求項８又
は９記載の半導体装置の製造方法。 - 【請求項１３】 前記第３の工程が、アルゴン雰囲気中
で行なう熱処理工程であることを特徴とする請求項８又
は９記載の半導体装置の製造方法。 - 【請求項１４】 前記基板上に形成された薄い酸化膜
が、自然酸化膜もしくは過酸化水素を含んだ洗浄溶液に
よって形成された化学酸化膜であることを特徴とする請
求項８乃至１３の何れかに記載の半導体装置の製造方
法。 - 【請求項１５】 前記過酸化水素を含んだ洗浄溶液が、
アンモニアと過酸化水素の混合溶液か、硫酸と過酸化水
素の混合溶液か、又は塩酸と過酸化水素の混合溶液のう
ち少なくとも１種類の混合溶液であることを特徴とする
請求項１４記 載の半導体装置の製造方法。
Priority Applications (2)
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|---|---|---|---|
| JP30024897A JP3296268B2 (ja) | 1997-10-31 | 1997-10-31 | 半導体装置の製造方法 |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30024897A JP3296268B2 (ja) | 1997-10-31 | 1997-10-31 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11135508A JPH11135508A (ja) | 1999-05-21 |
| JP3296268B2 true JP3296268B2 (ja) | 2002-06-24 |
Family
ID=17882503
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30024897A Expired - Fee Related JP3296268B2 (ja) | 1997-10-31 | 1997-10-31 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
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| JP (1) | JP3296268B2 (ja) |
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| JP4820801B2 (ja) * | 2006-12-26 | 2011-11-24 | 株式会社Ｓｕｍｃｏ | 貼り合わせウェーハの製造方法 |
| JP5223771B2 (ja) * | 2009-05-08 | 2013-06-26 | 東京エレクトロン株式会社 | 成膜方法、ゲート電極構造の形成方法及び処理装置 |
| JP6520205B2 (ja) * | 2015-02-25 | 2019-05-29 | 株式会社Sumco | 半導体ウェーハのゲッタリング能力評価方法、それを用いた半導体ウェーハの判定方法および製造方法 |
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| JPH0468526A (ja) | 1990-07-10 | 1992-03-04 | Toshiba Corp | 半導体装置の製造方法 |
| JPH06232141A (ja) * | 1992-12-07 | 1994-08-19 | Sony Corp | 半導体基板の作成方法及び固体撮像装置の製造方法 |
| US5436498A (en) * | 1994-02-04 | 1995-07-25 | Motorola, Inc. | Gettering of impurities by forming a stable chemical compound |
| JPH07247197A (ja) | 1994-03-09 | 1995-09-26 | Fujitsu Ltd | 半導体装置とその製造方法 |
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| JPH09115869A (ja) * | 1995-08-10 | 1997-05-02 | Seiko Epson Corp | 半導体装置の製造方法及び半導体装置 |
| JP3105770B2 (ja) | 1995-09-29 | 2000-11-06 | 日本電気株式会社 | 半導体装置の製造方法 |
| US5851892A (en) * | 1997-05-07 | 1998-12-22 | Cypress Semiconductor Corp. | Fabrication sequence employing an oxide formed with minimized inducted charge and/or maximized breakdown voltage |
-
1997
- 1997-10-31 JP JP30024897A patent/JP3296268B2/ja not_active Expired - Fee Related
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1998
- 1998-10-01 US US09/164,970 patent/US6258635B1/en not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
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| US6258635B1 (en) | 2001-07-10 |
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