KR100908784B1 - 반도체 장치의 제조 방법 - Google Patents

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KR100908784B1 KR1020030059468A KR20030059468A KR100908784B1 KR 100908784 B1 KR100908784 B1 KR 100908784B1 KR 1020030059468 A KR1020030059468 A KR 1020030059468A KR 20030059468 A KR20030059468 A KR 20030059468A KR 100908784 B1 KR100908784 B1 KR 100908784B1
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후지쯔 마이크로일렉트로닉스 가부시키가이샤
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Abstract

일단 형성한 제1 두께의 게이트 절연막을 제거하고, 거기에 제1 두께보다 얇은 제2 두께를 갖고, 고품질의 제2 게이트 절연막을 형성할 수 있는 반도체 장치의 제조 방법을 제공한다. 반도체 장치의 제조 방법은, (a) 반도체 기판 표면의 복수의 영역에 제1 두께의 제1 게이트 절연막을 형성하는 공정과, (b) 상기 복수의 영역의 일부에서, 상기 제1 게이트 절연막을 제거함과 함께, 자연 산화막의 생성을 허용하는 공정과, (c) 상기 반도체 기판을 환원성 분위기 속에서 가열하여, 상기 공정 (b)에서 생성된 자연 산화막을 선택적으로 환원, 제거하는 공정과, (d) 상기 공정 (c)의 후, 상기 복수의 영역의 일부에서, 반도체 기판 표면에 제1 두께보다 얇은 제2 두께의 제2 게이트 절연막을 형성하는 공정을 포함한다.
환원, 가열, 활성, STI, 표면 평탄성

Description

반도체 장치의 제조 방법{MANUFACTURE METHOD OF SEMICONDUCTOR DEVICE WITH GATE INSULATING FILMS OF DIFFERENT THICKNESS}
도 1은 본 발명자가 행한 실험을 설명하기 위한 개략 단면도 및 그래프.
도 2는 본 발명자가 행한 실험을 설명하기 위한 개략 단면도 및 그래프.
도 3은 본 발명자가 행한 실험을 설명하기 위한 개략 단면도 및 그래프.
도 4는 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 나타내는 개략 단면도.
도 5는 종래의 기술에 의한 반도체 장치의 제조 방법을 개략적으로 도시하는 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
10, 20 : 실리콘 기판
11, 27 : 약액
12 : 자연 산화막
13 : 두꺼운 막의 게이트 절연막
14, 16, 33 : 게이트 전극
15 : 게이트 절연막
17, 36 : 소스/드레인 영역
21 : STI 소자 분리 영역
AR : 활성 영역
22 : (두꺼운 막)게이트 절연막
24 : 레지스트 패턴
29 : 수소 분위기
31 : (박막)게이트 절연막
34 : 익스텐션 영역
35 : 측벽 산화막
38 : 층간 절연막
S : 소스 전극
G : 게이트 전극
D : 드레인 전극
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 특히 두께가 다른 복수 종류의 게이트 절연막을 갖는 반도체 장치의 제조 방법에 관한 것이다.
절연 게이트형 전계 효과 트랜지스터에 있어서, 절연 게이트막은 중요한 역할을 한다. 산화 실리콘으로 절연 게이트막을 형성하는 경우, 고품질의 산화 실리콘막으로 하기 때문에, 게이트 산화막은 열 산화로 형성되어 있다. 그러나, 게이 트 산화막의 품질은 그 형성 방법에 의해서만 정해지는 것이 아니라, 산화 전의 실리콘 기판의 결정성에도 영향을 주는 것이 알려져 있다.
일본 특개평8-321443호 공보는 실리콘 웨이퍼를 수소 분위기 속에서 1200℃, 1시간 어닐링함으로써, 실리콘 웨이퍼의 표면 평탄성을 개선하여, 극히 얇은 산화막의 내압 향상, 제조 수율의 향상을 도모하는 것을 제안하고 있다.
일본 특개평7-335661호 공보는 게이트 산화막을 형성하는 전 처리로서, 700torr 이하의 감압 수소 분위기 속에서 1100℃ 이하의 어닐링을 행하여, 실리콘 격자 내의 산소를 외측으로 확산시켜, 결정 결함을 완전성이 높은 실리콘 결정 격자로 변화시키는 것을 제안하고 있다. 1200℃ 이상의 어닐링을 행하면, 결정 결함의 일종인 슬립 라인을 발생시킬 가능성이 크다는 취지가 교시되어 있다.
일본 특개평9-232325호 공보는 게이트 산화막 작성 전에, 수소를 포함하는 분위기 속에서 950℃∼1200℃, 1∼60초의 어닐링을 행하여, 불순물 산소를 외측으로 확산시켜, 산화막 내압을 향상시키는 것을 제안하고 있다.
로직 회로, 로직-메모리 혼재 회로 등을 갖는 반도체 장치에 있어서, 입출력 회로와 내부 회로에서 다른 전원 전압을 이용하는 경우가 있다. 이러한 경우, 인가되는 전압에 대응하여 게이트 절연막의 두께를 다르게 하고 있다.
또한, 내부 회로 내에서도, 트랜지스터의 목적에 따라 게이트 절연막의 두께를 다르게 한 경우가 있다. 고속 동작이 요구되는 트랜지스터에 있어서는 게이트 절연막을 얇게 하고, 저소비 전극이 요구되는 트랜지스터에 있어서는 상대적으로 두꺼운 게이트 절연막을 이용하는 것 등이 제안되어 있다.
도 5의 (a)∼(f)는 2종류의 서로 다른 두께의 게이트 절연막을 갖는 반도체 장치의 제조 방법을 개략적으로 도시한다.
도 5의 (a)에 도시한 바와 같이, 실리콘 기판(50)의 표면에 소자 분리용 트렌치를 형성하고, 산화 실리콘 등의 절연층을 퇴적하여, 트렌치 이외의 표면에 퇴적한 절연막을 화학 기계 연마(CMP) 등에 의해 제거함으로써, 샬로우 트렌치 아이솔레이션(STI)(51)을 형성한다.
도 5의 (b)에 도시한 바와 같이, 실리콘 기판(50)의 표면을 열 산화하여, STI(51)로 둘러싸인 활성 영역 표면에 제1 두께 게이트 절연막(52)을 형성한다. 제1 두께의 게이트 절연막(52)은 두께가 다른 게이트 절연막 중, 상대적으로 두꺼운 게이트 절연막이다.
도 5의 (c)에 도시한 바와 같이, 기판 표면 상에 레지스트층을 형성하고, 상대적으로 얇은 게이트 절연막을 형성하는 활성 영역을 노출하는 개구를 형성한다. 형성된 레지스트 패턴(54)을 마스크로 하여, 노출된 제1 게이트 절연막(52)을 불화수소산 수용액 등으로 제거한다. 레지스트 패턴(54)으로 덮인 게이트 절연막(52)은 그대로 남는다.
도 5의 (d)에 도시한 바와 같이, 산화막 제거 공정 및 그 후의 약액 처리에 있어서 약액(57)과 접촉하는 실리콘 표면에, 자연 산화막(58)이 형성된다.
또, 본 명세서에서 「자연 산화막」은, 실리콘 기판 등을 공기 중에 방치한 경우 등에 표면에 형성되는 저밀도의 실리콘 산화막, 및 약액 처리 등에 의해 실리콘 표면에 형성되는 저밀도의 실리콘 산화막을 의미한다. 자연 산화막은 열 산화 등에 의해 형성된 고품질의 산화막과 비교하여 결정성이 불완전하고, 밀도가 낮다.
도 5의 (e)에 도시한 바와 같이, 필요에 따라 불화수소산 수용액(59)으로 표면을 처리하고, 자연 산화막(58)을 제거한다. 자연 산화막은 용이하게 불화수소산 수용액에 용해되므로, 먼저 형성된 게이트 절연막(52)의 두께를 거의 감소시키지 않고, 자연 산화막을 에칭할 수 있다.
도 5의 (f)에 도시한 바와 같이 노출된 실리콘 기판(50)의 표면을 열 산화하여, 제1 두께보다 얇은 제2 두께의 게이트 산화막(61)을 형성한다. 또, 이 열 산화 공정에서, 제1 두께 게이트 산화막(52)도 약간 그 두께를 증가시킨다. 이와 같이 하여, 두께가 서로 다른 2종류의 게이트 절연막을 형성한다.
도 5의 (e)에 도시한 자연 산화막 제거를 행하지 않고, 얇은 게이트 산화막을 형성하면, 얻어지는 게이트 산화막은 자연 산화막을 포함한 것으로 된다. 자연 산화막은 얇은 막으로, 그 후에 형성되는 게이트 절연막이 자연 산화막에 비하여 충분히 두꺼운 것이면, 자연 산화막이 미치는 영향은 작다. 그러나, 최근 게이트 절연막도 얇게 하는 것이 요구되고, 전형적으로는 1.5㎚ 이하의 게이트 절연막이 요구되고 있다.
자연 산화막의 두께가 1㎚이고, 작성하는 게이트 산화막을 1.5㎚로 하면, 자연 산화막이 최종적으로 게이트 절연막에 미치는 영향은 크다. 자연 산화막이 형성된 표면에 그대로 게이트 절연막을 형성하면, 얻어지는 게이트 절연막의 품질이 자연 산화막에 기인하여 크게 열화된다.
도 5의 (e)에 도시한 바와 같이 불화수소산 수용액(hydrofluoric acid aqueous solution)으로 자연 산화막을 제거하면, 자연 산화막에 의한 영향은 저감시킬 수 있다. 그러나, 세정 후 절연막 성막까지, 대기 중에 기판을 유지하면 새로운 산화가 일어난다. 세정으로부터 성막까지의 시간 관리가 필요하고, 대기 시간이 변화하면 최종의 게이트 절연막의 막 두께도 변동이 커진다.
게이트 산화막에 결함이 있는 경우 등, 자연 산화막을 제거하는 불화수소산 수용액의 처리를 행하면, 게이트 산화막(52)에 핀홀(60)이 생기는 경우가 있다. 핀홀(60)이 발생하면, 거기에 형성되는 절연 게이트형 트랜지스터의 특성은 현저히 손상된다.
이상 설명한 바와 같이, 두께가 다른 2종류 이상의 게이트 절연막을 갖는 반도체 장치를 고신뢰성, 고성능을 유지하고 안정성있게 제조하는 것은 용이하지 않았다.
본 발명의 목적은, 두께가 다른 게이트 절연막을 갖는 반도체 장치를 신뢰성 높게 제조할 수 있는 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 다른 목적은, 두께가 다른 복수 종류의 게이트 절연막을 형성하고, 상대적으로 얇은 게이트 절연막도 고품질로 충분한 게이트 내압을 가질 수 있는 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 또 다른 목적은, 일단 형성한 제1 두께의 게이트 절연막을 제거하고, 거기에 제1 두께보다 얇은 제2 두께를 갖고, 고품질의 제2 게이트 절연막을 형성할 수 있는 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 제1 관점에 따르면, (a) 반도체 기판 표면의 복수의 영역에 제1 두께의 제1 게이트 절연막을 형성하는 공정과, (b) 상기 복수의 영역의 일부에서, 상기 제1 게이트 절연막을 제거함과 함께, 자연 산화막의 생성을 허용하는 공정과, (c) 상기 반도체 기판을 환원성 분위기 속에서 가열하여, 상기 공정 (b)에서 생성된 자연 산화막을 선택적으로 환원, 제거하는 공정과, (d) 상기 공정 (c)의 후, 상기 복수의 영역의 일부에서, 반도체 기판 표면에 제1 두께보다 얇은 제2 두께의 제2 게이트 절연막을 형성하는 공정을 포함하는 반도체 장치의 제조 방법이 제공된다.
〈실시예〉
도 1의 (a)에 도시한 바와 같이 실리콘 기판(10)의 표면을 약액(11)으로 처리하는 것이 다양한 경우에 필요하다. 약액(11)으로서는, 예를 들면 레지스트층 박리나 금속 오염의 제거에 이용되는 유산과 과산화수소의 혼합 용액(SPM), 파티클 제거 등에 이용되는 암모니아와 과산화수소와 물의 혼합 용액(SC1), 금속 제거 등에 이용되는 염산과 과산화수소와 물의 혼합 용액(SC2), 산화막 제거 등에 이용되는 불화수소산 수용액(HF) 등이 있다.
SPM, SC1, SC2의 약액 처리는, 목적에 따라 그 순서를 바꾸어, 복수 종류를 행하는 것이 일반적이다. 이러한 약액 처리에 의해, 실리콘 기판 표면에는 저밀도로 결정성이 낮은 자연 산화막이 형성된다.
도 1의 (c)에 도시한 바와 같이 실리콘 기판(10)의 표면의 자연 산화막(12) 을 제거하기 위해서, 수소 분위기 속의 열처리를 행하는 것이 유효하다.
본 발명자는 약액 처리에 의해 자연 산화막을 생성시켜, 그 후 20torr의 감압 수소 분위기 속에서 1000℃, 10초 동안의 열처리를 행함으로써, 산화막의 두께가 어떻게 변화하는지를 조사하였다. 비교를 위해, 1㎚의 두께의 열 산화막도 형성하고, 마찬가지의 수소 분위기 열처리를 행하였다.
또, 막 두께 측정은 전부 공기 중에서 단파장 엘립소미터를 이용하여 행하였다. 따라서, 실리콘 기판이 공기에 접촉함으로써 자연 산화막이 형성되는 것은 피할 수 없다.
도 1의 (d)는 측정의 결과를 나타낸다. 도면에서, 희게 한 부분의 막대 그래프는 처음에 형성된 산화막의 두께를 나타낸다. SPM의 약액 처리를 행한 후의 자연 산화막은 두께가 약 1㎚이다. 열 산화막도 두께가 약 1㎚로 형성하였다. SC1의 약액 처리를 행한 후의 자연 산화막의 두께는 약 0.6㎚이다. SC2의 약액 처리를 행한 후의 자연 산화막의 두께는 약 0.55㎚이다. HF 처리를 행한 후의 자연 산화막의 두께는 약 0.25㎚이다.
또, 실리콘 기판을 공기 중에 방치하면 표면에는 자연 산화막이 성장한다. 상술한 약액 처리를 행한 반도체 기판을 그 후 공기 중에 방치하면, 약액 처리에 의한 자연 산화막 외에, 또한 공기 중 방치에 따른 자연 산화막이 성장할 것이다.
도면 중 우측에 도시한 해칭을 한 막대 그래프는 수소 분위기 열처리를 행한 후의 산화막의 두께를 나타낸다. 수소 분위기 열처리 후의 산화막은 SPM 처리 후의 자연 산화막에서는 약 0.1㎚가 되었다. SC1, SC2의 약액 처리 후의 자연 산화 막도 거의 마찬가지의 두께로 감소하였다. HF 처리 후의 자연 산화막은 약 0.25㎚로 얇지만, 수소 분위기 열처리 후의 산화막도 다른 경우보다 약간 얇다.
약액 처리 후의 자연 산화막을 수소 분위기 속 열처리를 행함으로써, 거의 대부분의 자연 산화막은 제거되는 것을 알 수 있었다. 수소 분위기 속 열처리 후에도, 약 0.1㎚의 자연 산화막이 있지만, 이 자연 산화막은 약액 처리에 의해서 생긴 것의 잔여물인지，공기에 접촉함으로써 새롭게 생성된 것인지는 판단할 수 없다. 후자이면, 자연 산화막은 거의 완전하게 제거할 수 있는 것이 되지만, 전자일 가능성도 부정할 수 없으므로, 이하 전자로 하여 해석을 진행한다.
열 산화에 의해 형성한 두께 약 1㎚의 실리콘 산화막은 수소 분위기 열처리에 의해 두께가 약 0.05㎚ 감소하였지만, 그 두께의 대부분은 남아 있다. 수소 분위기 속 열처리는 자연 산화막에 대하여 선택적인 에칭인 것을 알 수 있다.
HF 약액 처리에 의한 자연 산화막의 수소 분위기 속 열처리에 의한 에칭량은 약 0.15㎚이고, 열 산화막의 에칭량은 약 0.05㎚로, 약 1/3이고, 많아도 1/2 이하이다. SC1, SC2의 약액 처리에 의한 자연 산화막의 수소 분위기 속 열처리에 의한 에칭량은 약 0.5㎚이고, 열 산화막의 에칭량은 약 0.05㎚로, 약 1/10이고, 많아도 1/8 이하이다. SPM 약액 처리에 의한 자연 산화막의 수소 분위기 속 열처리에 의한 에칭량은 약 0.9㎚이고, 열 산화막의 에칭량은 약 0.05㎚로, 약 1/18이고, 많아도 1/16 이하이다.
도 1의 (d)에 도시한 결과로부터, 수소 분위기 열처리가 자연 산화막을 선택적으로 제거하고, 또한 열 산화막을 거의 그대로 남기는 데 유효한 처리인 것을 알 수 있다. 특히 레지스트 제거에 SPM의 약액 처리를 행하고, 그 후 SC1, SC2의 약액 처리를 행한 경우, 수소 분위기 속 열처리에 의해, 약액 처리에 의한 자연 산화막은 거의 완전하게 제거하고, 열 산화막에 대한 에칭량은 1/8 이하로 억제할 수 있다.
수소 분위기 열처리의 온도를 바꾸었을 때, 그 효과가 어떻게 변화하는지를 조사하였다.
도 1의 (e)는 SPM 약액 처리에 의해 생긴 자연 산화막에 대하여, 여러가지의 온도로 수소 분위기 열처리를 행한 결과를 나타낸다. 수소 분위기의 압력은 20torr로 고정하고, 처리 시간은 10초 동안으로 고정하여, 열처리 온도를 바꾸었을 때의 잔존하는 자연 산화막의 두께를 측정한 결과를 나타낸다. 처음에 형성되어 있는 자연 산화막의 두께는 약 1㎚이다.
열처리 온도는 750℃∼1100℃의 범위에서 변화시켰다. 750℃부터 온도를 향상시켜 가면, 900℃에서 잔존하는 자연 산화막의 두께가 크게 감소하여, 1050℃까지 거의 마찬가지의 결과가 계속된다. 온도를 1100℃로 승온하면, 잔존하는 자연 산화막의 두께는 오히려 증대하고 있다. 이 결과로부터는 수소 분위기 열처리의 온도는 약 900℃∼1050℃에서 행하는 것이 바람직하다고 판단된다.
수소 분위기 열처리를 행한 실리콘 기판 표면은, 댕글링 본드(dangling bond)가 수소 종단되어, 대기에 의한 산화가 일어나기 어려운 상태라고 생각된다. 장시간 공기 중 방치에 따른 자연 산화막에의 영향을 조사하였다.
도 2의 (a)에 도시한 바와 같이 실리콘 기판(10) 상에 자연 산화막(12)이 형 성된 상태에서, 대기 중에 방치하여, 산화막의 두께가 어떻게 변화를 하는지를 조사하였다. 또, 수소 분위기 열처리는 20torr의 수소 분위기 속에서 1000℃, 10초 동안 행하였다.
도 2의 (b)는 산화막의 막 두께 변화를 나타내는 그래프이다. 종축이 산화막의 막 두께를 단위 ㎚로 나타내고, 횡축이 대기 중 방치의 시간 길이를 단위 hour(시간)로 나타낸다.
SPM 처리한 기판 표면의 산화막은 당초보다 약 1㎚로 두껍다. 대기 중에 방치하면, 산화막의 두께는 서서히 이기는 하지만, 더욱 증대된다. HF 처리한 기판 표면의 산화막은 당초 약 0.25㎚로, 시간 경과와 함께 증가되고 있다. HF 처리는 기판 표면의 댕글링 본드를 수소 종단시키는 기능이 있지만, 내산화성이 파괴되기 쉬운 상태라고 생각된다.
수소 분위기 열처리를 행한 기판 표면의 산화막은 당초 두께 약 0.1㎚로, 장시간 대기 중에 방치해도 산화막의 증가는 매우 작다. 이것은 기판 표면의 댕글링 본드가 수소 종단되어, 대기 중의 산소에 의해서 산화되기 어려운 상태를 유지하고 있는 것을 나타낸다고 생각된다. HF 처리의 기판 표면과 비교해도, 산화막의 막 두께 증가는 매우 느리다.
기판 표면에 800℃의 수증기 산화에 의해 약 7㎚의 상대적으로 두꺼운 막의 게이트 절연막을 형성하고, 상대적으로 박막인 게이트 절연막을 형성하는 영역에서 게이트 절연막을 제거하고(도 5의 (a)∼(d)에 도시하는 공정에 대응), 계속해서 수소 분위기 열처리를 행하여, 약 1.2㎚의 상대적으로 박막인 게이트 절연막을 형성 하는 처리를 행하였다. 그 후, 게이트 전극을 작성하여, 상대적으로 박막인 게이트 절연막의 성막 처리에 있어서의 수소 분위기 열처리에 의한 영향을 조사하였다. 또, 비교를 위해, 자연 산화막 제거를 행하지 않은 경우, HF 처리를 행한 경우(도 5의 (e)에 대응)도 측정하였다.
도 2의 (c)는 이용한 샘플의 구성을 개략적으로 도시한다. 실리콘 기판(10) 상에 상대적으로 두꺼운 막의 게이트 절연막(13)이 형성되고, 그 위에 게이트 전극(14)이 형성되어 있다.
도 2의 (d)는 측정 결과를 나타내는 그래프이다. 횡축은 파괴에 이르기까지 흐른 전하량 QBD의 대수를 나타내고, 종축의 누적 불량율을 나타낸다. HF 처리를 행한 샘플에 있어서는 전하량 QBD가 낮은 영역에서 발생하는 B 모드 불량이 많아지고 있다. 수소 분위기 열처리를 행한 샘플에 있어서는 처리없음의 샘플과 거의 동등한 B 모드 불량율로 되어 있다. 이 결과로부터, HF 처리를 행하면 B 모드 불량을 발생하기 쉽지만, 수소 분위기 열처리를 행하면, 두꺼운 막부의 게이트 절연막에 대하여 악영향을 미치지 않는 것을 알 수 있다.
따라서, 반도체 장치의 신뢰성을 열화시키지 않고 박막인 게이트 절연막의 성막 영역의 산화막을 제거할 수 있어, 박막의 게이트 절연막을 제어성 높게 성막할 수 있다. 약액 처리 등의 공정, 대기 중 유지 등에 의해서 형성된 자연 산화막을 수소 분위기 열처리로 제거하기 때문에, 산화 전의 기판 상태를 일정하게 할 수 있어, 안정된 박막의 게이트 절연막을 형성할 수 있다. 자연 산화막의 막 두께를 무시할 수 있고, 세정으로부터 절연막 성막까지의 시간 관리를 종래보다 완화시킬 수 있다.
도 3의 (a), (b)에 도시한 바와 같이 수소 분위기 열처리의 전 및 후에 있어서, 원자간력 현미경(AFM)을 이용하여 실리콘 표면의 평탄성을 관찰하였다. 도 3의 (a)가 처리 전의 기판 표면을 개략적으로 도시하여, 평탄성을 나타내는 RMS는 약 0.263㎚이었다.
도 3의 (b)는 수소 분위기 열처리 후의 기판 표면의 상태를 개략적으로 나타내고, 평탄성을 나타내는 RMS는 0.073㎚이었다. 평탄성을 나타내는 RMS는 수소 분위기 열처리에 의해 1/3 이하로 저하되고 있는 것을 알 수 있다. 즉, 기판 표면은 수소 분위기 열처리에 의해 크게 평탄화된다.
또한, 일단 두꺼운 막의 게이트 절연막을 성막하여, 두꺼운 막의 게이트 절연막의 일부를 제거하여, 처리를 행한 경우와 처리를 행하지 않은 경우의 양방에 있어서, 박막의 게이트 절연막을 형성하고, 게이트 전극, 소스/드레인 영역을 형성하여, 그 특성을 조사하였다.
도 3의 (c)에 도시한 바와 같이 실리콘 기판(10) 표면에는 박막의 게이트 절연막(19)이 형성되고, 그 위에 다결정 실리콘의 게이트 전극(16)이 형성되어 있다. 게이트 전극의 양측에는 소스/드레인 영역(17)이 형성되어 있다. 이러한 트랜지스터를 형성한 후, 상호 컨덕턴스를 측정하였다.
도 3의 (d)는 측정 결과를 나타내는 그래프이다. 종축은 상호 컨덕턴스를 단위 ㎚·S로 나타내고, 횡축은 막 두께로 환산한 실효 게이트 전압을 단위 MV/㎝로 나타낸다. 실선 p1은 수소 분위기 열처리를 행한 경우의 특성을 나타내고, 파 선 p2는 수소 분위기 열처리를 행하지 않은 경우의 특성을 나타낸다. 상호 컨덕턴스는 수소 분위기 열처리를 행함으로써 대폭 증대되고 있는 것을 알 수 있다. 즉, 게이트 전압의 단위 변화에 의해, 보다 큰 드레인 전류 변화가 수소 분위기 열처리를 행한 샘플에 있어서 얻어지고 있다. 상호 컨덕턴스의 향상은 최대 40%에 이르고 있다.
이상의 실험 결과로부터, 막 두께가 다른 게이트 절연막을 형성하기 위해서, 게이트 절연막의 일부를 일단 제거하고, 또한 얇은 게이트 절연막을 형성할 때, 수소 분위기 열처리를 행함으로써, 특성의 향상을 도모할 수 있다.
또, 상술한 실험에서는 수소 분위기 열처리를 램프 어닐링에 의해 행하였지만, 화로(furnace)로 행할 수도 있을 것이다. 화로로 어닐링 처리를 행하는 경우, 열처리 시간은 길게 하는 것이 필요할 것이다. 수소 분위기의 압력은 100torr 이하가 바람직하다. 열처리 온도는 1050℃ 이하로 상대적으로 낮고, 열처리 시나 램프 어닐링인 경우에 10초 정도로 짧아도 된다. 화로 어닐링을 이용한 경우에도, 가열 시간은 비교적 짧다. 이 때문에, 수소 분위기 열처리에 의해 실리콘 기판 중의 불순물 프로파일을 변화시키는 문제는 적을 것이다.
이하, 상술한 실험 결과를 고려한 실시예에 따른 반도체 장치의 제조 방법을 설명한다.
도 4의 (a)에 도시한 바와 같이 실리콘 기판(20)의 표면에, 소자 분리용 트렌치를 형성하고, 산화 실리콘 등을 매립하여 STI 소자 분리 영역(21)을 형성한다. 소자 분리 영역(21)에 의해, 활성 영역 AR1, AR2가 획정되어 있다.
도 4의 (b)에 도시한 바와 같이 800℃의 수증기(웨트) 산화에 의해, 기판(20) 표면에 두께 약 7㎚의 상대적으로 두꺼운 게이트 절연막(22)을 형성한다.
도 4의 (c)에 도시한 바와 같이 기판 표면에 레지스트층을 형성하여, 노광 현상하여 활성 영역 AR2를 개구하는 레지스트 패턴(24)을 작성한다. 레지스트 패턴(24)을 마스크로 하여, 활성 영역 AR2 상의 산화막(22)을 불화수소산 수용액에 의해 제거한다.
도 4의 (d)에 도시한 바와 같이 약액(27)에 의해 레지스트 패턴(24)을 제거한다. 레지스트 제거용의 약액은, 예를 들면 SPM이다. 또한, SC1, SC2 등의 약액 처리를 행한다. 약액(27)에 의해, 활성 영역 AR2 표면 상에, 자연 산화막(28)이 형성된다.
도 4의 (e)에 도시한 바와 같이 20torr의 수소 가스 100% 분위기 속에서 기판(20)을 1000℃에서 10초 동안 가열하여, 수소 분위기 열처리를 행한다. 수소 분위기(29)에 의해, 활성 영역 AR2 상의 자연 산화막(28)은 제거된다. 이 때, 먼저 형성된 게이트 절연막(22)의 막 감소는 고작 0.05㎚이고, 활성 영역 AR2에 있어서는 자연 산화막의 거의 전체가 제거되고, 자연 산화막이 일부 잔존하였다고 해도 그 막 두께는 기껏해야 약 0.1㎚이다.
자연 산화막이 잔존한다고 한 경우도, 열 산화막에 대한 에칭 레이트는 적어도 1/2 이하, HF 처리 이외이면 1/8 이하, SPM 처리이면 1/16 이하이다.
도 4의 (f)에 도시한 바와 같이 수소 분위기 열처리를 행한 처리실과 동일한 처리실 내, 또는 진공을 유지한 상태에서 기판을 반송할 수 있는 처리실 내에서 건 조(드라이) 산소 분위기 속에서 상대적으로 얇은 게이트 절연막(31)의 형성을 행한다. 산화 실리콘막의 형성을 드라이 열 산화로 행한 후, 질화성 분위기, 예를 들면 N2O, NO 등의 가스 분위기 속에서 질화 처리를 행한다.
도입된 질소가 산화 실리콘막(31)을 마이그레이트하여, 기판(20)과의 계면 근방에 산화 질화 실리콘막 또는 질화 실리콘막을 형성한다. 이와 같이 하여, 활성 영역 AR2에 두께 약 1.2㎚의 상대적으로 얇은 게이트 절연막을 형성한다. 상대적으로 얇은 게이트 절연막에 질소를 도입하는 것은 게이트 전극 중의 불순물의 영향을 방지하기 위함이지만, 다른 수단을 채용하여, 질소 도입을 생략할 수도 있다.
도 4의 (g)에 도시한 바와 같이 다결정 실리콘층을 두께 약 150㎚의 두께로 성막하여, 원하는 게이트 전극 폭으로 패터닝한다. 게이트 전극을 마스크로 하여, 익스텐션 영역의 이온 주입을 행한다. 측벽 스페이서를 형성한 후, 다시 불순물 이온 주입을 행하여, 고농도 소스/드레인 영역(36)을 작성한다. 그 후, 게이트 전극을 층간 절연막(38)으로 덮는다. 또, 게이트, 소스, 드레인에 대하여 각각 인출 전극(lead electrodes) G, S, D를 형성한다.
이와 같이 하여, 두께가 서로 다른 2종류의 게이트 절연막을 갖는 반도체 장치를 형성할 수 있다.
또, 이상의 설명에서는 2종류의 게이트 절연막을 갖는 반도체 장치를 형성하였지만, 3종류의 게이트 절연막을 갖는 반도체 장치를 형성할 수도 있다. 이 경우에는 도 4의 (a)∼(f)에 도시한 공정에 의해, 두꺼운 게이트 절연막과 두번째로 두 께의 게이트 절연막을 형성하고, 도 4의 (c)∼(f)에 도시한 공정을 반복하여, 보다 얇은 게이트 절연막을 형성한다. 이와 같이 하여 3종류의 게이트 절연막을 형성한 후, 게이트 전극, 익스텐션 영역, 측벽 산화막, 소스/드레인 영역, 층간 절연막의 형성을 행하여, 도 4의 (h)에 도시한 구성을 얻는다.
게이트 절연막의 일부를 제거하는 공정에서, 레지스트 제거 및 그에 이어지는 표면 처리의 약액 처리를 행하지만, 약액 처리 후에 수소 분위기 열처리를 행함으로써, 약액 처리에 의한 악영향을 방지할 수 있다. 또한, 수소 분위기 열처리에 의해, 기판 표면이 평탄화되어, 게이트 내압의 향상을 도모할 수 있다.
약액 처리로서, SPM, SC1, SC2, HF를 설명하였지만, 오존수에 의한 처리를 행하는 경우도 마찬가지이다.
또, 처음에 형성하는 게이트 절연막의 성막 전에, 마찬가지의 수소 분위기 열처리를 행해도 된다. 또, 수소 분위기 열처리의 조건은 잔존시키는 게이트 절연막에 큰 영향을 주지 않는 범위 내에서 자유롭게 선택할 수 있다. 수소 분위기 대신에, 수소를 포함하는 분위기를 이용해도 된다. 예를 들면, 질소나 아르곤 등의 가스로 수소를 희석한 분위기를 이용해도 된다.
수소 분위기 열처리를 행한 후, 얇은 게이트 절연막을 형성하였지만, 수소 분위기 열처리 후의 산화막은 도 2의 (B)에 도시한 바와 같이 시간적으로 매우 안정적이다. 따라서, 대기에 노출시킨 후, 그 후의 공정을 행할 수도 있을 것이다. 가장 얇은 게이트 절연막은 질화 산화막으로 형성하였지만, 질화 산화막 중의 질소의 분포는 여러가지 선택할 수 있다. 질소의 도입 방법에 관해서도 여러가지 선택 할 수 있다.
가장 얇은 게이트 절연막을, 우선 열 산화에 의해 산화 실리콘막을 형성하고, 이 산화 실리콘막에 질소를 도입함으로써 형성하였지만, 플라즈마 산화나 래디컬 산화에 의한 산화막을 이용할 수도 있을 것이다. 또한, 질소를 포함하지 않는 산화막을 이용할 수도 있을 것이다.
고유전율(high K) 재료로서 알려지는 고유전율을 갖는 막을 게이트 절연막 또는 그 일부로서 이용할 수도 있다. 동일한 활성 영역 내에, 게이트 절연막의 두께가 다른 2개 이상의 소자를 형성해도 된다.
기타 다양한 변경, 개량, 조합이 가능한 것은 당업자에게 자명할 것이다.
이상 설명한 바와 같이, 본 발명에 따르면, 두께가 다른 2종류 이상의 게이트 절연막을 안정성있고, 고신뢰성, 고성능을 유지하면서 형성할 수 있다.

Claims (10)

  1. (a) 반도체 기판 표면의 복수의 영역에 제1 두께의 제1 게이트 절연막을 형성하는 공정과,
    (b) 상기 복수의 영역의 일부에서, 상기 제1 게이트 절연막을 제거함과 함께, 자연 산화막의 생성을 허용하는 공정과,
    (c) 상기 반도체 기판을 환원성 분위기 속에서 가열하여, 상기 공정 (b)에서 생성된 자연 산화막을 선택적으로 환원, 제거하는 공정과,
    (d) 상기 공정 (c)의 후, 상기 복수의 영역의 일부에서, 반도체 기판 표면에 제1 두께보다 얇은 제2 두께의 제2 게이트 절연막을 형성하는 공정
    을 포함하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    (e) 상기 공정 (d)의 후, 상기 복수의 영역의 다른 일부에서, 상기 제1 게이트 절연막 또는 상기 제2 게이트 절연막을 제거함과 함께, 자연 산화막의 생성을 허용하는 공정과,
    (f) 상기 공정 (e)의 후, 상기 반도체 기판을 환원성 분위기 속에서 가열하여, 상기 공정 (e)에서 생성된 자연 산화막을 선택적으로 환원, 제거하는 공정과,
    (g) 상기 복수의 영역의 다른 일부에서, 반도체 기판 표면에 제1 두께, 및 제2 두께보다 얇은 제3 두께의 제3 게이트 절연막을 형성하는 공정
    을 더 포함하는 반도체 장치의 제조 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 선택적 환원, 제거는 상기 게이트 절연막에 대한 에칭 레이트를 1/2 이하로 유지하여 행해지는 반도체 장치의 제조 방법.
  4. 제1항 또는 제2항에 있어서,
    상기 선택적 환원, 제거는 상기 게이트 절연막에 대한 에칭 레이트를 1/8 이하로 유지하여 행해지는 반도체 장치의 제조 방법.
  5. 제1항 또는 제2항에 있어서,
    상기 환원성 분위기는 수소 분위기 또는 수소를 포함하는 혼합 가스 분위기인 반도체 장치의 제조 방법.
  6. 제1항 또는 제2항에 있어서,
    상기 환원성 분위기의 압력은 100torr 이하, 상기 가열 온도는 900℃∼1050℃의 범위 내인 반도체 장치의 제조 방법.
  7. 제1항 또는 제2항에 있어서,
    상기 자연 산화막의 선택적 환원, 제거 후, 상기 반도체 기판을 대기에 노출시키지 않고, 다음의 게이트 절연막이 형성되는 반도체 장치의 제조 방법.
  8. 제1항 또는 제2항에 있어서,
    상기 게이트 절연막 형성 공정은 처음에 산화막 형성 공정을 포함하는 반도체 장치의 제조 방법.
  9. 제8항에 있어서,
    상기 게이트 절연막 형성 공정은 그 후의 산화막 질화 공정을 포함하는 반도체 장치의 제조 방법.
  10. 제1항 또는 제2항에 있어서,
    상기 반도체 기판은 실리콘 기판이고, 상기 게이트 절연막은 실리콘 산화막, 또는 실리콘 산화 질화막이며, 상기 자연 산화막은 SPM, SC1, SC2, 오존수 중 적어도 어느 하나의 약액 처리에 의한 산화막을 포함하고, 상기 게이트 절연막 형성 공정은 열 산화 공정을 포함하는 반도체 장치의 제조 방법.
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