TWI383457B - 半導體裝置的製造方法 - Google Patents
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Description
本發明係有關於一種半導體裝置的製造方法，特別係有關於一種整合包括多個具有不同閘極絕緣層厚度的元件的半導體裝置製程。
隨著半導體製程微縮技術的不斷進步，以及可攜式、消費性產品對尺寸、功能的苛刻要求，都促使系統單晶片(System on a Chip,SoC)成為電子產業中積體電路設計的主流趨勢。在一顆系統單晶片中即具備了邏輯元件、記憶體元件、類比元件和各種輸入/輸出(input/output,I/O)介面，因此一顆晶片即擁有完整的系統運作功能。舉例來說，液晶顯示器晶片需將以高電壓(例如30V或40V)來驅動的高壓金氧半導體(high voltage metal oxide semiconductor transistor,HVMOS)，以及以低電壓或中電壓驅動(例如2.5V或5V)的邏輯電路(logic circuit)或非揮發性記憶體(non－volatile memory)整合於同一晶片上。由於系統單晶片上的每一個不同需求的元件係具有不同的閘極絕緣層厚度，且彼此的閘極絕緣層厚度差異極大。在習知的半導體製程中，在形成閘極後，對於具有不同閘極絕緣層厚度的元件，可利用全面性蝕刻的方式，以去除殘留的閘極絕緣層，但由於不同元件區中的殘留的閘極絕緣層的厚度差異仍然過大，會導致不想要的基板損失或閘極缺陷，造成元件電性不良，可靠度降低。而增加光罩數目以去除位於不同元件區中的殘留的閘極絕緣層的方式，會使製造成本上升。
因此，如何使不同閘極絕緣層厚度的元件製程相容，例如高電壓元件製程與低電壓或中電壓元件製程相容，以及提高每一元件的電性及可靠度為一重要問題。
本發明之一實施例提供一種半導體裝置的製造方法，包括提供一基板，其具有一第一元件區和一第二元件區；分別於上述第一元件區和上述第二元件區中形成一第一閘極絕緣層和一第二閘極絕緣層；全面性形成一閘極層；圖案化上述閘極層，並移除部分上述第一閘極絕緣層和部分上述第二閘極絕緣層，以分別於上述第一元件區中形成一第一閘極和一殘留第一閘極絕緣層，以及於上述第二元件區中一第二閘極和一殘留第二閘極絕緣層，其中未被上述第一閘極覆蓋之上述殘留第一閘極絕緣層係具有一第一厚度，未被上述第二閘極覆蓋之上述殘留第二閘極絕緣層具有一第二厚度，上述第一厚度與上述第二厚度的比值介於1：10至1：20之間；分別於上述第一閘極和上述第二閘極的側壁上形成一對第一間隙壁和一對第二間隙壁，其中上述對第一間隙壁係覆蓋部分上述殘留第一閘極絕緣層，而上述對第二間隙壁係覆蓋部分上述殘留第二閘極絕緣層。
本發明之另一實施例提供一種半導體裝置的製造方法，包括提供一基板，其具有一第一元件區和一第二元件區；分別於上述第一元件區和上述第二元件區中形成一第一閘極絕緣層和一第二閘極絕緣層；全面性形成一閘極層；圖案化上述閘極層，並移除部分上述第一閘極絕緣層和部分上述第二閘極絕緣層，以分別於上述第一元件區中形成一第一閘極和一殘留第一閘極絕緣層，以及於上述第二元件區中一第二閘極和一殘留第二閘極絕緣層，其中未被上述第一閘極覆蓋之上述殘留第一閘極絕緣層係具有一第一厚度，未被上述第二閘極覆蓋之上述殘留第二閘極絕緣層具有一第二厚度，上述第一厚度與上述第二厚度的比值介於1：10至1：20之間；全面性形成一間隙壁絕緣層，其具有一第三厚度；進行一非等向性蝕刻步驟，移除部分上述間隙壁絕緣層、部分上述殘留第一閘極絕緣層和部分上述殘留第二閘極絕緣層，直到露出上述第一閘極和上述第二閘極，以分別於上述第一閘極和上述第二閘極的側壁上形成一對第一間隙壁和一對第二間隙壁，其中上述對第一間隙壁係覆蓋部分上述殘留第一閘極絕緣層，而上述對第二間隙壁係覆蓋部分上述殘留第二閘極絕緣層。
以下利用第1至5圖，以更詳細地說明本發明實施例之半導體裝置的製造方法。在本發明各實施例中，相同的符號表示相同或類似的元件。
請參考第1圖，其顯示本發明實施例之半導體裝置的製程剖面圖。首先，提供一基板200。在本發明較佳實施例中，基板200可為矽基板。在其他實施例中，可利用鍺化矽(SiGe)、塊狀半導體(bulk semiconductor)、應變半導體(strained semiconductor)、化合物半導體(compound semiconductor)、絶緣層上覆矽(silicon on insulator,SOI)，或其他常用之半導體基板。基板200可植入P型或N型不純物，以針對設計需要改變其導電類型。可於基板200中形成複數個淺溝槽隔離物201，以定義出一第一元件區202和一第二元件區204兩個區域。例如，可利用蝕刻基板200形成凹陷，接著以例如高密度電漿(high－density plasma,HDP)氧化物的介電材料填入凹陷中，再經由例如為化學機械研磨(chemical mechanical polish,CMP)的平坦化製程將過量的介電材料移除，以形成淺溝槽隔離物201。上述淺溝槽隔離物201係從基板200表面延伸至基板200中。淺溝槽隔離物201係鄰接第一元件區202和第二元件區204，並電性隔絕第一元件區202和第二元件區204。在本發明實施例中，第一元件區202和第二元件區204可分別為形成不同類型元件的區域，舉例來說，第一元件區202可視為用以形成邏輯元件(logic device)或記憶體元件(memory device)等之一低壓元件區(low voltage device region)202，而第二元件區204可視為用以形成驅動積體電路(driver IC)等之一高壓元件區(high voltage device region)204。或者，在另一實施例中，第一元件區202可視為用以形成數位元件(digital device)的區域，而第二元件區204可視為用以形成類比元件(analog device)的區域。
接著，分別於基板200的第一元件區202和第二元件區204上形成一第一閘極絕緣層206和一第二閘極絕緣層208，第一閘極絕緣層206和第二閘極絕緣層208係分別覆蓋基板200的第一元件區202和第二元件區204。在本發明實施例中，第一閘極絕緣層206和第二閘極絕緣層208可於不同步驟形成。例如，可利用熱氧化法(thermal oxidation)、化學氣相沉積法(chemical vapor deposition,CVD)或原子層化學氣相沉積法(atomic layer CVD,ALD)等方法等薄膜沉積方式形成第一閘極絕緣層206和第二閘極絕緣層208，其材質可包括例如氧化物(oxide)、氮化物(nitride)、氮氧化物(oxynitride)、碳氧化物(oxycarbide)或其組合等常用的介電材料。第一閘極絕緣層206和第二閘極絕緣層208也可包括氧化鋁(aluminum oxide；Al2
O3
)、氧化鉿(hafnium oxide,HfO2
)、氮氧化鉿(hafnium oxynitride,HfON)、矽酸鉿(hafnium silicate,HfSiO4
)、氧化鋯(zirconium oxide,ZrO2
)、氮氧化鋯(zirconium oxynitride,ZrON)、矽酸鋯(zirconium silicate,ZrSiO4
)、氧化釔(yttrium oxide,Y2
O3
)、氧化鑭(lanthalum oxide,La2
O3
)、氧化鈰(cerium oxide,CeO2
)、氧化鈦(titanium oxide,TiO2
)、氧化鉭(tantalum oxide,Ta2
O5
)或其組合等高介電常數(high－k，介電常數大於8)之介電材料。接著，可利用化學氣相沉積法(chemical vapor deposition,CVD)等薄膜沉積方式，全面性形成形成一閘極層205，並覆蓋第一閘極絕緣層206和第二閘極絕緣層208。閘極層205係包括矽或多晶矽(polysilicon)之導電層。閘極層205較佳為摻雜不純物以降低其片電阻(sheet resistance)。在其他實施例中，閘極層205係包括非晶矽(amorphous silicon)。
請參考第2圖，接著，可分別於第一元件區202和第二元件區204的閘極層205上覆蓋圖案化光阻層(圖未顯示)，以定義出如第2圖所示之第一閘極210和第二閘極212的形成位置，再利用非等向性蝕刻方式，移除部分第一閘極絕緣層206、第二閘極絕緣層208和閘極層205，以分別於第一元件區202中形成一殘留第一閘極絕緣層206a和一第一閘極210，以及於第二元件區204中形成一殘留第二閘極絕緣層208a和一第二閘極層212。之後，分別將位於第一元件區202和第二元件區204中的圖案化光阻層移除。在本發明實施例中，第一閘極210和第二閘極212可於不同步驟形成。殘留第一閘極絕緣層206a和殘留第二閘極絕緣層208a可包括相同材質，其中未被第一閘極210覆蓋之殘留第一閘極絕緣層206a係具有一厚度T1
，而未被第二閘極212覆蓋之殘留第二閘極絕緣層208a具有一厚度T2
，其中未被第一閘極210覆蓋之殘留第一閘極絕緣層206a的厚度T1
小於被第一閘極210覆蓋之殘留第一閘極絕緣層206a的厚度，而未被第二閘極212覆蓋之殘留第二閘極絕緣層208a的厚度T2
小於第二閘極212覆蓋之殘留第二閘極絕緣層208a的厚度。在本發明實施例中，殘留第二閘極絕緣層208a的厚度T2
可大於殘留第一閘極絕緣層206a的厚度T1
。舉例來說，厚度T1
和厚度T2
的比值例如可介於1：5至1：20之間。
接著，可利用第一閘極210和第二閘極212為罩幕，進行一離子植入步驟，分別於第一元件區202和第二元件區204的部分基板200中形成形成一第一淺摻雜源/汲極區(lightly doped drain region,LDD)214a和一第二淺摻雜源/汲極區214b。上述第一淺摻雜源/汲極區214a和第二淺摻雜源/汲極區214b分別相鄰於第一閘極210和第二閘極212的兩側。
分別於該第一閘極和該第二閘極兩側的部分該基板中然後，如第3圖所示，可利用化學氣相沉積(chemical vapor deposition,CVD)等薄膜沉積方式，全面性形成一間隙壁絕緣層216，並覆蓋第一閘極210、第二閘極212、殘留第一閘極絕緣層206a和殘留第二閘極絕緣層208a。間隙壁絕緣層216的材質可包括例如氧化物(oxide)、氮化物(nitride)、氮氧化物(oxynitride)、碳氧化物(oxycarbide)或其組合。在本發明實施例中，間隙壁絕緣層216具有一厚度T3
，其值遠大於未被第一閘極210覆蓋之殘留第一閘極絕緣層206a或未被第二閘極212覆蓋之殘留第二閘極絕緣層208a的厚度，例如可介於1000至7000之間。或者，在其他實施例中，間隙壁絕緣層216的厚度T3
與未被第一閘極210覆蓋之殘留第一閘極絕緣層206a的厚度T1
的比值例如可介於25：1至10：1之間，而間隙壁絕緣層216的厚度T3
與未被第二閘極212覆蓋之殘留第二閘極絕緣層208a的厚度T2
的比值例如可介於10：1至2：1之間。如第3圖所示，可經由適當地控制間隙壁絕緣層216的厚度T3
，使位於第一元件區202之基板200上方且未被第一閘極210的覆蓋的絕緣層總厚度，例如為間隙壁絕緣層216的厚度T3
加上未被第一閘極210覆蓋之殘留第一閘極絕緣層206a的厚度T1
，與位於第二元件區204之基板200上方且未被第二閘極212的覆蓋的絕緣層總厚度，例如為間隙壁絕緣層216的厚度T3
加上未被第二閘極212覆蓋之殘留第二閘極絕緣層208a的厚度T2
，兩者具有一較小的差值，例如小於600。
如第4圖所示，接著，可進行一非等向性蝕刻步驟，移除位於第一元件區202之部分絕緣層216和部分殘留第一閘極絕緣層206a，以及位於第二元件區204之部分絕緣層216和部分殘留第二閘極絕緣層208a，直到露出第一閘極210和第二閘極212，以分別於第一閘極210和第二閘極212的側壁上形成一對第一間隙壁216a和一對第二間隙壁216b，並形成圖案化第一閘極絕緣層206b和圖案化第二閘極絕緣層208b，且露出部分基板200。如第4圖所示，第一間隙壁216a係覆蓋部分圖案化第一閘極絕緣層206，而第二間隙壁216b係覆蓋部分圖案化第二閘極絕緣層208b。由於位於第一元件區202之基板200上方且未被第一閘極210覆蓋的絕緣層總厚度小於位於第二元件區204之基板200上方且未被第二閘極212覆蓋的絕緣層總厚度，且兩者厚度具有一較小的差值(例如小於600)。所以，在進行形成第一間隙壁216a、第二間隙壁216b、圖案化第一閘極絕緣層206b和圖案化第二閘極絕緣層208b的非等向性蝕刻步驟中，可能會移除位於第一元件區202中且未被第一閘極210和第一間隙壁216a覆蓋的部分基板200，使第一元件區202的基板200表面可能低於第二元件區204的基板200表面，其值例如可介於0至500之間。上述第一元件區202的基板200表面損失(loss)極為微小，並不會影響元件電性。
如第4圖所示，之後，可利用第一閘極210、第一間隙壁216a、第二閘極212和第二間隙壁216b為罩幕，進行一離子植入步驟，分別於第一元件區202和第二元件區204的部分基板200中形成一第一重摻雜源/汲極區(heavily doped drain region)220a和一第二重摻雜源/汲極區220b，以分別於第一元件區202和第二元件區204中形成一第一元件250和一第二元件260，其中第一元件250係包括圖案化第一閘極絕緣層206b、第一閘極210、第一間隙壁216a、第一淺摻雜源/汲極區214a和第一重摻雜源/汲極區220a，而其中第二元件260係包括圖案化第二閘極絕緣層208b、第二閘極212、第二間隙壁216b、第二淺摻雜源/汲極區214b和第一重摻雜源/汲極區220b。上述第一重摻雜源/汲極區220a和第二重摻雜源/汲極區220b分別相鄰於第一間隙壁216a和第二間隙壁216b的兩側。在本發明實施例中，上述第一重摻雜源/汲極區220a和第二重摻雜源/汲極區220b可於不同步驟形成。經過上述製程之後，形成本發明實施例之半導體裝置500。在本發明實施例中，半導體裝置500係整合第一元件250和第二元件260，其可包括雙載子電晶體－互補式金氧半場效電晶體－雙重擴散型金氧半場效電晶體(BCD transistor)、驅動積體電路元件(driver integrated circuit device)等高壓(high voltage)半導體裝置，或是整合數位元件和類比元件的混頻(mixed mode)半導體裝置。
本發明實施例之半導體裝置500，係包括不同類型元件的之第一元件250和第二元件260，為一整合低壓/高壓元件或數位/類比元件的半導體裝置500，其中第一元件250和第二元件260的兩者閘極絕緣層的比值差異非常明顯且不可忽略，其比值例如介於1：10至1：20之間。上述半導體裝置500的形成方式，係於不同元件區中形成閘極後，先分別於不同元件區中形成淺摻雜源/汲極區，再利用較第一元件250和第二元件260兩者之閘極絕緣層更厚的間隙壁絕緣層覆蓋閘極，以及於形成閘極時，在不同元件區中殘留的閘極絕緣層216。藉由閘極絕緣層216降低分別位於第一元件區202和第二元件區204之基板200上方且未被閘極覆蓋的絕緣層厚度差。接著，再利用形成間隙壁的非等向蝕刻步驟，一併移除部分間隙壁絕緣層以及殘留的閘極絕緣層。相較於習知製程，上述製程可於同一晶片中整合不同的元件，且可避免習知製程於閘極形成後立即移除殘留閘極絕緣層時，在鄰近閘極區域所造成的基板損失(substrate loss)或閘極缺陷，造成元件電性不良或可靠度下降的問題，並且可以節省製程使用的光罩數目，降低製程成本。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何熟悉此項技藝者，在不脫離本發明之精神和範圍內，當可做些許更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
200．．．基板
201．．．淺溝槽隔離物
202．．．第一元件區
204．．．第二元件區
205．．．閘極層
206．．．第一閘極絕緣層
206a．．．殘留第一閘極絕緣層
206b．．．圖案化第一閘極絕緣層
208．．．第二閘極絕緣層
208a．．．殘留第二閘極絕緣層
208b．．．圖案化第二閘極絕緣層
210．．．第一閘極
212．．．第二閘極
214a．．．第一淺摻雜源/汲極區
214b．．．第二淺摻雜源/汲極區
216．．．間隙壁絕緣層
216a．．．第一間隙壁
216b．．．第二間隙壁
220a．．．第一重摻雜源/汲極區
220b．．．第二重摻雜源/汲極區
250．．．第一元件
260．．．第二元件
500．．．半導體裝置
T1
、T2
、T3
．．．厚度
第1至5圖為本發明實施例之半導體裝置的製程剖面圖。
200．．．基板
201．．．淺溝槽隔離物
202．．．第一元件區
204．．．第二元件區
205．．．閘極層
206a．．．殘留第一閘極絕緣層
208a．．．殘留第二閘極絕緣層
210．．．第一閘極
212．．．第二閘極
214a．．．第一淺摻雜源/汲極區
214b．．．第二淺摻雜源/汲極區
216．．．間隙壁絕緣層
500．．．半導體裝置
T1
、T2
、T3
．．．厚度
Claims (11)
- 一種半導體裝置的製造方法，包括下列步驟：提供一基板，其具有一第一元件區和一第二元件區；分別於該第一元件區和該第二元件區中形成一第一閘極絕緣層和一第二閘極絕緣層；全面性形成一閘極層；圖案化該閘極層，並移除部分該第一閘極絕緣層和部分該第二閘極絕緣層，以分別於該第一元件區中形成一第一閘極和一殘留第一閘極絕緣層，以及於該第二元件區中形成一第二閘極和一殘留第二閘極絕緣層，其中未被該第一閘極覆蓋之該殘留第一閘極絕緣層係具有一第一厚度，未被該第二閘極覆蓋之該殘留第二閘極絕緣層具有一第二厚度；全面性形成一間隙壁絕緣層，其具有一第三厚度；以及進行一非等向性蝕刻步驟，移除部分該間隙壁絕緣層、部分該殘留第一閘極絕緣層和部分該殘留第二閘極絕緣層，使該第一閘極和該第二閘極的頂面暴露出來，並分別於該第一閘極和該第二閘極的側壁上形成一對第一間隙壁和一對第二間隙壁，且露出部分該基板，其中進行該非等向性蝕刻步驟不需使用遮罩遮蔽該對第一間隙壁和該對第二間隙壁；其中該對第一間隙壁係覆蓋部分該殘留第一閘極絕緣層，而該對第二間隙壁係覆蓋部分該殘留第二閘極絕緣層。
- 如申請專利範圍第1項所述之半導體裝置的製造方法，其中該第一厚度與該第二厚度的比值介於1：5至1：20之間。
- 如申請專利範圍第1項所述之半導體裝置的製造方法，於全面性形成該間隙壁絕緣層之前更包括：分別於該第一閘極和該第二閘極兩側的部分該基板中形成一第一淺摻雜源/汲極區和一第二淺摻雜源/汲極區。
- 如申請專利範圍第1項所述之半導體裝置的製造方法，更包括：分別於該第一間隙壁和該第一間隙壁外側的部分該基板中形成一第一重摻雜源/汲極區和一第二重摻雜源/汲極區。
- 如申請專利範圍第4項所述之半導體裝置的製造方法，其中該第一重摻雜源/汲極區和該第二重摻雜源/汲極區係於不同步驟形成。
- 如申請專利範圍第1項所述之半導體裝置的製造方法，其中該第三厚度加上該第一厚度的總厚度與該第三厚度加上該第二厚度的的總厚度兩者差值小於600Å。
- 如申請專利範圍第1項所述之半導體裝置的製造方法，其中該第三厚度與該第一厚度的比值介於25：1至10：1之間。
- 如申請專利範圍第1項所述之半導體裝置的製造方法，其中該第三厚度與該第二厚度的比值介於10：1至2：1之間。
- 如申請專利範圍第1項所述之半導體裝置的製造方法，其中該第一閘極絕緣層和該第二閘極絕緣層係於不同步驟形成。
- 如申請專利範圍第1項所述之半導體裝置的製造方法，其中該第一厚度小於被該第一閘極覆蓋之該殘留第一閘極絕緣層的厚度。
- 如申請專利範圍第1項所述之半導體裝置的製造方法，其中該第二厚度小於被該第二閘極覆蓋之該殘留第二閘極絕緣層的厚度。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW97109804A TWI383457B (zh) | 2008-03-20 | 2008-03-20 | 半導體裝置的製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW97109804A TWI383457B (zh) | 2008-03-20 | 2008-03-20 | 半導體裝置的製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW200941588A TW200941588A (en) | 2009-10-01 |
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ID=44868356
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| Application Number | Title | Priority Date | Filing Date |
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| TW97109804A TWI383457B (zh) | 2008-03-20 | 2008-03-20 | 半導體裝置的製造方法 |
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| Country | Link |
|---|---|
| TW (1) | TWI383457B (zh) |
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-
2008
- 2008-03-20 TW TW97109804A patent/TWI383457B/zh active
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| TW200941588A (en) | 2009-10-01 |
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