CN101552228B

CN101552228B - 半导体装置的制造方法

Info

Publication number: CN101552228B
Application number: CN2008100870023A
Authority: CN
Inventors: 林治平; 陈世明; 杨晓莹; 刘文贤; 胡博胜
Original assignee: Vanguard International Semiconductor Corp
Current assignee: Vanguard International Semiconductor Corp; Vanguard International Semiconductor America
Priority date: 2008-04-03
Filing date: 2008-04-03
Publication date: 2011-03-16
Anticipated expiration: 2028-04-03
Also published as: CN101552228A

Abstract

本发明提供一种半导体装置的制造方法，该方法包括提供一基板；于上述基板上分别形成一第一栅极绝缘层和一第二栅极绝缘层；全面性形成一栅极层；移除部分上述栅极层、上述第一栅极绝缘层和部分上述第二栅极绝缘层，以形成一第一栅极、一残留第一栅极绝缘层、一第二栅极和一残留第二栅极绝缘层，其中未被上述第一栅极覆盖的上述残留第一栅极绝缘层是具有一第一厚度，未被上述第二栅极覆盖的上述残留第二栅极绝缘层具有一第二厚度，两者比值介于1∶10至1∶20之间；分别于上述第一栅极和上述第二栅极的侧壁上形成一对第一间隙壁和一对第二间隙壁。本发明可避免组件电性不良或可靠度下降的问题，节省工艺使用的掩膜数目，降低工艺成本。

Description

半导体装置的制造方法

技术领域

本发明是有关于一种半导体装置的制造方法，特别是有关于一种整合包括多个具有不同栅极绝缘层厚度的组件的半导体装置工艺。

背景技术

随着半导体工艺微缩技术的不断进步，以及可携式、消费性产品对尺寸、功能的苛刻要求，都促使系统单芯片(System on a Chip，SoC)成为电子产业中集成电路设计的主流趋势。在一颗系统单芯片中即具备了逻辑组件、存储器组件、模拟组件和各种输入/输出(input/output，I/O)接口，因此一颗芯片即拥有完整的系统运作功能。举例来说，液晶显示器芯片需将以高电压(例如30V或40V)来驱动的高压金属氧化物半导体(high voltage metal oxidesemiconductor transistor，HVMOS)，以及以低电压或中电压驱动(例如2.5V或5V)的逻辑电路(logic circuit)或非挥发性存储器(non-volatile memory)整合于同一芯片上。由于系统单芯片上的每一个不同需求的组件是具有不同的栅极绝缘层厚度，且彼此的栅极绝缘层厚度差异极大。在已知的半导体工艺中，在形成栅极后，对于具有不同栅极绝缘层厚度的组件，可利用全面性刻蚀的方式，以去除残留的栅极绝缘层，但由于不同组件区中的残留的栅极绝缘层的厚度差异仍然过大，会导致不想要的基板损失或门极缺陷，造成组件电性不良，可靠度降低。而增加掩膜数目以去除位于不同组件区中的残留的栅极绝缘层的方式，会使制造成本上升。

因此，如何使不同栅极绝缘层厚度的组件工艺兼容，例如高电压组件工艺与低电压或中电压组件工艺兼容，以及提高每一组件的电性及可靠度为一重要问题。

发明内容

本发明的一实施例提供一种半导体装置的制造方法，包括提供一基板，其具有一第一组件区和一第二组件区；分别于上述第一组件区和上述第二组件区中形成一第一栅极绝缘层和一第二栅极绝缘层；全面性形成一栅极层；图案化上述栅极层，并移除部分上述第一栅极绝缘层和部分上述第二栅极绝缘层，以分别于上述第一组件区中形成一第一栅极和一残留第一栅极绝缘层，以及于上述第二组件区中一第二栅极和一残留第二栅极绝缘层，其中未被上述第一栅极覆盖的上述残留第一栅极绝缘层是具有一第一厚度，未被上述第二栅极覆盖的上述残留第二栅极绝缘层具有一第二厚度，上述第一厚度与上述第二厚度的比值介于1∶10至1∶20之间；分别于上述第一栅极和上述第二栅极的侧壁上形成一对第一间隙壁和一对第二间隙壁，其中上述对第一间隙壁是覆盖部分上述残留第一栅极绝缘层，而上述对第二间隙壁是覆盖部分上述残留第二栅极绝缘层。

本发明的另一实施例提供一种半导体装置的制造方法，包括提供一基板，其具有一第一组件区和一第二组件区；分别于上述第一组件区和上述第二组件区中形成一第一栅极绝缘层和一第二栅极绝缘层；全面性形成一栅极层；图案化上述栅极层，并移除部分上述第一栅极绝缘层和部分上述第二栅极绝缘层，以分别于上述第一组件区中形成一第一栅极和一残留第一栅极绝缘层，以及于上述第二组件区中一第二栅极和一残留第二栅极绝缘层，其中未被上述第一栅极覆盖的上述残留第一栅极绝缘层是具有一第一厚度，未被上述第二栅极覆盖的上述残留第二栅极绝缘层具有一第二厚度，上述第一厚度与上述第二厚度的比值介于1∶10至1∶20之间；全面性形成一间隙壁绝缘层，其具有一第三厚度；进行一各向异性刻蚀步骤，移除部分上述间隙壁绝缘层、部分上述残留第一栅极绝缘层和部分上述残留第二栅极绝缘层，直到露出上述第一栅极和上述第二栅极，以分别于上述第一栅极和上述第二栅极的侧壁上形成一对第一间隙壁和一对第二间隙壁，其中上述对第一间隙壁是覆盖部分上述残留第一栅极绝缘层，而上述对第二间隙壁是覆盖部分上述残留第二栅极绝缘层。

本发明可避免已知工艺于栅极形成后立即移除残留栅极绝缘层时，在邻近栅极区域所造成的基板损失(substrate loss)或门极缺陷，造成组件电性不良或可靠度下降的问题，并且可以节省工艺使用的掩膜数目，降低工艺成本。

附图说明

图1至图5为本发明实施例的半导体装置的工艺剖面图。

附图标号

200～基板；

201～浅沟槽隔离物；

202～第一组件区；

204～第二组件区；

205～栅极层；

206～第一栅极绝缘层；

206a～残留第一栅极绝缘层；

206b～图案化第一栅极绝缘层；

208～第二栅极绝缘层；

208a～残留第二栅极绝缘层；

208b～图案化第二栅极绝缘层；

210～第一栅极；

212～第二栅极；

214a～第一浅掺杂源/漏极区；

214b～第二浅掺杂源/漏极区；

216～间隙壁绝缘层；

216a～第一间隙壁；

216b～第二间隙壁；

220a～第一重掺杂源/漏极区；

220b～第二重掺杂源/漏极区；

250～第一组件；

260～第二组件；

500～半导体装置；

T₁、T₂、T₃～厚度。

具体实施方式

以下利用图1至图5，以更详细地说明本发明实施例的半导体装置的制造方法。在本发明各实施例中，相同的符号表示相同或类似的组件。

请参考图1，其显示本发明实施例的半导体装置的工艺剖面图。首先，提供一基板200。在本发明较佳实施例中，基板200可为硅基板。在其它实施例中，可利用锗化硅(SiGe)、块状半导体(bulk semiconductor)、应变半导体(strainedsemiconductor)、化合物半导体(compound semiconductor)、絶缘层上覆硅(siliconon insulator，SOI)，或其它常用的半导体基板。基板200可植入P型或N型不纯物，以针对设计需要改变其导电类型。可于基板200中形成复数个浅沟槽隔离物201，以定义出一第一组件区202和一第二组件区204两个区域。例如，可利用刻蚀基板200形成凹陷，接着以例如高密度等离子体(high-densityplasma，HDP)氧化物的介电材料填入凹陷中，再经由例如为化学机械研磨(chemical mechanical polish，CMP)的平坦化工艺将过量的介电材料移除，以形成浅沟槽隔离物201。上述浅沟槽隔离物201是从基板200表面延伸至基板200中。浅沟槽隔离物201是邻接第一组件区202和第二组件区204，并电性隔绝第一组件区202和第二组件区204。在本发明实施例中，第一组件区202和第二组件区204可分别为形成不同类型组件的区域，举例来说，第一组件区202可视为用以形成逻辑组件(logic device)或存储器组件(memory device)等的一低压组件区(low voltage device region)202，而第二组件区204可视为用以形成驱动集成电路(driver IC)等的一高压组件区(high voltage deviceregion)204。或者，在另一实施例中，第一组件区202可视为用以形成数字组件(digital device)的区域，而第二组件区204可视为用以形成模拟组件(analogdevice)的区域。

接着，分别于基板200的第一组件区202和第二组件区204上形成一第一栅极绝缘层206和一第二栅极绝缘层208，第一栅极绝缘层206和第二栅极绝缘层208是分别覆盖基板200的第一组件区202和第二组件区204。在本发明实施例中，第一栅极绝缘层206和第二栅极绝缘层208可于不同步骤形成。例如，可利用热氧化法(thermal oxidation)、化学气相沉积法(chemical vapordeposition，CVD)或原子层化学气相沉积法(atomic layer CVD，ALD)等方法等薄膜沉积方式形成第一栅极绝缘层206和第二栅极绝缘层208，其材质可包括例如氧化物(oxide)、氮化物(nitride)、氮氧化物(oxynitride)、碳氧化物(oxycarbide)或其组合等常用的介电材料。第一栅极绝缘层206和第二栅极绝缘层208也可包括氧化铝(aluminum oxide；Al₂O₃)、氧化铪(hafnium oxide，HfO₂)、氮氧化铪(hafnium oxynitride，HfON)、硅酸铪(hafnium silicate，HfSiO₄)、氧化锆(zirconium oxide，ZrO₂)、氮氧化锆(zirconium oxynitride，ZrON)、硅酸锆(zirconium silicate，ZrSiO₄)、氧化钇(yttrium oxide，Y₂O₃)、氧化镧(lanthalumoxide，La₂O₃)、氧化铈(cerium oxide，CeO₂)、氧化钛(titanium oxide，TiO₂)、氧化钽(tantalum oxide，Ta₂O₅)或其组合等高介电常数(high-k，介电常数大于8)的介电材料。接着，可利用化学气相沉积法(chemical vapor deposition，CVD)等薄膜沉积方式，全面性形成形成一栅极层205，并覆盖第一栅极绝缘层206和第二栅极绝缘层208。栅极层205是包括硅或多晶硅(polysilicon)的导电层。栅极层205较佳为掺杂不纯物以降低其薄层电阻(sheet resistance)。在其它实施例中，栅极层205是包括非晶硅(amorphous silicon)。

请参考图2，接着，可分别于第一组件区202和第二组件区204的栅极层205上覆盖图案化光刻胶层(图未显示)，以定义出如图2所示的第一栅极210和第二栅极212的形成位置，再利用各向异性刻蚀方式，移除部分第一栅极绝缘层206、第二栅极绝缘层208和栅极层205，以分别于第一组件区202中形成一残留第一栅极绝缘层206a和一第一栅极210，以及于第二组件区204中形成一残留第二栅极绝缘层208a和一第二栅极层212。之后，分别将位于第一组件区202和第二组件区204中的图案化光刻胶层移除。在本发明实施例中，第一栅极210和第二栅极212可于不同步骤形成。残留第一栅极绝缘层206a和残留第二栅极绝缘层208a可包括相同材质，其中未被第一栅极210覆盖的残留第一栅极绝缘层206a是具有一厚度T₁，而未被第二栅极212覆盖的残留第二栅极绝缘层208a具有一厚度T₂，其中未被第一栅极210覆盖的残留第一栅极绝缘层206a的厚度T₁小于被第一栅极210覆盖的残留第一栅极绝缘层206a的厚度，而未被第二栅极212覆盖的残留第二栅极绝缘层208a的厚度T₂小于第二栅极212覆盖的残留第二栅极绝缘层208a的厚度。在本发明实施例中，残留第二栅极绝缘层208a的厚度T₂可大于残留第一栅极绝缘层206a的厚度T₁。举例来说，厚度T₁和厚度T₂的比值例如可介于1∶5至1∶20的间。

接着，可利用第一栅极210和第二栅极212为掩膜，进行一离子植入步骤，分别于第一组件区202和第二组件区204的部分基板200中形成形成一第一浅掺杂源/漏极区(lightly doped drain region，LDD)214a和一第二浅掺杂源/漏极区214b。上述第一浅掺杂源/漏极区214a和第二浅掺杂源/漏极区214b分别相邻于第一栅极210和第二栅极212的两侧。

分别于该第一栅极和该第二栅极两侧的部分该基板中然后，如图3所示，可利用化学气相沉积(chemical vapor deposition，CVD)等薄膜沉积方式，全面性形成一间隙壁绝缘层216，并覆盖第一栅极210、第二栅极212、残留第一栅极绝缘层206a和残留第二栅极绝缘层208a。间隙壁绝缘层216的材质可包括例如氧化物(oxide)、氮化物(nitride)、氮氧化物(oxynitride)、碳氧化物(oxycarbide)或其组合。在本发明实施例中，间隙壁绝缘层216具有一厚度T₃，其值远大于未被第一栅极210覆盖的残留第一栅极绝缘层206a或未被第二栅极212覆盖的残留第二栅极绝缘层208a的厚度，例如可介于

至

之间。或者，在其它实施例中，间隙壁绝缘层216的厚度T₃与未被第一栅极210覆盖的残留第一栅极绝缘层206a的厚度T₁的比值例如可介于25∶1至10∶1之间，而间隙壁绝缘层216的厚度T₃与未被第二栅极212覆盖的残留第二栅极绝缘层208a的厚度T₂的比值例如可介于10∶1至2∶1之间。如图3所示，可经由适当地控制间隙壁绝缘层216的厚度T₃，使位于第一组件区202的基板200上方且未被第一栅极210的覆盖的绝缘层总厚度，例如为间隙壁绝缘层216的厚度T₃加上未被第一栅极210覆盖的残留第一栅极绝缘层206a的厚度T₁，与位于第二组件区204的基板200上方且未被第二栅极212的覆盖的绝缘层总厚度，例如为间隙壁绝缘层216的厚度T₃加上未被第二栅极212覆盖的残留第二栅极绝缘层208a的厚度T₂，两者具有一较小的差值，例如小于

如图4所示，接着，可进行一各向异性刻蚀步骤，移除位于第一组件区202的部分绝缘层216和部分残留第一栅极绝缘层206a，以及位于第二组件区204的部分绝缘层216和部分残留第二栅极绝缘层208a，直到露出第一栅极210和第二栅极212，以分别于第一栅极210和第二栅极212的侧壁上形成一对第一间隙壁216a和一对第二间隙壁216b，并形成图案化第一栅极绝缘层206b和图案化第二栅极绝缘层208b，且露出部分基板200。如图4所示，第一间隙壁216a是覆盖部分图案化第一栅极绝缘层206，而第二间隙壁216b是覆盖部分图案化第二栅极绝缘层208b。由于位于第一组件区202的基板200上方且未被第一栅极210覆盖的绝缘层总厚度小于位于第二组件区204的基板200上方且未被第二栅极212覆盖的绝缘层总厚度，且两者厚度具有一较小的差值(例如小于)。所以，在进行形成第一间隙壁216a、第二间隙壁216b、图案化第一栅极绝缘层206b和图案化第二栅极绝缘层208b的各向异性刻蚀步骤中，可能会移除位于第一组件区202中且未被第一栅极210和第一间隙壁216a覆盖的部分基板200，使第一组件区202的基板200表面可能低于第二组件区204的基板200表面，其值例如可介于至

之间。上述第一组件区202的基板200表面损失(loss)极为微小，并不会影响组件电性。

如图5所示，之后，可利用第一栅极210、第一间隙壁216a、第二栅极212和第二间隙壁216b为掩膜，进行一离子植入步骤，分别于第一组件区202和第二组件区204的部分基板200中形成一第一重掺杂源/漏极区(heavilydoped drain region)220a和一第二重掺杂源/漏极区220b，以分别于第一组件区202和第二组件区204中形成一第一组件250和一第二组件260，其中第一组件250是包括图案化第一栅极绝缘层206b、第一栅极210、第一间隙壁216a、第一浅掺杂源/漏极区214a和第一重掺杂源/漏极区220a，而其中第二组件260是包括图案化第二栅极绝缘层208b、第二栅极212、第二间隙壁216b、第二浅掺杂源/漏极区214b和第一重掺杂源/漏极区220b。上述第一重掺杂源/漏极区220a和第二重掺杂源/漏极区220b分别相邻于第一间隙壁216a和第二间隙壁216b的两侧。在本发明实施例中，上述第一重掺杂源/漏极区220a和第二重掺杂源/漏极区220b可于不同步骤形成。经过上述工艺之后，形成本发明实施例的半导体装置500。在本发明实施例中，半导体装置500是整合第一组件250和第二组件260，其可包括双极晶体管-互补型金属氧化物半导体场效应晶体管-双重扩散型金属氧化物半导体场效应晶体管(BCD transistor)、驱动集成电路组件(driver integrated circuit device)等高压(high voltage)半导体装置，或是整合数字组件和模拟组件的混频(mixed mode)半导体装置。

本发明实施例的半导体装置500，是包括不同类型组件的的第一组件250和第二组件260，为一整合低压/高压组件或数字/模拟组件的半导体装置500，其中第一组件250和第二组件260的两者栅极绝缘层的比值差异非常明显且不可忽略，其比值例如介于1∶10至1∶20之间。上述半导体装置500的形成方式，是于不同组件区中形成栅极后，先分别于不同组件区中形成浅掺杂源/漏极区，再利用较第一组件250和第二组件260两者的栅极绝缘层更厚的间隙壁绝缘层覆盖栅极，以及于形成栅极时，在不同组件区中残留的栅极绝缘层216。藉由栅极绝缘层216降低分别位于第一组件区202和第二组件区204的基板200上方且未被栅极覆盖的绝缘层厚度差。接着，再利用形成间隙壁的各向异性刻蚀步骤，一并移除部分间隙壁绝缘层以及残留的栅极绝缘层。相较于已知工艺，上述工艺可于同一芯片中整合不同的组件，且可避免已知工艺于栅极形成后立即移除残留栅极绝缘层时，在邻近栅极区域所造成的基板损失(substrate loss)或门极缺陷，造成组件电性不良或可靠度下降的问题，并且可以节省工艺使用的掩膜数目，降低工艺成本。

虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何熟悉此项技艺者，在不脱离本发明的精神和范围内，当可做些许更动与润饰，因此本发明的保护范围当视前附的权利要求所界定者为准。

Claims

1.一种半导体装置的制造方法，该方法包括下列步骤：

提供一基板，其具有一第一组件区和一第二组件区；

分别于该第一组件区和该第二组件区中形成一第一栅极绝缘层和一第二栅极绝缘层；

全面性形成一栅极层；

图案化该栅极层，并移除部分该第一栅极绝缘层和部分该第二栅极绝缘层，以分别于该第一组件区中形成一第一栅极和一残留第一栅极绝缘层，以及于该第二组件区中形成一第二栅极和一残留第二栅极绝缘层，其中未被该第一栅极覆盖的该残留第一栅极绝缘层是具有一第一厚度，未被该第二栅极覆盖的该残留第二栅极绝缘层具有一第二厚度；

全面性形成一间隙壁绝缘层，其具有一第三厚度，其中该第三厚度大于该第一厚度和该第二厚度；

进行一各向异性刻蚀步骤，移除部分该间隙壁绝缘层、部分该残留第一栅极绝缘层和部分该残留第二栅极绝缘层，直到露出该第一栅极和该第二栅极，其中，该第三厚度加上该第一厚度的总厚度与该第三厚度加上该第二厚度的的总厚度两者差值小于

以及

分别于该第一栅极和该第二栅极的侧壁上形成一对第一间隙壁和一对第二间隙壁，其中该对第一间隙壁是覆盖部分该残留第一栅极绝缘层，而该对第二间隙壁是覆盖部分该残留第二栅极绝缘层。

2.如权利要求1所述的半导体装置的制造方法，其特征在于，该第一厚度与该第二厚度的比值介于1∶5至1∶20之间。

3.如权利要求1所述的半导体装置的制造方法，其特征在于，于全面性形成该间隙壁绝缘层之前更包括：

分别于该第一栅极和该第二栅极两侧的部分该基板中形成一第一浅掺杂源/漏极区和一第二浅掺杂源/漏极区。

4.如权利要求1所述的半导体装置的制造方法，其特征在于，该方法更包括：

分别于该第一间隙壁和该第一间隙壁外侧的部分该基板中形成一第一重掺杂源/漏极区和一第二重掺杂源/漏极区。

5.如权利要求4所述的半导体装置的制造方法，其特征在于，该第一重掺杂源/漏极区和该第二重掺杂源/漏极区是于不同步骤形成。

6.如权利要求1所述的半导体装置的制造方法，其特征在于，该第三厚度与该第一厚度的比值介于25∶1至10∶1之间。

7.如权利要求1所述的半导体装置的制造方法，其特征在于，该第三厚度与该第二厚度的比值介于10∶1至2∶1之间。

8.如权利要求1所述的半导体装置的制造方法，其特征在于，该第一栅极绝缘层和该第二栅极绝缘层是于不同步骤形成。

9.如权利要求2所述的半导体装置的制造方法，其特征在于，该第一厚度小于被该第一栅极覆盖的该残留第一栅极绝缘层的厚度。

10.如权利要求2所述的半导体装置的制造方法，其特征在于，该第二厚度小于被该第二栅极覆盖的该残留第二栅极绝缘层的厚度。