TWI658574B - 半導體裝置及其製造方法 - Google Patents

半導體裝置及其製造方法 Download PDF

Info

Publication number
TWI658574B
TWI658574B TW106136008A TW106136008A TWI658574B TW I658574 B TWI658574 B TW I658574B TW 106136008 A TW106136008 A TW 106136008A TW 106136008 A TW106136008 A TW 106136008A TW I658574 B TWI658574 B TW I658574B
Authority
TW
Taiwan
Prior art keywords
layer
polycrystalline silicon
region
memory cell
dielectric film
Prior art date
Application number
TW106136008A
Other languages
English (en)
Other versions
TW201841350A (zh
Inventor
林孟漢
謝智仁
詹景文
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW201841350A publication Critical patent/TW201841350A/zh
Application granted granted Critical
Publication of TWI658574B publication Critical patent/TWI658574B/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/50—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the boundary region between the core region and the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

本發明提供一種半導體裝置及其製造方法。半導體裝置具有形成於記憶胞區中的非揮發性記憶體及環繞記憶胞區的環狀結構區。在半導體裝置的製造方法中，在環狀結構區中形成基板的突起部。突起部從隔離絕緣層突出。接著，形成高k介電膜，藉以覆蓋突起部及隔離絕緣層。高k介電膜上形成有多晶矽膜。然後，圖案化多晶矽膜及高k介電膜。之後，於經圖案化的多晶矽膜及高k介電膜上形成絕緣層，藉以密封經圖案化的高k介電膜。

Description

半導體裝置及其製造方法
本發明是有關於一種半導體積體電路，且特別是有關於一種具有非揮發性記憶胞與周邊裝置的半導體裝置以及其製造方法。
在為了追求更高元件密度、更高效能及較低成本而演進至奈米技術製程的世代後，半導體產業已在基於微影蝕刻操作控制下伏層的平坦度上，面臨到許多挑戰。因應在智能卡(smart card)與車用領域方面的應用，採用非揮發性記憶(non-volatile memory；NVM)胞的快閃記憶體的體積不停地被縮小以便內嵌至CMOS邏輯積體電路(ICs)中。尤其是，整合NVM胞的製程與周邊邏輯電路的製程變得越發複雜且重要。
一種具有形成於記憶胞區中的非揮發性記憶體及環繞所述記憶胞區的環狀結構區的半導體裝置的製造方法包括至少以下 步驟。在環狀結構區中形成基板的突起部。突起部從隔離絕緣層突出。接著，形成高k介電膜，藉以覆蓋突起部及隔離絕緣層。在高k介電膜上形成多晶矽膜。然後，圖案化多晶矽膜及高k介電膜。之後，於經圖案化的多晶矽膜及高k介電膜上形成絕緣層，藉以密封經圖案化的高k介電膜。
一種具有形成於記憶胞區中的非揮發性記憶體、形成於周邊區中的邏輯電路以及使記憶胞區與所述周邊區分離的環狀結構區半導體裝置的製造方法包括至少以下步驟。先形成記憶胞結構。接著，於環狀結構區中形成基板的突起部，突起部從隔離絕緣層突出。然後，於環狀結構區中形成高k介電膜，藉以覆蓋突起部及隔離絕緣層，並於周邊區中形成高k介電膜。於高k介電膜上形成多晶矽膜。之後，圖案化多晶矽膜及高k介電膜，藉以在周邊區中形成閘極結構且在環狀結構區中形成環狀結構。接著，於周邊區中的閘極結構的相反側邊及環狀結構的側邊上形成絕緣側壁間隔壁。在環狀結構區中，經圖案化的高k介電膜是被經圖案化的多晶矽膜及絕緣間隔壁密封。
一種半導體裝置包括形成於基板的記憶胞區中的非揮發性記憶體、形成於基板的周邊區中的邏輯電路、環繞記憶胞區並使記憶胞區與周邊區分離的環狀結構以及配置於環狀結構上的層間介電層。環狀結構包括第一框形多晶矽層、配置於第一框形多晶矽層與基板之間的第一介電層以及形成於第一框形多晶矽層的側邊上的第一側壁間隔壁。第一介電層藉由第一側壁間隔壁而與 層間介電層實體分離。
X1-X1‧‧‧線
A1‧‧‧區域
MR‧‧‧NVM環狀結構
MA‧‧‧記憶胞區
LR‧‧‧邏輯區環狀結構
LA‧‧‧周邊邏輯電路區
10‧‧‧基板
12‧‧‧襯墊氧化層
14‧‧‧氮化層
15、15A、15B、15C‧‧‧隔離絕緣層
W1、W2、W3、W4‧‧‧寬度
S1、S2、S1‧‧‧距離
40‧‧‧硬遮罩層
21‧‧‧第一介電層
50‧‧‧第一多晶矽層
D1、W5‧‧‧厚度
D2‧‧‧蝕刻量
D3、D4‧‧‧深度
D5‧‧‧總量
D6‧‧‧高度
CS‧‧‧NVM胞結構
FG‧‧‧浮動閘極圖案
52‧‧‧第一絕緣層
54‧‧‧第二多晶矽層
56‧‧‧第二絕緣層
58‧‧‧第二側壁間隔壁
CG‧‧‧控制閘極
60‧‧‧字元線
64‧‧‧第一側壁間隔壁
66、EG‧‧‧抹除閘極線
68‧‧‧氧化層
70‧‧‧擴散層
72‧‧‧蝕刻終止層
74‧‧‧記憶胞保護層
SG‧‧‧選擇閘極
PT‧‧‧突起部
80、80A、80B‧‧‧高k介電膜
80C‧‧‧殘留的高k介電膜
80X‧‧‧高k介電殘留物
ST‧‧‧台階
Dx‧‧‧台階高度
82、82A、82B‧‧‧介面層
85‧‧‧多晶矽膜
85A、85B、85C‧‧‧多晶矽層
85X‧‧‧多晶矽覆蓋層
86、86A、86B‧‧‧頂蓋層
90、90A、90B、90C、90X‧‧‧側壁間隔壁
95‧‧‧源極/汲極擴散區
95A‧‧‧擴散區
100‧‧‧層間介電層
本揭露將藉由以下詳細說明結合附圖進行閱讀而得到最佳的理解。要強調的是，各種特徵並未根據業界標準實務而按比例繪製且僅供說明之用。事實上，為論述清晰起見，各種特徵的尺寸可任意增大或減小。
圖1A與圖1B分別為根據本揭露實施例所繪示的半導體裝置在製程順序中一階段的平面圖(佈局)與剖面圖。
圖2為根據本揭露實施例所繪示的半導體裝置在製程順序中一階段的剖面圖。
圖3為根據本揭露實施例所繪示的半導體裝置在製程順序中一階段的剖面圖。
圖4為根據本揭露實施例所繪示的半導體裝置在製程順序中一階段的剖面圖。
圖5為根據本揭露實施例所繪示的半導體裝置在製程順序中一階段的剖面圖。
圖6為根據本揭露實施例所繪示的半導體裝置在製程順序中一階段的剖面圖。
圖7為根據本揭露實施例所繪示的半導體裝置在製程順序中一階段的剖面圖。
圖8為根據本揭露一些實施例所繪示的記憶胞區的放大剖面 圖。
圖9為根據本揭露實施例所繪示的半導體裝置在製程順序中一階段的剖面圖。
圖10為根據本揭露實施例所繪示的半導體裝置在製程順序中一階段的剖面圖。
圖11A與圖11B分別為根據本揭露實施例所繪示的半導體裝置在製程順序中一階段的平面圖(佈局)與剖面圖。
圖12為根據本揭露實施例所繪示的半導體裝置在製程順序中一階段的剖面圖。
圖13為根據本揭露實施例所繪示的半導體裝置在製程順序中一階段的剖面圖。
圖14為根據本揭露實施例所繪示的環狀結構區的放大剖面圖。
圖15為根據本揭露其他實施例所繪示的半導體裝置在製程順序中一階段的平面圖(佈局)。
圖16為根據本揭露其他實施例所繪示的環狀結構區的剖面圖。
圖17為根據本揭露其他實施例所繪示的放大剖面圖。
圖18為根據本揭露其他實施例所繪示的環狀結構區的剖面圖。
圖19為根據本揭露其他實施例所繪示的放大剖面圖。
圖20為根據本揭露其他實施例所繪示的環狀結構區的剖面 圖。
圖21為根據本揭露其他實施例所繪示的放大剖面圖。
當理解，以下揭露內容提供許多不同實施例或實例，用以實現本發明的不同特徵。以下構件及配置的特定實施例或實例旨在使本揭露的說明能精簡化。當然，這些僅為舉例且而非意欲作出限制。例如，元件的尺寸不以所揭露範圍或數值為限，而可取決於製程條件及/或所需的裝置屬性。此外，於以下描述中，在第一特徵上方或在第一特徵上形成第二特徵可包括其中第二特徵與第一特徵是為直接接觸方式形成的實施例，且亦可包括其中第二特徵與第一特徵間可形成並插置有額外特徵而使第二特徵與第一特徵可不直接接觸的實施例。為求簡潔和清楚，各種特徵可隨意以不同的比例來繪示。
另外，為便於描述，可使用諸如「在......之下」、「在......下方」、「下部」、「在......上方」、「上部」以及其類似者的空間相對術語以描述諸圖中所說明的一個組件或特徵相對於另一組件或特徵的關係。除了附圖中所繪示的定向之外，所述空間相對術語意欲涵蓋裝置在使用或操作時的不同定向。裝置可以其他方式定向(旋轉90度或處於其他定向)，且本文中所用的空間相對描述詞可以同樣方式作出相應地解讀。另外，術語「以...來製成」可意味著開放性的「包括(comprising)」亦或封閉性的「包括(consisting of)」。
在本揭露實施例中，半導體裝置包括非揮發性記憶(non-volatile memory；NVM)胞以及周邊裝置(例如邏輯電路)。NVM胞一般是使用堆疊結構，其包括例如是多晶矽層的多層堆疊。周邊裝置一般包括具有單一多晶矽層的場效電晶體(field effect transistors；FETs)。在本揭露的各種實施例中，由主動區(擴散區)所形成的環狀結構(保護環)被提供至至少一個NVM區。
圖1A與圖1B分別為根據本揭露一些實施例所繪示的半導體裝置在製程順序中一階段的平面圖(佈局)與剖面圖。圖1B繪示圖1A沿著線X1-X1的剖面圖，其根據本案一些實施例繪示了半導體裝置製程中一個階段。圖2繪示圖1A中區域A1沿著線X1-X1的剖面圖。類似地，圖3至7、9、10、11B、12及13為對應圖1A中區域A1沿著線X1-X1的剖面圖。在一些實施例中，以MR標示的NVM環狀結構環繞記憶胞區(NVM胞陣列區)MA，而邏輯區環狀結構(周邊環狀結構區)LR則環繞周邊邏輯電路區LA，如圖1A所示。
一些實施例中，在製造NVM胞與周邊元件(例如，電晶體)前，NVM胞區中的基板會經蝕刻而於NVM胞區與周邊元件區之間做出「台階」(step)。台階高度(step height)是對應於在未有形成台階的情況下當層間介電(inter-layer dielectric；ILD)層形成時出現的高度差。以下實施例中，為簡明起見而未繪示出台階高度。
如圖1A與1B所示，襯墊氧化層12形成在基板10上且氮化層14進一步形成在襯墊氧化層12上。在一實施例中，基板10包括矽。基板10例如為雜質濃度在約1×1015cm-3至約5×1015cm-3範圍內的p型矽基板。在其他實施例中，所述基板包括雜質濃度在約1×1015cm-3至約5×1015cm-3範圍內的n型矽基板。
或者，基板10可包括：另一元素半導體，例如鍺；化合物半導體，其包括例如SiC及SiGe等的IV-IV族化合物半導體與例如GaAs、GaP、GaN、InP、InAs、InSb、GaAsP、AlGaN、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP等III-V族化合物半導體；或上述之組合。在一實施例中，基板10包括絕緣體上矽(silicon-on-insulator；SOI)基板的矽層。非晶矽(amorphous Si)或非晶碳化矽(amorphous SiC)等非晶質基板，或者氧化矽等絕緣材料，亦可用作基板10。基板10可包括已適當地摻雜有雜質(例如，p型或n型導電性)的各種區域。
襯墊氧化層12包括熱生長(thermally grown)氧化矽，而氮化層14包括氮化矽(SiN)。氧化矽及氮化矽可使用熔爐或化學氣相沉積(chemical vapor deposition；CVD)法或其他適當膜層形成操作來形成。在一些實施例中，襯墊氧化層12的厚度會在約5nm至約20nm的範圍內，而氮化層14的厚度則會在約50nm至約100nm的範圍內。
藉由圖案化操作的使用，襯墊氧化層12及氮化層14可 被圖案化成遮罩圖案。藉由將遮罩圖案做為蝕刻遮罩，使基板10蝕刻出溝渠，而後將絕緣材料形成於溝渠中，以形成隔離絕緣層(淺溝渠隔離)15(例如，15A、15B及15C)。用於隔離絕緣層15的絕緣材料例如是藉由低壓化學氣相沉積法(low pressure chemical vapor deposition；LPCVD)、電漿CVD法或可流動CVD法所形成的二氧化矽。在可流動CVD法中，所沉積的是可流動介電材料而非二氧化矽。可流動介電材料，正如其名所示，可在沉積時「流動」以填滿具有高深寬比的缺口或間隙。通常情況下，含矽前驅物中會加入各種化學物質以使沉積膜層能夠流動。在一些實施例中，所加入的是氮化氫鍵(nitrogen hydride bonds)。可流動介電前驅物的實例(特別是可流動的氧化矽前驅物)包含矽酸鹽、矽氧烷、甲基倍半矽氧烷(methyl silsesquioxane；MSQ)、氫倍半矽氧烷(hydrogen silsesquioxane；HSQ)、MSQ/HSQ、全氫矽氮烷(perhydrosilazane；TCPS)、全氫聚矽氮烷(perhydro-polysilazane；PSZ)、正矽酸乙酯(tetraethyl orthosilicate；TEOS)、或者例如三甲矽烷基胺(trisilylamine；TSA)的矽烷胺(silyl-amine)。這些可流動氧化矽材料是在多工序處理(multile-operation process)中形成。在沉積可流動膜之後，固化並接著退火可流動膜以移除不想要的元素，從而形成氧化矽。在不想要的元素被移除時，可流動膜層會緻密化並收縮。在一些實施例中，可進行多次退火處理。可流動膜會被固化及退火一次以上。隔離絕緣層15可為SOG、SiO、SiON、SiOCN或摻氟矽酸鹽 玻璃(fluoride-doped silicate glass；FSG)。隔離絕緣層15可摻雜有硼及/或磷。進一步地，進行例如化學機械研磨(CMP)法等平坦化操作，藉以暴露出氮化層14，如圖1A及1B所示。
如圖1A所示，框形的氮化層14分別環繞記憶胞區MA及周邊邏輯電路區LA。在一些實施例中，記憶胞(NVM)環狀結構MR的寬度W1會在約20nm至約1000nm的範圍內。在一些實施例中，邏輯區環狀結構LR的寬度W2會在約20nm至約1000nm的範圍內。在一些實施例中，隔離絕緣層15A的距離S1(記憶胞(NVM)環狀結構MR與記憶胞區MA之間的距離)會在約50nm至約10000nm的範圍內。在一些實施例中，隔離絕緣層15B的距離S2(記憶胞(NVM)環狀結構MR與邏輯區環狀結構LR之間的距離)會在約50nm至約10000nm的範圍內。在一些實施例中，隔離絕緣層15C的距離S3(邏輯區環狀結構LR與周邊邏輯電路區LA之間的距離)會在約20nm至約10000nm的範圍內。
然後，如圖3所示，藉由微影蝕刻操作來形成並圖案化硬遮罩層40而使記憶胞區MA被暴露出。硬遮罩層40例如是以SiN、SiO2、SiON、SiOC、SiC或任何其他合適材料來製成。
進一步地，如圖4所示，形成第一介電層21及第一多晶矽層50。第一介電層21是用作NVM胞的穿隧氧化層(tunnel oxide layer)並以氧化矽製成。一些實施例中，第一介電層21的厚度會在約1nm至約50nm的範圍內。第一介電層21可藉由熱氧化法或CVD法來形成。
第一多晶矽層50可藉由CVD法來形成。在一些實施例中，沉積的第一多晶矽層50的厚度會在約10nm至約300nm的範圍內。之後，在一些實施例中，藉由例如是化學機械研磨(CMP)法或回蝕刻(etch-back)法等平坦化操作來減小第一多晶矽層50的厚度。在一些實施例中，在平坦化操作後，第一多晶矽層50的厚度會在約10nm至約200nm的範圍內。第一多晶矽層50會被雜質做適當摻雜並用作NVM胞的浮動閘極(floating gate)。第一多晶矽層50可以非晶矽層來替代。
在第一多晶矽層50的毯覆層(blanket layer)形成後，會進行平坦化操作(例如，化學機械研磨(CMP)法)，如圖5所示。透過CMP法，可移除周邊邏輯電路區中的第一多晶矽層50，且環狀結構區中硬遮罩層40的厚度會因記憶胞區與周邊邏輯電路區間的台階而逐漸往記憶胞區方向減少，如圖5所示。
之後，進行回蝕刻操作。透過回蝕刻操作，可更進一步減小記憶胞區中的第一多晶矽層50的厚度。如圖6所示，在一些實施例中，在回蝕刻操作後，第一多晶矽層50的厚度D1會在約10nm至約100nm的範圍內。
進一步地，透過氫氟酸浸液(HF dipping)操作等濕式蝕刻操作來減小隔離絕緣層15A的厚度，如圖6所示。在一些實施例中，從基板10的上表面測得的隔離絕緣層15A的蝕刻量D2會在約5nm至約20nm的範圍內。值得注意的是，隔離絕緣層15B及15C是被硬遮罩層(保護層)40所覆蓋。
之後，形成NVM胞結構CS，如圖7所示。圖8為根據本揭露一些實施例所繪示的NVM胞結構的放大剖面圖。
在形成NVM胞結構CS前，記憶胞區以外的區域(例如，周邊邏輯電路區)是由保護層(例如，SiN)所覆蓋。第一多晶矽層50會透過合適的圖案化操作來被圖案化，藉以形成浮動閘極圖案(FG patterns)FG。在一些實施例中，浮動閘極圖案FG的寬度會在約20nm至約500nm的範圍內，且浮動閘極圖案FG的厚度會在約20nm至約500nm的範圍內。
在浮動閘極圖案FG形成後，浮動閘極圖案FG上會形成由第一絕緣層52、第二多晶矽層54(用作控制閘極CG)及第二絕緣層56(用作硬遮罩)堆疊成的堆疊層。在一些實施例中，第一絕緣層52會包括一或多個氧化矽層及一氮化矽層。在一些實施例中，第一絕緣層52可包括氧化矽/氮化矽/氧化矽(silicon oxide-silicon nitride-silicon oxide；ONO)結構，其分別具有約2至50nm、約2至90nm及約2至50nm的厚度。在一些實施例中，第二多晶矽層54的厚度會在約10nm至約200nm的範圍內。
在一些實施例中，第二絕緣層56包括厚度在約10nm至約500nm範圍內的氮化矽。在特定實施例中，第二絕緣層56會具有由厚度在約5nm至約100nm範圍內的氮化矽層、厚度在約5nm至約100nm範圍內的氧化矽層以及厚度在約10nm至約1000nm範圍內的氮化矽層所堆疊成的堆疊結構。這些膜層可藉由CVD法來形成。
接著，在一些實施例中，藉由微影蝕刻操作來圖案化所述堆疊層，藉以形成包括有第一絕緣層52、控制閘極CG及第二絕緣層56的閘極堆疊結構，如圖8所示。
進一步地，在閘極堆疊結構的相反主側面上形成第一側壁間隔壁64(CG間隔壁)，如圖8所示。在一些實施例中，第一側壁間隔壁64例如是以一或多層SiN、SiO2及SiON來製成，且具有範圍在約2nm至約100nm的厚度。在一些實施例中，第一側壁間隔壁64會包括氧化矽/氮化矽/氧化矽(ONO)結構，其分別具有約2至100nm、2至100nm及約2至100nm的厚度。
進一步地，在兩個閘極結構之間形成擴散層70及氧化層68，並形成第二側壁間隔壁58(FG spacers)，如圖8所示。在一些實施例中，第二側壁間隔壁58例如是以一或多層SiN、SiO2及SiON來製成(其可與第一側壁間隔壁相同或不同)，且具有範圍在約5nm至約100nm的厚度。
接著，形成字元線60(選擇閘極SG)及抹除閘極線66(EG)，如圖8所示。在一些實施例中，在形成字元線前，會形成有例如氧化矽或任何其他合適介電材料的閘極介電層62。字元線(選擇閘極SG)及抹除閘極線EG是以導電材料(例如，摻雜多晶矽)來製成。在一些實施例中，字元線(選擇閘極SG)及抹除閘極線EG的厚度會在約10nm至約200nm的範圍內。此外，可在字元線(選擇閘極SG)的側壁上形成第三側壁間隔壁(字元線間隔壁)。
進一步地，在MVN胞上形成蝕刻終止層72及記憶胞保護層74，如圖8所示。在一些實施例中，蝕刻終止層72例如是以氧化矽來製成，而記憶胞保護層74例如是以氮化矽、氮氧化矽、多晶矽或非晶矽來製成。
接著，如圖9所示，藉由一或多個蝕刻操作來移除環狀結構及周邊邏輯電路區中的硬遮罩層40、氮化層14及襯墊氧化層12會。透過所述蝕刻操作，隔離絕緣層15A、15B及15C會被部分地移除。在環狀結構區中，隔離絕緣層的厚度會被減小，藉以形成基板的突起部PT。在一些實施例中，從突起部PT的頂部到隔離絕緣層15A上方的深度D3會在約5nm至約50nm的範圍內。在一些實施例中，從突起部PT的頂部到隔離絕緣層15B上方的深度D4小於D3且會在約4nm至約49nm的範圍內。換言之，在鄰近突起部PT且位於較靠近記憶胞區處的隔離絕緣層15A的厚度小於在鄰近突起部PT且位於較遠離記憶胞區處的隔離絕緣層15B的厚度。再者，在一些實施例中，隔離絕緣層15C從基板突出的總量D5會在約0.5nm至約30nm的範圍內。
接著，形成高k介電膜80及多晶矽膜85，如圖10所示。高k介電膜80會形成在環狀結構區中以覆蓋突起部PT及隔離絕緣層15A、15B及15C，且亦會形成在周邊區中。高k介電膜80後續會用作邏輯電路的閘極介電層。高k介電膜80是以由Hf、Y、Ta、Ti、Al及Zr所組成的族群中至少一元素的氧化物來製成。高k介電膜80包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、 氧化鋯、氧化釔、氧化鉭、氧化鋁、氧化鈦、二氧化鉿-氧化鋁(HfO2-Al2O3)合金、其他合適高k介電材料及/或上述之組合。在特定實施例中，所採用的是HfO2。高k介電膜80可藉由CVD法或原子層沉積(atomic layer deposition；ALD)法來形成。在一些實施例中，高k介電膜80的厚度會在約1nm至約10nm的範圍內。此外，在高k介電膜80形成前，會形成有介面層(例如，化學氧化物或快速熱氧化物(rapid thermal oxide))。
多晶矽膜85後續會用作邏輯電路的閘極。在一些實施例中，多晶矽膜85的厚度會在約10nm至約200nm的範圍內。
之後，如圖11A及11B所示，會進行圖案化操作以在周邊邏輯電路區中形成具有高k介電膜80及閘極(多晶矽膜85)的閘極結構，如圖11B所示。圖11A繪示了平面圖(佈局)，而圖11B則為對應於圖11A中區域A1內線X1-X1所繪示的剖面圖。雖然周邊邏輯區中僅示出一個閘極(多晶矽膜85)，此僅用以簡單說明，而周邊邏輯區中會配置有一個以上且具有不同尺寸的閘極。
在NVM環狀結構MR中，高k介電膜80A及80B形成於基板的突起部PT的側邊與部分頂部上，藉以覆蓋突起部PT的角落。多晶矽層85A及85B進一步分別配置在高k介電膜80A及80B上。周邊邏輯電路區與NVM環狀結構MR中的多晶矽膜可同時被圖案化。因此，並不需要進行額外的微影操作。
如圖11A所示，多晶矽圖案呈現框形，且覆蓋NVM環狀結構MR內緣的內框圖案(多晶矽層85B)及覆蓋NVM環狀結 構MR外緣的外框圖案(多晶矽層85A)以中間隔有間隙(距離S1)的方式形成。在一些實施例中，內框圖案的寬度W3在約10nm至約5000nm的範圍內，且外框圖案的寬度W4在約10nm至約5000nm的範圍內。寬度W3可與寬度W4相同或不同。在一些實施例中，內框圖案與外框圖案間的間隙(距離S1)會在約15nm至約800nm的範圍內。
在本實施例中，在周邊邏輯電路區LA的邏輯區環狀結構LR中並未殘留有多晶矽層亦無高k介電膜。
進一步地，如圖12所示，移除蝕刻終止層72及記憶胞保護層74。接著，在多晶矽層85A及85B上以及高k介電膜80A及80B的側邊上形成側壁間隔壁90A及90B。高k介電膜80A及80B會藉由側壁間隔壁90A及90B而與多晶矽層85A及85B一同被密封。側壁間隔壁90A及90B是以一或多層氧化矽、氮化矽及氮氧化矽來製成。在一些實施例中，側壁間隔壁90A及90B的厚度W5(參見圖14)會在約2nm至約50nm的範圍內。在一些實施例中，從突起部PT的上表面算起，多晶矽層85A及85B及側壁間隔壁90A及90B的高度D6(參見圖14)會在約5nm至約2000nm的範圍內。側壁間隔壁也會形成在記憶胞區中選擇閘極的側邊。
在邏輯電路區中，側壁間隔壁90會形成在閘極(多晶矽膜85)的相反側邊以及閘極介電層(高k介電膜80)的側邊上，如圖12所示。
接著，進行源極/汲極的植入製程以在周邊邏輯電路區LA與記憶胞區MA中形成源極/汲極擴散區95。與此同時或在另一植入操作中，雜質會植入內框圖案與外框圖案間基板10被露出的空隙，從而形成擴散區95A，如圖13所示。圖14繪示了記憶胞結構的放大剖面圖。用於擴散區95A的雜質為BF2、P、As及/或Sb。當基板10包括p型基板時，擴散區95A會植入p型雜質以便施加基板偏壓(substrate bias)。擴散區95A是以框架形狀來形成，並作為保護環來電性保護記憶胞區MA。在裝置操作中，保護環與記憶胞中的基板具有相同的電位。在一些實施例中，雜質也會植入邏輯區環狀結構LR中，藉以形成保護環來電性保護周邊邏輯電路區LA。進一步地，在一些實施例中，在高k介電膜80形成之前(參見圖18及19)，會形成有介面層82、82A及82B(例如，化學氧化物或快速熱氧化物)以改善介面性質。除此之外，在特定實施例中，多晶矽膜/層85、85A及85B與高k介電膜80、80A及80B之間會形成有頂蓋層86、86A及86B(參見圖20及21)。頂蓋層例如是以TiN或TaN來製成。
進一步地，如圖14所示，層間介電(inter-layer dielectric；ILD)層100形成在圖13的結構上。記憶胞環狀結構中的高k介電膜會藉由側壁間隔壁90A及90B而與ILD層100實體分離。在一些實施例中，在形成ILD層100前，會先形成以SiN來製成的蝕刻終止層(etch stop layer；ESL)。在此種情況下，記憶胞環狀結構的高k介電膜則會藉由側壁間隔壁90A及90B而與ESL實體 分離。
在一些實施例中，圖14所示的結構會經歷進一步的CMOS處理以形成各式特徵，例如內連線孔、內連線金屬層與鈍化層(passivation layer)等。
在前述實施例中，在周邊邏輯電路區LA的邏輯區環狀結構LR中，這些實施例並不會殘留有多晶矽層亦無高k介電膜。然而，其他實施例中，多晶矽層與高k介電膜的框形圖案會形成在邏輯電路區中邏輯區環狀結構LR的外緣與內緣至少其中一者上。在圖15所示的實施例中，多晶矽層85C的框形圖案是形成在邏輯區環狀結構LR的外緣上(矽基板與隔離絕緣層15B間的台階)。進一步地，如圖16所示，殘留的高k介電膜80C會被多晶矽層85C及側壁間隔壁90C密封。其他實施例中，邏輯區環狀結構LR的內緣與外緣分別被框形的多晶矽層與側壁覆蓋。若如圖18及19所示而形成有介面層，則殘留的高k介電膜80A及80B則會被多晶矽層85A及85B與介面層82A及82B密封。
此外，前文所述方法及結構可應用在任何形成有高k介電殘留物的台階上。
圖17為根據本揭露其他實施例所繪示的位於記憶胞環狀結構與邏輯區環狀結構間的台階周遭的放大剖面圖。在本實施例中，台階ST是藉由隔離絕緣層15來形成。基於各種設計及/或製程需求，半導體裝置的一或多個部份會包括所述台階結構。當台階高度Dx超過例如約15nm(例如，15nm至30nm(或50mn)) 時，若未形成有多晶矽覆蓋層，則高k介電殘留物可能形成為具有露出的側壁(exposed sidewall)。若有形成如圖20及21所示的介面層及頂蓋層，則殘留的高k介電膜80A及80B會被頂蓋層86A及86B與介面層82A及82B密封。
然而，藉由形成多晶矽覆蓋層85X來覆蓋台階ST的邊緣以及藉由形成側壁間隔壁90X，高k介電殘留物80X可從ILD層100處被密封。
台階ST可由半導體裝置的各種元件來形成，例如隔離絕緣層、基板及/或虛設圖案，而且此種台階是在形成高k介電膜之前形成。應注意的是，在一些實施例中台階高度(Dx)可能未超過30nm。此外，應注意的是，多晶矽覆蓋層85X一般為框形或者環繞另一元件的環形，但多晶矽覆蓋層85X亦可為條狀。
在一些實施例中，亦會使用採用閘極替換技術(gate replacement technology)的金屬閘極結構。在一些實施例中，類似於前述實施例，環狀結構中配置在高k介電膜上的多晶矽層並未被金屬閘極結構所替代。在一些實施例中，環狀結構中配置在高k介電膜上的多晶矽層會被金屬閘極結構所替代。在特定實施例中，環狀結構中配置在高k介電膜上的多晶矽層會被部分地或整體地轉換成矽化物層。
當可理解，本文中未必述及全部功效，所有實施例或實例不限為提供特定功效所需，且其他實施例或實例亦可能提供有不同的功效。
如上所述，高k介電膜80A及80B是以金屬氧化物來製成。若高k介電膜持續露出，金屬污染可能會發生在後續製造操作中。舉例而言，高k介電殘留物可能因為突起部和隔離絕緣層間台階高度出現大落差而形成於環狀結構(突起部)的側壁中。藉由前述操作及結構，可使高k介電膜80A及80B被密封且可避免金屬污染。此外，本揭露的方法及結構亦可用以避免高k介電殘留物的剝離。
根據本揭露的一種態樣，在半導體裝置的製造方法中，所述半導體裝置具有形成於記憶胞區中的非揮發性記憶體及環繞所述記憶胞區的環狀結構區。在本方法中，在環狀結構區中形成基板的突起部。突起部從隔離絕緣層突出。接著，形成高k介電膜，藉以覆蓋突起部及隔離絕緣層。在高k介電膜上形成多晶矽膜。然後，圖案化多晶矽膜及高k介電膜。之後，於經圖案化的多晶矽膜及高k介電膜上形成絕緣層，藉以密封經圖案化的高k介電膜。在一實施例中，在平面圖中所述突起部環繞所述記憶胞區。在一實施例中，所述高k介電膜是以由Hf、Y、Ta、Ti、Al及Zr所組成的族群中至少一元素的氧化物來製成。在一實施例中，所述隔離絕緣層在鄰近所述突起部且位於較靠近所述記憶胞區處的厚度小於所述隔離絕緣層在鄰近所述突起部且位於較遠離所述記憶胞區處的厚度。在一實施例中，所述多晶矽膜及所述高k介電膜經圖案化而使所述突起部的邊緣被經圖案化的所述多晶矽膜及所述高k介電膜覆蓋。在一實施例中，所述多晶矽膜及所述 高k介電膜經圖案化而使所述突起部的中間部分露出。在一實施例中，經圖案化的所述高k介電膜經密封而使經圖案化的所述高k介電膜的上表面被經圖案化的所述多晶矽膜覆蓋且使經圖案化的所述高k介電膜的側邊被所述絕緣層覆蓋。在一實施例中，所述絕緣層是以由二氧化矽、氮化矽及氮氧化矽所組成的族群中至少一者來製成。在一實施例中，突起部是藉由以下步驟來形成：以絕緣材料填滿形成於基板中的第一溝渠及第二溝渠，維持所述第二溝渠中所述絕緣材料的厚度，同時減小所述第一溝渠中所述絕緣材料的厚度，以及進一步減小所述第一溝渠中所述絕緣材料的所述厚度並減小所述第二溝渠中所述絕緣材料的所述厚度，藉以形成從形成於所述第一溝渠及所述第二溝渠中的所述隔離絕緣層突出的所述突起部。
根據本揭露的一種態樣，在半導體裝置的製造方法中，所述半導體裝置具有形成於記憶胞區中的非揮發性記憶體、形成於周邊區中的邏輯電路以及使所述記憶胞區與所述周邊區分離的環狀結構區。在所述方法中，先形成記憶胞結構。接著，於所述環狀結構區中形成基板的突起部，所述突起部從隔離絕緣層突出。然後，於所述環狀結構區中形成高k介電膜，藉以覆蓋所述突起部及所述隔離絕緣層，並於所述周邊區中形成所述高k介電膜。於高k介電膜上形成多晶矽膜。之後，圖案化所述多晶矽膜及所述高k介電膜，藉以在所述周邊區中形成閘極結構且在所述環狀結構區中形成環狀結構。接著，於所述周邊區中的所述閘極 結構的相反側邊及所述環狀結構的側邊上形成絕緣側壁間隔壁。在所述環狀結構區中，經圖案化的所述高k介電膜是被經圖案化的所述多晶矽膜及所述絕緣間隔壁密封。在一實施例中，在所述高k介電膜形成前，所述記憶胞結構被保護層覆蓋。在一實施例中，在平面圖中所述突起部環繞所述記憶胞區。在一實施例中，所述高k介電膜是以由Hf、Y、Ta、Ti、Al及Zr所組成的族群中至少一元素的氧化物來製成。在一實施例中，所述隔離絕緣層在鄰近所述突起部且位於較靠近所述記憶胞區處的厚度小於所述隔離絕緣層在鄰近所述突起部且位於較遠離所述記憶胞區處的厚度。在一實施例中，所述環狀結構包括覆蓋所述突起部的內緣的內環狀結構以及覆蓋所述突起部的外緣的外環狀結構。在一實施例中，所述內環狀結構藉由絕緣層而與所述外環狀結構分離。在一實施例中，經圖案化的所述高k介電膜經密封而使經圖案化的所述高k介電膜的上表面被經圖案化的所述多晶矽膜覆蓋且使經圖案化的所述高k介電膜的側面被所述絕緣層覆蓋。在一實施例中，所述絕緣層是以由二氧化矽、氮化矽及氮氧化矽所組成的族群中至少一者來製成。
根據本揭露的一種態樣，一種半導體裝置包括形成於基板的記憶胞區中的非揮發性記憶體、形成於所述基板的周邊區中的邏輯電路、環繞所述記憶胞區並使所述記憶胞區與所述周邊區分離的環狀結構以及配置於所述環狀結構上的層間介電層。所述環狀結構包括第一框形多晶矽層、配置於所述第一框形多晶矽層 與所述基板之間的第一介電層以及形成於所述第一框形多晶矽層的側邊上的第一側壁間隔壁。所述第一介電層藉由所述第一側壁間隔壁而與所述層間介電層實體分離。在一實施例中，更提供有環繞所述第一框形多晶矽層的第二框形多晶矽層。
以上概述了數個實施例及實例的特徵，使本領域具有通常知識者能更佳瞭解本揭露的態樣。本領域具有通常知識者應理解，其可輕易地使用本揭露做為設計或修改其他製程與結構的依據，以實行本文所介紹的實施例及實例的相同目的及/或達到相同優點。本領域的技術人員亦應認識到，此類等效構造並不脫離本發明的精神以及範疇，且其可在不脫離本發明的精神以及範疇的情況下在本文中進行各種改變、替代以及更改。

Claims (10)

  1. 一種半導體裝置的製造方法，所述半導體裝置具有形成於記憶胞區中的非揮發性記憶體及環繞所述記憶胞區的環狀結構區，所述方法包括：於所述環狀結構區中形成基板的突起部，所述突起部從隔離絕緣層突出，且所述基板與所述突起部為一體成形；形成高k介電膜，藉以覆蓋所述突起部及所述隔離絕緣層；於所述高k介電膜上形成多晶矽膜；圖案化所述多晶矽膜及所述高k介電膜；以及於經圖案化的所述多晶矽膜及所述高k介電膜上形成絕緣層，藉以密封經圖案化的所述高k介電膜。
  2. 如申請專利範圍第1項所述的方法，其中所述突起部是藉由以下步驟而形成：以絕緣材料填滿形成於基板中的第一溝渠及第二溝渠；維持所述第二溝渠中所述絕緣材料的厚度，同時減小所述第一溝渠中所述絕緣材料的厚度；以及進一步減小所述第一溝渠中所述絕緣材料的所述厚度並減小所述第二溝渠中所述絕緣材料的所述厚度，藉以形成從形成於所述第一溝渠及所述第二溝渠中的所述隔離絕緣層突出的所述突起部。
  3. 一種半導體裝置的製造方法，所述半導體裝置具有形成於記憶胞區中的非揮發性記憶體、形成於周邊區中的邏輯電路以及使所述記憶胞區與所述周邊區分離的環狀結構區，所述方法包括：形成記憶胞結構；於所述環狀結構區中形成基板的突起部，所述突起部從隔離絕緣層突出，且所述基板與所述突起部為一體成形；於所述環狀結構區中形成高k介電膜，藉以覆蓋所述突起部及所述隔離絕緣層，並於所述周邊區中形成所述高k介電膜；於所述高k介電膜上形成多晶矽膜；圖案化所述多晶矽膜及所述高k介電膜，藉以在所述周邊區中形成閘極結構且在所述環狀結構區中形成環狀結構；以及於所述周邊區中的所述閘極結構的相反側邊及所述環狀結構的側邊上形成絕緣側壁間隔壁，其中在所述環狀結構區中，經圖案化的所述高k介電膜被經圖案化的所述多晶矽膜及所述絕緣間隔壁密封。
  4. 如申請專利範圍第1項或第3項所述的方法，其中在平面圖中所述突起部環繞所述記憶胞區。
  5. 如申請專利範圍第1項或第3項所述的方法，其中所述高k介電膜是以由Hf、Y、Ta、Ti、Al及Zr所組成的族群中至少一元素的氧化物來製成。
  6. 如申請專利範圍第1項或第3項所述的方法，其中所述隔離絕緣層在鄰近所述突起部且位於較靠近所述記憶胞區處的厚度小於所述隔離絕緣層在鄰近所述突起部且位於較遠離所述記憶胞區處的厚度。
  7. 如申請專利範圍第1項或第3項所述的方法，其中經圖案化的所述高k介電膜經密封而使經圖案化的所述高k介電膜的上表面被經圖案化的所述多晶矽膜覆蓋且使經圖案化的所述高k介電膜的側面被所述絕緣層覆蓋。
  8. 如申請專利範圍第1項或第3項所述的方法，其中所述絕緣層是由二氧化矽、氮化矽及氮氧化矽所組成的族群中至少一者來製成。
  9. 一種半導體裝置，包括：非揮發性記憶體，所述非揮發性記憶體形成於基板的記憶胞區中；邏輯電路，所述邏輯電路形成於所述基板的周邊區中；環狀結構，所述環狀結構環繞所述記憶胞區並使所述記憶胞區與所述周邊區分離；以及層間介電層，所述層間介電層配置於所述環狀結構上，其中：所述環狀結構包括：第一框形多晶矽層；第一介電層，所述第一介電層配置於所述第一框形多晶矽層與所述基板之間；以及第一側壁間隔壁，所述第一側壁間隔壁形成於所述第一框形多晶矽層的側邊上，且所述第一介電層藉由所述第一側壁間隔壁而與所述層間介電層實體分離。
  10. 如申請專利範圍第9項所述的一種半導體裝置，更包括第二框形多晶矽層，所述第二框形多晶矽層環繞所述第一框形多晶矽層。
TW106136008A 2016-12-28 2017-10-20 半導體裝置及其製造方法 TWI658574B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201662439739P 2016-12-28 2016-12-28
US62/439,739 2016-12-28
US15/698,469 2017-09-07
US15/698,469 US10770469B2 (en) 2016-12-28 2017-09-07 Semiconductor device and method of manufacturing the same

Publications (2)

Publication Number Publication Date
TW201841350A TW201841350A (zh) 2018-11-16
TWI658574B true TWI658574B (zh) 2019-05-01

Family

ID=62630132

Family Applications (1)

Application Number Title Priority Date Filing Date
TW106136008A TWI658574B (zh) 2016-12-28 2017-10-20 半導體裝置及其製造方法

Country Status (4)

Country Link
US (1) US10770469B2 (zh)
KR (1) KR101978061B1 (zh)
CN (1) CN108257967B (zh)
TW (1) TWI658574B (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102017122526B4 (de) 2016-12-28 2022-07-28 Taiwan Semiconductor Manufacturing Co. Ltd. Halbleitervorrichtung und Verfahren zum Herstellen von dieser
US10770469B2 (en) 2016-12-28 2020-09-08 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of manufacturing the same
US10861553B2 (en) 2018-09-27 2020-12-08 Taiwan Semiconductor Manufacturing Co., Ltd. Device-region layout for embedded flash
DE102019112410A1 (de) 2018-09-27 2020-04-02 Taiwan Semiconductor Manufacturing Co. Ltd. Bauelementbereich-Layout für eingebetteten Flash-Speicher
US11309316B1 (en) 2020-10-20 2022-04-19 Nanya Technology Corporation Semiconductor device with single step height and method for fabricating the same
TWI756005B (zh) * 2021-01-04 2022-02-21 力晶積成電子製造股份有限公司 半導體裝置及其製造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200719471A (en) * 2005-07-26 2007-05-16 Ibm Non-volatile switching and memory devices using vertical nanotubes
TWI355715B (en) * 2006-04-10 2012-01-01 Samsung Electronics Co Ltd Semiconductor device having non-volatile memory an
US20150099353A1 (en) * 2010-05-25 2015-04-09 Jung-Geun Jee Non-Volatile Memory Devices and Methods of Manufacturing the Same
CN105374876A (zh) * 2014-08-20 2016-03-02 台湾积体电路制造股份有限公司 具有U形沟道的FinFET晶体管

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6429068B1 (en) 2001-07-02 2002-08-06 International Business Machines Corporation Structure and method of fabricating embedded vertical DRAM arrays with silicided bitline and polysilicon interconnect
KR100541054B1 (ko) 2004-03-23 2006-01-11 삼성전자주식회사 하드마스크 스페이서를 채택하여 3차원 모오스 전계효과트랜지스터를 제조하는 방법
KR100578646B1 (ko) 2004-06-30 2006-05-11 주식회사 하이닉스반도체 플래쉬 메모리 소자의 플로팅 게이트 형성 방법
JP5055907B2 (ja) 2005-10-05 2012-10-24 サンケン電気株式会社 半導体装置
JP4791799B2 (ja) 2005-11-07 2011-10-12 株式会社東芝 半導体記憶装置及びその製造方法
JP4789754B2 (ja) 2006-08-31 2011-10-12 富士通セミコンダクター株式会社 半導体装置の製造方法
KR100880341B1 (ko) 2007-06-27 2009-01-28 주식회사 하이닉스반도체 플래시 메모리 소자의 소자 분리막 형성 방법
JP2010272649A (ja) * 2009-05-20 2010-12-02 Panasonic Corp 半導体装置及びその製造方法
KR20110117988A (ko) * 2010-04-22 2011-10-28 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
KR101882360B1 (ko) 2012-03-20 2018-07-26 삼성전자주식회사 매립 게이트 구조물을 포함하는 반도체 장치 및 그 제조 방법
US8859388B2 (en) * 2012-07-13 2014-10-14 International Business Machines Corporation Sealed shallow trench isolation region
US9269766B2 (en) * 2013-09-20 2016-02-23 Globalfoundries Singapore Pte. Ltd. Guard ring for memory array
US10770469B2 (en) 2016-12-28 2020-09-08 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of manufacturing the same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200719471A (en) * 2005-07-26 2007-05-16 Ibm Non-volatile switching and memory devices using vertical nanotubes
TWI355715B (en) * 2006-04-10 2012-01-01 Samsung Electronics Co Ltd Semiconductor device having non-volatile memory an
US20150099353A1 (en) * 2010-05-25 2015-04-09 Jung-Geun Jee Non-Volatile Memory Devices and Methods of Manufacturing the Same
CN105374876A (zh) * 2014-08-20 2016-03-02 台湾积体电路制造股份有限公司 具有U形沟道的FinFET晶体管

Also Published As

Publication number Publication date
CN108257967A (zh) 2018-07-06
KR20180077010A (ko) 2018-07-06
CN108257967B (zh) 2020-12-18
US20180182772A1 (en) 2018-06-28
US10770469B2 (en) 2020-09-08
TW201841350A (zh) 2018-11-16
KR101978061B1 (ko) 2019-05-13

Similar Documents

Publication Publication Date Title
TWI658574B (zh) 半導體裝置及其製造方法
US11271089B2 (en) Method for manufacturing semiconductor structure with unleveled gate structure
TWI619178B (zh) 半導體裝置及其製造方法
TWI415263B (zh) 半導體裝置及其製造方法
TWI759277B (zh) 半導體元件、鰭式場效電晶體元件及其形成方法
US10332882B2 (en) Semiconductor device having protective structure over shallow trench isolation region and fabricating method thereof
TWI700782B (zh) 半導體元件及其製造方法
TW201717398A (zh) 半導體裝置及其製造方法
KR102279470B1 (ko) 자기 정렬 접촉부 및 비아의 형성을 용이하게 하기 위한 마스크 층의 사용
TWI473166B (zh) 半導體元件的製造方法
CN109494219B (zh) 集成电路
US9748256B2 (en) Semiconductor device and method of forming the same
TWI652803B (zh) 半導體裝置及其製造方法
US20170032971A1 (en) Gate structure with multiple spacer and method for manufacturing the same
US9691867B2 (en) Semiconductor device including spacers having different dimensions
TW201820427A (zh) 半導體元件的製造方法
CN108735670B (zh) 一种半导体器件及其制造方法和电子装置
CN106409765B (zh) 半导体结构及其形成方法
US11864381B2 (en) Semiconductor device and method of manufacturing the same
CN111384160B (zh) 场效应晶体管的制作方法、场效应晶体管及栅极结构
KR20140028981A (ko) 반도체 소자 및 그 제조 방법