TW201820427A - 半導體元件的製造方法 - Google Patents

半導體元件的製造方法 Download PDF

Info

Publication number
TW201820427A
TW201820427A TW106136766A TW106136766A TW201820427A TW 201820427 A TW201820427 A TW 201820427A TW 106136766 A TW106136766 A TW 106136766A TW 106136766 A TW106136766 A TW 106136766A TW 201820427 A TW201820427 A TW 201820427A
Authority
TW
Taiwan
Prior art keywords
layer
gate stack
component
gate
semiconductor device
Prior art date
Application number
TW106136766A
Other languages
English (en)
Other versions
TWI756283B (zh
Inventor
謝元淳
曾伯逸
陳建豪
賴經綸
宋大衛
謝明峰
黃奕齊
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW201820427A publication Critical patent/TW201820427A/zh
Application granted granted Critical
Publication of TWI756283B publication Critical patent/TWI756283B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H01L21/845—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body including field-effect transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H01L21/86—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body the insulating body being sapphire, e.g. silicon on sapphire structure, i.e. SOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain

Abstract

半導體元件的製造方法包含在基板上沉積矽層，移除一部分的矽層以形成閘極堆疊，以及在閘極堆疊上進行氫處理以修復堆疊結構中的多個空隙。

Description

半導體元件的製造方法
本揭露是關於半導體元件的製造方法。
非晶矽，亦稱為α-Si，是應用於諸如場效應電晶體、太陽能電池、薄膜電晶體、圖像傳感器和微電子機械系統的各種電子裝置中的材料。
在鰭狀場效應電晶體(finFET)的製造期間，閘極堆疊最初包含非晶矽和/或多晶矽。在執行與鰭狀場效應電晶體相關聯的各種處理之後，隨後移除非晶矽和/或多晶矽並用導電材料代替。
本揭露內容之一態樣，提供一種製造半導體元件的方法，包含下列步驟：沉積矽層於基板上。移除一部分的矽層以形成閘極堆疊。執行氫處理於閘極堆疊上，其中氫處理係用於誘導矽原子的遷移。
100、300、400、500、600‧‧‧半導體裝置
110、310、410、510、610‧‧‧基板
111、311、411、511、611‧‧‧鰭狀結構
112、312、412、512、612‧‧‧隔離結構
120‧‧‧部件
120A、320A、420A、520A、620A‧‧‧第一部件
120B、320B、420A、520B、620B‧‧‧第二部件
120C、320C、420C、520C、620C‧‧‧第三部件
130A、130B、130C、330A、330B、330C、430A、430B、430C、530A、530B、530C、630A、630B、630C‧‧‧閘極堆疊
140、340‧‧‧間隔物
150、350、450、550‧‧‧源極/汲極特徵
160、360‧‧‧蝕刻停止層
170、370‧‧‧層間介電質
200‧‧‧方法
210、220、230、232、240、250‧‧‧步驟
331、531、631‧‧‧閘極介電層
332、532、632‧‧‧矽層
333‧‧‧氮化矽
334‧‧‧氧化物層
335‧‧‧空隙
380‧‧‧氫處理
491、591A、591B、691‧‧‧介面層
492、592A、592B、692‧‧‧高k介電層
493、593A、593B、693‧‧‧功函數層
494、594、694‧‧‧金屬層
當與附圖一起閱讀時，從以下詳細描述中可以更好地理解本公開的各方面。值得注意的是，按照行業的標準做法，並沒有按比例繪製各種特徵。事實上，為了清楚的討論，可以任意地增加或減少各種特徵的尺寸。
第1圖是根據一個或多個實施例中具有矽層的半導體裝置的橫剖面圖。
第2圖是根據一個或多個實施例中製造半導體裝置的方法的流程圖。
第3A圖至第3E圖是根據一個或多個實施例中製造半導體裝置之不同階段的橫剖面圖。
第4圖是根據一個或多個實施例中半導體裝置的橫剖面圖。
第5圖是根據一個或多個實施例中半導體裝置的橫剖面圖。
第6圖是根據一個或多個實施例中半導體裝置的橫剖面圖。
以下公開內容提供了用於實現所提供主題之不同特徵的許多不同實施例或示例。下面描述組件、數值、步驟、材料、排列等的具體示例以簡化本公開。這些僅僅是示例，而不是限制性的。其它組件、數值、步驟、材料、排列等是須被考慮的。例如，在接下來的描述中，在第二特徵之 上形成第一特徵可以包含其中第一特徵和第二特徵的形成為直接接觸的實施例，並且還可以包含在第一特徵和第二特徵之間形成額外特徵的實施例，使得第一特徵和第二特徵可能不是直接接觸的。此外，本公開可以重複各種示例中的附圖標記和/或字母。此重複是為了簡單和清楚的目的，本身並不規定所討論的各種實施例和/或配置之間的關係。
此外，在本文中使用諸如「下」、「上」等之類的空間相對術語，以便於描述如圖示中一個元件或特徵與另一個元件或特徵的關係。空間相對術語旨在包含除了附圖所示之取向以外的裝置之不同取向的使用或步驟。
積體電路(IC)行業經歷了快速增長。半導體材料和設計的技術進步已經產生了幾代積體電路，其中每新一代皆具有比上一代更小和更複雜的電路。非晶矽或多晶矽被廣泛用於製造各種電路設計的主動元件和被動元件，包含記憶體、振盪器、限流電阻、靜電放電(electrostatic discharge,ESD)保護或阻抗匹配。在一些情況下，所製造的電阻器透過摻雜非晶矽堆疊以實現目標電阻。儘管使用非晶矽或多晶矽降低了製造成本，但由於裝置的幾何尺寸縮小，電性能變得更加敏感。例如，來自非晶矽周圍材料的多個突起填充了非晶矽的空隙。這些突起增加了裝置的預期功能與裝置的實際性能之間的偏差。進行氫處理以誘導矽原子的遷移，以便在形成閘極間隔物之前修復空隙。因此，與未經氫處理形成的裝置相比，使用氫處理形成的裝置能夠提高電性的均勻性，從而提高了製造成品率。
第1圖是根據一個或多個實施例的半導體裝置100的橫剖面圖。半導體裝置100包含基板110、第一部件120A、第二部件120B、第三部件120C(統稱為部件120)、多個閘極堆疊130A-130C(統稱為閘極堆疊130)、間隔物140、源極/汲極特徵150、蝕刻停止層160和層間介電質(inter-layer dielectric,ILD)170。半導體裝置100還包含從基板110延伸的多個鰭狀結構111。隔離結構112與鰭狀結構111相鄰。在部分實施例中，至少一個隔離結構112位於相鄰的鰭狀結構111之間。鰭狀結構111沿第一方向平行配置，隔離結構112沿第一方向隔離鰭狀結構111。在一些實施例中，隔離結構112在垂直於第一方向的第二方向上隔離兩個鰭狀結構111。在至少一個實施例中，隔離結構112被稱為淺溝槽隔離(shallow trench isolation,STI)特徵。隔離結構112包含介電材料，例如氧化矽、氮化矽或另一種合適的材料。鰭狀結構111的頂表面在隔離結構112的頂表面之上。
基板110包含塊體半導體材料，例如矽、鍺、矽鍺、碳化矽、III-V族化合物或其它合適的材料。在一些實施例中，基板110是絕緣體上矽(silicon on insulator,SOI)基板或藍寶石上矽(silicon on sapphire,SOS)基板。在一些實施例中，基板100包含與鰭狀結構111相同的材料。在一些實施例中，基板100包含與鰭狀結構111不同的材料。
在一些實施例中，第一部件120A被稱為主動元 件，例如鰭狀場效應電晶體，第二部件120B被稱為第一被動元件，例如電容器，並且第三部件120C被稱為第二被動元件，如電阻器。第一部件120A和第二部件120B在鰭狀結構111之上，第三部件120C在隔離結構112上。在一些實施例中，第一部件120A和第二部件120B在相同的鰭狀結構111上。在一些實施例中，第一部件120A和第二部件120A部件120B在不同的鰭狀結構111上。本領域普通技術人員將意識到，在某些情況下，第三部件120C在鰭狀結構111之上。例如，在第二被動元件是電阻器的一些實施例中，第三部件120C在鰭狀結構111和隔離結構112兩者上延伸。在一些實施例中，附加部件，例如二極管、雙極性接面型電晶體(bipolar junction transistor)、三閘極場效應電晶體(tri-gate field effect transistor)、閘極全環場效應電晶體(gate-all-around field effect transistor)、保險絲或電感器，將根據各種積體電路設計要求在基板110上。本領域普通技術人員將理解，在部件120是平面部件的一些實施例中，部件120直接形成在基板110的頂表面上方。
閘極堆疊130在鰭狀結構111和隔離結構112之上。在一些實施例中，每個閘極堆疊130包含多個層，例如介電層、非結晶層和硬掩模層。在一些實施例中，介電層包含氧化矽層。在一些實施例中，非結晶層包含非晶矽層、非晶矽鍺層或非晶鍺層。在一些實施例中，硬掩模包含氮化矽層和氧化物層，例如電漿增強氧化物(plasma-enhanced oxide,PEOX)。作為另一實施例，每個閘極堆疊130包含 多晶層，例如多晶矽層或多晶矽鍺層。在一些實施例中，每個閘極堆疊130包含單層，例如非晶矽層或多晶矽層。每個閘極堆疊130的頂表面與彼此的閘堆疊頂表面共面。在每個閘極堆疊130包含多個層的一些實施例中，第三部件120C的矽層的厚度大於第一部件120A或第二部件120B的矽層的厚度，因為鰭狀結構111的頂表面高於隔離結構112的頂表面。在一些實施例中，每個閘極堆疊130包含與彼此的閘極堆疊相同的材料。在一些實施例中，至少一個閘極堆疊130包含與至少一個其它閘極堆疊130不同的材料。
間隔物140在基板110上並且沿著閘極堆疊130的側壁。間隔物140具有D形、I形或L形，以限定輕摻雜的汲極(lightly doped drain,LDD)區域，以幫助避免熱載子注入(hot carrier injection,HCI)。在一些實施例中，間隔物140包含單個介電層，例如氧化矽、氮化矽、氮氧化矽或其它合適的材料。在一些實施例中，間隔物140包含多個介電層，例如氧化物-氮化物-氧化物(oxide-nitride-oxide,ONO)結構。基於輕摻雜汲極區域的各種要求，間隔物140的厚度範圍為約100埃(Å)至約500埃。在一些情況下，間隔物140更大或更小的厚度將會導致裝置性能的偏差。
至少一部分的源極/汲極特徵150位於鰭狀結構111中，並且在閘極堆疊130A的相對兩側。在一些實施例中，源極/汲極特徵150是鰭狀結構111上的n型摻雜區域或p型摻雜區域。在一些實施例中，源極/汲極特徵150是生長 在鰭狀結構111的凹部中的磊晶材料，例如矽鍺或碳化矽。磊晶材料被配置為對第一部件120A的通道區域施加壓縮/拉伸應力，以便改善載子遷移率。在一些實施例中，源極/汲極特徵150是摻雜的磊晶材料。
蝕刻停止層160覆蓋並沿著鰭狀結構111、隔離結構112、閘極堆疊130、間隔物140和源極/汲極特徵150。在一些實施例中，蝕刻停止層160也被稱為接觸蝕刻停止層(contact etch stop layer,CESL)。蝕刻停止層160包含具有與隨後形成的介電材料(例如層間介電質170)不同之蝕刻選擇性的材料。在一些實施例中，蝕刻停止層160包含一個介電層，例如氮化矽層、氮氧化矽層、碳氮化矽、矽氮化硼或其他合適的材料。在一些實施例中，蝕刻停止層包含多個介電層，例如碳化矽層和碳氮化矽層的組合。
層間介電質170位於蝕刻停止層160之上並且圍繞閘極堆疊130。層間介電質170也稱為ILD0。在一些實施例中，層間介電質170包含一個介電層，例如氧化矽、氮化矽、未摻雜矽玻璃(undoped silicate glass,USG)、硼矽酸鹽玻璃(boro-silicate glass,BSG)、四乙氧基矽烷(tetraethyl orthosilicate,TEOS)或其它合適的介電材料。在一些實施例中，層間介電質170包含低介電常數(低k)材料，例如介電常數低於3的材料。在一些實施例中，層間介電質170包含極低k(extreme low-k,ELK)材料，例如介電常數低於2.6的材料。在一些實施例中，層間介電質170包含多個介電層，例如未摻雜矽玻璃和硼矽酸鹽玻 璃。
第2圖是根據一個或多個實施例的製造半導體裝置的方法200的流程圖。本領域普通技術人員將理解，在某些情況下，可以在第2圖所示的方法200之前、期間和/或之後執行附加步驟。
方法200包含形成閘極堆疊的步驟210，例如第1圖中的閘極堆疊130A-130C。犧牲層形成在基板上，例如第1圖中的基板110上。在一些實施例中，覆蓋的犧牲層形成在鰭狀結構和隔離結構之上。犧牲層也圍繞鰭狀結構形成。犧牲層的形成包含沉積製程，例如化學氣相沉積(chemical vapor deposition,CVD)或另一合適的方法。犧牲層包含非晶矽、多晶矽、非晶鍺、它們的組合或另一種合適的材料。在犧牲層包含矽的一些實施例中，在犧牲層內和犧牲層的表面處會產生例如空隙的缺陷。缺陷的形成是因為並非犧牲層中所有的矽原子皆為四重配位(fourfold coordinated)，亦即並非每個矽原子皆與四個相鄰原子中的每一個共享其四價電子中的每一個，因此有一些矽原子具有懸鍵(dangling bonds)。在犧牲層包含非晶矽的一些實施例中，變形的矽-矽鍵(distorted silicon-silicon bonds)會產生空隙。在犧牲層是晶體的一些實施例中，由於電中性不穩定而產生諸如肖特基缺陷(Schottky divacancy)或佛倫克爾缺陷(Frenkel divacancy)。在一些實施例中，在隨後的蝕刻製程期間，會產生空隙或甚至加劇空隙的產生。在蝕刻製程之後露出的空隙將被隨後沉積 製程所使用的介電材料填充，從而降低半導體裝置的步驟性能。在一些實施例中，在形成犧牲層之後進行平坦化處理，例如化學機械平坦化(chemical mechanical polish,CMP)。在一些實施例中，在平坦化處理之後，犧牲層的厚度範圍為約150奈米(nm)至約200奈米。
閘極介電層形成在基板和犧牲層之間。電介層的形成包含熱氧化、沉積製程，例如原子層沉積(atomic layer deposition,ALD)、或其組合。在一些實施例中，閘極介電層包含氧化矽、氮化矽、其組合或另一種合適的材料。在一些實施例中，閘介電層包含高k介電材料，例如氧化鉿、矽酸鉿、氧化鉭鉿、鋯酸鉿、氧化鈦、氧化鋯、矽酸鋯或其組合。基於使用的各種介電材料，閘極介電層的厚度範圍為約10埃(Å)至約50埃。
在一些實施例中，在犧牲層上形成硬掩模層。硬掩模層的形成包含諸如化學氣相沉積或物理氣相沉積(physical vapor deposition,PVD)的沉積。硬掩模層包含氧化矽、氮化矽、氮氧化矽、碳化矽、其組合或另一種合適的材料。在至少一個實施例中，硬掩模層在氮化矽層上並包含氮化矽層和電漿增強氧化物層。電漿增強氧化物層的厚度為約60nm至約120nm，氮化矽層的厚度為約10nm至約30nm。在一些情況下，較大的硬掩模層厚度減小了電晶體的閘極高度，導致對通道區域的應力不足。在一些情況下，較小的硬掩模層厚度增加圖案化失敗的風險。隨後，一部分的硬掩模層透過微影製程圖案化並透過蝕刻製程移 除。在鰭狀結構和/或隔離結構上形成至少一個閘極堆疊。
方法200繼續步驟220，其中在閘極堆疊上執行氫處理。為了減少閘極堆疊表面的空隙，使用含氫材料以誘導例如矽原子遷移，以修復矽-矽鍵。氫處理包含退火處理或電漿處理。在氫處理是退火製程的一些實施方案中，將室溫升至約400度攝氏至約1200度攝氏的溫度。在某些情況下，較高的溫度會增加對閘極堆疊的損壞風險。在一些情況下，較低的溫度不足以引起矽原子的遷移。退火過程的持續時間為約5秒至約1小時。在某些情況下，更長的持續時間會增加對閘極堆疊造成損害的風險。在某些情況下，較短的持續時間不足以修復矽-矽鍵。本領域普通技術人員將理解，持續時間與溫度相關。例如，跟較低的溫度比起來，較高的溫度需要較短的持續時間。
在進行低壓氫處理的一些實施方案中，在約50托(Torr)至約150托的壓力下使用含氫氣體，例如氫氣、三原子氫或矽烷。在進行大氣壓氫處理的一些實施方案中，在約760托下使用含氫氣體，例如濃度為約1%至約10%的氫氣。在氫處理是電漿處理的一些實施例中，射頻(radio frequency,RF)功率被控制在從大約200瓦特(watts)到大約800瓦特的範圍內，持續時間為大約5秒到大約300秒。在某些情況下，更大的射頻功率或更長的持續時間會增加對閘極堆疊的損害風險。在某些情況下，更小的射頻功率或更短的持續時間不足以修復鍵結。
方法200繼續步驟230，其中間隔物，例如第1 圖中的間隔物140，沿閘極堆疊的側壁形成。在一些實施例中，在形成間隔物之前執行輕摻雜的汲極注入製程。間隔物的形成包含沉積製程和蝕刻製程。間隔物包含一種或多種介電材料，例如氧化矽、氮化矽、氮氧化矽、碳化矽或其它合適的材料。在一些實施例中，當間隔物包含氧化矽和氮化矽時，蝕刻製程包含非等向性蝕刻，例如，使用二氟甲烷和/或四氟甲烷作為蝕刻劑氣體的乾蝕刻來對氧化矽和氮化矽進行圖案化。接下來，沉積材料的水平部分被移除，而沉積材料沿著閘極堆疊的側壁的垂直部分保持為L形或D形。由於空隙已被氫處理修復，因此間隔物和閘極堆疊之間的界面基本上沒有由間隔物延伸到閘極堆疊中的突起。這些突起的材料係由間隔物的最內部決定。例如，當間隔物由氮化矽製成時，突起包含氮化矽。另一實施例，當間隔物具有氧化物-氮化物-氧化物結構時，突起包含氧化矽。在一些實施例中，間隔物包含直接與閘極堆疊和一部分的鰭狀結構和/或隔離結構接觸的襯墊層。
方法200繼續可選的步驟232，其中源極/汲極特徵(例如，第1圖中的源極/汲極特徵150)形成在閘極堆疊的相對兩側，例如第1圖中的閘極堆疊130A。在一些實施例中其中源極/汲極特徵用於將應變施加到電晶體的通道區域，部分的鰭狀結構被移除以形成與間隔物相鄰的凹槽。凹槽完全在鰭狀結構內。在電晶體是平面電晶體的一些實施例中，透過移除部分的基板以形成凹槽。凹槽的形成包含蝕刻製程，例如濕蝕刻或乾蝕刻。接下來，透過使用一種或多種 半導體材料填充凹槽以進行磊晶生長。基於電晶體的導電類型選擇半導體材料。在一些實施例中，源極/汲極特徵在磊晶生長的混合過程和植入過程中獨立地形成。在一些實施例中，源極/汲極特徵透過使用植入製程獨立地形成。在形成源極/汲極特徵之後，執行矽化處理來矽化源極/汲極特徵的頂部。在一些實施例中，源極/汲極特徵在閘極替換製程之後形成。
方法200繼續步驟240，其中層間介電質，例如第1圖中的層間介電質170，形成在閘極堆疊和間隔物上方。在形成層間介電質之前，蝕刻停止層共形地(conformally)形成在閘極堆疊、間隔物、源極/汲極特徵和鰭狀結構之上。蝕刻停止層用於在形成接觸開口期間保護下面的閘極堆疊和源極/汲極特徵。蝕刻停止層的形成包含沉積製程，例如化學氣相沉積、物理氣相沉積或原子層沉積。蝕刻停止層包含介電材料，例如氮化矽層、氮氧化矽層、碳氮化矽、氮化硼矽或其它合適的材料。在一些實施例中，蝕刻停止層透過使用應變材料向電晶體的通道區域施加應力。
之後，層間介電質形成在蝕刻停止層上方和閘極堆疊之間。層間介電質的形成包含沉積製程，例如化學氣相沉積、物理氣相沉積、高密度電漿(high density plasma,HDP)、旋塗沉積(spin-on deposition,SOD)、原子層沉積或其它合適的製程。層間介電質包含介電材料，例如氧化矽、氮化矽、未摻雜矽玻璃、硼矽酸鹽玻璃、四乙氧基矽 烷、其它合適的材料和/或它們的組合。基於閘極堆疊的閘極高度，層間介電質具有約90nm至約500nm的厚度。在某些情況下，更大的厚度增加了製造成本和加工時間。較小的厚度導致閘極堆疊的覆蓋不足。形成層間介電質後是平坦化處理，例如化學機械平坦化製程、蝕刻製程或用於除去層間介電質的多餘部分並可產生層間介電質的平面頂表面的另一合適製程。在閘極堆疊包含硬掩模層的一些實施例中，在平坦化處理期間去除整個硬掩模層和間隔物的上部。犧牲材料，例如非晶矽，用作平坦化停止層。平面頂表面有助於提高後續微影製程的精度。
方法200繼續執行閘極替換處理的可選步驟250。在一些實施例中，基於各種積體電路設計要求，在閘極替換過程中使用導電材料以改善電阻-電容(resistance-capacitance,RC)產品。在一些實施例中，閘極替換處理也稱為後閘極製程(gate last process)。透過使用蝕刻製程在間隔物之間形成溝槽，以完全除去剩餘的犧牲材料。在移除過程之後，間隔物的側壁基本上是光滑的。在一些實施例中，也透過相同或不同的蝕刻製程去除閘極介電層。接下來，在溝槽中形成界面層和高k介電層。高k介電層的形成包含沉積製程，例如原子層沉積、化學氣相沉積、熱氧化或其它合適的製程。界面層用於改善矽表面(例如鰭狀結構)和高k介電層之間的界面。界面層包含氧化矽、氮氧化矽或其它合適的材料。界面層的厚度範圍為約3埃至約10埃。在一些情況下，更大的厚度減小了高k介電層 的間隔。在一些情況下，較小的厚度增加了製造難度。
隨後，溝槽被功函數層和填充金屬層填充。功函數層和填充金屬層的形成包含諸如物理氣相沉積、原子層沉積、化學氣相沉積或其它合適製程的沉積製程。基於電晶體的導電性選擇功函數層。例如，在n型電晶體中，功函數層包含鎢、鈷、鉻、鉿、鉭、氮化鉭、鋁、鈦或鉬；在p型電晶體中，功函數層包含鎢、鈷、鉻、氧化釕、氮化鎢、銥或鉑。在一些實施例中，功函數層具有U形並位於高k介電層和填充金屬層之間。填充金屬層包含鎢、鋁、銅或其他合適的材料。
在一些實施例中，方法200中包含額外的步驟，例如基於主動元件或被動元件的各種功能的井區注入。作為另一實施例，在形成犧牲材料之前形成包含氮化鈦或氮化鉭的屏障或保護。在一些實施例中，方法200的步驟順序被修改。例如，金屬閘極的形成係在層間介電質的沉積之前進行。在一些實施例中，同時執行方法200的多個步驟。例如，在一些實施例中，同時執行步驟210和步驟220，即氫處理是在閘極堆疊形成期間的原位製程。
第3A圖至第3E圖是根據一個或多個實施例的製造半導體裝置300的各個階段的橫剖面圖。半導體裝置300包含與半導體裝置100相似的元件，並且相似元件的最後兩位數字相同。第3A圖是遵循步驟210的半導體裝置300的橫剖面圖。半導體裝置300包含基板310、鰭狀結構311、隔離結構312、第一部件320A、第二部件320B和第三部件 320C(共同地稱為部件320)。在至少一個實施例中，第一部件320A是鰭狀場效應電晶體，第二部件320B是電容器，第三部件320C是電阻器。每個部件320包含一閘極堆疊330A、330B、330C(統稱為閘極堆疊330)，並且每個閘極堆疊330包含閘極介電層331、矽層332、氮化矽333和氧化物層334。第三部件320C中的矽層332的厚度大於第一部件320A中的矽層332的厚度，因為鰭狀結構311的頂表面在隔離結構312的頂表面之上。每個閘極堆疊330的頂表面與彼此的閘極堆疊的頂表面是共平面的。在一些實施例中，矽層332包含非晶矽。在一些實施例中，矽層包含多晶矽。在一些實施例中，閘極堆疊330包含鍺，例如，矽層332被鍺層代替。在矽層的沉積和/或蝕刻製程期間，空隙335會產生於矽層332內和/或矽層332的表面上。
第3B圖是在步驟220之後的半導體裝置300的橫剖面圖。執行氫處理380以引起矽原子的遷移並修復空隙335。閘極堆疊330的側壁基本上沒有空隙，並且在氫處理380之後是平滑的。
第3C圖是在步驟230之後的半導體裝置300的橫剖面圖。間隔物340沿著閘極堆疊330的側壁形成。
第3D圖是在步驟240之後的半導體裝置300的橫剖面圖。源極/汲極特徵350形成在鰭狀結構311中。半導體裝置300還包含蝕刻停止層360和層間介電質370。
第3E圖是步驟240之後的半導體裝置300的橫剖面圖。應用平坦化處理以暴露矽層332並移除間隔物340 與蝕刻停止層360的上部。在一些實施例中，接觸開口是形成在層間介電質370中，然後用導電材料填充以形成接觸塞。
第4圖是根據一個或多個實施例的半導體裝置400的橫剖面圖。半導體裝置400包含與半導體裝置100相似的元件，並且相似元件的最後兩位數字相同。半導體裝置400包含第一部件420A、第二部件420B和第三部件420C(統稱為部件420)。每個部件420包含閘極堆疊430A、430B、430C(統稱為閘極堆疊430)，並且每個閘極堆疊430包含界面層491、高k介電層492、功函數層493和金屬層494。在一些實施例中，每個閘極堆疊430包含與彼此的閘極堆疊相同的結構材料。在一些實施例中，至少一個閘極堆疊430包含與另一個閘極堆疊不同的結構材料。
第5圖是根據一個或多個實施例的半導體裝置500的橫剖面圖。半導體裝置500包含與半導體裝置100類似的元件，並且相似元件的最後兩位數字相同。半導體裝置500包含第一部件520A、第二部件520B和第三部件520C(統稱為部件520)。每個部件520包含閘極堆疊530A、530B、530C。在一些實施例中，第一部件520A是場效應電晶體，閘極堆疊530A包含金屬層594；第二部件520B是電容器，其中閘極堆疊530B和鰭狀結構511作為兩個電極並且閘極介電層531作為絕緣體；第三部件520C是具有矽層532的電阻器。在一些實施例中，閘極堆疊530B包含比界面層591B、高k介電層592B和功函數層593B更多或更少 的層。
第6圖是根據一個或多個實施例的半導體裝置600的橫剖面圖。半導體裝置600包含類似於半導體裝置100的元件，並且相似元件的最後兩位數字相同。半導體裝置600包含第一部件620A、第二部件620B和第三部件620C(統稱為部件620)。每個部件620包含閘極堆疊630A、630B、630C。半導體裝置600包含第二部件620B。第二部件620B是電容器。與半導體裝置500相比，矽層632和鰭狀結構611作為兩個電極，而閘極介電層631作為絕緣體。本領域普通技術人員將理解，基於電路設計，在一些實施例中，閘極堆疊630B包含矽層632，而閘極堆疊630C包含高k層和金屬層以形成高k金屬閘極(high-k metal gate,HKMG)電阻。
在沒有氫處理以誘導遷移和協調矽鍵的情況下，由矽沉積製程和/或蝕刻製程所產生的空隙會導致在間隔物製程期間形成突起。這些突起在閘極替換過程之後仍然維持。對於具有引起矽層變化的突起的半導體結構，此裝置的電性能將偏離設計的電性能。因此，透過增加氫處理，電性能的偏差被最小化或避免，以提高生產率。
本揭露的一個方面涉及製造半導體元件的方法。此方法包含在基板上沉積矽層，移除一部分的矽層以形成閘極堆疊，以及在閘極堆疊上執行氫處理以修復堆疊結構中的多個空隙。
於一實施例中，執行氫處理包含將室溫升至約 400度攝氏至約1200度攝氏的溫度。
於一實施例中，執行氫處理包含將室壓調節至約50托至約760托的壓力。
於一實施例中，執行氫處理包含處理閘極堆疊的持續時間約5秒至約1小時。
於一實施例中，沉積矽層包含沉積一非晶矽層或一多晶矽層於基板上。
於一實施例中，執行氫處理包含執行一原位氫處理於沉積矽層期間。
於一實施例中，執行氫處理包含暴露閘極堆疊於氫、三原子氫或矽烷。
於一實施例中，方法更包含沉積一停止層於矽層上，以及沉積一硬掩模層於停止層上。
於一實施例中，方法更包含形成複數個間隔物沿著閘極堆疊的側壁，沉積一層間介電質於閘極堆疊、間隔物和基板上，移除閘極堆疊以在層間介電質中形成一開口；以及使用一介電材料和一金屬材料填充開口。
於一實施例中，方法更包含添加鍺原子於沉積步驟期間。
本揭露的另一方面涉及製造半導體積體電路的方法。此方法包含在鰭狀結構上形成介電層，在介電層上沉積非晶矽層，在非晶矽層上沉積硬掩模層，圖案化硬掩模層以形成第一堆疊結構和第二堆疊結構，以及對所述第一堆疊結構和所述第二堆疊結構進行氫處理。
於一實施例中，進行氫處理包含進行一氫熱退火處理，以溫度約400度攝氏至約1200度攝氏且持續時間約5秒至約1小時。
於一實施例中，進行氫處理包含進行一氫電漿處理，以射頻功率約200瓦特至約800瓦特且持續時間為約5秒至約300秒。
於一實施例中，方法更包含沉積非晶矽層於一隔離特徵上，圖案化硬掩模層，以及移除另一部分的非晶矽層和另一部分的介電層以形成一第三堆疊結構。
於一實施例中，方法更包含形成複數個間隔物沿著第一堆疊結構與第二堆疊結構的側壁，以及形成複數個源極/汲極特徵於第一堆疊結構的相對兩側，其中第二堆疊結構的相對兩側和第三堆疊結構的相對兩側沒有源極/汲極特徵。
於一實施例中，方法更包含形成一蝕刻停止層於第一堆疊結構、源極/汲極特徵、第二堆疊結構和第三堆疊結構上，接著沉積一層間介電質於蝕刻停止層上，以及平坦化介電層。
於一實施例中，方法更包含移除第一堆疊結構於層間介電層中，以形成一第一開口，以及使用一介電層和一導電層填充第一開口。
於一實施例中，方法更包含移除第二堆疊結構於層間介電層中，以形成一第二開口，以及使用一介電層和一導電層填充第二開口。
於一實施例中，方法更包含移除第三堆疊結構於層間介電層中，以形成一第三開口，以及使用一介電層和一導電層填充第三開口。
本揭露的另一方面涉及積體電路裝置。積體電路裝置包含鰭狀結構上的閘極堆疊。閘極堆疊具有介電層和金屬層。積體電路裝置還包含沿著閘極堆疊的側壁的間隔物。間隔物和介電層之間的界面基本上不含氮化矽突起。
上述概述了若干實施例的特徵，使得本領域技術人員可以更好地理解本公開的各方面。本領域技術人員應當理解，他們可以容易地將本公開內容用作設計或修改用於執行本文介紹的實施例的相同目的和/或實現相同優點的其它過程和結構的基礎。本領域技術人員還應該意識到，這種等同的結構不脫離本公開的精神和範圍，並且在不脫離本公開的精神和範圍的情況下，它們可以在此進行各種改變，替換和變更。

Claims (1)

  1. 一種製造半導體元件的方法，包含：沉積一矽層於一基板上；移除一部分的該矽層以形成一閘極堆疊；以及執行一氫處理於該閘極堆疊上，其中該氫處理係用於誘導矽原子的遷移。
TW106136766A 2016-11-29 2017-10-25 半導體元件與其製造方法 TWI756283B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201662427756P 2016-11-29 2016-11-29
US62/427,756 2016-11-29
US15/701,680 US11715639B2 (en) 2016-11-29 2017-09-12 Semiconductor device and fabrication method therefor
US15/701,680 2017-09-12

Publications (2)

Publication Number Publication Date
TW201820427A true TW201820427A (zh) 2018-06-01
TWI756283B TWI756283B (zh) 2022-03-01

Family

ID=62190369

Family Applications (1)

Application Number Title Priority Date Filing Date
TW106136766A TWI756283B (zh) 2016-11-29 2017-10-25 半導體元件與其製造方法

Country Status (3)

Country Link
US (1) US11715639B2 (zh)
CN (1) CN108122853B (zh)
TW (1) TWI756283B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI831272B (zh) * 2021-07-29 2024-02-01 台灣積體電路製造股份有限公司 電晶體結構及其製造方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110634952B (zh) 2018-06-25 2023-06-13 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN112992932A (zh) * 2021-02-05 2021-06-18 深圳市华星光电半导体显示技术有限公司 阵列基板及其制备方法、短路修补方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3444327B2 (ja) * 1996-03-04 2003-09-08 信越半導体株式会社 シリコン単結晶薄膜の製造方法
US5688719A (en) * 1996-06-07 1997-11-18 Taiwan Semiconductor Manufacturing Company Ltd Method for plasma hardening of patterned photoresist layers
JP3601383B2 (ja) * 1999-11-25 2004-12-15 信越半導体株式会社 エピタキシャル成長用シリコンウエーハ及びエピタキシャルウエーハ並びにその製造方法
KR100596772B1 (ko) * 2000-06-21 2006-07-04 주식회사 하이닉스반도체 다마신 공정을 이용한 텅스텐 게이트 모스팻 소자의제조방법
JP4992722B2 (ja) * 2005-12-14 2012-08-08 富士通セミコンダクター株式会社 半導体装置の製造方法
US20100327248A1 (en) * 2009-06-29 2010-12-30 Seagate Technology Llc Cell patterning with multiple hard masks
JP5673572B2 (ja) 2012-01-24 2015-02-18 信越半導体株式会社 貼り合わせｓｏｉウェーハの製造方法
US8728948B2 (en) * 2012-07-03 2014-05-20 Institute of Microelectronics, Chinese Academy of Sciences Method of manufacturing semiconductor device
KR101911373B1 (ko) * 2012-07-17 2018-12-31 에스케이하이닉스 주식회사 반도체 장치 제조 방법
US9218975B2 (en) 2012-08-17 2015-12-22 Globalfoundries Inc. Methods of forming a replacement gate structure having a gate electrode comprised of a deposited intermetallic compound material
US9224826B2 (en) * 2014-02-12 2015-12-29 International Business Machines Corporation Multiple thickness gate dielectrics for replacement gate field effect transistors
US9601593B2 (en) 2014-08-08 2017-03-21 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure and method for forming the same
CN105428299B (zh) 2014-08-22 2019-01-11 中芯国际集成电路制造(上海)有限公司 一种深槽隔离结构的制作方法
US9748232B2 (en) * 2014-12-31 2017-08-29 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure and method for forming the same
KR102424963B1 (ko) * 2015-07-30 2022-07-25 삼성전자주식회사 집적회로 소자 및 그 제조 방법
US9852938B1 (en) * 2016-08-08 2017-12-26 International Business Machines Corporation Passivated germanium-on-insulator lateral bipolar transistors
US10002939B1 (en) * 2017-02-16 2018-06-19 International Business Machines Corporation Nanosheet transistors having thin and thick gate dielectric material

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI831272B (zh) * 2021-07-29 2024-02-01 台灣積體電路製造股份有限公司 電晶體結構及其製造方法

Also Published As

Publication number Publication date
TWI756283B (zh) 2022-03-01
US20180151372A1 (en) 2018-05-31
CN108122853B (zh) 2022-03-01
US11715639B2 (en) 2023-08-01
CN108122853A (zh) 2018-06-05

Similar Documents

Publication Publication Date Title
US11864376B2 (en) Semiconductor device including insulating element and method of making
TWI619178B (zh) 半導體裝置及其製造方法
US9142649B2 (en) Semiconductor structure with metal gate and method of fabricating the same
US9196542B2 (en) Method for manufacturing semiconductor devices
KR102117581B1 (ko) 게이트 라스트 프로세스에서의 선택적 하이 k 형성
CN108122846A (zh) 包括鳍式场效应晶体管的半导体器件及其形成方法
TWI473166B (zh) 半導體元件的製造方法
KR101978061B1 (ko) 반도체 디바이스 및 그 제조 방법
CN107346782B (zh) 鳍型场效应晶体管及其制造方法
TW201338053A (zh) 半導體結構與其製造方法
TWI690025B (zh) 絕緣體上半導體基底、其形成方法以及積體電路
US9558996B2 (en) Method for filling trench with metal layer and semiconductor structure formed by using the same
US20150162419A1 (en) Method of fabricating semiconductor device
TWI591728B (zh) 半導體結構及其形成方法
TWI756283B (zh) 半導體元件與其製造方法
US8053317B2 (en) Method and structure for improving uniformity of passive devices in metal gate technology
US20140113425A1 (en) Method of fabricating semiconductor device
US11217597B2 (en) Semiconductor device and method of manufacturing the same
US20230047598A1 (en) Semiconductor devices and methods of manufacture
JP2023554273A (ja) 局所化された金属シリサイドを含むラップ・アラウンド・コンタクト