JP2023554273A - 局所化された金属シリサイドを含むラップ・アラウンド・コンタクト - Google Patents

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Abstract

個々のラップ・アラウンド・コンタクト構造を形成するために使用される共形に堆積させた金属ライナは、ゲート構造の対間、およびゲート構造の頂部の下方に局所化される。ブロック・マスク・パターニングを用いて、基板の活性領域上のトランジスタを保護しながら、活性領域間の金属ライナの部分を除去する。面取り技術を用いて、活性領域内の金属ライナのさらなる部分を選択的に除去する。共形に堆積した金属ライナを使用してソース／ドレイン領域上に形成された金属シリサイド・ライナは、誘電体層の堆積およびパターニングならびにその後のメタライゼーションに続いて、ソース／ドレイン・コンタクト金属に電気的に接続される。

Description

本発明は、一般に、電気、電子およびコンピュータ技術に関し、より詳細には、ラップ・アラウンド・コンタクトを含む電界効果トランジスタ（ＦＥＴ）およびその製造に関する。
様々な集積回路の構成要素の寸法が縮小するにつれて、電界効果トランジスタ（ＦＥＴ）などのトランジスタは、性能および電力消費の両方において劇的な改善を受けてきた。これらの改善は、主に、集積回路で使用される構成要素の寸法の縮小によるもので、言い換えると、一般的に、静電容量、抵抗の減少とトランジスタのスループット電流の増加とによるものである可能性がある。金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）は、高密度集積回路での使用に非常に適している。ＭＯＳＦＥＴおよび他のデバイスのサイズが減少するにつれて、デバイスのソース／ドレイン領域、チャネル領域、およびゲート電極の寸法も減少する。
ＦｉｎＦＥＴ、ナノシートおよび他のＦＥＴは、狭ピッチ用途での使用可能性に向けて開発中である。ナノシートＦＥＴは、複数のチャネル層を含み、各チャネル層は、導電性ゲート材料の層およびゲート誘電体層を含むゲート・スタックによって分離されている。ゲート・スタックは、チャネル層のすべての側面を包み込み、それによって、ゲート・オール・アラウンド（ＧＡＡ）構造を形成する。ナノシート・チャネル層の端部のエピタキシャル領域は、ナノシートＦＥＴのソース／ドレイン領域を形成する。スペーサは、ナノシート・トランジスタのソース／ドレイン領域からゲートを電気的に絶縁するために用いられる。フィン型電界効果トランジスタ（ＦｉｎＦＥＴ）は、基板の上方に延在するフィン状構造を含む３次元の非平面構成を有する。基板は、半導体オン・インシュレータ（ＳＯＩ）基板またはバルク半導体基板を含むことができる。シリコン・フィンは、側壁イメージ転写（ＳＩＴ）などの既知の技術を介して基板上の一部のＦｉｎＦＥＴに形成される。ＳＯＩ基板を含むＦｉｎＦＥＴ構造は、フォトリソグラフィに続いて、結晶シリコン層を酸化物または他の絶縁層まで選択的にエッチングすることによって部分的に形成することができる。アクティブ・フィンの高さは、ＳＯＩ基板を用いる場合、ＳＯＩの厚さによって設定される。バルクＦｉｎＦＥＴでは、アクティブ・フィンの高さは、典型的には、酸化物の厚さおよびエッチングされたフィンの高さによって設定される。
先進のＣＭＯＳデバイスにおける積極的な寸法スケーリングに起因して、全寄生抵抗に対するミドル・オブ・ライン（middle-of-line、ＭＯＬ）コンタクト抵抗の寄与が増加している。シリサイド／ソース－ドレイン界面抵抗は、全外部寄生抵抗の主な要因となり得る。ソース－ドレイン表面全体を包み込むことによってシリサイド・コンタクト長を増加させることにより、全体的なコンタクト抵抗を低減することができる。ソース－ドレイン・エピタキシをラップ・アラウンド・コンタクト（ＷＡＣ）としてのトレンチ・シリサイド（ＴＳ）ライナで被覆して広がり抵抗を低減することは、先進の半導体デバイスを設計するために重要である場合がある。化学気相堆積（ＣＶＤ）または原子層堆積（ＡＬＤ）を使用する共形のメタライゼーション・プロセスが金属コンタクトを形成するために用いられている。
本発明の一態様によると、ラップ・アラウンド・コンタクトを含む半導体構造体を形成する方法が提供される。本方法は、モノリシック構造体上に金属ライナを共形に堆積することを含み、モノリシック構造体は、第１および第２の活性領域を含み、第１および第２の活性領域上の電界効果トランジスタは、ゲート構造およびエピタキシャル・ソース／ドレイン領域を含む。金属シリサイド・ライナが、金属ライナからエピタキシャル・ソース／ドレイン領域上に形成され、これらの領域を覆う（wrap around）。本方法は、パターニングされたブロック・マスクで第１および第２の活性領域を保護することと、第１の活性領域と第２の活性領域との間のパターニングされたブロック・マスクによって露出された領域から金属ライナを選択的に除去することと、パターニングされたブロック・マスクを除去することと、をさらに含む。保護マスクは、エピタキシャル・ソース／ドレイン領域が保護マスクの頂面の完全に下方になるように、ならびに第１および第２の活性領域の上方の金属ライナの部分が露出されるようにモノリシック構造体上に形成される。第１および第２の活性領域の上方の金属ライナの露出部分が選択的に除去され、次いで保護マスクが除去される。
ラップ・アラウンド・コンタクトを含む半導体構造体を形成するさらなる方法は、第１および第２の活性領域と、ゲート構造、ゲート構造の上方のゲート・キャップ、ゲート構造の側壁上のゲート側壁スペーサ、およびゲート構造の対間のエピタキシャル・ソース／ドレイン領域を含む、第１および第２の活性領域上の電界効果トランジスタと、エピタキシャル・ソース／ドレイン領域上の、エピタキシャル・ソース／ドレイン領域を覆う第１のライナ部分、ならびに第１の活性領域と第２の活性領域との間でゲート・キャップおよびゲート側壁スペーサの上に延在する金属ライナを含む連続したライナと、を含むモノリシック構造体を得ることを含む。第１および第２の活性領域は、パターニングされたブロック・マスクで保護される。金属ライナは、第１の活性領域と第２の活性領域との間のパターニングされたブロック・マスクによって露出された領域から選択的に除去され、その後パターニングされたブロック・マスクが除去される。保護マスクは、ゲート・キャップ、およびゲート側壁スペーサの頂部が保護マスクの頂面の上方に延在し、エピタキシャル・ソース／ドレイン領域が保護マスクの頂面の下方になるように、モノリシック構造体上に形成される。金属ライナは、ゲート側壁スペーサおよびゲート・キャップの頂部からを選択的に除去され、保護マスクが除去される。
本発明のさらなる態様では、第１の活性領域および第２の活性領域を含む半導体基板と、第１の活性領域と第２の活性領域との間の浅いトレンチ分離領域と、第１の活性領域上の複数のゲート構造と、を含む半導体構造体が提供される。第１の活性領域上の第１の電界効果トランジスタは、第１の活性領域上のゲート構造のうちの１つと、チャネル領域と、チャネル領域の両側の一対のエピタキシャル・ソース／ドレイン領域と、を含み、各エピタキシャル・ソース／ドレイン領域は、第１の活性領域上の一対のゲート構造間に位置する。ラップ・アラウンド金属シリサイド・ライナは、各エピタキシャル・ソース／ドレイン領域に隣接する。誘電体層は、半導体基板および第１の電界効果トランジスタの上に延在する。半導体構造体は、各金属シリサイド・ライナにそれぞれ連続する金属ライナ部分をさらに含み、各金属ライナ部分は、第１の活性領域上の一対のゲート構造間に位置し、ソース／ドレイン領域の上方に延在する垂直延在部分、および第１の電界効果トランジスタのソース／ドレイン領域の下方にあり、浅いトレンチ分離領域と誘電体層との間に配置された水平延在部分を含む。各金属ライナ部分の水平延在部分は、第１の電界効果トランジスタのソース／ドレイン領域のうちの１つを越えて横方向に延在する。
さらなる態様による半導体構造体は、第１の活性領域および第２の活性領域を含む半導体基板と、半導体基板全体にわたって延在する複数の平行なゲート構造と、第１の活性領域上の第１の電界効果トランジスタであって、ゲート構造のうちの１つ、チャネル領域、およびチャネル領域の両側の第１の対のエピタキシャル・ソース／ドレイン領域を備える第１の電界効果トランジスタと、を含む。各エピタキシャル・ソース／ドレイン領域は、第１の対のゲート構造間に位置する。半導体構造体は、第２の活性領域上の第２の電界効果トランジスタをさらに含み、第２の電界効果トランジスタは、ゲート構造のうちの１つと、チャネル領域と、チャネル領域の両側の第２の対のエピタキシャル・ソース／ドレイン領域とを含み、各エピタキシャル・ソース／ドレイン領域は、第２の対のゲート構造間に位置する。誘電体ライナは、第１の電界効果トランジスタおよび第２の電界効果トランジスタを覆う。金属シリサイド層が、第１および第２の電界効果トランジスタのソース／ドレイン領域のそれぞれの周りに巻き付けられている。共形の金属ライナが各金属シリサイド・ライナから延在し、各金属シリサイド・ライナに連続している。各共形の金属層は、一対のゲート構造間に閉じ込められ、ソース／ドレイン領域のうちの１つの上方に垂直に延在する垂直延在部分を含み、一対のゲート構造は、各共形の金属ライナの垂直延在部分の上方に垂直に延在する。ソース／ドレイン・コンタクト金属は、誘電体層を貫いて垂直に延在し、金属シリサイド・ライナに接触する。
本明細書に開示される技術および構造は、実質的に有益な技術的効果を提供することができる。限定ではなく単なる例として、１つまたは複数の実施形態は、以下の利点のうちの１つまたは複数を提供することができる。
・堅牢で簡単に統合された個々のラップ・アラウンド・コンタクト。
・極端紫外線リソグラフィ（ＥＵＶＬ）レベルの数を削減すること。
・反転階調パターニング（inverse tone patterning）に関連して起こり得る問題を回避すること。
これらおよび他の特徴ならびに利点は、添付の図面に関連して読まれるべき、その例示的な実施形態の以下の詳細な説明から明らかになるであろう。
以下の図面は、限定ではなく例としてのみ提示され、同様の参照番号（使用される場合）は、いくつかの図を通して対応する要素を示す。
モノリシック半導体構造体の選択された要素を示す概略平面図である。 モノリシック半導体構造体のさらなる要素を示す、図１の線Ｘに沿った概略断面図である。 モノリシック半導体構造体のさらなる要素を示す、図１の線Ｙに沿った概略断面図である。 選択的酸化物エッチング後の図１Ａに示す構造体の概略断面図である。 選択的酸化物エッチング後の図１Ｂに示す構造体の概略断面図である。 コンタクト・エッチング停止層（ＣＥＳＬ）を除去した後の図２Ａに示すような構造体の概略断面図である。 コンタクト・エッチング停止層（ＣＥＳＬ）を除去した後の図２Ｂに示すような構造体の概略断面図である。 ソース／ドレイン領域の周囲にシリサイド・ライナを形成した後の図３Ａに示すような構造体の概略断面図である。 金属ライナを堆積させた後の図３Ｂに示すような構造体の概略断面図である。 図４Ａに示すような構造体上にブロック・マスクを堆積させ、パターニングした後の構造体の概略断面図である。 図４Ｂに示すような構造体上にブロック・マスクを堆積させ、パターニングした後の構造体の概略断面図である。 図５Ａに示すような構造体の活性領域間の金属ライナを選択的に除去した後の構造体の概略断面図である。 図５Ｂに示すような構造体の活性領域間の金属ライナを選択的に除去した後の構造体の概略断面図である。 パターニングされたブロック・マスクを除去した後の図６Ａに示すような構造体の概略断面図である。 パターニングされたブロック・マスクを除去した後の図６Ｂに示すような構造体の概略断面図である。 有機平坦化層（ＯＰＬ）の堆積およびその部分的なエッチ・バック後の図７Ａに示すような構造体の概略断面図である。 有機平坦化層（ＯＰＬ）の堆積およびその部分的なエッチ・バック後の図７Ｂに示すような構造体の概略断面図である。 ゲート上の金属ライナの選択的面取り後の図８Ａに示すような構造体の概略断面図である。 ゲート上の金属ライナの選択的面取り後の図８Ｂに示すような構造体の概略断面図である。 ＯＰＬを除去した後の図９Ａに示すような構造体の概略断面図である。 ＯＰＬを除去した後の図９Ｂに示すような構造体の概略断面図である。 層間誘電体（ＩＬＤ）層を堆積させ、平坦化した後の図１０Ａに示すような構造体の概略断面図である。 ＩＬＤ層を堆積させ、平坦化した後の図１０Ｂに示すような構造体の概略断面図である。 ＩＬＤ層にコンタクト・トレンチを形成した後の図１１Ａに示すような構造体の概略断面図である。 ＩＬＤ層にコンタクト・トレンチを形成した後の図１１Ｂに示すような構造体の概略断面図である。 コンタクト・メタライゼーション後の図１２Ａに示すような構造体の概略断面図である。 コンタクト・メタライゼーション後の図１２Ｂに示すような構造体の概略断面図である。 平坦化後の図１３Ａに示すような構造体の概略断面図である。 平坦化後の図１３Ｂに示すような構造体の概略断面図である。
図中の要素は、簡潔および明瞭にするために示されていることを理解されたい。商業的に実現可能な実施形態において有用または必要である可能性のある一般的であるがよく理解されている要素は、例示された実施形態を見る妨げとならないように図示されていない場合がある。
本発明の原理は、例示的な実施形態の文脈で本明細書に記載される。しかしながら、本明細書に例示的に示され、記載される特定の実施形態または方法あるいはその両方は、限定的なものではなく、例示的なものと考えられるべきであることを理解されたい。さらに、本明細書の教示を考慮すれば、示された実施形態に対して特許請求の範囲内にある多数の修正を行うことができることが当業者には明らかになるであろう。すなわち、本明細書に示され、記載される実施形態に関するいかなる限定も意図されておらず、または推論されるべきではない。
ラップ・アラウンド・コンタクト（ＷＡＣ）を形成するために用いることができるステップの例示的なシーケンスが図に示される。開示される方法および結果として得られる構造は、ＧＡＡナノシート・アーキテクチャに関するものであるが、本発明の原理は、ＦｉｎＦＥＴなどの他のＦＥＴアーキテクチャにも適用することができる。
図１、図１Ａおよび図１Ｂに示すような例示的なモノリシック構造体２０は、ＧＡＡナノシート・アーキテクチャが提供される製造プロセス中に得ることができる。このようなアーキテクチャおよび類似のアーキテクチャを製造するための様々な技術が当技術分野で知られており、新しい技術が開発され続けている。例示的な構造体２０は、ｐＦＥＴおよびｎＦＥＴを含み、それぞれが、交互する半導体チャネル層２１のスタックを含む（図１Ｂに断面で示す）。半導体チャネル層２１は、例えば、シリコン・ナノシートであってもよい。ナノシートは、半導体オン・インシュレータ基板上に、またはバルク・シリコン基板などのバルク半導体基板上に形成することができる。基板２４内に形成された浅いトレンチ分離（ＳＴＩ）領域２６は、基板上に形成され得る隣り合ったトランジスタまたは他のデバイスを含む活性領域の電気的絶縁を提供する。例示的な実施形態では、基板２４の活性領域２４Ａは、単結晶シリコン・フィンを含むが、結晶構造内に不純物が存在してもよい。単結晶シリコン・ウエハは、市販されており、ダイヤモンド立方格子構造を特徴とする。当技術分野で知られているように、基板のミラー指数は、シリコンの結晶面が主結晶軸と交差する点の逆数から決定される。本明細書に記載される例示的な実施形態は、基板材料としてドープされたまたはドープされていない（１００）シリコンを含む構造に関する。
１つまたは複数の例示的な実施形態では、半導体チャネル層２１はそれぞれ、４～１０ナノメートル（４～１０ｎｍ）の範囲の厚さを有する。半導体層スタックの半導体（チャネル）層の数は、製造されるナノシート・トランジスタの所望の用途および能力に応じて変わることがある。チャネル層２１は、単結晶シリコン層から本質的に構成され得、場合によっては不純物を含んでいてもよく、一部の実施形態では、６～２０ナノメートル（６～２０ｎｍ）離間されている。各半導体チャネル層２１の幅は、一部の実施形態では、約２０～５０ナノメートル（２０～５０ｎｍ）であるが、この範囲は、限定的なものではなく例示的なものと考えられるべきである。
構造体２０の製造は、チャネル層２１間の犠牲シリコン・ゲルマニウム層（図示せず）を、図１および図１Ｂに概略的に示すようなゲート・オール・アラウンド構造（ゲート・スタック）２８を形成する金属ゲートおよびゲート誘電体材料によって置き換えることを含むことができる。シリコン層とシリコン・ゲルマニウム層とを交互にエピタキシャル成長させて、所望の数のシリコン（チャネル）層を有する垂直スタックを得ることができる。用語「エピタキシャル成長させるまたは堆積するあるいはその両方」および「エピタキシャル成長されたまたは堆積されたあるいはその両方」とは、成長させる半導体材料が堆積表面の半導体材料と同じ結晶特性を有する半導体材料を、半導体材料の堆積表面上に成長させることを意味する。エピタキシャル堆積プロセスでは、堆積原子が十分なエネルギーで半導体基板の堆積表面に到達し、表面上で動き回り、堆積表面の原子の結晶配列に配向するように、ソース・ガスによって提供される化学反応物が制御され、システム・パラメータが設定される。したがって、エピタキシャル半導体材料は、エピタキシャル半導体材料が形成される堆積表面と同じ結晶特性を有する。
ゲート構造２８は、６～２０ナノメートル（６～２０ｎｍ）の範囲の厚さを有することができる。チャネル層およびゲート構造の寸法範囲は、限定的なものではなく、例示的なものと考えられるべきである。ゲート誘電体層は、犠牲シリコン・ゲルマニウム層を置き換えるゲート・スタック２８の部分を形成する。ゲート・スタックは、シリコン・ナノシート・チャネル層２１に隣接し、底部誘電体分離（ＢＤＩ）層３６またはＳＴＩ領域２６あるいはその両方まで延在する。ゲート誘電体層に適した材料の非限定的な例としては、酸化物、窒化物、酸窒化物、ケイ酸塩（例えば、金属ケイ酸塩）、アルミン酸塩、チタン酸塩、窒化物、またはこれらの任意の組合せが挙げられる。高ｋゲート誘電体材料（７．０より大きい誘電率を有する）の例には、酸化ハフニウム、酸化ハフニウム・シリコン、酸窒化ハフニウム・シリコン、酸化ランタン、酸化ランタン・アルミニウム、酸化ジルコニウム、酸化ジルコニウム・シリコン、酸窒化ジルコニウム・シリコン、酸化タンタル、酸化チタン、酸化バリウム・ストロンチウム・チタン、酸化バリウム・チタン、酸化ストロンチウム・チタン、酸化イットリウム、酸化アルミニウム、酸化鉛スカンジウム・タンタル、およびニオブ酸鉛亜鉛などの金属酸化物が含まれるが、これらに限定されない。高ｋ材料は、例えば、ランタンおよびアルミニウムなどのドーパントをさらに含むことができる。
ゲート誘電体層は、適切な堆積プロセス、例えば、化学気相堆積（ＣＶＤ）、プラズマ化学気相堆積（ＰＥＣＶＤ）、原子層堆積（ＡＬＤ）、蒸着、物理気相堆積（ＰＶＤ）、化学溶液堆積、または他の同様のプロセスによって形成することができる。ゲート誘電体材料の厚さは、堆積プロセス、ならびに使用される高ｋ誘電体材料の組成および数に応じて変わってもよい。例示的な一実施形態では、２．５ｎｍの厚さを有する高ｋ誘電体層が用いられる。一部の実施形態では、ゲート誘電体層は、複数の層を含む。
シリコン（チャネル）層２１の露出したエッジ上にソース／ドレイン領域３２Ｐ、３２Ｎをエピタキシャル成長させ、マージすることができる。ソース／ドレイン領域は、底部誘電体分離（ＢＤＩ）層３６によって基板２４から電気的に絶縁されている。ソース／ドレイン領域３２内のドーパントは、当技術分野で知られているように、適切な前駆体を使用してインサイチュ（in-situ）で組み込まれてもよい。「インサイチュ」とは、ドープ層の導電型を決めるドーパントが、ドープ層を形成するプロセス・ステップ中に、例えばエピタキシャル堆積中に導入されることを意味する。本明細書で使用される場合、「導電型」という用語は、ｐ型またはｎ型であるドーパント領域を意味する。本明細書で使用される場合、「ｐ型」は、価電子の欠損を生じさせる、真性半導体への不純物の添加を指す。シリコン含有基板において、ｐ型ドーパント、すなわち不純物の例には、ホウ素、アルミニウム、ガリウム、およびインジウムが含まれるが、これらに限定されない。本明細書で使用される場合、「ｎ型」は、真性半導体に自由電子を付与する不純物の添加を指す。シリコン含有基板において、ｎ型ドーパント、すなわち不純物の例には、アンチモン、ヒ素、およびリンが含まれるが、これらに限定されない。シリコンまたはシリコン・ゲルマニウムあるいはその両方のエピタキシを形成する際に使用するのに適した例示的なエピタキシャル成長プロセスには、急速熱化学気相堆積（ＲＴＣＶＤ）、低エネルギー・プラズマ堆積（ＬＥＰＤ）、超高真空化学気相堆積（ＵＨＶＣＶＤ）、大気圧化学気相堆積（ＡＰＣＶＤ）、および分子線エピタキシ（ＭＢＥ）が含まれる。ｎＦＥＴ領域は、ｎ型ソース／ドレイン領域を有するトランジスタを含むが、ｐＦＥＴ領域は、ｐ型ソース／ドレイン領域を含む。ＢＤＩ層３６の使用は、本明細書に記載されるｎＦＥＴトランジスタおよびｐＦＥＴトランジスタの製造にとって任意選択である。
ソース／ドレイン・エピタキシに続いて、モノリシック構造体２０は、その上にライナとして形成されるコンタクト・エッチング停止層（ＣＥＳＬ）をさらに含む。ＣＥＳＬライナ３７は、一部の実施形態では、ソース－ドレイン領域３２Ｐ、３２Ｎの上および間に、窒化ケイ素、シリコン－炭素－ホウ素－窒素（ＳｉＣＢＮ）、シリコン・オキシカーバイド（ＳｉＯＣ）、またはシリコン－炭素－オキシニトリド（ＳｉＣＯＮ）などの低ｋ誘電体材料の共形層を堆積することによって形成される。
次に、ソース－ドレイン領域およびＣＥＳＬライナ３７の上に、層間誘電体（ＩＬＤ）３８、例えば二酸化ケイ素（ＳｉＯ２）または同様の機能特性を有する任意の他の材料が、化学気相堆積（ＣＶＤ）または任意の他の適切な堆積技術によって形成される。構造体２０は、図１Ｂに示すように、誘電体ゲート側壁スペーサ４２およびゲート・キャップ４４をさらに含む。このようなスペーサおよびゲート・キャップを形成する技術は、当技術分野で知られている。ＣＥＳＬライナ３７は、ゲート側壁スペーサおよびゲート・キャップの上にも延在する。ゲート・キャップが形成されるゲート・キャップ層の平坦化および酸化物充填の堆積に続いて、図１Ａおよび図１Ｂに示すように、上述した要素がＩＬＤ層３８内に埋め込まれる。
図２Ａおよび図２Ｂを参照すると、ＩＬＤ層３８は、例えば、湿式フッ化水素（ＨＦ）酸エッチングまたは任意の他の適切なエッチングを使用して選択的に除去される。次いで、ＣＥＳＬライナ３７を選択的に除去して、図３Ａおよび図３Ｂに断面で概略的に示すような構造体３０を得る。１つまたは複数の実施形態では、湿式リン酸エッチングまたは他の適切なエッチングを使用して、ＣＥＳＬライナ３７を選択的に除去することができる。
ＣＶＤを用いてチタン（Ｔｉ）ライナ４６または他の適切な金属ライナを共形に堆積することによって、ソース／ドレイン領域３２Ｐ、３２Ｎを覆うＴＳライナを形成することができる。ライナ４６の堆積に続いて、プロセスのこの段階またはその後で、アニーリング・ステップを行って、ソース／ドレイン領域上にチタン・シリサイドまたはチタン系のゲルマノ・シリサイド層あるいはその両方を形成することができる。共形膜は、実質的に均一な厚さを有するものとして理解される。ｎＦＥＴ領域とｐＦＥＴ領域の両方を含む一部の例示的な構造では、アニーリングによって、ｎＦＥＴ領域内のソース／ドレイン領域がＴｉＳ２層を含むようになり、ｐＦＥＴ領域内のソース／ドレイン領域上にチタン・ゲルマノ・シリサイド（Ｔｉ（ＳｉＧｅ）２）層が形成される。以下で使用されるチタン・シリサイドおよび金属シリサイドという用語は、シリコンまたはシリコン・ゲルマニウムのいずれかの上に形成されたシリサイドを包含することが意図されている。Ｔｉライナ４６の厚さは、例えば、２～５ナノメートル（２ｎｍ～５ｎｍ）の範囲にあってもよい。ライナは、図４Ａおよび図４Ｂに示すように、ＳＴＩ領域２６、ゲート側壁スペーサ４２、およびゲート・キャップ４４の上にさらに延在する。これにより、構造体４０が得られる。
構造体４０上に有機平坦化層（ＯＰＬ）４８を堆積させ、パターニングして、ブロック・マスクを形成する。本発明の一実施形態によると、ＯＰＬ４８は、炭素、水素および窒素を含む有機ポリマであってもよい。ＯＰＬ材料の非限定的な例としては、ＪＳＲ ＨＭ８００６、ＪＳＲ ＨＭ８０１４、ＡＺ ＵＭ１０Ｍ２、Ｓｈｉｎ Ｅｔｓｕ ＯＤＬ１０２、またはＪＳＲ、ＴＯＫ、Ｓｕｍｉｔｏｍｏ、およびＲｏｈｍ＆Ｈａａｓなどのベンダから市販されている他の同様の材料が挙げられる。ＯＰＬ４８は、例えばスピン・コーティングによって堆積させることができ、余分な材料はエッチ・バックされる。図５Ａおよび図５Ｂに示すように、ＯＰＬの残留部分は、基板２４の活性領域２４Ａの上に延在し、活性領域２４Ａを保護するブロック・マスクを形成する。ソース／ドレイン領域３２Ｐ、３２Ｎ、ソース／ドレイン領域を覆うライナ４６の部分、および活性領域上のゲート構造は、パターニングされたＯＰＬ内に埋め込まれ、したがって保護されている。パターニングされたＯＰＬは、図５Ａに示すように、ソース／ドレイン領域の上に、ならびにソース／ドレイン領域を越えて横方向に延在するが、ｐＦＥＴ活性領域とｎＦＥＴ活性領域との間のチタン・ライナ４６の水平部分を露出されたままにする。活性領域間に位置するＳＴＩ領域２６およびゲート構造２８の上に延在するチタン・ライナ４６の部分は、結果として得られる構造体５０においてＯＰＬパターニングに続いて露出される。
活性領域２４Ａ間のチタン・ライナ４６の露出部分が選択的に除去される。チタン系材料の選択的除去は、例えば、硫酸と過酸化水素の使用を組み合わせた硫酸過酸化物混合物（ＳＰＭ）を用いた湿式プロセスによって行うことができる。本明細書で使用される場合、材料除去プロセス（例えば、エッチング）に関して「選択的」という用語は、適切なエッチング液の選択により、対象となる材料の材料除去速度（すなわち、エッチング速度）が、材料除去プロセスにさらされる少なくとも別の材料の除去速度を上回り、好ましくは、はるかに上回ることを意味する。それに応じて、図６Ａおよび図６Ｂに断面で概略的に示すような構造体６０を得ることができる。構造体６０からＯＰＬ４８を除去すると、基板２４の活性領域２４Ａの上方のチタン被覆ソース／ドレイン領域３２Ｐ、３２Ｎおよび他の構造体が再び露出する。図７Ａおよび図７Ｂに概略的に示すような構造体７０を得ることができる。図７Ａに示すように、金属ライナ４６は、ここで、ＳＴＩ領域２６の上に部分的に延在し、真上にあるソース／ドレイン領域の横方向端部を横方向に越えて延在する水平セグメント４６Ａを含む。
さらなる有機平坦化層４８’を堆積させ、エッチ・バックして、図８Ａおよび図８Ｂに概略的に示すような構造体８０を得る。ＯＰＬ４８’は、上述したＯＰＬ４８と同じ材料を含むことができるが、必ずしもそうである必要はない。ＯＰＬ４８’は、同じやり方でまたは異なる技術を用いて堆積させることができる。図８Ａおよび図８Ｂに示すように、ＯＰＬ４８’の厚さは、チタン（シリサイド）層４８を上に含むソース／ドレイン領域３２Ｐ、３２ＮがＯＰＬ内に埋め込まれ、したがって保護されるのに十分である。ゲート構造２８およびゲート側壁スペーサ４２の一部は、ＯＰＬの頂面の上方に延在する。活性領域２４Ａの上に形成されたチタン被覆ゲート・キャップ４４は、完全に露出される。電界効果トランジスタが形成されるウエハ全体にわたって、ゲート・キャップ４４の頂面の下方に十分な均一性のリセスされたＯＰＬ４８’を設けることによって、ゲート・キャップ４４上のチタン層４６の部分は完全に露出されるが、エピタキシャル・ソース／ドレイン領域３２Ｐ、３２Ｎ上のチタン（またはシリサイド）は露出されない。
選択的チタン面取りにより、ＯＰＬ４８’の頂面の上方のチタン・ライナ４６の露出部分が除去される。上述したように、チタン系材料の選択的除去は、例えば、硫酸過酸化物混合物（ＳＰＭ）を用いた湿式プロセスによって行うことができる。それに応じて、図９Ａおよび図９Ｂに断面で概略的に示すような構造体９０を得ることができる。チタン・ライナの残留する垂直部分４６Ｂは、ゲート側壁スペーサ４２に隣接し、ゲート・キャップ４４の下方で終端する。上端部分がゲート・キャップ４４に隣接するゲート構造２８は、チタン層４６の垂直部分４６Ｂの上方に延在する。
第２のＯＰＬ４８’をアッシングまたは他の適切なプロセスによって除去して、図１０Ａおよび図１０Ｂに断面で概略的に示すような構造体１００を得ることができる。ここで、ライナ４６は、複数の個々の連続したセグメントを含み、各セグメントは、金属シリサイド部分と、シリサイド部分から延在する金属部分とを含む。図１０Ａに示すように、ライナ４６のチタン・シリサイド部分は、ソース／ドレイン領域３２Ｐ、３２Ｎを覆う。ライナ４６の横方向に延在する金属（非シリサイド）部分４６Ａは、底部誘電体分離層３６の下方のサブフィン領域から、ＳＴＩ領域２６の一部の上に、限られた距離だけ水平方向に延在する。上述したように、ライナ４６セグメントの横方向に延在する部分４６Ａは、関連付けられた電界効果トランジスタのソース／ドレイン領域３２Ｐ、３２Ｎを越えて横方向にさらに延在する。チタン・ライナ４６セグメントの垂直部分４６Ｂは、図１０Ｂに示すように、ゲート構造２８の対間に局所化される。各垂直部分４６Ｂは、ゲート側壁スペーサ４２に隣接する一対の金属セグメントを含む。垂直部分４６Ｂは、ゲート構造２８の頂面およびゲート・キャップ４４の完全に下方に位置する。
層間誘電体（ＩＬＤ）層５２を構造体９０上に堆積させ、平坦化する。ＩＬＤ層は、例えば、化学気相堆積（ＣＶＤ）、プラズマ強化ＣＶＤ（ＰＥＣＶＤ）、高周波ＣＶＤ（ＲＦＣＶＤ）、物理気相堆積（ＰＶＤ）、原子層堆積（ＡＬＤ）、分子線堆積（ＭＢＤ）、パルスレーザ堆積（ＰＬＤ）または液体ソースミスト化学堆積（ＬＳＭＣＤ）あるいはその組合せ、スピンオンコーティング、スパッタリングまたはめっきあるいはその組合せを含むが、必ずしもこれらに限定されない堆積技術を用いて堆積させることができる。ＩＬＤ層５２は、例えば、多孔質ケイ酸塩、炭素ドープ酸化物、二酸化ケイ素、酸窒化ケイ素、炭素ドープ酸化ケイ素（ＳｉＣＯＨ）、およびそれらの多孔質変形体、シルセスキオキサン、シロキサン、または例えば約２～約４の範囲の誘電率を有する他の誘電体材料などの低ｋ材料（例えば、約４．０未満のｋ）を含むことができるが、これらに限定されない。
層間誘電体（ＩＬＤ）層５２を構造体９０上に共形に堆積させ、それによって、基板２４の上方のｎＦＥＴおよびｐＦＥＴを含む要素間の空間を充填する。層間誘電体層は、例えば、例示的な一実施形態では、ＡＬＤ二酸化ケイ素などの共形の酸化物を含むことができる。１つまたは複数の実施形態において、流動性ＩＬＤ材料が用いられることがある。実質的に炭素を含まない酸化ケイ素（ＳｉＯ２）材料は、例えば、ＦＣＶＤを使用して堆積させることができる。流動性化学気相堆積（ＦＣＶＤ）は、トレンチ状の形状に自由に流れ込み、ボトム・アップで、ボイドのない、継ぎ目のない充填を実現する液体状の膜を提供する。一部の実施形態では、他の誘電体材料を代わりに用いることができるが、ＩＬＤ層５２と、ゲート側壁スペーサ４２、ゲート・キャップ４４、および金属シリサイドとの間のエッチング選択性が提供されるべきである。ＩＬＤ層５２は、任意選択で、４００℃未満でのＵＶ光アシスト硬化を含む様々な既知の硬化技術を用いて硬化させることができる。次いで、得られた構造体に化学機械平坦化（ＣＭＰ）が施される。それによって、金属ライナ４６の水平部分４６ＡがＩＬＤ層５２とＳＴＩ領域２６との間に局所化された、図１１Ａおよび図１１Ｂに概略的に示すような構造体１１０を得ることができる。
トレンチ開口部は、例えば既知のダマシン技術を用いることによってＩＬＤ層５２内に従来通り形成される。ＩＬＤ層の堆積に続いて、フォトリソグラフィおよびエッチングのステップが行われる。具体的には、フォトレジスト（図示せず）がＩＬＤ層上に塗布される。フォトレジストは、コーティングまたはスピンオン技術を含むが、これらに限定されない任意の適切な技術によって塗布することができる。形成されるトレンチ開口部またはコンタクト・ホールあるいはその両方を画定する形状でパターニングされたマスク（図示せず）が、フォトレジストの上に設けられ、マスク・パターンは、フォトリソグラフィ・プロセスを使用してフォトレジストに転写され、フォトレジストの被覆されていない領域に凹部が作成される。続いて、パターニングされたフォトレジストを用いて、トレンチおよびコンタクト・ホールを形成するために典型的に用いられる従来のエッチングによって、ＩＬＤ誘電体層に同じパターンの凹部を作成する。このようなトレンチおよびコンタクト・ホールは、乾式エッチング（例えば、反応性イオン・エッチング）を用いて形成されてもよい。エッチングは、ＩＬＤ層５２の一部を選択的に除去する。トレンチ開口部５４の形成後、フォトレジストは、アッシングまたは他の適切なプロセスによってＩＬＤ層から剥離することができる。図１２Ａおよび図１２Ｂに概略的に示すように、結果として得られる構造体１２０に湿式洗浄が施されてもよい。
レジストが剥離された後、トレンチ（ビア）開口部が洗浄され、次いで、例えば、薄いＰＶＤ（例えば、スパッタリングされた）チタン（Ｔｉ）層（図示せず）で裏打ちされる。Ｔｉ膜は、接着層として機能し、また、界面酸化物を低減することによって、下にある導体へのコンタクト抵抗を減少させる。続いて、窒化チタン（ＴｉＮ）（図示せず）をスパッタリングまたはＣＶＤのいずれかによって堆積させる。コンタクト金属層５６、例えばタングステン（Ｗ）またはコバルト（Ｃｏ）が構造体上に共形に堆積され、ＩＬＤ層５２に形成されたトレンチ５４を充填し、金属ライナ４６からソース／ドレイン領域３２Ｎ、３２Ｐ上に形成された金属シリサイドまたは金属ゲルマノ・シリサイド層あるいはその両方に直接接触する。図１３Ｂに示すように、ライナの垂直延在部分４６Ｂも金属コンタクト層５６と接触する。一部の実施形態では、コンタクト金属層は、シランと共に六フッ化タングステン源を用いて堆積させるタングステン（Ｗ）層である。３００～４００℃で、六フッ化タングステン前駆体化学物質を使用して行われる化学気相堆積は、例えば、タングステン層を堆積させるために用いられることがある。コンタクト材料は、例えば、代替として、タンタル（Ｔａ）、アルミニウム（Ａｌ）、白金（Ｐｔ）、金（Ａｕ）、チタン（Ｔｉ）、パラジウム（Ｐｄ）、またはそれらの任意の組合せを含むことができる。コンタクト材料は、例えば、ＣＶＤ、ＰＥＣＶＤ、ＰＶＤ、めっき、熱もしくは電子ビーム蒸着、またはスパッタリングによって堆積させることができる。図１３Ａおよび図１３Ｂに概略的に示すような構造体１３０は、上述したようなトレンチ・シリサイド・メタライゼーションの後に得ることができる。
ＣＭＰなどの平坦化プロセスを行って、構造体の頂面から任意の導電性材料（オーバーバーデン）を除去する。ＩＬＤ層５２の厚さはまた、図１４Ａおよび図１４Ｂに概略的に示すような構造体１４０を得るために、ＣＭＰを用いて低減されてもよい。図１４Ａに示すように、金属シリサイドは、ソース／ドレイン領域３２Ｐ、３２Ｎを覆う。図１４Ｂに示すように、ソース／ドレイン領域の周りの金属シリサイド、およびソース／ドレイン領域の上方に延在するライナ４６の連続した部分４６Ｂは、ゲート構造２８間に局在化される。ライナ４６の残留部分はすべて、ゲート構造２８の頂面の下方に位置する。ゲート・オール・アラウンド（ＧＡＡ）アーキテクチャ、ラップ・アラウンド・ソース／ドレイン・コンタクト、および局在化金属／シリサイドを含む半導体構造体１４０が提供され得る。さらに、このような構造体を製造するためのブロック・マスク・パターニングと面取りとの組合せにより、反転階調パターニングが不要となる。
上述した図面は、例示的な構造体の製造における例示的な処理ステップ／段階を示す。全体的な製造方法およびそれによって形成される構造体は、全く新規なものであるが、本方法を実施するために必要とされる特定の個々の処理ステップは、従来の半導体製造技術および従来の半導体製造ツールを利用することができる。これらの技術およびツールは、本明細書の教示を考慮すれば、当業者には既に馴染みのあるものであろう。さらに、半導体デバイスを製造するために使用される処理ステップおよびツールのうちの１つまたは複数は、例えば、Ｊａｍｅｓ Ｄ．Ｐｌｕｍｍｅｒら、Ｓｉｌｉｃｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ：Ｆｕｎｄａｍｅｎｔａｌｓ，Ｐｒａｃｔｉｃｅ，ａｎｄ Ｍｏｄｅｌｉｎｇ １ｓｔＥｄｉｔｉｏｎ，Ｐｒｅｎｔｉｃｅ Ｈａｌｌ，２００１を含む、いくつかの容易に入手可能な出版物にも記載されている。一部の個々の処理ステップが本明細書に記載されているが、これらのステップは単に例示的なものであり、当業者は、適用可能ないくつかの等しく適切な代替形態を熟知している場合があることが強調される。
添付の図面に示される様々な層または領域あるいはその両方は、縮尺通りに描かれていない場合があることを理解されたい。さらに、このような集積回路デバイスまたは他の層において一般に使用されるタイプの１つまたは複数の半導体層は、説明を簡単にするために所与の図に明示的に示されていないことがある。これは、明示的に示されていない半導体層または他の層が実際の集積回路デバイスにおいて省略されていることを意味するものではない。
これまでの議論を考慮すると、一般論として、ラップ・アラウンド・コンタクトを含む半導体構造体を形成する例示的な方法は、第１および第２の活性領域２４Ａと、第１および第２の活性領域上の電界効果トランジスタ（ＦＥＴ）とを含むモノリシック構造体上に金属ライナを共形に堆積させることを含むことが理解されよう。図３Ａおよび図３Ｂは、ナノシートＦＥＴを含む例示的なモノリシック構造体３０を示す。ＦＥＴは、ゲート構造２８およびエピタキシャル・ソース／ドレイン領域３２Ｐまたは３２Ｎあるいはその両方を含む。金属シリサイド・ライナは、金属ライナからエピタキシャル・ソース／ドレイン領域上に形成され、ソース／ドレイン領域を覆う。第１および第２の活性領域は、図５Ａおよび図５Ｂに概略的に示すように、パターニングされたブロック・マスク４８で保護される。金属ライナは、第１の活性領域と第２の活性領域との間のパターニングされたブロック・マスクによって露出された領域から選択的に除去される。パターニングされたブロック・マスク４８を除去した後に、図７Ａおよび図７Ｂに示すような構造体７０が得られる。図８Ａおよび図８Ｂに概略的に示すように、保護マスク４８’がモノリシック構造体上に形成される。保護マスクは、保護マスクの頂面の完全に下方にあるエピタキシャル・ソース／ドレイン領域を保護する。第１および第２の活性領域の上方の金属ライナ４６の部分が露出される。活性領域の上方の金属ライナ４６の露出部分が除去され、続いて保護マスク４８’が除去される。それに応じて、図１０Ａおよび図１０Ｂに示すようなモノリシック半導体構造体１００を得ることができ、例示的な方法は、図示するようなナノシート・トランジスタ、ならびにＦｉｎＦＥＴなどの他のタイプのＦＥＴに関して適用可能であることが理解される。
例示的な実施形態では、保護マスクを形成することは、モノリシック構造体上に有機平坦化層を堆積し、有機平坦化層をエッチ・バックして、ゲート構造２８ならびに関連付けられたゲート側壁スペーサ４２およびゲート・キャップ４４の頂部を露出させることを含む。本方法は、モノリシック構造体上に層間誘電体層５２を形成することと、層間誘電体層をパターニングし、それによって図１２Ａおよび図１２Ｂに示すようにエピタキシャル・ソース／ドレイン領域３２Ｐ、３２Ｎ上の金属シリサイド・ライナを露出させることと、層間誘電体層内に、エピタキシャル・ソース／ドレイン領域上の金属シリサイド・ライナに直接接触する金属コンタクト５６を形成することと、を含むことができる。図１３Ａおよび図１３Ｂは、コンタクト・メタライゼーション後の例示的な構造体１３０を示す。１つまたは複数の例示的な実施形態におけるモノリシック構造体３０は、ゲート構造に隣接するゲート・キャップ４４およびゲート側壁スペーサ４２をさらに含み、ゲート構造の頂部の上方の金属ライナ４６を選択的に除去することは、ゲート・キャップ、およびゲート側壁スペーサの一部から金属ライナを除去することを含む。モノリシック構造体は、１つまたは複数の実施形態において、浅いトレンチ分離領域２６を含み、第１の活性領域と第２の活性領域との間の領域から金属ライナ４６を選択的に除去することは、浅いトレンチ分離領域２６の頂面から金属ライナを除去することを含む。
１つまたは複数の実施形態に従って提供される半導体構造体は、第１の活性領域２４Ａおよび第２の活性領域２４Ａを含む半導体基板２４と、第１の活性領域と第２の活性領域との間の浅いトレンチ分離領域２６とを含む。第１の活性領域上の第１の電界効果トランジスタは、第１の活性領域上のゲート構造２８と、チャネル領域（ゲート構造に隣接する層２１の領域）と、チャネル領域の両側の一対のエピタキシャル・ソース／ドレイン領域３２Ｐまたは３２Ｎと、を含む。各エピタキシャル・ソース／ドレイン領域は、第１の活性領域上の一対のゲート構造間に位置する。ラップ・アラウンド金属シリサイド・ライナ（共形の金属層４６のシリサイド部分）は、第１の電界効果トランジスタの各エピタキシャル・ソース／ドレイン領域に隣接する。誘電体層５２は、半導体基板および第１の電界効果トランジスタの上に延在する。金属ライナ部分は、各金属シリサイド・ライナにそれぞれ連続している。各金属ライナ部分は、第１の活性領域上の一対のゲート構造２８間に位置し、ソース／ドレイン領域の上方に延在する垂直延在部分４６Ｂを含む。第１の活性領域上のゲート構造２８は、垂直延在部分４６Ｂの上方に垂直に延在する。水平方向に延在する金属ライナ部分４６Ａは、第１の電界効果トランジスタのソース／ドレイン領域の下方に延在し、浅いトレンチ分離領域２６と誘電体層５２との間に配置される。例えば、図１４Ａに示すように、各金属ライナ部分の水平延在部分４６Ａは、直上の第１の電界効果トランジスタのソース／ドレイン領域のうちの１つを越えて横方向に延在する。
上記で説明した技術の少なくとも一部は、集積回路に実装することができる。集積回路を形成する際、同一のダイが、典型的には、半導体ウエハの表面上に繰り返しパターンで製造される。各ダイは、本明細書に記載されるデバイスを含み、他の構造または回路あるいはその両方を含むことができる。個々のダイは、ウエハから切り出されまたはダイシングされた後、集積回路としてパッケージングされる。当業者であれば、ウエハをダイシングし、ダイをパッケージングして集積回路を製造する方法を知っているであろう。
当業者であれば、上述した例示的な構造は、未加工の形態（すなわち、複数のパッケージングされていないチップを有する単一のウエハ）で、ベア・ダイとして、パッケージングされた形態で配布することができ、または例示的な実施形態の１つまたは複数に従って形成されたラップ・アラウンド・コンタクトを有するナノシートまたは他のＦＥＴデバイスを有することから利益を得る中間製品または最終製品の一部として組み込むことができることを理解するであろう。
半導体構造体を作成する様々な段階で材料を除去するために、当業者によって使用される多数の技術がある。本明細書で使用される場合、これらのプロセスは、一般に「エッチング」と呼ばれる。例えば、エッチングは、湿式エッチング、乾式エッチング、化学酸化物除去（ＣＯＲ）エッチング、および反応性イオン・エッチング（ＲＩＥ）の技術を含み、これらはすべて、半導体構造体を形成する際に選択材料を除去するための既知の技術である。標準洗浄１（ＳＣ１）は、強塩基、典型的には水酸化アンモニウム、および過酸化水素を含有する。ＳＣ２は、塩酸などの強酸、および過酸化水素を含む。エッチングの技術および適用は、当業者にはよく理解されており、したがって、そのようなプロセスのより詳細な説明は、本明細書では提示されない。
本明細書に記載される実施形態の例示は、様々な実施形態の一般的な理解を提供することが意図されており、本明細書に記載される回路および技術を利用し得る装置およびシステムのすべての要素および特徴の完全な説明として役立つことは意図されていない。本明細書の教示を考慮すれば、多くの他の実施形態が当業者には明らかになるであろう。他の実施形態は、本発明の範囲から逸脱することなく構造的および論理的な置換および変更が行われ得るように、利用され、本教示から導出される。一部の代替の実施態様では、例示的な方法のステップの一部は、図に示された順序から外れて行われてもよいことにも留意されたい。例えば、連続して示される２つのステップは、実際には、実質的に同時に実行されてもよく、または、あるステップは、時には、関与する機能性に応じて、逆の順序で実行されてもよい。また、図面は、単に代表的なものであり、縮尺通りには描かれていない。したがって、本明細書および図面は、限定的な意味ではなく例示的な意味で考えられるべきである。
実施形態は、本明細書では、単に便宜上、「実施形態」という用語によって、個々にまたは集合的にあるいはその両方で言及される場合があり、２つ以上の実施形態が実際に示されている場合、本出願の範囲を任意の単一の実施形態または発明概念に限定することを意図していない。したがって、特定の実施形態が本明細書に図示され、説明されたが、同じ目的を達成する構成が、図示された特定の実施形態の代わりになり得ることを理解されたい。本明細書の教示を考慮すれば、上記の実施形態の組合せ、および本明細書に具体的に記載されていない他の実施形態が当業者には明らかになるであろう。
本明細書で使用される用語は、特定の実施形態のみを説明するためのものであり、限定することは意図されていない。本明細書で使用される場合、単数形「１つの（ａ）」、「１つの（ａｎ）」、および「その（ｔｈｅ）」は、文脈が明確にそうでないと示さない限り、複数形を同様に含むことが意図されている。用語「備える（ｃｏｍｐｒｉｓｅｓ）」または「備えている（ｃｏｍｐｒｉｓｉｎｇ）」あるいはその両方は、本明細書で使用される場合、述べられた特徴、ステップ、動作、要素、または構成要素、あるいはその組合せの存在を明記するが、１つもしくは複数の他の特徴、ステップ、動作、要素、構成要素、またはそれらのグループ、あるいはその組合せの存在もしくは追加を排除しないことがさらに理解されるであろう。「上方（ａｂｏｖｅ）」および「下方（ｂｅｌｏｗ）」ならびに「垂直（ｖｅｒｔｉｃａｌ）」などの用語は、相対的な高さではなく、要素または構造の互いに対する相対的な位置を示すために使用される。
以下の特許請求の範囲における任意の手段またはステップ・プラス機能要素の対応する構造、材料、行為、および均等物は、具体的に特許請求されるような他の特許請求される要素と組み合わせて機能を実行するための任意の構造、材料、または行為を含むことが意図されている。様々な実施形態の説明は、例示および説明の目的で提示されたが、網羅的であること、または開示された形態に限定されることは意図されていない。本発明の範囲から逸脱することなく、多くの修正および変形が当業者には明らかであろう。実施形態は、原理および実際の用途を最もよく説明するために、ならびに他の当業者が、企図された特定の使用に適するような様々な修正を伴う様々な実施形態を理解することができるように、選択され、説明された。
要約は、３７Ｃ．Ｆ．Ｒ．§１．７２（ｂ）に準拠して提供される。本要約は、請求項の範囲または意味を解釈または限定するために使用されないという理解の下で提出される。加えて、上記の発明を実施するための形態では、本開示を合理化する目的で、様々な特徴が単一の実施形態にまとめられていることが分かる。この開示方法は、特許請求される実施形態が各請求項に明示的に列挙されるよりも多くの特徴を必要とするという意図を反映するものとして解釈されるべきではない。むしろ、添付の特許請求の範囲が反映するように、特許請求される主題は、単一の実施形態のすべての特徴よりも少ない特徴に存在する場合がある。したがって、以下の特許請求の範囲は、本明細書によって発明を実施するための形態に組み込まれ、各請求項は、別個に特許請求される主題として独立している。
本明細書に提供される教示を考慮すれば、当業者は、技術および開示された実施形態の他の実施態様および用途を思い浮かべることができるであろう。例示的な実施形態が、添付の図面を参照して本明細書で説明されたが、例示的な実施形態は、それらの厳密な実施形態に限定されず、様々な他の変更および修正が、添付の特許請求の範囲から逸脱することなく当業者によって行われることを理解されたい。

Claims (25)

  1. 半導体構造体であって、
    第１の活性領域および第２の活性領域を含む半導体基板と、
    前記第１の活性領域と前記第２の活性領域との間の浅いトレンチ分離領域と、
    前記第１の活性領域上の複数のゲート構造と、
    前記第１の活性領域上の第１の電界効果トランジスタであり、前記第１の活性領域上の前記ゲート構造のうちの１つ、チャネル領域、および前記チャネル領域の両側の一対のエピタキシャル・ソース／ドレイン領域を備え、前記エピタキシャル・ソース／ドレイン領域の各々が前記第１の活性領域上の一対の前記ゲート構造間に位置する、前記第１の電界効果トランジスタと、
    前記第１の電界効果トランジスタの前記エピタキシャル・ソース／ドレイン領域の各々に隣接するラップ・アラウンド金属シリサイド・ライナと、
    前記半導体基板および前記第１の電界効果トランジスタの上に延在する誘電体層と、
    前記金属シリサイド・ライナの各々にそれぞれ連続する金属ライナ部分であり、前記金属ライナ部分が、
    前記第１の活性領域上の一対の前記ゲート構造間に位置し、前記ソース／ドレイン領域の上方に延在する垂直延在部分、および
    前記第１の電界効果トランジスタの前記ソース／ドレイン領域の下方にあり、前記浅いトレンチ分離領域と前記誘電体層との間に配置された水平延在部分で、各金属ライナ部分の前記水平延在部分が前記第１の電界効果トランジスタの前記ソース／ドレイン領域のうちの１つを越えて横方向に延在する、前記水平延在部分
    を含む、前記金属ライナ部分と、
    を備える、半導体構造体。
  2. 前記第２の活性領域上の複数のゲート構造と、
    前記第２の活性領域上の第２の電界効果トランジスタであって、前記第２の活性領域上の前記ゲート構造のうちの１つ、チャネル領域、および前記チャネル領域の両側の一対のエピタキシャル・ソース／ドレイン領域を備え、前記エピタキシャル・ソース／ドレイン領域の各々が一対の前記ゲート構造間に位置し、前記誘電体層が前記第２の電界効果トランジスタの上に延在する、前記第２の電界効果トランジスタと、
    前記第２の電界効果トランジスタの前記エピタキシャル・ソース／ドレイン領域の各々に隣接するラップ・アラウンド金属シリサイド・ライナと、
    前記第２の電界効果トランジスタの各金属シリサイド・ライナにそれぞれ連続する金属ライナ部分であって、前記金属ライナ部分が、
    前記第２の活性領域上の一対の前記ゲート構造間に位置し、前記第２の電界効果トランジスタの前記ソース／ドレイン領域の上方に延在する垂直延在部分であり、前記第２の活性領域上の前記ゲート構造が前記垂直延在部分の上方に垂直に延在する、前記垂直延在部分、および
    前記第２の電界効果トランジスタの前記ソース／ドレイン領域の下方にあり、前記浅いトレンチ分離領域と前記誘電体層との間に配置された水平延在部分であり、各金属ライナ部分の前記水平延在部分が前記第２の電界効果トランジスタの前記ソース／ドレイン領域のうちの１つを越えて横方向に延在する、前記水平延在部分
    を含む、前記金属ライナ部分と、
    をさらに含む、請求項１に記載の半導体構造体。
  3. 前記誘電体層内の複数の垂直に延在するトレンチと、
    前記トレンチ内のコンタクト金属であって、前記第１および第２の電界効果トランジスタの前記エピタキシャル・ソース／ドレイン領域に隣接する前記金属シリサイド・ライナに接触する、前記コンタクト金属と、
    をさらに含む、請求項２に記載の半導体構造体。
  4. 前記第１の電界効果トランジスタおよび前記第２の電界効果トランジスタがナノシート・トランジスタであり、前記エピタキシャル・ソース／ドレイン領域が、ドープされたファセット構造を含む、請求項３に記載の半導体構造体。
  5. 前記活性領域が半導体フィンを含む、請求項３に記載の半導体構造体。
  6. 前記第１の電界効果トランジスタおよび前記第２の電界効果トランジスタの下方に底部誘電体分離層をさらに含み、前記金属ライナ部分が前記底部誘電体分離層のエッジ部分の上に延在する、請求項５に記載の半導体構造体。
  7. 前記ゲート構造の側壁上にゲート側壁スペーサをさらに含み、前記金属ライナ部分の前記垂直延在部分が前記ゲート側壁スペーサにそれぞれ隣接し、前記第１の活性領域上の前記ゲート構造が前記金属ライナ部分の前記垂直延在部分の上方に垂直に延在する、請求項１に記載の半導体構造体。
  8. 前記金属ライナ部分がチタンを含み、前記第１の電界効果トランジスタがナノシート・トランジスタまたはＦｉｎＦＥＴトランジスタである、請求項７に記載の半導体構造体。
  9. 半導体構造体であって、
    第１の活性領域および第２の活性領域を含む半導体基板と、
    前記半導体基板全体にわたって延在する複数の並列のゲート構造と、
    前記第１の活性領域上の第１の電界効果トランジスタであり、前記ゲート構造のうちの１つ、チャネル領域、および前記チャネル領域の両側の第１の対のエピタキシャル・ソース／ドレイン領域を備え、前記エピタキシャル・ソース／ドレイン領域の各々が第１の対の前記ゲート構造間に位置する、前記第１の電界効果トランジスタと、
    前記第２の活性領域上の第２の電界効果トランジスタであり、前記ゲート構造のうちの１つ、チャネル領域、および前記チャネル領域の両側の第２の対のエピタキシャル・ソース／ドレイン領域を備え、前記エピタキシャル・ソース／ドレイン領域の各々が第２の対の前記ゲート構造間に位置する、前記第２の電界効果トランジスタと、
    前記第１の電界効果トランジスタおよび前記第２の電界効果トランジスタを覆う誘電体層と、
    前記ソース／ドレイン領域のそれぞれの周りを覆う金属シリサイド・ライナと、
    各金属シリサイド・ライナから延在し、各金属シリサイド・ライナに連続する共形の金属ライナであり、各共形の金属ライナが、前記第１および第２の対の前記ゲート構造のうちの１対の間に置かれ、前記前記ソース／ドレイン領域のうちの１つの上方に垂直に延在する垂直延在部分を含み、前記第１および第２の対の前記ゲート構造が前記共形の金属ライナの前記垂直延在部分の上方に垂直に延在する、前記共形の金属ライナと、
    前記誘電体層を貫いて垂直に延在し、前記金属シリサイド・ライナに接触するソース／ドレイン・コンタクト金属と、
    を備える、半導体構造体。
  10. 前記第１のトランジスタおよび前記第２のトランジスタのそれぞれの前記チャネル領域が、垂直に積層された複数のチャネル層を含む、請求項９に記載の半導体構造体。
  11. 前記ゲート構造のそれぞれがゲート側壁スペーサを含み、さらに、各共形の金属ライナの前記垂直延在部分が一対の垂直セグメントを含み、各垂直セグメントが前記ゲート側壁スペーサのうちの１つに隣接する、請求項９に記載の半導体構造体。
  12. 前記共形の金属ライナが、前記誘電体層の下方で、前記ソース／ドレイン領域のうちの１つを越えて横方向に延在する水平セグメントを含む、請求項１１に記載の半導体構造体。
  13. 前記誘電体層の下方にあり、前記第１の活性領域と前記第２の活性領域との間の横方向にある浅いトレンチ分離領域をさらに含み、各共形の金属ライナの前記水平セグメントが、前記誘電体層と前記浅いトレンチ分離領域との間に延在する、請求項１２に記載の半導体構造体。
  14. ラップ・アラウンド・コンタクトを含む半導体構造体を形成する方法であって、
    モノリシック構造体上に金属ライナを共形に堆積することであり、前記モノリシック構造体が、
    第１および第２の活性領域、ならびに
    ゲート構造およびエピタキシャル・ソース／ドレイン領域を含む、前記第１および第２の活性領域上の電界効果トランジスタ
    を含む、前記共形に堆積することと、
    前記金属ライナから前記エピタキシャル・ソース／ドレイン領域上に金属シリサイド・ライナを形成し、前記エピタキシャル・ソース／ドレイン領域を覆うことと、
    パターニングされたブロック・マスクで前記第１および第２の活性領域を保護することと、
    前記第１の活性領域と前記第２の活性領域との間の前記パターニングされたブロック・マスクによって露出された領域から前記金属ライナを選択的に除去することと、
    前記パターニングされたブロック・マスクを除去することと、
    前記エピタキシャル・ソース／ドレイン領域が前記保護マスクの頂面の完全に下方になるように、ならびに前記第１および第２の活性領域の上方の前記金属ライナの部分が露出されるように、前記モノリシック構造体上に保護マスクを形成することと、
    前記第１および第２の活性領域の上方の前記金属ライナの前記露出部分を選択的に除去することと、
    前記保護マスクを除去することと、
    を含む、方法。
  15. 前記保護マスクを形成することが、
    前記モノリシック構造体上に有機平坦化層を堆積することと、
    前記ゲート構造の一部が前記保護マスクの前記頂面の上方に延在するように、前記有機平坦化層をエッチ・バックすることと、
    を含む、請求項１４に記載の方法。
  16. 前記活性領域の上に層間誘電体層を形成することと、
    前記層間誘電体層をパターニングし、それによって、前記エピタキシャル・ソース／ドレイン領域上の前記金属シリサイド・ライナを露出させることと、
    前記層間誘電体層内に、前記エピタキシャル・ソース／ドレイン領域上の前記金属シリサイド・ライナに直接接触する金属コンタクトを形成することと、
    をさらに含む、請求項１５に記載の方法。
  17. 前記モノリシック構造体が、前記ゲート構造に隣接するゲート・キャップおよびゲート側壁スペーサをさらに含み、さらに、前記第１および第２の活性領域の上方の前記金属ライナの前記露出部分を選択的に除去することが、前記ゲート・キャップ、および前記ゲート側壁スペーサの頂部から前記金属ライナを除去することを含む、請求項１６に記載の方法。
  18. 前記モノリシック構造体が、前記第１の活性領域と前記第２の活性領域との間に浅いトレンチ分離領域を含み、さらに、前記第１の活性領域と前記第２の活性領域との間の領域から前記金属ライナを選択的に除去することが、前記浅いトレンチ分離領域の頂面から前記金属ライナを除去することを含む、請求項１７に記載の方法。
  19. 前記モノリシック構造体が、前記第１および第２の活性領域ならびに前記浅いトレンチ分離領域の上に延在するコンタクト・エッチング停止ライナをさらに含み、
    前記コンタクト・エッチング停止ライナを除去し、前記コンタクト・エッチング停止ライナを前記金属ライナで置き換えること
    をさらに含む、請求項１８に記載の方法。
  20. 前記電界効果トランジスタがナノシート・トランジスタまたはＦｉｎＦＥＴトランジスタを含む、請求項１８に記載の方法。
  21. 前記電界効果トランジスタがナノシート・トランジスタまたはＦｉｎＦＥＴトランジスタを含み、前記エピタキシャル・ソース／ドレイン領域が、ドープされたファセット半導体領域を含み、さらに、前記金属ライナを共形に堆積することにより、前記金属ライナが前記ドープされたファセット半導体領域を覆う、請求項１４に記載の方法。
  22. 前記パターニングされたブロック・マスクが、前記エピタキシャル・ソース／ドレイン領域を完全に覆い、前記エピタキシャル・ソース／ドレイン領域を越えて横方向に延在する、請求項２１に記載の方法。
  23. 前記モノリシック構造体が前記ゲート構造に隣接するゲート・キャップおよびゲート側壁スペーサをさらに含み、
    前記保護マスクを形成することが、前記モノリシック構造体上に有機平坦化層を堆積し、前記有機平坦化層をエッチ・バックし、それによって、前記ゲート・キャップ、および前記ゲート側壁スペーサの頂部を露出させることを含み、
    前記第１および第２の活性領域の上方の前記金属ライナの前記露出部分を選択的に除去することが、前記ゲート・キャップ、および前記ゲート側壁スペーサの前記頂部から前記金属ライナを除去することを含む、
    請求項２２に記載の方法。
  24. ラップ・アラウンド・コンタクトを含む半導体構造体を形成する方法であって、
    第１および第２の活性領域、
    ゲート構造、前記ゲート構造の上方のゲート・キャップ、前記ゲート構造の側壁上のゲート側壁スペーサ、およびゲート構造の対間のエピタキシャル・ソース／ドレイン領域を含む、前記第１および第２の活性領域上の電界効果トランジスタ、ならびに
    前記エピタキシャル・ソース／ドレイン領域上の、前記エピタキシャル・ソース／ドレイン領域を覆う第１のライナ部分、ならびに前記第１の活性領域と前記第２の活性領域との間で前記ゲート・キャップおよびゲート側壁スペーサの上に延在する金属ライナを含む連続したライナ、
    を含む、モノリシック構造体を得ることと、
    パターニングされたブロック・マスクで前記第１および第２の活性領域を保護することと、
    前記第１の活性領域と前記第２の活性領域との間の前記パターニングされたブロック・マスクによって露出された領域から前記金属ライナを選択的に除去することと、
    前記パターニングされたブロック・マスクを除去することと、
    前記ゲート・キャップ、および前記ゲート側壁スペーサの頂部が保護マスクの頂面の上方に延在し、前記エピタキシャル・ソース／ドレイン領域が前記保護マスクの前記頂面の下方になるように、前記モノリシック構造体上に前記保護マスクを形成することと、
    前記ゲート側壁スペーサの前記頂部および前記ゲート・キャップから前記金属ライナを選択的に除去することと、
    前記保護マスクを除去することと、
    を含む、方法。
  25. 前記電界効果トランジスタがナノシート・トランジスタまたはＦｉｎＦＥＴトランジスタを含み、
    前記第１のライナ部分から金属シリサイド・ライナを形成することと、
    前記第１および第２の活性領域の上に層間誘電体層を形成することと、
    前記層間誘電体層をパターニングし、それによって、前記エピタキシャル・ソース／ドレイン領域上の前記金属シリサイド・ライナを露出させることと、
    前記層間誘電体層内に、前記エピタキシャル・ソース／ドレイン領域上の前記金属シリサイド・ライナに直接接触する金属コンタクトを形成することと、
    をさらに含む、請求項２４に記載の方法。
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