KR101713422B1 - 핀의 보호층을 포함하는 핀 구조 전계 효과 트랜지스터 소자 구조체 및 그 형성방법 - Google Patents

핀의 보호층을 포함하는 핀 구조 전계 효과 트랜지스터 소자 구조체 및 그 형성방법 Download PDF

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Abstract

핀 구조 전계 효과 트랜지스터(FinFET) 소자 구조체와 그 제조 방법이 제공된다. FinFET 소자 구조체는 기판과 해당 기판으로부터 연장되는 핀 구조체를 포함한다. FinFET 소자 구조체는 상기 기판 상에 형성되는 격리 구조체를 더 포함한다. 상기 핀 구조체는 상부와 하부를 가지며, 상기 하부는 상기 격리 구조체 내에 매립된다. FinFET 소자 구조체는 상기 핀 구조체의 상부 상에 형성된 보호층을 더 포함한다. 해당 보호층과 상기 핀 구조체의 상부 사이에 계면이 존재하며, 해당 계면은 약 0.1 nm 내지 약 2.0 nm 범위의 거칠기를 가진다.

Description

핀 구조 전계 효과 트랜지스터 소자 구조체의 핀의 보호층{PROTECTION LAYER ON FIN OF FIN FIELD EFFECT TRANSISTOR(FINFET) DEVICE STRUCTURE}
본 출원은 그 전체 내용이 여기에 참조로 포함된, "핀 구조 전계 효과 트랜지스터 소자 구조체의 핀의 보호층"으로 2015년 1월 12일 출원된 미국 가 특허출원 제62/102,414호의 이익을 주장한다.
반도체 소자는 개인용 컴퓨터, 휴대 전화기, 디지털 카메라 및 다른 전자 장비와 같은 다양한 전자적 적용례에 사용된다. 반도체 소자는 통상 반도체 기판 위에 절연층 또는 유전층, 전도층 및 반도체 층의 재료를 순차적으로 증착하고 리소그래피를 이용하여 상기 다양한 재료의 층을 패턴화하여 회로 성분과 요소를 상부에 형성하는 것으로 제조된다. 단일의 반도체 웨이퍼 상에 다수의 집적 회로가 통상 제조되며, 스크라이브 라인을 따라 집적 회로 사이를 절단하는 것에 의해 웨이퍼 상의 개별 다이들이 개별화된다. 개별 다이들은 통상 별도로 다중-칩 모듈 내에 또는 예컨대 다른 종류의 패키징 내에 패키징된다.
반도체 산업이 보다 높은 소자 밀도, 보다 높은 성능 및 보다 낮은 비용을 얻기 위해 나노미터 기술 공정으로 발전되고 있음에 따라, 제조와 설계 양자의 문제로부터의 도전은 핀 구조 전계 효과 트랜지스터(FinFET)와 같은 3차원 설계의 개발을 가져왔다. FinFET는 기판으로부터 연장되는 얇은 수직 "핀"(또는 핀 구조체)으로 제조된다. FinFET의 채널은 이러한 수직 핀 내에 형성된다. 핀 위에는 게이트가 제공된다. FinFET의 장점은 짧은 채널 효과와 높은 전류 흐름을 감소시키는 것을 포함할 수 있다.
기존의 FinFET 소자와 해당 FinFET 소자의 제조 방법이 그 의도한 목적에 대해 대체로 적절하였더라도, 모든 측면에서 전적으로 만족스런 것은 아니었다.
본 발명의 실시형태에 따른 핀 구조 전계 효과 트랜지스터(FinFET) 소자 구조체는, 기판과; 상기 기판으로부터 연장되는 핀 구조체와; 상기 기판 상에 형성되는 격리 구조체로서, 상기 핀 구조체는 상부와 하부를 가지며, 상기 하부는 상기 격리 구조체 내에 매립된 것인, 상기 격리 구조체와; 상기 핀 구조체의 상부 상에 형성된 보호층을 포함하고, 상기 보호층과 상기 핀 구조체의 상부 사이에 계면이 존재하며, 상기 계면은 0.1 nm 내지 2.0 nm 범위의 거칠기를 갖는다.
또한, 본 발명의 다른 실시형태에 따른 핀 구조 전계 효과 트랜지스터(FinFET) 소자 구조체는, 기판과; 상기 기판 상에 형성된 핀 구조체와; 상기 핀 구조체의 중간부 상에 형성된 게이트 구조체로서, 상기 게이트 구조체는 하이-k 유전층과 상기 하이-k 유전층 상에 형성된 금속 게이트 전극층을 포함하는 것인, 상기 게이트 구조체와; 상기 핀 구조체와 상기 하이-k 유전층 사이에 형성된 보호층을 포함한다.
또한, 본 발명의 다른 실시형태에 따른 핀 구조 전계 효과 트랜지스터(FinFET) 소자 구조체를 형성하는 방법은, 기판을 제공하는 단계와; 상기 기판 상에 핀 구조체를 형성하는 단계와; 상기 기판 상에 격리 구조체를 형성하는 단계로서, 상기 핀 구조체는 상부와 하부를 가지며, 상기 하부는 상기 격리 구조체 내에 매립되는 것인, 상기 격리 구조체 형성 단계와; 상기 핀 구조체의 상부 상에 보호층을 형성하는 단계를 포함하며, 상기 보호층과 상기 핀 구조체의 상부 사이에는 계면이 존재하고, 상기 계면은 0.1 nm 내지 2.0 nm의 범위의 거칠기를 갖는다.
본 발명의 여러 측면들은 첨부 도면을 함께 판독시 다음의 상세한 설명으로부터 가장 잘 이해될 것이다. 산업계에서의 표준 관행에 따라 다양한 특징부들은 비율대로 작도된 것은 아님을 알아야 한다. 실제, 다양한 특징부의 치수는 논의의 명확성을 위해 임의로 증감될 수 있다.
도 1a-1q는 본 발명의 일부 실시예에 따른 핀 구조 전계 효과 트랜지스터(FinFET) 소자 구조체를 형성하는 단면도를 보여준다.
도 1g'는 본 발명의 일부 실시예에 따른 도 1g의 변형례의 단면도를 보여준다.
도 2는 일부 실시예에 따른 도 1i의 영역의 확대도를 보여준다.
도 3a-3f는 본 발명의 일부 실시예에 따른 FinFET 소자 구조체를 형성하는 단면도를 보여준다.
도 4a-4f는 본 발명의 일부 실시예에 따른 FinFET 소자 구조체를 형성하는 단면도를 보여준다.
도 5a-5c는 본 발명의 일부 실시예에 따른 FinFET 소자 구조체를 형성하는 단면도를 보여준다.
도 6은 본 발명의 일부 실시예에 따른 핀 구조체 상의 보호층의 단면도를 보여준다.
다음의 설명은 제공된 주제의 여러 가지 다른 특징부의 구현을 위해 예컨대 다수의 상이한 실시예를 제공한다. 본 발명을 단순화하기 위해 구성 성분 및 배열의 특정 예들을 아래에 설명한다. 이들은 물론 단지 여러 가지 예일 뿐이고 한정하고자 의도된 것이 아니다. 예를 들면, 이어지는 설명에서 제2 특징부 상에 제1 특징부의 형성은 제1 및 제2 특징부가 직접 접촉되게 형성되는 실시예를 포함할 수 있고 제1 및 제2 특징부가 직접 접촉되지 않을 수 있게 추가의 특징부가 제1 및 제2 특징부 사이에 형성될 수 있는 실시예도 포함할 수 있다. 추가로, 본 발명은 여러 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순 및 명료를 위한 것으로 그 자체가 논의되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다.
실시예들의 일부 변경도 기술된다. 여러 도면과 예시적인 실시예 전체에 걸쳐 유사한 요소의 지정을 위해 유사한 참조 번호가 사용된다. 방법의 수행 이전, 도중 및 이후에 추가의 단계가 제공될 수 있으며 기술되는 단계 중 일부는 방법의 다른 실시예에서 대체되거나 제거될 수 있는 것으로 이해된다.
핀 구조 전계 효과 트랜지스터(FinFET) 소자 구조체를 형성하는 여러 실시예가 제공된다. 도 1a-1q는 본 발명의 일부 실시예에 따른 핀 구조 전계 효과 트랜지스터(FinFET) 소자 구조체(100)를 형성하는 단면도를 보여준다.
FinFET 소자 구조체(100)는 기판(102)을 포함한다. 기판(102)은 실리콘 또는 다른 반도체 재료로 제조될 수 있다. 대안적으로 또는 추가로, 기판(102)은 게르마늄과 같은 다른 원소 반도체 재료를 포함할 수 있다. 일부 실시예에서, 기판(102)은 실리콘 카바이드, 갈륨 비소, 인듐 비소, 또는 인듐 인과 같은 화합물 반도체로 제조된다. 일부 실시예에서, 기판(102)은 실리콘 게르마늄, 실리콘 게르마늄 카바이드, 갈륨 비소 인 또는 갈륨 인듐 인과 같은 합금 반도체로 제조된다. 일부 실시예에서, 기판(102)은 에피택셜 층을 포함한다. 예를 들면, 기판(102)은 벌크 반도체를 피복하는 에피택셜 층을 가진다.
이후, 기판(102) 상에 유전층(104)과 하드 마스크 층(106)이 형성되고, 하드 마스크 층(106) 위에 포토레지스트 층(108)이 형성된다. 포토레지스트 층(108)은 패턴화 공정에 의해 패턴화된다. 패턴화 공정은 포토리소그래피 공정과 식각 공정을 포함한다. 포토리소그래피 공정은 포토레지스트 코팅(예, 스핀-온 코팅), 소프트 베이킹, 마스크 정렬 노광, 사후-노광 베이킹, 포토레지스트 현상, 세정 및 건조(예, 하드 베이킹)를 포함한다. 식각 공정은 건식 식각 공정 또는 습식 식각 공정을 포함한다.
유전층(104)은 기판(102)과 하드 마스크 층(106) 사이의 버퍼층이다. 추가로, 유전층(104)은 하드 마스크 층(106)이 제거될 때 정지층으로서 사용된다. 유전층(104)은 실리콘 산화물로 제조될 수 있다. 하드 마스크 층(106)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 다른 적용 가능한 재료로 제조될 수 있다. 일부 다른 실시예에서, 2개 이상의 하드 마스크 층(106)이 유전층(104) 위에 형성된다.
유전층(104)과 하드 마스크 층(106)은 화학적 기상 증착(CVD) 공정, 고밀도 플라즈마 화학적 기상 증착(HDPCVD) 공정, 스핀-온 공정, 스퍼터링 공정 또는 다른 적용 가능한 공정과 같은 증착 공정에 의해 형성된다.
포토레지스트 층(108)이 패턴화된 후, 일부 실시예에 따라 도 1b에 도시된 바와 같이 패턴화된 포토레지스트 층(108)을 마스크로서 사용하는 것에 의해 유전층(104)과 하드 마스크 층(106)이 패턴화된다. 결국, 패턴화된 유전층(104)과 패턴화된 하드 마스크 층(106)이 얻어진다. 이후, 패턴화된 포토레지스트 층(108)이 제거된다.
이후, 패턴화된 유전층(104)과 패턴화된 하드 마스크 층(106)을 마스크로서 사용하는 것에 의해 기판(102)에 대해 식각 공정을 수행하여 핀 구조체(110)를 형성한다. 식각 공정은 건식 식각 공정 또는 습식 식각 공정일 수 있다. 일부 실시예에서, 기판(102)은 건식 식각 공정에 의해 식각된다. 건식 식각 공정은 SF6, CxFy, NF3 또는 이들의 조합과 같은 불소계 식각제 가스를 사용하는 것을 포함한다. 식각 공정은 시간 조절되는 공정일 수 있으며 핀 구조체(110)가 미리 정해진 높이에 도달할 때까지 계속된다.
핀 구조체(110)의 수는 실제 용례에 따라 조정될 수 있으며 하나의 핀 구조체(110)에 한정되지 않음을 알아야 한다. 일부 다른 실시예에서, 핀 구조체(110)는 상부로부터 하부로 점증하는 폭을 가진다.
이후, 일부 실시예에 따라 도 1c에 도시된 바와 같이 핀 구조체(110) 상에 유전 재료(111)가 형성된다. 일부 실시예에서, 유전 재료(111)는 실리콘 산화물 실리콘 질화물, 실리콘 산질화물, 불소 도핑된 실리케이트 유리(FSG) 또는 다른 로우-k 유전 재료로 제조된다. 유전 재료는 화학적 기상 증착(CVD) 공정, 스핀-온-글래스 공정, 또는 다른 적용 가능한 공정에 의해 증착될 수 있다.
이후, 유전 재료(111)는 일부 실시예에 따라 도 1d에 도시된 바와 같이 하드 마스크 층(106)의 상부면을 노출시키도록 박막화되거나 평탄화된다. 결국, 유전 재료(111)의 상부면은 하드 마스크 층(106)의 상부면과 동평면이다. 일부 실시예에서, 유전 재료(111)는 화학적 기계적 연마(CMP) 공정에 의해 박막화된다.
유전 재료(111)가 박막화된 후, 일부 실시예에 따라 도 1e에 도시된 바와 같이 하드 마스크 층(106)과 유전층(104)이 제거되어 리세스(107)를 형성한다. 하드 마스크 층(106)과 유전층(104)은 각각 건식 식각 공정 또는 습식 식각 공정과 같은 식각 공정에 의해 제거된다.
리세스(107)가 형성된 후, 일부 실시예에 따라 도 1f에 도시된 바와 같이 해당 리세스(107) 내에 그리고 유전 재료(111) 위에 희생층(114)이 형성된다. 희생층(114)은 핀 구조체(110)의 상부면을 보호하도록 사용된다. 희생층(114)은 단일층 또는 다중 층을 가질 수 있다. 희생층(114)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 이들의 조합으로 제조된다.
희생층(114)이 형성된 후, 일부 실시예에 따라 도 1g에 도시된 바와 같이 핀 구조체(1100의 상부면 상에 선택적으로 이온 주입 고정(12)이 수행된다. 이온 주입 공정(12)은 채널 영역에 도펀트를 도핑하도록 구성되며, 채널 영역은 게이트 구조체(나중에 형성됨) 아래에 형성된다. 결국, 도 1g'에 도시된 바와 같이 핀 구조체(110) 내에 도핑 영역(115)이 얻어진다. 일부 실시예에서, 도핑 영역(115)은 비소(As), 인(P) 또는 안티몬(Sb)과 같은 n-형 도펀트로 도핑된다. 일부 다른 실시예에서, 도핑 영역(115)은 붕소(B) 또는 붕소 불화물(BF2)과 같은 p-형 도펀트로 도핑된다.
도핑 영역이 형성된 후, 일부 실시예에 따라 도 1h에 도시된 바와 같이 희생층(114)이 제공된다. 이후, 유전 재료(111)의 상부가 제거되어 격리 구조체(112)를 형성한다. 일부 실시예에서, 희생층(114)은 식각 공정에 의해 제거된다. 일부 실시예에서, 유전 재료(111)의 상부면은 식각 공정에 의해 제거된다. 나머지 격리 구조체(112)는 얕은 트렌치 소자 분리(STI) 구조체로 보여진다. 핀 구조체는 상부(110a)와 하부(110b)를 갖는다. 하부(110b)는 격리 구조체(112) 내에 매립된다. 상부(110a)는 노출된다.
이후, 일부 실시예에 따라 도 1i에 도시된 바와 같이 보호층(116)이 등각으로 형성된다. 보호층(116)은 증착 공정(14)에 의해 형성된다. 보호층(116)은 핀 구조체(110)를 후속 공정에서 손상되지 않게 보호하는데 사용된다. 추가로, 보호층(116)은 핀 구조체(110) 내의 결함 및/또는 댕글링 본드(dangling bonds)를 치유하는데 사용된다. "댕글링 본드"란 용어는 파괴된 공유결합을 말한다. 댕글링 본드는 매우 불안정하다.
핀 구조체(110) 상에 보호층(116)이 형성되기 전에, 핀 구조체(110)는 전술한 공정, 즉 건식 식각 공정, 습식 식각 공정 또는 연마 공정일 수 있는 공정에 의해 손상을 받을 수 있다. 그러므로, 핀 구조체(110)의 표면은 일부 결함 및/또는 댕글링 본드를 가질 수 있다. 일부 실시예에서. 결함 또는 댕글링 본드는 전자를 포획할 수 있으므로 전자의 이동성이 감소될 수 있다. 일부 실시예에서, 원치 않는 전자가 댕글링 본드로부터 풀려날 수 있으므로 원치 않는 누설 전류가 발생된다. FinFET 소자 구조체(100)의 성능을 향상시키기 위해 핀 구조체(100) 내의 결함 및/또는 댕글링 본드를 치유하도록 보호층(116)이 형성된다.
보호층(116)과 핀 구조체(110)의 상부(110a) 사이에 계면이 형성된다. FinFET 소자 구조체(100)의 전자들은 계면을 따라 운반됨을 알아야 한다. 계면의 거칠기가 너무 크면, 전자는 거친 표면에 의해 포획될 수 있다. 전자의 이동성을 향상시키기 위해 계면의 거칠기는 작아야 한다. 일부 실시예에서, 보호층(116)과 핀 구조체(110)의 상부(110a) 사이의 계면은 약 0.1 nm 내지 약 2.0 nm의 범위의 거칠기를 가진다. 거칠기는 고해상도 투과 전자 현미경(TEM)에 의해 측정된다. 거칠기가 너무 크면, 거친 표면에 의해 전자가 갇힐 수 있으므로 소자의 이동도가 감소된다.
거칠기가 전술한 범위에 있으면, 전자의 이동도가 증가되어 FinFET 소자 구조체(100)의 성능이 향상된다.
보호층(116)은 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy) 또는 실리콘 산탄화물(SiOC)과 같은 실리콘 함유 화합물로 제조된다. 전술한 바와 같이, 보호층(116)은 증착 공정(14)에 의해 형성된다. 일부 실시예에서, 보호층(116)은 마이크로파 플라즈마 공정, 열산화 공정, 플라즈마-증강된 화학적 기상 증착(PECVD) 공정 또는 원자층 증착(ALD) 공정에 의해 형성된다.
일부 실시예에서, 보호층(116)을 형성하는데 열산화 공정이 이용된다. 일부 실시예에서, 열산화 공정은 약 700도 내지 약 100도의 범위의 온도에서 수행된다.
일부 실시예에서, 원자층 증착(ALD) 공정이 보호층(116)의 형성에 이용된다. 일부 실시예에서, ALD 공정은 약 200도 내지 약 900도의 범위의 온도에서 수행된다.
일부 실시예에서, 플라즈마-증강된 화학적 기상 증착(PECVD) 공정이 보호층(116)의 형성에 이용된다. 일부 실시예에서, PECVD 공정은 약 200도 내지 약 500도 범위의 온도에서 수행된다. ALD 공정 및 열산화 공정과 비교시, PECVD 공정은 비교적 낮은 온도에서 운용된다.
일부 실시예에서, 마이크로파 플라즈마 공정이 사용되는데, 마이크로파 플라즈마 공정에서 "플라즈마"는 양전하 또는 음전하 대전 이온, 자유 전자 및 중성 입자로 이루어진 물질의 가스형 상태를 가진다. 마이크로파 플라즈마 공정은 산소 가스(O2), 수소(H2) 가스, 또는 다른 적용 가능한 가스를 사용하는 것에 의해 수행된다. 다른 적용 가능한 가스는 질소(N2) 가스, 아르곤(Ar) 가스, 헬륨(He) 가스, 크립톤(Kr) 가스, 제논(xenon) 가스 또는 이들의 조합일 수 있다. 일부 다른 실시예에서, 수증기(H2O), 질소 산화물(NO), 질소 산화물(N2O) 또는 이들의 조합과 같은 산소-함유 가스가 마이크로파 플라즈마 공정에 사용된다.
일부 실시예에서, 마이크로파 플라즈마 공정은 약 0.1 torr 내지 약 10 torr의 범위의 압력하에서 수행된다. 압력이 너무 높으면, 핀 구조체(110)의 상부(110a)와 보호층(116) 사이의 계면의 거칠기가 너무 클 수 있다. 압력이 너무 낮으면, 여기된 이온의 양이 적다. 여기된 이온은 서로 충돌하기보다는 핀 구조체(110)의 표면과 충돌하려는 경향이 있다. 그러므로, 핀 구조체(110)의 상부(110a)는 압력이 너무 낮은 경우 손상을 받을 수 있다. 추가로, 보호층(116)의 성장 속도는 압력이 너무 낮은 경우 너무 저속일 수 있다.
일부 실시예에서, 마이크로파 플라즈마 공정은 약 400도 내지 약 600도의 범위의 온도에서 수행된다. 마이크로파 플라즈마 공정의 작동 온도는 열산화 공정의 작동 온도보다 낮다.
마이크로파 플라즈마 공정이 수행되는 동안 핀 구조체(110)의 일부가 소모되어 산화됨으로써 산화층을 형성함을 알아야 한다. 보다 구체적으로, 핀 구조체(110)의 원래 표면은 여기된 이온에 의해 파괴되고 재구성된다. 핀 구조체(110)의 불균일한 표면은 제거되고 새로운 표면(또는 계면)이 성장된다. 추가로, 핀 구조체의 표면의 말단에 존재하는 댕글링 본드는 수소(H2) 가스를 공급하는 것에 의해 치유된다.
고주파(RF) 플라즈마 공정에 의해 산화물 층이 형성되면, 산화물 재료가 핀 구조체(110)의 원래 표면 상에 직접 증착될 수 있다. 결국, 산화물 층과 핀 구조체(110) 사이의 계면은 여전히 치유되지 않아서 여전히 불균일한 표면을 가질 수 있다.
도 2는 일부 실시예에 따른 도 1i의 영역의 확대도를 보여준다. 도 2에 도시된 바와 같이, 보호층(116)은 두께(T1)를 가진다. 일부 실시예에서, 두께(T1)는 약 1 Å 내지 약 10 Å의 범위에 있다. 두께가 너무 두꺼우면, 2개의 인접한 핀 구조체(110) 사이의 피치(P)(도 6에 도시됨)가 감소된다. 그러므로, 임계 치수(CD)가 감소된다. 두께가 너무 작으면, 보호층은 핀 구조체(110)가 후속 공정에 의해 손상을 받지 않게 하는데 충분하지 않을 수 있다.
도 2에 도시된 바와 같이, 핀 구조체(110)는 핀 폭(D1)과 핀 높이(H1)(도 1i에 도시됨)를 가진다. 핀 높이(H1)는 상부(110a)의 바닥면으로부터 상부(110a)의 상부면까지의 거리로 정의된다. 바닥면은 격리 구조체(112)의 상주면과 실질적으로 같은 높이이다. 상부(110a)와 하부(110b)는 보호층(116)의 위치를 정하는데 사용되고, 상부(110a)와 하부(110b) 간에는 분명한 계면은 없다. 일부 실시예에서, 핀 높이(H1)는 약 20 nm 내지 약 60 nm의 범위에 있다. 일부 실시예에서, 핀 폭(D1)은 약 5 nm 내지 약 20 nm의 범위에 있다.
보호층(116)이 형성된 후, 일부 실시예에 따라 도 1j에 나타낸 바와 같이 격리 구조체(112)와 보호층(116) 위에 더미 게이트 유전층(208)과 더미 게이트 전극층(210)이 형성된다. 일부 실시예에서, 더미 게이트 유전층(208)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 고 유전 상수(하이-k)의 유전 재료(들) 또는 이들의 조합과 같은 유전 재료로 제조된다. 더미 게이트 유전층(208)은 화학적 기상 증착(CVD), 물리적 기상 증착(PVD), 원자층 증착(ALD), 고밀도 플라즈마 CVD(HDPCVD), 유기 금속 CVD(MOCVD), 또는 플라즈마 증강된 CVD(PECVD)와 같은 증착 공정에 의해 형성된다.
일부 실시예에서, 더미 게이트 전극층(210)은 전도성 또는 비전도성 재료로 제조된다. 일부 실시예에서, 더미 게이트 전극층(210)은 폴리실리콘으로 제조된다. 더미 게이트 전극층(210)은 화학적 기상 증착(CVD), 물리적 기상 증착(PVD), 원자층 증착(ALD), 고밀도 플라즈마 CVD(HDPCVD), 유기 금속 CVD(MOCVD), 또는 플라즈마 증강된 CVD(PECVD)와 같은 증착 공정에 의해 형성된다.
더미 게이트 전극층(210)이 형성된 후, 더미 게이트 전극층(210) 위에 하드 마스크 층(118)이 형성된다. 하드 마스크 층(118)은 패턴화되어 패턴화된 하드 마스크 층(118)을 형성한다. 패턴화된 하드 마스크 층(118)은 그 하부의 층이 후속 공정 중 식각되지 않도록 보호하는데 사용된다.
패턴화된 하드 마스크 층(118)이 형성된 후, 일부 실시예에 따라 도 1h에 도시된 바와 같이 더미 게이트 유전층(208)과 더미 게이트 전극층(210)의 일부가 제거되어 더미 게이트 구조체(220)를 형성한다. 더미 게이트 구조체(220)는 패턴화된 하드 마스크 층(118) 아래 위치된 더미 게이트 유전층(208)과 더미 게이트 전극층(210)의 일부를 포함한다. 핀 구조체(110)의 상부(110a)는 보호층(116)에 의해 피복된다. 보다 구체적으로, 보호층(116)은 핀 구조체(110)의 상부(110a)와 더미 게이트 유전층(208) 사이에 형성된다.
핀 구조체(110)의 중간부에서, 더미 게이트 구조체(220)와 핀 구조체(110) 사이에 보호층(116)이 형성된다. 더미 게이트 유전층(114)과 더미 게이트 전극층(116)의 일부는 습식 식각 공정 또는 건식 식각 공정과 같은 식각 공정에 의해 제거된다.
더미 게이트 구조체(220)가 형성된 후, 일부 실시예에 따라 도 1l에 도시된 바와 같이 더미 게이트 구조체(220)의 양 측벽 위에 스페이서(122)가 형성된다. 일부 실시예에서, 스페이서(122)는 실리콘 질화물, 실리콘 카바이드, 실리콘 산질화물, 탄화 실리콘, 실리콘 산화물, 수화 실리콘, 다른 적용 가능한 재료 또는 이들의 조합으로 제조된다. 일부 실시예에서, 기판(102)과 더미 게이트 구조체(220) 위에는 스페이서 재료층이 증착된다. 이후, 스페이서 재료층을 부분적으로 제거하기 위해 이방성 식각 공정이 수행된다. 결국, 스페이서 재료층의 잔류 부분은 스페이서(122)를 형성한다.
이후, 일부 실시예에 따라 도 1m에 도시된 바와 같이 핀 구조체(110) 상에 소스/드레인(S/D) 구조체(130)가 형성된다. 일부 실시예에서, 소스/드레인 구조체(130)는 장력을 받는 상태의(strained) 소스/드레인 구조체이다. 일부 실시예에서, 소스/드레인 구조체(130)는 실리콘 게르마늄(SiGe), 게르마늄(Ge), 인듐 비소(InAs), 인듐 갈륨 비소(InGaAs), 인듐 안티몬(InSb), 갈륨 비소(GaAs), 갈륨 안티몬(GaSb), 인듐 알루미늄 인(InAlP), 인듐 인(InP), 또는 이들의 조합을 포함한다.
일부 실시예에서, 소스/드레인(S/D) 구조체(130)는 에피택셜(epi) 공정에 의해 핀 구조체(110) 상에 장력하의 재료를 성장시키는 것에 의해 형성된다. 추가로, 장력하의 재료의 격자 상수는 기판(102)의 격자 상수와 다를 수 있다. 에피택셜 공정은 선택적 에피택시 성장(SEG) 공정, CVD 증착 기술(예, 기상 에피택시(VPE) 및/또는 초고진공 CVD(UHV-CVD)), 분자 빔 에피택시, 또는 다른 적절한 에피 공정을 포함할 수 있다.
보호층(116)은 S/D 구조체(130)와 핀 구조체(110)의 상부(110a) 사이에 형성됨을 알아야 한다. 핀 구조체(110)는 보호층(116)에 의해 다음의 공정에 의해 손상되지 않도록 보호된다. 추가로, 핀 구조체(110)의 상부(110a)와 보호층(116) 사이에 형성되는 계면은 2 nm보다 작은 거칠기를 갖는다. 전자는 계면을 따라 운반됨을 알아야 한다. 전자의 이동도는 평탄한 계면에 의해 향상된다. 일단 전자의 이동도가 증가되면, FinFET 소자 구조체의 성능이 향상된다.
이후, 일부 실시예에 따라 도 1n에 도시된 바와 같이 기판(102) 위의 S/D 구조체(130) 위에 층간 절연체(ILD) 재료(131)가 형성된다. 일부 실시예에서, 격리 구조체(112)와 더미 게이트 구조체(220) 위에 층간 절연체(ILD) 재료(131)가 형성된다.
층간 절연체(ILD) 재료는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 테트라에톡시실란(TEOS), 포스포실리케이트 유리(PSG), 보로포스포실리케이트 유리(BPSG), 로우-k 유전 재료 및/또는 다른 적용 가능한 유전 재료와 같은 다중 유전 재료로 제조된 다층을 포함할 수 있다. 로우-k 유전 재료의 예로는 한정되는 것은 아니지만 불화 실리카 유리(FSG), 탄소 도핑된 실리콘 산화물, 비정질 불화 탄소, 파릴렌, 비스-벤조시클로부텐(BCB) 또는 폴리이미드를 포함한다. 층간 절연체(ILD) 재료는 화학적 기상 증착(CVD), 물리적 기상 증착(PVD), 원자층 증착(ALD), 스핀-온 코팅 또는 다른 적용 가능한 공정에 의해 형성될 수 있다.
보호층(116)의 일부는 ILD 구조체(132)와 핀 구조체(110) 사이에 형성됨을 알아야 한다. 일부 실시예에서, ILD 재료(131)가 형성되지 전에 접촉 식각 정지층(CESL)(도시 생략)이 형성된다.
이후, 일부 실시예에 따라 도 1o에 도시된 바와 같이 ILD 재료(131)에 연마 공정이 수행된다. 일부 실시예에서, ILD 재료(131)는 화학적 기계적 연마(CMP) 공정에 의해 더미 게이트 구조체(220)의 상부면이 노출될 때까지 평탄화된다. 결국, ILD 구조체(132)가 형성된다.
ILD 구조체(132)가 형성된 후, 일부 실시예에 따라 도 1p에 도시된 바와 같이 더미 게이트 구조체(220)가 제거되어 ILD 구조체(132) 내에 트렌치(133)가 형성된다. 더미 게이트 구조체(220)는 1차 및 2차 식각 공정을 수행하는 것에 의해 제거된다. 더미 게이트 전극층(208)은 1차 식각 공정에 의해 제거되고, 더미 게이트 유전층(210)은 2차 식각 공정에 의해 제거된다. 일부 실시예에서, 1차 식각 공정은 건식 식각 공정이고 2차 식각 공정은 습식 식각 공정이다. 일부 실시예에서, 건식 식각 공정은 CF4, Ar, NF3, Cl2, He, HBr, O2, N2, CH3F, CH4, CH2F2, 또는 이들의 조합과 같은 식각 가스를 사용하는 것을 포함한다.
보호층(116)은 더미 게이트 구조체(220)가 제거될 때 제거되지 않음을 알아야 한다. 보호층(116)은 트렌치(133)가 형성될 때 노출된다.
트렌치(133)가 형성된 후, 일부 실시예에 따라 도 1q에 도시된 바와 같이 게이트 유전층(140)과 게이트 전극층(142)이 트렌치(133) 내에 충전된다. 그러므로, 게이트 유전층(140)과 게이트 전극층(142)을 포함하는 게이트 구조체(144)가 얻어진다.
일부 실시예에서, 게이트 유전층(140)은 하이-k 유전 재료로 제조된다. 하이-k 유전 재료는 하프늄 산화물, 지르코늄 산화물, 알루미늄 산화물, 하프늄 이산화물-알루미늄 합금, 하프늄 실리콘 산화물, 하프늄 실리콘 산질화물, 하프늄 탄탈 산화물, 하프늄 티타늄 산화물, 하프늄 지르코늄 산화물 등을 포함할 수 있다.
일부 실시예에서, 게이트 전극층(142)은 금속 재료로 제조된다. 금속 재료는 N-일 함수 금속 또는 P-일 함수 금속을 포함할 수 있다. N-일 함수 금속은 텅스텐(W), 구리(Cu), 티타늄(Ti), 은(Ag), 알루미늄(Al), 티타늄 알루미늄 합금(TiAl), 타티늄 알루미늄 질화물(TiAlN), 탄탈 카바이드(TaC), 탄탈 탄소 질화물(TaCN), 탄탈 실리콘 질화물(TaSiN), 망간(Mn), 지르코늄(Zr) 또는 이들의 조합을 포함한다. P-일 함수 금속은 티타늄 질화물(TiN), 텅스텐 질화물(WN), 탄탈 질화물(TaN), 루테늄(Ru) 또는 이들의 조합을 포함한다.
도 1q에 도시된 바와 같이, 게이트 구조체(144)는 핀 구조체(110)의 중간부를 횡방향으로 피복한다. 게이트 구조체(144) 아래로 채널 영역이 형성되고, 채널 영역은 게이트 구조체(144)에 의해 피복된다. 보호층(116)은 트렌치(133)가 형성될 때 노출되므로, 보호층(116)은 게이트 유전층(140)과 핀 구조체(110) 사이에 형성된다. 다시 말해, 게이트 유전층(140)은 핀 구조체(110) 대신에 보호층(116)과 직접 접촉된다.
도 3a-3f는 본 발명의 일부 실시예에 따른 FinFET 소자 구조체를 형성하는 단면도를 보여준다.
도 3a에 도시된 바와 같이, 더미 게이트 구조체(120)의 양 측벽 상에 스페이서(122)가 형성된다. 도 3a의 구조는 도 1l의 구조와 유사하다.
본 발명의 일부 실시예에 따르면, 스페이서(122)를 형성한 후, 핀 구조체(110)의 상부(110a)에 형성된 노출된 보호층(116)은 도 3b에 도시된 바와 같이 식각 공정에 의해 제거된다. 더미 게이트 구조체(220)에 의해 피복된 보호층(116)의 일부는 여전히 핀 구조체(110)의 상부(110a) 위에 형성되어 있음을 알아야 한다.
노출된 보호층(116)이 제거된 후, 일부 실시예에 따라 도 3c에 도시된 바와 같이 핀 구조체(110) 상에 소스/드레인(S/D) 구조체(130)가 형성된다.
핀 구조체(110) 상에 S/D 구조체(130)가 형성된 후, 기판(102) 상의 S/D 구조체(130) 위에 층간 절연체(ILD) 재료(도시 생략)가 형성된다.
이후, ILD 재료는 일부 실시예에 따라 도 3d에 도시된 바와 같이 더미 게이트 구조체(220)의 상부면을 노출시킬 때까지 평탄화된다. 그러므로, ILD 구조체(132)가 형성된다.
ILD 구조체(132)가 형성된 후, 일부 실시예에 따라 도 3e에 도시된 바와 같이 더미 게이트 구조체(220)가 제거되어 ILD 구조체(132) 내에 트렌치(133)를 형성한다.
더미 게이트 구조체(220)가 제거된 후, 일부 실시예에 따라 도 3f에 도시된 바와 같이 트레치(133) 내로 게이트 유전층(140)과 게이트 전극층(142)이 충전된다. 그러므로, 게이트 유전층(140)과 게이트 전극층(142)을 포함하는 게이트 구조체(144)가 얻어진다.
도 1q 및 도 3f와 비교시, S/D 구조체(130)를 피복하는 보호층(116)은 도 1o에서 여전히 핀 구조체(110) 상에 남아 있지만, 도 3f에서는 제거된다. 도 3f의 장점은 S/D 구조체(130)가 보호층(116) 위에서 성장되는 것보다 핀 구조체(110) 상에서 더 용이하게 성장된다는 것이다.
남아 있는 보호층(116)은 핀 구조체(110)의 중감부와 게이트 유전층(140) 사이에 형성됨을 알아야 한다. 보호층(116)은 핀 구조체(110)의 상부(110a)에 있는 결함 및/또는 댕글링 본드를 치유하는데 사용된다. 추가로, 게이트 유전층(140) 아래의 채널 영역은 보호층(116)에 의해 피복된다.
도 4a-4f는 본 발명의 일부 실시예에 따른 FinFET 소자 구조체를 형성하는 단면도를 보여준다.
도 4a에 도시된 바와 같이, 더미 게이트 구조체(120)의 양 측벽 상에 스페이서(122)가 형성된다.
스페이서(122)가 형성된 후, 더미 게이트 구조체(220)와 핀 구조체(110)의 일부에 의해 피복되지 않은 노출된 보호층이 제거되어 리세스(111)를 형성한다. 리세스(111)는 식각 공정을 사용하는 것에 의해 형성된다. 리세스(111)의 상부면은 격리 구조체(112)의 상부면보다 낮다. 리세스(111)는 바닥면과 측벽을 가진다. 리세스(111)의 바닥면은 핀 구조체(110)이고, 리세스(111)의 측벽은 격리 구조체(112)이다.
이후, 일부 실시예에 따라 도 4c에 도시된 바와 같이 리세스(111) 내에 소스/드레인(S/D) 구조체(130)가 형성된다. S/D 구조체(130)는 리세스(111)로부터 격리 구조체(112) 위로까지 연장된다.
일부 실시예에서, S/D 구조체(130)는 장력하의 S/D 구조체이다. 일부 실시예에서, S/D 구조체(130)는 에피탤셜(에피) 공정에 의해 핀 구조체(110)의 리세스(124) 내에 장력하의 재료를 성장시키는 것으로 형성된다. 추가로, 장력하의 재료의 격자 상수는 기판(102)의 격자 상수와 다를 수 있다.
일부 실시예에서, S/D 구조체(130)가 형성된 후, 기판(102) 상의 더미 게이트 구조체(220)를 피복하기 위해 접촉 식각 정지층(CESL)(도시 생략)이 형성된다. 일부 실시예에서, 접촉 식각 정지층은 실리콘 질화물, 실리콘 산질화물, 및/또는 다른 적용 가능한 재료로 제조된다. 접촉 식각 정지층은 플라즈마 증강된 CVD, 저압 CVD, ALD 또는 다른 적용 가능한 공정에 의해 형성될 수 있다.
S/D 구조체(130)가 형성된 후, 일부 실시예에 따라 도 4d에 도시된 바와 같이 S/D 구조체(130)와 격리 구조체(112) 상에 ILD 구조체(132)가 형성된다.
ILD 구조체(132)가 형성된 후, 일부 실시예에 따라 도 4e에 도시된 바와 같이 더미 게이트 구조체(220)가 제거되어 ILD 구조체(132) 내에 트렌치(133)를 형성한다. 핀 구조체(110)의 중간부 위의 보호층(116)은 잔류하고 있고 노출됨을 알아야 한다.
더미 게이트 구조체(220)가 제거된 후, 일부 실시예에 따라 도 4f에 도시된 바와 같이 트렌치(133) 내로 게이트 유전층(140)과 게이트 전극층(142)이 충전된다. 그러므로, 게이트 유전층(140)과 게이트 전극층(142)을 포함하는 게이트 구조체(144)가 얻어진다.
도 3f 및 도 4f와 비교시, S/D 구조체(130)는 도 3f에서 핀 구조체(110)의 상부(110a) 상에 직접 형성되지만, 도 4f에서 S/D 구조체(130)는 핀 구조체(110)의 하부(110b)와 격리 구조체(112)에 의해 구성된 리세스(111) 내에 형성된다.
도 5a-5c는 본 발명의 일부 실시예에 따른 FinFET 소자 구조체를 형성하는 단면도를 보여준다.
도 5a는 도 1q의 변형 실시예이다. 도 5a에 도시된 바와 같이 게이트 구조체(144)는 게이트 유전층(140), 일 함수 층(141) 및 게이트 전극층(142)에 의해 구성된다. 일 함수 층(141)은 게이트 유전층(140)과 게이트 전극층(142) 사이에 있다.
일 함수 금속층은 적절한 일 함수를 갖도록 조절될 수 있다. 예를 들면, PMOS 소자를 위한 P-형 일 함수 금속(P-금속)이 요망되면, P-형 일 함수 재료가 사용될 수 있다. P-형 일 함수 재료의 예는 한정되는 것은 아니지만 티타늄 질화물(TiN), 텅스텐 질화물(WN), 텅스텐(W), 루테늄(Ru), 팔라듐(Pd), 백금(Pt), 코발트(Co), 니켈(Ni), 전도성 금속 산화물, 및/또는 다른 적용 가능한 재료를 포함한다.
다른 한편, NMOS 소자를 위한 N-형 일 함수 금속(N-금속)이 요망되면, N-형 일 함수 재료가 사용될 수 있다. N-형 일 함수 재료의 예로는 한정되는 것은 아니지만 티타늄 알루미늄(TiAl), 티타늄 알루미늄 질화물(TiAlN), 탄소-질화물 탄탈(TaCN), 하프늄(Hf), 지르코늄(Zr), 티타늄(Ti), 탄탈(Ta), 알루미늄(Al), 금속 카바이드(예, 하프늄 카바이드(HfC), 지르코늄 카바이드(ZrC), 티타늄 카바이드(TiC), 알루미늄 카바이드(AlC)), 알루미나이드 및/또는 다른 적용 가능한 재료를 포함한다.
도 5b는 도 3f의 변형 실시예이다. 도 5b에 도시된 바와 같이, 일 함수 층(141)은 게이트 유전층(104)과 게이트 전극층(142) 사이에 있으며, S/D 구조체(130)의 성장을 용이하게 하기 위해 S/D 구조체(130)를 피복하는 보호층(116)이 제거된다.
도 5c는 도 4f의 변형 실시예이다. 도 5c에 도시된 바와 같이, 일 함수 층(141)은 게이트 유전층(140)과 게이트 전극층(142) 사이에 위치된다.
도 6은 본 발명의 일부 실시예에 따른 핀 구조체 상의 보호층의 단면도를 보여준다. 다수의 핀 구조체(110)는 서로 평행하다.
핀 구조체(110)의 수는 3개에 한정되지 않으며, 실제 적용례에 따라 조절될 수 있다. 2개의 인접한 핀 구조체(110) 사이에는 피치(P)가 형성된다. 전술한 바와 같이 보호층(116)의 두께가 너무 크면 2개의 인접 핀 구조체(110) 간의 피치(P)가 감소됨을 알아야 한다. 그러므로, 임계 치수(CD)에 영향을 미친다.
핀 구조 전계 효과 트랜지스터(FinFET) 소자 구조체를 형성하는 실시예가 제공된다. 핀 구조체가 기판 상에 형성되고 기판 상에 격리 구조체가 형성된다. 핀 구조체는 상부와 하부를 가지며, 핀 구조체의 하부는 핀 구조체 내에 매립된다. 핀 구조체의 상부 상에 보호층이 등각으로 형성된다. 보호층은 핀 구조체를 제조 공정에 의해 손상되지 않게 보호하고 핀 구조체와 보호층 사이의 계면을 치유하는데 사용된다. 계면의 거칠기는 보호층의 형성에 의해 향상된다. 그러므로, FinFET 소자 구조체의 성능이 향상된다.
일부 실시예에서, 핀 구조 전계 효과 트랜지스터(FinFET) 소자 구조체가 제공된다. FinFET 소자 구조체는 기판과 기판으로부터 연장되는 핀 구조체를 포함한다. FinFET 소자 구조체는 기판 상에 형성된 격리 구조체도 포함한다. 핀 구조체는 상부와 하부를 가지며, 하부는 격리 구조체 내에 매립된다. FinFET 소자 구조체는 핀 구조체의 상부 상에 형성된 보호층을 더 포함한다. 보호층과 핀 구조체의 상부 사이에 계면이 존재하며, 해당 계면은 약 0.1 nm 내지 약 2.0 nm 범위의 거칠기를 가진다.
일부 실시예에서, 핀 구조 전계 효과 트랜지스터(FinFET) 소자 구조체가 제공된다. FinFET 소자 구조체는 기판과 기판 상에 형성된 핀 구조체를 포함한다. FinFET 소자 구조체는 핀 구조체의 중간부 상에 형성된 게이트 구조체도 포함한다. 게이트 구조체는 하이-k 유전층과 해당 하이-k 유전층 상에 형성된 금속 게이트 전극층을 포함한다. FinFET 소자 구조체는 핀 구조체와 하이-k 유전층 사이에 형성된 보호층을 더 포함한다.
일부 실시예에서, 핀 구조 전계 효과 트랜지스터(FinFET) 소자 구조체를 형성하는 방법이 제공된다. 방법은 기판을 제공하는 단계와 기판 상에 핀 구조체를 형성하는 단계를 포함한다. 방법은 기판 상에 격리 구조체를 형성하는 단계를 더 포함한다. 핀 구조체는 상부와 하부를 가지며, 하부는 격리 구조체 내에 매립된다. 방법은 핀 구조체의 상부 상에 보호층을 형성하는 단계를 포함한다. 보호층과 핀 구조체의 상부 사이에는 계면이 존재하고, 해당 계면은 약 0.1 nm 내지 약 2.0 nm의 범위의 거칠기를 가진다.
이상의 설명은 당업자가 본 발명의 여러 측면들을 잘 이해할 수 있도록 여러 실시예의 특징부들의 개요를 설명한 것이다. 당업자들은 자신들이 여기 도입된 실시예와 동일한 목적을 수행하거나 및/또는 동일한 장점을 달성하기 위해 다른 공정 또는 구조를 설계 또는 변형하기 위한 기초로서 본 발명을 용이하게 이용할 수 있음을 알아야 한다. 또한, 당업자들은 등가의 구성이 본 발명의 취지 및 범위를 벗어나지 않으며 그리고 본 발명의 취지 및 범위를 벗어나지 않고 다양한 변화, 대체 및 변경을 이룰 수 있음을 알아야 한다.

Claims (10)

  1. 핀 구조 전계 효과 트랜지스터(FinFET) 소자 구조체에 있어서,
    기판과;
    상기 기판으로부터 연장되는 핀 구조체와;
    상기 기판 상에 형성되는 격리 구조체로서, 상기 핀 구조체는 상부와 하부를 가지며, 상기 하부는 상기 격리 구조체 내에 매립된 것인, 상기 격리 구조체와;
    상기 핀 구조체의 상부 상에 형성된 보호층으로서, 상기 보호층과 상기 핀 구조체의 상부 사이에 계면이 존재하며, 상기 계면은 0.1 nm 내지 2.0 nm 범위의 거칠기를 갖는 것인, 상기 보호층과;
    상기 보호층의 일부 상에 형성되고 상기 보호층의 일부와 직접 접촉하는 소스/드레인(S/D) 구조체로서, 상기 소스/드레인(S/D) 구조체의 상부면은 상기 보호층의 상부면보다 높은 것인, 상기 소스/드레인(S/D) 구조체를 포함하는, 핀 구조 전계 효과 트랜지스터(FinFET) 소자 구조체.
  2. 제1항에 있어서, 상기 보호층은 실리콘 산화물, 실리콘 산질화물, 실리콘 산탄화물(SiOC) 또는 이들의 조합으로 제조되는 것인, 핀 구조 전계 효과 트랜지스터(FinFET) 소자 구조체.
  3. 제1항에 있어서,
    상기 핀 구조체의 중간부 상에 형성된 게이트 구조체를 더 포함하며, 상기 보호층은 상기 핀 구조체와 상기 게이트 구조체 사이에 형성되는 것인, 핀 구조 전계 효과 트랜지스터(FinFET) 소자 구조체.
  4. 제3항에 있어서, 상기 핀 구조체의 중간부는 채널 영역이고, 상기 채널 영역은 상기 보호층에 의해 피복되는 것인, 핀 구조 전계 효과 트랜지스터(FinFET) 소자 구조체.
  5. 제3항에 있어서,
    상기 소스/드레인(S/D) 구조체는 상기 게이트 구조체에 인접하고, 상기 보호층은 상기 S/D 구조체와 상기 핀 구조체 사이에 형성되는 것인, 핀 구조 전계 효과 트랜지스터(FinFET) 소자 구조체.
  6. 제1항에 있어서,
    상기 격리 구조체 상에 형성된 층간 절연막(ILD: inter-layer dielectric) 구조체를 더 포함하며, 상기 보호층의 일부는 상기 ILD 구조체와 상기 핀 구조체 사이에 형성되는 것인, 핀 구조 전계 효과 트랜지스터(FinFET) 소자 구조체.
  7. 핀 구조 전계 효과 트랜지스터(FinFET) 소자 구조체에 있어서,
    기판과;
    상기 기판 상에 형성된 핀 구조체와;
    상기 핀 구조체의 중간부 상에 형성된 게이트 구조체로서, 상기 게이트 구조체는 하이-k 유전층과 상기 하이-k 유전층 상에 형성된 금속 게이트 전극층을 포함하는 것인, 상기 게이트 구조체와;
    상기 핀 구조체와 상기 하이-k 유전층 사이에 형성된 보호층과;
    상기 보호층의 일부 상에 형성되고 상기 보호층의 일부와 직접 접촉하는 소스/드레인(S/D) 구조체로서, 상기 소스/드레인(S/D) 구조체의 상부면은 상기 보호층의 상부면보다 높은 것인, 상기 소스/드레인(S/D) 구조체를 포함하는, 핀 구조 전계 효과 트랜지스터(FinFET) 소자 구조체.
  8. 핀 구조 전계 효과 트랜지스터(FinFET) 소자 구조체를 형성하는 방법에 있어서,
    기판을 제공하는 단계와;
    상기 기판 상에 핀 구조체를 형성하는 단계와;
    상기 기판 상에 격리 구조체를 형성하는 단계로서, 상기 핀 구조체는 상부와 하부를 가지며, 상기 하부는 상기 격리 구조체 내에 매립되는 것인, 상기 격리 구조체 형성 단계와;
    상기 핀 구조체의 상부 상에 보호층을 형성하는 단계를 포함하며, 상기 보호층과 상기 핀 구조체의 상부 사이에는 계면이 존재하고, 상기 계면은 0.1 nm 내지 2.0 nm의 범위의 거칠기를 갖는 것인, 상기 보호층 형성 단계와;
    상기 보호층의 일부 상에 형성되고 상기 보호층의 일부와 직접 접촉하는 소스/드레인(S/D) 구조체를 형성하는 단계로서, 상기 소스/드레인(S/D) 구조체의 상부면은 상기 보호층의 상부면보다 높은 것인, 상기 소스/드레인(S/D) 구조체 형성 단계를 포함하는, 핀 구조 전계 효과 트랜지스터(FinFET) 소자 구조체의 형성 방법.
  9. 제8항에 있어서,
    상기 기판 상에 상기 격리 구조체를 형성하기 전에, 상기 핀 구조체와 상기 기판 상에 유전층을 형성하는 단계와;
    상기 핀 구조체와 상기 유전층 상에 희생층을 형성하는 단계와;
    상기 핀 구조체를 도핑하는 단계와;
    상기 희생층을 제거하는 단계와;
    상기 핀 구조체의 상부를 노출시키도록 상기 유전층의 상부를 제거하는 단계를 더 포함하는, 핀 구조 전계 효과 트랜지스터(FinFET) 소자 구조체의 형성 방법.
  10. 제8항에 있어서,
    상기 핀 구조체의 중간부 상에 게이트 구조체를 형성하는 단계를 더 포함하며, 상기 보호층은 상기 핀 구조체와 상기 게이트 구조체 사이에 형성되는 것인, 핀 구조 전계 효과 트랜지스터(FinFET) 소자 구조체의 형성 방법.
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