JP2009158958A - 半導体デバイスの製造方法およびその半導体デバイス - Google Patents

半導体デバイスの製造方法およびその半導体デバイス Download PDF

Info

Publication number
JP2009158958A
JP2009158958A JP2008320631A JP2008320631A JP2009158958A JP 2009158958 A JP2009158958 A JP 2009158958A JP 2008320631 A JP2008320631 A JP 2008320631A JP 2008320631 A JP2008320631 A JP 2008320631A JP 2009158958 A JP2009158958 A JP 2009158958A
Authority
JP
Japan
Prior art keywords
fin
final
initial
supersaturation
angle
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2008320631A
Other languages
English (en)
Inventor
Damien Lenoble
ダミアン・ルノーブル
Rita Rooyackers
リタ・ローヤッケルス
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Interuniversitair Microelektronica Centrum vzw IMEC
Original Assignee
Interuniversitair Microelektronica Centrum vzw IMEC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Interuniversitair Microelektronica Centrum vzw IMEC filed Critical Interuniversitair Microelektronica Centrum vzw IMEC
Publication of JP2009158958A publication Critical patent/JP2009158958A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7853—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the body having a non-rectangular crossection
    • H01L29/7854—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the body having a non-rectangular crossection with rounded corners

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)

Abstract

【課題】フィンの角を丸み付けし、フィンの側壁面を円滑化できる半導体デバイスの製造方法を提供する。
【解決手段】半導体デバイスの製造方法は、半導体材料を含む基板を用意するステップと、上面、少なくとも１つの側壁面および少なくとも１つの角を備える少なくとも１つのフィンを前記基板にパターン形成するステップと、少なくとも１つのフィンに、熱力学平衡におけるフィンでの点欠陥の密度より大きい点欠陥の密度である点欠陥の過飽和を生成するステップと、少なくとも１つのフィンをアニールして、続いて冷却し、これにより半導体材料の半導体原子が点欠陥を介してマイグレーションを行うようにしたステップとを含む。
【選択図】図２Ｃ

Description

本発明は、一般には半導体デバイスの製造方法に関し、特に、半導体デバイスの性能を改善するための方法およびそれで得られる半導体デバイスに関し、詳細には、半導体デバイスの角(corner)を丸め、表面を円滑にするための方法に関する。
本発明はまた、フィン型デバイスの製造方法に関し、特に、フィン型デバイスの角を丸め、表面を円滑にするための方法およびそれで得られるフィン型デバイスに関する。
プレーナ型バルクＣＭＯＳデバイスのスケールダウンは、半導体産業において大きなチャレンジとなった。高いチャネルドーピング、接合を横切るバンド間トンネル現象、ゲート電圧依存ドレインリーク、短チャネル効果は、克服すべきチャレンジの幾つかである。初期には、デバイスの幾何的縮小は、ＩＣ性能の多くの改良を既に供与しているが、今日では、新しい技術、方法、材料およびデバイス構造は、９０ｎｍ技術ノードを超えて導入する必要がある。マルチゲート電界効果トランジスタ（ＭＵＧＦＥＴ）は、フィン型半導体デバイスまたはＦＩＮＦＥＴとも称され、３２ｎｍまたはそれ以下へのスケールダウンにとって有望な候補の１つである。
これらの３次元構造に起因して、ゲート電極は薄い半導体フィンの周りに包囲され、チャネルに渡って改善したゲート制御（より小さな短チャネル効果）がマルチゲートを用いて達成できる。ゲート電極の形状に応じて、異なるタイプのＭＵＧＦＥＴが定義できる。二重ゲートＦＩＮＦＥＴは、ゲート電極がフィンの２つの側壁面の導電率だけを制御するマルチゲートデバイスである。こうしたデバイスは、しばしば二重ゲートデバイスとも称される。オメガゲートＦＩＮＦＥＴ（ΩゲートＦＩＮＦＥＴ）は、ゲートがフィンの２つの側壁面および上面の導電率を制御するマルチゲートデバイスである。ＵゲートＦＩＮＦＥＴは、ゲートがフィンの２つの側壁面および下面の導電率を制御するマルチゲートデバイスである。ラウンドゲートＦＩＮＦＥＴは、ゲートがフィンの２つの側壁面、フィン上面およびフィン下面の導電率を制御するマルチゲートデバイスである。
しかしながら、ＭＵＧＦＥＴの導入の際、新しい問題が生ずる。
１つの問題は、フィン構造のエッチングに関する（典型的には、フィンのパターニングステップで行われる）。プレーナ型バルクＣＭＯＳデバイスでは、電流が半導体ウエハの上面で伝わるが（ＭＵＧＦＥＴのタイプに依存）、ＭＵＧＦＥＴデバイス中の電流は、デバイスの上面だけでなくフィンの側壁に沿っても生ずる。フィンのエッチングは、フィンの側壁面の損傷を誘発し、これらの表面に沿ったキャリア移動度の低下をもたらす。最適なデバイス性能にとって、側壁は可能な限り円滑にすべきである。フィンの側壁面の表面粗さは、可能な限り小さくすべきである。
他の問題は、角(corner)の効果である。フィンの角において、典型的には９０度の角度であり、デバイス動作中の電界はデバイスのプレーナ領域と異なっている。このことは、ＭＵＧＦＥＴの側壁に沿った閾値電圧と比べてＭＵＧＦＥＴの角領域で異なる閾値電圧をもたらし、サブ閾値(subthreshold)特性の劣化をもたらす。従って、良好なデバイス性能を達成するには、フィンの鋭い角を可能な限り除去することが望ましい。
表面を円滑化し、フィンの角を丸めるための１つの知られた手法は、文献（R.J. Zaman et al. "Effect of hydrogen annealing process conditions on nano scale silicon (011) fins," Mater. Res. Soc. Symp. Proc. Vol.872 p. 37-41 (2005)）で説明しているように、フィンの酸素除去および水素アニールの組合せで行われる。水素アニールにより、フィンの半導体表面での原子のリフローが発生して、表面エネルギーを最小化するようになり、表面積を最小化し、丸めた角が得られる。
R.J. Zaman et al. "Effect of hydrogen annealing process conditions on nano scale silicon (011) fins," Mater. Res. Soc. Symp. Proc. Vol.872 p. 37-41 (2005)
しかしながら、この方法の不具合は狭い温度／圧力ウインドウである。例えば、大気圧で８７５℃未満ではリフローが生じないが、９２５℃を超えるとシリコン蒸発が発生する。この方法の他の３つの不具合は、１）下面フィンでのアンダーカット。これは狭いフィンの安定性を低下させる。２）角丸み付けの半径の制御。これは狭いフィンのプロファイルを制御するのに重要である。３）この不具合の結果として、フィン幅の限界。小さな幅変動が、Ｓｉマイグレーションにより不連続なフィンをもたらすからである。このように先行技術で言及したこれらの不具合を克服するためのニーズが存在する。
本発明は、半導体デバイス、特に、フィン型半導体デバイスの製造方法を提供するものであり、点欠陥を介して半導体材料の半導体原子のマイグレーション後、少なくとも１つのフィンの少なくとも１つの角が丸み付けされる。
本発明はさらに、半導体デバイス、特に、フィン型半導体デバイスの製造方法を提供するものであり、点欠陥を介して半導体材料の半導体原子のマイグレーション後、少なくとも１つのフィンの少なくとも１つの側壁面が円滑化される（即ち、少なくとも１つの側壁面の表面粗さが減少する）。
本発明の実施形態に係る方法を用いることによって、良好な角丸み付け制御が達成できる。
本発明の特定の実施形態は、半導体デバイス、特に、良好なデバイス性能を達成するように、丸み付けされた角及び／又は円滑化した側壁面を備えたフィン型半導体デバイスを開示する。
本発明の一実施形態は、半導体デバイスの製造方法に関し、下記ステップを含む（または、下記ステップから成る）。
・少なくとも１つのフィンを基板にパターン形成するステップ。基板は、半導体材料を含む。該少なくとも１つのフィンは、上面と、少なくとも１つの側壁面と、少なくとも１つの角とを備える。
・少なくとも１つのフィンに点欠陥の過飽和(supersaturation)を生成するステップ。
・少なくとも１つのフィンをアニールして、続いて冷却し、半導体材料の半導体原子が点欠陥を介してマイグレーションするステップ。
少なくとも１つのフィンの少なくとも１つの側壁面は、少なくとも１つのフィンに点欠陥の過飽和を生成する前記ステップの前では、初期の表面粗さＲｉｎｉｔｉａｌを有する。
少なくとも１つのフィンの少なくとも１つの側壁面は、少なくとも１つのフィンを冷却する前記ステップの後では、最終の表面粗さＲｆｉｎａｌを有する。
好ましくは、少なくとも１つのフィンの少なくとも１つの側壁面の最終表面粗さＲｆｉｎａｌは、少なくとも１つのフィンの少なくとも１つの側壁面の初期表面粗さＲｉｎｉｔｉａｌより小さい。
少なくとも１つのフィンの少なくとも１つの角は、少なくとも１つのフィンに点欠陥の過飽和を生成する前記ステップの前では、初期の曲率半径ＲＣｉｎｉｔｉａｌを有する。
少なくとも１つのフィンの少なくとも１つの角は、少なくとも１つのフィンを冷却する前記ステップの後では、最終の曲率半径ＲＣｆｉｎａｌを有する。
好ましくは、少なくとも１つのフィンの少なくとも１つの角の最終曲率半径ＲＣｆｉｎａｌは、少なくとも１つのフィンの少なくとも１つの角の初期曲率半径ＲＣｉｎｉｔｉａｌより大きい。
より好ましくは、フィン幅Ｗを有する少なくとも１つのフィンの少なくとも１つの角の最終曲率半径ＲＣｆｉｎａｌは、フィン幅Ｗの半分（Ｗ／２）より小さい。
換言すると、最終曲率半径ＲＣｆｉｎａｌは、フィン幅の半分より大きくすべきでない。
好ましくは、本発明の方法において、点欠陥の過飽和を生成することは、少なくとも１つのビームを少なくとも１つのフィン（その材料または厚さ）に通過させることを含み、該ビームは、電気的に不活性な種(species)を含む。
より好ましくは、電気的に不活性な種は、好ましくは、ゲルマニウム、シリコンまたはカーボンの何れかを含む。
少なくとも１つのビームの電気的に不活性な種（またはイオン）は、少なくとも１つのフィンを通過した後、絶縁領域に注入(implant)される。
好ましくは、少なくとも１つのビームの電気的に不活性なイオンの少なくとも一部は、少なくとも１つのフィンを通過した後、絶縁領域に注入される。
好ましくは、絶縁領域は、少なくとも１つのフィンの下方、即ち、少なくとも１つのフィン半導体材料の下方に配置される。
好ましくは、絶縁領域は、少なくとも１つのフィンの近傍(aside)、即ち、少なくとも１つのフィンの半導体材料の近傍に配置される。
点欠陥は、好ましくは、空孔(vacancy)を含む。
好ましくは、点欠陥の過飽和は、空孔の過飽和を含む。
好ましくは、点欠陥（または空孔）の過飽和は、点欠陥（または空孔）の密度によって定義され、これは熱力学平衡での点欠陥（または空孔）の密度より大きい。
より好ましくは、点欠陥（または空孔）の過飽和は、点欠陥（または空孔）の初期密度（即ち、点欠陥（または空孔）の過飽和を生成するステップ前の点欠陥（または空孔）の密度）より大きい点欠陥（または空孔）の密度によって定義される。
好ましくは、本発明の方法において、少なくとも１つのビームを少なくとも１つのフィン（その材料または厚さ）に通過させることは、少なくとも１つのフィンの上面に関して角度αで行われる。
好ましくは、角度αは、０度と等しく、少なくとも１つのビームは、少なくとも１つのフィンの上面に入射する。
好ましくは、少なくとも１つのフィンの上面に関する角度αは、０度と異なる。
より好ましくは、少なくとも１つのフィンの上面に関する角度αは、９０度より小さい。
より好ましくは、少なくとも１つのフィンの上面に関する角度αは、４５度と等しいか、これより小さい。
好ましくは、角度αは、０度とは異なり、注入イオンビームは、少なくとも１つのフィンの少なくとも１つの側壁面に入射する。
好ましくは、本発明の方法において、少なくとも１つのビームを少なくとも１つのフィン（その材料または厚さ）に通過させることは、第２のビームを、少なくとも１つのフィンの上面に関して角度βで少なくとも１つのフィン（その材料または厚さ）に通過させることをさらに含む。第２のビームは、フィンの該少なくとも１つの側壁のフィンの対向側壁に入射する。
好ましくは、角度βは、角度αと等しく、それとは反対である（β＝−α）。
好ましくは、本発明の方法において、少なくとも１つのフィンのアニールステップは、不活性雰囲気で行われる。
好ましくは、少なくとも１つのフィンのアニールは、不活性（または反応性でない）ガスとともにアニールすることを含む。
より好ましくは、不活性ガスは、窒素、アルゴン、ヘリウムまたはネオンの何れかを含む。
好ましくは、少なくとも１つのフィンのアニールは、アニールステップ後の冷却に応じて、約７００〜９００℃の範囲の温度で行われる。
アニールステップ（即ち、アニールおよび次の冷却）の後、少なくとも１つのフィンの少なくとも１つの角は丸みを帯び（即ち、少なくとも１つの角の曲率半径が増加する）、及び／又は、少なくとも１つのフィンの少なくとも１つの側壁面は円滑化される（即ち、少なくとも１つの側壁面の表面粗さが減少する）。
アニールステップは、点欠陥の過飽和(supersaturation)の生成後に行われる。
少なくとも１つのフィンのアニールは、ランプアニールを用いて行ってもよい。
ランプアニールを用いた場合、アニールステップ中の温度の上昇または下降が極めて短時間で行われる。
少なくとも１つのフィンのアニールは、炉(furnace)アニールを用いて行ってもよい。
炉アニールを用いた場合、アニールステップ中の温度の上昇または下降は、ランプアニールと比べてより長い時間で行われる。換言すると、炉アニールを用いた冷却レートは、ランプアニールを用いた場合と比べてかなり遅い。
炉アニールの場合、冷却レートは、好ましくは、８００℃〜５００℃の間で５℃／分〜１０℃／分の範囲である。
好ましくは、本発明の方法において、冷却ステップは、１５℃／分より低い冷却レートで行われる。
好ましくは、本発明の方法において、少なくとも１つのフィンのパターン形成は、少なくとも他のフィンからあるフィンピッチで配置された少なくとも第１のフィンのアレイを設けることをさらに含む。
好ましくは、本発明の方法において、基板は、半導体・オン・インシュレータ(semiconductor-on-insulating)基板である。
特定の実施形態の利点は、マルチゲートデバイスのデバイス性能が改善することである。
本発明の特定の実施形態の利点は、熱履歴(thermal budget)、即ち、アニールステップ中に用いる温度が減少することである。
特定の実施形態の利点は、アニールステップにおいて、少なくとも１つのフィン中に点欠陥の過飽和（例えば、過剰な空孔）が生成されない先行技術で使用した温度と比べて、より低い温度が使用できることである。
より低い温度が使用できると、少なくとも１つのフィン中に生成される点欠陥の過飽和（例えば、過剰な空孔）は、フィン中の半導体表面移動度を増加させることになる。
本発明の特定の実施形態の他の利点は、熱履歴ウインドウ、即ち、アニールステップ中に用いる温度が、先行技術で言及された熱履歴ウインドウより広いことである（即ち、７００℃〜９００℃と比べて、先行技術では８７５℃〜９２５℃）。
特定の実施形態の利点は、側壁の円滑化は、ウエハ（（１００）および（１１０）の露出した結晶面を表す）上の構造の配向とは独立して得られることである。
特定の実施形態の利点は、アニールステップに先行するクリーニングステップが最小化されることである。
特定の実施形態の更なる利点は、箱状凹部、即ち、フィン下面でのアンダーカットが減少することである。
本発明の特定の実施形態の更なる利点は、狭いフィン（詳細には、１０ｎｍ未満のフィン幅を持つフィンについて）についての安定性が増加することである。
特定の実施形態の利点は、フィンの角が丸くなることであり、その結果、フィン型半導体デバイスのデバイス性能が改善する。
特定の実施形態の利点は、パターン形成（またはエッチングした）フィンの表面粗さが減少することであり、その結果、フィン型などの半導体デバイスのデバイス性能が改善する。
第２の実施形態によれば、特定の実施形態で説明した方法によって得られるマルチゲートデバイスが開示される。
本発明はまた、本発明に係る方法で得られるマルチゲートデバイスに関する。
この分野では、デバイスの一定の改良、変更および進化があったが、本概念は、先行した実践からの発展を含む、実質的に新しく新規な改良を表すものと考えられ、より有効で、安定かつ信頼性のあるこの種のデバイスの提供をもたらす。
全ての図面は、本発明の幾つかの態様および実施形態を図示することを意図している。記載した図面は、概略的で非限定的に過ぎない。図面において、幾つかの要素のサイズは、説明目的のために、誇張したり、スケールどおりに描いていないこともある。異なる図面では、同じ参照符号は、同じまたは類似の要素を参照している。例示の実施形態は、図面の参照した図に示している。ここで開示した実施形態および図面は、限定的なものではなく、例示的なものと考えることを意図している。
半導体デバイスを製造するための本発明の特定の実施形態に係る別々のステップの概略図である。 半導体デバイスを製造するための本発明の特定の実施形態に係る別々のステップの概略図である。 半導体デバイスを製造するための本発明の特定の実施形態に係る別々のステップの概略図である。 半導体デバイスを製造するための本発明の特定の実施形態に係る別々のステップの概略図である。 半導体デバイスを製造するための本発明の代替の実施形態に係る別々のステップの概略図である。 半導体デバイスを製造するための本発明の代替の実施形態に係る別々のステップの概略図である。 半導体デバイスを製造するための本発明の代替の実施形態に係る別々のステップの概略図である。 半導体デバイスを製造するための本発明の代替の実施形態に係る別々のステップの概略図である。 半導体デバイスを製造するための本発明の特定の実施形態に係る特定のステップ、即ち、点欠陥の過飽和生成の概略図である。 半導体デバイスを製造するための本発明の特定の実施形態に係る特定のステップ、即ち、点欠陥の過飽和生成の概略図である。 半導体デバイスを製造するための本発明の特定の実施形態に係る特定のステップ、即ち、点欠陥の過飽和生成の概略図である。 本発明の特定の実施形態に従ってイオンビームをフィンに通過させることによる空孔分布および注入イオン分布の例を示す。 本発明の特定の実施形態に従ってイオンビームをフィンに通過させることによる空孔分布および注入イオン分布の例を示す。 複数のフィンの４５度の傾斜角でのＳＥＭ像であって、標準的な角丸み付けプロセスを用いたもの（図５Ａ）と、本発明の特定の実施形態に係る円滑化および角丸み付けプロセスを用いたもの（図５Ｂ）とを比較して示す。 図５Ａおよび図５ＢのズームＳＥＭ像をそれぞれ示す。 複数のフィンのＳＥＭ像であって、標準的な角丸み付けプロセスを用いたもの（図７Ａ）と、本発明の特定の実施形態に係る円滑化および角丸み付けプロセスを用いたもの（図７Ｂ）とを比較して示す。 本発明の特定の実施形態に従って製造したＮＭＯＳのＦＩＮＦＥＴデバイスに関するＩｏｎ−Ｉｏｆｆグラフの例である。 フィンの角丸み付けおよび表面円滑化のためのアニールを用いただけの場合に生ずる問題を示す。 図１０Ａ、図１０Ｂ、図１０Ｃは、フィンの側壁面の表面粗さについて、アニールおよび冷却ステップの影響を示す。 フィンの３次元概略図である。
本発明の１つ又はそれ以上の実施形態について、添付した図面を参照して詳細に説明する。本発明はこれに限定されず、請求項によってのみ限定される。記載した図面は、概略的かつ非限定的なものである。図面において、幾つかの要素のサイズは、説明目的のために誇張したり、縮尺どおり描写していないことがある。寸法および相対寸法は、本発明の実際の具体化に必ずしも対応していない。当業者は、その範囲で包囲される本発明の多数の変化および変更を認識できる。従って、好ましい実施形態の説明は、本発明の範囲を限定するものとみなすべきでない。
さらに、説明での用語、「第１」、「第２」、「第３」などは、類似の要素を区別するための使用しており、必ずしも連続した順または時間順を記述するためではない。こうして用いた用語は、適切な状況下で交換可能であり、本発明の実施形態は、ここで説明したり図示したものとは別の順番で動作可能である。
さらに、説明および請求項の中の用語「上(top)」、「下(bottom)」、「の上に(over)」、「の下に(under)」等は、説明目的で使用しており、必ずしも相対的な位置を記述するためのものでない。こうして用いた用語は、適切な状況下で交換可能であって、ここで説明した本発明の実施形態がここで説明または図示した以外の他の向きで動作可能であると理解すべきである。例えば。ある要素の「下方(underneath)」および「上方(above)」は、この要素の対向側に配置されることを示す。
請求項で使用した用語「備える、含む(comprising)」は、それ以降に列挙された手段に限定されるものと解釈すべきでなく、他の要素またはステップを除外していない。そして「手段Ａ，Ｂを備えるデバイス」という表現の範囲は、構成要素Ａ，Ｂだけからなる素子に限定すべきでない。本発明に関して、デバイスの関連した構成要素だけがＡ，Ｂであることを意味する。
明細書を通じて「一実施形態」または「実施形態」とは、該実施形態に関連して説明した特定の特徴、構造または特性が、本発明の少なくとも１つの実施形態に含まれることを意味する。下記の請求項が反映するように、発明の態様は、単一の前述する開示した実施形態の全ての特徴より少ないところにある。
ここで提供した説明において、多数の特定の詳細を記述している。しかしながら、本発明の実施形態は、これらの特定の詳細なしでも実用化できると理解される。例えば、周知の方法、構造およびテクニックは、本説明の理解を曖昧にしないために詳細には示していない。
下記の用語は、本発明の理解を支援するためだけに提供している。
本願で参照したような用語「過飽和(supersaturation)」は、半導体材料中の点欠陥の過剰な密度、より好ましくは半導体材料中の空孔の過剰な密度を定義するために用いている。
結晶（例えば、Ｓｉ結晶）の熱力学平衡において、一定数の空孔は、他の完全な結晶中に常に存在している。熱力学平衡での空孔の密度は、ＣＶ＠ＥＱと記述される。
利用可能な点欠陥密度（例えば、空孔、ＣＶ）が、熱力学平衡での点欠陥密度（例えば、空孔、ＣＶ＠ＥＱ）より大きい場合、点欠陥（例えば、空孔）の過飽和が存在する。
換言すると、利用可能な点欠陥密度（例えば、空孔、ＣＶ）を熱力学平衡での点欠陥密度（例えば、空孔、ＣＶ＠ＥＱ）で除算したものが１より大きい場合、点欠陥（例えば、空孔）の過飽和が存在する。
図１１に示すように、フィン１１０１がウエハ／基板の表面１１００の上方に高くなっている。フィン１１０１の幾何形状は、幅Ｗ、高さＨおよび長さＬで決定され、上面１１０２、第１（左）側壁面１１０３、第２（右）側壁面１１０４および前面１１０８を備える。
本願で参照したような用語「角(corner)」は、フィン型デバイスの角（図１１中の１１０５，１１０６，１１０７，１１０９）を定義するために用いている。角は、少なくとも２つの面が出会って、角度を形成する位置であってもよい。
（ＦＩＮＦＥＴまたはマルチゲートの）フィンの角１１０５は、フィン側壁面およびフィン上面が出会う何れの位置でもよい。
（ＦＩＮＦＥＴまたはマルチゲートの）フィンの角１１０６は、フィン側壁面およびフィン下面が出会う何れの位置でもよい。
フィンの角は、３つの面が出会って、角度を形成する位置であってもよい。
図１１において、フィンの角は、例えば、前面、側壁面および上面が出会う角１１０７、あるいは前面、側壁面および下面が出会う角１１０９でもよい。
角の丸め量は、その曲率半径ＲＣによって定義できる。曲率半径は、ゼロより大きいか、ゼロに等しい値を持つ。角の角度が９０度、即ち、直角（丸め無し角）である場合、曲率半径はゼロである（ＲＣ＝０）。より大きな角の丸め量、即ち、より丸めた角は、この角について、より大きな曲率半径（ＲＣ＞０）をもたらす。
本発明を、本発明の幾つかの実施形態の詳細な説明によって説明する。本発明の他の実施形態は、本発明の真の精神または技術的教示から逸脱することなく、当業者の知識に従って構成できることはことは明らかであり、本発明は添付の請求項によってのみ限定される。
第１実施形態は、半導体デバイスの製造方法に関する。半導体デバイスの製造方法は、下記ステップを含む。
・半導体材料に、少なくとも１つのフィンをパターン形成するステップ。フィンは、上面と、少なくとも１つの側壁面と、少なくとも１つの角とを備える。
・少なくとも１つのフィンに点欠陥の過飽和(supersaturation)を生成するステップ。
・少なくとも１つのフィンをアニールして、続いて冷却し、半導体材料の半導体原子が点欠陥を介してマイグレーションするステップ。
図１Ａ〜図１Ｄを参照して、これらの各ステップについてより詳細に説明する。
半導体デバイスの製造方法の第１ステップにおいて、少なくとも１つのフィン１０４が、半導体材料１０３を含む基板１００にパターン形成される（図１Ａ）。
出発材料は、好ましくは、半導体材料１０３を含む基板１００である。基板は、好ましくは、半導体・オン・インシュレータ(semiconductor-on-insulator)基板である。半導体・オン・インシュレータ基板は、埋め込み酸化層（ＢＯＸ）１０２の上にある半導体層１０３を備える。埋め込み酸化層１０２は、半導体ハンドルウエハ１０１の上に位置している。半導体・オン・インシュレータ基板は、シリコン・オン・インシュレータ（ＳＯＩ）基板でもよい。ＳＯＩ基板は、いろいろな方法、例えば、注入酸素による分離（ＩＭＯＸ）またはウエハ接合によって製造できる。さらに、歪みシリコン・オン・インシュレータ基板（ＳＳＯＩ）、または緩和Ｓｉ１−ｘＧｅｘ・オン・インシュレータ（ＳＧＯＩ）、または歪みシリコン・ダイレクトオン・インシュレータ（ＳＤＯＩ）、または薄膜ＳＯＩ（薄膜の完全空乏化ＳＯＩ半導体デバイスを製造するため）も使用できる。
フィン型半導体デバイスは、しばしばＦＩＮＦＥＴまたはマルチゲートデバイス（ＭＵＧＦＥＴ）とも称される。
基板は、半導体材料２０３を含むバルク基板２００であってもよい（図２Ａ）。この場合、これで製造したマルチゲートデバイスは、バルクＭＵＧＦＥＴまたはバルクＦＩＮＦＥＴと称される。
半導体基板１０３は、例えば、Ｓｉ，ＳｉＧｅ，ＳｉＣなど、任意の結晶性（単結晶または多結晶）半導体材料から選択してもよい。
少なくとも１つのフィン１０４は、フォトリソグラフプロセス、あるいはスペーサ定義のフィンをパターン形成するためのスペーサ技術、あるいは当業者に広く知られた他の何れかのパターン形成技術を用いて半導体材料１０３にパターン形成される（図１Ｂ）。
本発明の他の実施形態では、複数のフィンをパターン形成してもよい。
フィンアレイを形成するためには、少なくとも２つのフィンをパターン形成する必要がある。
複数のフィンは、少なくとも他のフィン１０４ｂからフィンピッチＰで配置された、少なくとも第１フィン１０４ａを含む。
フィンピッチＰは、２つの隣接するフィンの間の中心間距離で定義される。
この段階で、全てのフィン１０４は半導体材料１０３を含む。
フィンは、絶縁領域１０２によって互いに電気的に絶縁されていてもよい。
半導体・オン・インシュレータを用いた場合（図１Ｂ）、ＢＯＸ層１０２は、フィン１０４ａ，１０４ｂの間にある絶縁層として機能する。各フィンは、フィン下方にあるＢＯＸ層によって互いに電気的に絶縁される。
何れの電気絶縁材料、例えば、酸化シリコン、窒化シリコンなども絶縁領域に適している。
絶縁層は、典型的には、例えば、これに限定されないが、１４５ｎｍの厚さを持つＳｉＯ２である。
バルク基板２００を用いた場合（図２Ａ）、絶縁領域２０２をフィン２０４ａ，２０４ｂの間でバルク半導体材料２０３の中に設けてもよい（図２Ｂ）。
そうするための別の可能性が当業者に知られており、例えば、ＳＴＩ(shallow trench isolation)、あるいはフィン２０４ａ，２０４ｂの間にある半導体材料２０３を（バルク基板２００から）酸化して、フィン２０４ａ，２０４ｂの間に電気絶縁領域２０２を形成するするようにしてもよい。
この場合、絶縁領域２０２は、フィン２０４ａ，２０４ｂの間に存在するだけであり、フィン２０４ａ，２０４ｂの下方には存在しない。
各フィン１０４ａ，１０４ｂ，２０４ａ，２０４ｂは、フィン幅Ｗ、フィン高さＨを有する。フィンの幅Ｗおよび高さＨは、技術ノードに依存している。
フィン幅Ｗは、とりわけ短チャネル効果を決定する。
フィン高さＨは、とりわけフィンの立体形状およびレイアウト効率を決定する。
例えば、３２ｎｍ技術ノードの場合、フィンの幅Ｗは、好ましくは５ｎｍ〜１００ｎｍの範囲内で選ばれ、より好ましくは５０ｎｍ未満のフィン幅を持つ狭いフィン、さらにより好ましくは１０ｎｍ未満のフィン幅である。フィンの高さＨは、好ましくは５ｎｍ〜１００ｎｍの範囲内で選ばれ、隣接フィン間のフィンピッチＰは、３０ｎｍ〜３００ｎｍの範囲内で選んでもよい。
各フィンは、フィン長さＬ（不図示）を有する。
各フィンは、上面１１０ａおよび少なくとも側壁面、詳細には２つの側壁面１１１ａ，１１２ｂを有する。各フィンの２つの側壁面は、第１（左）側壁面１１１ａおよび第２（右）側壁面１１２ａからなる。
実施形態の方法の次のステップにおいて、点欠陥１０５，２０５の過飽和が、少なくとも１つのフィン１０４，２０４の中に生成される（図１Ｃ、図２Ｃ）。
点欠陥は、好ましくは空孔(vacancy)である。
空孔は、点欠陥であり、換言すると、空孔は、材料の結晶格子において専有していない格子位置から由来する欠陥である。換言すると、空孔は、結晶構造における行方不明の原子である。
空孔は、しばしばショットキー(Schottky)欠陥とも称される。
空孔の均衡数ＣＶ＠ＥＱは、ボルツマン係数ｋＢおよび温度Ｔに比例する。
ＣＶ＠ＥＱ ≒ ｅｘｐ（−ＥＶ／ｋＢＴ）
ここで、ＥＶは格子サイトから原子を取り出すのに必要なエネルギーであり、Ｔは温度、ｋＢはボルツマン係数である。
空孔は、単空孔(monovacancy)でもよく、複空孔(divacancy)、即ち、空孔対でもよい。
一方向の空孔拡散は、反対方向の原子拡散と等価である。そして、空孔は、隣接する原子またはイオンが移動して空きサイトを専有して場合に移動できる。このとき空孔は、原子またはイオンのソースであったサイトへ反対方向にシフトする。この拡散機構は、空孔(vacancy-assisted)拡散としても知られている。
点欠陥、詳細には空孔の過飽和は、過剰な空孔または空孔の超飽和(sur-saturation)と称してもよい。
空孔の密度は、温度に依存している。
例えば、シリコンにおいて熱力学平衡での空孔の密度は、典型的には約５×１０１１／ｃｍ３である（ｃ−Ｓｉ成長の品質に依存する）。
過剰な空孔を生成するステップの後、シリコンについての空孔の密度は、イオン注入ステップのドーズ量／エネルギーに依存して、例えば、数桁の範囲まで増加することがある。
換言すると、点欠陥（例えば、空孔）の過飽和は、熱力学平衡での点欠陥（例えば、空孔）の密度と比べて、点欠陥（例えば、空孔）のより大きな密度によって定義される。
換言すると、点欠陥（例えば、空孔）の過飽和は、点欠陥（例えば、空孔）の初期の密度（即ち、点欠陥（例えば、空孔）の過飽和を生成するステップ前）と比べて、点欠陥（例えば、空孔）のより大きな密度によって定義される。
本発明の一実施形態では、空孔の過飽和３０５の生成は、少なくとも１つのビーム３０６ａ，３０６ｂを、少なくとも１つのフィン３０４ａ，３０４ｂに通過させることを含む（図３Ａ）。
少なくとも１つのビーム３０６ａ，３０６ｂは、電気的に不活性な種(species)を含む。
詳細には、少なくとも１つのビームは、例えば、これに限定されないが、Ｓｉイオン、Ｇｅイオン、Ｃイオン、Ｈイオン、Ｘｅイオンなど、電気的に不活性な材料イオンを含むイオンビームである。
ビームは、不純物を少なくとも１つのフィン３０４ａ，３０４ｂ（の半導体材料）の中に導入するためのソースとして機能する。
ビームのイオンは、フィン中の半導体材料の標的原子に動きを与えることができ、これは標的内においてある距離を進行する（しばしば反跳原子(recoils)とも称される）。その途中で、これらは他の反跳原子を生成することがあり、これらは再び反跳原子生成することがあり、以下同様である。反跳原子は、生成されると空孔を残し、静止すると格子間原子(interstitial)を形成し得る。
本発明の好ましい実施形態によれば、少なくとも１つのビーム３０６ａ，３０６ｂは、フィン３０４ａ，３０４ｂの中に過剰な空孔を生成できる。
本発明の好ましい実施形態において、イオンビーム３０６ａ，３０６ｂ，３０６ｃは、少なくとも１つのフィン３０４ａ，３０４ｂを通過して、イオンが、半導体材料３０３、例えば、隣接フィンの半導体材料の近くにある少なくとも１つのフィン３０４ａ，３０４ｂの中またはその周囲には注入されないようにする。従って、イオンは、好ましくは電気的に不活性な種である。ビーム３０６ａ，３０６ｂ，３０６ｃは、少なくとも１つのフィン３０４ａ，３０４ｂを目標として、これにより入射するイオンは、フィン３０４ａ，３０４ｂの材料を通過する。入射するイオンは、本質的にはフィン３０４ａ，３０４ｂの中（または内部）に注入されないが、フィン３０４ａ，３０４ｂの厚さを通過した後、フィン３０４ａ，３０４ｂを去ることになる。ビーム３０６ａ，３０６ｂを通過させた後、電気的に不活性なイオンの残留密度（即ち、典型的には入射ドーズ量の約１０％未満、典型的には入射ドーズ量の約５％未満）だけがフィン３０４ａ，３０４ｂの中に存在し得る。イオンビーム３０６ａ，３０６ｂ，３０６ｃを少なくとも１つのフィン３０４ａ，３０４ｂに通過させることによって、点欠陥３０５がフィン３０４ａ，３０４ｂの中に生成される。
イオンビーム３０６ａ，３０６ｂ，３０６ｃのイオンは、フィン３０４の半導体材料に侵入し、標的原子と衝突して、静止するまで自己のエネルギーを失う。進行距離または侵入深さは、イオンの運動エネルギー（および標的材料の組成、即ち、フィンの半導体材料）の関数である。これは（静電界、即ち、イオンビームエネルギー及び／又はイオンビームのドーズ量及び／又はイオンビームの傾斜角によって）正確に制御可能であることから、本発明の実施形態に係る方法により、イオンビーム３０６ａ，３０６ｂ，３０６ｃは少なくとも１つのフィンを通過することが可能となり、こうしてイオンを半導体材料、詳細には、フィン３０４ａ，３０４ｂの半導体材料とは異なる材料の中に注入させる。
詳細には、適切なイオンビームエネルギー、イオンビームのドーズ量及び／又はイオンビームの傾斜角αを選ぶことによって、入射する（および通過する）イオンによって空孔３０５の過飽和がフィン３０４ａ，３０４ｂの中に生成される。さらに、少量の格子間原子もフィンの中に生成される。
イオンビームエネルギーおよびドーズ量は、格子間原子が空孔から空間的に分離するように選ぶべきである。その結果、格子間原子の一部がフィンから追い出され、フィン３０４ａ，３０４ｂの中に残る格子間原子の量と比べて多くの量の空孔３０５をフィン３０４ａ，３０４ｂの中に残すようになる。
イオン注入ステップにより、フィン中の格子間原子と比べて超密度の空孔３０５がフィン３０４ａ，３０４ｂの中に生成される。
空孔３０５は、好ましくは、フィンの表面、即ち、フィンの側壁面および上面の近くに生成される。換言すると、フィンの側壁は、空孔が豊富である。
選んだイオンビームエネルギー、イオンビームのドーズ量及び／又はイオンビームの傾斜角αに応じて、空孔はフィン中により深く、即ち、フィン内部でフィンの側壁面および上面から遠く離れて生成される。イオンビームエネルギー、イオンビームのドーズ量及び／又はイオンビームの傾斜角は、その侵入深さが、イオンがフィンを通過するのに克服する必要がある距離より深くなるように選ぶべきである。
本発明の一実施形態において、ビーム３０５は、少なくとも１つのフィン３０４ａ，３０４ｂの上面に関して角度αで少なくとも１つのフィンを通過している（図３Ａ、図３Ｂ）。
好ましい実施形態において、角度αは、０度とは異なる（図３Ａ）。０度と異なる角度αを用いた場合、これは、ビームが電気的に不活性な種の傾斜注入を提供することを意味する。この場合、イオンビーム３０６ａは最初にフィンの左側壁面に当たり、あるいはイオンビーム３０６ｂは最初にフィンの右側壁面に当たり、そしてフィンを通過し、フィンの対向側壁面でフィンを去ることになる。
角度αが０度と等しい場合、垂直注入ビーム３０６ｃがフィンを通過する（図３Ｂ）。この場合、イオンビームは最初にフィンの上面に当たり、そしてフィンを通過し、対向面、即ち、フィンの下面でフィンを去ることになる。
傾斜したイオンビーム注入（即ち、０度とは異なるα）を用いた場合、好ましくは、２つの注入ステップが行われる。一方の傾斜注入ステップは角度αを用いて、他方の注入ステップは、反対の、好ましくは傾斜角−αと等しい角度を用いる。一方の傾斜注入ステップは、主として少なくとも１つのフィンの第１側壁面および上面に空孔３０５を生成し、一方、他の注入ステップは、主として少なくとも１つのフィンの対向側壁面および上面に空孔３０５を生成する。
本発明の好ましい一実施形態において、ビーム３０６ａ，３０６ｂ，３０６ｃの電気的に不活性なイオンは、少なくとも１つのフィン３０４ａ，３０４ｂを通過した後、絶縁領域３０２に注入される。
絶縁領域３０２は、少なくとも１つのフィンの近傍に配置してもよい（図３Ａ、図３Ｂ、図３Ｃ）。
代替として、絶縁領域は、少なくとも１つのフィンの下にも配置してもよい（図３Ａ、図３Ｂ）。
例えば、少なくとも１つのフィンを半導体・オン・インシュレータ基板にパターン形成した場合、絶縁層、詳細には、埋め込み酸化層（ＢＯＸ）がフィンまたは複数のフィンの下および近傍に存在している。
図３Ａ、図３Ｂに示すように、半導体・オン・インシュレータ基板を用いた場合、イオンは、フィンを通過した後、ＢＯＸ３０２の中に注入される。
図３Ａに示すように、０度と異なる注入角度を用いた場合、イオンビームはフィンを通過して、最終的にフィン近傍にある絶縁領域（またはＢＯＸ）に当たる（図３Ａ）。
複数のフィンを用いた場合、イオンビームは、フィンの間にある絶縁層（またはＢＯＸ）に当たる。こうしてイオンビームの電気的に不活性な種は、絶縁領域の中に注入されることになる。
０度の注入角を用いた場合（図３Ｂ）、電気的に不活性な種は、フィンの下方に配置されたＢＯＸエリアの中に注入される。
例えば、少なくとも１つのフィンを、例えば、Ｓｉなどのバルク半導体基板にパターン形成した場合（バルクＦＩＮＦＥＴとも称する）、絶縁領域は、少なくとも１つのフィンの近傍にのみ設けられる（図３Ｃ）。典型的には、フィンまたは複数のフィンを互いに分離するために、ＳＴＩ(shallow trench isolation)が設けられる。絶縁層がフィン下方に存在しない場合、イオンビームを絶縁層に垂直に、即ち、０度と等しい傾斜角を用いて注入することは困難または不可能である。これは、フィンの下方または下面に、イオンを用いたバルク半導体材料の注入をもたらすからであり、これで製造されるマルチゲートデバイスの性能にとって有利ではない。
イオンビームの角度は、フィンを通過した後、イオンビームのイオンが絶縁層の中に注入されるように選ぶべきである。
イオンビームが複数のフィンをターゲットとする場合、傾斜角αは、フィンの幾何形状に応じて、即ち、フィン高さ、フィン幅およびフィンピッチに応じて選んでもよい。例えば、より大きいフィンピッチでは、より小さいフィンピッチと比べてより大きい注入角を選んでもよい。
また、イオンビームのエネルギーおよびドーズ量も、フィンの幾何形状に応じて、即ち、フィン高さ、フィン幅およびフィンピッチに応じて選んでもよい。例えば、０度と異なる注入角の場合、より幅広のフィンでは、より小さなフィンと比べてより大きいイオンビームエネルギー及び／又はイオンエネルギードーズ量を選んでもよい。フィンへのより大きい侵入深さを渡る必要があるためである。例えば、０度と等しい注入角の場合、より高いフィンでは、より低いフィンと比べてより大きいイオンビームエネルギー及び／又はイオンエネルギードーズ量を選ぶ必要があり、その結果、イオンビームはフィンを通過する。
イオンビームのエネルギー及び／又はドーズ量は、入射するイオンがフィンを通過して絶縁領域に注入されるように選ぶべきである。
ビームのエネルギー及び／又はドーズ量はまた、過剰な空孔をフィン中に生成するのに充分なように高く選ぶべきである。
一実施形態では、５ｋｅＶ〜２５０ｋｅＶの範囲、５ｋｅＶ〜１００ｋｅＶの範囲、５ｋｅＶ〜５０ｋｅＶの範囲にあるイオンエネルギーを用いてもよく、これらの高いエネルギーによってイオンは、フィンの半導体材料の中に構造的な損傷を生成、即ち、点欠陥を生成することができる。イオンビームのエネルギーが低すぎる場合、構造的な損傷は無視できるようになり、イオンの侵入深さも充分ではない。
イオンビームのエネルギーは、イオンがフィンを通過するのに充分なように大きくすべきであり、換言すると、イオンビームのエネルギーは、侵入深さが、イオンがフィンを通過するのに克服する必要がある距離より大きくなるように選ぶべきである。
イオンの侵入深さは、イオンの原子量にも依存する。
所定の注入ドーズ量について、より軽いイオン、例えば、シリコンＳｉ（原子量＝２８．０９）は、典型的には、より重いイオン、例えば、ゲルマニウムＧｅ（原子量＝７２．６０）より大きい深さまで基板に侵入することは当業者に理解されよう。換言すると、フィンを通過するためには、Ｇｅイオンビームを用いた場合、Ｓｉイオンビームを用いた場合のエネルギー及び／又はドーズ量と比べて、より高いエネルギー及び／又はドーズ量が必要である。
種の注入ドーズ量及び／又はエネルギー及び／又は傾斜角は、フィン中の格子間原子の数が最小となるように選ぶべきである。
種の注入ドーズ量及び／又はエネルギーはまた、結晶の点欠陥量がアモルファス化閾値より低く保たれるように選ぶべきである。換言すると、注入ドーズ量及び／又はエネルギーは、イオン注入ステップ後に結晶半導体材料がアモルファス半導体材料に変化しないように、例えば、結晶ＳｉがアモルファスＳｉ（ａ−Ｓｉ）に変質しないように選ばれる。
一実施形態の方法の次のステップにおいて、少なくとも１つのフィンは、半導体材料の半導体原子が点欠陥を介して、詳細には空孔を介してマイグレーションできるようにアニールされる（図１Ｃ、図２Ｃ）。
一実施形態において、アニールステップは、不活性ガスとともに、即ち、不活性ガスを含む雰囲気中で行われる。不活性ガスは、これに限定されないが、窒素（Ｎ２）、アルゴン（Ａｒ）、ヘリウム（Ｈｅ）またはネオン（Ｎｅ）を含んでもよい。
不活性ガス中（または不活性雰囲気中）および過剰な点欠陥の存在下のアニールにより、空孔拡散が半導体フィン中で生ずるようになる。空孔および格子間原子が豊富なフィン表面は、表面での半導体マイグレーションを増強して、フィンの表面円滑化および角丸み付け１０８，２０８を向上させる。この空孔拡散の際、フィンの半導体材料からの半導体原子は、空孔から空孔へ跳び移るようになる。多量の点欠陥、詳細には空孔の過飽和に起因して、ごく少量の点欠陥が存在する状況と比べて拡散機構が増強され、空孔の過飽和はフィン中に存在しない状況になる。
空孔が豊富な領域の深さに応じて、不活性ガス中（または不活性雰囲気中）のアニールステップの温度は、約６５０℃〜９５０℃の範囲内に選んでもよい。
不活性ガス中（または不活性雰囲気中）のアニールステップの時間は、空孔が豊富な領域の深さに関連している。内部から表面への拡散は時間を要し、空孔がどれぐらい速くそこへ輸送できるかによって制限される。
アニールステップの後、少なくとも１つのフィンは冷却される。冷却レートは、輸送による表面への空孔の掃き出しにとって重要である。全ての空孔を充填するのに充分な格子間原子が存在していないため、空孔は表面へ拡散し、格子間原子と再結合する必要がある。ウエハ、即ち、少なくとも１つのフィン、即ち、半導体デバイスが高温から冷える際、刻々と変化する平衡状態に追従しようとする。より低い温度では、平衡は、より低い密度の空孔および格子間原子を要求する。冷却レートが極めて遅い場合（例えば、炉の加熱処理を用いた場合など）、過剰な空孔の全てが、半導体本体、即ち、フィンから表面を経由して効率的に一掃される。最大エネルギー（最大数のダングリングボンド）を持つ半導体格子間原子は、最初にマイグレーションを行って、フィンのより円滑な側壁および丸み付けられた角をもたらす。
冷却レートは、好ましくは、１５℃／分より低い。
少なくとも１つのフィンのアニールは、ランプアニールを用いて行ってもよい。ランプアニールを用いた場合、アニールステップ中の温度の上昇または下降は、極めて短時間で行われる。
少なくとも１つのフィンのアニールは、炉(furnace)アニールを用いて行ってもよい。炉アニールを用いた場合、アニールステップ中の温度の上昇または下降は、ランプアニールと比べてより長い時間で行われる。換言すると、炉アニールを用いた冷却レートは、ランプアニールを用いた場合と比べてかなり遅い。
炉アニールの場合、冷却レートは、好ましくは、８００℃〜５００℃の間で５℃／分〜１０℃／分の範囲である。
シリコン原子がその格子を去る場合、それは「格子間」原子になって「空孔」を残す。格子間原子および空孔は、対で生成される（よって、同じ数になる）。空孔および格子間原子の密度の不均衡は、イオンビーム注入によって生成される。ウエハをより高温に持っていくことによって（即ち、アニール）、周りの格子間原子は空孔を充填し、熱力学平衡を維持しようとする。ウエハが冷える際、空孔密度は、平衡の指図に従って、空孔に落ち込んで、我々が使い切る格子間原子のポイントに達する格子間原子だけ減少し、残りの空孔は「過飽和」になる。
表面に充分接近したこれらの空孔は、そこへ拡散することができ、表面からのＳｉ格子間原子と再結合する。ウエハの表面は、過剰な空孔および格子間原子にとって無限のシンクと考えることができる。ウエハ内部から表面への拡散は時間を要し、空孔がどれぐらい速くそこへ輸送できるかによって制限される。
こうして冷却レートに応じて、表面下のいろいろな深さのシリコンが、表面への輸送によって空孔から「一掃」される。
少なくとも１つのフィンの少なくとも１つの角は、少なくとも１つのフィンに点欠陥の過飽和を生成する前記ステップの前では、初期の曲率半径ＲＣｉｎｉｔｉａｌを有し、少なくとも１つのフィンを冷却する前記ステップの後では、最終の曲率半径ＲＣｆｉｎａｌを有する。少なくとも１つの角の最終曲率半径ＲＣｆｉｎａｌは、好ましくは、フィンの角の初期曲率半径ＲＣｉｎｉｔｉａｌより大きい。
フィンのアニールおよび冷却の後、フィンの半導体原子は、点欠陥（例えば、空孔）の過飽和を介してマイグレーションを行うことができ、少なくとも１つのフィンの少なくとも１つの角は、初期の状況と比べてより丸くなる。換言すると、少なくとも１つのフィンの曲率半径は、アニールおよび冷却ステップ後、より大きくなる
同様な状況が、フィンの少なくとも１つの側壁の表面粗さから見ることができる。
少なくとも１つのフィンの少なくとも１つの側壁は、少なくとも１つのフィンに点欠陥の過飽和を生成する前記ステップの前では、初期の表面粗さＲｉｎｉｔｉａｌを有し、少なくとも１つのフィンを冷却する前記ステップの後では、最終の表面粗さＲｆｉｎａｌを有する。
少なくとも１つのフィンの少なくとも１つの側壁面の最終表面粗さＲｆｉｎａｌは、好ましくは、フィンの少なくとも１つの側壁面の初期表面粗さＲｉｎｉｔｉａｌより小さい。
フィンのアニールおよび冷却の後、フィンの半導体原子は、点欠陥（例えば、空孔）の過飽和を介してマイグレーションを行うことができ、少なくとも１つのフィンの少なくとも１つの側壁は、初期の状況より円滑化される。換言すると、フィンの少なくとも１つの側壁面の表面粗さは、アニールおよび冷却ステップ後、より小さくなる
フィンの側壁面の表面粗さへのアニールおよび冷却ステップの影響は、実験から観察することができる（図１０Ａ、図１０Ｂ、図１０Ｃを参照）。
図１０Ａは、ＳＯＩ基板１００２にパターン形成した複数のパターン化フィン（この場合、２つのフィン１００４）の走査電子顕微鏡（ＳＥＭ）像を示す。フィンは、約１０ｎｍの幅と、フィンの角に関する初期の表面粗さおよび初期の曲率半径を有する。
図１０Ｂは、点欠陥の過飽和を生成するステップ（即ち、イオン注入によって）および、水素（Ｈ２）中で８００℃の５分間、速い冷却レートでの次のアニールステップの後の、図１０Ａのフィンの走査電子顕微鏡（ＳＥＭ）像を示す。アニールステップはランプアニールであり、冷却は、ランプを停止し、直ぐにアンロードウエハサイクルを開始することによって行う。
図１０Ｃは、点欠陥の過飽和を生成するステップ（即ち、イオン注入によって）および、窒素（Ｎ２）中で８００℃の５分間、遅い冷却レートでの次のアニールステップの後の、図１０Ａのフィンの走査電子顕微鏡（ＳＥＭ）像を示す。アニールステップは炉アニールであり、冷却は、８００℃〜５００℃の間は約１０℃／分の（図１０Ｂで用いたものと比べて）より遅い冷却レートで行う。
側壁面（円１０２２ａ，１０２２ｂ，１０２２ｃで示す）の表面粗さは、遅い冷却レート１０２２ｃの後では、初期の側壁面１０２２ａおよび速い冷却レート１０２２ｂと比べてより小さくなった（即ち、より円滑な側壁面）。
フィンの角丸み付けおよびフィンの表面円滑化のためのアニール（例えば、Ｈ２アニール）を用いただけの場合、小さなフィンをアニールするときに問題が生じ得る。表面酸化物を無くすのに必要な予備クリーニング(preclean)に起因して、フィン９０４ａ，９０４ｂの下面でアンダーカット９０９が発生することがある（図９）。続いてアニールを行った場合、フィン安定性が劣化したり、極端な条件ではフィンが下地の基板から外れることがある。
フィンの角丸み付けは、好ましくは、最終曲率半径ＲＣｆｉｎａｌがフィン幅の半分より大きくならないように制御すべきである。
本発明の実施形態に係る方法を用いることによって、より良好な角丸み付け制御が達成できる。
もし最終曲率半径ＲＣｆｉｎａｌがフィン幅の半分より大きくなった場合、フィンが破損したり、フィンの幾何形状が矩形から円形に変化することがある。例えば、１０ｎｍの幅を持つフィンでは、曲率半径は、０〜５ナノメータに保つべきである。
狭いフィンでは、予備クリーニング、即ち、アニールステップ前のクリーニングステップが、このアンダーカットを最小化し、フィン安定性を最大化するのにしばしば重要である。予備クリーニングは、典型的には、半導体材料から酸化物を除去するために、フィンのＨＦクリーニング（または湿式エッチング）を含む。この湿式エッチングは、酸化物の除去後に露出した反応性ダングリングＳｉボンドが水素によって不動態となって、再酸化の発生を防止するように、充分に長くすべきである。Ｓｉ表面に残留する何らかの酸化物は、下地のＳｉのリフローを阻止するようになる。本発明の実施形態に係る方法を用いることによって、予備クリーニングは、先行技術で記載された方法ほどはあまり重要でなく決定的でない。
ここで説明した方法の利点は、アニールステップ前のクリーニングステップが最小化されることである。
更なる利点は、箱状凹部、即ち、フィン下面でのアンダーカットが減少することである。
更なる利点は、狭いフィン（詳細には、約１０ｎｍ未満のフィン幅を持つフィン）についての安定性が増加することである。
他の利点は、熱履歴(thermal budget)、即ち、アニールステップ中に用いる温度（即ち、所定の温度上昇操作の際にウエハへ伝達される熱エネルギーの総量であり、ステップの温度および持続時間に比例する）が減少することである。
アニールは、低い温度で不活性ガス中で行うことができるため（例えば、Ｎ２中で約８００℃）、Ｓｉ蒸発は問題にならず、より良好に制御したＳｉマイグレーションと組み合せて、中断したフィンをもたらさない。
他の利点は、改善したフィンの側壁表面粗さと関連しており、即ち、本発明の実施形態に従って、少ない表面粗さのフィン側壁が得られる。
図４Ａと図４Ｂは、イオンビームをフィンに通過させた後の空孔分布および注入イオン分布を示す。
図４Ａにおいて、フィンは、イオンビームで打ち込まれており、Ｇｅイオンを含む注入イオンビームが、４５度の傾斜角で８０ｋｅＶのイオンビームエネルギーで注入されている。明るい色の分布の領域Ａ，Ｂは、ＧｅイオンビームをＳｉフィンに通過させた後の空孔分布（いわゆるＳｉ反跳原子分布）を含む。Ｓｉフィンの下面と下地の絶縁領域（ＳｉＯ２）との間の界面は、ライン４１０ａで示している。最大の空孔分布は、Ｓｉフィン（４１０ａから左）の中に存在しており、一方、Ｇｅイオンは、主として絶縁層（４１０ａから右）の中の界面に存在している。これは、イオンビームからのイオンが絶縁層の中に注入され、フィンには注入されないことを示す。フィンの中には、過剰な空孔が生成される。
図４Ｂにおいて、フィンは、イオンビームで打ち込まれており、Ｓｉイオンを含む注入イオンビームが、４５度の傾斜角で８０ｋｅＶのイオンビームエネルギーで注入されている。明るい色の分布の領域Ａ，Ｂは、ＳｉイオンビームをＳｉフィンに通過させた後の空孔分布（いわゆるＳｉ反跳原子分布）を含む。Ｓｉフィンの下面と下地の絶縁領域（ＳｉＯ２）との間の界面は、ライン４１０ｂで示している。最大の空孔分布は、Ｓｉフィン（４１０ｂから左）の中に存在しており、一方、Ｓｉイオンは、主として絶縁層（４１０ｂから右）の中に深く存在している。これは、イオンビームからのイオンが絶縁層の中に注入され、フィンには注入されないことを示す。Ｇｅと比べて低いＳｉの原子量に起因して、Ｓｉイオンは、図４ＡのＧｅと比較して図４ＢのＳｉで示すように、絶縁層の中にかなり深く侵入できる。フィンの中には、過剰な空孔が生成される。
図５において、ＳＯＩ基板５０２にパターン形成した複数のフィン（この場合、２つのフィン５０４）の４５度の傾斜角で撮影した走査電子顕微鏡（ＳＥＭ）像であって、標準的な角丸み付けプロセスを用いたもの（図５Ａ）と、本発明の実施形態に係る方法を用いたもの（図５Ｂ）との比較を示す。
図６Ａと図６Ｂは、図５Ａと図５Ｂのズーム走査電子顕微鏡（ＳＥＭ）像をそれぞれ示す。
図５Ａと図６Ａにおいて、フィンは、先行技術で知られた標準的なプロセス、即ち、側壁酸化および、次の８５０℃で２分間のＨ２アニールで処理した。
図５Ｂと図６Ｂにおいて、フィンは、本発明の実施形態に係るプロセス、即ち、フィンを通るＧｅイオン注入および、次の８００℃で５分間のＮ２アニールで処理した。
側壁面の円滑化は、本発明の実施形態に係るプロセス後のＳＥＭ像（図５Ｂと図６Ｂ）で明瞭に見られる。
図５Ａと図６Ａにおいて、フィンの上面は、小さなフィン幅変動に起因したＳｉ蒸発および局所的なＳｉマイグレーションのため、図５Ｂと図６Ｂの側壁面と比べて粗い。
図７Ａと図７Ｂは、ＳＯＩ基板７０２にパターン形成した複数のフィン（この場合、２つのフィン７０４）の走査電子顕微鏡（ＳＥＭ）像であって、標準的な角丸み付けプロセスを用いたもの（図７Ａ）と、本発明の実施形態に係る方法を用いたもの（図７Ｂ）とを比較している。
標準的なプロセス（図７Ｂ）を用いると、例えば、円で示すように、フィンは破損していることが判る。小さなフィン（この例では、約８ｎｍのフィン幅）の円滑化プロセスおよびフィン角丸み付けに起因して、フィン安定性が劣化している。その結果、あるポイントではフィンが破損し、換言すると、全てのシリコンがリフローして、部分的に蒸発している（図７Ｂ）。
図８は、標準的なＳＯＩウエハに製造されたＮＭＯＳ ＦＩＮＦＥＴのＩｏｎ−Ｉｏｆｆを示す。四角は、ＮＭＯＳ ＦＩＮＦＥＴの側壁面の円滑化のための標準的なプロセス（即ち、８５０℃で５分間のＨ２アニール）を用いた場合に得られるデータを表す。一方、三角は、本発明の実施形態に係る方法（この例では、Ｇｅイオン注入および、次の８００℃で５分間のＮ２オーブンアニール）を用いて得られるデータを表す。
本発明の実施形態に係る角丸み付けおよび側壁面の円滑化、即ち、詳細には、フィンを通るＧｅイオン注入および、次の８００℃で５分間のＮ２オーブンアニールを用いて、１０％駆動電流の増加がＮＭＯＳ ＦＩＮＦＥＴについて測定されている。
標準プロセスを用いた約４６０μＡ／μｍの駆動電流は、本発明の実施形態に係る方法を用いて５１０μＡ／μｍに増加している。
本発明のある実施形態に係る更なるステップでは、ソース領域およびドレイン領域をさらに定義してもよく、絶縁膜およびゲート電極が、当業者に知られたような方法を用いて少なくとも１つのフィンに形成できる。ゲートをソース領域／ドレイン領域から分離するために、スペーサを形成してもよく、コンタクトは、例えば、シリサイド化によって形成してもよい。
前述した説明は、本発明のある実施形態を詳しく述べている。しかしながら、前述した装置が文章中でどのように詳しく述べているかに関わらず、本発明は多くの方法で実用化してもよいことは理解されるであろう。本発明のある特徴または態様を説明する場合、特定の用語の使用は、用語が関連する本発明の特徴または態様の何れかの具体的な特性を含むように限定されるように、用語はここで再定義されることを意味するものとすべきではなことに留意すべきである。
上記の詳細な説明は、種々の実施形態に応用するようにして本発明の新規な特徴を図示し説明し指摘したが、本発明の精神から逸脱することなく、例示したデバイスまたはプロセスの形態および詳細での種々の省略、置換、および変更が当業者によって可能であると理解すべきである。

Claims (25)

  1. 半導体デバイスを製造するための方法であって、
    ・半導体材料を含む基板を用意するステップと、
    ・上面、少なくとも１つの側壁面および少なくとも１つの角を備える少なくとも１つのフィンを前記基板にパターン形成するステップと、
    ・少なくとも１つのフィンに、熱力学平衡におけるフィンでの点欠陥の密度より大きい点欠陥の密度である点欠陥の過飽和を生成するステップと、
    ・少なくとも１つのフィンをアニールして、続いて冷却し、これにより半導体材料の半導体原子が点欠陥を介してマイグレーションを行って、前記少なくとも１つの角を丸み付けし、前記少なくとも１つの側壁面を円滑化するようにしたステップと、を含む方法。
  2. 少なくとも１つのフィンの少なくとも１つの側壁面は、点欠陥の過飽和を生成するステップの前では、初期の表面粗さＲｉｎｉｔｉａｌを有し、
    少なくとも１つのフィンの少なくとも１つの側壁面は、少なくとも１つのフィンを冷却するステップの後では、最終の表面粗さＲｆｉｎａｌを有し、
    最終表面粗さＲｆｉｎａｌは、初期表面粗さＲｉｎｉｔｉａｌより小さい請求項１記載の方法。
  3. 少なくとも１つのフィンの少なくとも１つの角は、点欠陥の過飽和を生成するステップの前では、初期の曲率半径ＲＣｉｎｉｔｉａｌを有し、
    少なくとも１つのフィンの少なくとも１つの角は、少なくとも１つのフィンを冷却するステップの後では、最終の曲率半径ＲＣｆｉｎａｌを有し、
    初期曲率半径ＲＣｉｎｉｔｉａｌは、最終曲率半径ＲＣｆｉｎａｌより小さい請求項１または２記載の方法。
  4. パターン形成したフィンは、初期の点欠陥密度をさらに含み、
    前記点欠陥の過飽和は、フィン中の初期の点欠陥密度より大きい点欠陥密度である請求項１〜３のいずれかに記載の方法。
  5. 点欠陥の過飽和は、空孔の過飽和を含む請求項１〜４のいずれかに記載の方法。
  6. 点欠陥の過飽和を生成するステップは、少なくとも１つのビームを少なくとも１つのフィンに通過させることを含み、該ビームは、電気的に不活性な種を含む請求項１〜５のいずれかに記載の方法。
  7. 電気的に不活性な種は、Ｇｅ、ＳｉまたはＣの何れかを含む請求項６記載の方法。
  8. 少なくとも１つのビームの電気的に不活性なイオンの少なくとも一部は、少なくとも１つのフィンを通過した後、絶縁領域に注入される請求項６または７記載の方法。
  9. 絶縁領域は、少なくとも１つのフィンの半導体材料の近傍に配置される請求項８記載の方法。
  10. 少なくとも１つのビームを少なくとも１つのフィンに通過させることは、少なくとも１つのフィンの上面に関して角度αで行われる請求項６〜９のいずれかに記載の方法。
  11. 角度αは、０度とは異なり、少なくとも１つのビームは、フィンの少なくとも１つの側壁に入射するようにした請求項１０記載の方法。
  12. 角度αは、９０度より小さい請求項１１記載の方法。
  13. 角度αは、４５度と等しいか、これより小さい請求項１１または１２記載の方法。
  14. 少なくとも１つのビームを通過させることは、第２のビームを、少なくとも１つのフィンの上面に関して角度βで通過させることをさらに含み、第２のビームは、フィンの該少なくとも１つの側壁のフィンの対向側壁に入射する請求項６〜１３のいずれかに記載の方法。
  15. 前記角度βは、角度−αと等しい請求項１４記載の方法。
  16. 角度αは、０度であり、少なくとも１つのビームはフィンの上面に入射するようにした請求項１０記載の方法。
  17. 絶縁領域は、少なくとも１つのフィン半導体材料の下方に配置される請求項１６記載の方法。
  18. 基板は、半導体・オン・インシュレータ基板である請求項８〜１７のいずれかに記載の方法。
  19. 少なくとも１つのフィンのアニールステップは、不活性雰囲気で行われる請求項１〜１８のいずれかに記載の方法。
    。
  20. 前記不活性雰囲気は、不活性ガスを含み、
    前記不活性ガスは、窒素、アルゴン、ネオンまたはヘリウムの何れかを含む請求項１９記載の方法。
  21. 前記アニールステップは、７００〜９００℃の範囲の温度で行われる請求項１〜２０のいずれかに記載の方法。
  22. 冷却ステップは、１５℃／分より低い冷却レートで行われる請求項１〜２１のいずれかに記載の方法。
  23. 少なくとも１つのフィンは、幅Ｗを有し、
    最終曲率半径ＲＣｆｉｎａｌは、フィン幅の半分より小さい請求項３〜２２のいずれかに記載の方法。
  24. 少なくとも１つのフィンのパターン形成ステップは、少なくとも他のフィンからあるフィンピッチで配置された少なくとも第１のフィンのアレイを設けることをさらに含む請求項１〜２３のいずれかに記載の方法。
  25. 請求項１〜２４のいずれかに記載の方法によって得られるマルチゲート半導体デバイス。
JP2008320631A 2007-12-20 2008-12-17 半導体デバイスの製造方法およびその半導体デバイス Pending JP2009158958A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US1545407P 2007-12-20 2007-12-20
EP08153499A EP2073256A1 (en) 2007-12-20 2008-03-28 Method for fabricating a semiconductor device and the semiconductor device made thereof

Publications (1)

Publication Number Publication Date
JP2009158958A true JP2009158958A (ja) 2009-07-16

Family

ID=39537559

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008320631A Pending JP2009158958A (ja) 2007-12-20 2008-12-17 半導体デバイスの製造方法およびその半導体デバイス

Country Status (3)

Country Link
US (1) US8034689B2 (ja)
EP (1) EP2073256A1 (ja)
JP (1) JP2009158958A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160086732A (ko) * 2015-01-12 2016-07-20 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 핀 구조 전계 효과 트랜지스터 소자 구조체의 핀의 보호층

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8268729B2 (en) * 2008-08-21 2012-09-18 International Business Machines Corporation Smooth and vertical semiconductor fin structure
US8202792B2 (en) * 2009-04-24 2012-06-19 Varian Semiconductor Equipment Associates, Inc. Method of processing a substrate having a non-planar surface
EP2495762B1 (en) 2011-03-03 2017-11-01 IMEC vzw Method for producing a floating gate semiconductor memory device
US8742508B2 (en) 2011-07-16 2014-06-03 International Business Machines Corporation Three dimensional FET devices having different device widths
CN103035517B (zh) * 2011-09-29 2017-07-04 联华电子股份有限公司 半导体制作工艺
JP6065366B2 (ja) * 2012-01-30 2017-01-25 富士通セミコンダクター株式会社 半導体装置の製造方法
CN103377922B (zh) * 2012-04-23 2015-12-16 中芯国际集成电路制造(上海)有限公司 一种鳍式场效应晶体管及其形成方法
US20130320453A1 (en) * 2012-06-01 2013-12-05 Abhijit Jayant Pethe Area scaling on trigate transistors
US8969974B2 (en) * 2012-06-14 2015-03-03 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for FinFET device
US9583398B2 (en) 2012-06-29 2017-02-28 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit having FinFETS with different fin profiles
US8541274B1 (en) * 2012-09-11 2013-09-24 Globalfoundries Inc. Methods of forming 3-D semiconductor devices with a nanowire gate structure wherein the nanowire gate structure is formed after source/drain formation
US8580634B1 (en) * 2012-09-11 2013-11-12 Globalfoundries Inc. Methods of forming 3-D semiconductor devices with a nanowire gate structure wherein the nanowire gate structure is formed prior to source/drain formation
US8853019B1 (en) 2013-03-13 2014-10-07 Globalfoundries Inc. Methods of forming a semiconductor device with a nanowire channel structure by performing an anneal process
US8975125B2 (en) * 2013-03-14 2015-03-10 International Business Machines Corporation Formation of bulk SiGe fin with dielectric isolation by anodization
US8959468B2 (en) * 2013-03-15 2015-02-17 Taiwan Semiconductor Manufacturing Company, Ltd. Fault injection of finFET devices
US9793378B2 (en) 2013-05-31 2017-10-17 Stmicroelectronics, Inc. Fin field effect transistor device with reduced overlap capacitance and enhanced mechanical stability
US9711645B2 (en) 2013-12-26 2017-07-18 International Business Machines Corporation Method and structure for multigate FinFET device epi-extension junction control by hydrogen treatment
SG11201604745SA (en) * 2014-01-24 2016-07-28 Intel Corp Fin-based semiconductor devices and methods
US9490340B2 (en) 2014-06-18 2016-11-08 Globalfoundries Inc. Methods of forming nanowire devices with doped extension regions and the resulting devices
US9431512B2 (en) 2014-06-18 2016-08-30 Globalfoundries Inc. Methods of forming nanowire devices with spacers and the resulting devices
CN106033729B (zh) * 2015-03-11 2019-04-02 上海凯世通半导体股份有限公司 FinFET的掺杂方法
US9570557B2 (en) * 2015-04-29 2017-02-14 Taiwan Semiconductor Manufacturing Co., Ltd. Tilt implantation for STI formation in FinFET structures
US10026843B2 (en) 2015-11-30 2018-07-17 Taiwan Semiconductor Manufacturing Co., Ltd. Fin structure of semiconductor device, manufacturing method thereof, and manufacturing method of active region of semiconductor device

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5915195A (en) * 1997-11-25 1999-06-22 Advanced Micro Devices, Inc. Ion implantation process to improve the gate oxide quality at the edge of a shallow trench isolation structure
TW521377B (en) * 2000-08-29 2003-02-21 Agere Syst Guardian Corp Trench structure and method of corner rounding
US6806163B2 (en) * 2002-07-05 2004-10-19 Taiwan Semiconductor Manufacturing Co., Ltd Ion implant method for topographic feature corner rounding
US7358121B2 (en) * 2002-08-23 2008-04-15 Intel Corporation Tri-gate devices and methods of fabrication
KR100480897B1 (ko) * 2002-12-09 2005-04-07 매그나칩 반도체 유한회사 반도체소자의 소자분리막 형성방법
US6720619B1 (en) * 2002-12-13 2004-04-13 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor-on-insulator chip incorporating partially-depleted, fully-depleted, and multiple-gate devices
US6855606B2 (en) * 2003-02-20 2005-02-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor nano-rod devices
US7180134B2 (en) * 2004-01-30 2007-02-20 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and structures for planar and multiple-gate transistors formed on SOI
KR100528486B1 (ko) * 2004-04-12 2005-11-15 삼성전자주식회사 불휘발성 메모리 소자 및 그 형성 방법
US7449373B2 (en) * 2006-03-31 2008-11-11 Intel Corporation Method of ion implanting for tri-gate devices

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160086732A (ko) * 2015-01-12 2016-07-20 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 핀 구조 전계 효과 트랜지스터 소자 구조체의 핀의 보호층
KR101713422B1 (ko) * 2015-01-12 2017-03-07 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 핀의 보호층을 포함하는 핀 구조 전계 효과 트랜지스터 소자 구조체 및 그 형성방법

Also Published As

Publication number Publication date
US20090184358A1 (en) 2009-07-23
EP2073256A1 (en) 2009-06-24
US8034689B2 (en) 2011-10-11

Similar Documents

Publication Publication Date Title
JP2009158958A (ja) 半導体デバイスの製造方法およびその半導体デバイス
US6190949B1 (en) Silicon thin film, group of silicon single crystal grains and formation process thereof, and semiconductor device, flash memory cell and fabrication process thereof
US6835633B2 (en) SOI wafers with 30-100 Å buried oxide (BOX) created by wafer bonding using 30-100 Å thin oxide as bonding layer
US9773675B2 (en) 3D material modification for advanced processing
CN107958873B (zh) 鳍式场效应管及其形成方法
KR102557215B1 (ko) 캡슐화된 나노구조체 및 제조 방법
JP2005064500A (ja) マルチ構造のシリコンフィンおよび製造方法
JP2007123875A (ja) 多孔質層を用いてゲルマニウム・オン・インシュレータ半導体構造を形成するための方法及びこれらの方法によって形成される半導体構造
US20200365414A1 (en) Gate structure of semiconductor device and method of manufacture
CN111799173A (zh) 半导体元件的制造方法以及等离子体处理装置
CN105448679B (zh) 半导体器件的形成方法
Agnello Process requirements for continued scaling of CMOS—the need and prospects for atomic-level manipulation
TW201817000A (zh) 半導體元件
US20090140374A1 (en) Semiconductor device with improved control ability of a gate and method for manufacturing the same
JP2007103455A (ja) フィン構造の半導体装置及びその製造方法
US10269944B2 (en) Fin semiconductor device and method of manufacture with source/drain regions having opposite conductivities
US8158484B2 (en) Method of forming an inverted T shaped channel structure for an inverted T channel field effect transistor device
CN104576380B (zh) 一种finfet制造方法
US20140193963A1 (en) Techniques For Forming 3D Structures
KR100718265B1 (ko) 반도체 장치의 제조 방법
CN104064469A (zh) 半导体器件制造方法
JP2005123632A (ja) 先進的ｍｉｓ半導体装置においてノッチ型ゲート絶縁体を形成する方法および本方法により得られた装置
US11205593B2 (en) Asymmetric fin trimming for fins of FinFET device
US6969644B1 (en) Versatile system for triple-gated transistors with engineered corners
CN103383961A (zh) FinFET结构及其制造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20111011

A072 Dismissal of procedure [no reply to invitation to correct request for examination]

Free format text: JAPANESE INTERMEDIATE CODE: A073

Effective date: 20130212