KR102557215B1 - 캡슐화된 나노구조체 및 제조 방법 - Google Patents

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케빈 에스 존스
크리스토퍼 하템
윌리암 엠 브레어
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유니버시티 오브 플로리다 리서치 파운데이션, 인크.
베리안 세미콘덕터 이큅먼트 어소시에이츠, 인크.
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Abstract

실리콘 나노와이어 및 캡슐화된 실리콘 나노섬을 포함하는 다양한 나노구조체, 및 상기 나노구조체의 제조 방법이 제공된다. 상기 방법은 기판 위로 연장되는 핀 구조체를 제공하는 단계로서, 상기 핀 구조체가 핀 구조체의 측벽을 획정하는 하나 이상의 실리콘층 및 2개 이상의 실리콘:게르마늄 합금(SiGe)층을 가지는 단계; 및 산소 중에서 핀 구조체를 어닐링하여 실리콘 나노와이어 어셈블리를 형성하는 단계를 포함할 수 있다. 실리콘 나노와이어 어셈블리는 실리콘 나노와이어, 상기 실리콘 나노와이어를 둘러싼 SiGe 매트릭스; 및 SiGe 매트릭스 상에 배치된 실리콘 산화물층을 포함할 수 있다. 상기 어닐링은 예를 들면 5분 내지 60분 동안 800℃ 내지 1000℃의 온도에서의 것일 수 있다. 실리콘 나노와이어는 핀 축에 수직한 방향에 따라 50 nm 미만으로 연장되는 수직한 제1 및 제2 치수와 함께 핀 축에 따라 연장되는 장축을 가질 수 있다.

Description

캡슐화된 나노구조체 및 제조 방법
관련 출원에 대한 상호-참조
본 출원은 2015년 10월 30일에 출원된 일련번호 62/248,561를 갖는 "캡슐화된 나노구조체 및 제조 방법"의 제목의 공동-계류 중인 미국 가특허 출원에 대한 우선권 및 이의 이익을 주장하며, 이의 내용은 그 전문이 본원에 참조로 포함된다.
기술 분야
본 구현예는 소자 구조체에 관한 것이고, 보다 상세하게는 반도체 소자 구조체, 예컨대 나노와이어 구조체 및 관련된 제조 방법에 관한 것이다.
최근, 3차원 트랜지스터 (3D) 소자가 평면형 트랜지스터에 대해 개선된 성능을 제공하기 위해 사용된다. finFET 소자 및 수평-게이트-올-어라운드 (horizontal-Gate-All-Around, HGAA) FET와 같은 소자는 기판면, 예컨대 실리콘 웨이퍼의 면으로부터 수직하게 연장된 핀-형상(fin-shaped) 반도체 영역으로부터 형성된다. 실리콘 또는 다른 반도체 물질로 제조된 협소한 구조체는 HGAA FET 또는 유사한 소자 구조체 내에 형성될 수 있고, 상기 협소한 구조체는 소자 구조체에서 전류 흐름의 방향으로 정의되는 제1 방향으로 신장된다. 협소한 구조체는 협소한 방향(들)으로의 단면을 가질 수 있고, 이의 치수는 대략 50 nm 이하, 일부 예에서, 10 nm 미만이다. 이러한 구조체는 채널을 획정하도록 형성되기 위해 소자의 게이트 내에 통합될 수 있다. 실리콘의 경우, 이러한 협소한 구조체는 실리콘 나노와이어로 지칭될 수 있다. 이러한 나노와이어는 표면에 수평 또는 평행할 수 있거나 웨이퍼의 표면에 대해 수직 또는 직교될 수 있다.
HGAA 소자(용어 "HGAA 소자"는 "HGAA FET 소자"와 상호교환적으로 사용됨)의 일부 방법에서, 실리콘 나노와이어는 핀 구조체 내의 실리콘 및 실리콘:게르마늄 합금(SiGe)의 교대되는 층들을 포함하는 다층 구조체를 제조함으로써 형성된다. 핀 형성 이후의 HGAA 소자의 전체 형상은 단지 실리콘으로 형성된 종래의 finFET와 유사할 수 있다. 핀 구조체 내의 주어진 실리콘 층에 인접한 SiGe의 층들은 선택적으로 핀 구조체의 노출된 영역에서 제거될 수 있고, 이는 상기 핀 구조체 내의 실리콘층이 모든 면 상에 노출되게 할 수 있고, 이로써 형성되는 소자의 채널 영역에서 나노와이어의 프리 스탠딩 부분(free standing portion)을 형성한다. 이는 노출된 프리 스탠딩 나노와이어의 모든 면 상에 게이트 물질의 형성을 촉진한다.
HGAA FET 구조체는 모든 면 상에 실리콘 나노와이어를 전기적으로 게이팅시키는 능력을 부여하는 한편, 공지된 방법에 따른 HGAA 소자의 형성은 복잡하다. 소자 제작은 마스킹 및 에칭 과정에 의해 제한될 수 있고, 여기서 핀의 폭은 10nm 미만으로 잘 조절될 수 없다. 추가적으로 공지된 방법을 사용하여, 실리콘 및 SiGe로 제조된 초격자는 SiGe 층에서 30%의 게르마늄 농도의 상한값을 가질 수 있고, 이는 게르마늄 농도가 증가하는 경우에서의 격자 불일치(lattice mismatch) 및 결함 발생에 기인한다. 추가적으로, Si/SiGe 초격자를 사용하는 HGAA 형성을 위한 공지된 방법은 생성된 실리콘 나노와이어를 공축 방향으로 변형시키기 위해 제한된 능력을 가진다.
상술한 단점을 극복하는 나노구조체 및 나노구조체의 제조 방법에 대한 필요성이 존재한다.
요약
다양한 구현예에서, 상술한 단점 중 하나 이상의 극복하는 나노구조체 및 나노구조체의 제조 방법이 제공된다. 상기 방법은 나노와이어의 형성 방법 및 캡슐화된 나노구조체의 형성 방법을 포함할 수 있다. 다양한 구현예에서, 본원에 기재된 하나 이상의 방법에 의해 제조될 수 있는 나노구조체가 제공된다. 나노구조체는 나노와이어 및/또는 캡슐화된 나노구조체를 포함할 수 있다.
다양한 구현예에서, 나노와이어의 형성 방법이 제공된다. 상기 방법은 기판의 기판면 위로 연장되는 핀 구조체를 제공하는 단계로서, 핀 구조체가 3개 이상의 층을 가지는 단계를 포함할 수 있다. 3개의 층은 예를 들면 하나 이상의 실리콘 층 및 2개 이상의 실리콘:게르마늄 합금(SiGe) 층을 포함할 수 있다. 상기 층은 핀 구조체의 측벽을 획정할 수 있다. 상기 방법은 산화 환경, 예컨대 산소 중에서 핀 구조체를 어닐링하는 단계를 포함할 수 있다. 다양한 양태에서, 실리콘 나노와이어 어셈블리가 형성될 수 있고, 여기서 실리콘 나노와이어 어셈블리는 하나 이상의 실리콘층으로부터 형성된 실리콘 나노와이어, 실리콘 나노와이어를 둘러싸는 SiGe 매트릭스; 및 SiGe 매트릭스 상에 배치된 실리콘 산화물층을 포함한다. 일부 양태에서, 핀 구조체는 3개 이상의 SiGe층 및 2개 이상의 실리콘층을 가지고, 형성되는 실리콘 나노와이어 어셈블리는 2개 이상의 실리콘 나노와이어를 가진다.
일부 실시양태에서, 핀 구조체는 기판면에 평행하게 연장되는 핀 축(fin axis)을 가지고, 상기 핀 구조체는 60 nm 이하의 핀 폭을 가지고, 실리콘 나노와이어는 핀 축에 수직한 제1 방향에 따라 50 nm 미만으로 연장되는 제1 치수(dimension), 및 제1 방향 및 핀 축에 수직한 제2 방향에 따라 50 nm 미만으로 연장되는 제2 치수를 가진다.
나노와이어를 형성하는 방법의 다양한 양태는 800℃ 내지 1000℃의 온도에서 산소 환경에서 핀 구조체를 어닐링하는 단계를 포함할 수 있다. 핀 구조체의 어닐링 단계는 예를 들면 5분 내지 60분 동안일 수 있다. 다양한 양태에서, 어닐링은 SiGe 매트릭스에서 게르마늄의 증가된 농도를 야기할 수 있다. 예를 들면, 일부 구현예에서, 3개의 층은 2개 이상의 실리콘:게르마늄 합금(SiGe)층을 포함할 수 있고, 여기서 2개 이상의 SiGe층은 30% 이하의 제1 게르마늄 농도를 가지고, 어닐링시, 실리콘 나노와이어 어셈블리는 30% 초과의 제2 게르마늄 농도를 갖는 SiGe 매트릭스를 포함할 수 있다. 일부 양태에서, 제2 게르마늄 농도는 50% 초과이다.
실리콘 나노와이어 어셈블리는 SiGe 매트릭스 상에 배치된 실리콘 산화물층을 포함할 수 있다. 일부 구현예에서, 상기 방법은 실리콘 산화물층을 제거하고, 선택적으로 SiGe 매트릭스를 제거하는 단계를 포함하고, 여기서 노출된 외부 표면을 갖는 하나 이상의 프리 스탠딩 실리콘 나노와이어가 형성된다. 하나 이상의 프리 스탠딩 실리콘 나노와이어는 기판 상에 형성된 소스/드레인 영역에 연결될 수 있다. 일부 구현예에서, 상기 방법은 노출된 외부 표면 주변에 게이트를 형성하는 단계를 포함할 수 있고, 상기 게이트는 하나 이상의 프리 스탠딩 실리콘 나노와이어를 캡슐화한다. 일부 구현예에서, 하나 이상의 프리 스탠딩 실리콘 나노와이어는 무결함일 수 있다.
다양한 구현예에서, 나노구조체가 제공된다. 나노구조체는 기판; 기판 상에 배치된 핀 구조체를 포함할 수 있고, 핀 구조체는 핀 축을 가진다. 핀 구조체는 핀 축에 따라 연장되는 장축을 가지며, 단결정 실리콘을 포함하는 하나 이상의 실리콘 나노와이어; 및 단결정 실리콘:게르마늄 합금(SiGe)를 포함하며, 나노와이어를 둘러싸는 매트릭스 물질을 포함할 수 있다. 다양한 양태에서, 하나 이상의 실리콘 나노와이어는 핀 축에 대해 수직한 제1 방향에 따라 50 nm 미만으로 연장되는 제1 치수, 및 제1 방향 및 핀 축에 수직한 제2 방향에 따라 50 nm 미만으로 연장되는 제2 치수를 가진다. 핀 구조체는 SiGe 물질을 포함하는 외부 표면을 가질 수 있다. 다양한 양태에서, 하나 이상의 실리콘 나노와이어는 핀 구조체의 외부 표면 상에 연장되지 않는다. 일부 양태에서, 하나 이상의 실리콘 나노와이어는 무결함일 수 있다.
일부 양태에서, 하나 이상의 실리콘 나노와이어 및 SiGe 물질은 단일의 단결정 구조를 가질 수 있다. SiGe 물질은 50% 초과의 게르마늄 농도를 포함할 수 있다. 일부 양태에서, 하나 이상의 실리콘 나노와이어는 변형된 실리콘 나노와이어이다. 나노구조체는 복수개의 실리콘 나노와이어를 포함할 수 있고, 매트릭스 물질은 복수개의 실리콘 나노와이어를 둘러쌀 수 있다.
일부 구현예에서, 핀 축은 기판면에 평행하게 연장되고, 여기서 하나 이상의 실리콘 나노와이어는 핀 축에 수직한 제1 방향에 따라 20 nm 미만으로 연장되는 제1 치수, 및 제1 방향 및 핀 축에 수직한 제2 방향에 따라 20 nm 미만으로 연장되는 제2 치수를 가진다.
캡슐화된 나노구조체의 형성 방법 및 캡슐화된 나노구조체가 또한 제공된다. 상기 방법은 기판의 기판면 위로 연장되는 다층 구조체를 형성하는 단계를 포함할 수 있고, 여기서 다층 구조체는 3개 이상의 층을 가지며, 상기 다층 구조체는 하나 이상의 실리콘층 및 2개 이상의 실리콘:게르마늄 합금(SiGe)층을 가지며, 하나 이상의 실리콘층 및 2개 이상의 SiGe층은 다층 구조체의 복수개의 면을 획정한다. 상기 방법은 산소 환경에서 다층 구조체를 어닐링하는 단계를 더 포함할 수 있고, 여기서 실리콘 나노섬 어셈블리(silicon nanoisland assembly)가 형성된다.
실리콘 나노섬 어셈블리가 제공된다. 실리콘 나노섬 어셈블리는 상면 및 복수개의 측면을 갖는 외부 표면, 하나 이상의 실리콘층으로부터 형성되고, 실리콘 나노섬 어셈블리의 내부에 배치되는 실리콘 나노섬; 실리콘 나노섬을 둘러싸는 SiGe 매트릭스; 및 SiGe 매트릭스 상에 배치된 실리콘 산화물층을 가질 수 있고, 여기서 외부 표면은 실리콘 산화물을 포함한다.
어닐링 단계는 SiGe 매트릭스 내의 증가된 게르마늄 농도를 야기할 수 있다. 예를 들면, 일부 구현예에서, 2개 이상의 SiGe층은 제1 게르마늄 농도를 가지고, SiGe 매트릭스는 제1 게르마늄 농도보다 더 큰 제2 게르마늄 농도를 가진다.
나노구조제 및 나노구조체의 제조 방법의 다른 시스템, 방법, 특징 및 장점은 하기 도면 및 상세한 설명의 검토시 당업자에게 자명할 것이거나 또는 자명하게 된다. 모든 이러한 추가적인 시스템, 방법, 특징 및 장점은 이러한 설명 내에, 본 개시내용의 범위 내에 포함되고, 첨부된 청구항에 의해 보호되는 것으로 의도된다.
본 개시내용의 추가의 양태는 수반되는 도면과 결합하여 취해지는 경우에 하기 기재된 이의 다양한 구현예의 상세한 설명의 검토시에 용이하게 이해될 것이다.
도 1a-1d는 본 개시내용의 구현예에 따른 제조의 상이한 단계 과정에서 소자 구조체의 단면도를 예시하고 있다.
도 1e는 도 1a에 일반적으로 도시된 소자 구조체를 포함하는 소자의 단면 사시도이다.
도 2a는 공정에 제1 단계 과정에서의 소자 구조체의 단면의 전자 현미경사진이다.
도 2b는 본 개시내용의 일 구현예에 따라, 도 1a의 단계에 후속되는 공정의 후속 단계에서의 도 2a의 소자 구조체의 단면의 전자 현미경사진이다.
도 2c는 도 2b의 소자 구조체의 일부의 클로즈업 전자 현미경사진을 도시하고 있다.
도 3은 본 개시내용의 구현예에 따른 예시적인 공정 흐름도를 나타낸다.
도 4는 본 개시내용의 구현예에 따른 또 다른 예시적인 공정을 나타낸다.
본 개시내용을 보다 상세하게 기술하기 이전에, 본 개시내용은 기재된 특정 구현예에 제한되지 않고, 예로서, 당연히 변화될 수 있는 것으로 이해하여야 한다. 또한, 본원에 사용되는 기술 용어는 특정 구현예만을 기술하기 위한 목적을 위한 것이며, 제한하기 위한 것으로 의도되지 않음을 이해하여야 한다. 당업자는 본원에 기재된 구현예의 수많은 변형예 및 적용예를 인식할 것이다. 이러한 변형예 및 적용예는 본 개시내용의 기술에 포함되고, 본원의 청구항에 의해 포괄되는 것으로 의도된다.
수반되는 도면에 나타난 다양한 층 및/또는 영역은 축척으로 도시된 것은 아니며, FinFET 소자에서 일반적으로 사용되는 유형의 하나 이상의 층 및/또는 영역은 주어진 도면에 명확하게 나타나지 않을 수 있다. 이는 명확하게 나타나지 않은 층 및/또는 영역이 실제 FinFET 소자로부터 생략되는 것을 암시하는 것은 아니다. 또한, 도면에 걸쳐 사용되는 동일하거나 또는 유사한 참조 번호는 동일하거나 또는 유사한 특징, 구성요소, 또는 구조를 나타내기 위해 사용되며, 이에 따라 동일하거나 또는 유사한 특징, 구성요소 또는 구조의 상세한 설명은 도면의 각각에 대해 반복되지 않을 것이다.
본 명세서에 인용된 모든 공보 및 특허는 각 개개의 공보 또는 특허가 참조로 포함되는 것으로 구체적으로 그리고 개별적으로 나타내고, 공보가 인용하는 것과 연관되는 방법 및/또는 물질을 개시하고, 기술하기 위해 본원에 참조로 포함되는 것으로 나타낸 경우에 본원에 참조로 포함된다. 임의의 공보의 인용은 출원일 전 이의 개시내용에 관한 것이며, 본 개시내용이 선행 개시내용에 의해 이 공보보다 후행되는 것으로 인정하는 것에 대한 허가로서 해석되어서는 안된다. 또한, 제공되는 공보의 날짜는 독립적으로 확인할 필요가 있는 실제 공개 날짜와 다를 수 있다.
본원에 기술되는 것과 유사하거나 또는 동일한 임의의 방법 및 물질은 또한 본 개시내용의 실시 또는 시험에서 사용될 수 있지만, 바람직한 방법 및 물질이 이하 기술된다. 본 기술분야에서 잘 알려진 기능 또는 구성은 간결성 및/또는 명확성을 위해 상세하게 기술되지 않을 수 있다. 본 개시내용의 구현예는 달리 언급하지 않는 한, 나노기술, 유기 화학, 재료 과학, 및 엔지니어링 등의 기술을 이용할 것이고, 이는 본 기술분야 내의 기술 범위의 것이다. 이러한 기술은 문헌에서 완전하게 설명되어 있다.
비율, 농도, 양, 및 다른 수치적 데이터는 범위 형태로 본원에 표현될 수 있는 것으로 주지되어야 한다. 이러한 범위 형태는 편의성 및 간결성을 위해 사용되고, 이에 따라 범위의 한계값으로서 명확하게 인용된 수치값을 포함할뿐 아니라 각 수치값 및 하위 범위가 명확하게 인용되는 경우에 이 범위 내에 포함되는 개개의 수치값 또는 하위 범위 모두를 포함하는 것으로 유연한 방식으로 해석되어야 한다. 예시를 위해, "약 0.1% 내지 약 5%"의 수치 범위는 약 0.1% 내지 약 5%의 명확하게 인용된 값뿐만 아니라 개개의 값(예를 들면, 1%, 2%, 3%, 및 4%) 및 나타낸 범위 내의 하위-범위(예를 들면, 0.5%, 1.1%, 2.2%, 3.3%, 및 4.4%)를 포함하는 것으로 해석되어야 한다. 언급된 범위가 한계값 중 하나 또는 둘을 포함하는 경우에, 한계값을 포함하는 것 중 하나 또는 둘을 배제한 범위가 또한 본 개시내용에 포함되며, 예를 들면, 문구 "x 내지 y"는 'x'로부터 'y'까지의 범위뿐 아니라 'x' 초과 내지 'y' 미만의 범위를 포함한다. 상기 범위는 또한 상한값, 예를 들면, '약 x, y, z, 이하'로서 표현될 수 있고, '약 x', '약 y', 및 '약 z'의 특정 범위뿐 아니라 'x 미만', 'y 미만', 'z 미만'의 범위를 포함하는 것으로 해석되어야 한다. 마찬가지로, 문구 '약 x, y, z 이상'은 '약 x', '약 y', 및 '약 z'의 특정 범위뿐 아니라 'x 초과', 'y 초과', 'z 초과'의 범위를 포함하는 것으로 해석되어야 한다. 일부 구현예는, 용어 "약"은 수치값의 유효 숫자에 따른 종래의 반올림을 포함할 수 있다. 또한, 문구 "약 'x' 내지 'y'"는 'x' 및 'y'가 수치값인 경우에 "약 'x' 내지 약 'y'"을 포함한다.
달리 정의되지 않는 한, 본원에 사용되는 모든 기술 및 과학 용어는 본 개시내용이 속하는 기술분야의 당업자에게 일반적으로 이해되는 바와 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의된 바와 같은 용어가 명세서 및 관련 기술의 맥락에서의 이의 의미와 일치되는 의미를 가지는 것으로 해석되어야 하고, 본원에서 명확하게 정의되지 않는 한, 최적화된 또는 완전하게 정형화된 의미로 해석되어서는 안되는 것으로 추가적으로 이해하여야 한다.
본원에 사용되는 관사("a" 및 "an")는 명세서 및 청구항에 기재된 본 발명의 구현예에서의 임의의 특징에 적용되는 경우에 하나 이상을 의미한다. 상기 관사의 사용은 이러한 한계값이 구체적으로 언급되지 않는 한, 단수 수치의 의미로 제한되지 않는다. 단수 또는 복수 명사 또는 명사 문구에 선행되는 정관사("the")는 특정한 구체적 수치 또는 특정한 구체적 수치들을 의미하고, 이것이 사용되는 문맥에 따라 단수 또는 복수 암시적 의미를 가질 수 있다.
본원에 기재된 구현예는 처리 방법 및 3차원 소자를 포함하는 소자 구조체를 제공한다. 본 구현예에 따라 제조된 3차원 소자의 예는 HGAA 소자, 핀-유형 3D 트랜지스터 소자, 및 기타 다른 소자를 포함한다. 본 구현예는 이러한 맥락에 제한되지 않는다. 3D 소자의 핀 구조체 또는 유사한 구조체의 반도체 물질의 예는 실리콘 및 실리콘:게르마늄 합금을 포함한다. FinFET 소자 또는 HGAA 소자의 특징은 반도체 채널의 다양한 상이한 측면에 소정의 게이트 구조체를 형성하는 것과 관련되며, 여기서 반도체 채널은 핀 구조체 내에 형성될 수 있다. 이에 따라, 게이트 구조체는 평면형 MOSFET과 반대되는 바와 같이, 다양한 측면으로부터 채널을 게이팅하는 역할을 할 수 있고, 여기서 전기적 게이팅(electrical gating)은 단지 트랜지스터 채널의 상면으로부터 일어난다. HGAA 소자의 경우, 게이트는 모든 측면 상에 트랜지스터 채널을 둘러싸고, 이는 평면형 FET 소자와 반대되는 우수한 조절을 제공한다. 다양한 구현예는 HGAA 소자, 개선된 HGAA 소자뿐만 아니라 소자 구조를 형성하기 위한 개선된 기술을 가능하게 한다.
도 1a-1d는 본 개시내용의 구현예에 따른 제조의 상이한 단계 과정에서 소자 구조체의 단면도를 예시한다. 도 1e는 도 1a에 일반적으로 도시된 소자 구조체를 포함하는 소자의 단면 사시도를 도시하고 있다. 다시 도 1a로 돌아가면, 소자 구조체(100)는 기판 상에 형성되는 HGAA 소자의 일부를 나타낼 수 있다. HGAA 소자는 기판 상에 형성되는 하나 이상의 트랜지스터를 포함할 수 있다. 도 1a 및 도 1e에서의 도면에서, 기판(102) 상에 배치된 1개 및 3개의 핀이 각각 나타나 있다. 특히, 도 1a에서, 단일 핀은 핀 구조체(104)로 표시되고, 여기서 핀 구조체(104)는 나타난 바와 같이 기판면(P) 위로 연장되어 있다. 핀 구조체(104)는 나타낸 데카르트 좌표계의 X-축에 따라 평면 P(X-Y 평면)에 평행하게 연장된 핀 축을 가질 수 있다. 하기 설명된 바와 같이, 핀 구조체(104)는 형성되는 HGAA 소자에 대한 전구체로서의 역할을 할 수 있다.
도 1a에 추가로 나타난 바와 같이, 핀 구조체(104)는 복수개의 상이한 층을 포함한다. 다양한 구현예에 따라, 핀 구조체(104)는 하나 이상의 실리콘층 및 2개 이상의 실리콘:게르마늄 합금(SiGe)층을 포함할 수 있고, 여기서 하나 이상의 실리콘 층 및 2개 이상의 SiGe층은 핀 구조체의 측벽을 포함하는 핀의 전체 형상을 획정한다. 도 1a의 특정 예시에서, 층(106)으로서 나타나는 일련의 4개의 SiGe층, 및 층(108)으로 나타나는 일련의 4개의 실리콘층이 나타나 있다. 층(108)은 층(106)과 교대되며 초격자 내에 배열된다. 다양한 구현예에서, 층(106)은 30% 이하의 게르마늄 농도를 가진다. 도 1a에 예시된 처리 단계에서, 소자 구조체(100)는 HGAA 소자를 형성하기 위한 종래의 소자 구조체와 유사할 수 있다.
도 1b에서, 도 1a의 소자 구조체(100)의 처리의 후속 단계를 나타낸다. 본 개시내용의 구현예에 따라, 도 1a의 소자 구조체(100)는 산소 환경에서 고온 어닐링될 수 있다. 일부 구현예에서, 핀 구조체(104)는 대기압에서 산소 환경 예컨대 순수 O2 중에서 어닐링될 수 있다. 본 구현예는 이 맥락에 제한되지 않는다. 일부 구현예에서, 핀 구조체를 어닐링하는 단계는 5분 내지 60분의 기간 동안 800℃ 내지 1000℃의 온도에서 일어날 수 있다. 본 구현예는 이 맥락에 제한되지 않는다. 일부 양태에서, 온도는 약 5-15분, 15-30분, 30-45분, 또는 45-60분의 기간 동안 약 800℃ 내지 850℃, 850℃ 내지 900℃, 900℃ 내지 950℃, 또는 950℃ 내지 1000℃일 수 있다.
본 구현예에 따라, 도 1a에 나타난 바와 같은 핀-유형 초격자 구조체의 산소 환경에서의 어닐링은 도 1b에 나타난 바와 같은 캡슐화된 나노와이어를 갖는 핀 구조체를 생성한다. 도 1b에서 특별하게 예시된 바와 같이, 예시적인 캡슐화된 나노와이어 구조체가 나타난 경우에 핀 구조체(104)는 내부적으로 도 1a의 구조와 비교하여 매우 상이한 구조를 가진다. 특히, 핀 구조체(104)는 핀 구조체(104)의 외부에 배치된 산화물층(114)을 포함한다. 다양한 구현예에서, 산소 어닐링을 수행한 이후, 핀 구조체(104)는 핀 축(X-축)에 따라 연장되는 장축을 갖는 하나 이상의 나노와이어를 포함할 수 있다. 나노와이어는 단결정 실리콘을 포함할 수 있다. 도 1b의 예에서, 실리콘 및 SiGe가 별개 층으로 배열된 도 1a의 선행 구조체는 일련의 실리콘 나노와이어(112)가 형성된 구조체로 변경된다. 핀 구조체(104)는 이하 실리콘 나노와이어(112)를 둘러싼 매트릭스 물질(110)을 포함한다. 본 구현예에서, 매트릭스 물질(110)은 단결정 SiGe를 포함한다.
다양한 구현예에서, 매트릭스 물질(110)의 SiGe 물질 및 실리콘 나노와이어(112)는 이하에서 추가로 논의되는 단일의 단결정 구조를 포함할 수 있다. 추가적으로, 매트릭스 물질(110)은 층(106) 내의 것보다 실질적으로 더 높은 게르마늄 농도를 가지는 조성을 가질 수 있다. 예를 들면, 매트릭스 물질(110)의 SiGe 물질은 30% 초과, 일부 경우에서, 50% 초과의 게르마늄 농도를 가질 수 있고, 모든 농도를 몰%로서 표현된다. 예를 들면, 일부 구현예에서, SiGe 매트릭스 물질은 약 30% 내지 75%, 35% 내지 70%, 40% 내지 70%, 45% 내지 70%, 또는 50% 내지 70%의 어닐링 이후의 게르마늄 농도를 가진다.
특정 이론에 대한 제한되지 않고, 설명을 위하여, 도 1b에 나타난 구조체는 하기 방식으로 생성될 수 있다. 산소-함유 환경에 대한 노출 기간 및 적절한 온도를 고려하면, 초격자 핀 구조체 예컨대 도 1a의 핀 구조체(104)는 산화될 수 있다. 산화는 핀 구조체(104)의 외부 표면, 예컨대 측벽(124)뿐만 아니라 상면으로부터 진행될 수 있다. 특히, 층(108) 및 층(106) 내의 실리콘은 산화되어 SiO2를 형성할 수 있다. SiO2는 이에 따라 핀 구조체(104)의 외부 표면을 형성할 수 있다. SiGe층, 층(106) 내의 게르마늄 물질은 산소와 반응하지 않을 수 있고, 이는 Si-Ge-O의 집합체의 낮은 자유 에너지 상태가 2개의 상, SiO2 및 Ge의 형성을 수반하기 때문이다. 따라서, 산화물층(114)은 실질적인 게르마늄 함량 없이 SiO2의 층으로서 형성될 수 있다. 더 높은 Ge 농도의 영역은 산화물층(114)으로 표시되는 SiO2 영역의 정면 또는 내부 표면 앞에 형성될 수 있다. 산화 속도가 SiGe층(층 106)의 중심 영역으로의 Ge 확산의 속도보다 더 큰 조건 하에, SiO2 정면에서의 Ge는 실리콘층으로 계면을 가로질러 확산될 수 있다. 이러한 과정은 SiO2 영역(산화물층(114))의 정면 에지(내부 표면)에서만 일어날 수 있기 때문에, 확산되는 Ge 종은 측벽(124)을 향하는 영역에서의 실리콘층(층 106) 내에 SiGe 영역을 형성할 수 있다. 이는 이전의 순수 실리콘층 내에 SiGe층의 형성을 야기한다. 도 1b에 나타난 바와 같이, 후속 캡슐화된 나노구조체가 생성될 수 있으며, 여기서 SiGe의 매트릭스가 상면, 하면뿐만 아니라 측면 상의 실리콘 나노와이어(112)를 둘러싼다.
일부 양태에서, 도 1b에서의 소자 구조체(100)에 의해 나타나는 나노구조체는 산소 환경에서의 어닐링의 공정 윈도우 내에서 발생될 수 있다. 어닐링이 과다한 경우, 예컨대 특정 기간 동안 1000℃ 초과의 온도에서 어닐링을 사용하는 경우, 실리콘 나노와이어 구조체가 형성되지 않을 수 있다. 유사하게는, 실리콘 나노와이어 구조체는 800℃ 미만의 어닐링 온도에서 형성되지 않을 수 있다. 물론, 캡슐화된 실리콘 나노와이어 구조체의 형성을 위한 상한 및 하한 온도 한계는 다른 인자 중에서 어닐링의 기간, 어닐링 환경뿐만 아니라 핀의 폭(Y 축에 따름), 층(106) 및 층(108)의 두께에 좌우될 수 있다.
따라서, 다양한 구현예는 도 1b 또는 도 1c의 핀 구조체(104)에 나타난 바와 같은 캡슐화된 나노구조체를 제공한다. 일부 구현예에서, 나노구조체는 Z-축에 따른 제1 치수 및 Y-축에 따른 제2 치수가 50 nm 미만, 예를 들면, 약 45 nm, 40 nm, 35 nm, 30 nm 이하인 경우에 단면을 갖는 하나 이상의 나노와이어를 포함한다. 캡슐화된 나노와이어는 나타난 바와 같이 핀 구조체 내에 캡슐화될 수 있고, 여기서 외부 표면이 SiGe 물질로 이루어지고, 실리콘 나노와이어(들)이 핀 구조체의 외부 표면 상으로 연장되지 않는다.
특정 구현예에서, 실리콘 나노와이어의 단면 치수는 10 나노미터 미만일 수 있고, 일부 구현예에서, 5 나노미터 미만일 수 있다. 실리콘 나노와이어의 최종 단면 형상은 다른 특징 중에서 실리콘 층의 초기 두께뿐만 아니라 핀 구조체의 폭의 선택에 의해 조절될 수 있다. 추가적으로, 실리콘 나노와이어의 최종 치수는 예를 들면 어닐링 과정의 기간을 조정함으로써 조정되고, 정확하게 조절될 수 있다.
도 1b에 나타난 바와 같은 캡슐화된 나노와이어를 갖는 나노구조체의 형성은 우수한 HGAA 소자의 제조를 가능하게 할 수 있다. 예를 들면, 도 1c에 나타난 바와 같이, 산화물층(114)은 이후 공지된 에칭 공정에 의해 제거되어 실리콘 산화물층을 제거할 수 있고, 이는 매트릭스 물질(110)로 둘러싸인 실리콘 나노와이어(112)로 이루어진 캡슐화된 나노구조체를 갖는 핀 구조체(116)를 생성한다. 매트릭스 물질(110)이 SiGe, 일부 구현예, SiGe 매트릭스로 구성되기 때문에, 즉, 매트릭스 물질(110)은 이후 실리콘과 관련하여 SiGe을 선택적으로 에칭하는 에칭제에서 매트릭스 물질(110)을 에칭함으로써 제거될 수 있다.
예를 들면, 참조를 위해 도 1e로 다시 돌아가면, 도 1b 및 1c의 작업에 따른 실리콘 나노와이어의 형성 이전에의 소자 구조체(100)의 사시도가 나타나 있다. 소자 구조체(100)는 트렌치 분리 영역(trench isolation region)(120)뿐만 아니라 측벽 영역(122)를 포함한다. 소자 구조체(100)가 어닐링되어 도 1b에 나타난 핀 구조체에서 나노구조체를 형성하는 경우에, 산화물층(114)이 제거될 수 있고, 이후 핀 구조체(104)에서 SiGe 물질의 선택적 에칭이 후속된다. 측벽 영역들(122) 사이의 핀 구조체(104)의 부분은 선택적 에칭제에 노출될 수 있고, 이는 매트릭스 물질(110)을 제거한다. 생성된 구조체는 도 1d에 나타나 있다. 도 1d에 나타난 바와 같이, 실리콘 나노와이어(112)는 이하 형성된 소자의 채널 영역에서 다수의 프리 스탠딩 실리콘 나노와이어를 형성한다. 측벽 영역(122)의 외부의 핀 구조체(104)의 영역에서, 핀 구조체(104)는 소자 구조체(100)의 소스/드레인 영역(미도시됨)에서의 다른 피처(feature)와 결합될 수 있다. 따라서, 프리 스탠딩 실리콘 나노와이어, 실리콘 나노와이어(112)는 게이트 형성 이전에 공지된 HGAA 소자의 구조와 유사하게 HGAA 소자의 소스/드레인 영역 사이에서 연장될 수 있다. 이후, 게이트는 측벽 영역(122) 사이의 영역에서의 실리콘 나노와이어(112) 주변에 공지된 공정에 따라 형성될 수 있다.
일부 예에서, 나노와이어를 형성하기 위해 사용되는 핀 구조체의 핀 폭은 60 nm 이하일 수 있다. 실리콘 나노와이어의 단면 크기 및 형상은 정확하게 도 1b의 나노구조체의 형성을 위한 공정에 따라 정확하게 조절될 수 있고, HGAA 소자의 생성된 나노와이어는 종래의 HGAA 소자와 비교하여 보다 정확하고, 재생가능하게 형성될 수 있다. 이는 특별하게는, 예를 들면, 30 nm 미만, 또는 10 nm 미만의 단면 치수를 갖는 나노와이어를 형성하기 위해 유용할 수 있다. 도 2a는 공정의 제1 단계 과정에서 핀 구조체(104)의 일 구현예의 단면의 전자 현미경사진이다. 도 2b는 본 개시내용의 일 구현예에 따라, 도 1a의 단계에 후속되는 처리의 후속 단계에서의 도 2a의 핀 구조체의 단면의 전자 현미경사진이다. 추가적으로, 도 2c는 도 2b의 소자 구조체의 일부의 클로즈업 전자 현미경사진을 도시하고 있다. 이러한 예에서, 핀 구조체(104)는 대략 50 nm의 Y-축에 따른 초기 폭 및 대략 120 nm의 Z-방향에 따른 초기 높이를 가진다. 핀 구조체(104)는 교대되는 방식으로 배열되는 층(106) 및 층(108)으로서 나타난 8개의 층을 포함한다. 이러한 예에서의 층(106)은 SiGe층으로 구성되고, 한편 층(108)은 상기 논의된 바와 같이 Si로 구성된다. 층(106) 및 층(108)은 대략 15 nm의 Z-축에 따른 초기 두께를 가진다. 산소 환경에서 고온으로 어닐링한 이후, 생성된 구조체는 도 2b에 나타나 있다. 나타난 바와 같이, 핀 구조체(104)는 이하 SiGe로 구성되는 매트릭스 물질(110)을 둘러싼 산화물층(114)을 포함한다. 매트릭스 물질(110)은 종국에는 다수의 실리콘 나노와이어(112)를 캡슐화한다. 핀 구조체(104)의 반도체 부분의 폭은 대략 20 nm 내지 35 nm이다. 도 2a에서와 같이 핀 구조체(104)의 폭에 걸쳐 연장되는 연속적인 층을 구성하는 것 대신에, 층(108)은 캡슐화된 와이어, 실리콘 나노와이어(112)로 변형된다.
도 2c로 돌아가면, 실리콘 나노와이어(112) 및 매트릭스 물질(110)을 포함하는 도 2b의 핀 구조체(104)의 일부가 나타나 있다. 이러한 부분에서, 핀 구조체(104)의 반도체 부분의 폭은 대략 25 nm 내지 30 nm이다. 나타낸 2개의 실리콘 나노와이어의 폭은 각각 대략 15 nm 및 22 nm이다. 각 실리콘 나노와이어(112)는 매트릭스 물질(110)의 3 nm 폭 내지 4 nm 폭 영역에 의해 측벽(124)에 인접한 주변 영역 상에서 경계를 이룬다. 따라서, 매트릭스 물질(110)은 실리콘 나노와이어(112)를 캡슐화한다. 또한, 도 2c의 전자 현미경사진은 실리콘 나노와이어(112)의 원자면(atomic plane)이 SiGe로 이루어진 매트릭스 물질(110)과 함께 기록되어 있는 것을 예시하고 있다. 따라서, 실리콘 나노와이어(112)와 매트릭스 물질(110)의 SiGe 물질은 단일의 단결정 구조를 형성한다. 또한, 도 2c의 구조는 무결함인 것으로 나타나고, 이는 단결정 결함이 도 2c의 구조 내에 보이지 않음을 의미한다.
도 1b 및 도 2b에 나타난 처리의 결과로서, 예를 들면, 매트릭스 물질(110)의 게르마늄 조성은 층(106)의 게르마늄 농도와 관련하여 증가될 수 있다. Ge이 산화물층(114)으로부터 배제될 수 있기 때문에, 매트릭스 물질(110) 내의 평균 Ge 농도는 핀 구조체(104)의 산화량에 비례하여 증가될 수 있다. 예를 들면, 일부 예에서, 도 1a의 핀 구조체(104)의 SiGe층에서의 초기 Ge 농도는 30% 이하일 수 있다. 이는 실리콘층과 SiGe층 사이의 너무 큰 격자 불일치로부터 일어나는 결정성 결함을 발생시키지 않고 층(106) 및 층(108)의 초격자 구조가 형성될 수 있게 한다. 그 위의 에피택셜 Si층의 형성을 위한 SiGe층에서의 Ge 농도의 상한값은 대략 30%이다. 이러한 Ge 농도를 초과하여, 상술한 결정성 결함이 Si층과 SiGe층 사이의 격자 불일치로부터 발생된 응력을 수용하기 위해 생성될 수 있다. 도 1b에서의 캡슐화된 나노구조체의 형성 이후, 매트릭스 물질(110)에서의 Ge의 농도는 층(106)의 초기 상태에서의 Ge의 농도가 30% 이하인 환경에서도 50% 초과로 증가할 수 있다. 일부 구현예에서, 매트릭스 물질(110)에서의 Ge의 농도가 실리콘 나노와이어(112) 내의 결함을 생성하지 않고 70% 이상에 도달될 수 있다. 도 2b 및 도 2c에서 보여지는 구조체에서의 Ge 농도는 대략 70%인 것으로 추정된다.
본 구현예의 기술의 추가의 유용한 결과는 예를 들면 도 2c에서 보여지는 바와 같이 둥근 형상의 실리콘 나노와이어이다.
본 구현예는 SiGe 매트릭스가 Si 나노와이어에 둘러싸는 단일의 단결정 구조체를 갖는 캡슐화된 나노구조체를 포함하는 소자 구조체를 생성하는 능력을 부여ㅎ한. 이러한 소자 구조체는 이러한 캡슐화된 실리콘 나노와이어에서의 유용한 특성을 발생시킬 수 있다. 예를 들면, 이러한 나노와이어는 변형된 실리콘 나노와이어로 구성될 수 있고, 여기서 실리콘 나노와이어는 탄성 변형의 상태로 배출된다. 이러한 캡슐화된 나노구조체에 부여되는 탄성 변형도는 SiGe 매트릭스와 실리콘 나노와이어 사이의 격자 불일치로 인하여 공지된 소자보다 더 클 수 있으며, 여기서 Ge 농도는 SiGe 매트릭스 내에서 50%를 초과할 수 있다. 더 큰 탄성 변형은 예를 들면 실리콘 나노와이어에서의 더 높은 캐리어 이동도를 부여하도록 맞춰질 수 있다.
다른 구현예에 따라, 상술한 구현예의 핀 형상과 상이한 전체 형상을 갖는 캡슐화된 나노구조체가 형성될 수 있다. 예를 들면, 일 구현예에서, 교대되는 실리콘층 및 SiGe층의 초격자로 구성된 입방형 구조체(cubic shaped structure)는 상기 개시된 바와 같은 어닐링 과정에 가해질 수 있다. 어닐링 이후, 생성된 구조체는 SiGe 매트릭스를 둘러싼 외부 산화물층을 포함할 수 있고, 여기서 SiGe 매트릭스는 결국 하나 이상의 실리콘 영역을 캡슐화한다. 이는 상기 실리콘 영역이 실리콘 나노섬으로 구성되는 실리콘 나노섬 어셈블리의 형성을 야기할 수 있다.
8개의 층, 4개의 Si층 및 4개의 SiGe층이 입방형 초격자 내에 배열되는 일 예에서, 어닐링 이후의 생성된 구조체는 내부 영역에 구형 또는 등축형(equiaxed) 실리콘 섬(silicon island)을 캡슐화하는 SiGe 매트릭스를 포함하고, 여기서 실리콘 섬은 탄성적으로 변형된다.
다른 구현예에서, 캡슐화된 나노구조체는 제1 층 유형의 성분은 바람직하게는 제2 층 유형의 성분에 대한 산화물인 2개의 상이한 층 유형으로 구성된 초격자를 제조함으로써 형성될 수 있다. 이러한 방식으로, 산화 어닐링을 한 후, 제2 층 유형의 물질은 본원에 개시된 Si/SiGe 시스템과 유사한 방식으로 제1 층 유형으로부터의 물질을 둘러싼 캡슐화된 영역을 형성할 수 있다.
도 3은 본 개시내용의 다른 구현예에 따른 예시적인 공정 흐름(300)을 도시하고 있다. 블록 302에서, 기판의 기판면 위로 연장되는 핀 구조체를 제공하는 작업이 수행되고, 여기서 핀 구조체는 3개 이상의 층을 포함한다. 핀 구조체는 하나 이상의 실리콘층 및 2개 이상의 SiGe층을 포함할 수 있고, 여기서 하나 이상의 실리콘층 및 2개 이상의 SiGe층은 핀 구조체의 측벽을 획정한다. 일부 구현예에서, 핀 구조체는 3개 이상의 SiGe층 및 2개 이상의 실리콘층을 포함할 수 있다.
블록 304에서, 산소 환경에서 핀 구조체를 어닐링하는 작업이 수행되고, 여기서 실리콘 나노와이어 어셈블리가 형성된다. 실리콘 나노와이어 어셈블리는 하나 이상의 실리콘층로부터 형성된 실리콘 나노와이어, 및 실리콘 나노와이어를 둘러싼 SiGe 매트릭스, 및 SiGe 매트릭스 상에 배치된 실리콘 산화물층을 포함할 수 있다.
블록 306에서, 산화물층을 제거하는 작업이 수행된다. 블록 308에서, SiGe 매트릭스를 선택적으로 제거하는 작업이 수행되며, 여기서 노출된 외부 표면을 갖는 하나 이상의 프리 스탠딩 실리콘 나노와이어가 형성된다.
도 4는 본 개시내용의 다른 구현예에 따른 다른 공정 흐름(400)를 도시하고 있다. 공정 흐름(400)은 블록 402 내지 블록 460으로 나타난 복수개의 작업을 포함하고, 각 작업의 기능은 도 4에 예시되어 있다. 공정 흐름(400)은 HGAA 구조체를 형성하기 위한 공지된 공정과 일치되는 작업을 포함할 수 있다. 나타난 작업은 일반적으로 열거된 순서로 수행될 수 있다. 블록 402에서, 격리 이온 주입(isolation ion implantation)이 수행될 수 있고, 블록 404에서 어닐링이 격리 주입 이후 수행될 수 있다. 블록 406에서, Si.7Ge.3의 에피택셜층이 성장될 수 있다. 블록 408에서, 실리콘의 에피택셜층은 Si.7Ge.3 층 상에 성장될 수 있다. 블록 410에서, 블록 406 및 408이 예를 들면 2회 반복될 수 있다. 블록 412에서, 트렌치 격리 리소그래피가 수행될 수 있고, 이후 블록 414에서 트렌치 에칭, 충전, 화학적 기계적 연마 (CMP) 및 어닐링이 후속된다. 블록 416에서, 문턱 전압 조정/웰 형성을 위한 주입이 수행될 수 있다. 블록 418에서, 어닐링이 수행될 수 있고, 블록 420에서 얕은 트랜치 소자 격리 리세스 작업(shallow trench isolation recess operation)이 후속된다. 블록 422에서, 폴리실리콘 증착 작업 및 CMP가 수행된다. 블록 424에서, 리소그래피 단계가 수행될 수 있고, 이후 426에서 폴리실리콘 구조를 획정하기 위한 에칭 단계가 후속된다. 블록 428에서, 소스/드레인 연장 스페이서 증착 및 에칭 작업이 수행되어 스페이서를 획정한다. 블록 430에서, 소스/드레인 연장/헤일로 주입(Halo implant) 작업이 수행될 수 있다. 블록 432에서, EPI 스페이서 증착 및 에칭 공정이 수행될 수 있다. 블록 434에서 리세스 에칭이 수행될 수 있다. 블록 435에서 상술한 구현예에 따른 고온 산화 공정이 수행될 수 있다. 블록 436에서, 높여진/소스 드레인(raised/source drain, RSD) 에피택셜 증착이 수행될 수 있다. 블록 438에서, 층간 절연막 증착 및 CMP 공정이 수행될 수 있다. 블록 440에서, 대체 금속 게이트 폴리 에칭 공정이 수행될 수 있다. 블록 442에서, 선택적 에칭이 수행되어 게이트 영역에서 Si.7Ge.3 층을 선택적으로 제거하여 프리 스탠딩 실리콘 나노와이어를 형성할 수 있다. 블록 444에서, 고유전 상수 게이트 절연체가 실리콘 나노와이어 주변에 증착될 수 있다. 게이트 물질 예컨대 금속 게이트는 게이트 절연체 주변에 증착될 수 있다. 블록 446에서, 게이트 스택의 어닐링이 수행된다. 블록 448에서, 층간 절연막의 박리가 수행될 수 있다. 블록 450에서, W1- 층간 절연막이 증착될 수 있고, 이후 블록 452에서 W1의 에칭이 후속된다. 블록 454에서, 탑-오프 주입(top-off implantation) 공정이 수행될 수 있다. 블록 456에서 탑-오프 주입에 후속되는 추가의 어닐링이 수행된다. 블록 458에서, 접촉을 형성하기 위한 규화물 증착이 수행될 수 있다. 블록 460에서 금속층 M1이 증착된다. 특히, 435 작업은 본원에서 상기에 개시된 고온 산화 작업으로 구성될 수 있다. 435 작업은 프리 스탠딩 실리콘 와이어를 형성하기 위한 SiGe층의 선택적 에칭(작업 442) 이전에 수행될 수 있다.
본 구현예에 의해 제공되는 장점은 HGAA 소자에서 우수한 실리콘 나노와이어를 형성하고, 이러한 나노와이어의 처리를 더 잘 조절하는 능력을 포함한다. 추가적으로, SiGe 매트릭스 내에 변형된 실리콘 나노와이어를 포함하는 캡슐화된 나노구조체가 형성될 수 있다.
본 개시내용은 본원에 기재된 특정 구현예에 의해 범위가 제한되지 않는다. 사실상, 본원에 기재된 것 이외에 본 개시내용에 대한 다른 다양한 구현예 및 변형예는 상술한 설명 및 첨부된 도면으로부터 본 기술분야의 당업자에게 자명할 것이다. 따라서, 이러한 다른 구현예 및 변형예는 본 개시내용의 범위 내에 포함되는 것으로 의도된다. 또한, 본 개시내용은 특정 목적을 위한 특정 환경에서의 특정 실시의 맥락으로 기술되어 있다. 본 기술분야의 당업자는 유용성이 이에 제한되지 않으며, 본 개시내용은 임의의 수의 목적을 위해 임의의 수의 환경에서 유리하게 실시될 수 있음을 인식할 것이다. 따라서, 하기 기재된 청구항은 본원에 기재된 본 개시내용의 전체 범위 및 사상의 관점에서 해석되어야 한다.
본 개시내용의 상기 기재된 구현예는 실시의 단순히 가능한 예이며, 단지 본 개시내용의 원리의 분명한 이해를 위해 기재되어 있다. 본 개시내용의 사상 및 원리를 실질적으로 벗어남 없이 수많은 변형 및 수정이 본 개시내용의 상기 기재된 구현예에 대해 이루어질 수 있다. 모든 이러한 수정 및 변형은 본 개시내용의 범위 내에 포함되는 것으로 의도된다.

Claims (20)

  1. 나노와이어의 형성 방법으로서,
    기판의 기판면 위로 연장되는 핀 구조체를 제공하는 단계로서, 상기 핀 구조체는 3개 이상의 층을 포함하며, 핀 구조체는 하나 이상의 실리콘층 및 2개 이상의 실리콘:게르마늄 합금(SiGe)층을 포함하며, 상기 하나 이상의 실리콘층 및 2개 이상의 SiGe층은 핀 구조체의 측벽을 획정하는 단계; 및
    산소 환경에서 핀 구조체를 어닐링하는 단계로서, 여기서 실리콘 나노와이어 어셈블리가 형성되며, 상기 실리콘 나노와이어 어셈블리가,
    하나 이상의 실리콘층으로부터 형성되는 실리콘 나노와이어,
    실리콘 나노와이어를 둘러싸는 제거 가능한 SiGe 매트릭스; 및
    SiGe 매트릭스 상에 배치되는 제거 가능한 실리콘 산화물층
    을 포함하는 단계
    를 포함하고,
    하나 이상의 실리콘 나노와이어 및 SiGe 매트릭스는 단일의 단결정 구조를 포함하는 나노와이어의 형성 방법.
  2. 제1항에 있어서, 어닐링 단계는 800℃ 내지 1000℃의 온도로 산소 환경에서 핀 구조체를 어닐링하는 것을 포함하는 형성 방법.
  3. 제1항에 있어서, 어닐링 단계는 5분 내지 60분 동안 핀 구조체를 어닐링하는 것을 포함하는 형성 방법.
  4. 제1항에 있어서, 2개 이상의 SiGe층은 30% 이하의 제1 게르마늄 농도를 포함하며,
    상기 SiGe 매트릭스는 30% 초과의 제2 게르마늄 농도를 포함하는 형성 방법.
  5. 제4항에 있어서, 제2 게르마늄 농도가 50% 초과인 것인 형성 방법.
  6. 제5항에 있어서, 실리콘 산화물층을 제거하고, 선택적으로 SiGe 매트릭스를 제거하는 단계를 더 포함하며, 여기서 노출된 외부 표면을 갖는 하나 이상의 프리 스탠딩 실리콘 나노와이어가 형성되는 형성 방법.
  7. 제1항에 있어서, 실리콘 산화물층을 제거하고, 선택적으로 SiGe 매트릭스를 제거하는 단계를 더 포함하며, 여기서 노출된 외부 표면을 갖는 하나 이상의 프리 스탠딩 실리콘 나노와이어가 형성되는 형성 방법.
  8. 제1항에 있어서, 핀 구조체가 3개 이상의 SiGe층 및 2개 이상의 실리콘층을 포함하며,
    실리콘 나노와이어 어셈블리가 2개 이상의 실리콘 나노와이어를 포함하는 형성 방법.
  9. 제7항에 있어서, 하나 이상의 프리 스탠딩 실리콘 나노와이어가 기판 상에 형성된 소스/드레인 영역에 연결되며, 상기 방법은 노출된 외부 표면 주변에 게이트를 형성하는 단계를 더 포함하고, 여기서 게이트가 하나 이상의 프리 스탠딩 실리콘 나노와이어를 캡슐화하는 형성 방법.
  10. 제1항에 있어서, 하나 이상의 프리 스탠딩 실리콘 나노와이어가 결함을 함유하지 않는 형성 방법.
  11. 제1항에 있어서, 핀 구조체가 기판면과 평행하게 연장되는 핀 축을 포함하며,
    핀 구조체가 60 nm 이하의 핀 폭을 포함하고,
    실리콘 나노와이어가 핀 축에 수직한 제1 방향에 따라 50 nm 미만으로 연장되는 제1 치수, 및 제1 방향 및 핀 축에 수직한 제2 방향에 따라 50 nm 미만으로 연장되는 제2 치수를 가지는 형성 방법.
  12. 나노구조체로서,
    기판;
    기판 상에 배치되는 핀 구조체로서, 핀 축을 가지며,
    핀 축에 따라 연장되는 장축을 가지며, 단결정 실리콘을 포함하는 하나 이상의 실리콘 나노와이어; 및
    나노와이어를 둘러싸며, 단결정 실리콘:게르마늄 합금(SiGe)을 포함하는 제거 가능한 매트릭스 물질
    을 포함하는 핀 구조체를 포함하며,
    하나 이상의 실리콘 나노와이어가 핀 축에 수직한 제1 방향에 따라 50 nm 미만으로 연장되는 제1 치수, 및 제1 방향 및 핀 축에 수직한 제2 방향에 따라 50 nm 미만으로 연장되는 제2 치수를 가지며,
    핀 구조체는 SiGe 물질을 포함하는 외부 표면을 가지며,
    하나 이상의 실리콘 나노와이어가 핀 구조체의 외부 표면 상으로 연장되지 않으며,
    하나 이상의 실리콘 나노와이어 및 SiGe 물질은 단일의 단결정 구조를 포함하는 나노구조체.
  13. 제12항에 있어서, SiGe 물질이 50% 초과의 게르마늄 농도를 포함하는 나노구조체.
  14. 제12항에 있어서, 하나 이상의 실리콘 나노와이어가 변형된 실리콘 나노와이어인 나노구조체.
  15. 제12항에 있어서, 하나 이상의 실리콘 나노와이어가 복수개의 실리콘 나노와이어를 포함하며, 매트릭스 물질이 복수개의 실리콘 나노와이어를 둘러싸는 나노구조체.
  16. 제12항에 있어서, 핀 축이 기판면에 평행하게 연장되며,
    하나 이상의 실리콘 나노와이어가 핀 축에 수직한 제1 방향에 따라 20 nm 미만으로 연장되는 제1 치수, 및 제1 방향 및 핀 축에 수직한 제2 방향에 따라 20 nm 미만으로 연장되는 제2 치수를 가지는 나노구조체.
  17. 제12항에 있어서, 하나 이상의 실리콘 나노와이어가 결함을 함유하지 않는 나노구조체.
  18. 캡슐화된 나노구조체의 형성 방법으로서,
    기판의 기판면 위로 연장되는 다층 구조체를 형성하는 단계로서, 다층 구조체는 3개 이상의 층을 포함하며, 다층 구조체는 하나 이상의 실리콘층 및 2개 이상의 실리콘:게르마늄 합금(SiGe)층을 포함하며, 상기 하나 이상의 실리콘층 및 2개 이상의 SiGe층은 다층 구조체의 복수개의 측면을 획정하는 단계; 및
    산소 환경에서 다층 구조체를 어닐링하는 단계로서, 여기서 실리콘 나노섬 어셈블리가 형성되며, 상기 실리콘 나노섬 어셈블리가,
    상면 및 복수개의 측면을 갖는 외부 표면,
    하나 이상의 실리콘층으로부터 형성되고, 실리콘 나노섬 어셈블리의 내부에 배치되는 실리콘 나노섬;
    실리콘 나노섬을 둘러싸는 제거 가능한 SiGe 매트릭스; 및
    SiGe 매트릭스 상에 배치되는 제거 가능한 실리콘 산화물층으로서, 외부 표면이 실리콘 산화물을 포함하는 실리콘 산화물층
    을 포함하는 단계
    를 포함하고,
    하나 이상의 실리콘 나노섬 및 SiGe 매트릭스는 단일의 단결정 구조를 포함하는 캡슐화된 나노구조체의 형성 방법.
  19. 제18항에 있어서, 2개 이상의 SiGe층이 제1 게르마늄 농도를 포함하며, SiGe 매트릭스가 제1 Ge 농도보다 더 큰 제2 Ge 농도를 포함하는 형성 방법.
  20. 삭제
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