KR20160003343A - ＳｉＣ 핀들 또는 나노와이어 템플레이트들로부터 제조되는 그래핀 나노리본들 및 카본 나노튜브들 - Google Patents

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silicon
gate
layer
graphene
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가이 코헨
크리스토스 디. 디미트라코폴로스
알프레드 그릴
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인터내셔널 비지네스 머신즈 코포레이션
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Abstract

결정방향을 따라서 정렬된 평행 방향의 그래핀 나노리본들 혹은 카본 나노튜브들을 포함하는 반도체 구조들이 실리콘 카바이드(SiC) 핀들 혹은 나노와이어들의 템플레이트로부터 제공된다. SiC 핀들 혹은 나노와이어들이 먼저 제공되고 그 다음 어닐링에 의해서 상기 핀들 혹은 나노와이어들의 노출된 표면 상에 형성된다. 폐쇄된(closed) 카본 나노튜브들이 형성된 실시 예들에서, 상기 나노와이어들은 어닐링 전에 매달려진다. 제공된 그래핀 나노리본들 및 카본 나노튜브들의 위치, 방향 및 비대칭성(chirality)은 그들이 형성되는 대응 실리콘 카바이드 핀들 및 나노와이어들에 의해서 결정된다.

Description

ＳｉＣ 핀들 또는 나노와이어 템플레이트들로부터 제조되는 그래핀 나노리본들 및 카본 나노튜브들{GRAPHENE NANORIBBONS AND CARBON NANOTUBES FABRICATED FROM SiC FINS OR NANOWIRE TEMPLATES}
[0001] 본 발명은 반도체 구조들 및 그들을 제조하는 방법들에 관한 것이다. 더 자세하게는, 본 발명은, 결정 방향들을 따라서 정렬된(oriented along crystallographic directions), 디바이스 채널들로 사용될 수 있는, 평행의 그래핀 나노리본들 또는 카본 나노튜브들(parallel graphene nanoribbons or carbon nanotubes)을 포함하는 반도체 구조들에 관한 것이다. 본 발명은 또한 실리콘 카바이드(SiC) 핀들 또는 나노와이어들의 템플레이트(a template)로부터 상기 그래핀 나노리본들 또는 카본 나노튜브들이 제조되는(fabricated) 그러한 반도체 구조들을 제조하는 방법에 관한 것이다.
[0002] 반도체 산업에서, 더 높은 밀도를 갖는 집적회로들(ICs)을 제조하는 방향으로 나아가는 추세가 계속되고 있다. 더 높은 밀도를 달성하기 위해서, 벌크 실리콘 또는 실리콘-온-절연체(SOI)로부터 일반적으로 생산되는 반도체 웨이퍼들 상에서 디바이스들의 크기를 더 작게 하는 방향으로 계속적인 노력을 해왔고, 계속해 갈 것이다. 이들 추세들은 현재의 기술을 한계까지 밀어붙이고 있다.
[0003] 대규모 집적(VLSI) 회로들은 전형적으로 금속 산화물 반도체 전계효과 트랜지스터들(MOSFETs)로 실현된다. MOSFET 게이트의 길이를 감소시킴에 따라서, SOI 몸체(채널)는 얇아져야(thin)하고 그렇게 해야 디바이스는 우수한 짧은 채널 특성들(good short channel characteristics)을 유지한다. 제1 게이트에 대향하여(opposite) 제2 게이트를 추가하면, 채널은 SOI 몸체의 대향 면들 모두(both opposite faces)로부터 제어되어서 게이트 길이를 추가로 감소시킬 수 있다. 가장 우수한 짧은 채널 제어는 채널 주위를 모두 둘러싸는 게이트(a gate-all-around the channel)가 사용될 때 달성된다.
[0004] 위에서 살펴본 바와 같이, 반도체 산업은 전술한 목표들의 일부를 달성하기 위한 그래핀(graphene)을 계속 추구하고 있다. 그래핀의 필수적인 특징은, 카본 원자들의 평면 시트(flat sheet of carbon atoms)이며, 이는 라디오 주파수(RF) 트랜지스터들 및 기타 전자 트랜지스터들을 위한 유망한 재료이다. 전형적인 RF 트랜지스터들은 실리콘 또는, 예를 들어 인듐 인화물(InP)과 같은 더 비싼 반도체들로부터 제조된다. 그래핀에서 전자들의 측정된 이동도는 InP 혹은 실리콘에 대해서보다 더 높은 것으로 확인되었다.
[0005] 그래핀의 이러한 모든 우수한 전자적 특성들에도 불구하고, 그래핀에는 밴드갭(bandgap)이 결여되어 있는데, 이 때문에 디지털 디바이스들의 제조에 적합하지 못했다. 채널에 그래핀을 사용하여 제조한 트랜지스터들은 10 혹은 그 이하의 차수(order, 次數)의 Ion/Ioff 비율들을 갖게 될 것이나, 그러한 디바이스들의 적절한 기능을 위해서는 훨씬 더 많은 차수의 10의 배수(many more orders of magnitude)(대략 106의 Ion/Ioff)가 여전히 요구된다. 만일 나노리본들 또는 폐쇄 카본 나노튜브(CNT)의 형태로 제조된다면 그래핀에 밴드갭들이 생성될 수 있음이 알려졌다. 밴드갭의 크기는 나노리본의 폭의 감소와 더불어 증가하고 잠재적 실용 응용을 위해서 그래핀 나노리본들(GNR)의 폭은 10nm보다 적어야 하며, 바람직하게는 5nm보다 적어야 한다.
[0006] 전에는 GNR의 제조가 벗겨진 그래핀 나노플레이크들(exfoliated graphene nanoflakes) 상에서 실시되었다. GNR의 제조를 위한 선행 기술은 그래핀 층의 패터닝과 에칭(보통 RIE에 의한)에 기초하였다. 그러한 기술들은 불균일한 잠재적으로 손상된 엣지들을 갖는 나노리본들을 형성하는데, 이는 라인 엣지 러프니스(line edge roughness), 즉 LER을 형성하여, GNR의 전기적 품질을 떨어뜨린다.
[0007] CNT 전계효과 트랜지스터들은 우수한 특성들을 갖는 것으로 알려져 있지만, 대규모 집적회로를 제조하는 데 요구되는 CNT들의 정밀한 배치(accurate placement)가 매우 어렵다. CNT들의 정렬된 성장(oriented growth)으로 일부 진전은 있지만, 만들 수 있는 CNT 대 CNT 피치(the achievable CNT to CNT pitch)는 대략 마이크론 정도이다. 벤치마크로서, 현재의 디바이스들은 50nm(0.05microns)의 피치를 갖고 제조된다.
[0008] 본 출원은 그래핀을 채널 재료로서 사용함으로써 FET 스케일링 요건들(the FET scaling requirements)을 해결한다. 그래핀 시트(a graphene sheet)를 사용하면 오늘날 SOI로 제조할 수 있는 것보다 더 얇은(thinner) 채널을 제조할 수 있다. 또한, 본 출원에서 공개된 디바이스들은 스케일링을 더 촉진하기 위해 더블 게이트(a double gate)를 갖는다. 롤드 업 그래핀(rolled up graphene)으로서 생각될 수 있는, CNT 채널들을 사용하면, 게이트-올-어라운드 디바이스들(gate-all-around devices)의 제조가 가능하다.
[0009] 본 출원은 결정 방향들을 따라 정렬된 평행 그래핀 나노리본들 혹은 카본 나노튜브들을 포함하는 반도체 구조의 제조를 기술한다. 달성 가능한 집적 밀도는 최신 실리콘 기술에서 얻어진 것과 같은데, 이는 그래핀 나노리본들 혹은 카본 나노튜브들이 실리콘 카바이드(SiC) 핀들 혹은 나노와이어들의 템플레이트로부터 제조되기 때문이다.
[0010] 본 출원에서, SiC 핀들 또는 나노와이어들(SiC fins or nanowires)이 먼저 제공되고 그 다음 그래핀 나노리본들 또는 카본 나노튜브들(graphene nanoribbons or carbon nanotubes)이 상기 핀들 또는 상기 나노와이어들의 노출된 표면들 상에 어닐링(annealing)에 의해서 형성된다. 폐쇄 카본 나노튜브들(closed carbon nanotubes)이 형성되는 실시 예들에서, 상기 나노와이어들은 어닐링 전에 매달린다(suspended). 본 출원에서 제공되는 그래핀 나노리본들 또는 카본 나노튜브들의 위치(location), 방향(orientation) 및 비대칭성(chirality)은 그들이 형성되는 대응 실리콘 카바이드 핀들 및 나노와이어들에 의해서 결정된다.
[0011] 본 출원의 한 실시 예에서, 반도체 구조(즉, 듀얼-채널 핀FET)가 제공되는데, 이는 기판의 표면 상에 위치한 적어도 하나의 실리콘 카바이드 핀(silicon carbide fin)을 포함한다. 상기 개시된 구조는 또한 그래핀 나노리본을 포함하는데, 이는 상기 적어도 하나의 실리콘 카바이드 핀의 각 노출된 측벽(each bare sidewall) 상에 위치한다. 상기 개시된 구조는 게이트 구조를 더 포함하는데 이는 상기 적어도 하나의 실리콘 카바이드 핀에 대하여 수직으로 정렬된다. 상기 게이트 구조는 또한 각 그래핀 나노리본의 일부분을 오버랩하고(overlap) 상기 적어도 하나의 실리콘 카바이드 핀의 부분 위에(atop) 위치한다. 상기 개시된 구조에서, 상기 게이트 구조에 의해서 오버랩된 상기 각 그래핀 나노리본의 일부분은 상기 반도체 구조의 채널 영역을 한정한다(define).
[0012] 본 출원의 다른 실시 예에서, 반도체 구조가 제공되는데, 이는 기판의 표면 상에 위치한 적어도 하나의 실리콘 핀(silicon fin)을 포함한다. 상기 개시된 구조는 또한 상기 적어도 하나의 실리콘 핀의 각 노출된 측벽(each bare sidewall) 상에 위치하는 실리콘 카바이드 핀과 각 실리콘 카바이드 핀의 측벽 상에 위치하는 그래핀 나노리본을 포함한다. 상기 개시된 구조는 게이트 구조를 더 포함하는데 이는 각 실리콘 카바이드 핀과 상기 적어도 하나의 실리콘 핀에 대하여 수직으로 정렬된다. 상기 게이트 구조는 또한 각 그래핀 나노리본의 일부분을 오버랩하고(overlap) 상기 실리콘 카바이드 핀들 각각 및 상기 적어도 하나의 실리콘 핀의 부분 위에(atop) 위치한다. 상기 게이트 구조에 의해서 오버랩된 상기 각 그래핀 나노리본의 일부분은 상기 반도체 구조의 채널 영역을 한정한다(define).
[0013] 본 출원의 또 다른 실시 예에서, 반도체 구조가 제공되는데, 이는 기판의 표면 상에 위치한 적어도 한 쌍의 공간분리된 그래핀 나노리본들(one pair of spaced apart graphene nanoribbons)을 포함한다. 이 구조는 또한 제1 게이트 구조를 포함하는데 이는 각각의 공간분리된 그래핀 나노리본의 하나의 측벽 상에 위치하고, 상기 제1 게이트 구조를 포함하는 각 그래핀 나노리본의 상기 측벽들은 서로 마주보지 않는다(not facing). 상기 구조는 상기 제1 게이트 구조에 인접하여 위치한 평탄화 유전체 재료(a planarizing dielectric material), 및 상기 적어도 한 쌍의 공간분리된 그래핀 나노리본들 사이에 위치한 제2 게이트 구조의 적어도 하나의 게이트 도체를 더 포함한다. 일부 실시 예들에서, 상기 제2 게이트 구조의 게이트 도체의 윗부분(an upper portion)은 상기 제1 게이트 구조의 윗 표면(an upper surface)과 접촉할 수 있다.
[0014] 본 출원의 또 다른 실시 예에서, 반도체 구조가 제공되는데 이는 기판의 표면 위에 위치한 적어도 하나의 매달린 카본 나노튜브(suspended carbon nanotube)와, 상기 적어도 하나의 매달린 카본 나노튜브에 대하여 수직방향으로 정렬한 게이트 구조를 포함한다. 상기 게이트 구조는 상기 적어도 하나의 매달린 카본 나노튜브의 일부분을 둘러싸고, 상기 게이트 구조에 의해서 둘러싸인 상기 적어도 하나의 카본 나노튜브의 부분들은 상기 반도체 구조의 채널 영역을 한정한다.
[0015] 본 출원은 또한 반도체 구조를 형성하는 방법을 제공한다. 상기 방법은 기판의 표면 상에 적어도 하나의 노출된 측벽들을 갖는 적어도 하나의 실리콘 카바이드 핀을 제공하는 단계를 포함한다. 그래핀 나노리본이 상기 실리콘 카바이드 핀의 각 노출된 측벽 상에 어닐링에 의해서 형성되는데, 상기 어닐링은, 희석된 실레인(diluted silane)(이에 한정되지 않음)과 같은 분위기(an ambient)에서 1200℃로부터 그 이상의 온도에서 수행되지만, 상기 기판의 용융점을 넘지 않는 온도에서 수행된다. 적어도 하나의 게이트 구조가 상기 그래핀 나노리본에 인접하여 형성된다.
[0016] 아래의 도면 설명에서, "단면도(cross sectional)"라는 말이 사용될 때는 대응 도면들은 횡단면(a cross-section plane)에서 존재하는 물체들(재료들)을 도시한다. "측면도(side-view)"라는 말이 사용될 때는 대응 도면들은 직각에서 직접적으로 볼 수 있고 횡단면(a cross-section plane) 뒤에 존재할 수 있는 물체들(재료들)을 도시한다.
[0017] 도 1은 본 출원의 한 실시 예에 채용될 수 있는 실리콘 카바이드-온-절연체 기판(a silicon carbide-on-insulator substrate)을 묘사하는 도면(단면도)이다.
[0018] 도 2a-2d는 도 1에 도시한 실리콘 카바이드-온-절연체 기판을 형성하는 데 사용될 수 있는 가능한 방법을 묘사하는 도면들(단면도들)이다.
[0019] 도 3은 상기 실리콘 카바이드-온-절연체 기판의 실리콘 카바이드 층의 상부 표면 상에 하드 마스크(a hard mask)를 형성한 후 도 1의 구조를 묘사하는 도면(단면도)이다.
[0020] 도 4a는 상기 기판의 적어도 한 영역에서 그 위에 패턴된 하드 마스크(a patterned hard mask thereon)를 포함하는 복수의 실리콘 카바이드 핀들을 형성한 후 도 3의 구조를 묘사하는 도면(단면도)이다.
[0021] 도 4b는 도 4a의 구조를 B1-B2에 의해서 표시된 평면에서 절단한 후 측면을 통해서 본 도면(측면도)이다.
[0022] 도 5a는 상기 실리콘 카바이드 핀들의 각각의 노출된 측벽들 상에 그래핀 나노리본들을 형성한 후 도 4a의 구조를 묘사하는 도면(조감도(a top down view))이다.
[0023] 도 5b는 도 5a의 조감도에서 도시한 절단선 B1-B2를 통해서 본 측면도이다.
[0024] 도 6a는 그의 측벽들 상에 그래핀 나노리본들을 포함하는 각 실리콘 카바이드 핀의 일부분 상에 게이트 유전체 및 게이트 도체를 포함하는 게이트 구조를 형성한 후의 도 5a의 구조를 묘사하는 조감도이다.
[0025] 도 6b는 도 6a의 조감도에서 도시한 절단선 B1-B2를 통해서 본 측면도이다.
[0026] 도 7a-7b는 도 6a-6b에서 제공된 실리콘 카바이드 핀들의 측벽들 상에 형성될 수 있는 그래핀의 형태는 상기 실리콘 카바이드 핀의 표면 방향(surface orientation)에 따라 달라진다는 것을 보여주는 도면이다.
[0027] 도 8은 본 출원의 다른 실시 예에서 채용될 수 있는, 바닥에서 탑까지, 핸들 기판(handle substrate), 매립 절연체 기판(a buried insulator layer) 및 실리콘 층(a silicon layer)을 포함하는 실리콘-온-절연체 기판을 보여주는 단면도이다.
[0028] 도 9는 상기 실리콘-온-절연체 기판의 실리콘 층의 상부 표면 상에 하드 마스크를 형성한 후 도 8의 실리콘-온-절연체 기판을 보여주는 단면도이다.
[0029] 도 10은 상기 매립 절연체 층의 상부 표면에 적어도 하나의 실리콘 핀을 형성하고 상기 실리콘 핀 각각은 그 위에 위치한 패턴된 하드 마스크를 가진 후 도 9에서 도시한 구조의 3차원 도면이다.
[0030] 도 11은 상기 실리콘 핀의 노출된 측벽들 상에 실리콘 카바이드 핀들을 형성한 후 도 10에서 도시한 구조의 3차원 도면이다.
[0031] 도 12는 각각의 실리콘 카바이드 핀의 노출된 측벽들 상에 그래핀 나노리본을 형성한 후 도 11에서 도시한 구조의 3차원 도면이다.
[0032] 도 13은 제1 게이트 유전체 및 그 위에 제1 게이트 도체를 포함하는 제1 게이트 구조를 형성한 후 도 12에서 도시한 구조의 3차원 도면이다.
[0033] 도 14는 A1-A2 평면을 따라 취한 도 13에 도시한 구조의 단면도이다.
[0034] 도 15는 상기 패턴된 하드 마스크의 상부 표면 상에 멈추는 평탄화 유전체 층을 형성하고 상기 구조를 평탄화 한 후 도 14에서 도시한 구조의 단면도이다.
[0035] 도 16은 상기 구조로부터 상기 패턴된 하드 마스크와 상기 실리콘 핀을 선택적으로 제거하고, 상기 패턴된 하드 마스크 및 상기 실리콘 핀에 의해서 이전에 점유된 영역에 제2 게이트 도체를 형성한 후 도 15의 구조를 도시하는 단면도이다.
[0036] 도 17은 상기 구조로부터 상기 패턴된 하드 마스크와 상기 실리콘 핀을 선택적으로 제거하고, 상기 패턴된 하드 마스크 및 상기 실리콘 핀에 의해서 이전에 점유된 영역에 제2 게이트 유전체 및 제2 게이트 도체(즉, 제2 게이트 구조)를 형성한 후 도 15의 구조를 도시하는 단면도이다.
[0037] 도 18a-18b는 상기 구조로부터 상기 패턴된 하드 마스크, 상기 실리콘 핀 및 상기 실리콘 카바이드 핀들을 선택적으로 제거하고, 상기 패턴된 하드 마스크, 상기 실리콘 핀 및 상기 실리콘 카바이드 핀들에 의해서 이전에 점유된 영역에 제2 게이트 유전체 및 제2 게이트 도체(즉, 제2 게이트 구조)를 형성한 후 도 15의 구조를 도시하는 단면도이다.
[0038] 도 19a는 상기 구조의 적어도 한 영역에 위치한 복수의 매달린 실리콘 카바이드 나노와이어들을 형성한 후 도 1의 구조를 묘사하는 조감도이다.
[0039] 도 19b는 절단선 A1-A2를 통해서 본 도 19a에 도시한 구조의 단면도이다.
[0040] 도 20a는 상기 복수의 매달린 실리콘 카바이드 나노와이어들의 모든 노출된 표면들 상에 그래핀 코팅을 형성한 후(그래핀으로 코팅된 나노와이어들은 여기서 카본 나노튜브들이라 칭할 수 있다) 도 19a에서 도시한 구조의 조감도이다.
[0041] 도 20b는 절단선 A1-A2를 통해서 본 도 20a에서 도시된 구조의 측면도이다.
[0042] 도 21a는 각각의 카본 나노튜브의 일부분 위에 게이트 유전체 및 게이트 도체를 포함하는 게이트 구조를 형성한 후 도 20a에서 도시한 구조의 조감도이다.
[0043] 도 21b는 절단선 A1-A2를 통해서 본 도 21a에서 도시된 구조의 측면도이다.
[0044]본 출원은, 결정 방향들을 따라서 정렬되는 디바이스 채널들로서 사용될 수 있는, 평행 방향의 그래핀 나노리본들 또는 카본 나노튜브들을 포함하는 반도체 구조들과, 그러한 구조들을 제조하는 방법들을 제공하며, 이들은 지금부터 본 출원에 첨부된 아래의 설명들과 도면들을 참조하여 상세히 기술될 것이다. 본 출원의 도면들은 예시의 목적으로만 제공되며, 따라서, 도면들은 실제 크기로 그려지지 않음을 유의한다. 또한 도면들에서 동일하고 대응되는 엘리먼트들은 동일 참조 번호들이 사용됨을 유의한다.
[0045] 아래 설명에서, 본 출원의 다양한 실시 예들에 관한 이해를 제공하기 위해서, 특정 구조들, 컴포넌트들, 재료들, 크기들, 프로세싱 단계들 및 기술들에 관해서 구체적으로 상세하게 설명될 것이다. 그러나, 본 출원의 다양한 실시 예들은 이들 상세한 구체적인 설명들이 없어도 실시될 수 있음은 당업자들이 이해할 것이다. 다른 예들에서, 잘 알려진 구조들 또는 프로세싱 단계들은 본 출원을 불명료하게 하는 것을 피하기 위해서 설명을 생략하였다.
[0046] 층, 영역 또는 기판이 다른 엘리먼트 "상에(on)" 또는 "위에(over)" 위치한다고 할 때, 그 말은 다른 엘리먼트 상에 직접적으로(directly) 위치할 수 있거나 또는 개입하는 엘리먼트들(intervening elements)이 또한 존재할 수 있음을 의미한다는 것을 이해해야 한다. 반대로, 어느 엘리먼트가 다른 엘리먼트 "상에(on) 직접적으로" 또는 "위에(over) 직접적으로" 위치한다고 할 때, 그 말은 개입하는 엘리먼트들이 존재할 수 없음(no intervening elements present)을 의미한다. 또한 어느 엘리먼트가 다른 엘리먼트에 "연결되어 있다(connected)" 또는 "결합되어 있다(coupled)"고 할 때, 그 말은 다른 엘리먼트에 직접적으로 연결 혹은 결합될 수 있거나 또는 개입하는 엘리먼트들이 존재할 수 있음을 의미한다는 것을 이해해야 한다. 반대로, 어느 엘리먼트가 다른 엘리먼트에 "직접적으로 연결되어 있다(directly connected)" 또는 “직접적으로 결합되어 있다(directly coupled)"고 할 때, 그 말은 개입하는 엘리먼트들이 존재할 수 없음을 의미한다.
[0047] 전술한 바와 같이, 본 출원은, 결정 방향들을 따라서 정렬되는 디바이스 채널들로서 사용될 수 있는, 평행 방향의 그래핀 나노리본들 또는 카본 나노튜브들을 포함하는 반도체 구조들과, 또한 그러한 구조들을 제조하는 방법들을 제공한다. 지금부터 아래에서 더 상세히 기술될, 본 출원의 방법들은 실리콘 카바이드 핀들 또는 나노와이어들의 템플레이트(a template)로부터 그래핀 나노리본들 또는 카본 나노튜브들(graphene nanoribbons or carbon nanotubes)을 형성한다. 본 출원에서 제공되는 그래핀 나노리본들 및 카본 나노튜브들의 위치, 방향 및 비대칭성은 그들이 형성되는 대응 실리콘 카바이드 핀들 및 나노와이어들에 의해서 결정된다. 따라서 본 출원의 방법들은 기존의 반도체 프로세싱 플로들(flows)에 사용될 수 있고 높은 밀도의(dense population) 그래핀 나노리본들 및 카본 나노튜브들을 선택적으로 기판 상에 배치할 수 있는 기술을 제공한다.
[0048] 먼저 도 1, 2a-2d, 3, 4a, 4b, 5a, 5b, 6a 및 6b를 참조하면, 이들은 그래핀 나노리본들을 포함하는 듀얼-채널 핀FET(a dual-channel finFET)를 제공하는 본 출원의 한 실시 예를 도시한다.
[0049] 먼저 도 1을 참조하면, 도 1은 본 출원의 한 실시 예에서 채용될 수 있는 실리콘 카바이드-온-절연체 기판(10)을 도시한다. 도 1에서 도시한 실리콘 카바이드-온-절연체 기판(silicon carbide-on-insulator substrate)(10)은, 바닥에서 탑으로(from bottom to top), 핸들 기판(a handle substrate)(12), 매립 절연 층(a buried insulating layer)(14) 및 실리콘 카바이드 층(a silicon carbide layer)(16)을 포함한다.
[0050] 실리콘 카바이드-온-절연체 기판(10)의 핸들 기판(12)는, 예를 들어 Si, SiC, GaN, AlN, Al2O3, Si3N4 또는 기타 유사한 화합물 반도체들 혹은 금속 산화물들(other like compound semiconductors or metal oxides)과 같은 모든 반도체 재료 또는 절연 재료를 포함할 수 있다. 핸들 기판(12)를 위해 사용되는 재료들은 통상적으로 1200℃보다 더 높은 용융점을 갖는다. 이들 반도체 재료들의 다층들 또한 핸들 기판(12)의 반도체 재료로서 사용될 수 있다. 한 실시 예에서, 핸들 기판(12)는 실리콘으로 구성된다. 다른 실시 예에서, 핸들 기판(12)는 실리콘 카바이드로 구성된다.
[0051] 실리콘 카바이드-온-절연체 기판(10)의 핸들 기판(12)와 실리콘 카바이드 층(16)은 동일 또는 다른 결정 방향(the same or different crystal orientation)을 가질 수 있다. 예를 들어, 핸들 기판(12) 및 실리콘 카바이드 층(16)의 표면 결정 방향(the surface crystal orientation)은 {100}, {110}, 또는 {111}이 될 수 있다. 구체적으로 언급한 이들 외에 다른 결정 방향들도 또한 본 출원에서 사용될 수 있다. 실리콘 카바이드-온-절연체 기판(10)의 핸들 기판(12)는 단결정 반도체 재료(a single crystalline semiconductor material), 다결정 재료(polycrystalline material), 또는 비정질 재료(an amorphous material)가 될 수 있다. 통상적으로, 실리콘 카바이드-온-절연체 기판(10)의 실리콘 카바이드 층(16)은 단결정 반도체 재료이다.
[0052] 본 출원의 한 실시 예에서, 실리콘 카바이드-온-절연체 기판(10)의 핸들 기판(12) 및/또는 실리콘 카바이드 층(16)은 도핑이 안되어(undoped) 있을 수 있다. 본 출원의 다른 실시 예에서, 실리콘 카바이드-온-절연체 기판(10)의 핸들 기판(12) 및/또는 실리콘 카바이드 층(16)은 도핑이 되어(doped) 있을 수 있다. 실리콘 카바이드-온-절연체 기판(10)의 핸들 기판(12) 및/또는 실리콘 카바이드 층(16)이 도핑이 되어있을 때, 도펀트(the dopant)는 p-타입 또는 n-타입 도펀트일 수 있다.
[0053] 실리콘 카바이드-온-절연체 기판(10)의 매립 절연 층(14)는 산화물(oxide), 질화물(nitride), 산화질화물(oxynitride) 또는 이들의 다층으로 된 모든 조합(any multilayered combination thereof)이 될 수 있다. 한 실시 예에서, 실리콘 카바이드-온-절연체 기판(10)의 매립 절연 층(14)는 예를 들어, 실리콘 산화물(silicon oxide), 알루미늄 산화물(aluminum oxide)과 같은 산화물과 실리콘 질화물(silicon nitride)이다. 매립 절연 층(14)는 연속이거나(continuous) 또는 불연속(discontinuous)일 수 있다. 불연속 매립 절연 층(14)가 존재할 때, 매립 절연 층(14)는 반도체 재료에 의해서 둘러싸인 고립된 섬(an isolated island)으로서 존재한다.
[0054] 실리콘 카바이드-온-절연체 기판(10)의 실리콘 카바이드 층(16)의 두께는 통상적으로 0.5nm에서 10nm이며, 1nm에서 5nm의 두께가 더 통상적이다. 만일 실리콘 카바이드 층(16)의 두께가 전술한 범위들을 초과하면, 예를 들어, 산화 다음에 오는 산화물 스트리핑(oxidation followed by an oxide stripping), 평탄화(planarization) 또는 에칭(etching)과 같은 씨닝 단계(a thinning step)가 사용되어 실리콘 카바이드 층(16)의 두께를 전술한 범위들 중 하나 이내의 값으로 감소시킬 수 있다.
[0055] 실리콘 카바이드-온-절연체 기판(10)의 매립 절연 층(14)는 통상적으로 1nm에서 200nm의 두께를 갖는데, 100nm에서 150nm의 두께가 더 통상적이다. 핸들 기판(12)가 절연체(예를 들어 Al2O3)인 실시 예들에서는 절연 층(14)는 필요 없다. 이 경우에, 기판(10)은 핸들 기판(12) 위에 단지 실리콘 카바이드 층(16)만을 포함할 수 있다. 그러나, 일부 경우들에서, 층(14)는 핸들 기판(12)가 절연체인 때에도 사용된다. 예를 들어, 기판(10)이 본딩(bonding)에 의해서 제조될 때, 때때로 실리콘 카바이드를 기판(12)에 직접적으로 붙이는 것이 어렵고 중간 절연 층이 실리콘 카바이드와 핸들 기판 사이에 "접착제(glue)"로서 사용될 수 있다. 실리콘 카바이드-온-절연체 기판(10)의 핸들 기판(12)의 두께는 본 출원에서 중요하지 않다.
[0056] 한 실시 예에서, 실리콘 카바이드-온-절연체 기판(10)은 카본 이온들을 SIMOX(Separation by IMplanted OXygen) 웨이퍼로 주입하는(implanted) 프로세스를 이용하여 형성될 수 있다. 본 출원의 다른 실시 예에서, 실리콘 카바이드-온-절연체 기판(10)은 먼저 핸들 기판(12)를 제공함으로써 형성된다. 그 다음, 매립 절연 층(14)가 핸들 기판(12) 상에 형성되고 그 후에 실리콘 카바이드 층(16)이 매립 절연 층(14) 상에 형성된다. 단결정 SiC 층(16)을 얻기 위해서, 층들(12, 14)의 형성은 에피택시(epitaxy)에 의해서 행해질 수 있다. 본 출원의 또 다른 실시 예에서, 실리콘 카바이드-온-절연체 기판(10)은 층 전이(layer transfer)에 의해서 형성된다. 층 전이 프로세스가 채용되면, 선택적 씨닝 단계가 핸들 기판을 포함하는 웨이퍼를 실리콘 카바이드 기판을 포함하는 웨이퍼에 본딩하는 단계 다음에 올 수 있다. 상기 선택적 씨닝 단계는 실리콘 카바이드 기판의 두께를 감소시켜 더 바람직하고 전술한 범위들 내에 오는 두께를 갖는 층으로 만든다.
[0057] 이제 도 2a-2d를 참조하면, 도 2a-2d는 도1에서 도시한 실리콘 카바이드-온-절연체 기판(10)을 형성하는데 있어서 본 출원의 한 실시 예에서 사용될 수 있는 층 전이 프로세스의 기본 프로세싱 단계들을 도시한다. 도 2a를 먼저 참조하면, 도 2a는 도1에서 도시한 실리콘 카바이드-온-절연체 기판(10)을 형성하는데 있어서 사용될 수 있는 초기 구조(20)을 도시한다. 초기 구조(20)은 실리콘 카바이드 기판(22)를 포함하고 이는 그의 상부 표면 상에 위치한 제1 절연 층(24)를 갖는다. 제1 절연 층(24)는 매립 절연 층(14)를 위한 전술한 절연 재료들 중 하나를 포함한다. 한 실시 예에서, 제1 절연 층(24)는 산화 및/또는 질화(oxidation and/or nitridation)를 포함하는 열 기술(a thermal technique)에 의해서 형성될 수 있다. 이와 달리, 제1 절연 층(24)는 실리콘 카바이드 기판(22)의 상부 표면 상에서, 화학 기상 증착(chemical vapor deposition), 플라즈마 고급 화학 기상 증착(plasma enhanced chemical vapor deposition), 원자 층 증착(atomic layer deposition), 및 화학 용액 증착(chemical solution deposition)을 포함하는, 증착 프로세스(a deposition process)에 의해서 형성될 수 있다.
[0058] 이제 도 2b를 참조하면, 도 2b는 실리콘 카바이드 기판(22) 내에 수소 주입 영역(a hydrogen implant region)(26)을 형성한 후 도 2a의 구조를 도시한다. 수소 주입 영역(26)은 모든 종래의 수소 이온 주입 프로세스를 이용하여 형성된다. 수소 주입 영역(26)은 충분한 농도의 수소 이온들(a sufficient concentration of hydrogen ions)을 포함하여서 그 영역을 후속의 어닐링을 받게 하면 블리스터링(blistering)이 주입 영역(26) 내에 발생하고 이는 상기 구조로부터 실리콘 카바이드 기판(22)의 일부분을 제거한다.
[0059] 이제 도 2c를 참조하면, 도 2c는 자신의 상부 표면 상에 위치하는 제2 절연 층(28)을 갖는 핸들 기판(12)를 제공하고, 도 2b에서 도시한 구조를 뒤집고(flipping), 그리고 그 두 개의 웨이퍼들을 서로 밀접하게 접촉하도록(in intimate contact) 하여서 그 웨이퍼들을 함께 결합한(bonding) 후 도 2b의 구조를 도시한다. 도시된 상기 실시 예에서 제1 및 제2 절연 층들(24, 28)은 서로 밀접한 접촉을 이룬다. 결합은 통상적으로 두 개의 편평한 표면들(24, 28) 사이의 반데르 발스 힘(van der Waals forces)에 의해서 시작된다. 결합이 시작되도록 하기 위해 상기 두 개의 웨이퍼들 상에 또한 압력이 가해질 수도 있다. 상기 두 개의 웨이퍼들 사이의 결합(bond)을 강화하기 위해 어닐링이 사용된다. 어닐링 후 상기 두 개의 표면들 사이의 결합은 공유 결합(a covalent bond)이 된다. 통상적인 어닐링 온도는 300℃에서 1200℃이며, 어닐링 시간은 0.5시간에서 24시간이다. 전술한 바와 같이, 어닐링은 또한 실리콘 카바이드 기판(22)의 일부의 분리를 일으킬 수 있는데 이는 수소 주입 영역(26)에서 발생하는 수소 블리스터링 때문이다. 오리지널 실리콘 카바이드 기판(22)으로부터 제거되지 않은 남아있는 실리콘 카바이드는 그 다음 연마되어서 실리콘 카바이드 층(16)이 얻어지는데 이것의 표면은 0.1nm에서 0.3nm의 제곱평균제곱근(RMS) 거칠기(root mean square (RMS) roughness)를 갖는다. 연마 후 결과로 만들어진 구조는, 예를 들어, 도 2d에 도시되어 있다. 결합 동안, 제1 및 제2 절연 층들(24, 28)은 병합되어(merge) 실리콘 카바이드-온-절연체 기판(10)의 매립 절연체 층(14)를 형성할 수 있다.
[0060] 도 1에서 도시한 실리콘 카바이드-온-절연체 기판(10)을 형성하는 데 있어서 어떤 프로세스가 채용되었던지 간에, 하드 마스크(30)이 실리콘 카바이드-온-절연체 기판(10)의 실리콘 카바이드 층(16)의 상부 표면 상에 형성되어, 예를 들어 도 3에서 도시한 것과 같은 구조를 제공한다. 본 출원에서 채용된 하드 마스크(30)은 산화물, 질화물, 산화질화물 또는 이들의 다층으로 된 모든 조합들을 포함한다. 한 실시 예에서, 하드 마스크(30)은, 예를 들어, 실리콘 산화물(silicon oxide)과 같은 반도체 산화물이다. 다른 실시 예에서, 하드 마스크(30)은, 예를 들어, 실리콘 질화물(silicon nitride)과 같은 반도체 질화물이다. 본 출원의 또 다른 실시 예에서, 하드 마스크(30)은 반도체 산화물 및 반도체 질화물의 다층 스택(a multilayered stack), 즉 실리콘 산화물-실리콘 질화물 다층 스택을 포함한다.
[0061] 한 실시 예에서, 예를 들어 산화 및/또는 질화(oxidation and/or nitridation)와 같은 열 기술(a thermal technique)이 실리콘 카바이드 층(16)의 상부 표면 상에 하드 마스크(30)을 형성하는데 사용될 수 있다. 다른 실시 예에서, 예를 들어 화학 기상 증착, 플라즈마 고급 화학 기상 증착, 원자 층 증착 및 화학 용액 증착과 같은 증착 프로세스가 하드 마스크(30)을 형성하는데 사용될 수 있다.
[0062] 하드 마스크(30)의 두께는 채용된 하드 마스크 재료의 타입과 하드 마스크를 형성하는 데 사용되는 기술에 따라서 달라질 수 있다. 통상적으로, 하드 마스크(30)은 5nm에서 50nm의 두께를 갖지만, 10nm에서 20nm의 두께가 더 통상적이다.
[0063] 이제 도 4a-4b를 참조하면, 도 4a-4b는 실리콘 카바이드-온-절연체 기판(10)의 매립 절연 층(14)의 표면 상에 복수의 실리콘 카바이드 핀들(16')을 형성한 후 도 3에 도시한 구조를 도시한다. 도시한 바와 같이, 각각의 실리콘 카바이드 핀은 그 위에 패턴된 하드 마스크(30')을 포함한다. 용어 "핀(fin)"은 실리콘 카바이드 층 또는 실리콘 층으로부터 에칭된 실리콘 카바이드 또는 실리콘을 표시하기 위해 본 출원에서 사용된다. 핀은 직사각형 단면(a rectangular cross-section)을 가지며, 핀의 높이는 실리콘 카바이드 층(16)의 두께에 의해서 한정되며, 핀의 폭은 패턴된 하드 마스크(30')의 폭에 의해서 한정된다.
[0064] 도면들과 아래의 설명이 복수의 실리콘 카바이드 핀들을 언급한다 하더라도, 본 출원은 또한 단일의 실리콘 카바이드 핀이 형성될 때도 채용될 수 있음에 유의한다. 조감도에서, 실리콘 카바이드 핀들(16')은 패턴된 하드 마스크(30') 아래에 위치한다는 것도 또한 유의한다.
[0065] 복수의, 즉 어레이(array)로 된 실리콘 카바이드 핀들(16')은 실리콘 카바이드-온-절연체 기판(10)의 적어도 한 영역 내에 위치한다. 각각의 실리콘 카바이드 핀(16')은 실리콘 카바이드-온-절연체 기판(10)의 매립 절연 층(14)의 상부 표면과 직접 접촉하는 바닥 표면과, 패턴된 하드 마스크(30')의 바닥 표면과 직접 접촉하는 상부 표면과 그리고 측벽들을 갖는다. 도시한 바와 같이, 각각의 실리콘 카바이드 핀(16')은 실리콘 카바이드 층(16)의 제1의 패턴 되지 않은 부분(a first unpatterned portion)과 접촉하는 제1의 끝 부분(E1)과, 실리콘 카바이드 층(16)의 제2의 패턴 되지 않은 부분(a second unpatterned portion)과 접촉하는 제2의 끝 부분(E2)를 갖는다. 또한 도시한 바와 같이, 복수의 실리콘 카바이드 핀들(16')은 서로에 대하여 평행하게 배열되고 각각의 이웃하는 실리콘 카바이드 핀(16') 사이에는 균일한 공간(uniform space)이 존재한다. 실리콘 카바이드 핀들(16')의 어레이는 따라서 사다리 배열(a ladder arrangement)로 간주될 수 있는데 이 배열에서 각각의 실리콘 카바이드 핀은 상기 사다리의 가로장(rung)을 나타낸다.
[0066] 도 4a-4b에서 도시된 구조는 리소그래피(lithography)와 에칭에 의해서 형성될 수 있다. 구체적으로, 도 4a-4b에서 도시된 구조는 먼저 포토레지스트 재료(도시하지 않음)를 하드 마스크(30)의 상부 표면에 대하여 도포함 (applying)으로써 형성될 수 있다. 포토레지스트 재료는, 포지티브-톤 재료(a positive-tone material), 네거티브-톤 재료(a negative-tone material) 또는 포지티브-톤과 네거티브-톤 재료들 모두의 조합이 될 수 있고, 이는, 예를 들어 스핀-온 코팅(spin-on coating)을 포함하는 모든 종래의 증착 프로세스를 이용하여 형성될 수 있다. 포토레지스트 재료의 도포 다음에, 포토레지스트 재료는 원하는 패턴의 방사선(a desired pattern of radiation) (예를 들어, 마스크를 통한 광조사, 또는 전자 빔 리소그래피)에 노출되고 그 후 포토레지스트 재료는 모든 종래의 레지스트 현상액(developer)를 이용하여 현상된다.
[0067] 하드 마스크(30)의 표면 상의 패턴된 포토레지스트 때문에, 하드 마스크(30)의 보호되지 않는 부분들과 패턴된 포토레지스트에 의해서 덮이지 않은(not covered) 실리콘 카바이드 층(16)의 아래 부분들은 하나 혹은 그 이상의 에칭 프로세스를 이용하여 제거된다. 하드 마스크(30)의 보호되지 않는 부분들과 패턴된 포토레지스트에 의해서 덮이지 않은 실리콘 카바이드 층(16)의 아래 부분들을 제거하는데 사용될 수 있는 하나 혹은 그 이상의 에칭 프로세스들은 건식 에칭, 습식 에칭 또는 이들의 모든 조합을 포함한다. 건식 에칭이 채용될 때, 반응 이온 에칭(RIE), 이온 빔 에칭, 및 플라즈마 에칭 중 하나가 사용될 수 있다. 습식 에칭이 채용될 때, 적어도 하드 마스크(30)의 보호되지 않은 부분들을 제거하는 데 있어서 선택적인 화학 부식액(a chemical etchant)이 사용될 수 있다. 본 출원의 한 실시 예에서, RIE는 하드 마스크(30)의 보호되지 않는 부분들과 패턴된 포토레지스트에 의해서 덮이지 않은 실리콘 카바이드 층(16)의 하부 부분들(underlying portions)을 제거하기 위해 사용될 수 있다.
[0068] 일부 실시 예들에서, 패턴된 포토레지스트는 전체 패터닝 프로세스 동안 상기 구조 위에 남아있다. 본 출원의 다른 실시 예들에서, 패턴된 포토레지스트는 패턴이 하드 마스크(30)으로 전사된(transferred) 후에는 상기 구조로부터 제거된다. 패턴된 포토레지스트가 제거될 때는 애싱(ashing)과 같은 종래의 포토레지스트 제거 프로세싱을 이용하여 제거된다.
[0069] 이제 도 5a-5b를 참조하면, 도 5a-5b는 실리콘 카바이드 핀들(16')의 각각의 노출된 측벽들 상에 그래핀 나노리본들(32)를 형성한 후 도 4a-4b의 구조를 도시한다. "나노리본(nanoribbon)"이라는 용어는 수 나노미터의 폭의 크기(one dimension being a few nanometers wide)를 갖는 직사각형 그래핀 시트(a rectangular graphene sheet)를 표시하기 위해 본 출원 전체에 걸쳐서 사용된다. 조감도에서, 상기 나노리본들은 상기 핀들의 측벽들 상에 위치하며 따라서 보이지 않는다(not visible)는 것에 유의한다.
[0070] 도면들에는 도시하지 않았지만, 본 출원은 한 실시 예를 포함하는데, 이 실시 예에서 적어도 각각의 패턴된 하드 마스크(30')은 그래핀 나노리본들을 형성하기 전에 실리콘 카바이드 핀들(16')의 위로부터 제거된다. 패턴된 하드 마스크들(30')이 제거되면, 그래핀 나노리본이 각각의 실리콘 카바이드 핀의 이제 노출된 상부 표면뿐만 아니라 노출된 측벽들 상에 형성될 수 있다. 이 경우에 그리고 일부 응용들을 위해서, 노출된 SiC 핀 측벽들 및 노출된 상부 표면은 동일 결정 방향(예를 들어, 모두 (100) 표면을 갖는)을 갖도록 핀 방향(the fin orientation)을 선택하기를 원할 수 있음에 유의한다.
[0071] 본 출원 전체에 걸쳐 사용되는 "그래핀(grapheme)"이라는 용어는 벌집 결정 격자(a honeycomb crystal lattice)에 촘촘하게 채워진(densely packed) sp2-결합된 카본 원자들의 한-원자-두께 평면 시트(a one-atom-thick planar sheet of sp2-bonded carbon atoms)를 뜻한다. 그래핀 나노리본들(32)로서 채용된 그래핀은 2-차원(2D) 6각 결정 결합 구조(a two-dimensional (2D) hexagonal crystallographic bonding structure)를 갖는다. 그래핀 나노리본(32)로서 채용될 수 있는 그래핀은 단-층 그래핀(single-layer grapheme)(보통 0.34 nm 두께), 수 개-층 그래핀(few-layer grapheme)(2-10 그래핀 층들), 다수-층 그래핀(multi-layer grapheme)(>10 그래핀 층들), 단-층, 수 개-층, 및 다수-층 그래핀의 복합체(a mixture of single-layer, few-layer, and multi-layer grapheme), 또는 비정질 및/또는 무질서 카본 상들(amorphous and/or disordered carbon phases)로 혼합된 그래핀 층들의 모든 조합으로 구성될 수 있다. 그래핀 나노리본들(32)로서 채용된 그래핀은 또한, 원한다면, 치환형(substitutional), 침입형(interstitial) 및/또는 삽입형(intercalated) 도펀트 종들(dopant species)을 마찬가지로 포함할 수 있다.
[0072] 각각의 실리콘 카바이드 핀(16')의 노출된 측벽들 상에 형성되는 각각의 그래핀 나노리본(32)는 희석된 실레인-함유 분위기에서(in a dilute silane-containing ambient) 제1의 어닐을 수행함에 의해서 각각의 실리콘 카바이드 핀(16)의 노출된 측벽들을 먼저 클리닝(cleaning)함으로써 형성될 수 있다. 각각의 실리콘 카바이드 핀(16')의 노출된 측벽들을 클린하기 위해 사용될 수 있는 제1의 어닐링은 통상적으로 800℃에서 900℃의 온도에서 수행되는데, 810℃에서 825℃의 온도에서 수행되는 것이 더 통상적이다.
[0073] 전술한 바와 같이, 제1의 어닐링은 희석된 실레인-함유 분위기에서 수행된다. "실레인-함유 분위기"라는 말은 일반식 SinH2n +2(여기서 n은 임의의 정수이고, 특히 n은 1부터 4까지의 정수)를 갖는 수소 및 실리콘의 적어도 하나의 화합물(compound)을 포함하는 모든 대기(any atmosphere)를 뜻한다. 실레인-함유 분위기에서 채용될 수 있는 실레인들의 예들에는 실레인(silane)과 디실레인(disilane)이 포함되지만, 이에 한정되지는 않는다.
[0074] 실레인-함유 분위기는 통상적으로 불활성 가스로 희석되며(diluted), 불활성 가스는, 예를 들어 He, Ne, Ar, Kr 및 Xe 중에서 적어도 하나를 포함한다. 한 실시 예에서, 희석된 실레인-함유 분위기 내의 실레인의 컨텐트는 희석된 실레인-함유 분위기의 총량에 기초하여 통상적으로 1% 에서 100%이다. 다른 실시 예에서, 희석된 실레인-함유 분위기 내의 실레인의 컨텐트는 희석된 실레인-함유 분위기의 총량에 기초하여 통상적으로 15% 에서 25%이다.
[0075] 상기 제1의 어닐링을 수행한 후, 제2의 어닐링이 수행되어 그래핀 나노리본들(32)를 각각의 실리콘 카바이드 핀(16')의 노출된 측벽들 상에 성장시킨다. 각각의 실리콘 카바이드 핀(16')을 위해, 두 개의 그래핀 나노리본들이 상기 핀의 대향 하는 측벽 표면들(opposing sidewall surfaces) 상에 형성된다. 상기 제2의 어닐링은 통상적으로 약 1200℃로부터 그 이상의 온도에서 수행되지만, 그 온도는 핸들 웨이퍼(12)의 용융 온도를 넘지 않으며, 제2의 어닐링 온도는 1300℃에서 2000℃까지가 더 통상적이다. 상기 제2의 어닐링 동안, 실리콘이 실리콘 카바이드 핀들(16')의 노출된 측벽들로부터 방출되어(release) 그 위에 그래핀 나노리본들을 형성한다. 형성된 각각의 그래핀 나노리본(32)의 폭은 각각의 실리콘 카바이드 핀(16')의 높이에 의해서 한정된다. 통상적으로, 각각의 그래핀 나노리본(32)의 폭은 0.5nm에서 10nm까지의 범위 내에 있다.
[0076] 이제 도 6a-6b를 참조하면, 도 6a-6b는 자신의 측벽들 상에 그래핀 나노리본들(32)를 포함하는 각각의 실리콘 카바이드 핀(16')의 일부분 위에 게이트 유전체(도시하지 않음) 및 게이트 도체(34)를 포함하는 게이트 구조(350)를 형성한 후의 도 5a-5b의 구조를 도시한다. 상기 게이트 유전체는 도시되지 않았지만, 게이트 도체(34)의 아래에 그리고 매립 절연 층(14)의 위에 위치한다. 또한, 상기 게이트 유전체는 자신의 측벽들 상에 그래핀 나노리본(32)를 포함하는 각각의 실리콘 카바이드 핀(16')을 완전히 둘러싼다.
[0077] 본 출원의 한 실시 예에서, 이 실시 예에 사용될 수 있는 게이트 유전체는 금속 산화물 또는 반도체 산화물을 포함할 수 있다. 사용될 수 있는 게이트 유전체들의 예에는 HfO2, ZrO2, La2O3, Al2O3, TiO2, SrTiO3, LaAlO3, Y2O3,, HfOxNy, ZrOxNy, La2OxNy, Al2OxNy, TiOxNy, SrTiOxNy, LaAl0xNy, Y2OxNy, SiON, SiNx, 이들에 관한 실리케이트(a silicate thereof), 및 이들에 관한 합금(an alloy thereof)이 포함되나, 이에 한정되지는 않는다. 이들 유전체 재료들의 다층 스택들도 또한 게이트 유전체 층으로서 채용될 수 있다. x의 각각 값은 0.5에서 3까지 범위에서 독립적으로 정해지며, y의 각각 값도 0에서 2까지 범위에서 독립적으로 정해진다.
[0078] 채용될 수 있는 게이트 유전체의 두께는 게이트 유전체를 형성하는 데 사용되는 기술에 따라서 달라질 수 있다. 통상적으로, 채용될 수 있는 게이트 유전체는 1nm에서 20nm의 두께를 갖는데, 2nm에서 10nm의 두께가 더 통상적이다.
[0079] 상기 게이트 유전체는 선행 기술에서 잘 알려진 방법들에 의해서 형성될 수 있다. 한 실시 예에서, 상기 게이트 유전체는 증착 프로세스에 의해서 형성될 수 있는데, 사용될 수 있는 증착 프로세스의 예에는, 화학 기상 증착(chemical vapor deposition: CVD), 플라즈마 고급 화학 기상 증착(plasma enhanced chemical vapor deposition: PECVD), 물리 기상 증착(physical vapor deposition: PVD), 분자 빔 증착(molecular beam deposition: MBD), 펄스 레이저 증착(pulsed laser deposition: PLD), 액적 화학 증착(liquid source misted chemical deposition: LSMCD), 및 원자 층 증착(atomic layer deposition: ALD)이 포함된다. 만일 상기 게이트 유전체가 여러 층들의 스택이라면, 그 층들의 일부는 화학 증착 또는 스핀-온 기법(chemical deposition or a spin-on technique)에 의해서 증착될 수 있다.
[0080] 상기 게이트 유전체를 형성한 후, 게이트 도체, 즉 게이트 라인(34)가 형성될 수 있다. 게이트 도체(34)는 모든 도전성 재료를 포함하는데, 이 도전성 재료에는 다결정 실리콘(polycrystalline silicon), 다결정 실리콘 게르마늄(polycrystalline silicon germanium), 원소 금속(an elemental metal)(예를 들어, 텅스텐(tungsten), 티타늄(titanium), 탄탈륨(tantalum), 알루미늄(aluminum), 니켈(nickel), 루테늄(ruthenium), 팔라듐(palladium) 및 플래티넘(platinum)), 적어도 두 금속들의 합금(an alloy of at least two metals), 금속 질화물(a metal nitride)(예를 들어, 텅스텐 질화물(tungsten nitride), 알루미늄 질화물(aluminum nitride), 및 티타늄 질화물(titanium nitride)), 금속 실리사이드(a metal silicide)(예를 들어, 텅스텐 실리사이드(tungsten silicide), 니켈 실리사이드(nickel silicide), 및 티타늄 실리사이드(titanium silicide)) 및 그들의 다층 조합들(multilayered combinations thereof)이 포함되지만, 이들에 한정되지 않는다. 한 실시 예에서, 게이트 도체(34)로서 채용될 수 있는 도전성 재료는 nFET 금속 게이트로 구성될 수 있다. 다른 실시 예에서, 게이트 도체(34)로서 채용될 수 있는 도전성 재료는 pFET 금속 게이트로 구성될 수 있다. nFET 및 pFET 게이트 도체들은 원하는 FET 스레시홀드 전압(Vt)에 기초하여 선택된다. 또 다른 실시 예에서, 게이트 도체(34)로서 채용될 수 있는 도전성 재료는 다결정 실리콘으로 구성될 수 있다. 다결정 실리콘 도전성 재료는 단독으로 사용될 수도 있고, 예를 들어 금속 도전성 재료 및/또는 금속 실리사이드 재료와 같은, 다른 도전성 재료와 함께 사용될 수도 있다.
[0081] 게이트 도체(34)로서 채용되는 도전성 재료는 종래의 증착 프로세스를 이용하여 형성될 수 있으며, 사용될 수 있는 종래 증착 프로세스에는, 예를 들어 화학 기상 증착(chemical vapor deposition: CVD), 플라즈마 고급 화학 기상 증착(plasma enhanced chemical vapor deposition: PECVD), 물리 기상 증착(physical vapor deposition: PVD), 스퍼터링(sputtering), 원자 층 증착(atomic layer deposition: ALD) 및 기타 유사한 증착 프로세스들이 포함된다. Si-함유 재료들이 도전성 재료로서 사용될 때, Si-함유 재료들은 인-시츄 도핑 증착 프로세스(an in-situ doping deposition process)를 이용함에 의해서 또는, 이온 주입(ion implantation) 혹은 가스 페이즈 도핑(gas phase doping)과 같은 단계가 다음에 오는, 증착을 이용함에 의해서 적절한 불순물 내에서 도핑될 수 있으며, 이렇게 해서 적절한 불순물이 Si-함유 재료에 도입된다. 금속 실리사이드가 형성될 때, 종래의 실리사이드화 프로세스(a conventional silicidation process)가 채용된다. 증착된 상태의 도전성 재료는 통상적으로 1nm에서 100nm의 두께를 갖지만, 3nm에서 30nm의 두께가 더욱 통상적이다. 상기 도전성 재료의 증착 다음에는, 상기 도전성 재료는 리소그래피에 의해서 패턴되고 게이트 도체, 즉 게이트 라인(34)로 에칭된다. 상기 도전성 재료의 패터닝 동안 게이트 유전체도 또한 패턴될 수 있다.
[0082] 구체적으로, 도 6a-6b는 듀얼-채널 핀FET를 도시하는데 이는 기판의 표면, 즉 초기 실리콘 카바이드-온-절연체 기판(10)의 매립 절연 층(14) 상에 위치한 적어도 하나의 실리콘 카바이드 핀(16')을 포함한다. 상기 개시된 구조는 또한 적어도 하나의 실리콘 카바이드 핀(16')의 각 노출된 측벽 상에 위치한 그래핀 나노리본(32)를 포함한다. 상기 개시된 구조는 또한 적어도 하나의 실리콘 카바이드 핀(16')에 대하여 수직방향으로 정렬한 게이트 구조(35)를 더 포함한다. 게이트 구조(35)는 또한 각각의 그래핀 나노리본(32)의 일부분을 오버랩하고 적어도 하나의 실리콘 카바이드 핀(16')의 부분 위에 위치한다. 상기 개시된 구조에서, 게이트 구조(35)에 의해서 오버랩된 각각의 그래핀 나노리본(32)의 일부분은 상기 반도체 구조의 채널 영역을 한정한다.
[0083] 도 6a-6b에서 도시한 구조는 또한 소스 영역(38A) 및 드레인 영역(38B)를 포함한다. 소스 영역(38A)는 게이트 구조(35)에 의해서 오버랩되지 않은 각각의 그래핀 나노리본의 한 부분에 위치하며, 한편 드레인 영역(38B)는 게이트 구조(35)에 의해서 오버랩되지 않은 각각의 그래핀 나노리본의 다른 부분에 위치한다, 소스 영역(38A)와 드레인 영역(38B)는 채널 영역에 의해서 연결된다.
[0084] 한 실시 예에서, 소스 영역(38A) 및 드레인 영역(38B)는 게이트 구조(35)에 의해서 오버랩되지 않은 그래핀 나노리본(32)의 부분들의 화학 도핑(n-타입 또는 p-타입)에 의해서 형성될 수 있다. 예를 들어, 그래핀은 질산(nitric acid)에 노출시킴으로써 p-타입이 되도록 도핑될 수 있다. 다른 실시 예에서, 소스 영역(38A) 및 드레인 영역(38B)는 금속 카바이드로 구성되고 이 금속 카바이드는 먼저 Ti, W, Ni, Ta, Co 또는 이들의 합금들(alloys thereof)과 같은 금속 층을 소스/드레인 영역들(38A, 38B)가 형성될 각각의 그래핀 나노리본의 일부분 상에 형성함으로써 형성된다. 상기 금속 층과 상기 그래핀 나노리본은 그 다음 어닐링에 의해서 반응된다. 예를 들어, 약 900℃ 또는 그 보다 더 높은 온도에서 텅스텐 카바이드(WC)를 형성하는 것이 필요하다. 상기 어닐링 다음에는, 모든 반응되지 않은 금속 층은 선택적 에칭 프로세스를 이용하여 제거될 수 있다. 금속 전구체(a metal precursor)를 갖는 화학 기상 증착이 또한 카바이드들을 형성하기 위해 적용될 수 있다.
[0085] 본 출원에서 실리콘 카바이드 핀들의 측벽들 상에 형성될 수 있는 그래핀의 타입은 실리콘 카바이드 핀의 표면 방향(the surface orientation)에 따라 달라짐에 유의해야 한다. 이것은 도 7a-7b에 도시되어 있다. 구체적으로, 도 7a는 (101) 방향에서 노치(a notch)를 갖는 실리콘 카바이드-온-절연체 기판의 가능한 결정 평면들(the possible crystal planes)의 일부를 보여주는 도면이다. 도 7b에서 도시한 바와 같이, 웨이퍼 표면 방향(the wafer surface orientation)과 노치에 관한 핀의 배치(layout)의 선택에 의해서 모든 표면이 <100>이 되는 핀 또는 측벽들이 (110)이 되는 핀을 얻는 것이 가능하다.
[0086] 이제 도 8-18a 및 18b를 참조하면, 이들 도면들은 그래핀 나노리본들이 실리콘 핀의 측벽들 상에 형성되는 본 출원의 다른 실시 예를 도시한다. 구체적으로, 도 8-18a 및 18b는, 선택적으로 더블 게이트 될 수 있는(double gated), 듀얼-채널 핀FET를 제조하는 방법을 제공한다.
[0087] 먼저 도 8을 참조하면, 이 도면은 본 출원의 이 실시 예에서 채용될 수 있는 실리콘-온-절연체 기판(50)을 도시한다. 이 실리콘-온-절연체 기판(50)은, 바닥에서 탑으로, 핸들 기판(52), 매립 절연 층(54) 및 실리콘 층(56)을 포함한다. 도 8에서 도시한 실리콘-온-절연체 기판(50)은 실리콘 카바이드 층(16) 대신에 실리콘 층(56)이 사용된다는 점을 제외하고는 도 1에서 도시한 실리콘 카바이드-온-절연체 기판(10)과 유사함을 관찰할 수 있다. 따라서, 본 출원의 이 실시 예에서 사용된 핸들 기판(52) 및 매립 절연 층(54)을 위한 재료들 및 두께는 전술한 실리콘 카바이드-온-절연체 기판(10)의 핸들 기판(12) 및 매립 절연 층(14)을 위한 재료들 및 두께와 동일하다. 또한 실리콘 카바이드 층(16)을 위한 위에서 주어진 도핑, 결정의 방향, 및 두께에 관한 일반적인 기술은 여기서 실리콘 층(56)을 위해 적용 가능함에 유의한다.
[0088] 또한 실리콘-온-절연체(SOI) 기판(50)은 실리콘 카바이드 대신에 실리콘이 사용된다는 점을 제외하고는 실리콘 카바이드-온-절연체 기판(10)을 형성하는데 있어서 전술한 기술들 중 하나를 사용하여 만들어질 수 있다. 또한, SOI 웨이퍼들의 제조는 성숙한 기술이고 SOI 웨이퍼들은 상업적으로 이용 가능하다.
[0089] 이제 도 9를 참조하면, 이 도면은 실리콘 층(56)의 상부 표면 상에 하드 마스크(58)을 형성한 후의 도 8의 실리콘-온-절연체 기판(50)을 묘사한다. 본 출원의 이 실시 예에서 채용되는 하드 마스크(58)은 하드 마스크(30)을 위해 전술한 하드 마스크 재료들 중 하나를 포함할 수 있다. 또한, 본 출원의 이 실시 예에서 채용되는 하드 마스크(58)은 하드 마스크(30)을 형성하기 위한 전술한 기술들 중 하나를 사용하여 만들어질 수 있으며 하드 마스크(58)의 두께는 하드 마스크(30)을 위해 위에서 제공된 범위 내에 있을 수 있다.
[0090]이제 도 10을 참조하면, 이 도면은 매립 절연체 층(54)의 상부 표면 상에 적어도 하나의 실리콘 핀(56')을 형성한 후의 도 9에서 도시한 구조를 도시한다. 단일 실리콘 핀(56')이 도 10에서 도시되었지만, 복수의 실리콘 핀들(56')이 본 출원의 이전 실시 예에서 형성된 복수의 실리콘 카바이드 핀들(16')과 유사하게 매립 절연 층(54)의 상부 표면 상에 형성될 수 있다. 도시한 바와 같이, 각각의 실리콘 핀(56')은 실리콘 핀(56')의 상부 표면 상에 위치하는 패턴된 하드 마스크(58')을 포함한다. 또한, 각각의 실리콘 핀(56')은 노출된 측벽들을 갖는다.
[0091] 실리콘 핀(56')은 리소그래피(lithography)와 에칭에 의해서 형성될 수 있다. 구체적으로, 도 10에서 도시한 구조는 하드 마스크(58)의 상부 표면에 먼저 포토레지스트 재료(도시하지 않음)를 도포함으로써 형성될 수 있다. 상기 포토레지스트 재료는, 포지티브-톤 재료, 네거티브-톤 재료 또는 포지티브-톤 및 네거티브-톤 재료들 모두의 조합이 될 수 있으며, 이 재료는, 예를 들어 스핀-온 코팅(spin-on coating)을 포함하는 모든 종래의 증착 프로세스를 이용하여 형성될 수 있다. 포토레지스트 재료를 도포한 다음, 포토레지스트 재료는 원하는 패턴의 방사선(a desired pattern of radiation)에 노출되고 그 후 상기 포토레지스트 재료는 종래의 포토레지스트 현상액을 이용하여 현상된다. 하드 마스크(58)의 표면 상에 패턴된 포토레지스트 때문에, 하드 마스크(58)의 보호되지 않은 부분들과 실리콘 층(56)의 하부 부분들은 하나 혹은 그 이상의 에칭 프로세스를 이용하여 제거된다. 상기 하나 혹은 그 이상의 에칭 프로세스들에는 건식 에칭, 습식 에칭 또는 이들의 조합이 포함될 수 있다. 건식 에칭이 채용되는 경우, 반응 이온 에칭(RIE), 이온 빔 에칭, 및 플라즈마 에칭 중 하나가 사용될 수 있다. 습식 에칭이 채용되는 경우, 적어도 하드 마스크(58)의 보호되지 않는 부분들을 제거하는데 선택적인 화학 부식액(a chemical etchant)이 사용될 수 있다. 한 실시 예에서, RIE가 하드 마스크(58)의 보호되지 않는 부분들과 실리콘 층(56)의 하부 부분들을 제거하기 위해 사용될 수 있다.
[0092] 일부 실시 예들에서, 상기 포토레지스트는 전체 패터닝 프로세스 동안 상기 구조 위에 남아있다. 본 출원의 다른 실시 예들에서, 상기 패턴된 포토레지스트는 패턴이 하드 마스크(58)로 전사된 후에 상기 구조로부터 제거된다. 상기 패턴된 포토레지스트가 제거될 때, 애싱(ashing)과 같은 종래의 포토레지스트 제거 프로세싱을 이용하여 제거된다.
[0093] 이제 도 11을 참조하면, 이 도면은 각각의 실리콘 핀(56')의 노출된 측벽들 상에 실리콘 카바이드 핀들(60)을 형성한 후의 도 10에서 도시한 구조를 보여준다. 도시되지는 않았지만, 패턴된 하드 마스크(58')는 실리콘 카바이드 핀을 형성하기 전에 각각의 실리콘 핀(56')의 위에서 제거될 수 있다. 그러한 경우에, 실리콘 카바이드 핀이 실리콘 핀(56') 위에 형성될 수 있다.
[0094] 실리콘 핀(56') 및 하드 마스크(58')은 실리콘 카바이드 핀들(60)에 관하여 선택적으로 제거될 수 있다. 실리콘 핀(56')의 제거는 SiC 핀들(16')이 SiC-온-절연체 층을 패터닝함으로써 형성되는 도 4a에서 도시한 구조와 유사한 구조를 생성한다(produce). 두 구조들 사이에는 일부 다른 점들이 있다: 첫 번째 다른 점은 SiC 핀들(60)의 수가 도 4a의 그것의 두 배라는 것인데, 그 것은 각각의 실리콘 핀(56')이 두 개의 SiC 핀들(60)을 생성하기(yield) 때문이다. 두 번째 다른 점은 SiC 핀들(60)이 하드 마스크 캡을 갖지 않는다는 것이다. SiC 핀들(60)을 생성하는 방법의 한가지 장점은 핀의 두께가 아래에서 설명하는 바와 같이 에피택시(epitaxy)에 의해서 한정된다는 것이다. 에피택시는 통상적으로 핀의 두께에 대해 SiC 층의 리소그래피와 패터닝으로 달성했던 것보다 더 균일한 제어를 가능하게 한다. 도 5-6을 참조할 때 설명했던 단계들의 나머지 단계들이 상기 디바이스 제조를 완성하기 위해 상기 구조에 적용될 수 있다. 도 11-18과 관련된 설명의 나머지 부분은 실리콘 핀(56') 및 하드 마스크(58')(비록 이들이 궁극적으로 더블 게이트 구조를 형성하기 위해 제거되지만)이 유지되는 실시 예에 관하여 설명할 때 제공될 것이다.
[0095] 각각의 실리콘 핀(56')의 노출된 측벽들 상에 형성되는 실리콘 카바이드 핀들(60)은 선택적 에피택셜 성장 프로세스(a selective epitaxial growth process)를 이용하여 형성될 수 있다. 선택적 에피택셜 성장 프로세스가 채용되기 때문에, 실리콘 카바이드 핀들(60)은 그들이 성장한 실리콘 핀(56')의 측벽의 결정 방향과 동일한 결정 방향을 갖는다. 상기 선택적 에피택셜 성장 프로세스는 통상적으로 1200℃에서 1400℃의 온도에서 수행되는데, 1325℃에서 1375℃의 온도에서 성장이 더 통상적이다. 한 실시 예에서, 실리콘 핀(56')의 측벽들 상에서 실리콘 카바이드 핀들(60)을 형성하는데 사용되는 상기 선택적 에피택셜 성장 프로세스는 실리콘과 카본 모두를 포함하는 적어도 하나의 전구체(precursor)를 포함한다. 다른 실시 예에서, 실리콘 핀(56')의 측벽들 상에서 실리콘 카바이드 핀들(60)을 형성하는데 사용되는 상기 선택적 에피택셜 성장 프로세스는 카본을 포함하는 제2 전구체와 실리콘을 포함하는 제1 전구체를 포함한다. 전술한 실시 예들 모두에서, 상기 전구체(들)은 단독으로 사용될 수도 있고 또는 불활성 가스와 혼합하여 사용될 수도 있다.
[0096] 실리콘 핀(56')의 노출된 측벽들 상에 형성되는 실리콘 카바이드 핀들(60)은 실리콘 핀(56')의 측벽들로부터 측면 바깥으로(laterally outward) 1nm에서 10nm 범위에서 연장되는 두께를 가지며, 두께는 1nm에서 5nm 범위가 더 통상적이다. 실리콘 카바이드 핀들(60)의 높이는 이전에 형성되었던 실리콘 핀(56')의 높이에 따라 좌우된다.
[0097] 이제 도 12를 참조하면, 이 도면은 각각의 실리콘 카바이드 핀(60)의 노출된 측벽들 상에 한 층의 그래핀을 형성한 후의 도 11의 구조를 도시한다. 상기 그래핀 층은 여기서 그래핀 나노리본(62)라 한다.
[0098] 본 출원의 이 실시 예의 그래핀 나노리본들(62)는 본 출원의 이전 실시 예에서 그래핀 나노리본들(32)를 형성할 때 채용되었던 동일 기술을 이용하여 형성된다. 다시 말하면, 본 출원의 이 실시 예의 그래핀 나노리본들(62)는 먼저 각각의 실리콘 카바이드 핀(60)의 노출된 측벽들을 클린하고 희석된 실레인-함유 분위기에서 제1 어닐링을 수행함으로써 각각의 실리콘 카바이드 핀(60)의 노출된 측벽들 상에 형성될 수 있다. 상기 제1 어닐링 온도와 그래핀 나노리본들(32)를 형성할 때 사용된 실레인-함유 분위기가 그래핀 나노리본들(62)를 형성하기 위해 여기서 사용될 수 있다.
[0100] 상기 제1 어닐링을 수행한 후, 제2 어닐링이 수행되어 그래핀 나노리본들(62)를 각각의 실리콘 카바이드 핀(60)의 노출된 측벽들 상에서 성장시킨다. 제2 어닐링 온도는 그래핀 나노리본들(32)를 형성하기 위해 전술한 범위 내에 있지만, 실리콘의 용융 온도인 1414℃보다는 더 낮게 유지된다. 제2 어닐링 동안, 실리콘은 실리콘 카바이드 핀들(60)의 노출된 측벽들로부터 방출되어서 그 위에 그래핀 나노리본들(62)를 형성한다. 형성되는 각각의 그래핀 나노리본(62)는 실리콘 카바이드 핀(60)의 표면으로부터 측면 바깥으로 하나의 단층(monolayer)에서 여섯 개의 단층들의 범위에서 연장되는 두께를 갖는데, 하나 또는 두 개의 단층들이 더 통상적이다. 각각의 그래핀 나노리본(62)의 높이는 실리콘 카바이드 핀들(60) 모두의 높이에 의해서 결정된다.
[0101] 도 13-14를 참조하면, 이들 도면들은 제1 게이트 유전체(64)와 그 위에 위치하는 제1 게이트 도체(66)을 포함하는 제1 게이트 구조(65)를 형성한 후의 도 12에서 도시한 구조를 보여준다. 도 13 및 14에서 도시한 제1 게이트 유전체(64) 및 제1 게이트 도체(66)은 전술한 이전 실시 예에서 게이트 유전체 및 게이트 도체(34)를 형성하기 위해 전술한 재료들과 두께를 포함한다. 또한, 도 13 및 14에서 도시한 제1 게이트 유전체(64) 및 제1 게이트 도체(66)은 본 출원의 이전 실시 예에서 게이트 유전체 및 게이트 도체(34)를 형성하는 데 있어서 전술한 프로세스들 중 하나를 이용하여 형성된다.
[0102] 도 13-14에서 도시한 구조는 기판, 즉 초기 실리콘-온-절연체 기판(50)의 매립 절연 층(54)의 표면 상에 위치하는 적어도 하나의 실리콘 핀(56')를 포함한다. 상기 개시된 구조는 또한 적어도 하나의 실리콘 핀(56')의 각각의 노출된 측벽 상에 위치한 실리콘 카바이드 핀(60)과 각각의 실리콘 카바이드 핀(60)의 측벽 상에 위치한 그래핀 나노리본(62)를 포함한다. 상기 개시된 구조는 또한 각각의 실리콘 카바이드 핀(60) 및 적어도 하나의 실리콘 핀(56')에 대하여 수직방향으로 정렬된 게이트 구조(65)를 더 포함한다. 게이트 구조(65)는 또한 각각의 그래핀 나노리본(62)의 일부분을 오버랩하고 각각의 실리콘 카바이드 핀(60)과 적어도 하나의 실리콘 핀(56')의 일부분 위에 위치한다. 게이트 구조(65)에 의해서 오버랩된 각각의 그래핀 나노리본(62)의 부분은 상기 반도체 구조의 채널 영역을 한정한다(define).
[0103] 이제 도 15를 참조하면, 이 도면은 평탄화 유전체 층(68)을 형성하고 그 구조를 평탄화하여 패턴된 하드 마스크(58')의 상부 표면 상에서 멈춘 후의 도 14에서 도시한 구조를 보여준다. 본 출원의 이 실시 예에서 채용된 평탄화 유전체 층(68)은 Si, C, O 및 H (SiCOH 또는 다공의 pSiCOH), SiN, SiC:H, SiCN:H, 열경화 폴리아릴렌 에테르들(thermosetting polyarylene ethers), 또는 이들의 다층들(multilayers thereof)을 포함하는 포토레지스트 재료, SiO2, 도핑된 실리케이트 글래스(a doped silicate glass), 실세스퀴옥산(a silsesquioxane), C 도핑된 산화물(a C doped oxide)(즉, 유기실리케이트들(organosilicates))을 포함할 수 있다. "폴리아릴렌(polyarylene)"이란 용어가 이 출원에서 사용될 때는, 결합들(bonds), 붙은 고리들(fused rings), 또는, 예를 들어 산소(oxygen), 황(sulfur), 술폰(sulfone), 황산화물(sulfoxide), 카르보닐(carbonyl) 및 이와 유사한 것과 같은, 불활성 연결기들(inert linking groups)에 의해서 함께 연결되는 아릴 모이어티(aryl moieties) 또는 불활성으로 치환된 아릴 모이어티(inertly substituted aryl moieties)를 의미한다.
[0104] 평탄화 유전체 층(68)은, 예를 들어 스핀-온 코팅(spin-on coating), 화학 기상 증착, 화학 고급 기상 증착 및 화학 용액 증착을 포함하는 종래의 증착 프로세스를 이용하여 형성될 수 있다. 평탄화 전에 형성되는 평탄화 유전체 층(68)의 두께는 패턴된 하드 마스크(58') 위에 위치하는 게이트 구조(65)의 상부 표면이 평탄화 유전체 재료(68)로 덮이면 변화할 수 있다.
[0105] 평탄화 유전체 층(68)을 형성한 후, 평탄화 유전체 층(68)은 평탄화되어 패턴된 하드 마스크(58')의 상부 표면 상에 멈춘다. 도 15에서 도시한 구조를 형성하는 데 사용된 평탄화 단계는 화학 기계적 평탄화 및/또는 연마(chemical mechanical planarization and/or grinding)를 포함할 수 있다. 상기 평탄화 프로세스는 도 15에서 도시한 구조를 제공하고 이 구조에서 평탄화 유전체 층(68), 제1 게이트 도체(66), 하드 마스크(58') 및 제1 게이트 유전체(64)의 상부 표면들은 서로 각각 같은 평면(coplanar)에 있다.
[0106] 이제 도 16을 참조하면, 이 도면은 도 15의 구조로부터 패턴된 하드 마스크(58') 및 실리콘 핀(56')을 선택적으로 제거하고 패턴된 하드 마스크(58') 및 상기 실리콘 핀(56')에 의해서 이전에 점유되었던 적어도 그 영역에 제2 게이트 도체(70)(제2 게이트 도체(70)은 상기 구조의 제2 게이트 라인을 나타낸다)을 형성한 후의 도 15의 구조를 보여준다.
[0107] 패턴된 하드 마스크(58') 및 실리콘 핀(56')은 하나 혹은 그 이상의 선택적인 에칭 프로세스들을 이용하여 제거될 수 있다. 다시 말하면, 패턴된 하드 마스크(58') 및 실리콘 핀(56')은 단일 에칭 단계를 이용하여 선택적으로 제거될 수도 있고, 또는 다수의 에칭 단계들(multiple etching steps)을 사용하여 패턴된 하드 마스크(58')을 먼저 선택적으로 제거하고 그 다음 실리콘 핀(56')을 제거할 수도 있다. 본 출원의 한 실시 예에서, 습식 에칭을 사용하여 패턴된 하드 마스크(58')을 상기 구조로부터 선택적으로 제거하고, 실리콘 핀(56') 위에서 멈추며, 그 후에 RIE를 사용하여 실리콘 핀(56')을 상기 구조로부터 선택적으로 제거할 수 있다. 더 구체적으로, HBr 기반의 케미스트리(an HBr based chemistry)를 사용하여 실리콘 핀(56')을 평탄화 유전체 재료(68) 및 제1 게이트 유전체(64)에 관하여 선택적으로 에칭할 수 있다.
[0108] 패턴된 하드 마스크(58') 및 실리콘 핀(56')를 상기 구조로부터 선택적으로 제거한 후에, 제2 게이트 도체(70)을 패턴된 하드 마스크(58') 및 실리콘 핀(56')에 의해서 이전에 점유되었던 적어도 그 영역에 형성하고; 제2 게이트 도체(70)은 또한 제1 게이트 도체(66)의 상부 표면 및 평탄화 유전체 층(68)의 상부 표면 위로 연장할 수 있다.
[0109] 제2 게이트 도체(70)은 제1 게이트 도체(66)과 동일 또는 다른 도전성 재료로 구성될 수 있다. 또한, 제2 게이트 도체(70)은 제1 게이트 도체(66)을 위해 전술한 증착 프로세스들 중 하나를 이용하여 형성될 수 있는데 증착 후 그 증착된 도전성 재료는 리소그래피와 에칭에 의해서 패턴되어 도 16에서 도시한 바와 같은 제2 게이트 도체(70)을 형성할 수 있다. 도 16에 도시한 구조는 그래핀 채널들을 갖는 더블-게이트 FET(a double-gate FET with graphene channels)이다.
[0110] 이제 도 17을 참조하면, 이 도면은 이 실시 예의 기본 프로세싱 단계들을 이용하여 형성될 수 있는 다른 가능한 구조를 나타낸다. 구체적으로는, 도 15에서 도시한 구조를 먼저 형성하고 그 다음 패턴된 하드 마스크(58') 및 실리콘 핀(60')을 도 16에서 도시한 구조에 관하여 전술한 하나 또는 그 이상의 에칭 프로세스들을 이용하여 선택적으로 제거한다. 패턴된 하드 마스크(58') 및 실리콘 핀(60')을 상기 구조로부터 선택적으로 제거한 후, 제2 게이트 유전체(72) 및 제2 게이트 도체(70)을 포함하는 제2 게이트 구조(71)을 패턴된 하드 마스크(58') 및 실리콘 핀(56')에 의해서 이전에 점유되었던 적어도 그 영역에 형성하고; 제2 게이트 도체(70)의 일부분은 평탄화 유전체 층(68)의 상부 표면 및 제1 게이트 도체(66)의 상부 표면 위로 연장할 수 있다. 제2 게이트 유전체(72)는 각각의 실리콘 카바이드 핀(60)의 측벽들과 제1 게이트 유전체(64)의 측벽들을 접촉한다(abut). 또한, 이 구조에서, 제2 게이트 도체(70)의 하부(lower portion)는 매립 절연 층(54)의 상부 표면을 접촉한다.
[0111] 제2 게이트 유전체(72)는 제1 게이트 유전체(64)를 위해 전술한 유전체 재료들 중 하나를 포함할 수 있다. 한 실시 예에서, 제2 게이트 유전체(72)는 제1 게이트 유전체(64)와 다른 게이트 유전체 재료이다. 다른 실시 예에서, 제2 게이트 유전체(72) 및 제1 게이트 유전체(64)는 동일 유전체 재료로 구성된다. 제2 게이트 유전체(72)는 제1 게이트 유전체(64)를 형성하는데 사용된 전술한 프로세스들 중 하나를 이용하여 형성될 수 있다.
[0112] 제2 게이트 도체(70)은 제1 게이트 도체(66)을 위한 전술한 도전성 재료들 중 하나를 포함할 수 있다. 한 실시 예에서, 제2 게이트 도체(70)은 제1 게이트 도체(66)과 다른 도전성 재료이다. 다른 실시 예에서, 제2 게이트 도체(70) 및 제1 게이트 도체(66)은 동일 도전성 재료로 구성된다. 제2 게이트 도체(70)은 제1 게이트 도체(66)을 형성하기 위한 전술한 프로세스를 이용하여 형성될 수 있다.
[0113] 이제 도 18a-18b를 참조하면, 이 도면들은 이 실시 예의 기본 프로세싱 단계들을 이용하여 형성될 수 있는 다른 가능한 구조를 나타낸다. 도 18a-18b에서 도시한 구조들은 그래핀 채널들을 갖는 더블 게이트 FET들이다. 도 18a에서 묘사한 실시 예에서, 제1 및 제2 게이트 도체들은 전기적으로 연결되어 있다. 도 18b에서 묘사한 실시 예에서, 제1 및 제2 게이트 도체들은 전기적으로 연결되어 있지 않다. 도 18a-18b에서 도시한 두 개의 구조는 모두 도 15에서 도시한 구조를 먼저 제공함에 의해서 형성될 수 있다. 그 다음, 패턴된 하드 마스크(58') 및 실리콘 핀(56')을 도 16에서 도시한 구조에 관하여 전술한 하나 혹은 그 이상의 에칭 프로세스들을 이용하여 상기 구조로부터 선택적으로 제거한다.
[0114] 패턴된 하드 마스크(58') 및 실리콘 핀(56')을 상기 구조로부터 선택적으로 제거한 후, 실리콘 카바이드 핀들(60)을, 예를 들어, 핫 포스포릭(hot phosphoric)(180℃에서 H3PO4), 또는 SF6에 의한 플라즈마 에치(plasma etch with SF6)와 같은, 등방성 에칭 프로세스(an isotropic etching process)를 이용하여 상기 구조로부터 선택적으로 제거한다.
[0115] 실리콘 카바이드 핀들(60)을 상기 구조로부터 선택적으로 제거한 후, 제2 게이트 유전체(72) 및 제2 게이트 도체(70)을 포함하는 제2 게이트 구조(71)을 실리콘 카바이드 핀들(60), 패턴된 하드 마스크(58') 및 상기 실리콘 핀(56')에 의해서 이전에 점유되었던 적어도 그 영역에 형성한다. 한 실시 예에서 그리고 도 18a에서 도시한 바와 같이, 제2 게이트 도체(70)의 일부분은 평탄화 유전체 층(68)의 상부 표면 및 제1 게이트 도체(66)의 상부 표면 위로 연장할 수 있다. 도 18a에서 도시한 실시 예에서, 두 개의 게이트들은 전기적으로 연결된다. 다른 실시 예에서 그리고 도 18b에서 도시한 바와 같이, 제2 게이트 도체(70)은 적어도 제1 게이트 도체(66)의 상부 표면 위로 연장하지 않는다. 도 18b에서 도시한 실시 예에서, 두 개의 게이트들은 전기적으로 분리되어 있다. 어느 구조에서든지, 제2 게이트 유전체(72)는 그래핀 나노리본들(62)의 측벽들 및 제1 게이트 유전체(64)의 측벽들과 접촉한다. 또한, 이들 구조들에서, 제2 게이트 유전체(72)는 제2 게이트 도체(70) 아래에도 존재한다(lie). 따라서, 제2 게이트 도체(70)의 하부는 제2 게이트 유전체(72)의 일부분에 의해서 매립 절연 층(54)로부터 분리된다.
[0116] 제2 게이트 유전체(72)는 제1 게이트 유전체(64)를 위한 전술한 유전체 재료들 중 하나를 포함할 수 있다. 한 실시 예에서, 제2 게이트 유전체(72)는 제1 게이트 유전체(64)와 다른 게이트 유전체 재료이다. 다른 실시 예에서, 제2 게이트 유전체(72) 및 제1 게이트 유전체(64)는 동일 유전체 재료로 구성된다. 제2 게이트 유전체(72)는 제1 게이트 유전체(64)를 형성하는 데 사용된 전술한 프로세스들 중 하나를 이용하여 형성될 수 있다.
[0117] 제2 게이트 도체(70)은 제1 게이트 도체(66)을 위한 전술한 도전성 재료들 중 하나를 포함할 수 있다. 한 실시 예에서, 제2 게이트 도체(70)은 제1 게이트 도체(66)과 다른 도전성 재료이다. 다른 실시 예에서, 제2 게이트 도체(70) 및 제1 게이트 도체(66)은 동일 도전성 재료로 구성된다. 제2 게이트 도체(70)은 제1 게이트 도체(66)을 형성하기 위한 전술한 프로세스를 이용하여 형성될 수 있다.
[0118] 도 16-18a 및 18b에서 도시한 구조들은 기판, 즉 오리지널 실리콘-온-절연체 기판의 매립 절연 층(54)의 표면 상에 위치한 공간분리된 그래핀 나노리본들의 적어도 한 쌍을 포함한다. 이 구조는 또한 각각의 공간분리된 나노리본의 한 측벽 상에 위치한 제1 게이트 구조(65)를 포함하고, 제1 게이트 구조(65)를 함유하는 각각의 그래핀 나노리본의 측벽들은 서로 마주보지 않는다(not facing). 상기 구조는 또한 제1 게이트 구조(65)와 공간분리된 그래핀 나노리본들의 적어도 한 쌍 사이에 위치하는 제2 게이트 구조(71)의 적어도 게이트 도체(70)에 인접하여 위치하는 평탄화 유전체 재료(68)을 더 포함한다. 일부 실시 예들에서는, 제2 게이트 구조(71)의 게이트 도체(70)의 윗부분은 제1 게이트 구조(65)의 상부 표면과 접촉할 수 있고, 한편 다른 실시 예들에서는 제2 게이트 도체(70)은 제1 게이트 구조(65)의 상부 표면과 접촉하지 않는다.
[0119] 이제 도 19a, 19b, 20a, 20b, 21a 및 21b를 참조하면, 이들 도면들은 본 출원의 다른 실시 예를 보여주는데, 이 실시 예에서 카본 나노튜브들(carbon nanotubes)이 실리콘 카바이드 나노와이어들(silicon carbide nanowires)로부터 형성된다. 구체적으로, 본 출원의 이 실시 예는 게이트-올-라운드 카본 나노튜브 FET(a gate-all-round carbon nanotube FET)를 형성하는 방법을 제공한다.
[0120] 이 실시 예는 먼저 도 1에서 도시한 실리콘 카바이드-온-절연체 기판(10)을 제공하는 단계에 의하여 시작한다. 다음은, 복수의 매달린(suspended) 실리콘 나노와이어들(80)을, 예를 들어, 도 19a-19b에서 도시한 바와 같은 구조를 제공하는 구조의 적어도 한 영역에 형성한다. 사다리 형태의 어레이 배열(a ladder type array arrangement)로 정렬된 복수의 매달린 실리콘 카바이드 나노와이어들이 기술되고 도시되지만, 본 출원은 또한 단일의 매달린 카바이드 나노와이어가 형성되는 때의 실시 예도 고려한다.
[0121] 매달린 실리콘 카바이드 나노와이어들(80)이 리소그래피와 에칭에 의해서 형성되고 각각의 실리콘 카바이드 나노와이어 아래로 매립 절연 층(14)의 움푹 들어간 부분들(recessing portions)이 형성된다. 각각의 매달린 실리콘 카바이드 나노와이어(80)은 노출된 상부, 하부 및 측벽들 표면(upper, lower and sidewalls surfaces that are bare)을 갖는다. 도시한 바와 같이, 복수의 매달린 실리콘 카바이드 나노와이어들(80)은 실리콘 카바이드 층(16)의 제1의 패턴되지 않은 부분(a first unpatterned portion)과 접촉하는 제1의 끝 부분(E1)과 실리콘 카바이드 층(16)의 제2의 패턴되지 않은 부분(a second unpatterned portion)과 접촉하는 제2의 끝 부분(E2)을 갖는다. 또한, 도시한 바와 같이, 복수의 매달린 실리콘 카바이드 나노와이어들(80)은 서로에 대하여 평행하게 배열되어 있고 균일한 공간이 각각의 이웃하는 실리콘 카바이드 나노와이어(80) 사이에 존재한다.
[0122] 전술한 바와 같이, 도 19a-19b에서 도시한 구조는 리소그래피와 복수의 매달리지 않은(unsuspended) 실리콘 카바이드 나노와이어를 에칭하는 것과 그 후 각각의 매달리지 않은 나노와이어 아래의 매립 절연 층의 부분들을 제거하는 것에 의해서 형성될 수 있다. 구체적으로, 도 19a-19b에서 도시한 구조는 첫 번째로 포토레지스트 재료(도시되지 않음)를 실리콘 카바이드 층(16)의 상부 표면에 도포함으로써 형성된다. 포토레지스트 재료는, 포지티브-톤 재료, 네거티브-톤 재료 또는 포지티브-톤 재료 및 네거티브-톤 재료 모두의 조합이 될 수 있고, 이는, 예를 들어, 스핀-온 코팅을 포함하는 종래의 증착 프로세스를 이용하여 형성될 수 있다. 포토레지스트 재료의 도포 다음에, 그 포토레지스트 재료는 원하는 패턴의 방사선에 노출되고 그 후에 그 포토레지스트 재료는 종래의 포토레지스트 현상액을 이용하여 현상된다. 실리콘 카바이드 층(16)의 표면 상의 패턴된 포토레지스트 때문에, 실리콘 카바이드 층(16)의 보호되지 않는 부분들은 에칭 프로세스를 이용하여 제거된다. 상기 에칭 프로세스들은 건식 에칭 또는 습식 에칭을 포함할 수 있다. 건식 에칭이 채용될 때, 반응 이온 에칭, 이온 빔 에칭, 및 플라즈마 에칭 중 하나가 사용될 수 있다. 습식 에칭이 채용될 때, 실리콘 카바이드 층(16)의 보호되지 않은 부분들을 제거하는 데 있어서 선택적인 화학 부식액(a chemical etchant)이 사용될 수 있다. 한 실시 예에서, SF6 기반 케미스트리(SF6 based chemistry)가 포토레지스트로 덮이지 않은 실리콘 카바이드 층(16)의 보호되지 않는 부분들을 제거하기 위해 사용될 수 있다. 실리콘 카바이드 층(16)을 패터닝 한 후, 패턴된 포토레지스트는 애싱(ashing)과 같은 종래 포토레지스트 제거 프로세싱을 이용하여 제거된다.
[0123] 매달리지 않은 실리콘 카바이드 나노와이어들의 어레이를 형성한 후, 각각의 실리콘 카바이드 나노와이어 아래의 매립 절연 층(14)는, 예를 들어 습식 에칭과 같은, 등방성 에칭 프로세스(an isotropic etching process)를 이용하여 제거된다. 더 구체적으로는, 만일 매립 절연 층(14)가 SiO2라면, 희석된 HF(DHF)가 상기 나노와이어들을 선택적으로 아래를 잘라내어(undercut) 매달리게 하기(suspend) 위해 사용될 수 있다.
[0124] 형성되는 각각의 매달린 실리콘 카바이드 나노와이어(80)은 5nm에서 200nm의 길이를 갖는데, 20nm에서 100nm의 길이가 더 통상적이다. 각각의 매달린 실리콘 카바이드 나노와이어(80)의 높이는 오리지널 실리콘 카바이드 층(16)의 두께에 따라 달라진다. 이 출원 전체에 걸쳐 사용되는 "나노와이어(nanowire)"라는 용어는 길이 크기(the length dimension)보다 몇 배 더 적은 폭과 높이 크기를 갖는 직사각형 막대(a rectangular bar)를 뜻한다. 와이어 크기들은 통상적으로 나노미터 스케일이기 때문에, 이를 나노와이어라 한다.
[0125] 이제 도 20a-20b를 참조하면, 이 도면은 복수의 매달린 실리콘 카바이드 나노와이어들(80)의 모든 노출된 표면들 상에 그래핀 코팅(82)를 형성한 후의 도 19a-19b의 구조를 도시한다; 그래핀으로 코팅된 나노와이어들은 여기서 카본 나노튜브들(carbon nanotubes)(84)라 한다. 또한 그래핀 코팅(82')는 매달린 실리콘 카바이드 나노와이어들(80)로 이전에 패턴되지 않았던 실리콘 카바이드 층(16)의 상부 표면 상에 형성됨이 관찰된다. 그래핀 코팅(82')로 코팅되는 실리콘 카바이드 층(16)을 포함하는 영역들(areas)은 상기 구조의 소스 및 드레인 영역들(regions)로 프로세스될 수 있다. 소스 및 드레인 영역들이 후속적으로 형성되는 영역을 후속의 도면들에서는 엘리먼트(88)로 라벨을 붙인다.
[0126] 그래핀 코팅(82, 82')은 그래핀 나노리본(32)를 형성하기 위한 전술한 동일 기술을 이용하여 형성된다. 다시 말하면, 상기 노출된 실리콘 카바이드 나노와이어 표면들은 희석된 실레인 분위기에서 어닐링에 의해서 먼저 클린된다. 상기 실리콘 카바이드 나노와이어의 노출된 표면들을 클린한 후, 제2의 어닐링을 사용하여 모든 노출된 실리콘 카바이드 표면들 상에 그래핀 코팅을 형성한다.
[0127] 이제 도 21a-21b를 참조하면, 이 도면은 각각의 카본 나노튜브의 부분 위에 게이트 유전체(도시하지 않음) 및 게이트 도체(90)을 포함하는 게이트 구조(89)를 형성한 후의 도 20a-20b에서 도시한 구조를 도시한다. 이 실시 예에서 채용되는 게이트 유전체는 도 6a-6b에 관하여 전술한 게이트 유전체 재료들 중 하나를 포함할 수 있다. 또한, 게이트 도체(90)은 게이트 도체(34)를 위한 전술한 도전성 재료들 중 하나를 포함할 수 있다. 이 실시 예의 게이트 유전체 및 게이트 도체(90)은 도 6a-6b에서의 게이트 유전체 및 게이트 도체(34)를 형성하기 위한 전술한 프로세스들 중 하나를 이용하여 형성될 수 있다. 상기 게이트 유전체 및 상기 게이트 도체는 상기 매달린 카본 나노튜브를 둘러싸고 있으며 게이트-올-어라운드 구조(a gate-all-around structure)를 형성한다.
[0128] 도 21a-21b에서 도시한 구조는, 기판, 즉 초기 실리콘 카바이드-온-절연체 기판(10)의 매립 절연체 층(14)의 표면 위에 위치한 적어도 하나의 매달린 카본 나노튜브(84)를 포함한다. 상기 구조는 또한 적어도 하나의 매달린 카본 나노튜브(84)에 대하여 수직방향으로 정렬된 게이트 구조(89)를 더 포함한다. 게이트 구조(89)는 또한 적어도 하나의 매달린 카본 나노튜브(84)의 일부분을 둘러싸고, 상기 게이트 구조(89)에 의해서 둘러싸인 적어도 하나의 매달린 카본 나노튜브(84)의 부분들은 상기 반도체 구조의 채널 영역을 한정한다.
[0129] 소스 및 드레인 영역들(88)은 상기 실리콘 카바이드 층의 패턴되지 않은 부분들(the non-patterned portions) 및 상기 게이트 영역 바깥으로 연장되는 상기 카본 나노튜브의 부분 위의 그래핀 영역들에서 형성될 수 있다. 상기 게이트 영역 바깥의 상기 카본 나노튜브와 상기 패턴되지 않은 SiC 위의 상기 그래핀은 화학 도핑에 의해서 도핑될 수 있고, WC와 같은, 금속 카바이드를 형성하도록 반응될 수 있다.
[0130] 본 출원은 다양한 실시 예들에 관하여 특별히 도시되고 기술되었지만, 당업자들은 본 출원의 정신과 범위를 벗어남이 없이 그 형식과 세부 사항들에서 전술한 그리고 기타의 변경들이 만들어질 수 있음을 이해할 것이다. 따라서, 본 출원은 기술되고 도시된 정확한 형식들 및 세부 사항들에만 한정되는 것이 아니고 첨부된 청구항들의 범위 내에 해당한다는 것을 의도하고 있다.

Claims (1)

  1. 반도체 구조를 형성하는 방법에 있어서, 상기 방법은:
    기판의 표면 상에서 적어도 노출된 측벽들을 갖는 적어도 하나의 실리콘 카바이드 핀을 제공하는 단계 ― 상기 적어도 하나의 실리콘 카바이드 핀을 제공하는 단계는 실리콘 카바이드-온-절연체 기판을 제공하는 단계, 상기 실리콘 카바이드-온-절연체 기판 상에 실리콘 카바이드 층을 패턴하는 단계, 실리콘-온-절연체 기판의 실리콘 층으로부터 적어도 하나의 실리콘 핀을 형성하는 단계, 상기 실리콘 핀의 각각의 측벽 상에 실리콘 카바이드 핀을 에피텍셜 성장시키는 단계 및 상기 실리콘 카바이드 핀이 성장된 후 상기 실리콘 핀을 제거하는 단계를 포함함 ―;
    상기 실리콘 카바이드 핀의 각각의 노출된 측벽(bare sidewall) 상에 그래핀 나노리본을 형성하는 단계 ― 상기 복수의 그래핀 나노리본을 형성하는 단계는 1200℃로부터 그 이상의 온도, 그러나 상기 기판의 용융점(the melting point)를 넘지 않는 온도에서 어닐링(annealing)하는 단계를 포함함 ―;
    상기 복수의 그래핀 나노리본에 인접하여 적어도 하나의 게이트 구조를 형성하는 단계;
    상기 게이트 구조에 의해서 오버랩되지 않는 상기 그래핀 나노리본의 일부분 상에 소스 영역을 형성하는 단계; 및
    상기 게이트 구조에 의해서 오버랩되지 않는 상기 그래핀 나노리본의 다른 일부분 상에 드레인 영역을 형성하는 단계를 포함하는,
    방법.
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Families Citing this family (72)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8969154B2 (en) * 2011-08-23 2015-03-03 Micron Technology, Inc. Methods for fabricating semiconductor device structures and arrays of vertical transistor devices
US9087691B2 (en) * 2011-09-16 2015-07-21 Institute of Microelectronics, Chinese Academy of Sciences Method for manufacturing graphene nano-ribbon, mosfet and method for manufacturing the same
US8575009B2 (en) * 2012-03-08 2013-11-05 International Business Machines Corporation Two-step hydrogen annealing process for creating uniform non-planar semiconductor devices at aggressive pitch
US8772098B2 (en) * 2012-06-15 2014-07-08 International Business Machines Corporation Transport conduits for contacts to graphene
US8580634B1 (en) * 2012-09-11 2013-11-12 Globalfoundries Inc. Methods of forming 3-D semiconductor devices with a nanowire gate structure wherein the nanowire gate structure is formed prior to source/drain formation
US8846477B2 (en) * 2012-09-27 2014-09-30 Globalfoundries Inc. Methods of forming 3-D semiconductor devices using a replacement gate technique and a novel 3-D device
CN103811343B (zh) * 2012-11-09 2016-12-21 中国科学院微电子研究所 FinFET及其制造方法
US8932919B2 (en) * 2012-11-21 2015-01-13 International Business Machines Corporation Vertical stacking of graphene in a field-effect transistor
DE102012221932A1 (de) * 2012-11-30 2014-06-05 Leibniz-Institut für Festkörper- und Werkstoffforschung e.V. Aufgerollte, dreidimensionale Feldeffekttransistoren und ihre Verwendung in der Elektronik, Sensorik und Mikrofluidik
US8847311B2 (en) * 2012-12-31 2014-09-30 Infineon Technologies Ag Semiconductor device and method of manufacturing a semiconductor device
US8933528B2 (en) * 2013-03-11 2015-01-13 International Business Machines Corporation Semiconductor fin isolation by a well trapping fin portion
US8853019B1 (en) 2013-03-13 2014-10-07 Globalfoundries Inc. Methods of forming a semiconductor device with a nanowire channel structure by performing an anneal process
US9678036B2 (en) * 2013-03-15 2017-06-13 The Regents Of The University Of California Graphene-based gas and bio sensor with high sensitivity and selectivity
US9059013B2 (en) 2013-03-21 2015-06-16 International Business Machines Corporation Self-formation of high-density arrays of nanostructures
KR101589546B1 (ko) * 2013-12-26 2016-01-29 전자부품연구원 시인성이 개선된 투명 전도막 및 이의 제조방법
US9231045B2 (en) * 2013-04-30 2016-01-05 GlobalFoundries, Inc. Methods for fabricating integrated circuits with polycrystalline silicon resistor structures using a replacment gate process flow, and the integrated circuits fabricated thereby
US8952420B1 (en) 2013-07-29 2015-02-10 Stmicroelectronics, Inc. Method to induce strain in 3-D microfabricated structures
CN104425599B (zh) * 2013-08-27 2018-12-21 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管及其形成方法
US9099559B2 (en) 2013-09-16 2015-08-04 Stmicroelectronics, Inc. Method to induce strain in finFET channels from an adjacent region
US9318323B2 (en) 2013-10-18 2016-04-19 Globalfoundries Inc. Semiconductor devices with graphene nanoribbons
DE202013011466U1 (de) * 2013-12-23 2014-03-12 Christian Stroetmann Elektronische Anzeige, die auf der nanohalbleiterkristallbasierten beziehungsweise auantenpunktbasierten, lichtemittierenden Diode (kurz QLED) basiert
CN103832963B (zh) * 2014-01-15 2015-12-09 华中科技大学 一种微气泡发生器的制备方法
US9236477B2 (en) 2014-02-17 2016-01-12 Globalfoundries Inc. Graphene transistor with a sublithographic channel width
KR101831017B1 (ko) * 2014-06-11 2018-03-29 광주과학기술원 그래핀 나노리본의 제조방법 및 이에 의해 제조된 나노리본을 포함하는 센서
US9711647B2 (en) 2014-06-13 2017-07-18 Taiwan Semiconductor Manufacturing Company, Ltd. Thin-sheet FinFET device
US9431512B2 (en) 2014-06-18 2016-08-30 Globalfoundries Inc. Methods of forming nanowire devices with spacers and the resulting devices
US9490340B2 (en) 2014-06-18 2016-11-08 Globalfoundries Inc. Methods of forming nanowire devices with doped extension regions and the resulting devices
US9224736B1 (en) * 2014-06-27 2015-12-29 Taiwan Semicondcutor Manufacturing Company, Ltd. Structure and method for SRAM FinFET device
US9368493B2 (en) 2014-07-08 2016-06-14 Globalfoundries Inc. Method and structure to suppress FinFET heating
KR102263062B1 (ko) * 2014-09-23 2021-06-09 삼성전자주식회사 핀 타입 그래핀 소자
CN105590856B (zh) * 2014-10-24 2019-01-25 中芯国际集成电路制造(上海)有限公司 一种纳米线器件的制作方法
CN105590858B (zh) * 2014-10-28 2018-09-07 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管及其形成方法
CN104319291A (zh) * 2014-10-29 2015-01-28 上海集成电路研发中心有限公司 双栅石墨烯鳍式场效应晶体管及其制造方法
CN104319290B (zh) * 2014-10-29 2019-06-21 上海集成电路研发中心有限公司 三栅石墨烯鳍式场效应晶体管及其制造方法
US9859513B2 (en) 2014-11-25 2018-01-02 University Of Kentucky Research Foundation Integrated multi-terminal devices consisting of carbon nanotube, few-layer graphene nanogaps and few-layer graphene nanoribbons having crystallographically controlled interfaces
US9299939B1 (en) * 2014-12-09 2016-03-29 International Business Machines Corporation Formation of CMOS device using carbon nanotubes
US10006910B2 (en) 2014-12-18 2018-06-26 Agilome, Inc. Chemically-sensitive field effect transistors, systems, and methods for manufacturing and using the same
WO2016100049A1 (en) 2014-12-18 2016-06-23 Edico Genome Corporation Chemically-sensitive field effect transistor
US9857328B2 (en) 2014-12-18 2018-01-02 Agilome, Inc. Chemically-sensitive field effect transistors, systems and methods for manufacturing and using the same
US9618474B2 (en) 2014-12-18 2017-04-11 Edico Genome, Inc. Graphene FET devices, systems, and methods of using the same for sequencing nucleic acids
US9859394B2 (en) 2014-12-18 2018-01-02 Agilome, Inc. Graphene FET devices, systems, and methods of using the same for sequencing nucleic acids
US10020300B2 (en) 2014-12-18 2018-07-10 Agilome, Inc. Graphene FET devices, systems, and methods of using the same for sequencing nucleic acids
EP3239100A4 (en) * 2014-12-22 2018-07-11 Shin-Etsu Chemical Co., Ltd. Composite substrate, method for forming nanocarbon film, and nanocarbon film
US10403628B2 (en) 2014-12-23 2019-09-03 International Business Machines Corporation Finfet based ZRAM with convex channel region
CN111584625B (zh) * 2015-01-26 2023-07-11 联华电子股份有限公司 纳米线晶体管元件
US10217819B2 (en) * 2015-05-20 2019-02-26 Samsung Electronics Co., Ltd. Semiconductor device including metal-2 dimensional material-semiconductor contact
US10411135B2 (en) * 2015-06-08 2019-09-10 Synopsys, Inc. Substrates and transistors with 2D material channels on 3D geometries
DE102015111453B4 (de) * 2015-07-15 2022-03-10 Infineon Technologies Ag Ein Halbleiterbauelement und ein Verfahren zum Bilden eines Halbleiterbauelements
US9680018B2 (en) * 2015-09-21 2017-06-13 International Business Machines Corporation Method of forming high-germanium content silicon germanium alloy fins on insulator
US9853101B2 (en) 2015-10-07 2017-12-26 Taiwan Semiconductor Manufacturing Company, Ltd. Strained nanowire CMOS device and method of forming
CN106803517B (zh) * 2015-11-26 2019-12-20 上海新昇半导体科技有限公司 双沟道FinFET器件及其制造方法
KR102465353B1 (ko) 2015-12-02 2022-11-10 삼성전자주식회사 전계 효과 트랜지스터 및 이를 포함하는 반도체 소자
US9972537B2 (en) * 2016-02-24 2018-05-15 Globalfoundries Inc. Methods of forming graphene contacts on source/drain regions of FinFET devices
CN105914148B (zh) * 2016-04-27 2019-02-12 中国科学院微电子研究所 石墨烯场效应管的制备方法及形成的石墨烯场效应管
EP3459115A4 (en) 2016-05-16 2020-04-08 Agilome, Inc. GRAPHEN-FET DEVICES, SYSTEMS AND METHODS FOR USE THEREOF FOR SEQUENCING NUCLEIC ACIDS
US10903319B2 (en) * 2016-06-15 2021-01-26 Nanomedical Diagnostics, Inc. Patterning graphene with a hard mask coating
CN107564818B (zh) * 2016-07-01 2020-08-25 中芯国际集成电路制造(上海)有限公司 半导体装置及其制造方法
US10665799B2 (en) * 2016-07-14 2020-05-26 International Business Machines Corporation N-type end-bonded metal contacts for carbon nanotube transistors
CN106611782B (zh) * 2016-12-27 2020-10-02 上海集成电路研发中心有限公司 一种降低FinFET寄生电阻的方法
US10504782B2 (en) 2017-09-29 2019-12-10 Taiwan Semiconductor Manufacturing Company, Ltd. Fin Field-Effect Transistor device and method of forming the same
DE102018122654A1 (de) * 2017-09-29 2019-04-04 Taiwan Semiconductor Manufacturing Company, Ltd. Finnenfeldeffekttransistorvorrichtung und verfahren zum bilden derselben
CN110190122B (zh) * 2018-02-23 2022-07-12 中芯国际集成电路制造(上海)有限公司 晶体管及其形成方法
US10727427B2 (en) * 2018-08-31 2020-07-28 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a field effect transistor using carbon nanotubes and a field effect transistor
JP7068658B2 (ja) * 2018-09-28 2022-05-17 三菱マテリアル株式会社 硬質焼結体およびその製造方法
US10756205B1 (en) 2019-02-13 2020-08-25 International Business Machines Corporation Double gate two-dimensional material transistor
US11769836B2 (en) * 2019-05-07 2023-09-26 Intel Corporation Gate-all-around integrated circuit structures having nanowires with tight vertical spacing
US11417729B2 (en) * 2019-08-29 2022-08-16 Taiwan Semiconductor Manufacturing Company, Ltd. Transistors with channels formed of low-dimensional materials and method forming same
US11165032B2 (en) * 2019-09-05 2021-11-02 Taiwan Semiconductor Manufacturing Co., Ltd. Field effect transistor using carbon nanotubes
CN110441114B (zh) * 2019-09-05 2021-12-24 陕西师范大学 一种双棒平面微纳金属结构
CN110648855B (zh) * 2019-09-26 2021-12-07 武汉理工大学 一种碳化硅/石墨烯复合纳米森林薄膜材料及其制备方法与应用
CN112216600A (zh) * 2020-10-13 2021-01-12 西安交通大学 一种快速可控低成本制备大面积SiC纳米柱阵列的方法
CN114656274B (zh) * 2022-03-08 2023-05-05 西北工业大学 一种纳米线阵列改性石墨烯蜂窝增强纳米气凝胶隔热吸波复合材料

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6413802B1 (en) 2000-10-23 2002-07-02 The Regents Of The University Of California Finfet transistor structures having a double gate channel extending vertically from a substrate and methods of manufacture
US7051945B2 (en) 2002-09-30 2006-05-30 Nanosys, Inc Applications of nano-enabled large area macroelectronic substrates incorporating nanowires and nanowire composites
KR100625175B1 (ko) 2004-05-25 2006-09-20 삼성전자주식회사 채널층을 갖는 반도체 장치 및 이를 제조하는 방법
GB0801494D0 (en) 2007-02-23 2008-03-05 Univ Ind & Acad Collaboration Nonvolatile memory electronic device using nanowire used as charge channel and nanoparticles used as charge trap and method for manufacturing the same
KR100850905B1 (ko) * 2007-02-23 2008-08-07 고려대학교 산학협력단 나노선­나노입자 이종결합의 비휘발성 메모리 전자소자 및그 제조방법
US7732859B2 (en) 2007-07-16 2010-06-08 International Business Machines Corporation Graphene-based transistor
US7993986B2 (en) 2008-08-29 2011-08-09 Advanced Micro Devices, Inc. Sidewall graphene devices for 3-D electronics
US8264021B2 (en) 2009-10-01 2012-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Finfets and methods for forming the same
US8106383B2 (en) 2009-11-13 2012-01-31 International Business Machines Corporation Self-aligned graphene transistor
US8841652B2 (en) * 2009-11-30 2014-09-23 International Business Machines Corporation Self aligned carbide source/drain FET
WO2011074987A1 (en) * 2009-12-17 2011-06-23 Universitetssenteret På Kjeller Field effect transistor structure
US20120141799A1 (en) * 2010-12-03 2012-06-07 Francis Kub Film on Graphene on a Substrate and Method and Devices Therefor
US20120168723A1 (en) * 2010-12-29 2012-07-05 Electronics And Telecommunications Research Institute Electronic devices including graphene and methods of forming the same
US9076873B2 (en) 2011-01-07 2015-07-07 International Business Machines Corporation Graphene devices with local dual gates

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