TWI602299B - 具有免合倂鰭片之鰭式電晶體 - Google Patents

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曾嘉勳
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Description

具有免合併鰭片之鰭式電晶體
本發明係關於具有免合併鰭片之鰭式電晶體。
本發明係關於一種半導體裝置，且更特定言之，係關於圖案化鰭式電晶體半導體裝置之鰭片。
由於工業不斷需要較小尺寸的金氧半場效電晶體(MOSFET；metal oxide semiconductor FET)裝置，使得對多閘極MOSFET的興趣已顯著增加。能夠以減小的尺寸維持工業效能標準的一種此類裝置為鰭式電晶體。
習知鰭式電晶體包括在諸如絕緣體上矽(silicon-on-insulator；SOI)之基板上圖案化的一或更多個鰭片。舉例而言，習知側壁影像轉移(sidewall image transfer；SIT)製程可用於形成鰭片之密集陣列，該等鰭片延伸至鰭式電晶體之源極/汲極(source/drain；S/D)區域。習知鰭式電晶體製造需要磊晶(epitaxy；EPI)製程以合併在S/D區域中形成的鰭片。然而，此製程引起鰭片之間不良的間隙，且若未適當控制EPI製程，則此製程亦可在閘極線末端產生源極/汲極短路問題。
此外，習知製造製程在形成鰭片之後執行用於形成閘極的閘極圖案化。閘極圖案化使用硬遮罩及閘極圖案化執行額外隔塊蝕刻製程。然而，在閘極及隔塊蝕刻製程期間可無意地腐蝕鰭片。
根據示例性實施例，具有閘極區域的半導體裝置包含絕緣層，該絕緣層沿第一方向延伸以界定長度及該絕緣層沿垂直於第一方向的第二方向延伸以界定寬度。絕緣層具有在第一非閘極絕緣區域與第二非閘極絕緣區域之間安置的閘極絕緣區域，該等非閘極絕緣區域與該閘極絕緣區域不同。在絕緣層之上表面上形成活性半導體層，且在閘極及隔塊區域上及在第一非閘極絕緣區域與第二非閘極絕緣區域之間形成複數個鰭片。
在另一示例性實施例中，半導體裝置具有第一非閘極區域及第二非閘極區域。半導體裝置包含半導體基板，該半導體基板包括在絕緣層上安置的活性半導體層，且該半導體裝置具有在第一非閘極區域與第二非閘極區域之間形成的閘極凹穴。閘極凹穴延伸穿過活性半導體層及絕緣層以界定凹陷閘極絕緣區域。藉由凹陷閘極絕緣區域之壁支撐複數個鰭片，且在凹陷閘極絕緣層上方的預定距離處安置該等鰭片以界定複數個鰭片中之每一鰭片下方的空隙。
在又一示例性實施例中，一種製造半導體裝置之方法包含形成絕緣層，該絕緣層具有沿第一方向延伸之長度及沿垂直於第一方向的第二方向延伸之寬度。絕緣層具有在第 一非閘極絕緣區域與第二非閘極絕緣區域之間定位的閘極絕緣區域。該方法進一步包括：在絕緣層之上表面上形成活性半導體層；及在閘極及隔塊區域處及在第一非閘極絕緣區域與第二非閘極絕緣區域之間形成複數個鰭片。
在又一示例性實施例中，一種形成具有第一非閘極區域及第二非閘極區域的半導體裝置之方法包含：形成活性半導體層，該半導體層安置於絕緣層上；形成閘極凹穴，該閘極凹穴穿過活性半導體層及絕緣層以在第一非閘極區域與第二非閘極區域之間界定凹陷閘極絕緣區域；形成複數個鰭片，該等鰭片藉由閘極凹穴之壁支撐。該方法進一步包括移除定位於複數個鰭片下方之凹陷閘極絕緣區域的一部分，以在複數個鰭片中之每一鰭片與凹陷閘極絕緣區域之間界定空隙。
在本教示之又一示例性實施例中，一種製造半導體裝置之方法包含形成半導體基板，該半導體基板包括複數個層且該半導體基板具有在第一非閘極區域與第二非閘極區域之間定位的閘極區域，該等非閘極區域與該閘極區域不同。該方法進一步包括：在閘極區域處形成延伸穿過複數個層的閘極凹穴；及在閘極凹穴中形成複數個鰭片，以使得複數個鰭片中之每一鰭片與第一非閘極區域及第二非閘極區域隔離。
在另一示例性實施例中，一種製造半導體裝置之方法包含形成絕緣層，該絕緣層具有沿第一方向延伸之長度及沿垂直於第一方向的第二方向延伸之寬度。絕緣層具有在第 一非閘極絕緣區域與第二非閘極絕緣區域之間安置的閘極絕緣區域。該方法進一步包括在絕緣層之上表面上形成活性半導體層。該方法進一步包括在閘極絕緣區域處及在第一非閘極絕緣區域與第二非閘極絕緣區域之間形成複數個鰭片。
在又一實施例中，一種形成具有第一非閘極區域及第二非閘極區域的半導體裝置之方法包含形成活性半導體層，該半導體層安置於絕緣層上。該方法進一步包括形成閘極凹穴，該閘極凹穴穿過活性半導體層及絕緣層以在第一非閘極區域與第二非閘極區域之間界定凹陷閘極絕緣區域。該方法進一步包括形成複數個鰭片，該等鰭片藉由閘極凹穴之壁支撐。該方法進一步包括移除定位於複數個鰭片下方之凹陷閘極絕緣區域的一部分，以在複數個鰭片中之每一鰭片與凹陷閘極絕緣區域之間界定空隙。
經由本教示之技術實現額外特徵及效用。本文詳細描述本教示之其他示例性實施例及特徵且將該等示例性實施例及特徵視為所主張教示的一部分。為了更詳細地描述該等教示及特徵，下文將呈現示例性實施例之圖式及描述。
100‧‧‧半導體結構
102‧‧‧半導體基板
104‧‧‧閘極區域
106‧‧‧第一非閘極區域/第一源極/汲極(S/D)區域
106'‧‧‧第二非閘極區域/第二源極/汲極(S/D)區域
108‧‧‧SOI晶圓
110‧‧‧內埋絕緣體層
112‧‧‧SOI層
114‧‧‧遮罩層
114'‧‧‧可流動氧化層/新遮罩層
116‧‧‧閘極凹穴
118‧‧‧鰭片
118'‧‧‧鰭片
119‧‧‧壁
120‧‧‧隔塊層
120'‧‧‧隔塊
122‧‧‧虛擬閘極
124‧‧‧第二隔塊
126‧‧‧閘極堆疊
128‧‧‧閘極絕緣層
130‧‧‧金屬電極
200‧‧‧鰭式電晶體裝置
300‧‧‧鰭式電晶體裝置
302‧‧‧凹陷內埋絕緣區域
304‧‧‧懸掛鰭片
306‧‧‧空隙區
308‧‧‧奈米線
2800‧‧‧操作
2802‧‧‧操作
2804‧‧‧操作
2806‧‧‧操作
2808‧‧‧操作
2810‧‧‧操作
2812‧‧‧操作
2814‧‧‧操作
2816‧‧‧操作
2818‧‧‧操作
2820‧‧‧操作
2822‧‧‧操作
2900‧‧‧操作
2902‧‧‧操作
2904‧‧‧操作
2906‧‧‧操作
2908‧‧‧操作
2910‧‧‧操作
2912‧‧‧操作
2914‧‧‧操作
2916‧‧‧操作
2918‧‧‧操作
2920‧‧‧操作
2922‧‧‧操作
2924‧‧‧操作
2926‧‧‧操作
2928‧‧‧操作
在本說明書之結束處的申請專利範圍中特別指出且清楚主張描述本發明之教示的示例性實施例之標的。結合隨附圖式自以下詳細描述將顯而易見該等教示之前述及其他特徵以及效用，在該等圖式中：第1圖至第27圖係圖示根據本教示之示例性實施例的形成鰭式電晶體裝置之方法的一系列視圖，在該等視圖中： 第1A圖係圖示在開始基板頂部形成的SiO2遮罩層之俯視圖；第1B圖係第1A圖中所圖示之開始基板沿線A-A'獲取之橫截面視圖，該橫截面視圖圖示在SOI層頂部上形成SiO2遮罩層；第2圖係圖示圖案化SiO2遮罩層以形成閘極凹穴之橫截面視圖；第3圖係繼SiO2遮罩層圖案化轉移至SOI層中以界定閘極凹穴中之半導體鰭片之後的第2圖之結構之俯視圖；第4A圖係在第一定向沿第3圖之線A-A'獲取之橫截面視圖；第4B圖係在第二定向沿第3圖之線B-B'獲取之橫截面視圖；第5A圖係圖示在第4A圖中所示之裝置上方形成隔塊層之在第一定向的橫截面視圖；第5B圖係圖示在第5A圖中所示之裝置上方形成隔塊層之在第二定向的橫截面視圖；第6A圖係圖示第5A圖中所示之隔塊層之局部蝕刻之在第一定向的橫截面視圖；第6B圖係圖示第6A圖中所示之隔塊層之局部蝕刻之在第二定向的橫截面視圖；第7A圖係繼於第6A圖中所圖示之裝置之閘極凹穴中沉積非晶/多晶矽閘極材料之後在第一定向之橫截面視圖；第7B圖係於第7A圖中所圖示之裝置之閘極凹穴中 沉積非晶/多晶矽閘極材料在第二定向之橫截面視圖；第8A圖係繼移除SiO2遮罩層之後的第7A圖中所圖示之裝置在第一定向之橫截面視圖；第8B圖係繼移除第8A圖中所圖示之SiO2遮罩層之後在第二定向之橫截面視圖；第9A圖係圖示第8A圖中所示之裝置之延伸離子植入之在第一定向的橫截面視圖；第9B圖係圖示第9A圖中所示之裝置之延伸植入之在第二定向的橫截面視圖；第10A圖係繼於第9A圖中所示之裝置上沉積第二隔塊之後在第一定向之橫截面視圖；第10B圖係圖示在第10A圖之裝置上所示之第二隔塊沉積之在第二定向的橫截面視圖；第11A圖係圖示第10A圖中所示之裝置之源極/汲極離子植入之在第一定向的橫截面視圖；第11B圖係圖示第11A圖中所示之裝置之源極/汲極植入之在第二定向的橫截面視圖；第12A圖係繼於第11A圖中所示之裝置上形成之第二SiO2硬遮罩的形成之後在第一定向之橫截面視圖；第12B圖係第12A圖中所示之裝置上的第二SiO2硬遮罩在第二定向之橫截面視圖；第13A圖係繼移除非晶/多晶矽閘極材料以暴露第12A圖中所圖示之裝置之閘極凹穴之後在第一定向之橫截面視圖； 第13B圖係繼移除非晶/多晶矽閘極材料之後第13A圖中所圖示之裝置在第二定向之橫截面視圖；第14A圖係繼於第13A圖中所圖示之裝置之閘極凹穴中沉積高k值及金屬閘極材料之後在第一定向之橫截面視圖；第14B圖係於第14A圖中所圖示之裝置之閘極凹穴中沉積高k值及金屬閘極材料在第二定向之橫截面視圖；第15A圖係根據本教示之另一示例性實施例在第3A圖中所示之裝置之半導體鰭片下方凹陷內埋氧化層之後在第一定向之橫截面視圖；第15B圖係圖示第15A圖中所圖示之裝置之半導體鰭片下方的內埋氧化層之在第二定向的橫截面視圖；第16A圖係圖示在第15A圖中所示之裝置上方形成隔塊層之在第一定向的橫截面視圖；第16B圖係圖示在第16A圖中所示之裝置上方形成隔塊層之在第二定向的橫截面視圖；第17A圖係圖示在第16A圖中所示之隔塊層之局部蝕刻之在第一定向的橫截面視圖；第17B圖係圖示在第17A圖中所示之隔塊層之局部蝕刻之在第二定向的橫截面視圖；第18A圖係圖示移除第17A圖中所示之鰭片下方的內埋氧化層以形成懸掛鰭片之在第一定向的橫截面視圖；第18B圖係圖示移除內埋氧化層以形成第18A圖中所示之裝置之懸掛鰭片之在第二定向的橫截面視圖； 第19A圖係繼在第18A圖中所示之懸掛鰭片上執行退火製程以形成奈米線鰭片之後在第一定向之橫截面視圖；第19B圖係圖示第19A圖中所示之裝置之奈米線鰭片之在第二定向的橫截面視圖；第20A圖係繼於第19A圖中所圖示之裝置之閘極凹穴中沉積非晶/多晶矽閘極材料之後在第一定向之橫截面視圖；第20B圖係於第20A圖中所圖示之裝置之閘極凹穴中沉積非晶/多晶矽閘極材料在第二定向之橫截面視圖；第21A圖係繼移除第20A圖中所示之SiO2遮罩層之後在第一定向之橫截面視圖；第21B圖係繼移除第21A圖中所圖示之SiO2遮罩層之後在第二定向之橫截面視圖；第22A圖係圖示第21A圖中所示之裝置之延伸離子植入之在第一定向的橫截面視圖；第22B圖係圖示第22A圖中所示之裝置之延伸植入之在第二定向的橫截面視圖；第23A圖係繼於第22A圖中所示之裝置上沉積第二隔塊之後在第一定向之橫截面視圖；第23B圖係圖示在第23A圖之裝置上所示之第二隔塊沉積之在第二定向的橫截面視圖；第24A圖係圖示第23A圖中所示之裝置之源極/汲極離子植入之在第一定向的橫截面視圖；第24B圖係圖示第24A圖中所示之裝置之源極/汲極 植入之在第二定向的橫截面視圖；第25A圖係繼於第24A圖中所示之裝置上形成第二SiO2硬遮罩之後在第一定向之橫截面視圖；第25B圖係繼於第25B圖中所示之裝置上形成第二SiO2硬遮罩之後在第二定向之橫截面視圖；第26A圖係繼移除非晶/多晶矽閘極材料以暴露第25A圖中所圖示之裝置之閘極凹穴之後在第一定向之橫截面視圖；第26B圖係繼移除非晶/多晶矽閘極材料之後第26A圖中所圖示之裝置在第二定向之橫截面視圖；第27A圖係繼於第26A圖中所圖示之裝置之閘極凹穴中沉積高k值及金屬閘極材料之後在第一定向之橫截面視圖；以及第27B圖係於第27A圖中所圖示之裝置之閘極凹穴中沉積高k值及金屬閘極材料在第二定向之橫截面視圖。
第28圖係圖示根據本教示之示例性實施例的製造半導體結構之方法之流程圖；以及第29圖係圖示根據本教示之另一示例性實施例的製造半導體結構之方法之流程圖。
第1A圖至第1B圖圖示根據示例性實施例之半導體結構100。半導體結構100包括大體所示的半導體基板102。半導體基板102可沿X軸延伸以界定長度及沿垂直於X軸的Y軸延伸以界定寬度。半導體基板102可包括在第一非閘極 區域106與第二非閘極區域106'之間安置的閘極區域104。在至少一個示例性實施例中，第一非閘極區域106及第二非閘極區域106'包括第一源極/汲極(S/D)區域及第二源極/汲極(S/D)區域。亦即，第一非閘極區域106可對應於源極區域且第二非閘極區域106'可對應於汲極區域。非閘極區域106/106'亦可包括識別為待經由未來摻雜程序實現之未來源極/汲極區域的區域及/或已經歷摻雜程序以實現S/D區域的區域。因此，非閘極區域106/106'將在下文中稱為S/D區域106/106'。
此處示例性實施例圖示為絕緣體上矽(SOI)晶圓之半導體基板102。然而，亦可瞭解可使用其他半導體基板。舉例而言，半導體基板102可包括(但不限於)塊狀半導體基板，該塊狀半導體基板包含矽、鍺、矽鍺、碳化矽或III-V族化合物半導體(例如，GaAs)及II-VI族化合物半導體(例如，ZnSe)。另外，整個半導體基板102或該基板的一部分可為非晶、多晶或單晶。上述類型半導體基板102亦可包括混合定向(hybrid oriented；HOT)半導體基板，該基板提供具有不同結晶定向之表面區域。半導體基板102可為摻雜區域、未摻雜區域或半導體基板102可含有摻雜區域及未摻雜區域於該半導體基板中。進一步地，半導體基板102可為應變區域、未應變區域，半導體基板102可含有應變區域及無應變區域於該半導體基板中或含有拉伸應變及壓縮應變之區域。
第1圖至第14圖圖示根據本教示之示例性實施例形成諸如鰭式電晶體裝置之半導體結構100之流程。參看第1B圖，半導體基板102可形成為絕緣體上矽(SOI)晶圓108。SOI 晶圓108包括在塊狀層(未圖示)上形成之內埋絕緣體層110、諸如矽之活性SOI層112及遮罩層114。
內埋絕緣體層110可為內埋氧化(buried oxide；BOX)層110，該層將塊狀層與SOI層112分離及電氣地隔離。內埋絕緣體層110可具有範圍自約20奈米(nm)至約200奈米(nm)之厚度。在內埋絕緣體層110與遮罩層114之間安置活性SOI層112，且該活性SOI層可具有約30奈米(nm)之厚度。在活性SOI層112之上表面上形成遮罩層114以提供硬遮罩或覆蓋。遮罩層114可由包括(例如)二氧化矽(SiO2)的介電質製成。
參看第2圖，橫截面視圖圖示圖案化遮罩層114以形成在閘極區域104中形成之閘極凹穴116。更特定言之，可在定位於第一S/D區域106與第二S/D區域106'之間的閘極區域104中形成閘極凹穴116，且該閘極凹穴穿過遮罩層114以暴露SOI層112。閘極凹穴116可延伸穿過遮罩層114及終止於活性SOI層112處。閘極凹穴亦可延伸穿過SOI層112，如下文更詳細論述。可使用各種蝕刻方法來形成閘極凹穴116，包括(但不限於)側壁影像轉移(SIT)或間距分割處理。
第3圖係繼遮罩層114圖案化轉移至SOI層112中以界定閘極凹穴116中之複數個半導體鰭片118之後第2圖之半導體基板102之俯視圖。儘管形成了複數個鰭片118，但是可在內埋絕緣體層110上形成單個鰭片。鰭片118可由單晶半導體形狀製成且鰭片118可形成以具有各種形狀之主體。舉例而言，鰭片118可具有在X軸方向平行於基板之寬 度延伸的窄鰭片主體及自內埋絕緣體層垂直凸出的側壁。進一步地，鰭片118可由單晶半導體材料製成。
鰭片118可使用各種習知製程形成，該等製程包括(但不限於)光學微影製程、電子束微影製程、諸如(例如)抗蝕劑修整、硬遮罩修整或氧化修整之修整製程及上述製程之組合。在本教示之至少一個示例性實施例中，使用側壁影像轉移(SIT)製程形成鰭片118。
如第4A圖至第4B圖中所圖示，在SOI晶圓108之閘極凹穴116中及在第一S/D區域106與第二S/D區域106'之間形成複數個鰭片118。因此，由閘極凹穴116形成的壁119可將複數個鰭片118與第一S/D區域106及第二S/D區域106'隔離。
更特定言之，第4A圖係第3圖中所圖示之SOI晶圓108沿截面A-A'獲取之橫截面視圖。複數個鰭片118中之單個鰭片118'以虛線圖示。鰭片118'形成於閘極凹穴116中且鰭片118'在沿X軸的縱長方向上在第一S/D區域106與第二S/D區域106'之間延伸以界定鰭片長度。鰭片118之長度範圍可自約2奈米(nm)至約50奈米(nm)。在一個實施例中，鰭片之長度自10nm至40nm變化。
第4B圖係沿第3圖中所圖示之SOI晶圓108之截面B-B'獲取之SOI晶圓108之橫截面視圖。在沿SOI晶圓108之橫向方向(亦即，Y軸)延伸的陣列中排列複數個鰭片118。每一單個鰭片118'沿Y軸延伸以界定鰭片寬度。每一鰭片118'之寬度範圍可自約3奈米至約20奈米。進一步地，在Y軸方 向上每一單個鰭片118'之間的距離界定鰭片間距。至少一個示例性實施例提供對應於複數個鰭片118的鰭片間距，該鰭片間距範圍自約8奈米(nm)至約50奈米(nm)。因此，藉由在閘極凹穴116中及在第一S/D區域106與第二S/D區域106'之間形成鰭片118，可避免閘極及隔塊圖案化製程期間的鰭片腐蝕。此外，本教示之至少一個示例性實施例提供僅在閘極區域104之閘極凹穴116中形成鰭片118，而不在S/D區域106/106'中形成鰭片。因此，如下文更詳細地論述，可排除用於合併位於S/D區域中的鰭片之磊晶(EPI)製程。
現參看第5A圖至第5B圖，可在遮罩層114上安置隔塊層120。更特定言之，可在遮罩層114之上表面上沉積隔塊層120，且該隔塊層經沉積進入閘極凹穴116中以覆蓋複數個鰭片118。隔塊層120可由(例如)SiN製成。隨後，可蝕刻除去隔塊層120的多個部分以暴露遮罩層114之上表面，如第6A圖至第6B圖圖示。進一步地，可自鰭片118及閘極凹穴116之表面蝕刻除去隔塊層120以暴露內埋氧化層110。可使用各種蝕刻技術以移除隔塊層，該等蝕刻技術包括(但不限於)反應式離子蝕刻(reactive-ion etching；RIE)。因此，隔塊層120殘留於閘極凹穴116之壁119上以界定隔塊120'。
現參看第7圖至第14圖，在第6A圖至第6B圖中所圖示之SOI晶圓108之閘極凹穴116中形成閘極堆疊(亦即，閘極)。可使用各種習知方法形成閘極，該等方法包括(但不限於)替代金屬閘極製程(亦即，後閘極(gate-last)製程)。
如第7A圖至第7B圖所圖示，例如，可在閘極凹穴116中形成虛擬閘極122。虛擬閘極122可由各種材料形成，該等材料包括(但不限於)非晶矽及多晶矽。亦可蝕刻虛擬閘極122以使得該閘極與遮罩層114之上表面齊平。可使用各種方法蝕刻虛擬閘極122，該等方法包括(但不限於)乾式蝕刻及化學機械拋光(chemical-mechanical polishing；CMP)。
可在半導體裝置100上於替代金屬閘極製程期間執行額外程序。舉例而言，可移除初始遮罩層114以暴露隔塊120'，該等隔塊120'如第8A圖至第8B圖所圖示之抵靠閘極凹穴116之壁119安置。如第9A圖至第9B圖所圖示，可藉由植入離子(+)達成初始隔塊120'之延伸。第10A圖至第10B圖圖示抵靠初始隔塊120'形成以在S/D區域106/106'擴散期間保護閘極區域104的第二隔塊124。在第11A圖至第11B圖中圖示用於形成S/D區域106/106'的離子植入(+)，且可在半導體之上表面上形成新的可流動氧化層114'(諸如氧化矽(SiO2))，且該新的可流動氧化層可如第12A圖至第12B圖中所圖示充當新的遮罩層114'。
現參看第13A圖至第13B圖，可移除(亦即，拔出)虛擬閘極122以再次暴露閘極凹穴116，且可在再次暴露的閘極凹穴116中形成閘極堆疊126，如第14A圖至第14B圖所圖示。閘極堆疊126可包括閘極絕緣層128，該閘極絕緣層由高介電常數(高k值)材料製成。高k值材料可包括(但不限於)二氧化鉿(HfO2)、氮氧化鉿矽(HfSiON)或二氧化鋯(ZrO2)。閘極堆疊126可進一步包括金屬電極130，該金屬電 極經耦接至絕緣閘極層以防止費米能階釘紮(pinning)及增加閘極堆疊126處的導電性。金屬電極130可由金屬閘極形成材料形成，該材料包括(但不限於)鑭(La)、鋁(Al)、鎂(Mg)、釕(Ru)、諸如鈦(Ti)及一氮化鈦(TiN)之鈦基材料、諸如鉭(Ta)及一氮化鉭(TaN)或碳化鉭(Ta2C)之鉭基材料或類似材料。可使用包括(但不限於)CMP之各種製程平坦化閘極堆疊126，以使得閘極堆疊126與新的遮罩層114'齊平。
因此，第14A圖至第14B圖圖示根據本教示之至少一個示例性實施例之製造半導體結構100，諸如鰭式電晶體裝置200。鰭式電晶體裝置200包括SOI晶圓108，該SOI晶圓108具有僅形成於閘極區域104之閘極凹穴116中之複數個鰭片118，閘極區域104定位於S/D區域106/106'之間。亦即，沒有鰭片118在S/D區域106/106'中形成。因此，磊晶合併在S/D區域中形成的鰭片之習知製程可從製造製程中排除，從而減少總處理及材料成本。進一步地，因為最初執行閘極圖案化是為鰭片形成作準備，所以在閘極圖案化製程期間防止鰭片被腐蝕。
除在半導體基板之閘極區域內形成鰭片而沒有在非閘極區域內形成鰭片之外，本教示允許懸掛鰭片及奈米線鰭片之形成，以產生具有減小尺寸的半導體鰭式電晶體裝置。
參看第15圖至第27圖，圖示根據本教示之示例性實施例的對應於製造半導體結構100(諸如鰭式電晶體裝置300)之製程流程之方塊圖。製造鰭式電晶體裝置300之製程流程類似於上文所論述之第1圖至第14圖中所圖示之製程流 程。鰭式電晶體裝置300包括在內埋絕緣層110與遮罩層114之間形成的活性SOI層112。
儘管如此，在第15A圖第15B圖中所圖示之至少一個示例性實施例中，在形成複數個鰭片118之後於活性SOI層112下方凹陷內埋絕緣層110，從而形成凹陷內埋絕緣區域302。如根據上文所描述之製程之第16圖至第17圖中所圖示的，在於SOI基板108上形成隔塊層120及執行蝕刻程序以形成隔塊120'之後，移除鰭片118下方之內埋絕緣層110的一部分以形成懸掛鰭片304(如第18A圖至第18B圖圖示)。懸掛鰭片304由閘極凹穴116之壁119支撐且懸掛鰭片304藉由預定距離與凹陷內埋絕緣層302分離。舉例而言，懸掛鰭片可與凹陷內埋絕緣層分隔約3奈米(nm)至約20奈米(nm)之距離，以使得在懸掛鰭片304之下表面與凹陷內埋絕緣層302之間形成空隙區306。類似於上文所描述之教示，閘極凹穴116之壁119可將懸掛鰭片304與半導體結構100之非閘極區域106/106'(例如，S/D區域)隔離。
懸掛鰭片304可經歷退火製程以形成如第19A圖至第19B圖中所圖示之奈米線鰭片(亦即，奈米線308)。根據本教示之至少一個示例性實施例，奈米線308具有圓柱形狀，但是並不受限於此。換言之，奈米線308可具有允許減小半導體裝置100之總尺寸的任何形狀。此外，奈米線可將尺寸減到足夠小以便所得低密度允許奈米線被視為一維(1-D)奈米結構。因此，奈米線308之尺寸可基於直徑：長度長寬比。根據本教示之至少一個示例性實施例，奈米線308具有 約1：1之直徑：長度長寬比。由於奈米線308之小直徑，可增加閘極區域104以覆蓋半導體結構100之較大面積。舉例而言，可根據包覆閘極架構設計半導體裝置，以使得閘極區域104及因此奈米線308完全包覆在半導體結構100周圍，與藉由傳統雙閘鰭式電晶體架構提供的僅兩個閘極區域相反。
在形成奈米線308之後，半導體裝置100可根據上文所描述之製程經歷替代金屬閘極程序及S/D區域形成，以如第20圖至第27圖中所圖示在閘極凹穴116中形成閘極堆疊126。
參看第28圖，流程圖圖示根據本教示之示例性實施例之製造半導體結構之方法。在操作2800處，形成半導體基板。半導體基板可包括絕緣體上矽(SOI)。在操作2802處，可在半導體基板之閘極區域形成閘極凹穴。閘極凹穴可延伸穿過SOI基板層以暴露活性矽層。在操作2804處，在閘極凹穴中形成半導體鰭片。可藉由閘極凹穴之壁支撐鰭片。此外，閘極凹穴之壁可將複數個鰭片與半導體基板之非閘極區域隔離。舉例而言，閘極凹穴可將鰭片與半導體基板之S/D區域隔離。在操作2806處，氧化半導體基板以準備基板之表面用於在該基板上形成隔塊層。因此，在半導體裝置上形成隔塊層以使得鰭片被覆蓋。在操作2808處，從基板及鰭片之上表面移除隔塊層，從而留下抵靠閘極凹穴之壁安置的隔塊。
在操作2810處，在閘極凹穴中沉積閘極材料，該閘極材料覆蓋鰭片。閘極材料亦可經歷化學機械拋光(CMP)程序以使得沉積的閘極材料與半導體基板之上表面齊平。在操作 2812處，可使用習知製程移除安置於活性矽層上的諸如氧化矽(SiO2)層之可流動氧化物。在操作2814處，半導體基板可經歷離子植入以增加隔塊之容積，且在操作2816處可抵靠延伸的隔塊形成第二隔塊。在操作2818處，在非閘極區域植入離子以形成S/D區域。亦即，可在閘極區域之第一側面處存在之第一非閘極區域植入離子以形成源極區域，且可在位於閘極區域之相對側上的第二非閘極區域植入離子以形成汲極區域。在操作2820處，在半導體基板之上表面上形成諸如SiO2之第二可流動氧化物。在操作2822處，移除沉積於閘極凹穴中之閘極材料以再次暴露閘極凹穴及鰭片，且執行金屬閘極替代製程以使得在閘極凹穴中沉積不同於在操作2810處所使用之閘極材料的金屬閘極材料以覆蓋鰭片，且該方法結束。
因此，可在閘極區域中及在第一S/D區域與第二S/D區域之間形成鰭片，無需鰭片延伸至半導體結構之S/D區域內。因為沒有鰭片存在於S/D區域中，所以排除在S/D區域中合併鰭片的合併程序。進一步地，因為不需要蝕刻程序來蝕刻在S/D區域中所合併之鰭片，所以避免了由合併鰭片蝕刻製程所引起的存在於源極/汲極區域中之鰭片之腐蝕及損壞。
參看第29圖，流程圖圖示根據本教示之示例性實施例製造半導體結構之另一方法。在第29圖中所圖示之示例性方法類似於上文詳細論述之第28圖中所圖示之方法，但是在第29圖中所圖示之示例性方法包括形成懸掛鰭片及奈米線之額外特徵。更特定言之，在操作2900及2902處，分別形成 諸如SOI基板之半導體基板及在基板之閘極區域形成閘極凹穴。在操作2904處，凹陷閘極凹穴以在基板層(例如，內埋絕緣層)中形成凹陷區域。在操作2906處，在閘極凹穴中形成半導體鰭片。在操作2908處，氧化基板及鰭片且在該基板及鰭片上形成隔塊層。在操作2910處，部分地移除隔塊層以在閘極凹穴之壁上形成隔塊。現轉至操作2912，移除定位於鰭片下方之基板的一部分以形成懸掛鰭片。因此，在閘極凹穴之凹陷層與複數個鰭片之間界定空隙區以使得形成複數個懸掛鰭片。懸掛鰭片在操作2914處經歷退火製程，該操作將懸掛鰭片轉化成奈米線鰭片(亦即，奈米線)。在操作2916處，藉由在操作2916處於閘極凹穴中沉積非晶及/或多晶矽來形成虛擬閘極。在操作2918處，可移除初始硬遮罩層，且在操作2920處可經由離子植入延伸隔塊。在操作2922處，可抵靠初始隔塊中之各者安置第二隔塊。在操作2924處，可經由離子植入形成源極/汲極區域，且在操作2926處，可在基板之上表面上形成第二硬遮罩。在操作2928處，可執行替代金屬閘極製程以在閘極凹穴中形成金屬閘極，且該方法結束。藉由在閘極凹穴中形成奈米線，可增大半導體結構之閘極區域以覆蓋半導體結構之較大面積。因此，可減小半導體結構之總尺寸。
本文所使用之術語僅出於描述示例性實施例之目的，且該等術語不意欲作為本教示之限制。如本文所使用，除非上下文以其他方式清楚指示，否則單數形式「一(a)」、「一(an)」及「該」亦意欲包括複數形式。應將進一步瞭解， 當在此說明書中使用時，術語「包含(comprises)」及/或「包含(comprising)」指定所述特徵、整數、步驟、操作、元件及/或組件之存在，但並不預先排除一個以上其他特徵、整數、步驟、操作、元件組件及/或上述者之群組之存在或添加。
本文所描述之流程圖僅為一個實例。在不脫離本教示之精神的情況下，對於此示意圖或圖中所描述之操作可存在許多變化。舉例而言，可以不同次序執行操作或可添加、刪除或修改操作。所有該等變化視為所主張之教示的一部分。
儘管已描述本教示之示例性實施例，但應將瞭解，熟習此項技術者在目前及未來可對屬於下文所描述之申請專利範圍之範疇內的教示實行各種改變。

Claims (8)

  1. 一種形成具有第一非閘極區域及第二非閘極區域的一半導體裝置之方法，該方法包含以下步驟：形成一活性半導體層，該半導體層安置於一絕緣層上；形成一閘極凹穴，該閘極凹穴穿過該活性半導體層及該絕緣層以在該第一非閘極區域與該第二非閘極區域之間界定一凹陷閘極絕緣區域；形成複數個鰭片，該等鰭片藉由該閘極凹穴之壁支撐；移除該凹陷閘極絕緣區域之定位於該等複數個鰭片下方的一部分，以在該等複數個鰭片中之每一鰭片與該凹陷閘極絕緣區域之間界定一空隙；在該絕緣層下方的一預定深度延伸該凹陷閘極絕緣區域；以及在該活性半導體層之一上表面上形成一遮罩層，及將該閘極凹穴自該遮罩層之一上表面延伸至該凹陷閘極絕緣區域。
  2. 如請求項1所述之方法，進一步包含以下步驟：在該閘極凹穴中順序排列該等複數個鰭片。
  3. 如請求項2所述之方法，進一步包含以下步驟：沿一第一方向延伸該凹陷閘極絕緣區域以界定一閘極長度，及沿該第一方向形成該等複數個鰭片中之每一鰭片以界定不超過該 閘極長度的一鰭片長度，及在該閘極凹穴中形成一閘極堆疊以覆蓋該等複數個鰭片。
  4. 如請求項1所述之方法，進一步包含以下步驟：退火該等複數個鰭片以形成複數個奈米線。
  5. 一種半導體裝置，具有第一非閘極區域及第二非閘極區域，包含：一活性半導體層，安置於一絕緣層上；一閘極凹穴，穿過該活性半導體層及該絕緣層，該閘極凹穴在該第一非閘極區域與該第二非閘極區域之間界定一凹陷閘極絕緣區域；複數個鰭片，藉由該閘極凹穴之壁支撐；以及一遮罩層，形成在該活性半導體層之一上表面上，其中該閘極凹穴自該遮罩層之一上表面延伸至該凹陷閘極絕緣區域；其中該凹陷閘極絕緣區域之定位於該等複數個鰭片下方的一部分界定一空隙在該等複數個鰭片中之每一鰭片與該凹陷閘極絕緣區域之間；其中該凹陷閘極絕緣區域在該絕緣層下方的一預定深度延伸；以及其中該閘極凹穴具有到達該凹陷閘極絕緣區域的一深度。
  6. 如請求項5所述之一種半導體裝置，其中該等複數個鰭片在該閘極凹穴中順序排列。
  7. 如請求項6所述之一種半導體裝置，其中該凹陷閘極絕緣區域沿一第一方向延伸以界定一閘極長度，及該等複數個鰭片中之每一鰭片沿該第一方向延伸以界定不超過該閘極長度的一鰭片長度，及該半導體裝置進一步包含一閘極堆疊在該閘極凹穴中以覆蓋該等複數個鰭片。
  8. 如請求項5所述之一種半導體裝置，其中該等複數個鰭片包含奈米線。
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