TWI451494B

TWI451494B - 浮橋結構及其製造方法

Info

Publication number: TWI451494B
Application number: TW101117652A
Authority: TW
Inventors: Chun Lin Chu; Shu Han Hsu; Guang Li Luo; Chee Wee Liu
Original assignee: Nat Applied Res Laboratories
Priority date: 2012-06-06
Filing date: 2012-06-06
Publication date: 2014-09-01
Also published as: TW201403713A

Description

浮橋結構及其製造方法

本發明是有關於一種半導體結構及其製造方法，且特別是有關於一種半導體浮橋結構及其製造方法。

為了提高半導體元件的反應速度與減少消耗功率的兩種目的，選用高載子遷移率的半導體材料來製造半導體元件是一種解決方案，例如使用鍺、合金半導體或化合物半導體等材料。然而，在半導體基底上疊加不同材料製造半導體元件時，會因為上述半導體基底與其上方不同材料的晶格尺寸大小不同，導致上述半導體元件的結構中產生差排缺陷(dislocations)，進而嚴重影響上述半導體元件的性能。例如：在矽基底上製造以鍺為主要材料所完成之半導體元件，習知技術是在矽基底上先形成一較厚的緩衝層(buffer layer)或犧牲層(sacrificial layer)，例如：一矽/鍺緩衝層(Si/Ge buffer layer)；再生長一鍺磊晶層；接著，以一道非等向性蝕刻製程；以及一道等向性蝕刻製程來去除部份的上述緩衝層而留下上述鍺磊晶層。

圖1A至圖1H是應用上述習知技術來製造主動區(Active region)之主要材料為鍺之鍺金氧半場效應電晶體(簡稱：鍺MOSFET)的部份步驟示意圖。

請參見圖1A所示剖面圖，於矽基底100上方依序形成矽/鍺緩衝層110、鍺磊晶層120與遮罩層130。

請參見圖1B所示上視圖，圖型化遮罩層130後，露出部份的鍺磊晶層120。再請參見圖1C所示，其為圖1B中AA’段的剖面圖，矽基底100上方依序為矽/鍺緩衝層110、鍺磊晶層120與圖型化遮罩層130。

請參見圖1D所示如圖1C之剖面圖，以一道非等向性蝕刻製程，矽/鍺緩衝層110為蝕刻停止層，去除露出部分之鍺磊晶層而形成通道區122。再請參見圖1E所示剖面圖，於剩餘之鍺磊晶層上形成保護層140來保護通道區122之側壁；接著，再以一道等向性蝕刻製程去除矽基底100與通道122間的矽/鍺緩衝層，使通道區122懸浮於矽基底100上方。

請參見圖1F所示上視圖，去除保護層與圖案化遮罩層後，剩餘之鍺磊晶層形成鍺MOSFET之主動區120a，其中分為源極區121、通道區122與汲極區123。再請參見圖1G所示，其為圖1F中AA’段的剖面圖，通道區122懸浮於矽基底100表面上。最後，請參見圖1H所示，其為圖1F中BB’段的剖面圖，源極區121與汲極區123接合在剩餘之矽鍺緩衝層110表面上，通道區122懸浮於矽基底100上方連接源極區121與汲極區123。

雖然利用上述方法能夠在半導體基底上製造出不同材料之半導體元件，然而，其手段過於繁複且無法去除上述半導體元件結構中的差排缺陷(dislocations)(圖中未顯示)而有其不可避免的缺失，因此，如何改善習知技術的缺失，即是發展本發明之目的。

本發明的目的就是提供一種浮橋結構製造方法，應用於一半導體元件製程中，其方法包含下列步驟：首先，提供一半導體基底，於半導體基底之表面上形成一半導體結構層，半導體結構層與半導體基底之間因半導體結構層的晶格尺寸與半導體基底材料的晶格尺寸不同而形成一缺陷區域。以及，於半導體結構層上形成一光阻遮罩並進行一道非等向性蝕刻製程，去除包含缺陷區域之部分半導體結構層，剩餘之半導體結構層形成一浮橋結構，其中浮橋結構分為一第一區塊、一第二區塊與一第三區塊，第一區塊第三區塊接合於半導體基底之表面上，第二區塊懸浮於半導體基底上方連接第一區塊與第三區塊。

在本發明之一實施例中，上述半導體基底為一矽基底，於上述矽基底之表面上磊晶生長選自鍺元素、合金半導體或化合物半導體其中之一半導體材料來形成上述半導體結構層。

在本發明之一實施例中，形成上述半導體結構層之方法包含下列步驟：於上述矽基底之表面上形成一二氧化矽層，去除部分之上述二氧化矽層而露出部份上述矽基底之表面，於露出部份上述矽基底之表面上磊晶生長上述半導體結構層後去除剩餘之上述二氧化矽層。

在本發明之一實施例中，更包含形成上述半導體結構層後，對上述半導體結構層進行連續一次以上快速熱退火(rapid thermal anneal簡稱RTA)製程所組合成反覆退火(recycle anneal)之步驟來消除差排缺陷(dislocations)。

在本發明之一實施例中，更包含形成上述浮橋結構後，對上述浮橋結構進行連續一次以上快速熱退火製程所組合成反覆退火之步驟來消除差排缺陷(dislocations)。

在本發明之一實施例中，包含以一電子束-微影成像法(e-beam lithography)來形成上述光阻遮罩。

在本發明之一實施例中，包含以一道非等向性電漿蝕刻製程來去除包含上述缺陷區域之部分上述半導體結構層。

在本發明之一實施例中，包含調整上述非等向性電漿蝕刻製程之偏壓功率來控制蝕刻速率用以縮減上述光阻遮罩之尺寸，去除包含上述缺陷區域之部分上述半導體結構層後，使上述第二區塊之一橫截面呈現一幾何形狀懸浮於上述矽基底上方，上述橫截面係垂直於上述第二區塊連接上述第一區塊與上述第三區塊之一軸向。

在本發明之一實施例中，上述橫截面之一長度垂直於上述軸向，上述長度不大於50奈米。

在本發明之一實施例中，更包含下列步驟，形成一絕緣結構來包覆上述浮橋結構。然後，形成一導電材料層來包覆上述絕緣結構，依序去除部份之上述導電材料層、部分之上述絕緣結構而露出部分之上述浮橋結構。接著，對露出部分之上述浮橋結構進行一道離子佈植。最後，對露出部分之上述浮橋結構進行一道退火處理。

在本發明之一實施例中，形成上述絕緣結構之方法包含下列步驟：形成一第一絕緣層包覆上述浮橋結構，形成一第二絕緣層包覆上述第一絕緣層來形成上述絕緣結構。

在本發明之一實施例中，包含以一熱氧化法(thermal oxidation)於上述浮橋結構之表面生長一氧化層來形成上述第一絕緣層。

在本發明之一實施例中，包含以一原子層沉積法(atomic layer deposition)沉積一三氧化二鋁(Al₂ O₃ )層來形成上述第二絕緣層。

在本發明之一實施例中，包含以一物理氣相沉積法(Physical Vapor Deposition)濺鍍一氮化鈦(TiN)層來形成上述導電材料層。

本發明的再一目的就是提供一種浮橋結構，應用於一半導體元件中，其結構包含：一矽基底與一鍺結構，其中鍺結構分為一第一區塊、一第二區塊與一第三區塊，第一區塊與第三區塊接合於矽基底之表面上，第二區塊懸浮於矽基底上方連接第一區塊與第三區塊。

在本發明之一實施例中，上述第二區塊之一橫截面呈現一幾何形狀懸浮於上述矽基底上方，上述橫截面係垂直於上述第二區塊連接上述第一區塊與上述第三區塊之一軸向。

在本發明之一實施例中，上述第二區塊側壁表面之鍺晶面方向可為{111}。

在本發明之一實施例中，上述幾何形狀之一長度垂直於上述矽基底表面，上述長度不大於50奈米。

在本發明之一實施例中，上述幾何形狀之一寬度平行於上述矽基底表面，上述寬度由上往下逐漸縮小。

在本發明之一實施例中，上述幾何形狀為一矩形或一圓形。

在本發明之一實施例中，上述浮橋結構更包含：一絕緣結構，其包覆上述第二區塊；以及一導電材料層，其包覆上述絕緣結構。

在本發明之一實施例中，上述絕緣結構包含一第一絕緣層與一第二絕緣層。

在本發明之一實施例中，包含：以一二氧化鍺(GeO₂ )層與一二氧化矽層(SiO₂ )作為上述第一絕緣層，以一三氧化二鋁(Al₂ O₃ )層作為上述第二絕緣層；以及以一氮化鈦(TiN)層作為上述導電材料層。

為讓本發明之上述和其他目的、特徵和優點能更明顯易懂，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下。

圖2A至圖2M為本發明之浮橋結構製造方法，應用於鍺MOSFET製程中之一較佳實施例部份步驟示意圖。

請參見圖2A所示剖面圖，首先，提供絕緣層上矽基底200(Silicon On Insulator，簡稱SOI)，其包含矽基底主體203、二氧化矽層201與單晶矽層202；於單晶矽層202之表面上形成鍺磊晶層210，在單晶矽層202與鍺磊晶層210之間因鍺與矽有4.2%的晶格不匹配而形成界面失配差排(misfit dislocation)210a。值得一提的是，所選用之矽基底200可為本體矽基底或SOI，摻雜形式可為P型摻質、N型摻質或為無摻雜之本質半導體，本發明不做任何限定，並且，可選擇性於形成鍺磊晶層210後，對鍺磊晶層210進行連續一次以上快速熱退火(rapid thermal anneal簡稱RTA)製程所組合成反覆退火(recycle anneal)之步驟，用以消除鍺磊晶層210中之穿透差排(threading dislocation)(圖中未顯示)。

請參見圖2B所示剖面圖，於鍺磊晶層210上形成一光阻層後，以一圖型化製程，例如：一光罩-微影成像法或一電子束-微影成像法(electron-beam lithography)，來形成光阻遮罩220，本發明不限定任何圖型化方法。

請參見圖2C所示上視圖，形成光阻遮罩220後露出部份鍺磊晶層210，其中光阻遮罩220位於如圖中所示AA’段之寬度為d1。再請參見圖2D所示，其為圖2C中AA’段之剖面圖，矽基底200上方依序為包含缺陷區域210a之鍺磊晶層210以及寬度d1之光阻遮罩220。

請參見圖2E所示上視圖，進行一道非等向性蝕刻製程去除包含缺陷區域之部份鍺磊晶層，接著，蝕刻去除部分之單晶矽層202而露出部分之二氧化矽層201。再請參見圖2F所示，其為圖2E中AA’段之剖面圖，以二氧化矽層201為蝕刻停止層，依序去除包含缺陷區域之部份鍺磊晶層與部分之單晶矽層。因上述界面失配差排(misfit dislocation)其結晶強度較弱之材料特性，在蝕刻去除未被光阻遮罩220覆蓋的部份鍺磊晶層，同時缺陷區域也容易會被一併去除。在本實施例中，係以一道非等向性電漿蝕刻製程去除包含缺陷區域之部分鍺磊晶層與部分之單晶矽層。

請參見圖2G所示上視圖，調整上述非等向性電漿蝕刻製程之偏壓功率便可有效分別控制垂直方向蝕刻速率與水平方向蝕刻速率，使光阻遮罩220位於AA’段之寬度由d1(圖2G中所示虛線箭頭)會在蝕刻中逐漸縮減為d2。在本實施例中，因蝕刻鍺磊晶層210的速率大於蝕刻單晶矽層202的速率，於光阻遮罩220位於AA’段之寬度由d1逐漸縮減為d2後逐漸露出部分之剩餘單晶矽層202。再請參見圖2H所示，其為圖2G中AA’段之剖面圖，進一步去除部分鍺磊晶層210，剩餘鍺磊晶層210之截面呈現一上寬下窄之幾何形狀，其平行於露出部分之剩餘單晶矽層202表面之寬度由上方d2逐漸縮減為下方d3。

請參見圖2I所示上視圖，完成上述非等向性蝕刻製程後，剩餘鍺磊晶層形成浮橋結構210b，其中分為源極區塊211、通道區塊212與汲極區塊213。值得一提的是，本發明可選擇性於形成浮橋結構210b後，對浮橋結構210b進行連續一次以上快速熱退火製程所組合成反覆退火之步驟，用以消除浮橋結構210b中之穿透差排(圖中未顯示)。請參見圖2J所示，其為圖2I中AA’段之剖面圖，值得注意的是，因上述缺陷區域其結晶強度較弱之材料特性，本發明僅以一道非等向性蝕刻製程，於去除包含缺陷區域之部分鍺磊晶層後，通道212之截面呈現一幾何形狀懸浮於露出部分之剩餘單晶矽層202上方，在本實施例中，調整上述非等向性電漿蝕刻製程之偏壓功率便可有效分別控制垂直方向蝕刻速率與水平方向蝕刻速率，進而使上述幾何形狀為梯形。再請參見圖2K所示如圖2I中BB’段之剖面圖，矽基底200，其包含矽基底主體203、二氧化矽層201與剩餘之單晶矽層202；浮橋結構210b，其中分為源極區塊211、通道區塊212與汲極區塊213，源極區塊211與汲極區塊213接合於剩餘單晶矽層202表面上，通道區塊212懸浮於露出部分之剩餘單晶矽層202上方連接源極區塊211與汲極區塊213。

請參見圖2L所示如圖2J之剖面圖，先形成絕緣結構230來包覆上述浮橋結構(圖2L中所示為通道區塊212)；接著，再形成導電材料層240來包覆絕緣結構230。在本實施例中，絕緣結構230包含第一絕緣層231與第二絕緣層232，其中包含以一熱氧化法(thermal oxidation)分別在浮橋結構210b之表面生長二氧化鍺層231a與在露出部分之剩餘單晶矽層202表面生長二氧化矽層231b來組合成第一絕緣層231，形成第二絕緣層232包含以一原子層沉積法(atomic layer deposition)沉積一三氧化二鋁(Al₂ O₃ )層包覆第一絕緣層231；形成導電材料層240包含以一物理氣相沉積法(Physical Vapor Deposition)濺鍍一氮化鈦(TiN)層。最後，請參見圖2M所示，其為如圖2K之剖面圖，形成導電材料層240來包覆絕緣結構230後，依序去除部份之導電材料層與部分之絕緣結構而露出部分之浮橋結構210b；對露出部分之浮橋結構210b進行一道離子佈植；以及對露出部分之浮橋結構210b進行一道退火處理而完成一鰭式閘極鍺金氧半場效應電晶體(Fin-Gate Ge MOSFET)。

圖3A至圖3C為本發明之浮橋結構製造方法，應用於鍺MOSFET製程中之另一較佳實施例部份步驟示意圖。

請參見圖3A，其為如圖2H中所示剖面圖，進行非等向性蝕刻製程去除部分鍺磊晶層210，剩餘鍺磊晶層210平行於露出部分之剩餘單晶矽層202表面之寬度由上方d2逐漸縮減為下方d3。調整蝕刻功率控制垂直方向蝕刻速率與水平方向蝕刻速率，並且持續進行上述非等向性蝕刻製程，直到位於剩餘鍺磊晶層下方之剩餘單晶矽層202完全被去除。

請參見圖3B，其為如圖2K中所示剖面圖，剩餘之鍺磊晶層形成浮橋結構210c，其中分為源極區塊211c、通道區塊212c與汲極區塊213c。源極區塊211c與汲極區塊213c接合於剩餘單晶矽層202表面上，位於通道區塊212c下方之單晶矽層完全被去除而曝露出二氧化矽層201。特別值得一提的是，如圖3B中所例示的通道區塊，其垂直於矽基底表面的長度d6可進一步被縮減至50奈米以下而形成一奈米線(Nano-Wire)結構。

請參見圖3C，其為如圖2M中所示剖面圖，先形成絕緣結構230來包覆浮橋結構210c再形成導電材料層240來包覆絕緣結構230而完成一奈米線鍺通道MOSFET。

圖4A至圖4J為本發明之浮橋結構製造方法，應用於鍺MOSFET製程中之又一較佳實施例部份步驟示意圖。

請參見圖4A所示剖面圖，首先，於矽基底300之表面上形成二氧化矽層301；去除部分之二氧化矽層而露出部份矽基底之表面；於露出部份矽基底300之表面上生長鍺磊晶層310。值得一提的是，因為晶格不匹配，在矽基底300與鍺磊晶層310之間以及在鍺磊晶層310與二氧化矽層301之間，形成界面失配差排(misfit dislocation)310a。

請參見圖4B所示上視圖，去除剩餘之二氧化矽層而露出部分之矽基底300。再請參見圖4C所示，其為圖3B中AA’段之剖面圖，鍺磊晶層310包含缺陷區域310a。值得一提的是，本發明可選擇性於去除剩餘之二氧化矽層後，對鍺磊晶層310進行連續一次以上快速熱退火(RTA)製程所組合成反覆退火(recycle anneal)之步驟，用以消除鍺磊晶層310中之穿透差排(threading dislocation)(圖中未顯示)。

請參見圖4D所示上視圖，於鍺磊晶層310上形成光阻遮罩320。再請參見圖4E所示，其為圖4D中AA’段之剖面圖，於形成光阻遮罩320後，進行一道非等向性蝕刻製程去除包含缺陷區域之部分鍺磊晶層。值得一提的是在本實施例中如圖4D中所示，光阻遮罩320位於AA’段之寬度d5小於鍺磊晶層310位於AA’段之寬度d4。

請參見圖4F所示上視圖，完成非等向性蝕刻製程後，去除剩餘之光阻遮罩，剩餘之鍺磊晶層形成浮橋結構310b，其中該浮橋結構310b分為源極區塊311、通道區塊312與汲極區塊313。值得一提的是，本發明可選擇性於形成浮橋結構310b後，對浮橋結構310b進行連續一次以上快速熱退火製程所組合成反覆退火之步驟，用以消除浮橋結構310b中之穿透差排(圖中未顯示)。請參見圖4G所示，其為圖4F中AA’段之剖面圖，值得注意的是，因上述缺陷區域其結晶強度較弱之性質，本發明僅以一道非等向性蝕刻製程，於去除包含缺陷區域之部分鍺磊晶層後，通道312之截面呈現一幾何形狀懸浮於露出部分之矽基底300上方，在本實施例中，上述幾何形狀為倒三角形。再請參見圖4H所示，其為圖4F中BB’段之剖面圖，源極區塊311與汲極區塊313接合於矽基底300表面上，通道區塊312懸浮於露出部分之矽基底300上方連接源極區塊311與汲極區塊313。

請參見圖4I所示如圖4G之剖面圖，形成絕緣結構330來包覆上述浮橋結構(圖中所示為通道區塊312)；接著，再形成導電材料層340來包覆絕緣結構330。在本實施例中，絕緣結構330分為第一絕緣層331與第二絕緣層332，其中包含以一熱氧化法(thermal oxidation)分別在浮橋結構310b之表面生長二氧化鍺層331a與在露出部分之矽基底300表面生長二氧化矽層331b來組合成第一絕緣層331，形成第二絕緣層332包含以一原子層沉積法(atomic layer deposition)沉積一三氧化二鋁(Al₂ O₃ )層包覆第一絕緣層331；形成導電材料層340包含以一物理氣相沉積法(Physical Vapor Deposition)濺鍍一氮化鈦(TiN)層。

請參見圖4J所示如圖4H之剖面圖，最後，形成導電材料層340來包覆絕緣結構330後，依序去除部份之導電材料層與部分之絕緣結構而露出部分之浮橋結構；對露出部分之浮橋結構進行一道離子佈植；以及對露出部分之浮橋結構進行一道退火處理而完成另一閘極全包覆鍺金氧半場效應電晶體(Gate-All-Around Ge MOSFET)。

圖5為本發明之浮橋結構，應用於鍺MOSFET中一較佳實施例之剖面圖。

請參見圖5所示之浮橋結構，其包含：絕緣層上矽基底200(SOI)，其包含矽基底主體203、二氧化矽層201與單晶矽層202；以及鍺磊晶層410，其中分為源極區塊411、通道區塊412與汲極區塊413，源極區塊411與汲極區塊413接合於單晶矽層202之表面上，通道區塊412懸浮於單晶矽層202上方連接源極區塊411與汲極區塊413。值得一提的是，所選用之矽基底200可為本體矽基底或SOI，摻雜形式可為P型摻質、N型摻質或為無摻雜之本質半導體，本發明不做任何限定。值得一提的是，在本發明之一實施例中，通道區塊412側壁表面之鍺晶面方向可為{111}，如此可使得鍺MOSFET，具有極佳的電性表現。

再請參見圖6所示，其為圖5中AA’段之剖面圖，通道區塊412之橫截面呈現一幾何形狀懸浮於單晶矽層202上方，上述幾何形狀之寬度平行於單晶矽層202表面，上述寬度由上往下逐漸縮小。在本實施例中，上述幾何形狀為T形。

圖7其為本發明之浮橋結構，應用於鍺MOSFET中另一較佳實施例之剖面圖。

請參見圖7所示，其為如圖6之剖面圖，通道區塊612之橫截面呈現一幾何形狀懸浮於單晶矽層202上方。在本實施例中，上述幾何形狀為矩形。

圖8其為本發明之浮橋結構，應用於鍺MOSFET中又一較佳實施例之剖面圖。

請參見圖8所示，其為如圖6之剖面圖，通道區塊712之橫截面呈現一幾何形狀懸浮於單晶矽層202上方。在本實施例中，上述幾何形狀為圓形。

最後，請參見圖9所示剖面圖，其包含如圖5中所示之浮橋結構，更包含：絕緣結構430，絕緣結構430包覆通道區塊412；以及導電材料層440，導電材料層440包覆絕緣結構430。在本實施例中，絕緣結構430分為第一絕緣層431與第二絕緣層432，其中包含：以二氧化鍺層431a與二氧化矽層431b作為第一絕緣層431，以一三氧化二鋁(Al₂ O₃ )層作為第二絕緣層432；以及以一氮化鈦(TiN)層作為導電材料層440。

綜上所述，實施本發明之技術方案即能在半導體基底上以一種不同材料製造浮橋結構，進而製作出具有幾近無缺陷結構與極佳電性表現之半導體元件，例如：鰭式閘極MOSFET、閘極全包覆MOSFET、奈米線通道MOSFET等，均能達到提高半導體元件反應速度與降低接合面漏電流之目的，更可達成降低製造成本與縮小元件尺寸之功效，符合次一世代電子產品對於半導體元件的要求。

雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100、300．．．矽基底

110．．．矽/鍺緩衝層

120、210、310、410．．．鍺磊晶層

130．．．遮罩層

140．．．保護層

120a．．．鍺MOSFET之主動區

121．．．源極區

122．．．通道區

123．．．汲極區

200．．．絕緣層上矽基底200(SOI)

201、301．．．二氧化矽層

202．．．單晶矽層

203．．．矽基底主體

210a、310a．．．缺陷區域

220、320．．．光阻遮罩

210b、210c、310b．．．浮橋結構

211、211c、311、411．．．源極區塊

212、212c、312、412、612、712．．．通道區塊

213、213c、313、413．．．汲極區塊

230、330、430．．．絕緣結構

231、331、431．．．第一絕緣層

231a、331a、431a．．．二氧化鍺層

231b、331b、431b．．．二氧化矽層

232、332、432．．．第二絕緣層

240、340、440．．．導電材料層

d1．．．光阻遮罩220寬度

d2．．．光阻遮罩220寬度、單晶矽層202表面上方寬度

d3．．．單晶矽層202表面下方寬度

d4．．．鍺磊晶層310寬度

d5．．．光阻遮罩320寬度

d6．．．通道區塊212c垂直長度

{111}．．．第二區塊側壁表面之鍺晶面方向

圖1A至圖1H是應用習知技術來製造鍺金氧半場效應電晶體(簡稱：鍺MOSFET)的部份步驟示意圖。

圖6為圖5所示之浮橋結構中AA’段之剖面圖

圖7為本發明之浮橋結構，應用於鍺MOSFET中另一較佳實施例之剖面圖。

圖8為本發明之浮橋結構，應用於鍺MOSFET中又一較佳實施例之剖面圖。

圖9為圖5所示之浮橋結構剖面圖。

200．．．絕緣層上矽基底(SOI)

201．．．二氧化矽層

202．．．單晶矽層

203．．．矽基底主體

210a．．．缺陷區域

210b．．．浮橋結構

211．．．源極區塊

212．．．通道區塊

213．．．汲極區塊

Claims

一種浮橋結構製造方法，應用於一半導體元件製程中，其方法包含下列步驟：提供一半導體基底；於該半導體基底之表面上形成一半導體結構層，該半導體結構層與該半導體基底之間因該半導體結構層的晶格尺寸與該半導體基底材料的晶格尺寸不同而形成一缺陷區域；以及於該半導體結構層上形成一光阻遮罩並進行一道非等向性蝕刻製程，去除包含該缺陷區域之部分該半導體結構層，剩餘之該半導體結構層形成一浮橋結構，其中該浮橋結構分為一第一區塊、一第二區塊與一第三區塊，該第一區塊與該第三區塊接合於該半導體基底之表面上，該第二區塊懸浮於該半導體基底上方連接該第一區塊與該第三區塊。
如申請專利範圍第1項所述之浮橋結構製造方法，其中該半導體基底為一矽基底，於該矽基底之表面上磊晶生長選自鍺元素、合金半導體或化合物半導體其中之一半導體材料來形成該半導體結構層。
如申請專利範圍第2項所述之浮橋結構製造方法，其中形成該半導體結構層之方法包含下列步驟：於該矽基底之表面上形成一二氧化矽層，去除部分之該二氧化矽層而露出部份該矽基底之表面，於露出部份該矽基底之表面上磊晶生長該半導體結構層後去除剩餘之該二氧化矽層。
如申請專利範圍第1項所述之浮橋結構製造方法，其方法更包含形成該半導體結構層後，對該半導體結構層進行連續一次以上快速熱退火(rapid thermal anneal簡稱RTA)製程所組合成一反覆退火(recycle anneal)之步驟。
如申請專利範圍第1項所述之浮橋結構製造方法，其方法更包含形成該浮橋結構後，對該浮橋結構進行連續一次以上快速熱退火製程所組合成一反覆退火之步驟。
如申請專利範圍第1項所述之浮橋結構製造方法，其中包含以一電子束-微影成像法(e-beam lithography)來形成該光阻遮罩。
如申請專利範圍第1項所述之浮橋結構製造方法，其中包含以一道非等向性電漿蝕刻製程來去除包含該缺陷區域之部分該半導體結構層。
如申請專利範圍第7項所述之浮橋結構製造方法，其中包含調整該道非等向性電漿蝕刻製程之偏壓功率來控制蝕刻速率用以縮減該光阻遮罩之尺寸，去除包含該缺陷區域之部分該半導體結構層後，使該第二區塊之一橫截面呈現一幾何形狀懸浮於該矽基底上方，該橫截面係垂直於該第二區塊連接該第一區塊與該第三區塊之一軸向。
如申請專利範圍第8項所述之浮橋結構製造方法，其中該橫截面之一長度垂直於該軸向，該長度不大於50奈米。
如申請專利範圍第1項所述之浮橋結構製造方法，其方法更包含下列步驟：形成一絕緣結構來包覆該浮橋結構；形成一導電材料層來包覆該絕緣結構；依序去除部份之該導電材料層、部分之該絕緣結構而露出部分之該浮橋結構；對露出部分之該浮橋結構進行一道離子佈植；以及對露出部分之該浮橋結構進行一道退火處理。
如申請專利範圍第10項所述浮橋結構之製造方法，其中形成該絕緣結構之方法包含下列步驟：形成一第一絕緣層包覆該浮橋結構，形成一第二絕緣層包覆該第一絕緣層來形成該絕緣結構。
如申請專利範圍第11項所述之浮橋結構製造方法，其中包含以一熱氧化法(thermal oxidation)於該浮橋結構之表面生長一氧化層來形成該第一絕緣層。
如申請專利範圍第11項所述之浮橋結構製造方法，其中包含以一原子層沉積法(atomic layer deposition)沉積一三氧化二鋁(Al₂ O₃ )層來形成該第二絕緣層。
如申請專利範圍第10項所述之浮橋結構製造方法，其中包含以一物理氣相沉積法(Physical Vapor Deposition)濺鍍一氮化鈦(TiN)層來形成該導電材料層。
一種浮橋結構，應用於一半導體元件中，其結構包含：一矽基底；一鍺結構，其中分為一第一區塊、一第二區塊與一第三區塊，該第一區塊與該第三區塊接合於該矽基底之表面上，該第二區塊懸浮於該矽基底上方連接該第一區塊與該第三區塊。
如申請專利範圍第15項所述之浮橋結構，其中該第二區塊側壁表面之鍺晶面方向為{111}。
如申請專利範圍第15項所述之浮橋結構，其中該第二區塊之一橫截面呈現一幾何形狀懸浮於該矽基底上方，該橫截面係垂直於該第二區塊連接該第一區塊與該第三區塊之一軸向。
如申請專利範圍第17項所述之浮橋結構，其中該幾何形狀之一寬度平行於該矽基底表面，該寬度由上往下逐漸縮小。
如申請專利範圍第17項所述之浮橋結構，其中該幾何形狀之一長度垂直於該矽基底表面，該長度不大於50奈米。
如申請專利範圍第17項所述之浮橋結構，其中該幾何形狀為一矩形或一圓形。
如申請專利範圍第15項所述之浮橋結構，其更包含：一絕緣結構，其包覆該第二區塊；以及一導電材料層，其包覆該絕緣結構。
如申請專利範圍第21項所述之浮橋結構，其中該絕緣結構包含一第一絕緣層與一第二絕緣層。
如申請專利範圍第22項所述之浮橋結構，其中包含：以一二氧化鍺(GeO₂ )層與一二氧化矽層(SiO₂ )作為該第一絕緣層，以一三氧化二鋁(Al₂ O₃ )層作為該第二絕緣層；以及以一氮化鈦(TiN)層作為該導電材料層。