KR102176642B1 - 나노스케일 구조체 상의 에피택셜 막 - Google Patents

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Abstract

본 발명의 한 실시형태는, 2개 또는 3개의 자유도로 층이 완화되는 것을 가능하게 하는 방식으로, 예를 들어 나노와이어, 핀 또는 필러와 직접 접촉하는 에피택셜 층을 포함한다. 에피택셜 층은 트랜지스터의 채널 영역에 포함될 수 있다. 에피택셜 층에의 더 많은 접근을 제공하기 위해 나노와이어, 핀 또는 필러가 제거될 수 있다. 그렇게 함으로써 게이트가 에피택셜 층의 상부, 하부 및 측벽들을 둘러싸는 "올-어라운드 게이트" 구조체가 가능할 수 있다. 다른 실시형태들이 본 명세서에 설명된다.

Description

나노스케일 구조체 상의 에피택셜 막{EPITAXIAL FILM ON A NANOSCALE STRUCTURE}
예를 들어 실리콘(Si) 원소 기판들 상의 고품질 III-V족 반도체들 또는 Si 기판들 상의 IV족 반도체들을 개발함으로써 다양한 전자 및 광전자 소자들이 가능하게 될 수 있다. III-V족 또는 IV족 재료들의 성능 장점들을 달성할 수 있는 표면 층들은, 이에 제한되지는 않지만 안티몬화 인듐(InSb), 비화 인듐(InAs), 게르마늄(Ge) 및 실리콘 게르마늄(SiGe)과 같은 초고이동도(extremely high mobility) 재료들로 제조된, CMOS 및 양자 웰(QW; quantum well) 트랜지스터들과 같은 다양한 고성능 전자 소자들을 수용할 수 있다. 레이저, 검출기 및 광전지와 같은 광학 소자들은 또한, 이에 제한되지는 않지만 비화 갈륨(GaAs) 및 비화 인듐 갈륨(InGaAs)과 같은 각종 다른 직접 밴드갭(direct band gap) 재료들로 제조될 수 있다. 이들 소자들은 Si 기판의 사용이 비용 감소의 추가 장점을 가지므로 이들을 종래의 Si 소자들과 일체형으로(monolithically) 집적함으로써 추가로 강화될 수 있다.
하지만, Si 기판들 상에 III-V족 및 IV족 재료들을 성장시키는 것은 다수의 문제를 제공한다. III-V족 반도체 에피택셜(EPI) 층과 Si 반도체 기판 사이 또는 IV족 반도체 EPI 층과 Si 반도체 기판 사이의 격자 불일치, 무극성-상-극성(polar-on-nonpolar) 불일치 및 열적 불일치에 의해 결정 결함들이 생성된다. EPI 층과 기판 간의 격자 불일치가 수 %를 초과할 경우, 불일치에 의해 유도된 변형(strain)이 지나치게 크게 되고, EPI 막을 완화(relax)함으로써 EPI 층에서 결함들이 생성된다. 일단 막 두께가 임계 두께보다 더 두꺼울 경우(즉, 막이 이 두께 미만에서 완전히 변형되고 이 두께 초과에서 부분적으로 완화됨), 막과 기판 간 계면에서뿐만 아니라 EPI 막에서 불일치 전위들(misfit dislocations)을 생성함으로써 변형이 완화된다. EPI 결정 결함들은 쓰레딩 전위들(threading dislocations), 적층 결함들(stacking faults) 및 쌍정들(twins)의 형태로 될 수 있다. 다수의 결함들, 특히 쓰레딩 전위들 및 쌍정들은 반도체 소자가 제조되는 "소자 층"으로 전파되는 경향이 있다. 일반적으로, 결함 생성의 심한 정도(severity)는 III-V족 반도체와 Si 기판 간의 또는 IV족 반도체와 Si 기판 간의 격자 불일치의 양과 상관관계가 있다.
본 발명의 실시형태들의 특징들 및 장점들은 첨부 청구항들, 후속하는 하나 이상의 예시적 실시형태들의 상세한 설명, 및 대응하는 도면들로부터 명백하게 될 것이다.
도 1a-1c는 본 발명의 나노와이어 기반 실시형태를 묘사한다.
도 2a-2d는 본 발명의 나노와이어 기반 실시형태를 묘사한다.
도 3a-3d는 본 발명의 핀(fin) 기반 실시형태를 묘사한다.
도 4는 본 발명의 핀 기반 실시형태를 묘사한다.
도 5는 본 발명의 한 실시형태의 공정을 포함한다.
도 6은 본 발명의 한 실시형태의 공정을 포함한다.
도 7a-7f는 본 발명의 한 실시형태의 CMOS 공정을 포함한다.
후속하는 설명에서, 다수의 특정 상세사항들이 서술되지만, 본 발명의 실시형태들은 이들 특정 상세사항들 없이도 실시될 수 있다. 본 설명의 이해를 모호하게 하지 않기 위해, 공지된 회로들, 구조들 및 기술들은 상세히 도시되지 않았다. "한 실시형태", "각종 실시형태들" 등은 그렇게 설명된 실시형태(들)가 특정 특징부들, 구조들 또는 특성들을 포함할 수 있지만, 반드시 모든 실시형태가 특정 특징부들, 구조들 또는 특성들을 포함하지는 않음을 나타낸다. 일부 실시형태들은 다른 실시형태들을 위해 설명된 특징부들의 일부 또는 전부를 가질 수 있거나 전혀 가지지 않을 수 있다. "제1", "제2", "제3" 등은 공통 대상물을 설명하며, 유사한 대상물들의 상이한 사례들을 지칭하는 것을 나타낸다. 그러한 형용사들은 상기와 같이 설명된 대상물들이 시간적으로, 공간적으로, 서열에 있어서, 또는 임의의 다른 방식에 있어서 주어진 순서이어야 함을 시사하지는 않는다. "접속된"은 요소들이 서로 직접 물리적 및 전기적으로 접촉함을 나타낼 수 있고, "연결된"은 요소들이 서로 협조하거나 상호작용하지만, 직접 물리적 또는 전기적으로 접촉할 수 있거나 접촉하지 않을 수 있음을 나타낼 수 있다. 또한, 상이한 도면들에서 동일하거나 유사한 부분들을 지정하기 위해 유사하거나 동일한 번호들을 사용할 수 있지만, 그렇게 한다고 해서 유사하거나 동일한 번호들을 포함하는 모든 도면들이 단일의 또는 동일한 실시형태를 구성하는 것을 의미하지는 않는다.
한 실시형태는 기판 상에 재료를 퇴적하는 것을 포함하며, 여기서 재료는 기판과 상이한 격자 상수를 포함한다(예를 들어, Si 기판 상의 III-V족 EPI 재료 또는 Si 기판 상의 IV족 EPI 재료). 본 발명의 한 실시형태는 2개의 자유도(degree of freedom)(예를 들어, X 및 Y) 또는 3개의 자유도(예를 들어, X, Y 및 Z)로 EPI 층을 완화하는 것이 가능하도록 하는 방식으로, 예를 들어 나노와이어(nanowire), 핀(fin) 또는 필러(pillar) 기판과 직접 접촉하는 EPI 층을 포함한다. 완화된 EPI 층은 트랜지스터의 채널 영역에 포함될 수 있다. EPI 층에의 더 많은 접근을 제공하기 위해 나노와이어, 핀 또는 필러 기판이 (완전히 또는 부분적으로) 제거될 수 있다. 그렇게 함으로써, 더 많이 노출된 EPI 층의 상부, 하부 및 측벽들을 게이트가 둘러싸는 "올-어라운드 게이트(all-around gate)"가 가능하게 될 수 있다. 다른 실시형태들이 본 명세서에 설명된다.
한 실시형태는 기판과 관심 층들(III-V족 재료들 등을 포함하는 소자 층들)간의 격자 상수 차이를 메우는(bridge) 두꺼운 버퍼들(0.5 ㎛ 이상의 두께를 가짐)의 퇴적을 수반하는 종래의 기술과 상이하다. 그러한 종래의 기술들에서는, 두꺼운 버퍼 내에서 결함들을 서로에게 "구부려서(bend)" 결함들이 소멸되도록 하기 위해 복잡한 어닐링들 및 조성 구배 공정(compositional grading process)들이 사용된다. 다수의 두꺼운 버퍼 기술들은 시간 소모가 크고, 고가이며, 바람직하지 않은 버퍼의 표면 거칠기(surface roughness)를 포함하고, 최소 결함 밀도가 여전히 높게 유지된다.
실시형태들은 또한 종횡비 포획(ART; Aspect Ratio Trapping)을 포함하는 종래의 기술과 상이하다. ART는 특정 각도로 상향 전파되는 쓰레딩 전위들을 기반으로 한다. ART에서, 트렌치는, 결함들이 트렌치의 측벽 상에서 종결되어 종단들(terminations) 위의 임의의 층에 결함이 없도록 충분히 높은 종횡비로 만들어진다.
상술한 두꺼운 버퍼 및 ART 기반 접근법들과 대조적으로, 한 실시형태는, EPI 막의 추가 차원(X 및 Y 방향들) 또는 추가 차원들(X, Y 및 Z 방향들)이 완화되는 것을 가능하게 하기 위해(주로 Y 방향으로 완화되는 평면 EPI 막들과 대조적으로) 나노구조체를 사용한다. 이 나노구조체는, 예를 들어 나노와이어 주변(나노와이어의 상부 및/또는 하부 및/또는 측벽 또는 벽들)에 성장될 수 있고/성장될 수 있거나 핀 또는 필러(더 짧은 핀)의 상부 상에(또는 하부 상에 또는 측벽 또는 벽들 상에) 성장될 수 있다. 다른 실시형태들 가운데에서도, 이들 나노와이어, 핀 및 필러 기반 실시형태들이 하기에 설명된다.
도 1a-1c는 본 발명의 나노와이어 기반 실시형태를 묘사한다. 도 5는 본 발명의 한 실시형태에서의 방법을 묘사한다. 도 1 및 도 5가 하기에 논의된다.
블록 505는 층들 간에 식각 선택비(etch selectivity)를 갖는 초격자를 형성하는 것을 포함한다. 예를 들어, 소자(100)는 교대의 Si/SiGe 층들을 포함하며, 다른 조합들(예를 들어, InGaAs/InP)은 다른 실시형태들에 포함된다. 이어서, 이전에 형성된 더미 게이트가 보이드(void)(102)를 남기고 제거될 때까지 공정은 핀 형성(예를 들어, 블록 510 및 핀(101)), 웰 주입(wells implant) 등을 계속한다. 이는 산화물 영역들(103, 104)에 의해 보호된 부분들(105, 107)에 인접한 영역(106)을 노출시킨다(블록 515). 블록 520에서 희생층(예를 들어, 도 1a의 SiGe)을 식각 제거함으로써, 코어 재료(core material)(예를 들어, Si 또는 SiGe)로 제조된 자립형(free standing) 나노와이어들 또는 나노리본들(110, 111) 및 보이드들(112, 113)이 남는다.
블록 525에서 나노와이어들 상에 EPI 층들을 퇴적한다. EPI 층(들)은, 예를 들어 4, 6, 8, 10, 12 또는 14 nm와 같이 두께들을 달리할 수 있다. 일부 실시형태들에서, Si 나노와이어들은 제자리에 남겨지고 EPI는 나노와이어들의 상부, 하부 및 대향 측들 상에 형성된다(미도시). 하지만, 다른 실시형태들(예를 들어, 도 1c)에서, 나노와이어(들)의 대향 측벽들(또는 가능하게는 단 하나의 벽) 상의 EPI를 (예를 들어, 습식 식각을 통해) 제거하여 Si 나노와이어들에 대한 접근을 제공한다(블록 530). 이어서, 블록 535에서 상대적으로 자립형 EPI 리본들 또는 와이어들(115, 116, 117, 118)을 남기면서 Si 코어 나노와이어들을 (예를 들어, 식각을 통해) 제거할 수 있다. 한 실시형태에서, 보이드들은 유지될 수 있거나 산화물, 절연체들, 금속들 등으로 충진될 수 있다. Si 코어 나노와이어들이 장치에 대한 정전기를 저하시킬 경우 블록 530, 535(공정(500)에 대한 선택사항들로서 블록들을 나타내기 위해 파선을 이용하여 도시됨)가 유리할 수 있다. 한 실시형태에서, 나노와이어 부분들의 제거로부터 남겨진 보이드들은 고-유전율/금속 게이트에 의해 충진되거나 점유될 수 있다.
따라서, 도 1a-1c는 Si 리본들 또는 와이어들(110, 111)이 이로부터 형성되는 핀 구조체를 포함하는 장치를 포함한다. EPI 층들(115, 116, 117, 118)(핀 격자 상수와 불일치한 격자 상수를 가짐)은 핀 구조체의 상부 및 측벽 부분들 바로 위에 형성된다. 핀 구조체와 EPI 층 간에는 버퍼 층이 존재하지 않으며, EPI의 어닐링이 없거나 EPI 결함들을 제어하기 위해 사용된 임의의 ART 트렌치들이 존재하지 않는다. 하지만, 다른 실시형태들에서, EPI의 어닐링이 있을 수 있으며, 또 다른 실시형태에서는 EPI 결함들을 제어하기 위해 ART 트렌치들이 사용될 수 있다. 또한, 다른 실시형태들에서는 버퍼가 존재할 수 있다. 하지만, 그 버퍼 층은 매우 얇을 수 있다(예를 들어, 두께가 0.5 ㎛를 초과하는 종래의 버퍼 층들에 비해 250, 100, 50, 30 또는 15 nm 미만임). 이는 더 두꺼운 값들을 가질 경우 포함될 수 있는 결함들을 방지하기 위한 임계치일 수 있다. EPI 층들(115, 116, 117, 118)은 IV족 및/또는 III-V족 재료들을 포함할 수 있다. 예를 들어, EPI 층들(115, 116, 117, 118)은 Ge, SiGe, GaAs, AlGaAs, InGaAs, InAs 및 InSb 중 하나를 포함할 수 있고, 핀 구조체는 Si(예를 들어, Si, SiGe), Si와 SiGe의 교대층들, InGaAs, InP, 및 InGaAs와 InP의 교대 층들을 포함할 수 있다. EPI 층들(115, 116, 117, 118) 중 임의의 층은 트랜지스터의 채널에 포함될 수 있으며 트랜지스터의 소스 및 드레인(여기서 소스 및/또는 드레인은 부분적으로 또는 완전히 핀(101)에 포함될 수 있음)에 연결될 수 있다. 한 실시형태에서, EPI 층들의 임계 두께는 1, 3, 5, 7, 9 또는 11 nm보다 더 두껍다. 한 실시형태에서, 핀(101)은 기판(108)과 일체형이고, EPI 층은 리본의 상부 및 측벽 부분들 바로 위에 형성된 3개의 부분들을 포함하고 3개의 부분들은 서로 일체형이다.
도 2a-2d는 본 발명의 나노와이어 기반 실시형태를 묘사한다. 이는 융기된 소스 및/또는 드레인을 갖는 실시형태에 관한 것이다. 도 2a에서, 상술한 바와 같이 초격자가 형성되지만, 장치(200)는 산화물 스페이서들(203, 204) 인근에 더미 게이트(202)를 포함한다. 도 2b는 희생 층들의 다른 부분들(스페이서들 사이에 및 더미 게이트(202)에 의해 이전에 점유된 위치 아래에 배치됨)이 제거될 경우 희생 층들(예를 들어, SiGe)의 부분들을 보호하기 위해 스페이서들이 어떻게 사용되는 지를 도시한다. 스페이서들은 또한, 스페이서들 사이에 배치된, 제거된 희생 층(SiGe) 부분들 대신에 EPI 층 퇴적들(215, 216, 217, 218)을 제공한다. EPI 층들(215, 216, 217, 218)이 형성된 후 스페이서들 사이에 보호 층(219)(예를 들어, 더미 게이트(202)가 제거된 후 도포된 제2 더미 게이트)이 배치된다. 층(219)은 소스/드레인을 구축하기 위해 사용된 EPI 층들(하기 설명된 도 2c 참조)을 게이트 영역으로부터 떨어지도록 할 것이다.
도 2c는 기존의 소스/드레인 영역들을 식각 제거하고 새로운 융기된 EPI 소스/드레인 부분들(RSD)을 퇴적하기 위해 스페이서들(203, 204)이 어떻게 사용되는 지를 도시한다. 선택사항으로서, 층(219)이 제거된 후에 스페이서들 사이에 배치된 나노와이어 부분들을 제거하기 위해 스페이서들이 사용될 수 있다(도 2d). 그 결과, 이전 나노와이어 및/또는 희생 층들(영역들(220, 224)에 배치됨)의 일부들은 EPI 층들(215, 216, 217, 218)에 연결된 채로 남아 있다. 한 실시형태에서, 나노와이어 부분들의 제거로부터 잔류한 보이드들은 고-유전율/금속 게이트, 산화물, 절연체 등에 의해 충진 또는 점유될 수 있다.
도 2a-2d는 EPI 리본들/와이어들이 장치에 포함된 후 RSD가 형성된 실시형태를 논의하지만, 다른 실시형태들은 EPI 리본들이 장치에 포함되기 전에 RSD를 형성하는 것을 포함할 수 있다. 그렇게 함으로써, Si 부분들 위에 놓인 더미 게이트의 제거를 통해 이후에 접근되는 Si 리본들을 보존하기 위해 횡 방향 RSD 성장을 제어하도록 스페이서들을 여전히 이용할 수 있다. 이어서, 상기 Si 리본들 또는 부분들은 EPI 리본들을 형성하기 위해 사용될 수 있다(그리고 Si 리본들(또는 Si 이외의 재료를 포함하는 임의의 다른 코어 리본)은 제거될 수 있거나 제거되지 않을 수 있다).
도 3a-3d는 본 발명의 핀 기반 실시형태를 묘사한다. 도 6은 본 발명의 한 실시형태에서의 방법을 묘사한다. 도 3 및 도 6은 하기에 논의된다.
블록 605에서, 지지 구조체가 형성된다. 지지 구조체는 핀 또는 필러(본 발명의 한 실시형태에서 단축 핀)일 수 있다. 도 3a는 산화물 부분들(303, 304) 사이에 형성된 핀(310)을 도시한다. 한 실시형태에서 핀(310)은 기판(308)과 일체형일 수 있다. <100> 면 이외의 깍인면들(facets) 상에서 막 성장을 조성하기 위해 예를 들어 건식 또는 습식 화학 전처리들을 사용함으로써 핀(310)의 상부 면이 변형될 수 있다. 블록 610에서, EPI 층(315)은 핀(310) 상에 성장한다(도 3b). 한 실시형태에서, 산화물 부분들(303, 304)은 핀(310) 상에 집중되도록 EPI 성장을 제어한다. 하지만, 다른 실시형태에서, EPI 성장을 제어하기 위해 핀의 어느 한 측 상에 스페이서를 사용할 수 있다.
도 4는 7개의 핀 최상부의 7개의 EPI "볼들(balls)"의 SEM(scanning electron microscope) 현미경 사진을 기반으로 한다. 볼들은, 핀의 다른 곳에 배치된(예를 들어, 핀을 따라 도 4의 보이지 않는 전경에 배치된) 소스 및 핀의 다른 곳에 배치된(예를 들어, 핀을 따라 도 4의 보이지 않는 배경에 배치된) 드레인을 갖는 트랜지스터 채널에 배치될 수 있다. 한 실시형태에서, 핀의 측벽 상에 EPI가 성장하지 못하도록 하기 위해 스페이서들을 사용할 수 있지만, 다른 실시형태들에서는 그러한 측벽 성장이 장려될 수 있다.
다시 도 3b에 있어서, EPI 층(315)은 본 발명의 한 실시형태에서 종래의 멀티게이트 핀 기반 트랜지스터들에 보이는 핀 높이에 존재한다. 측벽 부분들(320) 간의 최단 거리는 1, 3, 5, 7, 9 또는 11 nm 미만이며 EPI 층은 각각 1, 3, 5, 7, 9 또는 11 nm보다 더 두꺼운 최대 두께(321)를 갖는다(비록 EPI 층은 최소 두께가 없지만). 핀과 EPI 층은 접합점(322)에서 만나며 EPI 층의 최대 폭(321)은 접합점에서의 핀의 폭보다 더 크다(비록 다른 실시형태들에서는, 예를 들어 EPI 층이 핀의 상부 상에 배치되지만 핀 측벽들을 따라 배치되지 않을 경우, 또는 예를 들어 핀이 극도로 좁을 경우를 고려하여 접합점에서 EPI 층이 반드시 핀보다 더 넓을 필요는 없지만). 일반적으로, 핀/EPI 격자 불일치가 더 클수록, (EPI 층의 더 많은 완화를 가능하게 하기 위해) 필요로 하는 핀 폭이 더 작다. EPI 층(315)은 증가된 자유도(X, Y, 및/또는 Z)로 인해 접합점(322)에서 부분적으로 핀 구조체와 경계를 접하는 그의 외주를 따라 결함들이 전반적으로 부재한다.
한 실시형태에서, 기판/서브핀(subfin) 누설이 용납되지 않거나/바람직하지 않을 경우, 블록 615에서 필러/핀을 제거하여 "부유하는(floating)"(즉, 모든 측면들 상이 지지 재료에 의해 직접적으로 둘러싸이지 않은) EPI(315)(도 3c)를 남길 수 있다. 도 2d에서 Si 부분들의 제거와 관련하여 유사한 재료 제거가 상기에 설명되었다. 예를 들어 더미 게이트 제거 후에 재료가 제거될 수 있다. 이는 선택적이며, 다른 실시형태들은 이 재료를 제거하지 않는다. 따라서, 블록 615는 선택적인 속성을 나타내기 위해 파선으로 도시된다.
블록 620은 EPI(315)의 노출된 부분들 일부 또는 전부 위에(직접 또는 간접적으로) 게이트가 어떻게 형성되는 지를 설명한다. 핀/필러가 제거되었을 경우, 이는 게이트가 "올-어라운드 게이트"로서 형성되는 것을 가능하게 한다. 즉, "트리 게이트"는 EPI의 상부 상에 뿐만 아니라 EPI 측벽들을 따라 존재하는(예를 들어, 핀(310)이 제거되지 않은 경우) 게이트를 제공할 수 있다. 하지만, 지지 구조체의 제거는 EPI 아래에도 또한 게이트가 형성되는 것을 가능하게 한다. 그렇게 함으로써 서브핀 누설 전류를 제거할 수 있거나 적어도 감소시킬 수 있다.
지지 구조체를 제거함으로써, EPI(315) 내에 보이드(316)가 배치될 수 있다(도 3d). 이 보이드는 보이드를 남길 수 있거나, 유전체로 충진될 수 있거나, 게이트 재료 등으로 충진될 수 있다. 보이드(316)는 이전의 핀(EPI(315)를 구축하기 위해 사용된)의 형태를 유지할 수 있거나, 그렇지 않을 경우 지지 구조체 제거 이후에 남은 불규칙한 경계들 또는 매끄러운 경계들을 포함할 수 있다. 즉, 변형(316)은 90°각도를 갖는 정사각형이 아닐 수 있으며 대신 비대칭인 EPI 층이 남을 수 있다.
도 7a-7f는 복수의 자유도(예를 들어, X, Y 및 Z 면들을 따르는)를 포함하는 EPI를 갖는 CMOS 소자들을 형성하는 공정을 포함한다. 도 7a-7f는 (예를 들어, 도 1a-1c에서의) 나노와이어 실시형태들이 아닌 필러 또는 핀 실시형태들에 관한 것이며, 동일한 개념이 적용될 수 있다: 여기서, EPI 퇴적 단계가 존재하며 어떤 극성의 EPI가 퇴적되는 지를 결정하기 위해 산화물 하드 마스크가 퇴적 및 사용된다. 도 7a는 핀 형성을 포함하고; 도 7b는 제자리의 마스크를 도시하고; 도 7c는 (X, Y 및 Z 면을 따라 복수의 자유도를 갖는) 하나의 핀의 최상부에 성장시킨 EPI(715)를 도시하며; 도 7d는 도 7e에서 EPI(716)가 다른 핀의 최상부에 형성되도록 EPI(715)를 보호하기 위해 위치들을 변경하는 마스크를 도시한다. 도 7f는 EPI(715, 716)에 대한 상이한 극성들을 도시한다.
따라서, 상기 도시된 바와 같이, 실시형태들은 EPI 층의 추가의 자유도 또는 자유도들이 완화되는 것을 가능하게 한다. 예를 들어, 종래의 평면 EPI 구성을 이용할 경우, 완화는 대체로 수직 방향으로 제한된다(그리고 X 및 Z 방향으로 억제됨). 하지만, 나노와이어 실시형태들뿐만 아니라 필러/핀 상의 EPI 실시형태들은 Y 또는 수직에서뿐만 아니라 X 또는 수평 차원(핀 또는 와이어의 장축에 평행하게 이어짐)에서 완화를 가능하게 한다. 또한, 와이어 또는 핀(예를 들어, 매우 짧은 핀 또는 와이어가 필러에 상응함)의 길이에 따라, Z에서의 완화도 또한 가능하다. 또한, 나노와이어, 필러 및 핀 기반 실시형태들은 평면 구성들과 대조적으로 증가된 임계 층 두께를 갖는다. 또한, 와이어, 핀 또는 필러가 더 작을수록, 임계 층 두께의 이득이 더 크다(즉, 임계 층 두께는 X 및/또는 Z 방향에서의 완화능력이 증가함에 따라 증가함). 또한, 와이어, 핀 및 필러 실시형태들은 예를 들어, 트랜지스터의 채널 영역과 동일한 두께와 같은 얇은 EPI 층을 가능하게 한다. 그렇게 함으로써 처리량이 증가하고 재료를 성장시키기 위한 전구체들의 비용이 감소한다. 또한, 각종 와이어, 핀 및 필러 실시형태들은 EPI 성장 이상의 추가 공정 단계들을 필요로 하지 않는다. 예를 들어, 어닐링이 필요하지 않다(비록 다른 실시형태들에서는 어닐링이 사용되기는 하지만). 또한, ART 접근법을 이용할 경우, ART 트렌치의 생성은 임의의 EPI 성장 이전에 수행될 필요가 있다. 하지만, 각종 와이어, 핀 및 필러 실시형태들을 이용할 경우, 금속 게이트 교체 후(즉, 더미 게이트가 제거된 후) 또는 핀/필러 형성 후에, EPI 층들이 퇴적된다(비록 다른 실시형태들은 ART 트렌치들을 이용하지만 ART 트렌치들이 필요하지 않음). 또한, 각종 와이어, 핀 및 필러 실시형태들은 CMOS 집적을 가능하게 한다. 더 구체적으로, 종래의 기술들은 주입을 통해 NMOS와 PMOS 간의 차이가 달성될 것을 요구한다. 하지만, 각종 와이어, 핀 및 필러 실시형태들은 NMOS 및 PMOS 성장을 위한 영역들을 마스크 오프(mask off) 하기 위해 동일한 마스크들이 사용되는 것을 가능하도록 하여, 제조 효율을 증가시키는 결과를 초래한다.
한 실시형태에서, 장치는: 제1 격자 상수를 갖고, 상부, 및 상부로부터 기판을 향해 연장되는 대향 측벽 부분들을 갖는 핀 구조체; 및 상부 및 측벽 부분들 중 하나 상에 형성된, 제1 격자 상수와는 상이한 제2 격자 상수를 갖는 EPI 층을 포함한다. 핀이 매우 짧은 경우에, 핀은 필러로 간주될 수 있다. 한 실시형태에서, EPI 층은 상부 및 측벽 부분들 상에 형성된다. 한 실시형태에서, EPI 층은 IV족 및 III-V족 재료 중 하나를 포함하고 핀 구조체는 Si(예를 들어, SiGe 또는 Si)를 포함한다. 한 실시형태는: 제1 격자 상수를 갖고, 상부, 및 상부로부터 기판을 향해 연장되는 대향 측벽 부분들을 갖는 핀 구조체; 및 상부 및 측벽 부분들 중 하나 상에 형성된, 제1 격자 상수와는 상이한 제2 격자 상수를 갖는 EPI 층을 포함하는 장치를 포함하고; 여기서 EPI 층은 IV족 재료 및 III-V족 재료 중 하나를 포함하고 핀 구조체는 Si을 포함한다. 한 실시형태에서, EPI 층은 III-V족 재료를 포함한다. 한 실시형태에서, EPI 층은 트랜지스터의 채널에 포함되며 트랜지스터의 소스 및 드레인에 연결된다. EPI 층, 소스 및 드레인은 모두 동일한 핀에/핀 상에 포함될 수 있지만, 다른 실시형태들에서는 그렇지 않을 수 있다. 한 실시형태에서, 핀 구조체와 EPI 층 사이에 버퍼 층이 존재하지 않으며 EPI 층은 상부 및 측벽 부분들 중 하나와 직접 접촉한다. 한 실시형태에서, 핀 구조체는 실리콘 및 초격자 구조체 중 하나를 포함한다. 한 실시형태에서, 핀 구조체와 EPI 층 사이에 버퍼 층이 존재하며, 버퍼 층은 30 nm 두께 미만이고, EPI 층이 버퍼 층과 직접 접촉한다. 한 실시형태에서, EPI 층의 임계 두께는 3 nm 초과이다. 다른 실시형태들에서, 임계 두께는 5, 7, 9 또는 11 nm 초과이다. 한 실시형태에서, 핀은 기판과 일체형이며 EPI 층은 상부 및 측벽 부분들과 직접 접촉하는 3개 부분들을 포함하며 3개의 부분들은 서로 일체형이다. 다른 실시형태에서, 상부뿐만 아니라 측벽들의 일부들이 제거될 수 있다. 한 실시형태에서, EPI 층은 핀 구조체와 경계를 접하는 그의 외주를 따라 결함들이 전반적으로 부재한다(EPI/기판 경계를 따라 결함들을 갖는, ART와 같은 다른 종래 기술들과 대조적임).
한 실시형태에서, 장치는 각각 격자 상수 및 실리콘, IV족 재료 및 III-V족 재료 중 하나를 포함하는 컬럼 부분(column portion)을 포함하는, 제1 및 제2 컬럼; 및 EPI 층을 포함하는 나노와이어를 포함하고, 상기 EPI 층은 (a) 상기 격자 상수와는 상이한 추가 격자 상수를 갖고, (b) 직접 접속 및 30 nm 두께 미만인 버퍼 층 중 하나에 의해 제1 및 제2 컬럼의 각 컬럼 부분에 연결되고, (c) IV족 재료 및 III-V족 재료 중 하나를 포함한다. 한 실시형태에서, EPI 층은 일종의 EPI 와이어를 형성한다. EPI 와이어의 지지 부분들은 지지 컬럼들(support columns)과 접촉함으로써 지지를 수득한다. 한 실시형태에서, 지지 컬럼들은 식각 제거되지 않았던 핀의 일부들일 수 있다(SiGe 등의 희생 층이 식각 제거되었고 이후에 EPI 층으로 교체되었던 핀 부분과 대조적임). 이어서, 이들 지지 영역들은 EPI 층, 및 심지어, 컬럼들 사이에 펼쳐진 Si 와이어와 같은 코어 와이어에 대한 지지를 제공한다. 한 실시형태에서, EPI 층은 제1 EPI 지지 부분, 제2 EPI 지지 부분, 및 제1 및 제2 EPI 지지 부분들을 서로 연결하는 EPI 중간 부분을 포함하며; EPI 중간 부분을 제외하고 제1 및 제2 EPI 지지 부분들은 각각 제1 및 제2 컬럼들의 컬럼 부분들과 직접 접촉하고; EPI 층은 트랜지스터 채널에 포함된다. 한 실시형태에서, 제1 및 제2 컬럼들은 실리콘을 포함하는 연결 부분을 이용하여 서로 연결되며, EPI 중간 부분은 연결 부분의 실리콘과 직접 접촉한다. 따라서, 연결 부분은 EPI 와이어가 위에 배치된 Si 와이어 또는 코어 와이어의 일부를 구성할 수 있다. 한 실시형태에서, 나노와이어는 추가 제1 EPI 지지 부분, 추가 제2 EPI 지지 부분 및 추가 제1 및 제2 EPI 지지 부분들을 연결하는 추가 EPI 중간 부분을 포함하는 추가 EPI 층을 포함하고; 여기서, 추가 제1 및 제2 EPI 지지 부분들은 제1 및 제2 컬럼들에 연결되고 추가 EPI 층은 EPI 층과 직접 접촉하지 않는다. 한 실시형태에서, 제1 및 제2 컬럼들은 각각 실리콘을 포함하는 대향 면들을 갖고 연결 부분을 이용하여 서로 연결되며, EPI 중간 부분 및 추가 EPI 중간 부분은 대향 면들과 직접 접촉한다. 한 실시형태에서, EPI 중간 부분과 추가 EPI 중간 부분 사이에 직접 실리콘이 배치되지 않으며, 제1 및 제2 컬럼들의 컬럼 부분들은 실리콘 및 실리콘 게르마늄 중 하나를 포함한다. 일부 실시형태들에서, EPI 층 성장을 위한 위치로서 제공된 Si 리본 와이어와 같은 코어 재료는 이후에 제거될 수 있어서, 인접한 EPI 층들의 중간 부분들 사이에 Si이 전혀 없거나 거의 없다. 한 실시형태에서, 나노와이어는 서로 직접 접촉하지 않는, 수 개의 EPI 층들 또는 EPI 와이어들로 구성될 수 있다. 한 실시형태에서, 코어 와이어(예를 들어, Si 와이어)는 그의 상부 및 하부 상에 EPI 층들을 포함할 수 있다. 한 실시형태에서, 그러한 와이어는 그의 측벽 상에 EPI 층을 포함할 수 있거나 그의 측벽들 상에 EPI 층들을 포함할 수 있지만, 다른 실시형태들은 그러한 측벽 EPI 층들을 포함하지 않는다. 한 실시형태에서, EPI 중간 부분은 상부, 하부 및 대향 측벽들을 포함하며, 장치는 상부, 하부 및 대향 측벽들을 둘러싸는 게이트를 포함한다. 따라서, 한 실시형태는 그의 상부, 하부 및 측면들 상이 노출된 EPI 층 주변에 형성된 "올-어라운드 게이트"를 포함할 수 있다.
한 실시형태에서, 장치는: 제1 격자 상수를 갖는 기판; 하부 부분 및 대향 측벽 부분들을 포함하는, 제1 격자 상수와는 상이한 제2 격자 상수를 갖는 EPI 층; 및 EPI 층을 포함하는 트랜지스터 채널을 포함하며; 여기서, 하부 부분은 리세스(recess)를 포함한다. 한 실시형태에서, 리세스는 장치에 포함된 핀의 장축과 동일선상(collinear)이다. 한 실시형태에서, 하부 부분은 핀에 의해 형성된 리세스를 포함한다. 한 실시형태에서, 리세스는 핀의 일부가 한번 존재했던 곳에 존재할 수 있다. 하지만, 핀의 다른 부분들은 남아있을 수 있으며(예를 들어, 소스/드레인 영역에 및/또는 지지 컬럼에), 그의 부분들은 보이드 또는 리세스와 정렬될 수 있다.
한 실시형태에서, EPI 층은 어닐링되지 않는다. 한 실시형태에서, EPI 층은, 다른 실시형태에서 또한 임의의 ART 트렌치에 인접하지 않게 배치될 수 있다. 한 실시형태에서, EPI 층은 핀보다 더 넓다(핀의 수평 장축이 아닌 핀의 수평 단축에 의해 판단할 경우). 한 실시형태에서, 핀 및 EPI 층은 접합점(junction point)에서 만나고 EPI 층의 최대 폭은 접합점에서 핀의 폭보다 더 넓다. EPI 층은 핀의 수평 단축보다 더 넓다. 다른 실시형태들에서, EPI 층은 핀보다 더 넓지 않다.
본 발명은 제한된 수의 실시형태들에 대해 설명되었지만, 통상의 기술자들은 그로부터의 다수의 변경들 및 변형들을 이해할 것이다. 첨부 청구항들은, 본 발명의 진정한 사상 및 범위 이내에 속하는 그러한 모든 변경들 및 변형들을 포함하는 것으로 의도된다.

Claims (20)

  1. 제1 격자 상수를 갖고, 상부, 및 상기 상부로부터 기판을 향해 연장되는 대향 측벽 부분들을 갖는 핀 구조체(fin structure); 및
    상기 상부 및 측벽 부분들 중 하나 상에 형성된, 상기 제1 격자 상수와는 상이한 제2 격자 상수를 갖는 에피택셜(EPI) 층
    을 포함하고,
    상기 EPI 층은 IV족 재료 및 III-V족 재료 중 하나를 포함하고 상기 핀 구조체는 Si를 포함하며, 상기 핀 구조체와 상기 EPI 층 사이에 버퍼 층이 존재하며, 상기 버퍼 층은 30 nm 두께 미만이고, 상기 EPI 층은 상기 버퍼 층과 직접 접촉하는 장치.
  2. 제1항에 있어서, 상기 EPI 층은 상기 핀 구조체의 상부 및 측벽 부분들 상에 형성된 장치.
  3. 제1항에 있어서, 상기 EPI 층은 III-V족 재료를 포함하는 장치.
  4. 제3항에 있어서, 상기 EPI 층은 트랜지스터의 채널에 포함되고 상기 트랜지스터의 소스 및 드레인에 연결되는 장치.
  5. 삭제
  6. 제1항에 있어서, 상기 핀 구조체는 실리콘 및 초격자 구조체 중 하나를 포함하는 장치.
  7. 삭제
  8. 제1항에 있어서, 상기 EPI 층의 임계 두께는 3 nm를 초과하는 장치.
  9. 제1항에 있어서, 상기 핀 구조체는 상기 기판과 일체형(monolithic)이고, 상기 EPI 층은 상기 핀 구조체의 상부 및 측벽 부분들과 직접 접촉하는 3개의 부분들을 포함하고, 상기 3개의 부분들은 서로 일체형인 장치.
  10. 제1항에 있어서, 상기 EPI 층은 상기 핀 구조체와 경계를 접하는 자신의 외주를 따라 결함들이 전체적으로 부재하는 장치.
  11. 격자 상수를 포함하며, 실리콘, IV족 재료 및 III-V족 재료 중 하나를 포함하는 컬럼 부분(column portion)을 각각 포함하는 제1 및 제2 컬럼들; 및
    에피택셜(EPI) 층을 포함하는 나노와이어
    를 포함하고,
    상기 EPI 층은 (a) 상기 격자 상수와는 상이한 추가 격자 상수를 갖고, (b) 직접 접속 및 30 nm 두께 미만인 버퍼 층 중 하나에 의해 상기 제1 및 제2 컬럼들의 각 컬럼 부분에 연결되고, (c) IV족 재료 및 III-V족 재료 중 하나를 포함하는 장치.
  12. 제11항에 있어서,
    상기 EPI 층은 제1 EPI 지지 부분, 제2 EPI 지지 부분, 및 상기 제1 및 제2 EPI 지지 부분들을 서로 연결하는 EPI 중간 부분을 포함하고;
    상기 EPI 중간 부분을 제외한 상기 제1 및 제2 EPI 지지 부분들은 상기 버퍼 층, 및 상기 제1 및 제2 컬럼들의 컬럼 부분들 중 하나와 각각 직접 접촉하고;
    상기 EPI 층은 트랜지스터 채널에 포함된 장치.
  13. 제12항에 있어서, 상기 제1 및 제2 컬럼들은 실리콘을 포함하는 연결 부분(coupling portion)을 이용하여 서로 연결되고, 상기 EPI 중간 부분은 상기 연결 부분의 실리콘과 직접 접촉하는 장치.
  14. 제12항에 있어서, 상기 나노와이어는, 추가의 제1 EPI 지지 부분, 추가의 제2 EPI 지지 부분, 및 상기 추가의 제1 및 제2 EPI 지지 부분들을 연결하는 추가의 EPI 중간 부분을 포함하는 추가 EPI 층을 포함하고,
    상기 추가의 제1 및 제2 EPI 지지 부분들은 상기 제1 및 제2 컬럼들에 연결되고 상기 추가 EPI 층은 상기 EPI 층과 직접 접촉하지 않는 장치.
  15. 제14항에 있어서, 상기 제1 및 제2 컬럼들은 각각 실리콘을 포함하는 대향 면들을 갖고 연결 부분을 이용하여 서로 연결되며, 상기 EPI 중간 부분 및 상기 추가의 EPI 중간 부분은 상기 대향 면들과 직접 접촉하는 장치.
  16. 제14항에 있어서, 상기 EPI 중간 부분과 상기 추가의 EPI 중간 부분 사이에 실리콘이 직접 배치되지 않으며, 상기 제1 및 제2 컬럼들의 컬럼 부분들은 실리콘 및 실리콘 게르마늄 중 하나를 포함하는 장치.
  17. 제14항에 있어서, 상기 EPI 중간 부분은 상부, 하부 및 대향 측벽들을 포함하고, 상기 장치는 상기 상부, 하부 및 대향 측벽들을 둘러싸는 게이트를 포함하는 장치.
  18. 삭제
  19. 삭제
  20. 삭제
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