CN105789278B - 鳍式场效应晶体管（finfet）器件结构的鳍上的保护层 - Google Patents

鳍式场效应晶体管（finfet）器件结构的鳍上的保护层 Download PDF

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Abstract

提供一种鳍式场效应晶体管(FinFET)器件结构及其形成方法。FinFET器件结构包括衬底和从衬底延伸的鳍结构。FinFET器件结构还包括形成在衬底上的隔离结构。鳍结构具有顶部和底部，并且底部嵌入隔离结构中。FinFET器件结构还包括形成在鳍结构的顶部上的保护层。界面位于保护层与鳍结构的顶部之间，并且界面具有在从大约0.1nm至大约2.0nm的范围内的粗糙度。本发明的实施例还涉及鳍式场效应晶体管(FINFET)器件结构的鳍上的保护层。

Description

鳍式场效应晶体管（FINFET）器件结构的鳍上的保护层
相关申请的交叉引用
本申请要求于2015年1月12日提交的名称为“PROTECTION LAYER ON FIN OF FINFIELD EFFECT TRANSISTOR(FINFET)DEVICE STRUCTURE”的第62/102,414号的美国临时专利申请的优先权，其全部内容结合于此作为参考。
技术领域
本发明的实施例涉及集成电路器件，更具体地，涉及鳍式场效应晶体管(FINFET)器件结构的鳍上的保护层。
背景技术
半导体器件用于多种电子应用，诸如个人计算机、手机、数码相机和其他的电子设备。通常通过以下步骤来制造半导体器件：在半导体衬底上方相继沉积绝缘或介电层、导电层和半导体材料层；以及使用光刻来图案化该多个材料层，以在该多个材料层上形成电路组件和元件。通常在单个半导体晶圆上制造许多集成电路，通过在集成电路之间沿着划线锯切来分割晶圆上的单独的管芯。例如，通常以多芯片模块或以其他的封装类型将单独的管芯分别封装。
随着半导体工业已经进入纳米技术工艺节点，以追求更高的器件密度、更高的性能和更低的成本，来自制造和设计问题的挑战导致了三维设计的发展，诸如鳍式场效应晶体管(FinFET)。FinFET被制造为具有从衬底延伸的薄的垂直“鳍(或鳍结构)”。FinFET的沟道形成在该垂直鳍中。在鳍上方提供栅极。FinFET的优点可以包括减小短沟道效应和较高的电流。
尽管已有的FinFET器件和制造FinFET器件的方法通常已经能达到它们预期的目的，但是它们不是在所有方面都已完全令人满意。
发明内容
本发明的实施例提供了一种鳍式场效应晶体管(FinFET)器件结构，包括：衬底；鳍结构，从所述衬底延伸；隔离结构，形成在所述衬底上，其中，所述鳍结构具有顶部和底部，所述底部嵌入所述隔离结构中；以及保护层，形成在所述鳍结构的顶部上，其中，界面位于所述保护层与所述鳍结构的顶部之间，并且所述界面具有在从约0.1nm至约2.0nm的范围内的粗糙度。
本发明的另一实施例提供了一种鳍式场效应晶体管(FinFET)器件结构，包括：衬底；鳍结构，形成在所述衬底上；栅极结构，形成在所述鳍结构的中间部分上，其中，所述栅极结构包括高k介电层和形成在所述高k介电层上的金属栅电极层；以及保护层，形成在所述鳍结构与所述高k介电层之间。
本发明的又一实施例提供了一种用于形成鳍式场效应晶体管(FinFET)器件结构的方法，包括：提供衬底；在所述衬底上形成鳍结构；在所述衬底上形成隔离结构，其中，所述鳍结构具有顶部和底部，并且所述底部嵌入所述隔离结构中；在所述鳍结构的顶部上形成保护层，其中，界面位于所述保护层与所述鳍结构的顶部之间，并且所述界面具有在从约0.1nm至约2.0nm的范围内的粗糙度。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明。应该注意，根据工业中的标准实践，各种部件没有被按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。
图1A至图1Q示出了根据本发明的一些实施例的形成鳍式场效应晶体管(FinFET)器件结构的截面示图。
图1G’示出了根据本发明的一些实施例的修改的图1G的截面示图。
图2示出了根据一些实施例的图1I的区域A的放大的示图。
图3A至图3F示出了根据本发明的一些实施例的形成鳍式场效应晶体 管(FinFET)器件结构的截面示图。
图4A至图4F示出了根据本发明的一些实施例的形成鳍式场效应晶体管(FinFET)器件结构的截面示图。
图5A至图5C示出了根据本发明的一些实施例的鳍式场效应晶体管(FinFET)器件结构的截面示图。
图6示出了根据本发明的一些实施例的形成在鳍结构上的保护层的截面示图。
具体实施方式
以下公开内容提供了许多不同实施例或实例，用于实现所提供主题的不同特征。以下将描述组件和布置的特定实例以简化本发明。当然，这些仅是实例并且不意欲限制本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触而形成的实施例，也可以包括形成在第一部件和第二部件之间的附加部件使得第一部件和第二部件不直接接触的实施例。另外，本发明可以在多个实例中重复参考标号和/或字符。这种重复是为了简化和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
描述了一些实施例的变化。在通篇的多个示图和示出的实施例中，类似的参考数字用于表示类似的元件。应该理解，对于该方法的其他的实施例，可以在该方法之前、期间和之后提供附加的操作，并且可以替换或去除所描述的一些操作。
提供用于形成鳍式场效应晶体管(FinFET)器件结构的实施例。图1A至图1O示出了根据本发明的一些实施例的形成鳍式场效应晶体管(FinFET)器件结构100的截面示图。
FinFET器件结构100包括衬底102。衬底102可以由硅或其他的半导体材料制成。可选地或附加地，衬底102可以包括诸如锗的其他元素半导体材料。在一些实施例中，衬底102由化合物半导体制成，诸如碳化硅、砷化镓、砷化铟或磷化铟。在一些实施例中，衬底102由合金半导体制成，诸如硅锗、碳化硅锗、磷砷化镓或磷化镓铟。在一些实施例中，衬底102 包括外延层。例如，衬底102具有覆盖块体半导体的外延层。
然后，在衬底102上形成介电层104和硬掩模层106，并且在硬掩模层106上形成光刻胶层108。通过图案化工艺来图案化光刻胶层108。图案化工艺包括光刻工艺和蚀刻工艺。光刻工艺包括光刻胶涂布(如，旋涂)、软烘烤、掩模对准、曝光、曝光后烘烤、显影光刻胶、冲洗和干燥(例如，硬烘)。蚀刻工艺包括干蚀刻工艺或湿蚀刻工艺。
介电层104是介于衬底102与硬掩模层106之间的缓冲层。另外，当去除硬掩模层106时，介电层104用作停止层。介电层104可以由氧化硅制成。硬掩模层106可以由氧化硅、氮化硅、氮氧化硅或其他适用的材料制成。在一些其他实施例中，在介电层104上形成多个硬掩模层106。
通过沉积工艺来形成介电层104和硬掩模层106，诸如化学汽相沉积(CVD)工艺、高密度等离子体化学汽相沉积(HDPCVD)工艺、旋涂工艺、溅射工艺或其他适用的工艺。
如图1B所示，根据一些实施例，在图案化光刻胶层108之后，通过将图案化的光刻胶层108用作掩模来图案化介电层104和硬掩模层106。结果，获得图案化的介电层104和图案化的硬掩模层106。然后，去除图案化的光刻胶层108。
然后，通过将图案化的介电层104和图案化的硬掩模层106用作掩模来对衬底102执行蚀刻工艺，以形成鳍结构110。蚀刻工艺可以是干蚀刻工艺或湿蚀刻工艺。在一些实施例中，通过干蚀刻工艺来蚀刻衬底102。干蚀刻工艺包括使用氟基蚀刻剂气体，诸如SF6、CxFy、NF3或它们的组合。蚀刻工艺可以是时间控制的工艺，并且蚀刻工艺持续到鳍结构110达到预定的高度。
应该注意，可以根据实际应用来调节鳍结构110的数量，并且不限于一个鳍结构110。在一些其他实施例中，鳍结构110具有从顶部至下部逐渐增大的宽度。
然后，如图1C所示，根据一些实施例，在鳍结构110上形成介电材料111。在一些实施例中，介电材料111由氧化硅、氮化硅、氮氧化硅、掺杂氟化物的硅酸盐玻璃(FSG)或其他低k介电材料制成。可以通过化学汽 相沉积(CVD)工艺、旋涂玻璃工艺或其他适用的工艺来沉积介电材料111。
然后，如图1D所示，根据一些实施例，减薄或平坦化介电材料111，以暴露硬掩模层106的顶面。结果，介电材料111的顶面与硬掩模层106的顶面齐平。在一些实施例中，通过化学机械抛光(CMP)工艺来减薄介电材料111。
如图1E所示，根据一些实施例，在减薄介电材料111之后，去除硬掩模层106和介电层104，以形成凹槽107。通过诸如干蚀刻工艺或湿蚀刻工艺的蚀刻工艺来分别去除硬掩模层106和介电层104。
如图1F所示，根据一些实施例，在形成凹槽107之后，在凹槽107中和在介电材料111上形成牺牲层114。牺牲层114用于保护鳍结构110的顶面。牺牲层114可以具有单层或多层。牺牲层114由氧化硅、氮化硅、氮氧化硅或它们的组合制成。
如图1G所示，根据一些实施例，在形成牺牲层114之后，在鳍结构110的顶面上可选择地执行离子注入工艺12。离子注入工艺12配置为用掺杂剂掺杂沟道区，并且在栅极结构(稍后形成)下面形成沟道区。结果，如图1G’所示，获得鳍结构110中的掺杂区115。在一些实施例中，掺杂区115掺杂有n型掺杂剂，诸如砷(As)、磷(P)或锑(Sb)。在一些其他实施例中，掺杂区115掺杂有p型掺杂剂，诸如硼(B)或氟化硼(BF2)。
如图1H所示，根据一些实施例，在形成掺杂区之后，去除牺牲层114。然后，去除介电材料111的顶部，以形成隔离结构112。在一些实施例中，通过蚀刻工艺来去除牺牲层114。在一些实施例中，通过蚀刻工艺来去除介电材料111的顶部。剩余的隔离结构112被视为浅沟槽隔离(STI)结构。鳍结构具有顶部110a和底部110b。底部110b嵌入隔离结构112中。顶部110a暴露。
然后，如图1I所示，根据一些实施例，在鳍结构110的顶部110a上共形地形成保护层116。通过沉积工艺14来形成保护层116。保护层116用于保护鳍结构110在随后的工艺中免于损坏。另外，保护层116用于修复鳍结构110中的缺陷和/或悬空键。术语“悬空键”是指破坏的共价键。悬空键非常不稳定。
在鳍结构110上形成保护层116之前，鳍结构110可能被上述工艺损坏，这些工艺可以是干蚀刻工艺、湿蚀刻工艺或抛光工艺。因此，鳍结构110的表面可能具有一些缺陷和/或悬空键。在一些实施例中，缺陷或悬空键可以捕获电子，并且因此可以降低电子的迁移率。在一些实施例中，从悬空键释放不需要的电子，并且因此产生不需要的泄漏电流。为了提高FinFET器件结构100的性能，形成保护层116，以修复鳍结构110中的缺陷和/或悬空键。
在保护层116与鳍结构110的顶部110a之间形成界面。应该注意，FinFET器件结构100的电子沿着界面传输。如果界面的粗糙度太大，则电子会被粗糙的表面捕获。为了提高电子的迁移率，界面的粗糙度应该小。在一些实施例中，介于保护层116与鳍结构110的顶部110a之间的界面具有在从大约0.1nm至大约2.0nm的范围内的粗糙度。通过高分辨率电子透射显微镜(TEM)来测量粗糙度。如果粗糙度太大，则电子会被粗糙的表面捕获，并且因此降低器件的迁移率。
当粗糙度在上述范围内时，增大了电子的迁移率，并且提高了FinFET器件结构100的性能。
保护层116由含硅化合物制成，诸如氧化硅(SiOx)、氮氧化硅(SiOxNy)或碳氧化硅(SiOC)。如上所述，通过沉积工艺14来形成保护层116。在一些实施例中，通过微波等离子体工艺、热氧化工艺、等离子体增强化学汽相沉积(PECVD)工艺或原子层沉积(ALD)工艺来形成保护层116。
在一些实施例中，热氧化工艺用于形成保护层116。在一些实施例中，在从大约700℃至大约1000℃的范围内的温度下执行热氧化工艺。
在一些实施例中，原子层沉积(ALD)工艺用于形成保护层116。在一些实施例中，在从大约200℃至大约900℃的范围内的温度下执行ALD工艺。
在一些实施例中，等离子体增强化学汽相沉积(PECVD)工艺用于形成保护层116。在一些实施例中，在从大约200℃至大约500℃的范围内的温度下执行PECVD工艺。与ALD工艺和热氧化工艺相比，在相对较低的温度下操作PECVD工艺。
在一些实施例中，使用微波等离子体工艺，并且微波等离子体工艺中的“等离子体”具有由带正电荷或带负电荷的离子、自由电子和中性粒子构成的类似气体状态的物质。通过使用氧气(O2)、氢气(H2)或其他适用的气体来执行微波等离子体工艺。其他适用的气体可以是氮气(N2)、氩气(Ar)、氦气(He)、氪气(Kr)、氙气(Xe)或它们的组合。在一些其他实施例中，诸如水蒸气(H2O)、一氧化氮(NO)、一氧化二氮(N2O)或它们的组合的含氧气体用于微波等离子体工艺中。
在一些实施例中，在从大约0.1torr至大约10torr的范围内的压力下执行微波等离子体工艺。如果压力太高，则介于鳍结构110的顶部110a与保护层116之间的界面的粗糙度会太大。如果压力太低，则激发态的离子的数量少。激发态的离子趋向于与鳍结构110的表面相撞，而不是相互撞击。因此，当压力太低时，鳍结构110的顶部110a会被损坏。另外，当压力太低时，保护层116的生长速率会太低。
在一些实施例中，在从大约400℃至大约600℃的范围内的温度下执行微波等离子体工艺。微波等离子体工艺的操作温度低于热氧化工艺的操作温度。
应该注意，当正在执行微波等离子体工艺时，消耗并且氧化部分鳍结构110，以形成氧化物层。更具体地，鳍结构110的最初的表面被激发态的离子破坏并重塑。去除鳍结构110的不平坦的表面，并且生长新的表面(或界面)。另外，通过提供氢气(H2)来修复存在于鳍结构的表面的端部的悬空键。
如果通过射频(RF)等离子体工艺来形成氧化物层，则可以在鳍结构110的最初的表面上直接沉积氧化物材料。结果，介于氧化物层与鳍结构110之间的界面可能未被修复，并且该界面仍具有不平坦的表面。
图2示出了根据一些实施例的图1I的区域A的放大的示图。如图2所示，保护层116具有厚度T1。在一些实施例中，厚度T1在从大约1埃至大约10埃的范围内。如果厚度太大，则两个相邻的鳍结构110之间的间距P(如图6所示)减小。因此，减小临界尺寸(CD)。如果厚度太小，则保护效果会不够好，而不足以防止鳍结构110被随后的工艺损坏。
如图2所示，鳍结构110具有鳍宽度D1和鳍高度H1(如图1I所示)。通过从顶部110a的底面至顶部110a的顶面的距离来限定鳍高度H1。该底面与隔离结构112的顶面基本齐平。顶部110a和底部110b用于限定保护层116的位置，并且在顶部110a与底部110b之间没有明显的界面。在一些实施例中，鳍高度H1在从大约20nm至大约60nm的范围内。在一些实施例中，鳍宽度D1在从大约5nm至大约20nm的范围内。
如图1J所示，根据一些实施例，在形成保护层116之后，在隔离结构112和保护层116上形成伪栅极介电层208和伪栅电极层210。在一些实施例中，伪栅极介电层208由介电材料制成，诸如氧化硅、氮化硅、氮氧化硅、具有高介电常数(高k)的介电材料或它们的组合。通过沉积工艺来形成伪栅极介电层208，诸如化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)、高密度等离子体CVD(HDPCVD)、金属有机物CVD(MOCVD)或等离子体增强CVD(PECVD)。
在一些实施例中，伪栅电极层210由导电或非导电材料制成。在一些实施例中，伪栅电极层210由多晶硅制成。通过沉积工艺来形成伪栅电极层210，诸如化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)、高密度等离子体CVD(HDPCVD)、金属有机物CVD(MOCVD)或等离子体增强CVD(PECVD)。
在形成伪栅电极层210之后，在伪栅电极层210上形成硬掩模层118。图案化硬掩模层118，以形成图案化的硬掩模层118。图案化的硬掩模层118用于在随后的工艺期间保护下面的层以免被蚀刻。
如图1K所示，根据一些实施例，在形成图案化的硬掩模层118之后，去除部分伪栅极介电层208和部分伪栅电极层210，以形成伪栅极结构220。伪栅极结构220包括定位于图案化的硬掩模层118下面的部分伪栅极介电层208和部分伪栅电极层210。鳍结构110的顶部110a被保护层116覆盖。更具体地，在鳍结构110的顶部110a与伪栅极介电层208之间形成保护层116。
在鳍结构110的中间部分中，在伪栅极结构220与鳍结构110之间形成保护层116。通过诸如湿蚀刻工艺或干蚀刻工艺的蚀刻工艺来去除部分 伪栅极介电层208和部分伪栅电极层210。
如图1L所示，根据一些实施例，在形成伪栅极结构220之后，在伪栅极结构220的相对的两侧壁上形成间隔件122。在一些实施例中，间隔件122由氮化硅、碳化硅、氮氧化硅、硅碳、氧化硅、硅氢、其他适用的材料或它们的组合制成。在一些实施例中，在衬底102和伪栅极结构220上方沉积间隔件材料层。然后，执行各向异性蚀刻工艺，以部分地去除间隔件材料层。结果，间隔件材料层的剩余部分形成间隔件122。
然后，如图1M所示，根据一些实施例，在鳍结构110上形成源极/漏极(S/D)结构130。在一些实施例中，源极/漏极结构130是应变的源极/漏极结构。在一些实施例中，源极/漏极结构130包括硅锗(SiGe)、锗(Ge)、砷化铟(InAs)、砷化铟镓(InGaAs)、锑化铟(InSb)、砷化镓(GaAs)、锑化镓(GaSb)、磷化铟铝(InAlP)、磷化铟(InP)或它们的组合。
在一些实施例中，通过外延(epi)工艺在鳍结构110上生长应变材料来形成源极/漏极(S/D)结构130。另外，应变材料的晶格常数可以与衬底102的晶格常数不同。外延工艺可以包括选择性外延生长(SEG)工艺、CVD沉积技术(例如，汽相外延(VPE)和/或超高真空CVD(UHV-CVD))、分子束外延或其他合适的epi工艺。
应该注意，在S/D结构130与鳍结构110的顶部110a之间形成保护层116。通过保护层116来保护鳍结构110以免被之后的工艺损坏。另外，在鳍结构110的顶部110a与保护层116之间形成的界面具有小于2nm的粗糙度。应该注意，电子沿着该界面传输。通过光滑的界面来提高电子的迁移率。一旦增大电子的迁移率，就提高了FinFET器件结构的性能。
然后，如图1N所示，根据一些实施例，在衬底102上方的S/D结构130上方形成层间介电(ILD)材料131。在一些实施例中，在隔离结构112和伪栅极结构220上方形成层间介电(ILD)材料131。
层间介电(ILD)材料可以包括由多种介电材料制成的多层，诸如氧化硅、氮化硅、氮氧化硅、正硅酸乙酯(TEOS)、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、低k介电材料和/或其他适用的介电材料。低k介电材料的实例包括但不限于含氟硅玻璃(FSG)、掺杂碳的氧化硅、氟 化非晶碳、聚对二甲苯、双苯并环丁烯(BCB)或聚酰亚胺。可以通过化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)、旋涂、或其他适用的工艺来形成层间介电(ILD)材料。
应该注意，在ILD材料131与鳍结构110之间形成部分保护层116。在一些实施例中，在形成ILD材料131之前形成接触蚀刻停止层(CESL)(未示出)。
然后，如图1O所示，根据一些实施例，对ILD材料131执行抛光工艺。在一些实施例中，通过化学机械抛光(CMP)工艺来平坦化ILD材料131，直到暴露伪栅极结构220的顶面。结果，形成ILD结构132。
如图1P所示，根据一些实施例，在形成ILD结构132之后，去除伪栅极结构220，以在ILD结构132中形成沟槽133。通过执行第一蚀刻工艺和第二蚀刻工艺来去除伪栅极结构220。通过第一蚀刻工艺来去除伪栅电极层210，并且通过第二蚀刻工艺来去除伪栅极介电层208。在一些实施例中，第一蚀刻工艺是干蚀刻工艺，并且第二蚀刻工艺是湿蚀刻工艺。在一些实施例中，干蚀刻工艺包括使用蚀刻气体，诸如CF4、Ar、NF3、Cl2、He、HBr、O2、N2、CH3F、CH4、CH2F2或它们的组合。
应该注意，当去除伪栅极结构220时，未去除保护层116。当形成沟槽133时，暴露保护层116。
如图1Q所示，根据一些实施例，在形成沟槽133之后，将栅极介电层140和栅电极层142填充在沟槽133内。因此，获得包括栅极介电层140和栅电极层142的栅极结构144。
在一些实施例中，栅极介电层140由高k介电材料制成。高k介电材料可以包括氧化铪、氧化锆、氧化铝、二氧化铪-氧化铝合金、氧化铪硅、氮氧化铪硅、氧化铪钽、氧化铪钛、氧化铪锆等。
在一些实施例中，栅电极层142由金属材料制成。金属材料可以包括N功函金属或P功函金属。N功函金属包括钨(W)、铜(Cu)、钛(Ti)、银(Ag)、铝(Al)、钛铝合金(TiAl)、氮化钛铝(TiAlN)、碳化钽(TaC)、碳氮化钽(TaCN)、氮化钽硅(TaSiN)、锰(Mn)、锆(Zr)或它们的组合。P功函金属包括氮化钛(TiN)、氮化钨(WN)、氮化钽(TaN)、 钌(Ru)或它们的组合。
如图1Q所示，栅极结构144横向覆盖鳍结构110的中间部分。在栅极结构144下面形成沟道区，并且沟道区被栅极结构144包围。由于当形成沟槽133时暴露了保护层116，所以在栅极介电层140与鳍结构110之间形成保护层116。换言之，栅极介电层140直接接触保护层116，而不是鳍结构110。
图3A至图3F示出了根据本发明的一些实施例的形成鳍式场效应晶体管(FinFET)器件结构的截面示图。
如图3A所示，在伪栅极结构220的相对的两侧壁上形成间隔件122。图3A的结构与图1L类似。
如图3B所示，根据本发明的一些实施例，在形成间隔件122之后，通过蚀刻工艺来去除形成在鳍结构110的顶部110a上的暴露的保护层116。应该注意，被伪栅极结构220覆盖的部分保护层116仍然形成在鳍结构110的顶部110a上。
如图3C所示，根据一些实施例，在去除暴露的保护层116之后，在鳍结构110上形成源极/漏极(S/D)结构130。
在鳍结构110上形成S/D结构130之后，在衬底102上方的S/D结构130上方形成层间介电(ILD)材料(未示出)。
然后，如图3D所示，根据一些实施例，平坦化ILD材料，直到暴露伪栅极结构220的顶面。因此，形成ILD结构132。
如图3E所示，根据一些实施例，在形成ILD结构132之后，去除伪栅极结构220，以在ILD结构132中形成沟槽133。
如图3F所示，根据一些实施例，在去除伪栅极结构220之后，将栅极介电层140和栅电极层142填充在沟槽133内。因此，获得包括栅极介电层140和栅电极层142的栅极结构144。
比较图1Q和图3F，图1Q中的鳍结构110上仍然保留位于S/D结构130下面的保护层116，但是图3F中去除了该处的保护层116。图3F的优点在于，S/D结构130在鳍结构110上比在保护层116上更容易生长。
应该注意，剩余的保护层116形成在鳍结构110的中间部分与栅极介 电层140之间。保护层116用于修复鳍结构110的顶部110a中的缺陷和/或悬空键。另外，位于栅极介电层140下面的沟道部分被保护层116包围。
图4A至图4F示出了根据本发明的一些实施例的形成鳍式场效应晶体管(FinFET)器件结构的截面示图。
如图4A所示，在伪栅极结构220的相对的两侧壁上形成间隔件122。
在形成间隔件122之后，去除未被伪栅极结构220覆盖的暴露的保护层和部分鳍结构110，以形成凹槽111。通过使用蚀刻工艺来形成凹槽111。凹槽111的顶面低于隔离结构112的顶面。凹槽111具有底面和侧壁。凹槽111的底面是鳍结构110，并且凹槽111的侧壁是隔离结构112。
然后，如图4C所示，根据一些实施例，在凹槽111中形成源极/漏极(S/D)结构130。S/D结构130从凹槽111延伸至隔离结构112之上。
在一些实施例中，S/D结构130是应变的S/D结构。在一些实施例中，通过外延(epi)工艺在鳍结构110的凹槽111中生长应变材料来形成S/D结构130。另外，应变材料的晶格常数可以与衬底102的晶格常数不同。
在一些实施例中，在形成S/D结构130之后，形成接触蚀刻停止层(CESL)(未示出)，以覆盖衬底102上方的伪栅极结构220。在一些实施例中，接触蚀刻停止层由氮化硅、氮氧化硅和/或其他适用的材料制成。可以通过等离子体增强CVD、低压CVD、ALD或其他适用的工艺来形成接触蚀刻停止层。
如图4D所示，根据一些实施例，在形成S/D结构130之后，在S/D结构130和隔离结构112上方形成ILD结构132。
如图4E所示，根据一些实施例，在形成ILD结构132之后，去除伪栅极结构220，以在ILD结构132中形成沟槽133。应该注意，保留并且暴露鳍结构110的中间部分上方的保护层116。
如图4F所示，根据一些实施例，在去除伪栅极结构220之后，将栅极介电层140和栅电极层142填充在沟槽133内。因此，获得包括栅极介电层140和栅电极层142的栅极结构144。
比较图3F和图4F，在图3F中的鳍结构110的顶部110a上直接形成S/D结构130，但是在图4F中，在由隔离结构112和鳍结构110的底部110b 构成的凹槽111中形成S/D结构130。
图5A至图5C示出了根据本发明的一些实施例的鳍式场效应晶体管(FinFET)器件结构的截面示图。
图5A是图1Q的修改实施例。如图5A所示，栅极结构144由栅极介电层140、功函层141和栅电极层142构成。功函层141位于栅极介电层140与栅电极层142之间。
可以调整功函金属层以具有适当的功函数。例如，如果需要用于PMOS器件的P型功函金属(P金属)，则可以使用P型功函材料。P型功函材料的实例包括但不限于氮化钛(TiN)、氮化钨(WN)、钨(W)、钌(Ru)、钯(Pd)、铂(Pt)、钴(Co)、镍(Ni)、导电金属氧化物和/或其他适用的材料。
另一方面，如果需要用于NMOS器件的N型功函金属(N金属)，则可以使用N型金属材料。N型功函数材料的实例包括但不限于钛铝化物(TiAl)、氮化钛铝(TiAlN)、碳氮化钽(TaCN)、铪(Hf)、锆(Zr)、钛(Ti)、钽(Ta)、铝(Al)、金属碳化物(例如，碳化铪(HfC)、碳化锆(ZrC)、碳化钛(TiC)、碳化铝(AlC))、铝化物和/或其他适用的材料。
图5B是图3F的修改实施例。如图5B所示，功函层141位于栅极介电层140与栅电极层142之间，并且去除位于S/D结构130下面的保护层116，以促进S/D结构130的生长。
图5C是图4F的修改实施例。如图5C所示，功函层141定位于栅极介电层140与栅电极层142之间。
图6示出了根据本发明的一些实施例的形成在鳍结构上的保护层的截面示图。多个鳍结构110相互平行。
鳍结构110的数量不限于三个，可以根据实际应用来调节该数量。在两个相邻的鳍结构110之间限定间距P。应该注意，如上所述，如果保护层116的厚度太大，则两个相邻的鳍结构110之间的间距P减小。因此，影响临界尺寸(CD)。
提供用于形成鳍式场效应晶体管(FinFET)器件结构的实施例。在衬 底上形成鳍结构，并且在衬底上形成隔离结构。鳍结构具有顶部和底部，并且鳍结构的底部嵌入隔离结构中。在鳍结构的顶部上共形地形成保护层。保护层用于保护鳍结构以免被制造工艺损坏，并且保护层用于修复鳍结构与保护层之间的界面。通过形成保护层来改善界面的粗糙度。因此，提高FinFET器件结构的性能。
在一些实施例中，提供一种鳍式场效应晶体管(FinFET)器件结构。FinFET器件结构包括衬底和从衬底延伸的鳍结构。FinFET器件结构还包括形成在衬底上的隔离结构。鳍结构具有顶部和底部，并且底部嵌入隔离结构中。FinFET器件结构还包括形成在鳍结构的顶部上的保护层。界面位于保护层与鳍结构的顶部之间，并且界面具有在大约从0.1nm至大约2.0nm的范围内的粗糙度。
在上述FinFET器件结构中，其中，所述保护层由氧化硅、氮氧化硅、碳氧化硅(SiOC)或它们的组合制成。
在上述FinFET器件结构中，其中，所述保护层具有在从约1埃至约10埃的范围内的厚度。
在上述FinFET器件结构中，还包括：栅极结构，形成在所述鳍结构的中间部分上，其中，所述保护层形成在所述鳍结构与所述栅极结构之间。
在上述FinFET器件结构中，还包括：栅极结构，形成在所述鳍结构的中间部分上，其中，所述保护层形成在所述鳍结构与所述栅极结构之间，其中，所述鳍结构的中间部分是沟道区，并且所述沟道区由所述保护层包围。
在上述FinFET器件结构中，还包括：源极/漏极(S/D)结构，邻近所述栅极结构，其中，所述保护层形成在所述S/D结构与所述鳍结构之间。
在上述FinFET器件结构中，还包括：源极/漏极(S/D)结构，邻近所述栅极结构，其中，所述保护层形成在所述S/D结构与所述鳍结构之间，其中，所述S/D结构包括硅锗(SiGe)、锗(Ge)、砷化铟(InAs)、砷化铟镓(InGaAs)、锑化铟(InSb)、砷化镓(GaAs)、锑化镓(GaSb)、磷化铟铝(InAlP)、磷化铟(InP)或它们的组合。
在上述FinFET器件结构中，还包括：层间介电(ILD)结构，形成在 所述隔离结构上，其中，部分所述保护层形成在所述ILD结构与所述鳍结构之间。
在一些实施例中，提供一种鳍式场效应晶体管(FinFET)器件结构。FinFET器件结构包括衬底和形成在衬底上的鳍结构。FinFET器件结构还包括形成在鳍结构的中间部分上的栅极结构。栅极结构包括高k介电层和形成在高k介电层上的金属栅电极层。FinFET器件结构还包括形成在鳍结构和高k介电层之间的保护层。
在上述FinFET器件结构中，其中，界面位于所述保护层与所述鳍结构之间，并且所述界面具有在从约0.1nm至约2.0nm的范围内的粗糙度。
在上述FinFET器件结构中，还包括：源极/漏极(S/D)结构，邻近所述栅极结构，其中，所述保护层形成在所述S/D结构与所述鳍结构之间。
在上述FinFET器件结构中，还包括：层间介电(ILD)结构，形成在所述鳍结构上，其中，部分所述保护层形成在所述ILD结构与所述鳍结构之间。
在一些实施例中，提供一种用于形成鳍式场效应晶体管(FinFET)器件结构的方法。方法包括提供衬底和在衬底上形成鳍结构。方法还包括在衬底上形成隔离结构。鳍结构具有顶部和底部，底部嵌入隔离结构中。方法包括在鳍结构的顶部上形成保护层。界面位于保护层与鳍结构的顶部之间，并且界面具有在从大约0.1nm至大约2.0nm的范围内的粗糙度。
在上述方法中，其中，形成所述保护层包括使用微波等离子体工艺、热氧化工艺、等离子体增强化学汽相沉积(PECVD)工艺或原子层沉积(ALD)工艺。
在上述方法中，其中，形成所述保护层包括使用微波等离子体工艺、热氧化工艺、等离子体增强化学汽相沉积(PECVD)工艺或原子层沉积(ALD)工艺，其中，通过所述微波等离子体工艺来修复所述鳍结构的顶部中的缺陷或悬空键。
在上述方法中，其中，形成所述保护层包括使用微波等离子体工艺、热氧化工艺、等离子体增强化学汽相沉积(PECVD)工艺或原子层沉积(ALD)工艺，其中，通过使用氧气(O2)、氢气(H2)或它们的组合来 执行所述微波等离子体工艺。
在上述方法中，其中，形成所述保护层包括使用微波等离子体工艺、热氧化工艺、等离子体增强化学汽相沉积(PECVD)工艺或原子层沉积(ALD)工艺，其中，在从约400℃至约600℃的范围内的温度下执行所述微波等离子体工艺。
在上述方法中，其中，形成所述保护层包括使用微波等离子体工艺、热氧化工艺、等离子体增强化学汽相沉积(PECVD)工艺或原子层沉积(ALD)工艺，其中，在从约0.1torr至约10torr的范围内的压力下执行所述微波等离子体工艺。
在上述方法中，其中，所述方法还包括：在所述衬底上形成所述隔离结构之前，在所述鳍结构和所述衬底上形成介电层；在所述鳍结构和所述介电层上形成牺牲层；掺杂所述鳍结构；去除所述牺牲层；以及去除所述介电层的顶部，以暴露所述鳍结构的顶部。
在上述方法中，其中，所述方法还包括：在所述鳍结构的中间部分上形成栅极结构，其中，所述保护层形成在所述鳍结构与所述栅极结构之间。
上面论述了若干实施例的部件，使得本领域普通技术人员可以更好地理解本发明的各个方面。本领域普通技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他用于达到与这里所介绍实施例相同的目的和/或实现相同优点的处理和结构。本领域普通技术人员也应该意识到，这种等效构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。

Claims (19)

1.一种鳍式场效应晶体管(FinFET)器件结构，包括：
衬底；
鳍结构，从所述衬底延伸；
隔离结构，形成在所述衬底上，其中，所述鳍结构具有顶部和底部，所述底部嵌入所述隔离结构中；以及
保护层，形成在所述鳍结构的顶部上，其中，界面位于所述保护层与所述鳍结构的顶部之间，并且所述界面具有在从0.1nm至2.0nm的范围内的粗糙度。
2.根据权利要求1所述的鳍式场效应晶体管(FinFET)器件结构，其中，所述保护层由氧化硅、氮氧化硅、碳氧化硅(SiOC)或它们的组合制成。
3.根据权利要求1所述的鳍式场效应晶体管(FinFET)器件结构，其中，所述保护层具有在从1埃至10埃的范围内的厚度。
4.根据权利要求1所述的鳍式场效应晶体管(FinFET)器件结构，还包括：
栅极结构，形成在所述鳍结构的中间部分上，其中，所述保护层形成在所述鳍结构与所述栅极结构之间。
5.根据权利要求4所述的鳍式场效应晶体管(FinFET)器件结构，其中，所述鳍结构的中间部分是沟道区，并且所述沟道区由所述保护层包围。
6.根据权利要求4所述的鳍式场效应晶体管(FinFET)器件结构，还包括：
源极/漏极(S/D)结构，邻近所述栅极结构，其中，所述保护层形成在所述源极/漏极结构与所述鳍结构之间。
7.根据权利要求6所述的鳍式场效应晶体管(FinFET)器件结构，其中，所述源极/漏极结构包括硅锗(SiGe)、锗(Ge)、砷化铟(InAs)、砷化铟镓(InGaAs)、锑化铟(InSb)、砷化镓(GaAs)、锑化镓(GaSb)、磷化铟铝(InAlP)、磷化铟(InP)或它们的组合。
8.根据权利要求1所述的鳍式场效应晶体管(FinFET)器件结构，还包括：
层间介电(ILD)结构，形成在所述隔离结构上，其中，部分所述保护层形成在所述层间介电结构与所述鳍结构之间。
9.一种鳍式场效应晶体管(FinFET)器件结构，包括：
衬底；
鳍结构，形成在所述衬底上；
栅极结构，形成在所述鳍结构的中间部分上，其中，所述栅极结构包括高k介电层和形成在所述高k介电层上的金属栅电极层；
保护层，形成在所述鳍结构与所述高k介电层之间，其中，界面位于所述保护层与所述鳍结构之间，并且所述界面具有在从0.1nm至2.0nm的范围内的粗糙度。
10.根据权利要求9所述的鳍式场效应晶体管(FinFET)器件结构，
其中，源极/漏极(S/D)结构邻近所述栅极结构，其中，所述保护层形成在所述源极/漏极结构与所述鳍结构之间。
11.根据权利要求9所述的鳍式场效应晶体管(FinFET)器件结构，还包括：
层间介电(ILD)结构，形成在所述鳍结构上，其中，部分所述保护层形成在所述层间介电结构与所述鳍结构之间。
12.一种用于形成鳍式场效应晶体管(FinFET)器件结构的方法，包括：
提供衬底；
在所述衬底上形成鳍结构；
在所述衬底上形成隔离结构，其中，所述鳍结构具有顶部和底部，并且所述底部嵌入所述隔离结构中；
在所述鳍结构的顶部上形成保护层，其中，界面位于所述保护层与所述鳍结构的顶部之间，并且所述界面具有在从0.1nm至2.0nm的范围内的粗糙度。
13.根据权利要求12所述的用于形成鳍式场效应晶体管(FinFET)器件结构的方法，其中，形成所述保护层包括使用微波等离子体工艺、热氧化工艺、等离子体增强化学汽相沉积(PECVD)工艺或原子层沉积(ALD)工艺。
14.根据权利要求13所述的用于形成鳍式场效应晶体管(FinFET)器件结构的方法，其中，通过所述微波等离子体工艺来修复所述鳍结构的顶部中的缺陷或悬空键。
15.根据权利要求13所述的用于形成鳍式场效应晶体管(FinFET)器件结构的方法，其中，通过使用氧气(O2)、氢气(H2)或它们的组合来执行所述微波等离子体工艺。
16.根据权利要求13所述的用于形成鳍式场效应晶体管(FinFET)器件结构的方法，其中，在从400℃至600℃的范围内的温度下执行所述微波等离子体工艺。
17.根据权利要求13所述的用于形成鳍式场效应晶体管(FinFET)器件结构的方法，其中，在从0.1torr至10torr的范围内的压力下执行所述微波等离子体工艺。
18.根据权利要求12所述的用于形成鳍式场效应晶体管(FinFET)器件结构的方法，还包括：
在所述衬底上形成所述隔离结构之前，在所述鳍结构和所述衬底上形成介电层；
在所述鳍结构和所述介电层上形成牺牲层；
掺杂所述鳍结构；
去除所述牺牲层；以及
去除所述介电层的顶部，以暴露所述鳍结构的顶部。
19.根据权利要求12所述的用于形成鳍式场效应晶体管(FinFET)器件结构的方法，还包括：
在所述鳍结构的中间部分上形成栅极结构，其中，所述保护层形成在所述鳍结构与所述栅极结构之间。
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